JP2003347315A - Semiconductor device, manufacturing method thereof, power amplifier, and radio communication system - Google Patents
Semiconductor device, manufacturing method thereof, power amplifier, and radio communication systemInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体装置(詳
しくは、閾値電圧が0V以上であるヘテロ接合電界効果
トランジスタ)およびその製造方法、上記半導体装置を
用いて負電圧に因らずに動作させることができる電力増
幅器、並びに、この電力増幅器を用いた無線通信システ
ムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device (specifically, a heterojunction field-effect transistor having a threshold voltage of 0 V or more), a method of manufacturing the same, and operation of the semiconductor device irrespective of a negative voltage. The present invention relates to a power amplifier that can be used and a wireless communication system using the power amplifier.
【0002】[0002]
【従来の技術】近年、窒化物半導体を用いたヘテロ接合
電界効果トランジスタは、GaNの飽和電子速度が約2.
0×107cm/sであり、破壊電界強度が約4.0×106
V/cmであり、SiやGaAsよりも大きいことから、高周
波,高耐圧および高温動作の半導体素子として注目され
ている。また、上記窒化物半導体を用いたヘテロ接合電
界効果トランジスタにおいては、電子走行層と障壁層と
の格子定数の違い等に起因する分極効果に基づいてヘテ
ロ接合に分極電荷が発生し、電子走行層と障壁層との界
面に発生する2次元電子ガスの濃度を1×1013cm-2以
上にまで高めることができる。したがって、高出力増幅
器用および大電力用の半導体素子としても注目されてい
る。2. Description of the Related Art In recent years, a heterojunction field effect transistor using a nitride semiconductor has a saturated electron velocity of GaN of about 2.
0 × 10 7 cm / s, and the breakdown electric field strength is about 4.0 × 10 6
V / cm, which is larger than Si or GaAs, has attracted attention as a semiconductor device which operates at high frequency, high withstand voltage and high temperature. In the heterojunction field-effect transistor using the nitride semiconductor, a polarization charge is generated in the heterojunction based on a polarization effect caused by a difference in lattice constant between the electron transit layer and the barrier layer. The concentration of the two-dimensional electron gas generated at the interface between the semiconductor layer and the barrier layer can be increased to 1 × 10 13 cm −2 or more. Therefore, it is also attracting attention as a semiconductor element for a high-output amplifier and a large power.
【0003】図10は、従来のヘテロ接合電界効果トラ
ンジスタにおける概略構造を示す断面図である。図10
に示すようなヘテロ接合電界効果トランジスタは、例え
ば、ミシュラ等によって、会議録1998コンファレン
ス・オン・オプトエレクトロニック・アンド・マイクロエレ
クトロニック・マテリアルズ・デバイシーズ(1999年)
第73頁〜第79頁(Proceedings 1998 Conference on
Optoelectronic andMicroelectronic Materials Devic
es (1999) pp.73‐79)によって報告されている。FIG. 10 is a sectional view showing a schematic structure of a conventional heterojunction field effect transistor. FIG.
Heterojunction field effect transistors such as those described in, for example, Mishra et al., Proceedings of the 1998 Conference on Optoelectronic and Microelectronic Materials Devices (1999).
Pp. 73-79 (Proceedings 1998 Conference on
Optoelectronic andMicroelectronic Materials Devic
es (1999) pp. 73-79).
【0004】図10において、サファイア(0001)基
板1の上に、有機金属気相エピタキシー法を用いて、膜
厚が20nmのGaNバッファ層2,膜厚が2μmのアンド
ープGaN電子走行層3および膜厚が20nmのAlGaN
障壁層4層が順次積層されて形成されている。さらに、
障壁層4の上には、ソース電極5,ドレイン電極6およ
びゲート電極7が形成されている。In FIG. 10, a GaN buffer layer 2 having a thickness of 20 nm, an undoped GaN electron transit layer 3 having a thickness of 2 μm and a film are formed on a sapphire (0001) substrate 1 by using a metalorganic vapor phase epitaxy method. AlGaN with a thickness of 20 nm
Four barrier layers are sequentially laminated. further,
On the barrier layer 4, a source electrode 5, a drain electrode 6, and a gate electrode 7 are formed.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、上記従
来のヘテロ接合電界効果トランジスタには、以下のよう
な問題がある。However, the above-mentioned conventional heterojunction field effect transistor has the following problems.
【0006】すなわち、携帯情報端末や携帯電話の基地
局等の無線通信システムに用いられる電力増幅器を小型
化して消費電力を低減するには、回路規模や部品点数を
極力小さくする必要がある。ところが、上記従来のヘテ
ロ接合電界効果トランジスタにおいては、電子走行層3
と障壁層4との界面として、発生する分極電荷が最も大
きくなる(0001)面あるいはこれと略平行な面を用い
ている。そのために、上記界面に発生する2次元電子ガ
スの濃度が高くなり、ゲート電圧として負電圧を必要と
しない所謂エンハンスメント型電界効果トランジスタを
作製することが非常に困難である。That is, in order to reduce the power consumption by reducing the size of a power amplifier used in a wireless communication system such as a mobile information terminal or a base station of a mobile phone, it is necessary to minimize the circuit scale and the number of components. However, in the above-described conventional heterojunction field effect transistor, the electron transit layer 3
The (0001) plane where the generated polarization charge is the largest or a plane substantially parallel thereto is used as the interface between the barrier layer 4 and the barrier layer 4. Therefore, the concentration of the two-dimensional electron gas generated at the interface increases, and it is very difficult to manufacture a so-called enhancement type field effect transistor that does not require a negative voltage as a gate voltage.
【0007】その結果、上記従来のヘテロ接合電界効果
トランジスタを用いて作製された電力増幅器において
は、負電源電圧あるいは正電源電圧に基づいて負電圧を
発生させる回路およびその回路の部品が必要となる。そ
のために、電力増幅器の小型化および低消費電力化の障
害となり、延いては無線通信システムの小型化および低
消費電力化の障害となっている。As a result, a power amplifier manufactured using the above-mentioned conventional heterojunction field-effect transistor requires a circuit for generating a negative voltage based on a negative power supply voltage or a positive power supply voltage, and components of the circuit. . For this reason, it becomes an obstacle to miniaturization and low power consumption of the power amplifier, and further to a miniaturization and low power consumption of the wireless communication system.
【0008】そこで、この発明の目的は、閾値電圧が0
V以上であって負電圧に因らずに動作させることができ
る半導体装置およびその製造方法を提供することにあ
る。さらに、負電圧を必要とせず小型化,低消費電力化
に適した電力増幅器およびそれを用いた無線通信システ
ムを提供することにある。Therefore, an object of the present invention is to set the threshold voltage to zero.
It is an object of the present invention to provide a semiconductor device which can be operated regardless of a negative voltage which is equal to or higher than V and a method for manufacturing the same. Another object of the present invention is to provide a power amplifier which does not require a negative voltage and is suitable for miniaturization and low power consumption, and a wireless communication system using the same.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するた
め、第1の発明の半導体装置は、電子走行層と障壁層と
の界面の面方位を(1−101)面としている。したがっ
て、上記界面に発生する分極電荷が低下されるために、
2次元電子ガスの濃度が低減される。これによって、動
作の閾値電圧を0V以上とすることができるようにな
り、負電圧を用いることなく動作させることが可能にな
る。In order to achieve the above object, in the semiconductor device of the first invention, the plane orientation of the interface between the electron transit layer and the barrier layer is the (1-101) plane. Therefore, since the polarization charge generated at the interface is reduced,
The concentration of the two-dimensional electron gas is reduced. As a result, the threshold voltage of the operation can be set to 0 V or more, and the operation can be performed without using a negative voltage.
【0010】また、1実施例の半導体装置では、上記電
子走行層および障壁層のうちの少なくとも何れか一方
を、V族元素として窒素を含む窒化物系III‐V族化合
物半導体で構成している。このように、上記電子走行層
と障壁層との何れか一方が窒化物系III‐V族化合物半
導体で構成された場合には、上記電子走行層と障壁層と
の界面に発生する分極電荷が大きくなる。そのために、
上記界面に発生する分極電荷の低下による2次元電子ガ
スの濃度の低減の効果も大きくなり、閾値電圧を0V以
上にする効果がより発揮される。In one embodiment of the present invention, at least one of the electron transit layer and the barrier layer is made of a nitride III-V compound semiconductor containing nitrogen as a group V element. . As described above, when one of the electron transit layer and the barrier layer is made of a nitride III-V compound semiconductor, the polarization charge generated at the interface between the electron transit layer and the barrier layer is reduced. growing. for that reason,
The effect of reducing the concentration of the two-dimensional electron gas due to the reduction of the polarization charge generated at the interface is also increased, and the effect of setting the threshold voltage to 0 V or more is further exhibited.
【0011】また、1実施例の半導体装置では、上記電
子走行層を、InxGa1-xN(0≦x≦1)で構成してい
る。したがって、上記電子走行層と障壁層との界面に発
生する分極電荷がより大きくなり、上記界面に発生する
分極電荷の低下による2次元電子ガスの濃度の低減の効
果が更に大きくなる。In one embodiment of the present invention, the electron transit layer is formed of In x Ga 1 -xN (0 ≦ x ≦ 1). Therefore, the polarization charge generated at the interface between the electron transit layer and the barrier layer is further increased, and the effect of reducing the concentration of the two-dimensional electron gas due to the reduction of the polarization charge generated at the interface is further increased.
【0012】また、1実施例の半導体装置では、上記障
壁層を、AlyGa1-yN(0≦y≦1)で構成している。し
たがって、上記電子走行層と障壁層との界面に発生する
分極電荷がより大きくなり、上記界面に発生する分極電
荷の低下による2次元電子ガスの濃度の低減の効果が更
に大きくなる。In one embodiment of the present invention, the barrier layer is made of Al y Ga 1 -yN (0 ≦ y ≦ 1). Therefore, the polarization charge generated at the interface between the electron transit layer and the barrier layer is further increased, and the effect of reducing the concentration of the two-dimensional electron gas due to the reduction of the polarization charge generated at the interface is further increased.
【0013】また、1実施例の半導体装置では、上記電
子走行層および障壁層を、(1−101)面からのオフ角
度が0度以上且つ10度以下である主面を有する基板上
に形成している。こうすることによって、上記電子走行
層と障壁層との界面が(1−101)面を有する極めて平
坦な界面となり、上記界面での2次元電子ガスの散乱が
抑制される。そのために、高周波特性に優れた特性が得
られる。In one embodiment of the present invention, the electron transit layer and the barrier layer are formed on a substrate having a main surface having an off angle from the (1-101) plane of 0 ° or more and 10 ° or less. are doing. By doing so, the interface between the electron transit layer and the barrier layer becomes an extremely flat interface having a (1-101) plane, and the scattering of the two-dimensional electron gas at the interface is suppressed. Therefore, characteristics excellent in high-frequency characteristics can be obtained.
【0014】また、1実施例の半導体装置では、上記
(1−101)面からのオフ角度が0度以上且つ10度以
下である主面を有する基板を、ガリウムおよび窒素を主
たる成分として構成している。こうすることによって、
上記電子走行層と障壁層との界面での2次元電子ガスの
散乱が、より効果的に抑制される。Further, in the semiconductor device of one embodiment,
A substrate having a main surface having an off angle from the (1-101) plane of 0 degree or more and 10 degrees or less is configured with gallium and nitrogen as main components. By doing this,
Scattering of the two-dimensional electron gas at the interface between the electron transit layer and the barrier layer is more effectively suppressed.
【0015】また、第2の発明の電力増幅器は、上記第
1の発明の半導体装置を電力増幅素子として用いてい
る。このように、動作の閾値電圧が0V以上である半導
体装置を用いることによって、負電圧を用いることなく
動作させることが可能になる。したがって、負電圧発生
回路を必要とはせず、小型化が図られ且つ消費電力が削
減される。A power amplifier according to a second aspect uses the semiconductor device according to the first aspect as a power amplification element. As described above, by using a semiconductor device whose operation threshold voltage is 0 V or higher, operation can be performed without using a negative voltage. Therefore, a negative voltage generation circuit is not required, miniaturization is achieved, and power consumption is reduced.
【0016】また、第3の発明の無線通信システムは、
上記第2の発明の電力増幅器を用いて構成されている。
このように、負電圧発生回路を必要としない電力増幅器
を組み込むことによって、小型化が図られ且つ消費電力
が削減される。Further, a wireless communication system according to a third aspect of the present invention includes:
It is configured using the power amplifier of the second invention.
Thus, by incorporating a power amplifier that does not require a negative voltage generation circuit, miniaturization is achieved and power consumption is reduced.
【0017】また、第4の発明の半導体装置の製造方法
は、面方位が(1−101)面である主面を有するバッフ
ァ層を形成し、このバッファ層上に少なくとも電子走行
層と障壁層とを形成して上記電子走行層と障壁層との界
面の面方位を(1−101)面にしている。こうすること
によって、動作の閾値電圧を0V以上とすることが可能
になり、負電圧を用いることなく動作可能な半導体装置
が作製される。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device, a buffer layer having a main surface having a plane orientation of (1-101) is formed, and at least an electron transit layer and a barrier layer are formed on the buffer layer. And the plane orientation of the interface between the electron transit layer and the barrier layer is set to the (1-101) plane. Thus, the threshold voltage of operation can be set to 0 V or higher, and a semiconductor device which can operate without using a negative voltage is manufactured.
【0018】また、1実施例の半導体装置の製造方法で
は、上記バッファ層を、 (1−101)面からのオフ角
度が0度以上で且つ10度以下である主面を有する基板
上に形成するようにしている。こうすることによって、
上記電子走行層と障壁層との界面が(1−101)面を有
する極めて平坦な界面となり、上記界面での2次元電子
ガスの散乱が抑制される。そのために、高周波特性に優
れた特性が得られる。In one embodiment of the method of manufacturing a semiconductor device, the buffer layer is formed on a substrate having a main surface having an off angle from the (1-101) plane of 0 ° or more and 10 ° or less. I am trying to do it. By doing this,
The interface between the electron transit layer and the barrier layer becomes an extremely flat interface having a (1-101) plane, and the scattering of the two-dimensional electron gas at the interface is suppressed. Therefore, characteristics excellent in high-frequency characteristics can be obtained.
【0019】[0019]
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
【0020】<第1実施の形態>図1は、本実施の形態
の半導体装置としてのヘテロ接合電界効果トランジスタ
における断面を示す。図1において、サファイア(00
01)基板11上に形成された20nmの膜厚を有するア
ンドープAlNバッファ層12の上に、膜厚が100nm
の絶縁膜13が堆積されている。そして、パターニング
によって絶縁膜13が除去された領域にGaNバッファ
層14を成長することによって、GaN(1−101)フ
ァセット面14aが形成されている。そして、そのファ
セット面14a上に、膜厚が20nmのアンドープInxGa
1-xN(x=0.2)電子走行層15および膜厚が10nmの
アンドープAlyGa1-yN(y=0.25)障壁層16が順
次形成されている。<First Embodiment> FIG. 1 shows a cross section of a heterojunction field effect transistor as a semiconductor device of the present embodiment. In FIG. 1, sapphire (00
01) On the undoped AlN buffer layer 12 having a thickness of 20 nm formed on the substrate 11,
Of the insulating film 13 is deposited. Then, a GaN (1-101) facet surface 14a is formed by growing a GaN buffer layer 14 in a region where the insulating film 13 has been removed by patterning. An undoped In x Ga layer having a thickness of 20 nm is formed on the facet surface 14a.
A 1-x N (x = 0.2) electron transit layer 15 and an undoped Al y Ga 1-y N (y = 0.25) barrier layer 16 having a thickness of 10 nm are sequentially formed.
【0021】上記バッファ層14,電子走行層15およ
び障壁層16によって形成された山形の積層構造体にお
ける両斜面の障壁層16上には、頂上側から順にソース
電極17,ゲート電極18およびドレイン電極19が設
けられている。ここで、ソース電極17およびドレイン
電極19は、例えば障壁層16側からチタン(Ti)およ
びアルミニウム(Al)を順次積層して構成されている。
また、ゲート電極18は、例えば障壁層16側からニッ
ケル(Ni)および金(Au)を順次積層して形成されてい
る。さらに、ソース電極17およびドレイン電極19の
下部領域には、例えばSi等のドナー型不純物元素がイ
オン注入されることによって、高濃度n型領域20が形
成されている。A source electrode 17, a gate electrode 18 and a drain electrode are formed on the sloped barrier layers 16 in the mountain-shaped laminated structure formed by the buffer layer 14, the electron transit layer 15 and the barrier layer 16 in order from the top. 19 are provided. Here, the source electrode 17 and the drain electrode 19 are formed by sequentially laminating, for example, titanium (Ti) and aluminum (Al) from the barrier layer 16 side.
The gate electrode 18 is formed, for example, by sequentially stacking nickel (Ni) and gold (Au) from the barrier layer 16 side. Further, a high-concentration n-type region 20 is formed in a region below the source electrode 17 and the drain electrode 19 by ion implantation of a donor-type impurity element such as Si.
【0022】図2は、図1に示すヘテロ接合電界効果ト
ランジスタの製造手順を示す断面図である。以下、図2
に従って、本ヘテロ接合電界効果トランジスタの製造方
法について説明する。FIG. 2 is a sectional view showing a procedure for manufacturing the heterojunction field effect transistor shown in FIG. Hereinafter, FIG.
, A method for manufacturing the present heterojunction field effect transistor will be described.
【0023】先ず、サファイア(0001)基板11を洗
浄する。そして、このサファイア基板11上に、図2
(a)に示すように、有機金属気相エピタキシー法あるい
は分子線エピタキシー法を用いて、膜厚が20nmのアン
ドープAlNバッファ層12を成長する。さらに、その
上に、プラズマCVD(化学気相成長法)等によって、シ
リコン酸化膜あるいはシリコン窒化膜等を100nm堆積
させて絶縁膜13を形成する。First, the sapphire (0001) substrate 11 is cleaned. Then, on this sapphire substrate 11, FIG.
As shown in FIG. 1A, an undoped AlN buffer layer 12 having a thickness of 20 nm is grown by using metalorganic vapor phase epitaxy or molecular beam epitaxy. Further, a 100 nm thick silicon oxide film or silicon nitride film is deposited thereon by plasma CVD (chemical vapor deposition) to form an insulating film 13.
【0024】続いて、図2(b)に示すように、ホトリソ
グラフィーによるパターニングおよびフッ酸によるウエ
ットエッチングによって、絶縁膜13を部分的に除去す
る。そうした後、有機金属気相エピタキシー法あるいは
ガスソース分子線エピタキシー法等を用いて、図2(c)
に示すように、絶縁膜13を除去した領域にGaNを選
択成長させることによってGaNバッファ層14を形成
する。その際に、GaNバッファ層14においては、サ
ファイア基板11の主面に対して垂直な軸をc軸として
結晶成長が進行すると同時に、GaN(1−101)ファ
セット面14aが形成される。Subsequently, as shown in FIG. 2B, the insulating film 13 is partially removed by patterning by photolithography and wet etching by hydrofluoric acid. After that, using metal organic vapor phase epitaxy or gas source molecular beam epitaxy, etc., as shown in FIG.
As shown in FIG. 5, a GaN buffer layer 14 is formed by selectively growing GaN in a region where the insulating film 13 has been removed. At this time, in the GaN buffer layer 14, crystal growth proceeds with an axis perpendicular to the main surface of the sapphire substrate 11 as the c-axis, and at the same time, a GaN (1-101) facet surface 14a is formed.
【0025】続いて、図2(d)に示すように、上記GaN
(1−101)ファセット面14a上に、膜厚が20nmの
アンドープInxGa1-xN(x=0.2)電子走行層15お
よび膜厚が10nmのアンドープAlyGa1-yN(y=0.2
5)障壁層16を、順次エピタキシャル成長する。これ
により、電子走行層15と障壁層16との界面の面方位
を(1−101)面とすることができる。Subsequently, as shown in FIG.
(1-101) on the facet 14a, thickness 20nm undoped In x Ga 1-x N ( x = 0.2) electron transit layer 15 and the thickness of 10nm undoped Al y Ga 1-y N ( y = 0.2
5) The barrier layers 16 are sequentially grown epitaxially. Thereby, the plane orientation of the interface between the electron transit layer 15 and the barrier layer 16 can be set to the (1-101) plane.
【0026】次に、図2(e)に示すように、ソース電極
形成領域およびドレイン電極形成領域にSiをイオン注
入して、高濃度n型領域20,20を形成する。続い
て、AlGaN障壁層16上に、ホトリソグラフィーによ
ってソース電極形成領域およびドレイン電極形成領域を
パターニングする。そして、図2(f)に示すように、上
記ソース電極形成領域およびドレイン電極形成領域にT
i/Alを順次蒸着し、リフトオフすることによってソー
ス電極17およびドレイン電極19を形成する。続い
て、890℃の窒素雰囲気中で30秒間の熱処理を行
い、オーミック接触を得る。Next, as shown in FIG. 2E, Si is ion-implanted into the source electrode formation region and the drain electrode formation region to form high concentration n-type regions 20,20. Subsequently, a source electrode formation region and a drain electrode formation region are patterned on the AlGaN barrier layer 16 by photolithography. Then, as shown in FIG. 2 (f), the source electrode formation region and the drain electrode formation region have T
Source electrode 17 and drain electrode 19 are formed by sequentially depositing i / Al and lifting off. Subsequently, heat treatment is performed for 30 seconds in a nitrogen atmosphere at 890 ° C. to obtain ohmic contact.
【0027】そうした後、上記AlGaN障壁層16上
に、ホトリソグラフィーによってゲート電極形成領域を
パターニングする。そして、図2(g)に示すように、上
記ゲート電極形成領域にNi/Auを順次蒸着し、リフト
オフすることによってゲート電極18を形成する。この
ようにして、本実施の形態におけるヘテロ接合電界効果
トランジスタが作製される。After that, a gate electrode formation region is patterned on the AlGaN barrier layer 16 by photolithography. Then, as shown in FIG. 2 (g), a gate electrode 18 is formed by sequentially depositing Ni / Au on the gate electrode forming region and lifting off the film. Thus, the heterojunction field effect transistor according to the present embodiment is manufactured.
【0028】図3に、本ヘテロ接合電界効果トランジス
タにおけるゲート電圧が0Vの場合のソース電極17と
ドレイン電極19との間の電流‐電圧特性を示す。本実
施の形態においては、電子走行層15と障壁層16との
界面の面方位が(1−101)面となっている。したがっ
て、電子走行層と障壁層との界面の面方位が(0001)
面である上記従来のヘテロ接合電界効果トランジスタに
比して電子走行層15と障壁層16との界面に発生する
分極電荷が小さくなり、上記界面に発生する2次元電子
ガスの濃度も小さくなる。その結果、閾値電圧が0V以
上となり、ゲート電圧0Vの場合にはドレイン電流が流
れず、エンハンスメント動作を示すのである。FIG. 3 shows a current-voltage characteristic between the source electrode 17 and the drain electrode 19 when the gate voltage of the present hetero junction field effect transistor is 0V. In the present embodiment, the plane orientation of the interface between the electron transit layer 15 and the barrier layer 16 is the (1-101) plane. Therefore, the plane orientation of the interface between the electron transit layer and the barrier layer is (0001)
The polarization charge generated at the interface between the electron transit layer 15 and the barrier layer 16 is smaller than that of the above-mentioned conventional heterojunction field-effect transistor, and the concentration of the two-dimensional electron gas generated at the interface is also smaller. As a result, the threshold voltage becomes 0 V or more, and when the gate voltage is 0 V, no drain current flows and an enhancement operation is performed.
【0029】以上のように、本実施の形態におけるヘテ
ロ接合電界効果トランジスタによれば、電子走行層15
と障壁層16との界面に発生する分極電荷を低下させる
ことによって2次元電子ガスの濃度を低減することがで
きる。したがって、負電圧に因らずに動作することがで
きるヘテロ接合電界効果トランジスタを提供できるので
ある。As described above, according to the heterojunction field effect transistor of the present embodiment, the electron transit layer 15
The concentration of the two-dimensional electron gas can be reduced by lowering the polarization charge generated at the interface between the two-dimensional electron gas and the barrier layer 16. Therefore, it is possible to provide a hetero-junction field-effect transistor that can operate regardless of a negative voltage.
【0030】尚、本実施の形態においては、上記電子走
行層15としてIn組成比x=0.2のInGaNを用い、
障壁層16としてAl組成比y=0.25のAlGaNを用
いている。しかしながら、In組成比xおよびAl組成比
yは、InGaNおよびAlGaNの臨界膜厚を大きく超え
ない範囲内で0≦x≦1および0≦y≦1の値としても
同様の効果が得られることは勿論のことである。このよ
うに、電子走行層15および障壁層16として、InGa
NおよびAlGaNに限らずV族元素として窒素を含む窒
化物系III‐V族化合物半導体を用いることによって、
電子走行層15と障壁層16との界面に発生する分極電
荷が大きくなるため、上記界面に発生する分極電荷の低
下による2次元電子ガスの濃度の低減の効果も大きくな
る。したがって、閾値電圧が0V以上になる効果をより
発揮することができるのである。In this embodiment, InGaN having an In composition ratio x = 0.2 is used as the electron transit layer 15.
AlGaN having an Al composition ratio y = 0.25 is used as the barrier layer 16. However, the same effect can be obtained even when the In composition ratio x and the Al composition ratio y are set to values of 0 ≦ x ≦ 1 and 0 ≦ y ≦ 1 within a range that does not greatly exceed the critical film thickness of InGaN and AlGaN. Of course. Thus, the InGa layer 15 and the barrier layer 16 are made of InGa.
By using a nitride-based III-V compound semiconductor containing nitrogen as a group V element as well as N and AlGaN,
Since the polarization charge generated at the interface between the electron transit layer 15 and the barrier layer 16 increases, the effect of reducing the concentration of the two-dimensional electron gas due to the reduction of the polarization charge generated at the interface also increases. Therefore, the effect that the threshold voltage becomes 0 V or more can be further exhibited.
【0031】また、本実施の形態においては、上記ソー
ス電極17およびドレイン電極19を障壁層16上に形
成している。しかしながら、この発明はこれに限定され
るものではなく、ソース電極およびドレイン電極は、障
壁層16を除去した領域の電子走行層15上に形成して
も差し支えない。また、障壁層16とソース電極17と
の間および障壁層16とドレイン電極19との間に、例
えばn+GaN等のn型導電層を設けてもよい。Further, in the present embodiment, the source electrode 17 and the drain electrode 19 are formed on the barrier layer 16. However, the present invention is not limited to this, and the source electrode and the drain electrode may be formed on the electron transit layer 15 in a region where the barrier layer 16 is removed. Further, an n-type conductive layer such as n + GaN may be provided between the barrier layer 16 and the source electrode 17 and between the barrier layer 16 and the drain electrode 19.
【0032】また、本実施の形態においては、上記ソー
ス電極17,ゲート電極18およびドレイン電極19
を、山形の積層構造体における両斜面の障壁層16上に
形成している。しかしながら、この発明はこれに限定さ
れるものではなく、ソース電極17,ゲート電極18お
よびドレイン電極19を、上記積層構造体における何れ
か一方の斜面の障壁層16上のみに形成してもよい。In the present embodiment, the source electrode 17, the gate electrode 18 and the drain electrode 19
Are formed on the barrier layers 16 on both slopes in the mountain-shaped laminated structure. However, the present invention is not limited to this, and the source electrode 17, the gate electrode 18 and the drain electrode 19 may be formed only on the barrier layer 16 on one of the slopes in the laminated structure.
【0033】また、本実施の形態においては、上記山形
の積層構造体の頂上側から順にソース電極17,ゲート
電極18およびドレイン電極19を形成しているが、ド
レイン電極,ゲート電極およびソース電極の順で形成し
ても差し支えない。In the present embodiment, the source electrode 17, the gate electrode 18 and the drain electrode 19 are formed in this order from the top of the chevron-shaped laminated structure. They may be formed in order.
【0034】また、本実施の形態においては、上記電子
走行層15および障壁層16をアンドープ層としてい
る。しかしながら、電子走行層15および障壁層16の
一部あるいは総てを、例えばSiを添加したn型不純物
ドーピング層としてもよい。In the present embodiment, the electron transit layer 15 and the barrier layer 16 are undoped layers. However, part or all of the electron transit layer 15 and the barrier layer 16 may be, for example, an n-type impurity doped layer to which Si is added.
【0035】また、本実施の形態においては、基板とし
てサファイア(0001)基板11を用いたが、他の面方
位を有するサファイア基板や、Si基板,GaAs基板,In
P基板等の他の材料による基板を用いても同様に実施で
きるのは言うまでもない。In this embodiment, the sapphire (0001) substrate 11 is used as the substrate. However, a sapphire substrate having another plane orientation, an Si substrate, a GaAs substrate, an In substrate
Needless to say, the present invention can be similarly performed using a substrate made of another material such as a P substrate.
【0036】また、本実施の形態においては、上記電子
走行層15および障壁層16をV族元素として窒素を含
む窒化物系III‐V族化合物半導体より構成されている
場合について示したが、SiCやZnS等の窒化物系以外
の半導体を用いても同様に実施することは可能である。In this embodiment, the case where the electron transit layer 15 and the barrier layer 16 are made of a nitride III-V compound semiconductor containing nitrogen as a group V element has been described. The present invention can be similarly implemented using a non-nitride semiconductor such as ZnS or ZnS.
【0037】<第2実施の形態>図4は、本実施の形態
におけるヘテロ接合電界効果トランジスタの縦断面を示
す。図4において、主面の面方位が(1−101)面であ
るGaN基板21上に、例えば、膜厚が500nmのアン
ドープGaNバッファ層22を介して、膜厚が20nmの
アンドープInxGa1-xN(x=0.2)電子走行層23が
形成されている。そして、電子走行層23上に、膜厚が
10nmのアンドープAlyGa1-yN(y=0.25)障壁層
24が形成されている。<Second Embodiment> FIG. 4 shows a longitudinal section of a heterojunction field effect transistor according to the present embodiment. In FIG. 4, for example, an undoped In x Ga 1 layer having a thickness of 20 nm is formed on a GaN substrate 21 having a principal plane of (1-101) plane via an undoped GaN buffer layer 22 having a thickness of 500 nm. The -xN (x = 0.2) electron transit layer 23 is formed. On the electron transit layer 23, an undoped Al y Ga 1-y N (y = 0.25) barrier layer 24 having a thickness of 10 nm is formed.
【0038】さらに、上記障壁層24上には、ソース電
極25,ドレイン電極26およびゲート電極27が設け
られている。ソース電極25およびドレイン電極26
は、例えばGaN基板21側からチタン(Ti)およびアル
ミニウム(Al)を順次積層して形成されている。また、
ゲート電極27は、例えばGaN基板21側からニッケ
ル(Ni)および金(Au)を順次積層して形成されている。
また、ソース電極25およびドレイン電極26の下部領
域には、例えばSi等のドナー型不純物元素をイオン注
入することによって、高濃度n型領域28が形成されて
いる。Further, a source electrode 25, a drain electrode 26 and a gate electrode 27 are provided on the barrier layer 24. Source electrode 25 and drain electrode 26
Is formed, for example, by sequentially laminating titanium (Ti) and aluminum (Al) from the GaN substrate 21 side. Also,
The gate electrode 27 is formed by sequentially stacking nickel (Ni) and gold (Au) from the GaN substrate 21 side, for example.
Further, a high-concentration n-type region 28 is formed in a region below the source electrode 25 and the drain electrode 26 by ion-implanting a donor-type impurity element such as Si.
【0039】図5は、図4に示すヘテロ接合電界効果ト
ランジスタの製造手順を示す断面図である。以下、図5
に従って、本ヘテロ接合電界効果トランジスタの製造方
法について説明する。FIG. 5 is a sectional view showing a procedure for manufacturing the heterojunction field effect transistor shown in FIG. Hereinafter, FIG.
, A method for manufacturing the present heterojunction field effect transistor will be described.
【0040】先ず、半絶縁性GaN(1−101)基板2
1を洗浄する。そして、GaN基板21の上に、図5(a)
に示すように、有機金属気相エピタキシー法あるいは分
子線エピタキシー法を用いて、GaNバッファ層22,I
nGaN電子走行層23およびAlGaN障壁層24を順次
エピタキシャル成長する。これにより、電子走行層23
と障壁層24との界面の面方位を(1−101)面とする
ことができる。First, a semi-insulating GaN (1-101) substrate 2
Wash 1 Then, on the GaN substrate 21, FIG.
As shown in FIG. 1, the GaN buffer layers 22 and I are formed by using metalorganic vapor phase epitaxy or molecular beam epitaxy.
The nGaN electron transit layer 23 and the AlGaN barrier layer 24 are sequentially epitaxially grown. Thereby, the electron transit layer 23
The plane orientation of the interface between the barrier layer 24 and the barrier layer 24 can be the (1-101) plane.
【0041】続いて、図5(b)に示すように、ホトリソ
グラフフィーおよび反応性イオンエッチング法によって
素子の分離を行う。次に、図5(c)に示すように、ソー
ス電極形成領域およびドレイン電極形成領域にSiをイ
オン注入して、高濃度n型領域28,28を形成する。
続いて、AlGaN障壁層24上に、ホトリソグラフィー
によってソース電極形成領域及びドレイン電極形成領域
をパターニングする。そして、図5(d)に示すように、
上記ソース電極形成領域およびドレイン電極形成領域に
Ti/Alを順次蒸着し、リフトオフすることによってソ
ース電極25およびドレイン電極26を形成する。続い
て、890℃の窒素雰囲気中で30秒間の熱処理を行
い、オーミック接触を得る。Subsequently, as shown in FIG. 5B, the devices are separated by photolithography and reactive ion etching. Next, as shown in FIG. 5C, Si is ion-implanted into the source electrode formation region and the drain electrode formation region to form high-concentration n-type regions 28,28.
Subsequently, a source electrode formation region and a drain electrode formation region are patterned on the AlGaN barrier layer 24 by photolithography. Then, as shown in FIG.
The source electrode 25 and the drain electrode 26 are formed by sequentially depositing Ti / Al on the source electrode formation region and the drain electrode formation region and performing lift-off. Subsequently, heat treatment is performed for 30 seconds in a nitrogen atmosphere at 890 ° C. to obtain ohmic contact.
【0042】そうした後、上記AlGaN障壁層24上
に、ホトリソグラフィーによってゲート電極形成領域を
パターニングする。そして、図5(e)に示すように、上
記ゲート電極形成領域にNi/Auを順次蒸着し、リフト
オフすることによってゲート電極27を形成する。この
ようにして、本実施の形態におけるヘテロ接合電界効果
トランジスタが作製される。After that, a gate electrode forming region is patterned on the AlGaN barrier layer 24 by photolithography. Then, as shown in FIG. 5E, a gate electrode 27 is formed by sequentially depositing Ni / Au on the gate electrode forming region and lifting off the film. Thus, the heterojunction field effect transistor according to the present embodiment is manufactured.
【0043】図6に、本ヘテロ接合電界効果トランジス
タにおける2次元電子ガスの移動度とGaN基板21の
オフ角度との関係を示す。本実施の形態においてはGa
N(1−101)基板21を用いている。したがって、サ
ファイア(0001)基板を用いた上記従来のヘテロ接合
電界効果トランジスタと比較して、オフ角度が10度以
下において移動度の著しい向上が見られる。これは、上
記オフ角度が10度以下のGaN(1−101)基板21
を用いることによって、InGaN電子走行層23とAl
GaN障壁層24との界面が(1−101)面を有する極
めて平坦な界面となり、上記界面での2次元電子ガスの
散乱が抑制されたことによる。FIG. 6 shows the relationship between the mobility of the two-dimensional electron gas and the off angle of the GaN substrate 21 in the present heterojunction field effect transistor. In this embodiment, Ga
An N (1-101) substrate 21 is used. Therefore, as compared with the above-mentioned conventional heterojunction field-effect transistor using a sapphire (0001) substrate, a remarkable improvement in mobility is seen when the off-angle is 10 degrees or less. This is because the GaN (1-101) substrate 21 having an off angle of 10 degrees or less.
Is used, the InGaN electron transit layer 23 and Al
This is because the interface with the GaN barrier layer 24 is an extremely flat interface having a (1-101) plane, and the scattering of the two-dimensional electron gas at the interface is suppressed.
【0044】また、図7に、本ヘテロ接合電界効果トラ
ンジスタにおけるゲート電圧が0Vの場合のソース電極
25とドレイン電極26との間の電流‐電圧特性を示
す。本実施の形態においては、サファイア(0001)基
板を用いた従来のヘテロ接合電界効果トランジスタに比
して電子走行層23と障壁層24との界面に発生する分
極電荷が小さくなり、上記界面に発生する2次元電子ガ
スの濃度も小さくなる。その結果、閾値電圧が0V以上
となり、ゲート電圧0Vの場合にはドレイン電流が流れ
ず、エンハンスメント動作を示すのである。FIG. 7 shows current-voltage characteristics between the source electrode 25 and the drain electrode 26 when the gate voltage of the present hetero junction field effect transistor is 0 V. In this embodiment, the polarization charge generated at the interface between the electron transit layer 23 and the barrier layer 24 is smaller than that of the conventional heterojunction field effect transistor using the sapphire (0001) substrate, and the polarization charge generated at the interface is reduced. Therefore, the concentration of the two-dimensional electron gas is also reduced. As a result, the threshold voltage becomes 0 V or more, and when the gate voltage is 0 V, no drain current flows and an enhancement operation is performed.
【0045】以上のように、本実施の形態におけるヘテ
ロ接合電界効果トランジスタによれば、オフ角度が10
度以下であるGaN(1−101)基板21を用いること
によって、電子走行層23と障壁層24との界面での2
次元電子ガスの散乱を抑制することができ、高周波特性
に優れたヘテロ接合電界効果トランジスタを提供でき
る。さらに、電子走行層23と障壁層24との界面に発
生する分極電荷を低下させることによって2次元電子ガ
スの濃度を低減することができる。したがって、負電圧
に因らずに動作することができるヘテロ接合電界効果ト
ランジスタを提供できるのである。As described above, according to the hetero-junction field effect transistor of the present embodiment, the off angle is 10
By using the GaN (1-101) substrate 21 having a temperature of less than
It is possible to provide a heterojunction field-effect transistor that can suppress scattering of two-dimensional electron gas and has excellent high-frequency characteristics. Furthermore, the concentration of the two-dimensional electron gas can be reduced by reducing the polarization charge generated at the interface between the electron transit layer 23 and the barrier layer 24. Therefore, it is possible to provide a hetero-junction field-effect transistor that can operate regardless of a negative voltage.
【0046】尚、本実施の形態においては、上記電子走
行層23としてIn組成比x=0.2のInGaNを用い、
障壁層24としてAl組成比y=0.25のAlGaNを用
いている。しかしながら、In組成比xおよびAl組成比
yは、InGaNおよびAlGaNの臨界膜厚を大きく超え
ない範囲内で0≦x≦1および0≦y≦1の値としても
同様の効果が得られることは勿論のことである。このよ
うに、電子走行層23および障壁層24として、InGa
NおよびAlGaNに限らずV族元素として窒素を含む窒
化物系III‐V族化合物半導体を用いることによって、
電子走行層23と障壁層24との界面に発生する分極電
荷が大きくなるため、上記界面に発生する分極電荷の低
下による2次元電子ガスの濃度の低減の効果も大きくな
る。したがって、閾値電圧が0V以上になる効果をより
発揮することができるのである。In the present embodiment, InGaN having an In composition ratio x = 0.2 is used as the electron transit layer 23.
AlGaN having an Al composition ratio y = 0.25 is used as the barrier layer 24. However, the same effect can be obtained even when the In composition ratio x and the Al composition ratio y are set to values of 0 ≦ x ≦ 1 and 0 ≦ y ≦ 1 within a range that does not greatly exceed the critical film thickness of InGaN and AlGaN. Of course. Thus, the InGa layer 23 and the barrier layer 24 are made of InGa.
By using a nitride-based III-V compound semiconductor containing nitrogen as a group V element as well as N and AlGaN,
Since the polarization charge generated at the interface between the electron transit layer 23 and the barrier layer 24 increases, the effect of reducing the concentration of the two-dimensional electron gas due to the reduction of the polarization charge generated at the interface also increases. Therefore, the effect that the threshold voltage becomes 0 V or more can be further exhibited.
【0047】また、本実施の形態においては、上記ソー
ス電極25およびドレイン電極26を障壁層24上に形
成している。しかしながら、この発明はこれに限定され
るものではなく、ソース電極およびドレイン電極は、障
壁層24を除去した領域の電子走行層23上に形成して
も差し支えない。また、障壁層24とソース電極25と
の間および障壁層24とドレイン電極26との間に、例
えばn+GaN等のn型導電層を設けてもよい。In the present embodiment, the source electrode 25 and the drain electrode 26 are formed on the barrier layer 24. However, the present invention is not limited to this, and the source electrode and the drain electrode may be formed on the electron transit layer 23 in a region where the barrier layer 24 has been removed. Further, an n-type conductive layer such as n + GaN may be provided between the barrier layer 24 and the source electrode 25 and between the barrier layer 24 and the drain electrode 26.
【0048】また、本実施の形態においては、上記電子
走行層23および障壁層24をアンドープ層としてい
る。しかしながら、電子走行層23および障壁層24の
一部あるいは総てを、例えばSiを添加したn型不純物
ドーピング層としてもよい。In this embodiment, the electron transit layer 23 and the barrier layer 24 are undoped layers. However, part or all of the electron transit layer 23 and the barrier layer 24 may be, for example, an n-type impurity doped layer to which Si is added.
【0049】また、本実施の形態においては、基板とし
てGaN(1−101)基板21を用いたが、SiC基板,
ZnO基板等の他の材料による基板を用いても同様に実
施できるのは言うまでもない。In this embodiment, the GaN (1-101) substrate 21 is used as the substrate.
Needless to say, the present invention can be similarly implemented using a substrate made of another material such as a ZnO substrate.
【0050】また、本実施の形態においては、上記電子
走行層23および障壁層24をV族元素として窒素を含
む窒化物系III‐V族化合物半導体より構成されている
場合について示したが、SiCやZnS等の窒化物系以外
の半導体を用いても同様に実施することは可能である。In this embodiment, the case where the electron transit layer 23 and the barrier layer 24 are made of a nitride III-V compound semiconductor containing nitrogen as a group V element has been described. The present invention can be similarly implemented using a non-nitride semiconductor such as ZnS or ZnS.
【0051】<第3実施の形態>本実施の形態は、上記
第2実施の形態におけるヘテロ接合電界効果トランジス
タを用いた電力増幅器に関する。<Third Embodiment> This embodiment relates to a power amplifier using the heterojunction field effect transistor according to the second embodiment.
【0052】図8は、本実施の形態における2段構成の
電力増幅器における回路図を示す。図8において、31
は前段のヘテロ接合電界効果トランジスタであり、上記
第2実施の形態におけるヘテロ接合電界効果トランジス
タである。また、32は後段のヘテロ接合電界効果トラ
ンジスタであり、上記第2実施の形態におけるヘテロ接
合電界効果トランジスタである。FIG. 8 is a circuit diagram of a two-stage power amplifier according to the present embodiment. In FIG. 8, 31
Denotes a heterojunction field-effect transistor in the preceding stage, which is the heterojunction field-effect transistor in the second embodiment. Reference numeral 32 denotes a subsequent heterojunction field effect transistor, which is the heterojunction field effect transistor according to the second embodiment.
【0053】さらに、33は高周波信号入力端子、34
は前段のヘテロ接合電界効果トランジスタ用の入力整合
回路、35は前段のヘテロ接合電界効果トランジスタ用
のバイアス回路である。また、36は段間整合回路、3
7は後段のヘテロ接合電界効果トランジスタ用のバイア
ス回路、38は後段のヘテロ接合電界効果トランジスタ
32からの出力整合回路である。また、39は高周波信
号出力端子、40,40は電源電圧端子である。Reference numeral 33 denotes a high-frequency signal input terminal;
Is an input matching circuit for the preceding heterojunction field effect transistor, and 35 is a bias circuit for the preceding heterojunction field effect transistor. 36 is an interstage matching circuit, 3
Reference numeral 7 denotes a bias circuit for the subsequent-stage heterojunction field-effect transistor, and reference numeral 38 denotes an output matching circuit from the latter-stage heterojunction field-effect transistor 32. 39 is a high-frequency signal output terminal, and 40 and 40 are power supply voltage terminals.
【0054】本実施の形態における電力増幅器において
は、増幅用のトランジスタとして閾値電圧が0V以上で
ある高周波特性に優れたヘテロ接合電界効果トランジス
タを用いている。したがって、負電圧を用いずに動作さ
せることが可能であり、前段のヘテロ接合電界効果トラ
ンジスタ31のゲート電極に入力される高周波入力信号
や後段のヘテロ接合電界効果トランジスタ32のゲート
電極に入力される高周波増幅信号を負電圧にバイアスす
る負電圧発生回路を必要とはしない。したがって、小型
化できると共に、消費電力を削減できる高周波用の電力
増幅器を提供することができるのである。In the power amplifier according to the present embodiment, a heterojunction field effect transistor excellent in high frequency characteristics and having a threshold voltage of 0 V or more is used as an amplifying transistor. Therefore, it is possible to operate without using a negative voltage, and to input a high-frequency input signal input to the gate electrode of the hetero-junction field-effect transistor 31 of the preceding stage or a gate electrode of the hetero-junction field-effect transistor 32 of the following stage. There is no need for a negative voltage generating circuit for biasing the high frequency amplified signal to a negative voltage. Therefore, it is possible to provide a high-frequency power amplifier that can be downsized and reduce power consumption.
【0055】尚、本実施の形態においては、上記第2実
施の形態におけるヘテロ接合電界効果トランジスタを2
段構成の電力増幅器に適用した場合を示している。しか
しながら、1段の電力増幅器あるいは3段以上の電力増
幅器に適用しても同様の効果を奏することができること
は言うまでもない。また、上記第1実施の形態における
ヘテロ接合電界効果トランジスタを適用することも可能
である。In this embodiment, the heterojunction field effect transistor according to the second embodiment is
The case where the present invention is applied to a power amplifier having a stage configuration is shown. However, it goes without saying that the same effect can be obtained even when applied to a one-stage power amplifier or three or more stages of power amplifiers. Further, the heterojunction field-effect transistor according to the first embodiment can be applied.
【0056】<第4実施の形態>本実施の形態は、上記
第3実施の形態における電力増幅器を用いた無線通信シ
ステムに関する。<Fourth Embodiment> This embodiment relates to a radio communication system using the power amplifier according to the third embodiment.
【0057】図9は、本実施の形態における無線通信シ
ステムの一例としての携帯電話機のシステム構成を示す
ブロック図である。図9において、41はアンテナ、4
2はRF(高周波)ブロック部、43はベースバンド部、
44は送受話器、45は制御部である。FIG. 9 is a block diagram showing a system configuration of a portable telephone as an example of the radio communication system according to the present embodiment. In FIG. 9, 41 is an antenna, 4
2 is an RF (high frequency) block unit, 43 is a baseband unit,
44 is a handset, and 45 is a control unit.
【0058】上記RFブロック部42は、送信部46,
受信部47,アンテナスイッチ48および周波数シンセ
サイザ49で構成されている。そして、送信部46は、
送信電力増幅器50および送信ミキサ51よって構成さ
れている。ここで、送信電力増幅器50は、上記第3の
実施の形態における電力増幅器で構成されている。さら
に、受信部47は、低雑音増幅器52,受信ミキサ53
およびIF(中間周波数)増幅器54によって構成されて
いる。The RF block section 42 includes a transmitting section 46,
It comprises a receiving section 47, an antenna switch 48 and a frequency synthesizer 49. Then, the transmitting unit 46
It comprises a transmission power amplifier 50 and a transmission mixer 51. Here, the transmission power amplifier 50 is configured by the power amplifier according to the third embodiment. Further, the receiving unit 47 includes a low-noise amplifier 52, a reception mixer 53
And an IF (intermediate frequency) amplifier 54.
【0059】上記ベースバンド部43は、変調器55,
送信信号処理部56,復調器57および受信信号処理部
58によって構成されている。また、送受話器44は、
送話器59および受話器60によって構成されている。
また、制御部45は、制御回路61および表示キー62
によって構成されている。The baseband section 43 includes a modulator 55,
It comprises a transmission signal processing section 56, a demodulator 57 and a reception signal processing section 58. In addition, the handset 44
It comprises a transmitter 59 and a receiver 60.
The control unit 45 includes a control circuit 61 and a display key 62.
It is constituted by.
【0060】上記構成を有する携帯電話機は、以下のよ
うに動作する。すなわち、受信時には、制御部45の制
御回路の61による制御の下にアンテナスイッチ48が
受信側に切り換えられ、アンテナ41からの高周波信号
がRFブロック部42の受信部47に入力される。そし
て、低雑音増幅器52で増幅され、受信ミキサ53で周
波数シンセサイザ49からの発振信号と混合されて中間
周波信号に変換された後、IF増幅器54で増幅され
る。こうして得られた中間周波信号はベースバンド部4
3に入力され、復調器57によって信号波が取り出さ
れ、受信信号処理部58によって種々の処理が行われた
後、送受話器44の受話器60から音声出力される。The portable telephone having the above configuration operates as follows. That is, at the time of reception, the antenna switch 48 is switched to the receiving side under the control of the control circuit 61 of the control unit 45, and the high frequency signal from the antenna 41 is input to the receiving unit 47 of the RF block unit 42. Then, the signal is amplified by the low noise amplifier 52, mixed with the oscillation signal from the frequency synthesizer 49 by the reception mixer 53, converted into an intermediate frequency signal, and then amplified by the IF amplifier 54. The intermediate frequency signal thus obtained is transmitted to the baseband unit 4
3, the signal wave is extracted by the demodulator 57, and various processes are performed by the reception signal processing unit 58, and then the sound is output from the receiver 60 of the transmitter / receiver 44.
【0061】一方、送信時には、音声信号が、送受話器
44の送話器59によって信号波に変換されて、ベース
バンド部43に入力される。そして、送信信号処理部5
6によって種々の処理が行われた後に、変調器55で変
調されて中間周波信号が生成される。こうして得られた
中間周波信号はRFブロック部42の送信部46に入力
される。そして、送信ミキサ51で周波数シンセサイザ
49からの発振信号と混合されて高周波信号に変換され
た後、送信電力増幅器50で増幅される。こうして得ら
れた高周波信号は、制御部45の制御回路の61による
制御の下に送信側に切り換えられたアンテナスイッチ4
8を介して、アンテナ41から高周波電波として放射さ
れる。On the other hand, at the time of transmission, the voice signal is converted into a signal wave by the transmitter 59 of the transmitter / receiver 44 and input to the baseband unit 43. Then, the transmission signal processing unit 5
After various processes are performed by 6, the signal is modulated by the modulator 55 to generate an intermediate frequency signal. The intermediate frequency signal thus obtained is input to the transmission section 46 of the RF block section 42. After being mixed with the oscillation signal from the frequency synthesizer 49 by the transmission mixer 51 and converted into a high-frequency signal, the signal is amplified by the transmission power amplifier 50. The high-frequency signal thus obtained is transmitted to the antenna switch 4 switched to the transmitting side under the control of the control circuit 61 of the control unit 45.
Through the antenna 8, it is radiated from the antenna 41 as high-frequency radio waves.
【0062】上記構成において、上述したように、上記
RFブロック部42の送信部46における送信電力増幅
器50は、上記第3の実施の形態における電力増幅器で
構成されている。したがって、送信電力増幅器50は、
負電圧発生回路を必要とはせず、小型化および低消費電
力化が図られる。すなわち、本実施の形態によれば、小
型化と同時に消費電力を削減できる携帯電話機を提供す
ることができるのである。In the above configuration, as described above, the transmission power amplifier 50 in the transmission section 46 of the RF block section 42 is configured by the power amplifier according to the third embodiment. Therefore, the transmission power amplifier 50
A negative voltage generation circuit is not required, and miniaturization and low power consumption can be achieved. That is, according to the present embodiment, it is possible to provide a mobile phone capable of reducing power consumption while reducing the size.
【0063】尚、本実施の形態においては、上記第3実
施の形態における電力増幅器を、携帯電話機の送信電力
増幅器に適用した場合を例に説明した。しかしながら、
上記携帯電話機以外に、携帯電話基地局等のその他の無
線通信システムにおける電力増幅器に適用可能であるこ
とは言うまでもない。In the present embodiment, an example has been described in which the power amplifier of the third embodiment is applied to a transmission power amplifier of a portable telephone. However,
It goes without saying that the present invention is applicable to a power amplifier in other wireless communication systems such as a mobile phone base station other than the mobile phone.
【0064】[0064]
【発明の効果】以上より明らかなように、第1の発明の
半導体装置は、電子走行層と障壁層との界面の面方位を
(1−101)面としているので、上記界面に発生する分
極電荷を低下させることによって2次元電子ガスの濃度
を低減することができる。したがって、動作の閾値電圧
を0V以上にでき、負電圧を用いることなく動作させる
ことができる。As is clear from the above, the semiconductor device according to the first aspect of the present invention has a plane orientation at the interface between the electron transit layer and the barrier layer.
Since the (1-101) plane is used, the concentration of the two-dimensional electron gas can be reduced by reducing the polarization charge generated at the interface. Therefore, the threshold voltage of the operation can be set to 0 V or more, and the operation can be performed without using a negative voltage.
【0065】すなわち、この発明によれば、負電圧発生
回路を必要とはせず、小型化・低消費電力化が可能な半
導体装置を提供することができるのである。That is, according to the present invention, it is possible to provide a semiconductor device which does not require a negative voltage generating circuit and can be reduced in size and power consumption.
【0066】また、第2の発明の電力増幅器は、上記第
1の発明の半導体装置を電力増幅素子として用いたの
で、負電圧を用いることなく動作させることができる。
したがって、負電圧発生回路を必要とはせず、小型化・
消費電力化を図ることができるのである。Further, since the power amplifier of the second invention uses the semiconductor device of the first invention as a power amplifier, it can be operated without using a negative voltage.
Therefore, a negative voltage generation circuit is not required, miniaturization and
Power consumption can be reduced.
【0067】また、第3の発明の無線通信システムは、
上記第2の発明の電力増幅器を用いて構成したので、負
電圧発生回路を必要とはせず、小型化・消費電力化を図
ることができる。Further, a wireless communication system according to a third aspect of the present invention
Since the power amplifier of the second aspect is used, a negative voltage generating circuit is not required, and miniaturization and power consumption can be achieved.
【0068】また、第4の発明の半導体装置の製造方法
は、面方位が(1−101)面である主面を有するバッフ
ァ層を形成し、このバッファ層上に少なくとも電子走行
層と障壁層とを形成して上記電子走行層と障壁層との界
面の面方位を(1−101)面にするので、動作の閾値電
圧を0V以上にでき、負電圧を用いることなく動作させ
ることが可能な半導体装置を作製することができる。In the method of manufacturing a semiconductor device according to a fourth aspect of the present invention, a buffer layer having a main surface having a plane orientation of (1-101) is formed, and at least an electron transit layer and a barrier layer are formed on the buffer layer. Is formed and the plane orientation of the interface between the electron transit layer and the barrier layer is set to the (1-101) plane, so that the operation threshold voltage can be made 0 V or more, and the operation can be performed without using a negative voltage. Semiconductor device can be manufactured.
【図1】 この発明の半導体装置としてのヘテロ接合電
界効果トランジスタにおける断面図である。FIG. 1 is a cross-sectional view of a heterojunction field effect transistor as a semiconductor device of the present invention.
【図2】 図1に示すヘテロ接合電界効果トランジスタ
の製造手順を示す断面図である。FIG. 2 is a cross-sectional view showing a procedure for manufacturing the heterojunction field-effect transistor shown in FIG.
【図3】 図1に示すヘテロ接合電界効果トランジスタ
におけるゲート電圧が0Vの場合のソース・ドレイン間
の電流‐電圧特性を示す図である。3 is a diagram showing current-voltage characteristics between a source and a drain when the gate voltage is 0 V in the heterojunction field effect transistor shown in FIG.
【図4】 図1とは異なるヘテロ接合電界効果トランジ
スタにおける断面図である。FIG. 4 is a cross-sectional view of a heterojunction field-effect transistor different from FIG.
【図5】 図4に示すヘテロ接合電界効果トランジスタ
の製造手順を示す断面図である。5 is a cross-sectional view showing a procedure for manufacturing the heterojunction field effect transistor shown in FIG.
【図6】 図4に示すヘテロ接合電界効果トランジスタ
における2次元電子ガスの移動度と基板のオフ角度との
関係を示す図である。6 is a diagram showing the relationship between the mobility of a two-dimensional electron gas and the off-angle of a substrate in the heterojunction field-effect transistor shown in FIG.
【図7】 図4に示すヘテロ接合電界効果トランジスタ
におけるゲート電圧が0Vの場合のソース・ドレイン間
の電流‐電圧特性を示す図である。7 is a diagram showing current-voltage characteristics between a source and a drain when the gate voltage of the heterojunction field-effect transistor shown in FIG. 4 is 0V.
【図8】 この発明の電力増幅器における回路図であ
る。FIG. 8 is a circuit diagram of the power amplifier according to the present invention.
【図9】 この発明の無線通信システムの一例としての
携帯電話機におけるブロック図である。FIG. 9 is a block diagram of a mobile phone as an example of the wireless communication system according to the present invention.
【図10】 従来のヘテロ接合電界効果トランジスタに
おける縦断面図である。FIG. 10 is a longitudinal sectional view of a conventional heterojunction field effect transistor.
11…サファイア(0001)基板、 12…アンドープAlNバッファ層、 13…絶縁膜、 14,22…GaNバッファ層、 14a…GaN(1−101)ファセット面、 15,23…アンドープInGaN電子走行層、 16,24…アンドープAlGaN障壁層、 17,25…ソース電極、 18,27…ゲート電極、 19,26…ドレイン電極、 20,28…高濃度n型領域、 21…GaN(1−101)基板、 31,32…ヘテロ接合電界効果トランジスタ、 33…高周波信号入力端子、 34…入力整合回路、 35,37…バイアス回路、 36…段間整合回路、 38…出力整合回路、 39…高周波信号出力端子、 40…電源電圧端子、 41…アンテナ、 42…RFブロック部、 43…ベースバンド部、 44…送受話器、 45…制御部、 46…送信部、 50…送信電力増幅器。 11 ... sapphire (0001) substrate 12 ... undoped AlN buffer layer, 13 ... insulating film, 14,22 ... GaN buffer layer, 14a: GaN (1-101) facet surface, 15, 23 ... undoped InGaN electron transit layer, 16, 24 ... undoped AlGaN barrier layer, 17, 25 ... source electrode, 18, 27 ... gate electrode, 19, 26 ... drain electrode, 20, 28 ... high concentration n-type region, 21: GaN (1-101) substrate, 31, 32 ... heterojunction field effect transistor, 33 high frequency signal input terminal 34 input matching circuit, 35, 37 ... bias circuit, 36 ... Interstage matching circuit, 38 output matching circuit, 39 ... High-frequency signal output terminal 40: Power supply voltage terminal, 41 ... antenna, 42 ... RF block part, 43 ... baseband part, 44 ... handset, 45 ... Control unit, 46 ... transmitting unit, 50 ... Transmission power amplifier.
Claims (10)
する半導体装置において、 上記電子走行層と障壁層との界面の面方位が(1−10
1)面であり、動作の閾値電圧が0V以上であることを
特徴とする半導体装置。1. A semiconductor device having at least an electron transit layer and a barrier layer, wherein a plane orientation of an interface between the electron transit layer and the barrier layer is (1-10).
1) A semiconductor device, characterized in that the threshold voltage for operation is 0 V or higher.
方は、V族元素として窒素を含む窒化物系III‐V族化
合物半導体で構成されていることを特徴とする半導体装
置。2. The semiconductor device according to claim 1, wherein at least one of the electron transit layer and the barrier layer is made of a nitride III-V compound semiconductor containing nitrogen as a group V element. A semiconductor device.
れていることを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein said electron transit layer is made of In x Ga 1 -xN (0 ≦ x ≦ 1).
いることを特徴とする半導体装置。4. The semiconductor device according to claim 2, wherein the barrier layer is made of Al y Ga 1 -yN (0 ≦ y ≦ 1).
載の半導体装置において、 上記電子走行層および障壁層は、(1−101)面からの
オフ角度が0度以上且つ10度以下である主面を有する
基板上に形成されていることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein the electron transit layer and the barrier layer have an off angle from the (1-101) plane of 0 degree or more and 10 degrees. A semiconductor device formed on a substrate having the following main surface.
成されていることを特徴とする半導体装置。6. The semiconductor device according to claim 5, wherein said substrate is composed mainly of gallium and nitrogen.
載の半導体装置を電力増幅素子として用いたことを特徴
とする電力増幅器。7. A power amplifier using the semiconductor device according to claim 1 as a power amplification element.
とを特徴とする無線通信システム。8. A wireless communication system using the power amplifier according to claim 7.
する半導体装置の製造方法であって、 面方位が(1−101)面である主面を有するバッファ層
を形成する工程と、 上記バッファ層上に少なくとも電子走行層と障壁層とを
形成して、上記電子走行層と障壁層との界面の面方位を
(1−101)面にする工程を備えたことを特徴とする半
導体装置の製造方法。9. A method for manufacturing a semiconductor device having at least an electron transit layer and a barrier layer, comprising: forming a buffer layer having a main surface having a (1-101) plane orientation; At least an electron transit layer and a barrier layer are formed, and the plane orientation of the interface between the electron transit layer and the barrier layer is changed.
A method for manufacturing a semiconductor device, comprising a step of forming a (1-101) plane.
法において、 上記バッファ層を、 上記(1−101)面からのオフ角
度が0度以上且つ10度以下である主面を有する基板上
に形成することを特徴とする半導体装置の製造方法。10. The method for manufacturing a semiconductor device according to claim 9, wherein the buffer layer is formed on a substrate having a main surface having an off angle from the (1-101) plane of 0 ° or more and 10 ° or less. A method of manufacturing a semiconductor device.
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