JP2003345849A - 論理シミュレーション方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 仮想端子や内部ノードなどを設けることな
く、論理シミュレーションの実行時間や検証パタンの作
成時間を短縮する。 【解決手段】 アドレスとそのアドレスに書き込むべき
データを記述したデータコードファイルを複数用意す
る。メモリマクロのシミュレーションモデル（メモリマ
クロモデル）をライトモードとし（（ｄ）のＴ１点）、
このライトモードにした後の１クロック目の書き込み動
作時（（ｃ）のＴ２点）の検証パタンからアドレス値と
データ値を抽出し（（ｂ）のＴ２点、（ａ）のＴ２
点）、抽出したアドレス値とデータ値によって特定され
るデータコードファイルを用意された複数のデータコー
ドファイルの中から選び出し、選び出したデータコード
ファイルに記述されている内容にしたがってメモリマク
ロモデルに一括してデータを書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ部品とし
てライブラリ登録されたメモリマクロを含むシミュレー
ションモデルに対して論理シミュレーションを行う論理
シミュレーション方法および装置に関するものである。

【０００２】

【従来の技術】図１７にメモリマクロを含むシミュレー
ションモデルを示す。メモリマクロのシミュレーション
モデル（以下、メモリマクロモデルと呼ぶ）１は、クロ
ック入力端子ＣＬＫ、モード切替端子ＷＥＢ、アドレス
入力端子Ａ、データ入力端子ＤＩおよびデータ出力端子
ＤＯを有している。この例は、３２word×４bitのメモ
リマクロのシミュレーションモデルを示している。ま
た、このメモリマクロモデル１に対しては、図１８に示
すような論理動作ロジックが定義されている。この論理
動作ロジックにおいて、「ＤＭ」はメモリマクロモデル
１内部のメモリセルデータ値を表し、「Ｈｏｌｄ」は入
力イベントに対して値の変更が行われないことを表して
いる。

【０００３】このメモリマクロモデル１に対する論理シ
ミュレーションについて、図１９に示すフローチャー
ト、図２０に示すタイミングチャートを用いて説明す
る。なお、この論理シミュレーションでは、データ入力
端子ＤＩ，アドレス入力端子Ａ，クロック入力端子ＣＬ
Ｋ，モード切替端子ＷＥＢに図２０（ａ），（ｂ），
（ｃ），（ｄ）に示すような信号を与える。これら信号
において、クロック入力端子ＣＬＫへの１クロック毎の
信号パタンを、検証パタンと呼んでいる。

【０００４】〔メモリマクロモデルに対する論理シミュ
レーション〕先ず、ステップ９０１において、入力イベ
ントの検出を行う。ここで、入力イベントとは、クロッ
ク入力端子ＣＬＫへのクロック信号やモード切替端子Ｗ
ＥＢへのモード切替信号などの論理レベルの変化のこと
をいう。

【０００５】図２０（ｄ）に示すＴ２１点でモード切替
端子ＷＥＢへのモード切替信号が「１」レベルから
「０」レベルへと変化すると、メモリマクロモデル１は
データの書き込みが可能なライトモードとなる。次のＴ
２２点でクロック入力端子ＣＬＫへのクロック信号が
「０」レベルから「１」レベルへと変化すると、このク
ロック信号の「０」レベルから「１」レベルへの変化タ
イミングで（ステップ９０２のＹＥＳ）、モード切替端
子ＷＥＢへのモード切替信号の値をチェックする（ステ
ップ９０３）。

【０００６】この場合、モード切替端子ＷＥＢへのモー
ド切替信号は「０」レベルとされているので、ステップ
９０４へ進んで、アドレス入力端子Ａに与えられている
信号値よりアドレス値を抽出する。また、ステップ９０
５へ進んで、データ入力端子ＤＩに与えられている信号
値よりデータ値を抽出する。そして、メモリマクロモデ
ル１に対してデータの書き込みを行う（ステップ９０
６）。すなわち、ステップ９０４で抽出したアドレスに
ステップ９０５で読み取ったデータを書き込む。

【０００７】以下、同様にして、時刻Ｔ２１からＴ２３
の間のライトモードにおいて、クロック信号が「０」レ
ベルから「１」レベルへ変化する毎に、メモリマクロモ
デル１に対するデータの書き込みを行う。これにより、
「０」から「３１」の３２個のアドレスに１つずつデー
タが書き込まれる。

【０００８】〔データの読み出し〕図２０に示すＴ２３
点でモード切替端子ＷＥＢへのモード切替信号が「０」
レベルから「１」レベルへと変化すると、メモリマクロ
モデル１はデータの読み出しが可能なリードモードとな
る。このリードモードへの変化後、次のＴ２４点でクロ
ック入力端子ＣＬＫへのクロック信号が「０」レベルか
ら「１」レベルへと変化すると、このクロック信号の
「０」レベルから「１」レベルへの変化タイミングで
（ステップ９０２のＹＥＳ）、モード切替端子ＷＥＢへ
のモード切替信号の値をチェックする（ステップ９０
３）。

【０００９】この場合、モード切替信号は「１」レベル
とされているので、ステップ９０７へ進んで、アドレス
入力端子Ａに与えられている信号値よりアドレス値を抽
出する。そして、ステップ９０８へ進んで、この抽出し
たアドレスに格納されているデータをメモリマクロモデ
ル１から読み出し、データ出力端子ＤＯに出力する（ス
テップ９０８）。

【００１０】以下、同様にして、時刻Ｔ２３からＴ２５
間のリードモードにおいて、クロック信号が「０」レベ
ルから「１」レベルへ変化する毎に、メモリマクロモデ
ル１からデータの読み出しを行う。これにより、「０」
から「３１」の３２個のアドレスから１つずつデータが
読み出される。

【００１１】

【発明が解決しようとする課題】上述した従来のメモリ
マクロモデルに対する論理シミュレーション方法による
と、時刻Ｔ２１からＴ２３間のライトモードにおいて、
アドレス数分の検証パタン（３２クロック）が必要で、
ステップ９０２，９０３，９０４，９０５，９０６の処
理を３２回繰り返さなければならない。更に検証を続け
たい場合、時刻Ｔ２５からＴ２６間でのライトモードの
ように、同様動作を繰り返す必要がある。このため、論
理シミュレーションの実行時間が長大化する。また、検
証パタンの作成に要する時間も長大化し、多大な工数が
かかる。

【００１２】この論理シミュレーションの実行時間や検
証パタン作成時間の長大化については、当然のように設
計回路内部のメモリマクロのサイズに依存しており、大
容量のメモリマクロを搭載するＬＳＩデバイスほど本問
題が深刻となっている。特に、階層化設計が行われてモ
ジュール別の検証が完了した後の全体システム検証にお
いて、前段のメモリマクロを含むシステムが検証済みで
あり、その後段につながるシステムを検証しなければな
らないような場合においても、メモリマクロモデルへの
メモリデータをＬＳＩデバイス同様に書き込む必要があ
り、論理シミュレーションの実行時間や検証パタン作成
時間の長大化を引き起こしていた。

【００１３】なお、これらの問題を解決する手段とし
て、メモリマクロモデルに仮想端子または内部ノードを
付加し、この仮想端子や内部ノードに発生するイベント
処理により、メモリデータを一括して書き込む手法が用
いられる。しかし、仮想端子を付加する場合はＬＳＩデ
バイス回路と一致しない回路接続データを専用に作成す
る必要があり、その仮想端子への検証パタン入力を行な
う必要がある。また、内部ノードを付加する場合も、そ
の内部ノードのイベント処理を実現するため、検証パタ
ン入力を行う条件設定も必要となるため、検証パタン作
成に複雑な操作を行う必要がある。

【００１４】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、仮想端子や
内部ノードなどを設けることなく、論理シミュレーショ
ンの実行時間や検証パタンの作成時間を短縮することの
できる論理シミュレーション方法および装置を提供する
ことにある。

【００１５】

【課題を解決するための手段】このような目的を達成す
るために本発明は、アドレスとそのアドレスに書き込む
べきデータを記述したデータコードファイルを複数用意
し、メモリマクロのシミュレーションモデルをデータ書
き込みモードとし、このデータ書き込みモードにした後
の１クロック目の書き込み動作時の検証パタンから検索
キーを抽出し、この抽出した検索キーによって特定され
る所要のデータコードファイルを複数のデータコードフ
ァイルの中から選び出し、この選び出したデータコード
ファイルに記述されている内容にしたがってメモリマク
ロのシミュレーションモデルに一括してデータを書き込
むようにしたものである。

【００１６】この発明によれば、メモリマクロのシミュ
レーションモデル（メモリマクロモデル）をデータ書き
込みモード（ライトモード）にした後の１クロック目の
書き込み動作時に、その１クロック目の検証パタンから
検索キー（例えば、アドレスとデータ、検証パタンのパ
タン数（パタンナンバ））が抽出され、この抽出された
検索キーによって特定される所要のデータコードファイ
ルが複数のデータコードファイルの中から選び出され、
この選び出されたデータコードファイルに記述されてい
る内容にしたがってメモリマクロモデルに一括してデー
タが書き込まれる。

【００１７】すなわち、メモリマクロモデルをライトモ
ードにした後の１度のクロック動作で、所要のデータコ
ードファイルに記述されている内容（アドレスとそのア
ドレスに書き込むべきデータ）に従って、メモリマクロ
モデルに一括してデータが書き込まれる。なお、データ
コードファイルには、必ずしもメモリマクロモデルの全
アドレスについてそのアドレスに書き込むべきデータを
記述しておかなくてもよく、必要なアドレスについての
みそのアドレスに書き込むべきデータを記述しておくよ
うにしてもよい。全アドレスについて記述しておけば、
１度のクロック動作で、全アドレスのデータが一括して
メモリマクロモデルに書き込まれる。必要なアドレスに
ついてのみ記述しておけば、１度のクロック動作で、必
要なアドレスのデータのみが一括してメモリマクロモデ
ルに書き込まれる。

【００１８】

【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。図１はこの発明に係る論理シミュレーシ
ョン方法の実施に用いる論理シミュレーション装置の一
実施の形態の要部を示す図である。

【００１９】〔実施の形態１〕図１において、２は設計
された回路接続情報が格納された回路データファイル、
３は回路データの動作検証用入力データである検証パタ
ンが格納された検証パタンファイル、４は回路データに
含まれる各論理セルの内部遅延値，タイミングスペック
および論理セル間の配線遅延値が格納された遅延タイミ
ング情報ファイル（回路ＳＤＦファイル）、５は設計さ
れた回路のメモリマクロを含むシミュレーションモデル
や各シミュレーションモデルの論理動作ロジックが格納
されたライブラリである。

【００２０】ライブラリ５には、図１７に示したメモリ
マクロモデル１と、このメモリマクロモデル１に対して
定義されている図１８に示した論理動作ロジックが登録
されている。６はアドレスとそのアドレスに書き込むべ
きデータを記述した複数のデータコードファイル、７は
論理シミュレーションを実行する論理シミュレーション
部である。

【００２１】論理シミュレーション部７での処理は、概
略的に「タイミングチェック」、「論理演算」、「状態
値スケジュール」で構成される。この処理を検証パタン
の各ステップで行う。論理シミュレーション処理が全て
終了した後は、シミュレーション実行で発生したタイミ
ングエラー情報、検証パタンのパタン毎の論理演算値な
どが書き出された論理シミュレーション結果ファイル８
を出力する。

【００２２】図２にデータコードファイル６の一例を示
す。本実施の形態では、データコードファイル６として
６Ａと６Ｂの２つが設けられているものとする。データ
コードファイル６Ａ，６Ｂには、ＨＥＡＤ行にこのデー
タコードファイルに使用するメモリマクロモデルのイン
スタンス名が、ＤＡＴＡ行にアドレス値（第１引数）と
データ値（第２引数）が記述されている。データコード
ファイル６Ａと６Ｂは任意のディレクトリに格納されて
おり、論理シミュレーションの実行の際にこのディレク
トリが環境変数で指定され、後述する検索キーで特定さ
れる所要のデータコードファイルが選び出される。

【００２３】〔メモリマクロモデルに対する論理シミュ
レーション〕ライブラリ５に登録されているメモリマク
ロモデル１に対する論理シミュレーションについて、図
３に示すフローチャート、図４に示すタイミングチャー
トを用いて説明する。なお、この論理シミュレーション
では、データ入力端子ＤＩ，アドレス入力端子Ａ，クロ
ック入力端子ＣＬＫ，モード切替端子ＷＥＢに図４
（ａ），（ｂ），（ｃ），（ｄ）に示すような信号を与
える。

【００２４】論理シミュレーション部７は、メモリマク
ロモデル１に対する論理シミュレーションの実行開始に
あたって、ＷＥＢフラグを初期化し「０」とする（ステ
ップ３０１）。このＷＥＢフラグの初期化は、メモリマ
クロモデル１に対する論理シミュレーションの実行開始
時にのみ行い、論理シミュレーションの実行開始後の繰
り返し実行する論理演算ではＷＥＢフラグの初期化は行
わない。すなわち、論理シミュレーションの実行開始時
のみＷＥＢフラグの初期化を行い、次の論理演算からは
ステップ３０１を飛ばし、ステップ３０２へと進む。

【００２５】〔データの一括書き込み〕論理シミュレー
ション部７は、ステップ３０２において、入力イベント
の検出を行う。図４（ｄ）に示すＴ１点でモード切替端
子ＷＥＢへのモード切替信号が「１」レベルから「０」
レベルへと変化すると、メモリマクロモデル１はライト
モードとなる。この場合、ステップ３０２において、モ
ード切替信号の「１」レベルから「０」レベルへの変化
が入力イベントとして検出される。

【００２６】論理シミュレーション部７は、この入力イ
ベントがモード切替端子ＷＥＢへのイベントであり（ス
テップ３０３のＹＥＳ）、またそのイベントが「１」レ
ベルから「０」レベルへの変化であることを確認して
（ステップ３０４のＹＥＳ）、ＷＥＢフラグを「１」と
し（ステップ３０５：図４（ｋ）のＴ１点）、ステップ
３０２に戻る。

【００２７】次のＴ２点で、クロック入力端子ＣＬＫへ
のクロック信号が「０」レベルから「１」レベルへと変
化すると、このクロック信号の「０」レベルから「１」
レベルへの変化タイミングで（ステップ３０６のＹＥ
Ｓ）、モード切替端子ＷＥＢへのモード切替信号の値を
チェックする（ステップ３０７）。

【００２８】この場合、モード切替端子ＷＥＢのモード
切替信号は「０」レベルとされているので、ステップ３
０８へ進んで、アドレス入力端子Ａに与えられている信
号値よりアドレス値を抽出する。この場合、アドレス値
として「０」を抽出する。また、ステップ３０９へ進ん
で、データ入力端子ＤＩに与えられている信号値よりデ
ータ値を抽出する。この場合、データ値として「１１０
１」を抽出する。そして、メモリマクロモデル１に対し
てデータの書き込みを行う（ステップ３１０）。すなわ
ち、ステップ３０８で抽出したアドレス「０」にステッ
プ３０９で抽出したデータ「１１０１」を書き込む。

【００２９】次に、論理シミュレーション部７は、ＷＥ
Ｂフラグの値をチェックする（ステップ３１１）。この
場合、ＷＥＢフラグの値は「１」とされているので、ス
テップ３１２へ進んでデータコードファイルの検索を行
う。このデータコードファイルの検索において、論理シ
ミュレーション部７は、メモリマクロモデル１に付され
ているインスタンス名とそのＨＥＡＤ行に記述されてい
るインスタンス名が一致し、かつＤＡＴＡ行に記述され
ている最初のアドレス値（第１引数）およびデータ値
（第２引数）がステップ３０８，３０９で抽出したアド
レス値およびデータ値と一致するデータコードファイル
をディレクトリ中から選択する。

【００３０】この場合、メモリマクロモデル１のインス
タンス名は「ＩＮＳＴＡＮＣＥ１」、ステップ３０８で
抽出されたアドレス値は「０」、ステップ３０９で抽出
されたデータ値は「１１０１」であるので、図２（ａ）
に示したデータコードファイル６Ａが選択される。そし
て、論理シミュレーション部７は、この選択したデータ
コードファイル６Ａを読み出し（ステップ３１３）、こ
のデータコードファイル６Ａに記述されている内容（ア
ドレスとそのアドレスに書き込むべきデータ）にしたが
ってメモリマクロモデル１に一括してデータを書き込む
（ステップ３１４）。

【００３１】図２（ａ）に示したデータコードファイル
６Ａでは、メモリマクロモデル１の全アドレスについて
データが記述されているので、メモリマクロモデル１を
ライトモードとした後の１度のクロック動作で、メモリ
マクロモデル１の全アドレスに対して一括してデータが
書き込まれる。これにより、各アドレスに対応したメモ
リマクロモデル１内のメモリセルのデータは、図４
（ｅ）〜（ｉ）のようにその値が書き替えられる。な
お、一括書き込みの実現方法として、「verilog-HDL」
であれば「$readmemhタスク」等を使用する。

【００３２】そして、論理シミュレーション部７は、ス
テップ３１４でのデータの一括書き込みを終了した後、
ＷＥＢフラグを０に戻して（ステップ３１５：図４
（ｋ）のＴ２点）、次の論理演算に備える。

【００３３】その後、モード切替端子ＷＥＢへのモード
切替信号の変化がなく、「０」のままのライトモードで
の２クロック目以降では、モード切替端子ＷＥＢへのイ
ベント入力がないため、ＷＥＢフラグが「１」へ変化す
ることがない。したがって、クロック入力端子ＣＬＫへ
のイベント入力があっても、ステップ３１１でのＮＯに
よりステップ３１２以降の処理へは進まないので、メモ
リマクロモデル１へのデータの一括書き込みの処理は行
われない。

【００３４】この例では、時刻Ｔ３において、クロック
入力端子ＣＬＫへのクロック信号が「０」レベルから
「１」レベルへと変化している。この場合、モード切替
端子ＷＥＢの値はまだ「０」であるのでライトモードで
動作し、ステップ３０６，３０７を経て、ステップ３０
８，３０９，３１０へと進む。ステップ３０８ではアド
レス値「１」を抽出し、ステップ３０９ではデータ値
「１００１」を抽出し、ステップ３１０にてアドレス
「１」にデータ「１００１」を書き込む。次のステップ
３１１の判断では、時刻Ｔ２の論理演算によってＷＥＢ
フラグは０にされているため、ステップ３１２以降の処
理に進むことはない。

【００３５】なお、ライトモードでの２クロック目以
降、および１クロック目でもディレクトリに格納されて
いるデータコードファイルの中から該当するデータコー
トファイルが見つからなければ、ステップ３１２での判
断結果が「不一致」となり、メモリマクロモデル１への
データの一括書き込みは行わず、ステップ３０８，３０
９，３１０による抽出したアドレスへの抽出したデータ
の書き込みのみを行う。

【００３６】〔データの読み出し〕図４（ｄ）に示すＴ
４点でモード切替端子ＷＥＢへのモード切替信号が
「０」レベルから「１」レベルへと変化すると、メモリ
マクロモデル１はリードモードとなる。この場合、ステ
ップ３０２において、モード切替信号の「０」レベルか
ら「１」レベルへの変化が入力イベントとして検出され
る。

【００３７】論理シミュレーション部７は、この入力イ
ベントがモード切替端子ＷＥＢへのイベントであること
を確認し（ステップ３０３のＹＥＳ）、そのイベントが
「１」レベルから「０」レベルへの変化か否かをチェッ
クする（ステップ３０４）。この場合、「０」レベルか
ら「１」レベルへの変化であるので、ステップ３０５へ
は進まない。すなわち、ＷＥＢフラグを「０」としたま
ま、ステップ３０２に戻る。

【００３８】次のＴ５点で、クロック入力端子ＣＬＫへ
のクロック信号が「０」レベルから「１」レベルへと変
化すると、このクロック信号の「０」レベルから「１」
レベルへの変化タイミングで（ステップ３０６のＹＥ
Ｓ）、モード切替端子ＷＥＢへのモード切替信号の値を
チェックする（ステップ３０７）。

【００３９】この場合、モード切替信号は「１」レベル
とされているので、ステップ３１６へ進んで、アドレス
入力端子Ａに与えられている信号値よりアドレス値を抽
出する。この場合、アドレス値として「２」を抽出す
る。そして、ステップ３１７へ進んで、この抽出したア
ドレス「２」に格納されているデータ値「１１１０」を
メモリマクロモデル１から読み出し、データ出力端子Ｄ
Ｏに出力する（ステップ３１７）。

【００４０】以下、同様にして、時刻Ｔ４からＴ６間の
リードモードにおいて、クロック信号が「０」レベルか
ら「１」レベルへ変化する毎に、メモリマクロモデル１
からのデータの読み出しを行う。

【００４１】時刻Ｔ６では、モード切替端子ＷＥＢが
「１」レベルから「０」レベルへ変化するので、ステッ
プ３０３，３０４のＹＥＳに応じてステップ３０５へ進
み、ＷＥＢフラグを「１」とする。その後、時刻Ｔ７に
てクロック入力端子ＣＬＫのイベント変化が発生する
と、検証パタンからアドレス値「３」、データ値「０１
１１」を抽出し（ステップ３０８、３０９）、メモリマ
クロモデル１に書き込む（ステップ３１０）。

【００４２】そして、論理シミュレーション部７は、Ｗ
ＥＢフラグが「１」であることを確認し（ステップ３１
１のＹＥＳ）、データコードファイルの検索を行う（ス
テップ３１２）。この場合、図２（ａ）のデータコード
ファイル６ＡではＤＡＴＡ行に記述されている最初のア
ドレス値が「０」であるため不一致となり、図２（ｂ）
のデータコードファイル６ＢではＤＡＴＡ行に記述され
ている最初のアドレス値およびデータ値が一致するの
で、データコードファイル６Ｂに記述されている内容
（アドレスとそのアドレスに書き込むべきデータ）にし
たがってメモリマクロモデル１に一括してデータを書き
込む（ステップ３１４）。そして、ＷＥＢフラグを
「０」に戻して（ステップ３１５：図４（ｋ）のＴ７
点）、次の論理演算に備える。

【００４３】時刻Ｔ８では、時刻Ｔ１、Ｔ６と同様にＷ
ＥＢフラグを「１」とし（ステップ３０５）、時刻Ｔ９
のクロック入力端子ＣＬＫのイベント変化でライトモー
ドとして動作する。この場合、ステップ３０８でアドレ
ス値「０」を、ステップ３０９でデータ値「０１１０」
を抽出し、ステップ３１０でメモリマクロモデル１への
書き込みを行う。

【００４４】この場合、ＷＥＢフラグが「１」であるの
で、ステップ３１１からステップ３１２へ進み、データ
コードファイル検索を行うが、図２（ａ）のデータコー
ドファイル６Ａにおいてアドレス値は一致するがデータ
値が一致せず、図２（ｂ）のデータコードファイル６Ｂ
においてはアドレス値もデータ値も一致しない。この場
合、論理シミュレーション部７は、一括書き込みを行う
ための所要のデータコードファイルがないと判断し（ス
テップ３１２の「不一致」）、メモリマクロモデル１へ
のデータの一括書き込みは行わず、ＷＥＢフラグを０に
戻して（ステップ３１５：図４（ｋ）のＴ９点）、次の
論理演算に備える。

【００４５】以上説明したように、本実施の形態では、
従来メモリマクロモデルの全アドレスにデータを書き込
むためには、３２個の検証パタンが必要であったが、一
括書き込みを行うことにより１個の検証パタンで全デー
タを書き込むことが可能となる。また、ワード数が増加
するほどに従来方法ではデータの書き込みを行うための
検証パタンが必要となるが、本実施の形態ではどのよう
なメモリサイズでも１個の検証パタンによって、全デー
タを書き込むことが可能である。

【００４６】また、本実施の形態では、データの一括書
き込みに対して、全アドレスもしくは任意のアドレスへ
書き込むか否かの選択をデータコードファイルの設定に
よってユーザ側で容易に制御可能である。すなわち、メ
モリマクロモデルの全アドレスについてそのアドレスに
書き込むべきデータを記述しておけば、全アドレスのデ
ータが一括してメモリマクロモデルに書き込まれ、必要
なアドレスについてのみそのアドレスに書き込むべきデ
ータを記述しておけば、必要なアドレスのデータのみが
一括してメモリマクロモデルに書き込まれる。

【００４７】また、一括書き込みと、通常の書き込み
（ライトモードのようなＬＳＩデバイス機能としてのア
ドレス端子、データ端子への入力によるデータ書き込
み）との選択を、ユーザ側で容易に行わせることも可能
である。すなわち、データコードファイルを使用するか
否かの設定により、一括書き込みと通常の書き込みとを
自由に選択するようにすることが可能である。

【００４８】また、本実施の形態では、データコードフ
ァイルを追加するのみで実現することが可能であり、仮
想端子や内部ノードなどを設ける必要はなく、また検証
パタンに複雑なイベントを含める必要もない。これによ
り、論理シミュレーションの実行時間や検証パタンの作
成時間を短縮し、回路の設計期間を大幅に短縮すること
ができるようになる。

【００４９】〔実施の形態２〕実施の形態２として、温
度センサマクロについて、論理シミュレーションを行う
場合について説明する。

【００５０】温度センサマクロはアナログ信号（温度を
電圧に変換した信号等）を入力とし、この入力信号をデ
ジタル信号化した出力を行う。すなわち、図５に示すよ
うに、検出温度をデジタル信号に変換し、出力する。こ
のような温度センサマクロでは、アナログ信号を論理シ
ミュレーションでは処理できず、敢えてシミュレーショ
ンモデルを作ろうとすると、図６に示すようなシミュレ
ーションモデル９となる。

【００５１】そこで、温度センサマクロの擬似的なシミ
ュレーションモデルを作り、このシミュレーションモデ
ルの内部ノードに図７に示すようにメモリマクロモデル
９−１を持たせる。このメモリマクロモデル９−１に対
して論理シミュレーションを行う。以下、メモリマクロ
モデル９−１に対する論理シミュレーションについて、
図８に示すフローチャート、図９に示すタイミングチャ
ートを用いて説明する。

【００５２】なお、この論理シミュレーションでは、ク
ロック入力端子ＣＬＫに図９（ａ）に示すようなクロッ
ク信号を検証パタンとして与える。また、データコード
ファイル６として、図１０（ａ），（ｂ）に示すような
データコードファイル６Ｃ，６Ｄを使用する。データコ
ードファイル６Ｃ，６Ｄには、ＨＥＡＤ行にこのデータ
コードファイルを使用するメモリマクロモデルのインス
タンス名が、ＰＡＴ行に検証パタンのパタン数（パタン
ナンバ）が、ＤＡＴＡ行にアドレス値（第１引数）とデ
ータ値（第２引数）が記述されている。パタン数（パタ
ンナンバ）は、論理シミュレーションの実行開始時から
システムクロックの周期ごとに１パタン、２パタンと数
える。

【００５３】〔メモリマクロモデルに対する論理シミュ
レーション〕論理シミュレーション部７は、メモリマク
ロモデル９−１に対する論理シミュレーションの実行開
始にあたって、ＷＥＢフラグとＡフラグを初期化し、Ｗ
ＥＢフラグを「１」、Ａフラグを「０」とする（ステッ
プ８０１）。このＷＥＢフラグおよびＡフラグの初期化
は、メモリマクロモデル９−１に対する論理シミュレー
ションの実行開始時にのみ行い、論理シミュレーション
の実行開始後の繰り返し実行する論理演算ではＷＥＢフ
ラグおよびＡフラグの初期化は行わない。

【００５４】〔データの一括書き込み〕論理シミュレー
ション部７は、ステップ８０２において、入力イベント
の検出を行う。図９（ａ）に示すＴ１１点でクロック入
力端子ＣＬＫへのクロック信号が「１」レベルから
「０」レベルへと変化すると、このクロック信号が
「１」レベルから「０」レベルへと変化した時の検証パ
タンのパタン数（パタンナンバ）を検出する（ステップ
８０３）。この場合、パタン数として「Ｐ１」を検出す
る。

【００５５】論理シミュレーション部７は、クロック信
号が「０」レベルから「１」レベルへの変化ではなく
（ステップ８０４のＮＯ）、「１」レベルから「０」レ
ベルへの変化であることを確認し（ステップ８０５のＹ
ＥＳ）、データコードファイルの検索を行う（ステップ
８０６）。

【００５６】このデータコードファイルの検索におい
て、論理シミュレーション部７は、メモマクロモデル９
−１に付されているインスタンス名とそのＨＥＡＤ行に
記述されているインスタンス名が一致し、かつＰＡＴ行
に記述されているパタン数とステップ８０３で検出した
パタン数とが一致するデータコードファイルをディレク
トリ中から選び出す。

【００５７】この場合、メモリマクロモデル９−１のイ
ンスタンス名は「ＩＮＳＴＡＮＣＥ２」、ステップ８０
３で検出されたパタン数は「Ｐ１」であるので、図１０
（ａ）に示したデータコードファイル６Ｃが選択され
る。そして、論理シミュレーション部７は、ＷＥＢフラ
グを「０」とし（図９（ｂ）に示すＴ１１点）、またＷ
ＥＢフラグの値をモード切替端子ＷＥＢへのモード切替
信号の値とし（図９（ｅ）に示すＴ１１点）、メモリマ
クロモデル９−１をライトモードとする（ステップ８０
７）。

【００５８】そして、ステップ８０６で選択したデータ
コードファイル６Ｃを読み出し（ステップ８０８）、こ
のデータコードファイル６Ｃに記述されている内容（ア
ドレスとそのアドレスに書き込むべきデータ）にしたが
ってメモリマクロモデル９−１に一括してデータを書き
込む（ステップ８０９）。そして、ステップ８０９での
データの一括書き込みを終了した後、Ａフラグを「０」
として、次の論理演算に備える。

【００５９】〔データの読み出し〕図９（ａ）に示す時
刻Ｔ１２でクロック入力端子ＣＬＫへのクロック信号が
「０」レベルから「１」レベルへと変化すると、論理シ
ミュレーション部７は、このクロック信号が「０」レベ
ルから「１」レベルへと変化した時の検証パタンのパタ
ン数（パタンナンバ）を検出する（ステップ８０３）。
この場合、パタン数として「Ｐ２」を検出する。

【００６０】そして、クロック信号が「０」レベルから
「１」レベルへの変化であることを確認し（ステップ８
０４のＹＥＳ）、ステップ８１１へ進む。ステップ８１
１では、ＷＥＢフラグを「１」とし（図９（ｂ）に示す
Ｔ１２点）、またこのＷＥＢフラグの値をモード切替端
子ＷＥＢへのモード切替信号の値とし（図９（ｅ）に示
すＴ１２点）、メモリマクロモデル９−１をリードモー
ドとする。

【００６１】そして、Ａフラグの値（この場合、
「０」）をアドレス入力端子Ａへの信号値とし（ステッ
プ８１２）、この信号値よりアドレス値「０」を抽出す
る。そして、この抽出したアドレス「０」に格納されて
いるデータ値をメモリマクロモデル９−１から読み出
し、データ出力端子ＤＯに出力する（ステップ８１
３）。

【００６２】そして、このデータの出力後、Ａフラグに
「１」を加算し（ステップ８１４）、Ａフラグの値がア
ドレス入力端子Ａの最大値（本実施の形態では、４から
０の５ビットなので「３２」）であるか否かをチェック
し（ステップ８１５）、最大値でなければ次の論理演算
に備える。Ａフラグの値が最大値となった場合には、Ａ
フラグを「０」として、次の論理演算に備える。

【００６３】時刻Ｔ１３では、時刻Ｔ１２と同様に、Ｗ
ＥＢフラグを「１」とし（ステップ８１１）、Ａフラグ
の値「１」を端子Ａへのアドレス値とし（ステップ８１
２）、アドレス「１」に格納されているデータ値をメモ
リマクロモデル９−１から読み出し、データ出力端子Ｄ
Ｏに出力する（ステップ８１３）。以下同様にして、メ
モリマクロモデル９−１のアドレス「０」〜「３１」に
格納されているデータが、次々にデータ出力端子ＤＯに
出力される。

【００６４】なお、時刻Ｔ１２において、ＷＥＢフラグ
が「１」とされた後は、ステップ８０６においてステッ
プ８０３で検出されるパタン数がそのＰＡＴ行に記述さ
れているデータコードファイルが見つかるまで、ステッ
プ８０７以降の処理に入ることはなく、ＷＥＢフラグは
「０」とはされない。

【００６５】時刻Ｔ１４において、クロック入力端子Ｃ
ＬＫへのクロック信号が「１」レベルから「０」レベル
へと変化すると、ステップ８０４のＮＯ、ステップ８０
５のＹＥＳによってステップ８０６へ進み、データコー
ドファイルの検索が行われる。この場合、ステップ８０
３では検証パタンのパタン数としてＰ４が検出され、図
１０（ｂ）に示されたデータコードファイル６ＤのＰＡ
Ｔ行に記述されているパタン数と一致する。

【００６６】これにより、論理シミュレーション部７
は、ＷＥＢフラグを「０」とし（図９（ｂ）に示すＴ１
４点）、またＷＥＢフラグの値をモード切替端子ＷＥＢ
へのモード切替信号の値とし（図９（ｅ）に示すＴ１４
点）、メモリマクロモデル９−１をライトモードとする
（ステップ８０７）。

【００６７】そして、ステップ８０６で選択したデータ
コードファイル６Ｄを読み出し（ステップ８０８）、こ
のデータコードファイル６Ｄに記述されている内容（ア
ドレスとそのアドレスに書き込むべきデータ）にしたが
ってメモリマクロモデル９−１に一括してデータを書き
込み（ステップ８０９）、Ａフラグを「０」として、次
の論理演算に備える。

【００６８】時刻Ｔ１５では、クロック入力端子ＣＬＫ
が「０」レベルから「１」レベルへ変化するので、ステ
ップ８０４のＹＥＳに応じてステップ８１１へ進み、Ｗ
ＥＢフラグを１とし、リードモードで演算処理を行う。

【００６９】この実施の形態２に用いるデータコードフ
ァイル６Ｃ，６Ｄは、一連の温度変化による出力信号値
を各アドレスに格納したものとする。従って、このよう
なデータコードファイル６Ｃや６Ｄをさらに多く設ける
ことにより、様々な温度変化の推移を表現できる。

【００７０】これらの処理を実現することにより、様々
な温度変化の推移によるシステム検証が１度の論理シミ
ュレーションにより可能となる。例えば、温度上昇を検
知してシステム内処理を中断させる動作の検証や、温度
下降を検知してシステム内での低消費電力モードへ移行
する動作の検証等が可能になる。

【００７１】〔実施の形態３〕実施の形態３として、ア
ナログ信号をデジタル信号に変換するＡＤコンバータマ
クロについて、論理シミュレーションを行う場合につい
て説明する。図１１に示すように、ＡＤコンバータマク
ロのシミュレーションモデル１０はアナログ信号入力端
子Ａ、クロック入力端子ＣＬＫ、デジタル出力端子Ｄを
有する。

【００７２】ＡＤコンバータマクロについても、アナロ
グ信号を論理シミュレーションでは処理できないため、
擬似的なシミュレーションモデルを作り、このシミュレ
ーションモデルの内部ノードに図１２に示すようにメモ
リマクロモデル１０−１を持たせる。このメモリマクロ
モデル１０−１に対する論理シミュレーションについ
て、図１５に示すフローチャート、図１６に示すタイミ
ングチャートを用いて説明する。

【００７３】なお、この論理シミュレーションでは、ク
ロック入力端子ＣＬＫに図１６（ａ）に示すようなクロ
ック信号を検証パタンとして与える。また、データコー
ドファイル６として、図１３（ａ），（ｂ）に示すよう
なデータコードファイル６Ｅ，６Ｆを使用する。

【００７４】ＡＤコンバータマクロの動作として、図１
４（ａ）のようなアナログ信号の正弦波をデジタル信号
へ変換する場合、正弦波の半周期を１２８分割し、電圧
範囲を１２８分割しサンプリングを行う。このサンプリ
ングした値から、データコードファイル６Ｅや６Ｆを作
成する。このデータコードファイル６Ｅや６Ｆでは、Ｄ
ＡＴＡ行を正弦波の半周期を分割した１２８行作成し、
ＤＡＴＡ行の第１引数には分割数を、第２引数にはサン
プリングした値をビットで記述する。アナログ信号のサ
ンプリングは鋸波等でも可能である。

【００７５】また、ＰＡＴ行には検証パタンのパタン数
を記述し、さらにＩＮＣ行やＤＥＣ行を設け、ＩＮＣ行
には繰り返し条件としてインクリメント条件を、ＤＥＣ
行には繰り返し条件としてデクリメント条件を記述す
る。ＩＮＣ行の第１引数には増加を開始するアドレス値
を、ＩＮＣ行の第２引数には増加を終了するアドレス値
を記述し、この記述に従って１ずつ加算して行く。ＤＥ
Ｃ行の第１引数には減少を開始するアドレス値を、ＤＥ
Ｃ行の第２引数には減少を終了するアドレス値を記述
し、この記述に従って１ずつ減算して行く。

【００７６】〔メモリマクロモデルに対する論理シミュ
レーション〕論理シミュレーション部７は、メモリマク
ロモデル１０−１に対する論理シミュレーションの実行
開始にあたって、ＷＥＢフラグとＡフラグを初期化し、
ＷＥＢフラグを「１」、Ａフラグを「０」とする（ステ
ップ５０１）。このＷＥＢフラグおよびＡフラグの初期
化は、メモリマクロモデル１０−１に対する論理シミュ
レーションの実行開始時にのみ行い、論理シミュレーシ
ョンの実行開始後の繰り返し実行する論理演算ではＷＥ
ＢフラグおよびＡフラグの初期化は行わない。

【００７７】〔データの一括書き込み〕論理シミュレー
ション部７は、ステップ５０２において、入力イベント
の検出を行う。図１６（ａ）に示すＴ１７点でクロック
入力端子ＣＬＫへのクロック信号が「１」レベルから
「０」レベルへと変化すると、このクロック信号が
「１」レベルから「０」レベルへと変化した時の検証パ
タンのパタン数（パタンナンバ）を検出する（ステップ
５０３）。この場合、パタン数として「Ｐ１１」を検出
する。

【００７８】論理シミュレーション部７は、「１」レベ
ルから「０」レベルへ変化したことを確認し（ステップ
５０４のＹＥＳ）、データコードファイルの検索を行う
（ステップ５０５）。このデータコードファイルの検索
において、論理シミュレーション部７は、メモマクロモ
デル１０−１に付されているインスタンス名とそのＨＥ
ＡＤ行に記述されているインスタンス名が一致し、かつ
ＰＡＴ行に記述されているパタン数とステップ５０３で
検出したパタン数とが一致するデータコードファイルを
ディレクトリ中から選び出す。

【００７９】この場合、メモリマクロモデル１０−１の
インスタンス名は「ＩＮＳＴＡＮＣＥ３」、ステップ５
０３で検出されたパタン数は「Ｐ１１」であるので、図
１３（ａ）に示したデータコードファイル６Ｅが選択さ
れる。そして、論理シミュレーション部７は、ＷＥＢフ
ラグを「０」とし（図１６（ｂ）に示すＴ１７点）、ま
たこのＷＥＢフラグの値をモード切替端子ＷＥＢへのモ
ード切替信号の値とし（図１６（ｅ）に示すＴ１７
点）、メモリマクロモデル１０−１をライトモードとす
る（ステップ５０６）。

【００８０】そして、ステップ５０５で選択したデータ
コードファイル６Ｅを読み出すとともに、データコード
ファイル６ＥのＩＮＣ行に記述されている繰り返し条件
（インクリメント条件）を記憶し（ステップ５０７）、
データコードファイル６Ｅに記述されている内容（アド
レスとそのアドレスに書き込むべきデータ）にしたがっ
てメモリマクロモデル１０−１に一括してデータを書き
込む（ステップ５０８）。そして、ＡフラグにＩＮＣ行
に記述されている第１引数の値「０」を代入し（ステッ
プ５０９）、次の論理演算に備える。

【００８１】〔データの読み出し〕図１６に示す時刻Ｔ
１８でクロック入力端子ＣＬＫへのクロック信号が
「０」レベルから「１」レベルへと変化すると、論理シ
ミュレーション部７は、このクロック信号が「０」レベ
ルから「１」レベルへと変化した時の検証パタンのパタ
ン数を検出する（ステップ５０３）。この場合、パタン
数として「Ｐ１２」を検出する。

【００８２】そして、クロック信号が「０」レベルから
「１」レベルへの変化であることを確認し（ステップ５
１０のＹＥＳ）、ステップ５１１へ進む。ステップ５１
１では、ＷＥＢフラグを「１」とし（図１６（ｂ）に示
すＴ１８点）、またＷＥＢフラグの値をモード切替端子
ＷＥＢへのモード切替信号の値とし（図１６（ｅ）に示
すＴ１８点）、メモリマクロモデル１０−１をリードモ
ードとする。

【００８３】そして、Ａフラグの値（この場合、
「０」）をアドレス入力端子Ａへの信号値とし（ステッ
プ５１２）、この信号値よりアドレス値「０」を抽出す
る。そして、この抽出したアドレス「０」に格納されて
いるデータ値をメモリマクロモデル１０−１から読み出
し、データ出力端子ＤＯに出力する（ステップ５１
３）。

【００８４】そして、このデータの出力後、ステップ５
０７で記憶したインクリメント条件により、Ａフラグに
「１」を加算する（ステップ５１４）。そして、この
「１」を加算したＡフラグの値がステップ５０７で記憶
したインクリメント条件の第２引数と同じ値であるか否
かをチェックし（ステップ５１５）、Ａフラグの値が同
じ値でなければ、次の論理演算に備える。

【００８５】以下、同様にして、クロック信号が「０」
レベルから「１」レベルへと変化する毎に、ステップ５
１０〜５１５の処理動作を繰り返す。これにより、アド
レス「０」〜「１２７」に格納されているデータが順番
に読み出され、データ出力端子ＤＯに次々に出力され
る。

【００８６】ステップ５１５において、Ａフラグの値が
ステップ５０７で記憶したインクリメント条件の第２引
数と同じ値となると、すなわちＡフラグの値が「１２
７」となると、論理シミュレーション部７は記憶してい
る繰り返し条件を変更する（ステップ５１６）。この場
合、ステップ５０５で選択したデータコードファイル６
ＥのＤＥＣ行に記述されているデクリメント条件を記憶
する。そして、ＡフラグにＤＥＣ行に記述されている第
１引数の値「１２７」を代入し（ステップ５０９）、次
の論理演算に備える。

【００８７】以下、インクリメント条件の場合と同様に
して、クロック信号が「０」レベルから「１」レベルへ
と変化する毎にテップ５１０〜５１５の処理動作が繰り
返され、アドレス「１２７」〜「０」に格納されている
データが順番に読み出されて、データ出力端子ＤＯに次
々に出力される。なお、この場合、ステップ５１４では
Ａフラグの値から「１」を減算する。これにより、図１
４（ａ）に示したサンプル波形がメモリマクロモデル
１０−１のデータ出力端子ＤＯより出力されることにな
る。

【００８８】なお、上述においてはステップ５０５で図
１３（ａ）に示したデータコードファイル６Ｅが選び出
された場合について説明したが、図１３（ｂ）に示した
データコードファイル６Ｆが選び出され場合には、この
データコードファイル６Ｆに記述されているアドレスお
よびデータが一括してメモリマクロモデル１０−１に書
き込まれ、このメモリマクロモデル１０−１に書き込ま
れたデータがデータコードファイル６Ｆに記述されてい
る繰り返し条件にしたがって読み出される。

【００８９】データコードファイル６Ｆには、ＩＮＣ行
しか記述されていないので、すなわちインクリメント条
件しか記述されていないので、ステップ５１６での繰り
返し条件の変更ではインクリメント条件をそのまま引き
継いで繰り返し条件とする。この場合、ステップ５０９
ではＡフラグを「０」とし、アドレス「０」からのデー
タの読み出しを再開する。これにより、図１４（ｂ）に
示したサンプル波形がメモリマクロモデル１０−１の
データ出力端子ＤＯより出力されることになる。

【００９０】この実施の形態３に用いるデータコードフ
ァイルは、アナログ信号をサンプリングした信号値を各
アドレスに格納したものとする。従って、データコード
ファイルを複数有することにより、様々なアナログ信号
の推移を表現でき、さらにアドレスの繰り返し条件を指
定することにより、様々な波形を容易に作成することが
できる。

【００９１】上述した実施の形態１〜３では、ゲートレ
ベルの論理シミュレーションでの適用について説明して
いるが、ＲＴＬレベルの論理シミュレーションにおいて
も同様に適用可能である。また、論理シミュレーション
モデルの通常機能をキーワードとして、特殊機能を実現
するという方法という観点では、本発明ではメモリマク
ロのデータを一括して書き込むという特殊機能に限ら
ず、メモリマクロを含んだＳＯＣ（システムオンチッ
プ）マクロの内部ノード初期値の一括設定等が可能であ
る。

【００９２】

【発明の効果】以上説明したことから明らかなように本
発明によれば、データ書き込みモードにした後の１クロ
ック目の書き込み動作時に、その１クロック目の検証パ
タンから検索キー（例えば、アドレスとデータ、検証パ
タンのパタン数（パタンナンバ））が抽出され、この抽
出された検索キーによって特定される所要のデータコー
ドファイルが複数のデータコードファイルの中から選び
出され、この選び出されたデータコードファイルに記述
されている内容にしたがってメモリマクロモデルに一括
してデータが書き込まれるものとなり、仮想端子や内部
ノードなどを設けることなく、論理シミュレーションの
実行時間や検証パタンの作成時間を短縮することができ
るようになる。

【図面の簡単な説明】

【図１】 本発明に係る論理シミュレーション方法の実
施に用いる論理シミュレーション装置の一実施の形態の
要部を示す図である。

【図２】 この論理シミュレーション装置において使用
するデータコードファイルの一例を示す図である。

【図３】 メモリマクロモデルに対する論理シミュレー
ションを説明するフローチャートである。

【図４】 メモリマクロモデルに対する論理シミュレー
ションを説明するタイミングチャートである。

【図５】 温度センサマクロによる検出温度のデジタル
信号への変換例を示す図である。

【図６】 温度センサマクロのシミュレーションモデル
を示す図である。

【図７】 温度センサマクロの擬似的なシミュレーショ
ンモデルを示す図である。

【図８】 温度センサマクロの擬似的なシミュレーショ
ンモデルにおけるメモリマクロに対する論理シミュレー
ショを説明するフローチャートである。

【図９】 温度センサマクロの擬似的なシミュレーショ
ンモデルにおけるメモリマクロに対する論理シミュレー
ショを説明するタイミングチャートである。

【図１０】 温度センサマクロの擬似的なシミュレーシ
ョンモデルにおけるメモリマクロに対する論理シミュレ
ーションに際して使用するデータコードファイルの一例
を示す図である。

【図１１】 ＡＤコンバータマクロのシミュレーション
モデルを示す図である。

【図１２】 ＡＤコンバータマクロの擬似的なシミュレ
ーションモデルを示す図である。

【図１３】 ＡＤコンバータマクロの擬似的なシミュレ
ーションモデルにおけるメモリマクロモデルに対する論
理シミュレーションに際して使用するデータコードファ
イルの一例を示す図である。

【図１４】 ＡＤコンバータマクロの擬似的なシミュレ
ーションモデルにおけるメモリマクロモデルに対する論
理シミュレーションに際して使用するデータコードファ
イルを作成する際のサンプリング波形を例示する図であ
る。

【図１５】 ＡＤコンバータマクロの擬似的なシミュレ
ーションモデルにおけるメモリマクロモデルに対する論
理シミュレーションを説明するフローチャートである。

【図１６】 ＡＤコンバータマクロの擬似的なシミュレ
ーションモデルにおけるメモリマクロモデルに対する論
理シミュレーションを説明するタイミングチャートであ
る。

【図１７】 メモリマクロを含むシミュレーションモデ
ルを示す図である。

【図１８】 メモリマクロモデルの論理動作ロジックを
示す図である。

【図１９】 メモリマクロモデルに対する従来の論理シ
ミュレーションを説明するフローチャートである。

【図２０】メモリマクロモデルに対する従来の論理シミ
ュレーションを説明するタイミングチャートである。

【符号の説明】

１…メモリマクロモデル、２…回路データファイル、３
…検証パタンファイル、４…遅延タイミング情報ファイ
ル（回路ＳＤＦファイル）、５…ライブラリ、６（６
Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ）…データコードフ
ァイル、７…論理シミュレーション部、８…結果ファイ
ル、９−１…メモリマクロモデル（温度センサマクロの
擬似的なシミュレーションモデルにおけるメモリマクロ
モデル）、１０−１…メモリマクロモデル（ＡＤコンバ
ータマクロの擬似的なシミュレーションモデルにおける
メモリマクロモデル）。

フロントページの続き (72)発明者 菊地 洋 神奈川県川崎市中原区小杉町一丁目403番 53 エヌイーシーマイクロシステム株式会 社内 Ｆターム(参考） 2G132 AA01 AA08 AB02 AC11 AE18 AE23 AG14 AL09 5B046 AA08 BA03 JA05 KA06

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリ部品としてライブラリ登録された
   メモリマクロを含むシミュレーションモデルに対して論
   理シミュレーションを行う論理シミュレーション方法に
   おいて、 アドレスとそのアドレスに書き込むべきデータを記述し
   たデータコードファイルを複数用意し、 前記メモリマクロのシミュレーションモデルをデータ書
   き込みモードとし、 このデータ書き込みモードにした後の１クロック目の書
   き込み動作時の検証パタンから検索キーを抽出し、 この抽出した検索キーによって特定される所要のデータ
   コードファイルを前記複数のデータコードファイルの中
   から選び出し、 この選び出したデータコードファイルに記述されている
   内容にしたがって前記メモリマクロのシミュレーション
   モデルに一括してデータを書き込むようにしたことを特
   徴とする論理シミュレーション方法。
2. 【請求項２】 請求項１に記載された論理シミュレーシ
   ョン方法において、 前記抽出される検索キーは、前記データ書き込みモード
   にした後の１クロック目の書き込み動作時の検証パタン
   から抽出されるアドレスおよびデータであることを特徴
   とする論理シミュレーション方法。
3. 【請求項３】 請求項１に記載された論理シミュレーシ
   ョン方法において、 前記抽出される検索キーは、前記データ書き込みモード
   にした後の１クロック目の書き込み動作時の検証パタン
   から抽出されるパタン数であることを特徴とする論理シ
   ミュレーション方法。
4. 【請求項４】 メモリ部品としてライブラリ登録された
   メモリマクロを含むシミュレーションモデルに対して論
   理シミュレーションを行う論理シミュレーション装置に
   おいて、 アドレスとそのアドレスに書き込むべきデータを記述し
   た複数のデータコードファイルと、 前記メモリマクロのシミュレーションモデルをデータ書
   き込みモードとし、このデータ書き込みモードにした後
   の１クロック目の書き込み動作時の検証パタンから検索
   キーを抽出する抽出手段と、 この抽出手段によって抽出された検索キーによって特定
   される所要のデータコードファイルを前記複数のデータ
   コードファイルの中から選び出し、この選び出したデー
   タコードファイルに記述されている内容にしたがって前
   記メモリマクロのシミュレーションモデルに一括してデ
   ータを書き込むデータ一括書込手段とを備えたことを特
   徴とする論理シミュレーション装置。
5. 【請求項５】 請求項４に記載された論理シミュレーシ
   ョン装置において、 前記抽出手段は、前記データ書き込みモードにした後の
   １クロック目の書き込み動作時の検証パタンから前記検
   索キーとしてアドレスおよびデータを抽出することを特
   徴とする論理シミュレーション装置。
6. 【請求項６】 請求項４に記載された論理シミュレーシ
   ョン装置において、 前記抽出手段は、前記データ書き込みモードにした後の
   １クロック目の書き込み動作時の検証パタンから前記検
   索キーとしてパタン数を抽出することを特徴とする論理
   シミュレーション装置。