JP2003345244A - データ変換装置及びデータ変換方法及びデータ変換プログラム及びデータ変換プログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

データ変換装置及びデータ変換方法及びデータ変換プログラム及びデータ変換プログラムを記録したコンピュータ読み取り可能な記録媒体

Info

Publication number
JP2003345244A
JP2003345244A JP2002148786A JP2002148786A JP2003345244A JP 2003345244 A JP2003345244 A JP 2003345244A JP 2002148786 A JP2002148786 A JP 2002148786A JP 2002148786 A JP2002148786 A JP 2002148786A JP 2003345244 A JP2003345244 A JP 2003345244A
Authority
JP
Japan
Prior art keywords
key
data
input
conversion unit
selector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002148786A
Other languages
English (en)
Other versions
JP4128395B2 (ja
Inventor
Tomomi Kasuya
智巳 粕谷
Mitsuru Matsui
充 松井
Tetsuya Ichikawa
哲也 市川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2002148786A priority Critical patent/JP4128395B2/ja
Priority to TW092103375A priority patent/TWI229299B/zh
Priority to AU2003211779A priority patent/AU2003211779A1/en
Priority to PCT/JP2003/002689 priority patent/WO2003100751A1/ja
Priority to CA2485943A priority patent/CA2485943C/en
Priority to ES03755263.5T priority patent/ES2565816T3/es
Priority to US10/514,637 priority patent/US7639800B2/en
Priority to CN038088339A priority patent/CN1647139B/zh
Priority to EP03755263.5A priority patent/EP1507247B1/en
Priority to KR1020047018842A priority patent/KR100806468B1/ko
Priority to DK03755263.5T priority patent/DK1507247T3/en
Publication of JP2003345244A publication Critical patent/JP2003345244A/ja
Priority to NO20045596A priority patent/NO337611B1/no
Application granted granted Critical
Publication of JP4128395B2 publication Critical patent/JP4128395B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H04L9/0625—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation with splitting of the data block into left and right halves, e.g. Feistel based algorithms, DES, FEAL, IDEA or KASUMI
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/122—Hardware reduction or efficient architectures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry
    • H04L2209/125—Parallelization or pipelining, e.g. for accelerating processing of cryptographic operations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/24—Key scheduling, i.e. generating round keys or sub-keys for block encryption

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Storage Device Security (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Document Processing Apparatus (AREA)
  • Holo Graphy (AREA)

Abstract

(57)【要約】 【課題】 データ変換装置の小型化を目的とする。 【解決手段】 データの暗号化／復号を行うデータ変換
装置中に存在する副変換部３３０は、データ変換機能と
ともにデータ転送機能または鍵転送機能を有し、データ
変換機能とデータまたは鍵転送機能とを切り換えて、デ
ータの変換とともに主変換部３２０で非線形変換された
データの転送、または、鍵ＫＬレジスタ２４０から出力
された鍵の転送を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データの暗号化ま
たはデータの復号を行うデータ変換装置及びその方法に
関するものである。
【０００２】
【従来の技術】関連する技術について説明する。図５６
は、関連するデータ変換装置の構成及び動作図である。
図５６に示すように、ブロック暗号処理を行うデータ変
換装置は、鍵生成部２０とデータ攪拌部３０とから構成
される。鍵生成部２０は、データの暗号化／復号を行う
ための鍵を生成する鍵生成部である。データ攪拌部３０
は、入力されたデータを暗号化または復号する部であ
る。鍵生成部２０は、中間鍵生成部４０と鍵スケジュー
ル部２１０とから構成される。中間鍵生成部４０は、秘
密鍵を入力し、入力した秘密鍵から中間鍵（鍵ＫＬ）と
出力鍵（鍵ＫＡ）とを生成する部である。鍵スケジュー
ル部２１０は、中間鍵生成部４０によって生成された中
間鍵（鍵ＫＬ）と出力鍵（鍵ＫＡ）とを入力し（鍵ＫＬ
Ｌ、鍵ＫＬＨ、鍵ＫＡＬ、鍵ＫＡＨ）、入力した各々の
鍵からデータ攪拌部３０へ供給すべき鍵をスケジュール
する。このように、鍵生成部２０では、中間鍵生成部４
０と鍵スケジュール部２１０とにより鍵の生成と鍵のス
ケジュールを行っている。データ攪拌部３０では、Ｐ
（平文）を入力した場合には、データを暗号化するデー
タ変換を行い、変換されたデータをＣ（暗号文）として
出力する。また、データ攪拌部３０は、Ｐ（暗号文）を
入力した場合には、データ復号するデータ変換を行い、
変換されたデータをＣ（復号文）として出力する。この
ように、データ攪拌部３０は、データの暗号化処理と復
号処理とを行う。データ攪拌部３０では、主変換部３２
０と副変換部３３０とが、シリアルに接続されている。
主変換部３２０は、データの非線形変換を行う部であ
る。即ち、主変換部３２０は、データの非線形変換を行
うＦ関数を１段又は複数段有するか、又は、Ｆ関数の一
部を有し、Ｆ関数又はＦ関数の一部を用いてデータの非
線形変換を行う。図５７では、主変換部３２０は、Ｆ関
数を１段以上有している。副変換部３３０は、データの
線形による変換を行うデータ正変換部（ＦＬ）とデータ
正変換部（ＦＬ）とは逆の変換を行うデータ逆変換部
（ＦＬ-1）との少なくともいずれかを有し、データ正変
換部（ＦＬ）又はデータ逆変換部（ＦＬ-1）を用いて入
力されたデータを入力された鍵によって線形変換する部
である。セレクタ３１０は、主変換部３２０と副変換部
３３０とＰ（平文又は暗号文）と鍵とを入力信号として
入力信号から一つの信号を選択する選択器である。図５
６に示すセレクタ３１０は、４つの入力信号から１つの
出力信号を選択するセレクタを２つの入力信号から１つ
の出力信号を出力する２−１セレクタ換算で３個持って
いる。演算レジスタ３５０は、主変換部３２０及び副変
換部３３０及びＣ（暗号文又は復号文）として出力する
データを所定期間保持するメモリである。このように、
データ攪拌部３０では、入力データであるＰ（平文又は
暗号文）を主変換部３２０によって非線形変換し、副変
換部３３０によって線形変換することを複数回交互に繰
り返すことによりデータの暗号化／復号処理し、Ｃ（暗
号文又は復号文）として出力する。
【０００３】主変換部３２０の内部構成について説明す
る。図５７は、主変換部３２０の内部構成の一例であ
る。図５７では、主変換部３２０は、６個のＦ関数部か
ら構成されている。ここでは、Ｆ関数部が一段のＦ関数
処理を行う回路から構成されていると仮定すると、図５
７に示す主変換部３２０では６段のＦ関数による非線形
データ変換処理を行うこととなる。６段のＦ関数処理回
路について、主変換部３２０は、６個のＦ関数処理回路
を持っていてもよいし、１つのＦ関数処理回路を持ち、
６回Ｆ関数による処理を繰り返すことによって、６段の
Ｆ関数によるデータ処理を行ってもよい。主変換部３２
０では、まず、入力データのうち分割された上位データ
がＦ関数部３２１ａに入力される。また、鍵スケジュー
ル部２１０によってスケジュールされた鍵１も入力され
る。Ｆ関数部３２１ａでは、前述したとおり、鍵を用い
て上位入力データを非線形変換する。ＥＸＯＲ回路３２
２ａでは、非線形変換されたデータと下位入力データと
の排他的論理和がとられる。ＥＸＯＲ回路３２２ａから
出力されたデータは、Ｆ関数部３２１ｂの入力データと
なる。Ｆ関数部３２１ｂは、Ｆ関数部３２１ａと同様
に、非線形変換処理を行い、ＥＸＯＲ回路３２２ｂによ
って変換されたデータと上位入力データとの排他的論理
和がとられる。ＥＸＯＲ回路３２２ｂから出力されたデ
ータは、Ｆ関数部３２１ｃの入力データとなる。このよ
うに、Ｆ関数部３２１ａ、ＥＸＯＲ回路３２２ａによる
処理と同様の処理が、Ｆ関数部３２１ｂとＥＸＯＲ回路
３２２ｂ、Ｆ関数部３２１ｃとＥＸＯＲ回路３２２ｃ、
Ｆ関数部３２１ｄとＥＸＯＲ回路３２２ｄ、Ｆ関数部３
２１ｅとＥＸＯＲ回路３２２ｅ、Ｆ関数部３２１ｆとＥ
ＸＯＲ回路３２２ｆにより行われる。このようにして、
Ｆ関数部によるデータの非線形変換を６段（又は６回繰
り返し）行った後、変換されたデータを出力する。
【０００４】このように、上位データと下位データとに
分割されたデータのいずれか一方を入力し、入力したデ
ータを非線形によりデータ変換し、データ変換した上位
データと下位データのいずれか一方を出力し、出力した
上位データと下位データのいずれか一方と上位データと
下位データのいずれか他方とを排他的論理和演算し、排
他的論理和演算したデータと、上記Ｆ関数部に入力され
なかった上位データと下位データとのいずれか他方とを
入れ替えて出力することにより上位データと下位データ
とを入れ替えて出力することを特徴とする非線形変換処
理構造をＦＥＩＳＴＥＬ構造と呼ぶ。データをランダム
化する代表的な構造としては、上記ＦＥＩＳＴＥＬ構造
とＳＰＮ（Ｓｕｂｓｔｉｔｕｔｉｏｎ Ｐｅｒｍｕｔａ
ｔｉｏｎ Ｎｅｔｗｏｒｋ）構造とが存在する。ＳＰＮ
構造をもつ主変換部３２０は、並列処理に優れていると
いわれている。一方、ＦＥＩＳＴＥＬ構造をもつ主変換
部３２０は、ハードウエアの規模を小型化することに優
れているといわれている。なお、ＳＰＮ構造は、ＦＥＩ
ＳＴＥＬ構造のように、入力データを分割することはせ
ず、Ｓ層（非線形層）とＰ層（線形層）で構成されるＦ
関数を繰り返す構造を持つ。
【０００５】副変換部３３０の内部構成について説明す
る。図５８は、副変換部３３０を構成する回路を示す図
である。図５８の副変換部３３０は、データ正変換部５
０とデータ逆変換部７０とを有している。データ正変換
部５０では、ＡＮＤ回路５４によって入力された６４ビ
ットデータのうち上位３２ビットデータと鍵１との論理
積がとられ、１ビット左に巡回シフトされ、ＥＸＯＲ回
路５５によって入力データの下位３２ビットとの排他的
論理和がとられ、その結果が下位３２ビットの出力信号
として出力されるとともに、ＯＲ回路５７に入力され
る。ＯＲ回路５７では鍵２との論理和がとられ、ＥＸＯ
Ｒ回路５６によって入力データの上位３２ビットデータ
との排他的論理和がとられ、その結果が上位３２ビット
の出力信号として出力される。このようにして、６４ビ
ットの入力データが線形変換され、６４ビットの出力信
号として出力される。データ逆変換部７０では、ＯＲ回
路７４によって入力された６４ビットデータのうち下位
３２ビットデータと鍵３との論理和がとられ、ＥＸＯＲ
回路７５によって入力データの上位３２ビットとの排他
的論理和がとられ、その結果が上位３２ビットの出力信
号として出力されるとともに、ＡＮＤ回路７７に入力さ
れる。ＡＮＤ回路７７では鍵４との論理積がとられ、１
ビット左に巡回シフトされ、ＥＸＯＲ回路７６によって
入力データの下位３２ビットデータとの排他的論理和が
とられ、その結果が下位３２ビットの出力信号として出
力される。このようにして、６４ビットの入力データが
データ正変換部５０とデータ逆変換部７０とにより線形
変換され、６４ビットの出力信号として出力される。な
お、鍵１〜鍵４は鍵スケジュール部２１０から供給され
る。
【０００６】図５９は、副変換部３３０の他の一例とし
て、データ正変換部５０とデータ逆変換部７０とを共用
した回路を示す図である。図５９では、データ正変換部
５０とデータ逆変換部７０とを切り換える切換信号を入
力することにより、データ正変換部５０とデータ逆変換
部７０とが切り換わる。即ち、図５９に示す共用回路で
は、切換信号を入力することにより２−１セレクタ９９
ａが入力信号Ａと入力信号Ｅとを切り換え、２−１セレ
クタ９９ｂが入力信号Ｃと入力信号Ｆとを切り換える。
まず、共用回路がデータ正変換部５０として動作する場
合を説明する。２−１セレクタ９９ａが入力信号Ｅと入
力信号Ａとから入力信号Ａを選択し、出力信号Ｂとして
出力し、ＡＮＤ回路１０１によって鍵１との論理積をと
り、１ビット左に巡回シフトした後、ＥＸＯＲ回路９１
によって入力データの下位３２ビットとの排他的論理和
がとられ、下位３２ビットの出力信号として出力される
とともに、入力信号Ｃとして２−１セレクタ９９ｂに入
力される。２−１セレクタ９９ｂでは、入力信号Ｃと入
力信号Ｆとから入力信号Ｃを選択し、出力信号Ｄとして
出力する。ＯＲ回路９２では、出力信号Ｄと鍵２との論
理和がとられ、ＥＸＯＲ回路９３によって入力データの
上位３２ビットデータとの排他的論理和がとられ、上位
３２ビットの出力信号として出力される。
【０００７】次に、共用回路がデータ逆変換部７０とし
て動作する場合を説明する。２−１セレクタ９９ｂでは
入力信号Ｃと入力信号Ｆとから入力信号Ｆを選択し、出
力信号Ｄとして出力し、ＯＲ回路９２によって鍵２との
論理和がとられ、ＥＸＯＲ回路９３によって入力データ
の上位３２ビットとの排他的論理和がとられ、上位３２
ビットの出力信号として出力されるとともに、入力信号
Ｅとして２−１セレクタ９９ａに入力される。２−１セ
レクタ９９ａでは、入力信号Ａと入力信号Ｅとから入力
信号Ｅを選択し、出力信号Ｂとして出力する。ＡＮＤ回
路１０１では、出力信号Ｂと鍵１との論理和がとられ、
１ビット左に巡回シフトした後、ＥＸＯＲ回路９１によ
って入力データの下位３２ビットとの排他的論理和がと
られ、下位３２ビットの出力信号として出力される。
【０００８】図６０は、図５６が示すデータ変換装置に
対し、主変換部３２０が１段未満のＦ関数を処理する１
／２x （ｘ≧１）Ｆ関数を有している場合のデータ変換
装置を示す図である。主変換部３２０は、例えば、１／
２Ｆ関数を有している場合、主変換部３２０から副変換
部３３０とセレクタ３１０と演算レジスタ３５０とを経
て主変換部３２０に至るパスによって２サイクルの処理
を行うことにより、データをＦ関数によって非線形変換
する処理が１回可能となる。このような処理を行うため
に、図６０に示すデータ変換装置では、図５６に示すデ
ータ変換装置と比較し、演算レジスタ３５０からセレク
タ３１０へのパスが付加されている。
【０００９】演算レジスタ３５０からセレクタ３１０へ
のパスを利用した主変換部３２０の動作について説明す
る。図６１は、主変換部３２０の内部構成について説明
する。図６１に示すように、主変換部３２０は１段未満
のＦ関数を処理する一例として１／２のＦ関数処理を行
う１２段のＦ関数部（１／２Ｆ関数）から構成されてい
る。図６１の主変換部３２０では、図５７の主変換部３
２０のＦ関数部３２１ａとＥＸＯＲ回路３２２ａとを用
いたデータ変換をＦ関数部１３２１ａとＦ関数部１３２
１ｂとＥＸＯＲ回路１３２２ａとＥＸＯＲ回路１３２２
ｂとを用いて行う。図６１の主変換部３２０では、ま
ず、１段目の処理を説明する。上位入力データのうち分
割された上位データは、Ｆ関数部１３２１ａに入力され
る。また、鍵スケジュール部２１０によってスケジュー
ルされた鍵１の上位ビットからなる鍵１Ｈも入力され
る。Ｆ関数部１３２１ａは、鍵１Ｈを用いた上記上位デ
ータの非線形変換を行う。変換されたデータは、ＥＸＯ
Ｒ回路１３２２ａに入力され、下位入力データのうち分
割された上位データとの排他的論理和がとられる。ＥＸ
ＯＲ回路１３２２ａから出力されたデータは、ＥＸＯＲ
回路１３２２ｂでのデータ処理がなされるまで、演算レ
ジスタ３５０に中間データとして保持しておく。次に、
２段目の処理を説明する。上位入力データのうち分割さ
れた下位データがＦ関数部１３２１ｂに入力される。ま
た、鍵スケジュール部２１０によってスケジュールされ
た鍵１の下位ビットからなる鍵１Ｌも入力される。Ｆ関
数部１３２１ｂは、鍵１Ｌを用いた上記下位データの非
線形変換を行う。変換されたデータは、ＥＸＯＲ回路１
３２２ｂに入力される。ここで、先程演算レジスタ３５
０に保持したＥＸＯＲ回路１３２２ａからの出力データ
である中間データをＥＸＯＲ回路１３２２ｂに入力する
必要が生じる。そこで、演算レジスタ３５０からセレク
タ３１０へのパスが必要になる。即ち、演算レジスタ３
５０からセレクタ３１０へのパスを用いることによって
演算レジスタ３５０に保持された中間データをセレクタ
３１０に入力することが可能となる。セレクタ３１０
は、入力された中間データを選択する。中間データは、
演算レジスタ３５０を経て主変換部３２０に入力され、
ＥＸＯＲ回路１３２２ｂによって、Ｆ関数部１３２１ｂ
の出力データとの排他的論理和がとられる。ＥＸＯＲ回
路１３２２ｂから出力されたデータは、Ｆ関数部１３２
１ｃの入力データとなる。このように、Ｆ関数部１３２
１ａ、ＥＸＯＲ回路１３２２ａ、Ｆ関数部１３２１ｂ、
ＥＸＯＲ回路１３２２ｂによる処理と同様の処理が、Ｆ
関数部１３２１ｃ、ＥＸＯＲ回路１３２２ｃ、Ｆ関数部
１３２１ｄ、ＥＸＯＲ回路１３２２ｄによる処理、Ｆ関
数部１３２１ｅ、ＥＸＯＲ回路１３２２ｅ、Ｆ関数部１
３２１ｆ、ＥＸＯＲ回路１３２２ｆによる処理、Ｆ関数
部１３２１ｇ、ＥＸＯＲ回路１３２２ｇ、Ｆ関数部１３
２１ｈ、ＥＸＯＲ回路１３２２ｈによる処理、Ｆ関数部
１３２１ｉ、ＥＸＯＲ回路１３２２ｉ、Ｆ関数部１３２
１ｊ、ＥＸＯＲ回路１３２２ｊによる処理、Ｆ関数部１
３２１ｋ、ＥＸＯＲ回路１３２２ｋ、Ｆ関数部１３２１
ｌ、ＥＸＯＲ回路１３２２ｌによる処理として行われ
る。このようにして、Ｆ関数部によるデータの非線形変
換を１２段（又は１２回繰り返し）行った後、変換され
たデータを出力する。
【００１０】
【発明が解決しようとする課題】課題１．図５６及び図
６０に示すデータ変換装置では、鍵生成部２０がデータ
の暗号化／復号に使用する鍵を生成するために主変換部
３２０の一部と副変換部３３０の一部を使用する。鍵生
成に主変換部３２０の一部と副変換部３３０の一部を使
用するのは、データ変換装置全体の小型化を図るためで
ある。この鍵生成動作の詳細は後述するが、このように
主変換部３２０の一部と副変換部３３０の一部を使って
鍵を生成するために、図５６に示すように鍵ＫＬレジス
タ２４０から出力した中間鍵（鍵ＫＬ）をセレクタ３１
０に入力させるパスが必要となる。従って、鍵ＫＬレジ
スタ２４０からセレクタ３１０へのパスが増えることに
より、データ変換装置の小型化が阻害されていた。ま
た、鍵ＫＬレジスタ２４０からセレクタ３１０へのパス
を用いたセレクタ３１０への入力信号数が増え、セレク
タ３１０を構成するセレクタ数を増加させる要因となっ
ていた。このため、その点においてもデータ変換装置の
小型化を阻害していた。
【００１１】また、上述したように複数サイクルでＦ関
数による１回のデータ変換を行う場合には、一定期間保
持した中間データを主変換部３２０に入力する必要があ
る。従って、中間データを演算レジスタ３５０からセレ
クタ３１０へ送るパスが増えることによりデータ変換装
置の小型化が阻害されていた。また、演算レジスタ３５
０からセレクタ３１０へのパスを用いたセレクタ３１０
への入力信号数が増えるため、セレクタ３１０を構成す
るセレクタ数を増加させる要因となっていた。従って、
その点においてもデータ変換装置の小型化を阻害してい
た。
【００１２】課題２．図５６と図６０に示すデータ変換
装置のデータ攪拌部３０では、主変換部３２０と副変換
部３３０とがシリアルに接続されていた。従って、主変
換部３２０から副変換部３３０を経た後にセレクタ３１
０を経て演算レジスタ３５０を通り主変換部３２０へ戻
るパスによって、動作周波数が一義的に決定され、動作
周波数の向上を阻害していた。そのため、データ攪拌部
３０中でのデータ処理のための最大パスを短くすること
により動作周波数を上げ、処理スピードを飛躍的に向上
させることが望まれていた。また、主変換部３２０を通
過せずにセレクタ３１０及び演算レジスタ３５０から出
力したデータを副変換部３３０に入力させるパスが存在
しないため、データ変換装置の内部構成変更に柔軟に対
応できず、全体が行える動作に柔軟さが欠如する結果と
なっていた。また、上述したように複数サイクルでＦ関
数による１回のデータ変換を行う場合には、１サイクル
で変換対象となるデータは、入力データの一部である
（１／２Ｆ関数では、入力データの１／２）。このた
め、入力データの一部の変換データを演算レジスタ３５
０に保持し、一定期間後に副変換部３３０に送るための
パスをデータ攪拌部３０中に設けるか、または、一定期
間後に主変換部３２０を転送して副変換部３３０に送る
ための転送パスを主変換部３２０中に設ける必要があっ
た。さらに、図５９に示すデータ正変換部５０とデータ
逆変換部７０との共用回路を用いた場合には、Ａ→Ｂ→
Ｃ→Ｄ→Ｅ→Ｂ→Ｃ・・・のパスがループ回路に相当す
る。このため、実際の回路にするときに、切換信号の伝
搬遅延の差による信号のレーシング、ノイズなどの影響
により、発信回路にならないような工夫が必要となる。
また、このような上記ループ回路（ＦＥＥＤＢＡＣＫ−
ＬＯＯＰ回路）を持った回路には、論理合成ツールが対
応できず、効率よく論理合成が行われない、という問題
が生じていた。
【００１３】本発明は、データ変換装置の小型化を目的
とする。
【００１４】また、本発明は、データ変換装置の動作周
波数の向上を目的とする。
【００１５】
【課題を解決するための手段】この発明に係るデータ変
換装置は、鍵とデータとを入力し、入力した鍵を使用し
て入力したデータの暗号化とデータの復号の少なくとも
いずれかのデータ変換を行うデータ変換装置であって、
上記データ変換装置は、データを変換するデータ攪拌部
と入力した鍵と入力したデータとのいずれかを転送する
ことを指示している転送信号を制御する制御部を備え、
上記制御部は、鍵とデータとのいずれかを転送する場合
に、転送信号を出力し、上記データ攪拌部は、入力した
鍵を使用してデータを変換することにより少なくともデ
ータの暗号化とデータの復号のいずれかのデータ変換を
行うとともに、上記制御部によって出力された転送信号
を入力した場合には入力した鍵と入力したデータの少な
くともいずれかをデータ変換せずに転送する副変換部を
備えることを特徴とする。
【００１６】上記データ攪拌部は、さらに、データを入
力し、入力したデータを非線形にデータ変換する主変換
部を備え、上記制御部は、データを転送する場合には転
送信号としてデータ転送信号を出力し、上記副変換部
は、上記制御部によって出力されたデータ転送信号と上
記主変換部によってデータ変換されたデータとを入力
し、入力したデータ転送信号に従って入力したデータを
転送することを特徴とする。
【００１７】上記データ変換装置は、さらに、鍵を生成
する鍵生成部を備え、上記制御部は、鍵を転送する場合
には転送信号として鍵転送信号を出力し、上記副変換部
は、上記制御部によって出力された鍵転送信号と上記鍵
生成部によって生成された鍵とを入力し、入力した鍵転
送信号に従って入力した鍵を転送することを特徴とす
る。
【００１８】上記鍵生成部は、さらに、秘密鍵を入力
し、入力した秘密鍵から中間鍵を生成する中間鍵生成部
を備え、上記副変換部は、上記制御部によって出力され
た鍵転送信号を入力した場合には、入力した鍵転送信号
に従って上記中間鍵生成部が生成した中間鍵を上記主変
換部に転送し、上記主変換部は、上記副変換部によって
転送された中間鍵を変換して出力することを１以上繰り
返し、上記副変換部は、上記主変換部によって出力され
た中間鍵を変換して出力することを１以上繰り返し、上
記主変換部と上記副変換部との少なくともいずれかは、
上記中間鍵を変換して出力することを１以上繰り返し、
上記主変換部は、上記主変換部と上記副変換部との少な
くともいずれかによって出力された中間鍵を出力鍵とし
て出力し、上記中間鍵生成部は、上記主変換部によって
出力された出力鍵を入力することにより、中間鍵と出力
鍵とからなる拡大鍵を生成することを特徴とする。
【００１９】上記中間鍵生成部は、入力された６つの鍵
から１つの鍵を選択する６−１ＫＬセレクタと６−１Ｋ
Ｌセレクタから選択された１つの鍵を中間鍵として保持
する鍵ＫＬレジスタとを有し、上記６−１ＫＬセレクタ
は、秘密鍵を入力し、入力された秘密鍵と、上記鍵ＫＬ
レジスタによって保持された中間鍵と、上記鍵ＫＬレジ
スタによって保持された中間鍵から４つの異なるシフト
数で各々巡回ビットシフトさせた４つの鍵からなる６つ
の鍵を入力し、入力した６つの鍵から１つの鍵を選択
し、上記鍵ＫＬレジスタは、上記６−１ＫＬセレクタに
よって選択された鍵を保持し、上記副変換部は、上記制
御部から出力された鍵転送信号を入力した場合には上記
鍵ＫＬレジスタに保持された鍵を中間鍵として入力し、
入力した中間鍵を転送することを特徴とする。
【００２０】上記中間鍵生成部は、入力された４つの鍵
から１つの鍵を選択する４−１セレクタと入力された３
つの鍵から１つの鍵を選択する３−１ＫＬセレクタと３
−１ＫＬセレクタから選択された１つの鍵を中間鍵とし
て保持する鍵ＫＬレジスタとを有し、上記４−１セレク
タは、上記鍵ＫＬレジスタによって保持された中間鍵か
ら４つの異なるシフト数で各々巡回ビットシフトさせた
４つの鍵を入力し、入力した４つの鍵から１つの鍵を選
択し、上記３−１ＫＬセレクタは、秘密鍵を入力し、入
力した秘密鍵と上記４−１セレクタによって選択された
１つの鍵と上記鍵ＫＬレジスタに保持された中間鍵とか
らなる３つの鍵を入力し、入力した３つの鍵から１つの
鍵を選択し、上記鍵ＫＬレジスタは、上記３−１ＫＬセ
レクタによって選択された鍵を保持し、上記副変換部
は、上記制御部から出力された鍵転送信号を入力した場
合には、上記鍵ＫＬレジスタに保持された鍵を中間鍵と
して入力し、入力した中間鍵を転送することを特徴とす
る。
【００２１】上記鍵生成部は、さらに、上記中間鍵生成
部によって生成された拡大鍵と所定の定数とを入力し、
所定の条件に従って入力した拡大鍵と所定の定数とのい
ずれかを上記主変換部と上記副変換部の少なくともいず
れかへ出力する鍵をスケジュールする鍵スケジュール部
を備えることを特徴とする。
【００２２】上記副変換部は、データの線形によるデー
タ変換を行うデータ正変換部（ＦＬ）と上記データ正変
換部（ＦＬ）と逆のデータ変換を行うデータ逆変換部
（ＦＬ -1）との少なくともいずれかを有し、上記データ
正変換部（ＦＬ）と上記データ逆変換部（ＦＬ-1）との
少なくともいずれかは、データ変換を行うとともに、上
記制御部が転送信号を出力した場合には、上記制御部が
出力した転送信号を入力し、入力した転送信号にしたが
ってデータと鍵との少なくともいずれかをデータ変換せ
ずに転送することを特徴とする。
【００２３】上記制御部は、入力された鍵を転送する転
送信号として鍵転送信号である鍵トランスファ信号とマ
スク信号とを出力し、上記データ正変換部（ＦＬ）と上
記データ逆変換部（ＦＬ-1）との少なくともいずれか
は、上記制御部によって出力された鍵トランスファ信号
とマスク信号とを入力した場合には、入力した鍵トラン
スファ信号によって入力されたデータを無効とするとと
もに、入力されたマスク信号によって入力された鍵を通
過させることで鍵を転送することを特徴とする。
【００２４】上記制御部は、入力されたデータを転送す
る転送信号としてデータ転送信号であるデータトランス
ファ信号を出力し、上記データ正変換部（ＦＬ）と上記
データ逆変換部（ＦＬ-1）との少なくともいずれかは、
上記制御部によって出力されたデータトランスファ信号
を入力した場合には、入力したデータトランスファ信号
によって入力された鍵を無効とするとともに、入力され
たデータを通過させることでデータを転送することを特
徴とする。
【００２５】上記副変換部は、データの線形によるデー
タ変換を行うデータ正変換と上記データ正変換とは逆の
データ変換を行うデータ逆変換とを同一の回路を共用し
て行う１／２副変換部を有し、１／２副変換部によって
データをデータ変換するとともに、上記制御部が転送信
号を出力した場合には、上記制御部が出力した転送信号
を入力し、入力した転送信号にしたがって鍵とデータの
少なくともいずれかを転送することを特徴とする。
【００２６】上記副変換部は、データの線形によるデー
タ変換を行うデータ正変換部（ＦＬ）と上記データ正変
換部（ＦＬ）と逆のデータ変換を行うデータ逆変換部
（ＦＬ -1）とを有し、上記データ正変換部（ＦＬ）と上
記データ逆変換部（ＦＬ-1）とを直列に配置し、上記デ
ータ正変換部（ＦＬ）と上記データ逆変換部（ＦＬ-1）
とのいずれか一方は、上記データ正変換部（ＦＬ）と上
記データ逆変換部（ＦＬ-1）とのいずれか他方によって
データ変換されたデータか、転送された鍵か、転送され
たデータか、のいずれかを入力し、入力したデータ変換
されたデータか、転送された鍵か、転送されたデータ
か、のいずれかを使用してデータ変換か鍵の転送かデー
タの転送のいずれかを行うことを特徴とする。
【００２７】上記データ変換装置は、１２８ビットか１
９２ビットか２５６ビットのいずれかの鍵を入力し、入
力した鍵を使用して入力したデータをデータ変換するこ
とを特徴とする。
【００２８】この発明に係るデータ変換方法は、鍵とデ
ータとを入力し、入力した鍵を使用して少なくとも入力
したデータの暗号化とデータの復号のいずれかのデータ
変換を行うデータ変換方法であって、上記データ変換方
法は、鍵とデータとのいずれかを転送する場合に、入力
した鍵と入力したデータとのいずれかを転送することを
指示している転送信号を出力し、入力した鍵を使用して
データを変換することにより少なくともデータの暗号化
とデータの復号のいずれかのデータ変換を行うととも
に、上記出力された転送信号を入力した場合には入力し
た鍵と入力したデータの少なくともいずれかをデータ変
換せずに転送することを特徴とする。
【００２９】この発明に係るデータ変換プログラムは、
鍵とデータとを入力し、入力した鍵を使用して入力した
データの暗号化とデータの復号の少なくともいずれかの
データ変換を行うデータ変換プログラムであって、上記
データ変換プログラムは、鍵とデータとのいずれかを転
送する場合に、入力した鍵と入力したデータとのいずれ
かを転送することを指示している転送信号を出力する処
理と、入力した鍵を使用してデータを変換することによ
り少なくともデータの暗号化とデータの復号のいずれか
のデータ変換を行うとともに、上記出力された転送信号
を入力した場合には入力した鍵と入力したデータの少な
くともいずれかをデータ変換せずに転送する処理とをコ
ンピュータに実行させることを特徴とする。
【００３０】この発明に係るデータ変換プログラムを記
録したコンピュータ読み取り可能な記録媒体は、鍵とデ
ータとを入力し、入力した鍵を使用して入力したデータ
の暗号化とデータの復号の少なくともいずれかのデータ
変換を行うデータ変換プログラムを記録したコンピュー
タ読み取り可能な記録媒体であって、上記データ変換プ
ログラムを記録したコンピュータ読み取り可能な記録媒
体は、鍵とデータとのいずれかを転送する場合に、入力
した鍵と入力したデータとのいずれかを転送することを
指示している転送信号を出力する処理と、入力した鍵を
使用してデータを変換することにより少なくともデータ
の暗号化とデータの復号のいずれかのデータ変換を行う
とともに、上記出力された転送信号を入力した場合には
入力した鍵と入力したデータの少なくともいずれかをデ
ータ変換せずに転送する処理をコンピュータに実行させ
るためのデータ変換プログラムを記録したコンピュータ
読み取り可能な記録媒体であることを特徴とする。
【００３１】上記データ変換装置は、さらに、鍵を生成
する鍵生成部を備え、上記鍵生成部は、さらに、秘密鍵
を入力し、入力した秘密鍵から中間鍵を生成し、生成し
た中間鍵から上記主変換部と上記副変換部とを用いて出
力鍵を生成する中間鍵生成部を備えることを特徴とする
請求項１に記載されたデータ変換装置。
【００３２】上記中間鍵生成部は、６つの鍵を入力し、
入力した６つの鍵から１つの鍵を選択する６−１ＫＬセ
レクタと、前記６−１ＫＬセレクタから選択された１つ
の鍵を中間鍵として保持する鍵ＫＬレジスタと、６つの
鍵から１つの鍵を選択する６−１ＫＡセレクタと、６−
１ＫＡセレクタから選択された１つの鍵を出力鍵として
保持する鍵ＫＡレジスタと、を有し、上記６−１ＫＬセ
レクタは、秘密鍵を入力し、入力された秘密鍵と、上記
鍵ＫＬレジスタに保持された中間鍵と、上記鍵ＫＬレジ
スタに保持された中間鍵とから４つの異なるシフト数で
各々巡回ビットシフトさせた４つの鍵とからなる６つの
鍵を入力し、入力した６つの鍵から１つの鍵を選択し、
上記鍵ＫＬレジスタは、上記６−１ＫＬセレクタによっ
て選択された鍵を中間鍵として保持し、上記６−１ＫＡ
セレクタは、上記主変換部と上記副変換部とを用いて生
成された出力鍵を入力し、入力した出力鍵と、上記鍵Ｋ
Ａレジスタに保持された出力鍵と、上記鍵ＫＡレジスタ
に保持された出力鍵から４つの異なるシフト数で各々巡
回ビットシフトさせた４つの鍵と、からなる６つの鍵を
入力し、入力した６つの鍵から１つの鍵を選択し、上記
鍵ＫＡレジスタは、上記６−１ＫＡセレクタによって選
択された鍵を出力鍵として保持することを特徴とする。
【００３３】上記中間鍵生成部は、２つの鍵から１つの
鍵を選択する２−１セレクタと、４つの鍵から１つの鍵
を選択する４−１セレクタと、３つの鍵から１つの鍵を
選択する３−１ＫＬセレクタと、３−１ＫＬセレクタか
ら選択された鍵を中間鍵として保持する鍵ＫＬレジスタ
と、３つの鍵から１つの鍵を選択する３−１ＫＡセレク
タと、３−１ＫＡセレクタから選択された鍵を出力鍵と
して保持する鍵ＫＡレジスタとを有し、上記２−１セレ
クタは、上記鍵ＫＬレジスタに保持された中間鍵と、上
記鍵ＫＡレジスタに保持された出力鍵とから１つの鍵を
選択し、上記４−１セレクタは、上記２−１セレクタに
よって選択された鍵から４つの異なるシフト数で各々巡
回ビットシフトさせた４つの鍵を入力し、入力した４つ
の鍵から１つの鍵を選択し、上記３−１ＫＬセレクタ
は、秘密鍵を入力し、入力された秘密鍵と、上記４−１
セレクタによって選択された鍵と、上記鍵ＫＬレジスタ
に保持された中間鍵とからなる３つの鍵を入力し、入力
した３つの鍵から１つの鍵を選択し、上記鍵ＫＬレジス
タは、上記３−１ＫＬセレクタによって選択された鍵を
中間鍵として保持し、上記３−１ＫＡセレクタは、上記
主変換部と上記副変換部とを用いて生成された出力鍵を
入力し、入力した出力鍵と、上記４−１セレクタによっ
て選択された鍵と、上記鍵ＫＡレジスタに保持された出
力鍵とからなる３つの鍵を入力し、入力した３つの鍵か
ら１つの鍵を選択し、上記鍵ＫＡレジスタは、上記３−
１ＫＡセレクタによって選択された鍵を出力鍵として保
持することを特徴とする。
【００３４】上記中間鍵生成部は、２つの鍵から１つの
鍵を選択する２−１ＫＬセレクタと、２−１ＫＬセレク
タから選択された鍵を保持する鍵ＫＬレジスタと、２つ
の鍵から１つの鍵を選択する２−１ＫＡセレクタと、２
−１ＫＡセレクタから選択された鍵を保持する鍵ＫＡレ
ジスタと、２つの鍵から１つの鍵を選択する２−１セレ
クタと、８つの鍵から１つの鍵を選択する８−１セレク
タとを有し、上記２−１ＫＬセレクタは、秘密鍵を入力
し、入力した秘密鍵と上記鍵ＫＬレジスタに保持された
鍵とから１つの鍵を選択し、上記２−１ＫＡセレクタ
は、上記主変換部と上記副変換部とを用いて生成された
出力鍵を入力し、入力した出力鍵と上記鍵ＫＡレジスタ
に保持された鍵とから１つの鍵を選択し、上記２−１セ
レクタは、上記２−１ＫＬセレクタと上記２−１ＫＡセ
レクタとによって選択された２つの鍵から１つの鍵を選
択し、上記８−１セレクタは、上記２−１セレクタによ
って選択された鍵から８つの異なるシフト数で各々巡回
ビットシフトさせた８つの鍵を入力し、入力した８つ鍵
から１つ鍵を選択することを特徴とする。
【００３５】この発明に係るデータ変換装置は、データ
をデータ変換するデータ攪拌部を備えるデータ変換装置
であって、上記データ攪拌部は、データを入力し、入力
したデータを非線形にデータ変換する主変換部と入力し
たデータを線形にデータ変換する副変換部とを並列に備
え、上記主変換部は、鍵とデータとを入力し、入力した
鍵を使用して非線形にデータ変換を行うための関数であ
るＦ関数に基づいて入力したデータを非線形にデータ変
換し、非線形変換したデータを出力し、上記副変換部
は、鍵とデータとを入力し、入力した鍵を使用して入力
したデータを線形変換し、線形変換したデータを出力
し、上記主変換部と上記副変換部とは、上記主変換部に
よるデータ変換と上記副変換部によるデータ変換とを繰
り返し行うことにより少なくともデータの暗号化とデー
タの復号のいずれかのデータ変換を行うことを特徴とす
る。
【００３６】上記主変換部は、入力した鍵を使用して入
力したデータをＦ関数に基づいて非線形にデータ変換
し、データ変換したデータを出力することを複数回繰り
返すＦ関数部を備えることを特徴とする。
【００３７】上記Ｆ関数部は、入力した鍵を使用して入
力したデータを１／２XＦ関数（Ｘ≧０）に基づいて非
線形にデータ変換し、データ変換したデータを出力する
ことを２X回繰り返すことによりＦ関数に基づいた非線
形データ変換を１回分完了し、完了したデータを出力す
ることを複数回繰り返すことによりＦ関数に基づいた非
線形データ変換を複数回行うことを特徴とする。
【００３８】上記Ｆ関数部は、上位データと下位データ
とに分割されたデータのいずれか一方を入力し、入力し
たデータを非線形にデータ変換し、データ変換した上位
データと下位データのいずれか一方を出力し、出力した
上位データと下位データのいずれか一方と上位データと
下位データのいずれか他方とを排他的論理和演算し、排
他的論理和演算したデータと、上記Ｆ関数部に入力され
なかった上位データと下位データとのいずれか他方とを
入れ替えて出力することを特徴とする。
【００３９】上記データ変換装置は、さらに、鍵を生成
する鍵生成部を備え、上記鍵生成部は、さらに、秘密鍵
を入力し、入力した秘密鍵から中間鍵を生成し、生成し
た中間鍵から上記主変換部と上記副変換部とを用いて出
力鍵を生成する中間鍵生成部を備えることを特徴とす
る。
【００４０】上記鍵生成部は、さらに、上記中間鍵生成
部によって生成された中間鍵と出力鍵と所定の定数とを
入力し、入力した中間鍵と出力鍵と所定の定数とから所
定の条件に従って上記主変換部と上記副変換部とが行う
データ変換に用いる鍵をスケジュールする鍵スケジュー
ル部を備え、上記副変換部と上記主変換部とは、上記鍵
スケジュール部によってスケジュールされた鍵を各々入
力し、各々入力した鍵に基づいて各々に入力されたデー
タのデータ変換を行うことを特徴とする。
【００４１】上記中間鍵生成部は、６つの鍵を入力し、
入力した６つの鍵から１つの鍵を選択する６−１ＫＬセ
レクタと、前記６−１ＫＬセレクタから選択された１つ
の鍵を中間鍵として保持する鍵ＫＬレジスタと、６つの
鍵から１つの鍵を選択する６−１ＫＡセレクタと、６−
１ＫＡセレクタから選択された１つの鍵を出力鍵として
保持する鍵ＫＡレジスタと、を有し、上記６−１ＫＬセ
レクタは、秘密鍵を入力し、入力された秘密鍵と、上記
鍵ＫＬレジスタに保持された中間鍵と、上記鍵ＫＬレジ
スタに保持された中間鍵とから４つの異なるシフト数で
各々巡回ビットシフトさせた４つの鍵とからなる６つの
鍵を入力し、入力した６つの鍵から１つの鍵を選択し、
上記鍵ＫＬレジスタは、上記６−１ＫＬセレクタによっ
て選択された鍵を中間鍵として保持し、上記６−１ＫＡ
セレクタは、上記主変換部と上記副変換部とを用いて生
成された出力鍵を入力し、入力した出力鍵と、上記鍵Ｋ
Ａレジスタに保持された出力鍵と、上記鍵ＫＡレジスタ
に保持された出力鍵から４つの異なるシフト数で各々巡
回ビットシフトさせた４つの鍵と、からなる６つの鍵を
入力し、入力した６つの鍵から１つの鍵を選択し、上記
鍵ＫＡレジスタは、上記６−１ＫＡセレクタによって選
択された鍵を出力鍵として保持することを特徴とする。
【００４２】上記中間鍵生成部は、２つの鍵から１つの
鍵を選択する２−１セレクタと、４つの鍵から１つの鍵
を選択する４−１セレクタと、３つの鍵から１つの鍵を
選択する３−１ＫＬセレクタと、３−１ＫＬセレクタか
ら選択された鍵を中間鍵として保持する鍵ＫＬレジスタ
と、３つの鍵から１つの鍵を選択する３−１ＫＡセレク
タと、３−１ＫＡセレクタから選択された鍵を出力鍵と
して保持する鍵ＫＡレジスタとを有し、上記２−１セレ
クタは、上記鍵ＫＬレジスタに保持された中間鍵と、上
記鍵ＫＡレジスタに保持された出力鍵とから１つの鍵を
選択し、上記４−１セレクタは、上記２−１セレクタに
よって選択された鍵からから４つの異なるシフト数で各
々巡回ビットシフトさせた４つの鍵を入力し、入力した
４つの鍵から１つの鍵を選択し、上記３−１ＫＬセレク
タは、秘密鍵を入力し、入力された秘密鍵と、上記４−
１セレクタによって選択された鍵と、上記鍵ＫＬレジス
タに保持された中間鍵とからなる３つの鍵を入力し、入
力した３つの鍵から１つの鍵を選択し、上記鍵ＫＬレジ
スタは、上記３−１ＫＬセレクタによって選択された鍵
を中間鍵として保持し、上記３−１ＫＡセレクタは、上
記主変換部と上記副変換部とを用いて生成された出力鍵
を入力し、入力した出力鍵と、上記４−１セレクタによ
って選択された鍵と、上記鍵ＫＡレジスタに保持された
出力鍵とからなる３つの鍵を入力し、入力した３つの鍵
から１つの鍵を選択し、上記鍵ＫＡレジスタは、上記３
−１ＫＡセレクタによって選択された鍵を出力鍵として
保持することを特徴とする。
【００４３】上記中間鍵生成部は、２つの鍵から１つの
鍵を選択する２−１ＫＬセレクタと、２−１ＫＬセレク
タから選択された鍵を保持する鍵ＫＬレジスタと、２つ
の鍵から１つの鍵を選択する２−１ＫＡセレクタと、２
−１ＫＡセレクタから選択された鍵を保持する鍵ＫＡレ
ジスタと、２つの鍵から１つの鍵を選択する２−１セレ
クタと、８つの鍵から１つの鍵を選択する８−１セレク
タとを有し、上記２−１ＫＬセレクタは、秘密鍵を入力
し、入力した秘密鍵と上記鍵ＫＬレジスタに保持された
鍵とから１つの鍵を選択し、上記２−１ＫＡセレクタ
は、上記主変換部と上記副変換部とを用いて生成された
出力鍵を入力し、入力した出力鍵と上記鍵ＫＡレジスタ
に保持された鍵とから１つの鍵を選択し、上記２−１セ
レクタは、上記２−１ＫＬセレクタと上記２−１ＫＡセ
レクタとによって選択された２つの鍵から１つの鍵を選
択し、上記８−１セレクタは、上記２−１セレクタによ
って選択された鍵からから８つの異なるシフト数で各々
巡回ビットシフトさせた８つの鍵を入力し、入力した８
つ鍵から１つ鍵を選択することを特徴とする。
【００４４】上記副変換部は、データを線形変換するデ
ータ正変換部（ＦＬ）と上記データ正変換部（ＦＬ）の
変換とは逆の変換をするデータ逆変換部（ＦＬ−１）と
の少なくともいずれかを有し、上記データ正変換部（Ｆ
Ｌ）と上記データ逆変換部（ＦＬ-1）との少なくともい
ずれかによってデータをデータ変換することを特徴とす
る。
【００４５】上記副変換部は、データを線形変換するデ
ータ正変換と上記データ正変換とは逆の変換をするデー
タ逆変換とを同一の回路を共用して行う１／２副変換部
を有し、１／２副変換部によってデータをデータ変換す
ることを特徴とする。
【００４６】上記データ変換装置は、１２８ビットか１
９２ビットか２５６ビットのいずれかの鍵を入力し、入
力した鍵を使用して入力したデータの暗号化とデータの
復号のいずれかのデータ変換することを特徴とする。
【００４７】この発明に係るデータ変換方法は、データ
を線形変換にデータ変換する副変換部に並列に配置さ
れ、鍵とデータとを入力し、入力した鍵を使用して非線
形にデータ変換を行うための関数であるＦ関数に基づ
き、非線形データ変換する主変換部によって、入力した
データを非線形にデータ変換し、非線形変換したデータ
を出力することと、鍵とデータとを入力し、入力した鍵
を使用して入力したデータを上記主変換部に並列に配置
された上記副変換部によって線形変換し、線形変換した
データを出力することを、繰り返し行うことにより少な
くともデータの暗号化とデータの復号のいずれかのデー
タ変換を行うことを特徴とする。
【００４８】この発明に係るデータ変換プログラムは、
データを線形変換にデータ変換する副変換部に並列に配
置され、鍵とデータとを入力し、入力した鍵を使用して
非線形にデータ変換を行うための関数であるＦ関数に基
づき、非線形変換にデータ変換する主変換部によって、
入力したデータを非線形にデータ変換し、非線形変換し
たデータを出力する処理と、鍵とデータとを入力し、入
力した鍵を使用して入力したデータを上記主変換部に並
列に配置された上記副変換部によって線形変換し、線形
変換したデータを出力する処理とを、繰り返し行うこと
により少なくともデータの暗号化とデータの復号のいず
れかのデータ変換を行う処理をコンピュータに実行させ
ることを特徴とする。
【００４９】この発明に係るデータ変換プログラムを記
録したコンピュータ読み取り可能な記録媒体は、データ
を線形変換にデータ変換する副変換部に並列に配置さ
れ、鍵とデータとを入力し、入力した鍵を使用して非線
形にデータ変換を行うための関数であるＦ関数に基づ
き、非線形にデータ変換する主変換部によって、入力し
たデータを非線形にデータ変換し、非線形変換したデー
タを出力する処理と、鍵とデータとを入力し、入力した
鍵を使用して入力したデータを上記主変換部に並列に配
置された上記副変換部によって線形変換し、線形変換し
たデータを出力する処理とを、繰り返し行うことにより
少なくともデータの暗号化とデータの復号のいずれかの
データ変換を行う処理をコンピュータに実行させるため
のデータ変換プログラムを記録したコンピュータ読み取
り可能な記録媒体であることを特徴とする。
【００５０】
【発明の実施の形態】実施の形態１．本実施の形態に記
載するデータ変換装置ついて説明する。
【００５１】データ変換装置．図１は、本実施の形態の
データ変換装置の構成及び動作図である。本実施の形態
では、図５６及び図６０で示した「鍵ＫＬレジスタ２４
０から出力した中間鍵（鍵ＫＬ）をセレクタ３１０に入
力させるパス」「主変換部３２０から出力したデータを
セレクタ３１０に入力させるパス」が存在しない。本実
施の形態の副変換部３３０には、本来有するデータ変換
機能に加え、鍵及びデータを転送する機能が追加されて
いるためである。以下、副変換部３３０が有する鍵及び
データを転送する機能を用いた鍵生成及びデータの暗号
化／復号について説明する。他の構成及び動作は、図５
６及び図６０を用いて説明したものと同様であるので、
説明を省略する。本実施の形態では、鍵ＫＬレジスタ２
４０から出力された中間鍵（鍵ＫＬ）は、直接セレクタ
３１０に入力されず、鍵ＫＬレジスタ２４０から鍵スケ
ジュール部２１０への従来のパスを利用して、鍵スケジ
ュール部２１０を経由して副変換部３３０に入力され
る。副変換部３３０は、「データを変換するモード」と
「鍵またはデータを転送するモード」を持っているの
で、鍵を入力すると「鍵またはデータを転送するモー
ド」にモードを切り換え、入力された鍵をセレクタ３１
０に転送する。また、本実施の形態では、主変換部３２
０によって非線形変換されたデータは、直接セレクタ３
１０に入力されず、副変換部３３０に入力される。副変
換部３３０は、主変換部３２０によって非線形変換され
たデータを入力すると「鍵またはデータを転送するモー
ド」にモードを切り換え、入力されたデータをセレクタ
３１０に転送する。このような転送動作を副変換部３３
０にさせることにより、図５６及び図６０に示した上記
２つのパスを不要とすることができる。なお、前述した
ように、主変換部３２０が複数サイクルでＦ関数による
１回のデータ変換を行う場合には、一定期間保持した中
間データを主変換部３２０に入力する必要があるため、
図１では点線で示す「中間データを演算レジスタ３５０
からセレクタ３１０へ送るパス」が存在するが、主変換
部３２０が１サイクルでＦ関数による１回のデータ変換
を行う場合には、点線で示した「演算レジスタ３５０か
らセレクタ３１０へのパス」は必要ない。後述する図６
の点線で示したパスについても同様である。
【００５２】鍵生成方法．次に、中間鍵生成部４０によ
って行われる中間鍵及び出力鍵の生成方法について説明
する。図２に、中間鍵生成部４０が中間鍵から出力鍵を
生成する動作を示す。まず、中間鍵生成部４０に秘密鍵
が入力され、６−１ＫＬセレクタ２２０を経て鍵ＫＬレ
ジスタ２４０に中間鍵（鍵ＫＬ）として保持される。鍵
ＫＬレジスタ２４０に保持された秘密鍵は中間鍵（鍵Ｋ
Ｌ）として、鍵スケジュール部２１０を経由して主変換
部３２０に入力される。主変換部３２０の１段目のＦ関
数部３２１ａでは、入力された中間鍵（鍵ＫＬ）の上位
ビットが、鍵スケジュール部２１０から出力された定数
Σ１を用いて非線形変換され、ＥＸＯＲ回路３２２ａに
よって中間鍵（鍵ＫＬ）の下位ビットとの排他的論理和
がとられ、Ｆ関数部３２１ｂに入力される。Ｆ関数部３
２１ｂでも同様に、ＥＸＯＲ回路３２２ａから出力され
た鍵が、鍵スケジュール部２１０から出力された定数Σ
２を用いて非線形変換され、ＥＸＯＲ回路３２２ｂによ
って中間鍵（鍵ＫＬ）の下位ビットとの排他的論理和が
とられる。その結果、出力された鍵を鍵の上位ビットと
し、ＥＸＯＲ回路３２２ａから出力された鍵を鍵の下位
ビットとして副変換部３３０へ出力する。副変換部３３
０は、これらのデータを入力し、副変換部３３０のデー
タ正変換部５０に含まれる２つの排他的論理和演算器
（ＥＸＯＲ）と副変換部３３０のデータ逆変換部７０に
含まれる２つの排他的論理和演算器（ＥＸＯＲ）を用い
て鍵の上位ビットと鍵の下位ビットとを各々排他的論理
和演算をとり、その結果、出力されたデータを再び主変
換部３２０に入力する。主変換部３２０は、前述した主
変換部３２０の一部を使用した処理と同様に、主変換部
３２０の有するＦ関数部３２１ａとＥＸＯＲ回路３２２
ａ、Ｆ関数部３２１ｂをＥＸＯＲ回路３２２ｂとを含ん
だ２段の変換処理を行い、変換された鍵の上位ビットと
下位ビットを入れ替えて出力する。出力されたデータ
は、中間鍵生成部４０の６−１ＫＡセレクタ２３０に入
力され、鍵ＫＡレジスタ２５０に出力鍵（鍵ＫＡ）とし
て保持される。このようにして、中間鍵生成部４０は、
データの暗号化／復号処理を行う構成部分である主変換
部３２０の一部と副変換部３３０の一部を用いて中間鍵
（鍵ＫＬ）から出力鍵（鍵ＫＡ）を生成する。生成され
た中間鍵（鍵ＫＬ）の上位ビットからなる鍵ＫＬＨと下
位ビットからなる鍵ＫＬＬと、出力鍵（鍵ＫＡ）の上位
ビットからなる鍵ＫＡＨと下位ビットからなる鍵ＫＡＬ
との４つの鍵は鍵スケジュール部２１０に入力され、デ
ータの暗号化及び復号のための鍵（拡大鍵という）とし
て使用される。また、このようにして生成されたと出力
鍵（鍵ＫＡ）と中間鍵（鍵ＫＬ）とを用いて同様の処理
により、所定期間毎に新たな中間鍵及び出力鍵が生成さ
れる。
【００５３】鍵スケジュール．鍵スケジュール部２１０
の内部構成とその動作について説明する。図３は、鍵ス
ケジュール部２１０の内部構成及び動作を示した図であ
る。中間鍵生成部４０から出力された中間鍵（鍵ＫＬ）
は、上位ビットの鍵ＫＬＨと下位ビットの鍵ＫＬＬに分
割され、４−１セレクタ２１６と４−１セレクタ２１７
に入力される。中間鍵生成部４０から出力された出力鍵
（鍵ＫＡ）も同様に、鍵ＫＡＨと鍵ＫＡＬに分割され、
４−１セレクタ２１６と４−１セレクタ２１７に入力さ
れる。４−１セレクタ２１６と４−１セレクタ２１７
は、これら４つの鍵から１つの鍵を選択する。４−１セ
レクタ２１６と４−１セレクタ２１７により選択された
信号と選択された信号を１ビット右に巡回シフトさせた
信号とを２−１セレクタ２１４と２−１セレクタ２１５
に入力する。信号を１ビット右に巡回シフトさせるの
は、中間鍵生成部４０による出力鍵（鍵ＫＡ）生成時、
副変換部３３０を使用することは前述したが、この時、
副変換部３３０に含まれる巡回シフト器によって信号が
１ビット左に巡回シフトされるので、予め１ビット左に
巡回シフトされることを予想して、結果に巡回シフトの
影響が及ばないように１ビット右に巡回シフトさせたも
のである。従って、鍵スケジュール部２１０は必ず１ビ
ット右に巡回シフトする処理を施すのではなく、副変換
部３３０の巡回シフト器が信号を巡回シフトする数と方
向と考慮し、その方向と逆の方向に副変換部３３０の巡
回シフト器が巡回シフトする数だけ予め入力鍵を巡回シ
フトさせておけばよい。よって、２−１セレクタ２１４
と２−１セレクタ２１５は、これらの２つの信号から１
つの鍵に関する信号を選択するが、出力鍵（鍵ＫＡ）生
成時に副変換部３３０へ鍵を出力する場合には、必ず予
め定められたビットを巡回シフトさせた鍵を選択して、
副変換部３３０に出力する。２−１セレクタ２１４と２
−１セレクタ２１５から出力された鍵は、出力鍵（鍵Ｋ
Ａ）生成時に副変換部３３０を用いる場合に副変換部３
３０へ入力されるとともに、出力鍵（鍵ＫＡ）生成時に
主変換部３２０を用いる場合とデータの暗号化／復号処
理時に２−１セレクタ２１２に入力され、また、１バイ
ト右又は左に巡回シフトさせた鍵を２−１セレクタ２１
２に入力する。１バイト右又は左に巡回シフトさせた鍵
を２−１セレクタ２１２に入力するのは、データの暗号
化／復号処理時にＦ関数部が１／２や１／４や１／８
等、１未満のＦ関数を処理する部分から構成されている
場合に、必要になるためであるが、詳細は後述する。２
１２は、これらの２つの鍵から１つの鍵を選択し、選択
した鍵を２−１セレクタ２１１に入力する。８−１セレ
クタ２１３は、定数であるΣ１からΣ４を上位データと
下位データに分割したものを入力し、これら８つの入力
信号から１つの信号を選択し、２−１セレクタ２１１へ
入力する。２−１セレクタ２１１は、入力された２つの
信号から１つの信号を選択し、選択した信号を鍵として
主変換部３２０へ出力する。
【００５４】データの暗号化処理／復号処理．次に、デ
ータ攪拌部３０によって行われるデータの暗号化／復号
処理について説明する。図４は、データ攪拌部３０の暗
号化／復号処理の動作を示す図である。まず、Ｐ（平文
又は暗号文）が入力される。ここでは、Ｐ（平文又は暗
号文）を１２８ビット長と仮定する。入力データＰはＥ
ＸＯＲ回路３１ａに入力され、鍵生成部２０に入力さ
れ、中間鍵生成部４０と鍵スケジュール部２１０とを経
由して出力された秘密鍵（１２８ビット長）と排他的論
理和がとられる。なお、秘密鍵は、中間鍵生成部４０に
まず入力され、６−１ＫＬセレクタ２２０によって選択
され、鍵ＫＬレジスタ２４０に中間鍵（鍵ＫＬ）として
保持された後に、中間鍵（鍵ＫＬ）として鍵スケジュー
ル部２１０に入力される。共通鍵ブロック暗号処理を行
うＣＡＭＥＬＬＩＡ（カメリア）では、ＥＸＯＲ回路３
１ａとＥＸＯＲ回路３１ｂとは、副変換部３３０の有す
る排他的論理演算器を用いている。即ち、図５８に示す
ように、入力データを上位ビットの上位データと下位ビ
ットの下位データとに分割し、分割された各々のデータ
と入力された鍵とをデータ正変換部５０のＥＸＯＲ回路
５５及びＥＸＯＲ回路５６又はデータ逆変換部７０のＥ
ＸＯＲ回路７５及びＥＸＯＲ回路７６によって排他的論
理和をとり、出力する。出力されたデータは、鍵スケジ
ュール部２１０から出力された拡大鍵のいずれかを用い
て主変換部３２０と副変換部３３０とによりデータ変換
される。図４では、主変換部３２０ａ、副変換部３３０
ａ、主変換部３２０ｂ、副変換部３３０ｂ、主変換部３
２０ｃというように交互にデータ変換されている。この
ようにして変換されたデータは、副変換部３３０のＥＸ
ＯＲ回路３１ｂによって鍵スケジュール部２１０から出
力された鍵との排他的論理和をとり、Ｃ（暗号文又は復
号文）として出力する。
【００５５】ＣＡＭＥＬＬＩＡにおけるデータ攪拌部３
０で行われる、主変換部３２０と副変換部３３０による
データ変換処理の動作の詳細について図１と図４を用い
て説明する。ＥＸＯＲ回路３１ａから出力されたデータ
は上位データと下位データに分割され、各々主変換部３
２０ａに入力される。主変換部３２０ａでは、入力され
た各々のデータを非線形変換し、変換後の下位データを
上位データとして、また、変換後の上位データを下位デ
ータとして、即ち、図４に示すように上位データと下位
データを入れ替えてから副変換部３３０ａに入力する。
副変換部３３０ａでは、入力データを線形変換する。変
換したデータは、図１に示すようにセレクタ３１０に入
力され、演算レジスタ３５０に保持され、主変換部３２
０（図４では主変換部３２０ｂで表されている）に入力
される。主変換部３２０ｂと副変換部３３０ｂでは、主
変換部３２０ａ、副変換部３３０ａの処理を繰り返し、
主変換部３２０ｃで再度主変換部３２０ａと同じ処理を
繰り返す。主変換部３２０ｃからの出力データは、ＥＸ
ＯＲ回路３１ｂによって繰り返した後の出力データと鍵
スケジュール部２１０から出力された鍵データとの排他
的論理和をとり、Ｃとして出力する。ＣＡＭＥＬＬＩＡ
では、３１ｂはＥＸＯＲ回路３１ａと同様に、副変換部
３３０に含まれる排他的論理演算器を使用する。また、
ＣＡＭＥＬＬＩＡでは、主変換部３２０ａ、主変換部３
２０ｂ、３２０ｃは、同一の主変換部３２０を用いて処
理を繰り返すことによってデータ変換を行う。ただし、
同一の内部構成を持つ主変換部３２０ａと主変換部３２
０ｂと主変換部３２０ｃとを別々に持つ構成とすること
もできる。副変換部３３０ａと副変換部３３０ｂも同様
である。
【００５６】ここで、主変換部３２０が１段のＦ関数処
理部分を有する場合であって、図５７に示すように６段
のＦ関数によるデータ変換処理を行う場合、主変換部３
２０による処理を６回繰り返すことで６段のＦ関数によ
るデータ変換処理を完了することができる。これは、図
１では、主変換部３２０からセレクタ３１０と演算レジ
スタ３５０を通過して主変換部３２０に戻るパスを６回
繰り返し利用して主変換部３２０が６段のＦ関数による
データ変換処理を完了することを意味する。従って、図
５６や図６０に示す関連技術では、「主変換部３２０か
らの出力データをセレクタ３１０へ入力させるためのパ
ス」が必要であった。しかし、本実施の形態では、副変
換部３３０が後述するような転送機能を有するため、主
変換部３２０からの出力データは、副変換部３３０を転
送させてセレクタ３１０へ入力させることが可能とな
る。よって、本実施の形態のデータ変換装置では、「主
変換部３２０からの出力データを副変換部３３０によっ
て転送させてセレクタ３１０へ入力させるパス」を用い
ることにより、「主変換部３２０からの出力データをセ
レクタ３１０へ入力させるためのパス」が不要となる。
【００５７】主変換処理−主変換部３２０．主変換部３
２０の内部構成及び動作については、図５７、図６１を
用いて前述した。前述したように、主変換部３２０が持
つ構造、すなわち、入力データを上位ビットの上位デー
タと下位ビットの下位データとに分割し、分割した上位
データと下位データのいずれか一方をＦ関数によって非
線形変換し、非線形変換した上位データと下位データの
いずれか一方と、上位データと下位データのいずれか他
方とからＦ関数に入力するデータを生成し、生成したデ
ータを上記入力データとして上位データと下位データに
分割し、Ｆ関数を用いて再度変換することを繰り返すこ
とを特徴とする非線形変換処理構造をＦＥＩＳＴＥＬ構
造と呼んでいる。
【００５８】主変換処理−主変換部３２０−Ｆ関数部３
２１．次に、主変換部３２０に含まれるＦ関数部３２１
の内部構成及び動作について説明する。図５は、Ｆ関数
部３２１の内部構成及び動作を示した図である。まず、
入力データは、ＥＸＯＲ回路３２３によって拡大鍵との
排他的論理和がとられ、８分割されて、Ｓ関数３２４に
入力される。拡大鍵とは、秘密鍵から中間鍵生成部４０
によって生成される出力鍵（鍵ＫＡ）と中間鍵（鍵Ｋ
Ｌ）とを合わせた鍵をいう。秘密鍵が１２８ビット長の
ＣＡＭＥＬＬＩＡの場合には拡大鍵は２５６ビットにな
る。中間鍵（鍵ＫＬ）を上位ビットの鍵ＫＬＨと下位ビ
ットの鍵ＫＬＬに分割し、同様に、出力鍵（鍵ＫＡ）を
上位ビットの鍵ＫＡＨと下位ビットの鍵ＫＡＬに分割
し、それら４つの鍵から鍵スケジュール部２１０によっ
てスケジュールされた１つの鍵がＥＸＯＲ回路３２３に
入力される。Ｓ関数３２４は、ＧＦ（２8 ）の逆元演算
とアフィン変換を合成した関数（Ｓ１からＳ４）であ
り、バイト単位の非線形変換が行われる。変換され出力
されたデータはＰ関数３２５に入力され、線形変換を行
うＰ関数３２５によってデータの攪拌が行われた後に出
力される。
【００５９】次に、Ｆ関数部がＦ関数の１／２を処理す
る部分（１／２Ｆ関数）から構成されている場合につい
てその動作を説明する。Ｆ関数部がＦ関数の１／２を処
理する部分は、ＥＸＯＲ回路３２３とＳ4 ３２４ｅから
Ｓ1 ３２４ｈの４つのＳボックスと図５の約半分のＰ関
数部から構成される。これらの構成から、まず、上記Ｆ
関数１段分のデータ変換処理の１／２の処理を行う。次
に、もう一度同じ処理を行って、Ｆ関数１段分の処理を
完了する。１度目の処理では、鍵スケジュール部２１０
で前述したように、１バイト右又は左に巡回シフトさせ
た鍵とデータとを用いる。鍵とデータとを１バイト右又
は左に巡回シフトさせることで、Ｓ１からＳ４に配置さ
れたＳボックスの配置を変更せずにＳボックスを１バイ
ト分ずらすのと同様の効果を奏することができる。即
ち、図５に示すように、Ｓ4 ３２４ｅからＳ1 ３２４ｈ
で示すＳ1、Ｓ２、Ｓ ３、Ｓ４に配置されたＳボックス
の配置を変えずに、１バイト巡回シフトさせておいた鍵
とデータとを入力することで、Ｓ1 ３２４ａからＳ4 ３
２４ｄで示すＳ ２、Ｓ３、Ｓ４、Ｓ１にＳボックスを配
置したのと同様の処理が可能となる。このような操作に
より、２サイクルでＦ関数１段分の処理が完了する。
【００６０】主変換部３２０と副変換部３３０を逆に配
置したデータ変換装置．図６は、図１の主変換部３２０
と副変換部３３０を逆に配置したデータ変換装置の構成
および動作図である。主変換部３２０と副変換部３３０
を逆に配置したデータ変換装置の場合も図１に示すデー
タ変換装置の場合と同様に、副変換部３３０は、転送機
能を用いてデータを転送することによって主変換部３２
０に出力する。このようなパスを利用して主変換部３２
０は６段のＦ関数によるデータ変換処理を完了すること
が可能となる。従って、図５６や図６０に示す「副変換
部３３０からの出力データをセレクタ３１０へ入力させ
るためのパス」が不要となる。また、鍵ＫＬレジスタ２
４０から出力された中間鍵（鍵ＫＬ）は、直接セレクタ
３１０に入力されず、鍵ＫＬレジスタ２４０から鍵スケ
ジュール部２１０へのパスを利用して、鍵スケジュール
部２１０を経由して副変換部３３０に入力される。副変
換部３３０は、鍵を入力すると転送機能を用いて入力さ
れた鍵を主変換部３２０へ転送する。
【００６１】このような転送動作を副変換部３３０にさ
せることにより、図５６及び図６０に示した「鍵ＫＬレ
ジスタ２４０から出力した中間鍵（鍵ＫＬ）をセレクタ
３１０に入力させるパス」と、「主変換部３２０から出
力したデータをセレクタ３１０に入力させるパス」また
は「副変換部３３０から出力したデータをセレクタ３１
０に入力させるパス」、の２つのパスを不要とすること
ができる。
【００６２】主変換部３２０と副変換部３３０を並列に
配置したデータ変換装置．図７は、図１、図６と比較す
ると主変換部３２０と副変換部３３０が並列に配置され
ている点と２つの入力信号から１つの出力信号を選択す
るセレクタ３４０が存在する点で異なるデータ変換装置
を示す図である。その他の構成は、図１、図６と同様で
ある。このような構成をとるデータ変換装置では、主変
換部３２０と副変換部３３０が並列に配置されているの
で、主変換部３２０と副変換部３３０とから出力された
信号のいずれかを選択するセレクタ３４０が必要にな
る。そして、セレクタ３４０が選択し、演算レジスタ３
５０を経由した信号とＰ（平文又は暗号文）とからセレ
クタ３１０が選択した信号が、主変換部３２０と副変換
部３３０とへ入力される。しかし、出力鍵（鍵ＫＡ）生
成時、鍵ＫＬレジスタ２４０から出力された中間鍵（鍵
ＫＬ）は、直接セレクタ３１０に入力されず、鍵ＫＬレ
ジスタ２４０から鍵スケジュール部２１０へのパスを利
用して、鍵スケジュール部２１０を経由して副変換部３
３０に入力される。副変換部３３０は、鍵を入力すると
転送機能を用いて入力された鍵を主変換部３２０へ転送
する。このため、図５６及び図６０に示した「鍵ＫＬレ
ジスタ２４０から出力した中間鍵（鍵ＫＬ）をセレクタ
３１０に入力させるパス」を不要とすることができる。
また、「主変換部３２０から出力したデータをセレクタ
３１０に入力させるパス」または「副変換部３３０から
出力したデータをセレクタ３１０に入力させるパス」、
の２つのパスを不要とすることができる。
【００６３】中間鍵生成部４０の内部構成．次に、中間
鍵生成部４０の６−１ＫＬセレクタ２２０及び６−１Ｋ
Ａセレクタ２３０の内部構成について説明する。図８
は、中間鍵生成部４０の６−１ＫＬセレクタ２２０及び
６−１ＫＡセレクタ２３０の内部構成を示した図であ
る。中間鍵生成部４０において鍵ＫＬレジスタ２４０に
保持された中間鍵（鍵ＫＬ）は、鍵スケジュール部２１
０に出力されるとともに、再び６−１ＫＬセレクタ２２
０に入力される。６−１ＫＬセレクタ２２０は、内部に
６−１セレクタ２２１を持っている。６−１ＫＬセレク
タ２２０では、入力された中間鍵（鍵ＫＬ）を６−１セ
レクタ２２１に入力するとともに、中間鍵（鍵ＫＬ）を
任意の異なる４つのシフト数で巡回シフトさせた４つの
信号を６−１セレクタ２２１に入力する。例えば、図示
していないが、中間鍵を左に１７ビット、左に１５ビッ
ト、右に１７ビット、右に１５ビット、各々巡回シフト
させた４つの信号を入力する場合が考えられる。これら
中間鍵（鍵ＫＬ）と巡回シフトさせた４つの信号と秘密
鍵とを６つの入力信号として、６−１セレクタ２２１
は、６つの入力信号から１つの出力信号を選択し、選択
した出力信号を鍵ＫＬレジスタ２４０に新たな中間鍵
（鍵ＫＬ）として保持させる。出力鍵（鍵ＫＡ）から新
たな出力鍵（鍵ＫＡ）を生成する方法も、中間鍵（鍵Ｋ
Ｌ）から新たな中間鍵（鍵ＫＬ）を生成する方法と全く
同様である。
【００６４】図９は、中間鍵生成部４０の他の構成例を
示す図である。図９では、図８と比べ、４−１セレクタ
２２３で示すセレクタの共有化が図られている。即ち、
鍵ＫＬレジスタ２４０から出力された中間鍵（鍵ＫＬ）
と鍵ＫＡレジスタ２５０から出力された出力鍵（鍵Ｋ
Ａ）とを２−１セレクタ２２４に入力し、２−１セレク
タ２２４がこの２つの鍵から１つの鍵を選択し、選択さ
れた１つの鍵を４つの異なるシフト数で巡回シフトさせ
て４つの信号を生成し、それら４つの信号を４−１セレ
クタ２２３に入力する。４−１セレクタ２２３は、４つ
の信号から１つの信号を選択して、３−１ＫＬセレクタ
２２２又は３−１ＫＡセレクタ２３２に出力する。３−
１ＫＬセレクタ２２２は、４−１セレクタ２２３によっ
て選択された鍵と秘密鍵と鍵ＫＬレジスタ２４０に保持
された中間鍵（鍵ＫＬ）とから１つの鍵を選択し、新た
な中間鍵として鍵ＫＬレジスタ２４０に保持する。３−
１ＫＡセレクタ２３２も同様に、４−１セレクタ２２３
によって選択された鍵と生成された出力鍵（鍵ＫＡ）と
鍵ＫＡレジスタ２５０に保持された出力鍵（鍵ＫＡ）と
から１つの鍵を選択し、新たな出力鍵（鍵ＫＡ）として
鍵ＫＬレジスタ２４０に保持する。図８に示す構成では
２−１セレクタに換算すると１０個必要であったのに対
し、図９に示す構成では、２−１セレクタが８個のみ必
要なため、図８に示す構成の中間鍵生成部４０に比べ、
２−１セレクタを２個削減することができる。このよう
にして、回路規模の削減を図ることが可能である。な
お、図８に示す中間鍵生成部４０の構成は、全ての実施
の形態のデータ変換装置に適用することができる。ま
た、図９に示す中間鍵生成部４０の構成も全ての実施の
形態のデータ変換装置に適用することが可能である。更
に、後述する図５１に示す中間鍵生成部４０の構成も全
ての実施の形態のデータ変換装置に適用することが可能
である。
【００６５】副変換処理−副変換部３３０．次に、副変
換部３３０の内部構成及び動作について説明する。本実
施の形態では、データ正変換部５０又はデータ逆変換部
７０の少なくともいずれかが鍵転送機能を有する場合を
説明する。
【００６６】副変換処理−副変換部３３０−データ正変
換部５０が鍵転送機能を有する場合．図１０は、副変換
部３３０の内部構成及び動作を示した図である。本実施
の形態では、図５８を用いて説明した関連技術に関する
データ正変換部５０とデータ逆変換部７０の構成図に比
べ、鍵又はデータを転送する転送信号とこれらの転送信
号に伴う回路が付加されている。図１０では、データ正
変換部５０が入力鍵を転送させる機能を有している。即
ち、データ正変換部５０に鍵を転送させる転送信号を入
力し、転送信号を入力されたデータ正変換部５０は、転
送信号に従って入力された鍵を転送する。具体的には、
制御部５によって転送信号が制御され、鍵を転送させる
場合には、ＦＬ鍵トランスファ信号とＦＬマスク信号と
を出力する。データ正変換部５０は、制御部５によって
出力されたＦＬ鍵トランスファ信号とＦＬマスク信号と
を入力する。
【００６７】これらの転送信号を用いたデータ正変換部
５０による鍵の転送処理について、具体的に説明する。
鍵を転送する場合、ＦＬ鍵トランスファ信号は０にセッ
トされ、ＡＮＤ回路５１に入力される。ＡＮＤ回路５１
には、暗号化／復号の対象となるデータも入力される。
ＦＬ鍵トランスファ信号が０であるため、入力されたデ
ータは、ＡＮＤ回路５１のＡＮＤ回路により抑止され、
無効となる。即ち、入力されたデータがどんな値をとっ
ていても、ＡＮＤ回路５１の出力データは０となる。０
の値を持つＡＮＤ回路５１の出力データの上位ビットは
ＯＲ回路５３に、下位ビットはＥＸＯＲ回路５５に入力
される。一方、ＦＬマスク信号は、ＮＯＴ回路５２に入
力される。鍵を転送させる場合、制御部５は、ＦＬマス
ク信号を０にセットするため、ＮＯＴ回路５２の出力信
号は１となり、ＯＲ回路５３の出力信号は入力信号を０
と１とするため、１を出力する。ＡＮＤ回路５４は、Ｏ
Ｒ回路５３によって出力された値である１と鍵１の情報
を入力するため、ＡＮＤ回路５４の出力データは、必ず
鍵１そのものになる。ＡＮＤ回路５４によって出力され
た鍵１は、左に１ビット巡回シフトされ、ＥＸＯＲ回路
５５に入力される。鍵１自身は、図３で示す鍵スケジュ
ール部２１０において予め１ビット右に巡回シフトされ
ているため、ＡＮＤ回路５４によって出力された鍵１が
左に１ビット巡回シフトされることで転送すべき本来の
鍵１の値となる。ＥＸＯＲ回路５５には、ＡＮＤ回路５
１から出力された０の値を持つ下位ビットが入力される
ため、ＥＸＯＲ回路５５の演算によって出力されるの
は、鍵１そのものである。これが出力信号の下位ビット
なる。よって、データ正変換部５０は、ＦＬ鍵トランス
ファ信号とＦＬマスク信号とにより、鍵１をそのまま出
力信号として出力することができる。
【００６８】鍵２についても同様に、ＦＬ鍵トランスフ
ァ信号とＦＬマスク信号とによって、そのまま出力信号
として転送される。この動作について、次に説明する。
ＦＬマスク信号は、前述したとおり０である。よって、
ＡＮＤ回路５８には０とＥＸＯＲ回路５５によって出力
された鍵１が入力され、必ず０が出力される。ＯＲ回路
５７は、鍵２と０を入力するため、その出力値は必ず鍵
２となる。鍵２は、ＥＸＯＲ回路５６に入力され、ＡＮ
Ｄ回路５１が出力した上位データである０との排他的論
理和がとられるため、出力は必ず鍵２となる。これが、
これが出力信号の上位ビットなる。
【００６９】以上のようにして、ＦＬ鍵トランスファ信
号とＦＬマスク信号を入力し、鍵１と鍵２とをそのまま
転送することが可能となる。転送信号であるＦＬ鍵トラ
ンスファ信号とＦＬ鍵マスク信号を制御する制御部５
は、図１１、図１２、図１４〜図３３には図示されてい
ないが、図１０と同様に、制御部５によって制御されて
いるものである。
【００７０】副変換処理−副変換部３３０−データ逆変
換部７０が鍵転送機能を有する場合．次に、データ逆変
換部７０が入力鍵を転送する機能を持っている場合を説
明する。図１１は、データ逆変換部７０が鍵転送機能を
有している場合を示した図である。ＡＮＤ回路７１に
は、ＦＬ-1鍵トランスファ信号とデータが入力される。
前述したＦＬ鍵トランスファ信号と同様に、ＦＬ-1鍵ト
ランスファ信号は０を保持しているため、ＡＮＤ回路７
１に入力されるデータは抑止されて無効となり、ＡＮＤ
回路７１の出力データは０に固定される。前述したＦＬ
マスク信号と同様に、ＦＬ-1マスク信号は０であるた
め、ＡＮＤ回路７３に入力される信号は両方とも０にな
り、ＡＮＤ回路７３の出力データは０に固定される。Ｏ
Ｒ回路７４は、ＡＮＤ回路７３の出力データである０と
鍵３とを入力信号とするため、鍵３を出力する。ＥＸＯ
Ｒ回路７５は、ＡＮＤ回路７１からの出力データ０の上
位ビット０と鍵３とを入力するため、鍵３を出力する。
これが出力信号の上位ビットなる。また、ＯＲ回路７８
では、ＮＯＴ回路７２によってＦＬ-1マスク信号０が反
転された値１と鍵３とが入力されるため、ＯＲ回路７８
は１を出力する。ＡＮＤ回路７７は、ＯＲ回路７８から
の出力データ１と鍵４を入力するため、ＡＮＤ回路７７
の出力は鍵４となる。鍵４は、１ビット左へ巡回シフト
され、ＥＸＯＲ回路７６に入力される。ここでも、鍵４
は鍵スケジュール部２１０によって予め１ビット右へ巡
回シフトされてデータ逆変換部７０に入力されるため、
ここで１ビット左へ巡回シフトすることにより本来の鍵
４の値となる。ＥＸＯＲ回路７６には、ＡＮＤ回路７１
の出力データの下位ビットである０と鍵４とが入力され
るため、ＥＸＯＲ回路７６は鍵４を出力する。これが出
力信号の下位ビットなる。
【００７１】このようにして、データ逆変換部７０は、
ＦＬ-1鍵トランスファ信号とＦＬ-1マスク信号を転送信
号として、転送信号を入力した場合には、入力した鍵
（鍵３、鍵４）をそのまま出力することが可能となる。
【００７２】副変換処理−副変換部３３０−データ正変
換部５０とデータ逆変換部７０とが鍵転送機能を有する
場合．次に、データ正変換部５０とデータ逆変換部７０
とが入力鍵を転送する機能を持っている場合を説明す
る。図１２は、データ正変換部５０とデータ逆変換部７
０とが鍵を転送する機能を有する場合の副変換部３３０
の内部構成図である。データ正変換部５０は図１０のデ
ータ正変換部５０と、また、データ逆変換部７０は図１
１のデータ逆変換部７０と同一構成及び同一動作である
ため、内部の構成及び動作については省略する。このよ
うに、データ正変換部５０及びデータ逆変換部７０の少
なくともいずれかに鍵を転送させる機能を備えることに
より、図５６及び図６０で示した鍵ＫＬレジスタ２４０
からセレクタ３１０への鍵のパスを不要とし、鍵ＫＬレ
ジスタ２４０から鍵スケジュール部２１０を経て鍵を副
変換部３３０に入力するとともに、鍵を転送させる転送
信号を副変換部３３０へ入力して、副変換部３３０によ
り鍵をセレクタ３１０へ転送させることが可能となる。
このようなパスによる鍵の転送を可能とすることで、デ
ータ変換装置は、全体として、セレクタの数を削減する
ことができる。即ち、本実施の形態のデータ変換装置
は、小型化を実現するために、中間鍵生成部４０によっ
て拡大鍵を生成するための関数と主変換部３２０及び副
変換部３３０によるデータ変換を行う関数とを図２に示
すように共用しているが、このとき、図５６及び図６０
に示す、「鍵ＫＬレジスタ２４０からセレクタ３１０へ
入力され、演算レジスタ３５０を経て主変換部３２０に
入力される中間鍵（鍵ＫＬ）のパス」を、本実施の形態
では、「鍵ＫＬレジスタ２４０から鍵スケジュール部２
１０を経て副変換部３３０によってセレクタ３１０に転
送し、演算レジスタ３５０を経て主変換部３２０に入力
される中間鍵（鍵ＫＬ）のパス」を利用することによ
り、セレクタの増加を抑止することができる。
【００７３】このようにして、ブロック暗号処理を行う
データ変換装置のデータ攪拌部が有するセレクタの増加
を抑止し、回路全体のゲート数を減少させることによ
り、回路チップ全体の小型化及び消費電力の低減を図る
ことができる。このため、小型化と低消費電力が強く望
まれる携帯電話などのモバイル機器にも本実施の形態に
よるブロック暗号処理を行うデータ変換装置を有効に実
装することが可能となる。
【００７４】なお、図１０から図３３で入力される入力
鍵は、それぞれ異なる鍵でも、同一鍵でもよい。また、
ＦＬ鍵トランスファ信号とＦＬ-1鍵トランスファ信号
は、同一信号でもよい。また、ＦＬマスク信号とＦＬ-1
マスク信号は同一信号でもよい。
【００７５】実施の形態２．本実施の形態では、データ
正変換部５０又はデータ逆変換部７０の少なくともいず
れかがデータ転送機能を有する場合を説明する。
【００７６】副変換処理−副変換部３３０−データ正変
換部５０がデータ転送機能を有する場合．本実施の形態
では、副変換部３３０がデータを転送する機能を備えた
場合のデータ変換装置について説明する。図１３は、デ
ータ正変換部５０がデータを転送する機能を有する場合
の副変換部３３０の内部構成図である。制御部５は、デ
ータを転送する信号としてＦＬデータトランスファ信号
をデータ正変換部５０に入力する。データ正変換部５０
に入力されるＦＬデータトランスファ信号は、０の値を
持っている。この信号は、ＡＮＤ回路５９とＡＮＤ回路
６０に入力される。ＡＮＤ回路５４では、入力データの
上位ビットと鍵１とがＡＮＤ回路５４に入力される。Ａ
ＮＤ回路５４の出力データは、入力データの値によって
不特定であるが、出力データを左に１ビット巡回させた
データをＡＮＤ回路６０へ入力しても、もう一方の信号
であるＦＬデータトランスファ信号は、０の値を持って
いるため、ＡＮＤ回路６０の出力信号はＡＮＤ回路５４
の出力信号の値に関わらず０となる。ＡＮＤ回路６０の
出力データ０はＥＸＯＲ回路５５へ入力され、入力デー
タと下位ビットとの排他的論理和がとられる。ＡＮＤ回
路６０の出力が０であるため、ＥＸＯＲ回路５５では入
力されたデータの下位ビットが出力され、出力信号の下
位データとして出力される。一方、ＥＸＯＲ回路５５の
出力データは、鍵とともにＯＲ回路５７の入力信号とな
る。ここで、ＯＲ回路５７の出力信号は不特定だが、Ｆ
Ｌデータトランスファ信号が０に固定されているため、
ＡＮＤ回路５９の出力データは０となり、ＥＸＯＲ回路
５６では入力されたデータの上位ビットとＡＮＤ回路５
９の出力データである０との排他的論理和がとられるた
め、入力されたデータの上位ビットが出力され、出力信
号の上位データとして出力される。このように、データ
正変換部５０は、ＦＬデータトランスファ信号を転送信
号として入力することにより、入力されたデータを鍵の
入力によらず、そのまま出力することが可能となる。な
お、図１３のデータ逆変換部７０は、図５７で示すデー
タ逆変換部７０と同一構成を持っているため、説明を省
略する。
【００７７】副変換処理−副変換部３３０−データ逆変
換部７０がデータ転送機能を有する場合．図１４は、デ
ータ逆変換部７０がデータ転送機能を有する場合の副変
換部３３０の内部構成図を示す。データ逆変換部７０
は、データを転送するＦＬ-1データトランスファ信号を
入力する。データを転送する場合、ＦＬ-1データトラン
スファ信号は０を有するため、ＯＲ回路７４の出力信号
の値に関わらず、ＡＮＤ回路７９は０を出力する。この
ため、ＥＸＯＲ回路７５では、入力されたデータの上位
ビットがそのまま出力され、出力信号の上位データとな
る。また、ＦＬ-1データトランスファ信号はＡＮＤ回路
８０に入力されるため、ＡＮＤ回路７７の出力信号はい
かなる値をとっても、ＡＮＤ回路８０の出力信号は０と
なる。このため、入力されたデータの下位ビットはＥＸ
ＯＲ回路７６でそのまま出力され、出力信号の下位デー
タとなる。このようにして、データ逆変換部７０は、デ
ータをそのまま出力信号として転送することができる。
【００７８】副変換処理−副変換部３３０−データ正変
換部５０とデータ逆変換部７０がデータ転送機能を有す
る場合．図１５は、データ正変換部５０とデータ逆変換
部７０とがデータ転送機能を有する場合の副変換部３３
０の内部構成図である。データ正変換部５０の構成は、
図１３のデータ正変換部５０と同一構成であり、データ
逆変換部７０の構成は、図１４のデータ逆変換部７０と
同一構成である。従って、図１５に示すデータ正変換部
５０とデータ逆変換部７０とは、各々に入力されるデー
タを各々そのまま出力することが可能である。このよう
に、副変換部３３０が入力データをそのまま転送してセ
レクタ３１０へ入力させる機能を有することにより、図
５６に示す主変換部３２０の出力データをセレクタ３１
０へ転送するパスが不要となる。また、図６０に示すと
おり、主変換部３２０が１段分以下のＦ関数を有する場
合のデータ暗号化／復号処理では、主変換部３２０によ
って１段分のＦ関数の非線形変換を行うために、演算レ
ジスタ３５０が、一定期間中間データを保持する必要が
あることは前述した。これは、主変換部３２０が自分自
身のループパスを必要とすることを意味する。図６０で
は、主変換部３２０から出力された中間データがセレク
タ３１０を経て演算レジスタ３５０へ出力されるループ
パスがこれに当たる。しかし、本実施の形態のように、
副変換部３３０のデータを転送させる機能を用いれば、
上記ループパスが不要となる。即ち、主変換部３２０か
ら出力された中間データは、副変換部３３０によって転
送され、セレクタ３１０に入力されて、セレクタ３１０
が入力された中間データを選択することによって、主変
換部３２０に送られる。このデータパスを用いることに
よって、図５６や図６０に示すセレクタ３１０への入力
信号数と比べ、セレクタ３１０への入力信号数を減少さ
せることができるため、セレクタの増加を抑止、減少さ
せることが可能となる。図６、図７に示すデータ変換装
置でも同様に、主変換部３２０からセレクタ３１０への
パスが不要となり、装置の小型化が図れ、また、セレク
タ数の減少による低消費電力化を図ることが可能とな
る。なお、ＦＬデータトランスファ信号とＦＬ-1データ
トランスファ信号は、同一信号でもよい。
【００７９】実施の形態３．本実施の形態では、データ
正変換部５０又はデータ逆変換部７０の少なくともいず
れかが鍵転送機能及びデータ転送機能を有する場合を説
明する。
【００８０】副変換処理−副変換部３３０−データ正変
換部５０が鍵転送機能及びデータ転送機能を有し、デー
タ逆変換部７０が鍵転送機能を有する場合．図１６は、
データ正変換部５０が鍵転送機能とデータ転送機能とを
備え、データ逆変換部７０が鍵転送機能を備えた場合の
副変換部３３０の内部構成図である。データ逆変換部７
０の構成及び動作は、図１１で示した鍵転送機能を備え
たデータ逆変換部７０と同様であるため、ここでは説明
を省略する。データ正変換部５０の構成及び動作は、図
１０で示した鍵転送機能を備えたデータ正変換部５０
と、図１３で示したデータ転送機能を備えたデータ正変
換部５０とを組み合わせた構成である。データ正変換部
５０では、ＦＬ鍵トランスファ信号は、入力されたデー
タを抑止し、無効とする機能を有し、ＦＬマスク信号
は、入力鍵を通過させる機能を有する。また、ＦＬデー
タトランスファ信号は、入力鍵を無効にし、データを通
過させる機能を有する。従って、ＦＬ鍵トランスファ信
号とＦＬマスク信号とが鍵を転送させる転送信号として
０を保持している場合には、データの転送を行うことは
できないので、ＦＬデータトランスファ信号はデータを
転送させる転送信号として０を保持することはできな
い。同様に、ＦＬデータトランスファ信号がデータを転
送させる転送信号として０を保持している場合には、鍵
の転送を行うことはできないので、ＦＬ鍵トランスファ
信号とＦＬマスク信号は鍵を転送させる転送信号として
０を保持することはできない。また、ＦＬ鍵トランスフ
ァ信号とＦＬマスク信号とＦＬデータトランスファ信号
とＦＬ-1鍵トランスファ信号とＦＬ-1マスク信号とがす
べて転送信号として０を保持しない場合には、データ正
変換部５０とデータ逆変換部７０とは、本来的に行うべ
き入力データの線形変換処理を行う。
【００８１】まず、データ正変換部５０が鍵を転送する
動作について説明する。データ正変換部５０は、ＦＬ鍵
トランスファ信号として０、ＦＬマスク信号として０を
入力する。データは転送しないので、ＦＬデータトラン
スファ信号は１のままである。まず、ＡＮＤ回路５１
は、ＦＬ鍵トランスファ信号によりデータを抑止し、無
効とする。鍵１は、ＡＮＤ回路５４をそのまま通過し、
１ビット左へ巡回シフトされた後、ＡＮＤ回路６０に入
力される。ＦＬデータトランスファ信号は１であるた
め、鍵１はＡＮＤ回路６０をそのまま通過し、ＥＸＯＲ
回路５５では、鍵１とＡＮＤ回路５１から出力された出
力データ０の下位ビットとの排他的論理和をとるため、
鍵１が出力信号の下位データとして出力される。鍵２
は、ＡＮＤ回路５８から出力された０によりＯＲ回路５
７を通過し、ＦＬデータトランスファ信号によりＡＮＤ
回路５９を通過し、ＥＸＯＲ回路５６でＡＮＤ回路５１
から出力された出力データ０の上位ビットとの排他的論
理和をとられるため、ＥＸＯＲ回路５６も通過して、出
力信号の上位データとなる。このようにして、データ正
変換部５０は、鍵（鍵１、鍵２）をそのまま転送させる
ことができる。
【００８２】次に、データ正変換部５０がデータを転送
する場合の動作を説明する。ＦＬデータトランスファ信
号は、入力信号を０とする。ＦＬ鍵トランスファ信号と
ＦＬマスク信号とは、１を保持したままである。ＡＮＤ
回路５１は、データを通過させ、通過したデータの下位
ビットはＥＸＯＲ回路５５に入力される。ＡＮＤ回路６
０では、入力されるＦＬデータトランスファ信号が０で
あるため、ＡＮＤ回路６０の出力は０となり、ＥＸＯＲ
回路５５に入力されたデータの下位ビットはＥＸＯＲ回
路５５を通過して、出力信号の下位データとして出力さ
れる。同様に、ＡＮＤ回路５９の出力はＦＬデータトラ
ンスファ信号が０であるため０となり、ＥＸＯＲ回路５
６に入力されたデータの上位ビットはＥＸＯＲ回路５６
を通過して出力信号の上位データとして出力される。こ
のようにして、データ正変換部５０は、データをそのま
ま転送させることができる。
【００８３】このように、ＦＬ鍵トランスファ信号やＦ
Ｌ-1鍵トランスファ信号である鍵トランスファ信号と、
ＦＬマスク信号とＦＬ-1マスク信号とからなるマスク信
号は、鍵を転送し、ＦＬデータトランスファ信号は、デ
ータを転送する。
【００８４】副変換処理−副変換部３３０−データ正変
換部５０が鍵転送機能を有し、データ逆変換部７０が鍵
転送機能及びデータ転送機能を有する場合．図１７は、
データ正変換部５０が鍵転送機能を備え、データ逆変換
部７０が鍵転送機能とデータ転送機能とを備えた場合の
副変換部３３０の内部構成図である。データ正変換部５
０の構成及び動作は、図１０で示した鍵転送機能を備え
たデータ正変換部５０と同様であるため、ここでは説明
を省略する。データ逆変換部７０の動作は、図１６で示
したデータ正変換部５０と同様の動作をするため、動作
の詳細については既に述べたので省略する。
【００８５】副変換処理−副変換部３３０−データ正変
換部５０とデータ逆変換部７０が鍵転送機能及びデータ
転送機能を有する場合．図１８は、データ正変換部５０
とデータ逆変換部７０とが各々鍵転送機能とデータ転送
機能を有する場合の副変換部３３０の構成図である。デ
ータ正変換部５０とデータ逆変換部７０とが行う転送の
動作については、既に説明したので省略する。ここで
は、鍵転送機能とデータ転送機能をデータ正変換部５０
とデータ逆変換部７０とがいずれも有するので、データ
変換装置は、高度な鍵及びデータ転送処理を行うことが
できる。
【００８６】副変換処理−副変換部３３０−データ正変
換部５０が鍵転送機能及びデータ転送機能を有する場
合．図１９では、データ正変換部５０が鍵転送機能とデ
ータ転送機能とを備え、データ逆変換部７０はこれらの
転送機能のいずれも備えていない場合の副変換部３３０
の構成図である。データ正変換部５０及びデータ逆変換
部７０の動作については、前述したので省略する。
【００８７】副変換処理−副変換部３３０−データ逆変
換部７０が鍵転送機能及びデータ転送機能を有する場
合．図２０では、データ逆変換部７０が鍵転送機能とデ
ータ転送機能とを備え、データ正変換部５０がこれらの
転送機能のいずれも備えていない場合の副変換部３３０
の構成図である。データ正変換部５０とデータ逆変換部
７０の具体的動作については、前述したので省略する。
【００８８】副変換処理−副変換部３３０−データ正変
換部５０が鍵転送機能及びデータ転送機能を有し、デー
タ逆変換部７０がデータ転送機能を有する場合．図２１
では、データ正変換部５０は、鍵転送機能とデータ転送
機能のいずれをも有し、データ逆変換部７０がデータ転
送機能のみを有する場合の副変換部３３０の構成図であ
る。データ正変換部５０とデータ逆変換部７０の各々の
動作については、前述したので省略する。
【００８９】副変換処理−副変換部３３０−データ逆変
換部７０が鍵転送機能及びデータ転送機能を有し、デー
タ正変換部５０がデータ転送機能を有する場合．図２２
は、データ正変換部５０がデータ転送機能を備え、デー
タ逆変換部７０が鍵転送機能とデータ転送機能とを備え
る場合の副変換部３３０の構成図である。データ正変換
部５０とデータ逆変換部７０の各々の動作については、
前述したので省略する。
【００９０】副変換処理−副変換部３３０−データ正変
換部５０がデータ転送機能を有し、データ逆変換部７０
が鍵転送機能を有する場合．図２３は、データ正変換部
５０がデータ転送機能を備え、データ逆変換部７０が鍵
転送機能を備えた場合の副変換部３３０の構成図であ
る。各動作については、前述したので省略する。
【００９１】副変換処理−副変換部３３０−データ正変
換部５０が鍵転送機能を有し、データ逆変換部７０がデ
ータ転送機能を有する場合．図２４は、データ正変換部
５０が鍵転送機能を備え、データ逆変換部７０がデータ
転送機能を備えた場合の副変換部３３０の構成図であ
る。各動作については、前述したので省略する。
【００９２】副変換処理−副変換部３３０−データ逆変
換部７０とデータ正変換部５０とをシリアルに接続−デ
ータ正変換部５０とデータ逆変換部７０がデータ転送機
能を有する場合．図２５は、データ逆変換部７０とデー
タ正変換部５０とをシリアルに接続し、データ逆変換部
７０がデータ転送機能を備え、データ正変換部５０もデ
ータ転送機能を備えた場合の構成図である。それぞれの
内部動作は、前述したので省略する。図２５に示す構成
では、データ逆変換部７０によって転送されたデータが
データ正変換部５０に入力され、データ正変換部５０に
よって更に転送される出力信号として出力される。この
ように、データ逆変換部７０とデータ正変換部５０とを
シリアルに配置し、接続することによって、データ正変
換部５０とデータ逆変換部７０とによるデータの線型変
換だけでなく、データ逆変換部７０のみ又はデータ正変
換部５０のみによるデータの線型変換が可能である。即
ち、データ逆変換部７０によってデータの線型変換した
データをデータ正変換部５０に入力し、データ正変換部
５０では、入力したデータを線形変換することなく転送
することが可能である。また、データ逆変換部７０で、
入力したデータをデータ正変換部５０に転送し、データ
正変換部５０でのみデータを線型変換することが可能で
ある。従って、データ正変換部５０のみ又はデータ逆変
換部７０のみでデータの変換をしたい場合に有効な構成
である。このような効果は、後述する図２６〜図３０で
示す副変換部３３０でも同様に奏することができる。
【００９３】副変換処理−副変換部３３０−データ正変
換部５０とデータ逆変換部７０とをシリアルに接続−デ
ータ正変換部５０とデータ逆変換部７０がデータ転送機
能を有する場合．図２６は、図２５のデータ正変換部５
０とデータ逆変換部７０とが上下入れ替わっている場合
の副変換部３３０の構成を示す。動作及び効果は、図２
５に示す副変換部３３０と同様であるので省略する。
【００９４】副変換処理−副変換部３３０−データ正変
換部５０とデータ逆変換部７０とをシリアルに接続−デ
ータ正変換部５０が鍵転送機能及びデータ転送機能を有
し、データ逆変換部７０がデータ転送機能を有する場
合．図２７は、図２６のデータ正変換部５０に更に鍵転
送機能を付加した副変換部３３０の構成図である。デー
タ正変換部５０とデータ逆変換部７０の内部構成及び動
作は、前述したので省略する。
【００９５】副変換処理−副変換部３３０−データ逆変
換部７０とデータ正変換部５０とをシリアルに接続−デ
ータ正変換部５０が鍵転送機能及びデータ転送機能を有
し、データ逆変換部７０がデータ転送機能を有する場
合．図２８は、図２７のデータ正変換部５０とデータ逆
変換部７０とが上下入れ替わっている場合の副変換部３
３０の構成を示す。データ正変換部５０とデータ逆変換
部７０の内部構成及び動作は、前述したので省略する。
【００９６】副変換処理−副変換部３３０−データ正変
換部５０とデータ逆変換部７０とをシリアルに接続−デ
ータ正変換部５０がデータ転送機能を有し、データ逆変
換部７０が鍵転送機能及びデータ転送機能を有する場
合．図２９は、図２６に示す構成にデータ逆変換部７０
の鍵転送機能を追加した構成図である。データ正変換部
５０とデータ逆変換部７０の構成及び動作は、前述した
ので省略する。
【００９７】副変換処理−副変換部３３０−データ逆変
換部７０とデータ正変換部５０とをシリアルに接続−デ
ータ正変換部５０がデータ転送機能を有し、データ逆変
換部７０が鍵転送機能及びデータ転送機能を有する場
合．図３０は、図２９のデータ正変換部５０とデータ逆
変換部７０とが上下入れ替わっている場合の副変換部３
３０の構成を示す。内部構成及び動作は、前述したので
省略する。
【００９８】このように、ＦＬ鍵トランスファ信号及び
ＦＬ-1鍵トランスファ信号は、入力されたデータを抑止
し、無効とする機能を有し、ＦＬマスク信号及びＦＬ-1
マスク信号は、入力鍵を通過させる機能を有する。ま
た、ＦＬデータトランスファ信号とＦＬ-1データトラン
スファ信号とは、入力鍵を無効にし、データを通過させ
る機能を有する。以上の６つの信号は全て転送信号であ
り、これらの転送信号が入力されない場合には、関連技
術に示すとおり、データ正変換部５０とデータ逆変換部
７０とは、本来的に行うデータの線形変換を行う。
【００９９】副変換処理−副変換部３３０−データ正変
換部５０とデータ逆変換部７０とをシリアルに接続−デ
ータ正変換部５０とデータ逆変換部７０が鍵転送機能及
びデータ転送機能を有する場合．図６２は、図２７に示
すデータ正変換部５０の構成と、図２９に示すデータ逆
変換部７０の構成からなる。即ち、シリアルに接続され
たデータ正変換部５０とデータ逆変換部７０とは、両方
とも、鍵転送機能及びデータ転送機能を有している。デ
ータ正変換部５０とデータ逆変換部７０の構成及び動作
は、前述したので省略する。
【０１００】副変換処理−副変換部３３０−データ逆変
換部７０とデータ正変換部５０とをシリアルに接続−デ
ータ正変換部５０と、データ逆変換部７０が鍵転送機能
及びデータ転送機能を有する場合．図６３は、図６２の
データ正変換部５０とデータ逆変換部７０とが上下入れ
替わっている場合の副変換部３３０の構成を示す。内部
構成及び動作は、前述したので省略する。
【０１０１】実施の形態４．本実施の形態では、データ
正変換部５０とデータ逆変換部７０とを共用の回路とし
た１／２副変換部９０に鍵及びデータの転送機能を付加
した構成及びその動作について説明する。
【０１０２】副変換処理−副変換部３３０−１／２副変
換部９０が鍵転送機能及びデータ転送機能を有する場
合．図３１は、１／２副変換部９０に鍵転送機能及びデ
ータ転送機能を付加した場合の副変換部３３０の構成図
である。関連技術で示した図５９に対し、鍵トランスフ
ァ信号、マスク信号、データトランスファ信号が付加さ
れている。また、これらの転送信号の入力に伴い、鍵と
データとを転送するための回路が付加されている。ま
ず、切換信号は、データ正変換部５０とデータ逆変換部
７０とを切り換える信号である。２−１セレクタ９９ａ
に入力されたＡ信号とＥ信号から切換信号によってＡ信
号が選択され、出力信号Ｂとして出力され、２−１セレ
クタ９９ｂに入力されたＣ信号とＦ信号から切換信号に
よってＣ信号が選択され、出力信号Ｄとして出力された
場合には、１／２副変換部９０は、データ正変換部５０
と同様のデータ変換を行う。一方、２−１セレクタ９９
ａが切換信号により出力信号ＢとしてＥ信号を選択し、
２−１セレクタ９９ｂが出力信号Ｂとして切換信号によ
りＦ信号を選択した場合には、１／２副変換部９０は、
データ逆変換部７０と同一のデータ変換を行う。
【０１０３】切換信号によって１／２副変換部９０がデ
ータ正変換部５０として機能する場合、図３１に示され
た動作は、図１８に示されたデータ正変換部５０の動作
と同様となる。即ち、鍵トランスファ信号は、図１８の
ＦＬ鍵トランスファ信号に対応し、マスク信号は、図１
８のＦＬマスク信号に対応し、データトランスファ信号
は、図１８のＦＬデータトランスファ信号に対応する。
また、各回路の対応としては、９８はＡＮＤ回路５１
（図１８）に対応し、９１はＥＸＯＲ回路５５（図１
８）、９５はＡＮＤ回路６０（図１８）、１０１はＡＮ
Ｄ回路５４（図１８）、９４はＯＲ回路５３（図１
８）、１００はＮＯＴ回路５２（図１８）、９６はＡＮ
Ｄ回路５８（図１８）、９２はＯＲ回路５７（図１
８）、９７はＡＮＤ回路５９（図１８）、９３はＥＸＯ
Ｒ回路５６（図１８）に対応する。このように対応する
ことで、１／２副変換部９０は、図１８のデータ正変換
部５０の機能を発揮することができる。即ち、データの
正変換を行うとともに、鍵転送信号を入力した場合に
は、入力した鍵を出力信号とすることによって、鍵（鍵
１、鍵２）を転送することが可能となる。なお、これら
の動作については、図１８のデータ正変換部５０と同様
であるので説明を省略する。
【０１０４】１／２副変換部９０が切換信号によってデ
ータ逆変換部７０として機能する場合には、図３１に示
された動作は、図１８に示されたデータ逆変換部７０の
動作と同様となる。即ち、鍵トランスファ信号は図１８
のＦＬ-1鍵トランスファ信号に対応し、マスク信号は図
１８のＦＬ-1マスク信号、データトランスファ信号は図
１８のＦＬ-1データトランスファ信号に対応する。ま
た、各回路の対応としては、９８はＡＮＤ回路７１（図
１８）に対応し、９１はＥＸＯＲ回路７６（図１８）、
９５はＡＮＤ回路８０（図１８）、１０１はＡＮＤ回路
７７（図１８）、９４はＯＲ回路７８（図１８）、９６
はＡＮＤ回路７３（図１８）、９２はＯＲ回路７４（図
１８）、９７はＡＮＤ回路７９（図１８）、９３はＥＸ
ＯＲ回路７５（図１８）に対応する。このように対応す
ることによって、１／２副変換部９０は、図１８のデー
タ逆変換部７０の機能を発揮することができる。即ち、
データの逆変換を行うとともに、鍵転送信号を入力した
場合には、入力した鍵を出力信号とすることによって、
鍵（鍵３、鍵４）を転送することが可能となる。なお、
これらの動作については、図１８のデータ逆変換部７０
と同様であるので説明を省略する。
【０１０５】副変換処理−副変換部３３０−１／２副変
換部９０がデータ転送機能を有する場合．図３２は、１
／２副変換部９０にデータ転送機能を付加した場合の副
変換部３３０の構成図である。図３１と同様に、２−１
セレクタ９９ａによってＡ信号が選択され、２−１セレ
クタ９９ｂによってＣ信号が選択された場合には、１／
２副変換部９０は、図１３のデータ正変換部５０と同様
の機能を有する。この場合、データトランスファ信号
は、ＦＬデータトランスファ信号に対応する。また、切
換信号によって２−１セレクタ９９ａではＥ信号が選択
され、２−１セレクタ９９ｂではＦ信号が選択された場
合には、１／２副変換部９０は、図１４のデータ逆変換
部７０と同様の機能を有する。この場合、データトラン
スファ信号は、ＦＬ-1データトランスファ信号に対応す
る。このような１／２副変換部９０の構成により、１／
２副変換部９０は、データを変換するとともに、データ
を転送する転送信号を入力した場合には、データを変換
せずに出力することによって、転送処理を行うことが可
能となる。なお、これらの動作については、前述したの
で説明を省略する。
【０１０６】副変換処理−副変換部３３０−１／２副変
換部９０が鍵転送機能を有する場合．図３３は、１／２
副変換部９０に鍵転送機能を付加した場合の副変換部３
３０の構成図である。図３１と同様に、２−１セレクタ
９９ａによってＡ信号が選択され、２−１セレクタ９９
ｂによってＣ信号が選択された場合には、１／２副変換
部９０は、図１０のデータ正変換部５０と同様の機能を
有する。この場合、鍵トランスファ信号及びマスク信号
は、ＦＬ鍵トランスファ信号及びＦＬマスク信号に対応
する。また、切換信号によって２−１セレクタ９９ａで
はＥ信号が選択され、２−１セレクタ９９ｂではＦ信号
が選択された場合には、１／２副変換部９０は、図１１
のデータ逆変換部７０と同様の機能を有する。この場
合、鍵トランスファ信号及びマスク信号は、ＦＬ-1鍵ト
ランスファ信号及びＦＬ-1マスク信号に対応する。この
ような１／２副変換部９０の構成により、１／２副変換
部９０は、データを変換するとともに、鍵を転送する転
送信号を入力した場合には、鍵を変換せずに出力するこ
とによって、転送処理を行うことが可能となる。なお、
これらの動作については、前述したので説明を省略す
る。
【０１０７】本実施の形態で示すように、データ正変換
部５０とデータ逆変換部７０とを共用の回路として構成
する１／２副変換部９０が鍵を転送する機能とデータを
転送する機能とを備えることにより、副変換部３３０の
小型化と前述したような鍵のパス及びデータパスを不要
とすることによるセレクタの増加防止により、データ変
換装置全体を小型化することができる。
【０１０８】以上、実施の形態１から実施の形態４に開
示したブロック暗号を行うデータ変換装置は、ＣＡＭＥ
ＬＬＩＡの構成を中心に説明した。しかし、上記で説明
した転送機能をもつ副変換部３３０は、ＣＡＭＥＬＬＩ
ＡやＭＩＳＴＹ（ミスティ）やＫＡＳＵＭＩ（カスミ）
など、ブロック暗号を行うデータ変換装置に適用するこ
とができる。
【０１０９】以上に説明した図１または図６または図７
に示すデータ変換装置では、セレクタ３１０を構成する
２−１セレクタを１つ又は２つとすることが可能であ
る。これと比較して、前述した関連技術を示すデータ変
換装置では、図５６に示すように、４つの信号から１つ
の出力信号を選択するために、２−１セレクタが３つ必
要となる。さらに、図６０によって示される１／２Ｆ関
数を用いたデータ変換装置では、３１０は、５つの入力
信号から１つの出力信号を選択するために、４つの２−
１セレクタが必要となる。従って、図１または図６また
は図７に示すデータ変換装置によれば、関連する技術に
よるデータ変換装置に比べ、データ攪拌部３０を構成す
るセレクタの数を減少させることが可能となる。
【０１１０】さらに、図７に示すデータ変換装置では、
主変換部３２０と副変換部３３０とを並列に配置したた
めに、セレクタ３４０が１つ必要となっている。セレク
タ３４０は、主変換部３２０と副変換部３３０から出力
された２つの出力信号を入力信号として入力し、２つの
入力信号から１つの入力信号を選択する２−１セレクタ
１つから構成されている。よって、図７では、セレクタ
３１０とセレクタ３４０とに必要な２−１セレクタは２
つとなる。従って、図７に示すデータ変換装置において
も、関連する技術によるデータ変換装置に比べ、データ
攪拌部３０を構成するセレクタの数を減少させることが
可能となる。
【０１１１】実施の形態５．本実施の形態では、ブロッ
ク暗号処理を行うＣＡＭＥＬＬＩＡにおいて、主変換部
３２０と副変換部３３０とを並列に実装したＣＡＭＥＬ
ＬＩＡについて説明する。
【０１１２】ＣＡＭＥＬＬＩＡは、ブロック長が１２８
ビットであり、鍵長は１２８ビット，１９２ビット，２
５６ビットが利用できる。
【０１１３】アルゴリズムの構成は、上述した特徴を持
つＦＥＩＳＴＥＬ構造であり、基本的に暗号化及び復号
処理は、同一のハードウエアまたはソフトウエアで実現
可能である。Ｆ関数は、鍵長に依存し、１２８ビット鍵
の場合は１８段（図３４の主変換部３２０の６段×
３）、１９２ビット及び２５６ビットの場合は、図５４
及び図５５に示すように２４段となる。図５４及び図５
５については後述する。図３４は、１２８ビット鍵のＣ
ＡＭＥＬＬＩＡの場合の暗号化処理を示す図である。即
ち、図３４では、Ｐ（平文）に対して主変換部３２０と
副変換部３３０とによるデータ変換（データの暗号化）
を行いＣ（暗号文）を出力する。図３４では、Ｆ関数６
段ごとにＦＬ（データ正変換関数）とＦＬ-1（データ逆
変換関数）とが挿入される。図３４の左側は図４のデー
タ攪拌部３０による動作として記載されているものと同
様である。即ち、図４のＥＸＯＲ回路３１ａおよびＥＸ
ＯＲ回路３１ｂは、図３４のＥＸＯＲ回路６００とＥＸ
ＯＲ回路６０１に対応し、実際には、副変換部３３０に
含まれるＥＸＯＲによって処理される。また、図３４に
示されるすべての鍵は、図４で示すように、鍵スケジュ
ール部２１０によってスケジュールされ、出力された鍵
を入力するものである。また、図３４の右側は図５７で
示す図と同様である。
【０１１４】図３５は、１２８ビット鍵のＣＡＭＥＬＬ
ＩＡの場合の復号処理を示す図である。図３５では、Ｃ
（暗号文）に対し主変換部３２０と副変換部３３０とに
よるデータ変換（データの復号）を行い、Ｐ（復号文）
を出力する。なお、図３４と図３５に示す動作は、前述
したので省略する。
【０１１５】ＣＡＭＥＬＬＩＡのＦ関数の内部について
詳細を説明する。図３６は、ＣＡＭＥＬＬＩＡのＦ関数
の内部構成図である。ＣＡＭＥＬＬＩＡのＦ関数の内部
は、ＳＰＮ構造になっており、そのデータ処理は基本的
に入力データ（１）から入力データ（８）の８ビット単
位で行われ、ＳボックスからなるＳ関数３２４とＰ関数
３２５と呼ばれる排他的論理和（ＥＸＯＲ）による線形
変換により構成される。Ｆ関数部３２１では、まず、８
ビットずつの入力データ（１）〜入力データ（８）を入
力し、入力した６４ビットの入力データに鍵（１）から
鍵（８）まで８ビットずつの合計６４ビットの鍵との排
他的論理を各々とり出力される。出力されたデータは、
Ｓ関数３２４に入力され、ＧＦ（２8 ）の逆元演算とア
フィン変換を合成したＳ関数３２４によりバイト単位に
非線形変換される。次に、Ｐ関数３２５によってデータ
を排他的論理和による線形変換し、このような動作を通
じてデータを攪拌した後、出力データ（１）〜出力デー
タ（８）として出力する。
【０１１６】ＣＡＭＥＬＬＩＡのＦ関数のデータ幅は、
６４ビットである。図３６では、Ｓ関数３２４にＳ１〜
Ｓ４のＳボックスを二組（図３６の下からＳ１、Ｓ２、
Ｓ３、Ｓ４の一組とその上の、Ｓ２、Ｓ３、Ｓ４、Ｓ１
の一組）用意している。従って、図３６に示すように、
まず、入力データ（１）から入力データ（４）について
のデータ変換を行い、次に、残りの入力データである入
力データ（５）から入力データ（８）のデータ変換を行
うことで処理することも可能である。この場合、前述し
たように、２回目のデータ変換では、Ｓ１からＳ４に順
に配置されたＳボックスを構成する回路をそのまま活用
するために、データを１バイト予め巡回シフトさせてお
き、巡回シフトさせた入力データ（５）から入力データ
（８）を入力することにより、Ｓ関数３２４の構成を変
えずに、データとＳ１からＳ４のＳボックスを対応させ
ることができる。このように、Ｆ関数は、鍵と入力デー
タとのＥＸＯＲ（排他的論理和）、４種類のＳ関数（Ｓ
１からＳ４）の２回、及び、Ｐ関数３２５による演算に
よってデータの非線形変換を実現している。ＣＡＭＥＬ
ＬＩＡの代表的な演算は、ＳＢＯＸ（ＧＦ（２8 ）上の
逆元回路＋アフィン変換）Ｓ１からＳ４のＳ関数３２４
と、Ｐ関数３２５及びデータ正変換（ＦＬ）及びデータ
逆変換（ＦＬ−１）関数であるため、簡単なブール代数
の組み合わせで実現できる。
【０１１７】次に、ＣＡＭＥＬＬＩＡの全体構成及び動
作を詳しく説明する。図３７は、ＣＡＭＥＬＬＩＡの全
体構成及び動作を示した図である。ＣＡＭＥＬＬＩＡ
は、入力される秘密鍵が１２８ビット鍵の場合は、内部
で２５６ビットに拡大し、拡大された拡大鍵を用いてデ
ータの暗号化／復号処理を行う。入力される秘密鍵が１
９２ビット及び２５６ビット鍵の場合は、内部で５１２
ビットに拡大して、データの暗号化／復号に用いるが、
１９２ビット及び２５６ビット鍵の場合については後述
する。
【０１１８】まず、ＣＡＭＥＬＬＩＡの構造的な特徴を
述べる。ＣＡＭＥＬＬＩＡのアルゴリズム全体は、主変
換部３２０によって同様のＦ関数を繰り返し演算するこ
とで実現している。また、Ｆ関数は、図３６に示す構成
をとる。また、データ攪拌部３０では、図４のＥＸＯＲ
回路３１ａとＥＸＯＲ回路３１ｂに示すように、入力デ
ータ及び出力データと鍵との排他的論理和演算（ＥＸＯ
Ｒ）を行う。これをｗｈｉｔｅｎｉｎｇと呼ぶ。また、
データ攪拌部３０では、Ｆ関数６段を有する主変換部３
２０ごとにデータ正変換（ＦＬ）とデータ逆変換（ＦＬ
-1）を有する副変換部３３０が挿入されている。これ
は、図３４及び図３５に示されている。また、前述した
とおり、拡大鍵（中間鍵＋出力鍵）は、図２に示すよう
に、生成される。以上のことから、データ正変換（Ｆ
Ｌ）とデータ逆変換（ＦＬ-1）を有する副変換部３３
０、Ｐ関数３２５、４種類のＳボックスからＣＡＭＥＬ
ＬＩＡのアルゴリズムを実現するデータ変換装置を構築
できることがわかる。また、Ｐ関数３２５は、「１２８
ビットブロック暗号Ｃａｍｅｌｌｉａアルゴリズム仕様
書」に示される表現方法に従って、表現することにより
小型化が可能である。
【０１１９】具体的には、上記仕様書により、Ｐ関数
は、以下のように表現できる。 ｚ１’＝ｚ１＋ｚ３＋ｚ４＋ｚ６＋ｚ７＋ｚ８ ｚ２’＝ｚ１＋ｚ２＋ｚ４＋ｚ５＋ｚ７＋ｚ８ ｚ３’＝ｚ１＋ｚ２＋ｚ３＋ｚ５＋ｚ６＋ｚ８ ｚ４’＝ｚ２＋ｚ３＋ｚ４＋ｚ５＋ｚ６＋ｚ７ ｚ５’＝ｚ１＋ｚ２ ＋ｚ６＋ｚ７＋ｚ８ ｚ６’＝ｚ２＋ｚ３ ＋ｚ５＋ｚ７＋ｚ８ ｚ７’＝ｚ３＋ｚ４ ＋ｚ５＋ｚ６＋ｚ８ ｚ８’＝ｚ１＋ｚ４ ＋ｚ５＋ｚ６＋ｚ７ 上記のｚ１’〜ｚ８’を求める式の「＋」は、排他的論
理和演算を示す。ｚ１からｚ８は、各々ｍＳ１，Ｓ２，
Ｓ３，Ｓ４，Ｓ５（＝Ｓ２），Ｓ６（＝Ｓ３），Ｓ７
（＝Ｓ４），Ｓ８（＝Ｓ１）からの出力である。ここ
で、ｚ５からｚ８をｚｚ２，ｚｚ３，ｚｚ４，ｚｚ１と
記述変換すると、以下のようになる。 ｚ１’＝ｚ１＋ｚ３＋ｚ４＋ｚｚ１＋ｚｚ３＋ｚｚ４ ｚ２’＝ｚ１＋ｚ２＋ｚ４＋ｚｚ１＋ｚｚ２＋ｚｚ４ ｚ３’＝ｚ１＋ｚ２＋ｚ３＋ｚｚ１＋ｚｚ２＋ｚｚ３ ｚ４’＝ｚ２＋ｚ３＋ｚ４＋ｚｚ２＋ｚｚ３＋ｚｚ４ ｚ５’＝ｚ１＋ｚ２ ＋ｚｚ１＋ｚｚ３＋ｚｚ４ ｚ６’＝ｚ２＋ｚ３ ＋ｚｚ１＋ｚｚ２＋ｚｚ４ ｚ７’＝ｚ３＋ｚ４ ＋ｚｚ１＋ｚｚ２＋ｚｚ３ ｚ８’＝ｚ１＋ｚ４ ＋ｚｚ２＋ｚｚ３＋ｚｚ４ これにより、Ｓ１からＳ４をＺ１からＺ４を出力させる
演算及びｚｚ１からｚｚ４を出力させる演算というよう
に、２クロックかけて演算することで、Ｐ関数も約半分
の回路で構成することが可能である。
【０１２０】ＣＡＭＥＬＬＩＡによるデータ変換装置を
図３７に基づいて説明する。図３７に示すＣＡＭＥＬＬ
ＩＡのデータ変換装置では、主変換部３２０と副変換部
３３０が並列に配置されている。副変換部３３０は、デ
ータ正変換部５０とデータ逆変換部７０とを有してい
る。主変換部３２０は、１／２のＦ関数から構成される
Ｆ関数部を有している。主変換部３２０がＦ関数未満の
Ｆ関数、即ち、１／２x （ｘ≧１）Ｆ関数で構成され場
合は、図６１の１／２Ｆ関数を例に挙げて説明したよう
に、１段のＦ関数をＦ関数部１３２１ａによる処理とＦ
関数部１３２１ｂによる処理の中間結果であるＥＸＯＲ
回路１３２２ａの出力結果を保持しなくてはならない。
【０１２１】一般的に、実装するＦ関数の個数を減ら
し、１段のＦ関数によるデータ変換処理を複数回のルー
プアーキテクチャで実現する方法を採用していくと、Ｆ
関数分の回路規模は減少していくが、ループを制御する
制御回路や各Ｆ関数に鍵を入力させるためのセレクタ等
の回路は増加する。このように、Ｆ関数分の回路規模と
ループを制御するための回路規模とは、トレードオフの
関係にある。従って、ＣＡＭＥＬＬＩＡのデータ変換装
置の小型化を考えた場合、実装するＦ関数の個数及び繰
り返しの回数を検討する必要がある。即ち、Ｆ関数を主
変換部３２０に１つ実装したＣＡＭＥＬＬＩＡのデータ
変換装置を実現するか、又は、Ｆ関数内のＳＢＯＸの実
装する数を削減し、１段分のＦ関数によるデータ変換を
数サイクルで演算させるのか等を充分に検討する必要が
ある。これは、１段未満のＦ関数からＦ関数部を構成す
ることにより削減される回路規模とループを構成するた
めのセレクタ等の増加による回路規模増加とのトレード
オフの検討を意味する。また、ＣＡＭＥＬＬＩＡの場
合、前述したとおり、出力鍵（鍵ＫＡ）を生成するため
に用いる関数は、データ攪拌部３０の主変換部３２０の
一部を用いる。よって、この場合にも、データ攪拌部３
０のＦ関数を利用するために追加されるセレクタ等の影
響を充分に検討する必要がある。図３６を用いて説明し
たように、ＣＡＭＥＬＬＩＡのＦ関数は、８ビット入出
力を行う４種類（Ｓ１，Ｓ２，Ｓ３，Ｓ４）のＳボック
スを２回ずつ使用している。ここでは、ＳＢＯＸを８個
実装するか、又は、４つ実装して２回繰返すか等の検討
が必要である。２００１年暗号と情報セキュリティシン
ポジウム予稿集に記載された「１２８ｂｉｔブロック暗
号のハードウェア実装について（ＩＩＩ）」より、Ｓボ
ックス１つの回路規模は、約２００ゲートであり、Ｓボ
ックスを８個から４個に４個削減すると、約８００ゲー
トの削減になる。一方、これとトレードオフの関係にあ
る繰り返しを行うための２−１セレクタが、少なくとも
３２個（約ＮＡＮＤ回路１００ゲート）必要となる。こ
れにより、Ｓボックスを８個実装するより、４個実装し
て２回繰返すことにより回路が小さくなることが予想さ
れる。従って、ＣＡＭＥＬＬＩＡのデータ変換装置のＦ
関数部３２１は、Ｓボックスを８個実装して１回のデー
タ変換を行うことが可能であるが、Ｓボックスを４個実
装して２回のデータ変換を繰り返すことにより、データ
変換を行うことも可能であり、いずれを用いてもよい。
ただし、回路規模を考慮すれば、２回のデータ変換を繰
り返す方が好ましい。
【０１２２】図３７に示すＣＡＭＥＬＬＩＡのアルゴリ
ズムを用いた場合、このシーケンスにより、中間鍵生成
部４０サイクルでデータの暗号化／復号を実現できる。
以下に、中間鍵生成部４０サイクルの処理過程を示す。
まず、ステップ１では、副変換部３３０を用いて、Ｗｈ
ｉｔｅｎｉｎｇを演算する。次に、ステップ２で、主変
換部３２０を用いて、Ｆ関数の１／２の処理（１／２Ｆ
関数）を演算する。同様にステップ３で、主変換部３２
０を用いて、残りのＦ関数の１／２の処理（１／２Ｆ関
数）を演算する。ステップ４〜ステップ１３では、ステ
ップ２〜ステップ３を５回行う。ステップ１４では、副
変換部３３０のデータ正変換（ＦＬ）とデータ逆変換
（ＦＬ−１）関数を演算することによりデータの変換を
行う。さらに、ステップ１５〜ステップ２７で、ステッ
プ２〜ステップ１４を繰り返す。さらに、ステップ２８
〜ステップ３９で、ステップ２〜ステップ１３を繰り返
す。最後にステップ４０で、ステップＳ１と同様のＷｈ
ｉｔｅｎｉｎｇを演算する。ここで、ステップ１は、図
４のＥＸＯＲ回路３１ａによる演算を示し、ステップ４
０は図４のＥＸＯＲ回路３１ｂによる演算を示してい
る。即ち、ＥＸＯＲ回路３１ａとＥＸＯＲ回路３１ｂと
は、副変換部３３０に備えられたデータ正変換部５０と
データ逆変換部７０の有するＥＸＯＲを使用して演算を
行う。なお、鍵生成部２０の構成及び動作は、前述した
と同様であるので説明を省略する。
【０１２３】上述したステップ２及びステップ３では、
主変換部３２０により２サイクルで１つのＦ関数による
データ変換を行う。このデータ処理について、図３７と
図６４とを用いて、具体的な動作を説明する。図６４
は、図６１と比較すると、入力鍵として下位の鍵が最初
に入力され、上位の鍵が次に入力されて処理が実現され
る点で異なる。まず、ステップ１の具体的動作について
説明する。入力データであるＰ（平文又は復号文）は、
２−１セレクタ３１１により選択され、上位データと下
位データとに分割されて、上位データは、副変換部３３
０のデータ正変換部５０によってＷｈｉｔｅｎｉｎｇさ
れ、下位データは、副変換部３３０のデータ逆変換部７
０に入力されて、同様に、Ｗｈｉｔｅｎｉｎｇされる。
Ｗｈｉｔｅｎｉｎｇされた上位データと下位データと
は、２−１セレクタ３４０の２−１セレクタＨ３４１と
３−１セレクタＬ３４２に入力される。各々入力された
データは、２−１セレクタＨ３４１と３−１セレクタＬ
３４２により選択され、演算レジスタＨ３５１と演算レ
ジスタＬ３５２に保持される。
【０１２４】次に、ステップ２の動作について説明す
る。演算レジスタＨ３５１に保持された上位データの上
位ビットが、２−１セレクタ３１２に入力されるととも
に、上位データの下位ビットが１バイトローテートシフ
トされて、２−１セレクタ３１２に入力される。２−１
セレクタ３１２は、２つの入力データからローテートシ
フトされている下位ビットを選択し、主変換部３２０へ
出力する。選択された下位ビットを１バイトローテート
シフトすることによって、図３６に示すように、各入力
データ（５）から（８）を各Ｓボックスに適用させて入
力させることができる。主変換部３２０では、１／２Ｆ
関数を持つＦ関数部３２１により、図６４に示す１段目
の上半分のデータ変換が行われる。ここで、図３７のＦ
関数部３２１と図６４の１／２Ｆ関数からなるＦ関数部
１３２１ａ〜Ｆ関数部１３２１ｌは、同一構成をとる。
図６４に示すＦ関数部１３２１ａによるデータ変換は、
鍵１Ｌを用いて、入力された上位データのうち、下位半
数ビットをデータ変換し、変換後のデータをＥＸＯＲ回
路１３２２ａに出力する。ＥＸＯＲ回路１３２２ａは、
Ｆ関数部１３２１ａによって出力された変換後のデータ
を入力するとともに、入力された下位データとの排他的
論理和をとられる。即ち、出力されたデータ（中間デー
タ）は、主変換部３２０から３−１セレクタＬ３４２に
入力され、演算レジスタＬ３５２に保持される。これと
同時に、演算レジスタＨ３５１に保持されていたＰの上
位データが２−１セレクタ３１１を通り、副変換部３３
０の、例えば、データ正変換部５０のデータ転送を利用
してデータ転送を行い、２−１セレクタＨ３４１を経由
して、演算レジスタＨ３５１から、再び演算レジスタＨ
３５１に保持される。
【０１２５】次に、ステップ３の動作について説明す
る。図６４のＦ関数部１３２１ｂによるデータ処理は、
図３７の主変換部３２０による２サイクル目の処理で実
現される。即ち、１バイトローテートシフトさせずに、
２−１セレクタ３１２に入力した上位データの上位ビッ
トを２−１セレクタ３１２が選択し、主変換部３２０に
出力する。このような適用により、上位データの上位半
数ビットのデータがＦ関数部１３２１ｂにより非線形変
換されてＥＸＯＲ回路１３２２ｂへ出力される。ＥＸＯ
Ｒ回路１３２２ｂでは、もう一方の入力信号として、１
サイクル目で主変換部３２０が出力し、演算レジスタＬ
３５２に保持された中間データを主変換部３２０に入力
することにより、ＥＸＯＲ回路１３２２ｂへ入力する。
ＥＸＯＲ回路１３２２ｂで排他的論理和がとられた後の
出力データは、２−１セレクタＨ３４１に選択されて演
算レジスタＨ３５１に保持される。この時点で、Ｐの上
位データは、３−１セレクタＬ３４２を経由して演算レ
ジスタＬ３５２に保持されている。従って、図６４の主
変換部３２０で行われる２段目のデータ変換処理に用い
られる上位データと下位データとが演算レジスタＨ３５
１と演算レジスタＬ３５２に保持されていることとな
る。
【０１２６】ステップ４〜ステップ１３では、ステップ
２〜ステップ３を５回行う。即ち、２段目のデータ変換
をＦ関数部１３２１ｃとＥＸＯＲ回路１３２２ｃとで１
サイクル、Ｆ関数部１３２１ｄとＥＸＯＲ回路１３２２
ｄとで１サイクル、合わせて２サイクルで行う処理がス
テップ４、ステップ５の処理に相当する。３段目から６
段目の処理も、同様に行うが、これが、ステップ６〜ス
テップ１３の処理に相当する。なお、前述したように、
図６４のＦ関数部１３２１ａからＦ関数部１３２１ｌの
関数は、図３７のＦ関数部３２１の関数と同一の関数で
ある。
【０１２７】次に、ステップ１４の処理について説明す
る。これは、図３７の副変換部３３０による処理を示す
ものである。まず、演算レジスタＨ３５１と演算レジス
タＬ３５２に保持されたステップ１３の処理後の上位デ
ータと下位データとは、２−１セレクタ３１１に入力さ
れ、選択されて、上位データをデータ正変換部５０へ下
位データをデータ逆変換部７０へ入力する。データ正変
換部５０とデータ逆変換部７０とでは、入力された各々
のデータを線形変換し、データ正変換部５０による変換
データは２−１セレクタＨ３４１へ、データ逆変換部７
０による変換データは３−１セレクタＬ３４２へ入力さ
れ、各々選択されて、各々演算レジスタＨ３５１、演算
レジスタＬ３５２に保持される。
【０１２８】ステップ１５からステップ２７の処理は、
図３７の主変換部３２０の処理と副変換部３３０の処理
に該当する。ステップ２８からステップ３９の処理は、
図３７の主変換部３２０の処理に該当する。ステップ４
０では、ステップ１と同様に、副変換部３３０のＥＸＯ
Ｒを用いてＷｈｉｔｅｎｉｎｇを行う。これらの中間鍵
生成部４０ステップを経て、入力データＰが平文の場合
には、暗号化処理により暗号文Ｃが出力され、入力デー
タＰが暗号文の場合には、暗号化処理と同一回路によっ
て復号処理が行われ、復号文Ｃを出力することが可能と
なる。
【０１２９】このように、図３７に示すＣＡＭＥＬＬＩ
Ａを用いたデータ変換装置では、主変換部３２０と副変
換部３３０とを並列して配置したことにより、直列に配
置した場合に比べて、１サイクルのサイクル時間を短縮
でき、動作周波数の向上を図ることができる。
【０１３０】また、主変換部３２０と副変換部３３０と
を並列して配置したことにより、主変換部３２０を通過
しないで副変換部３３０に信号を入力できるパスと、副
変換部３３０を通過しないで主変換部３２０に信号を入
力できるパスが存在することとなったため、将来的に行
われる他の構成や他の動作の付加、削除等の変更に対
し、柔軟に対応できる。
【０１３１】また、主変換部３２０と副変換部３３０と
を直列に配置したＣＡＭＥＬＬＩＡを使用したデータ変
換装置では、上述したように複数サイクルでＦ関数によ
る１回のデータ変換を行う場合には、１サイクルで変換
対象となるデータは、入力データの一部であるため、入
力データの一部の変換データを演算レジスタ３５０に保
持し、一定期間後に副変換部３３０に送るためのパスを
データ攪拌部３０中に設けるか、または、一定期間後に
主変換部３２０を転送して副変換部３３０に送るための
転送パスを主変換部３２０中に設ける必要があった。し
かし、本実施の形態では、主変換部３２０と副変換部３
３０とを並列に配置したため、上記パスの付加や主変換
部３２０の転送パス機能の追加を不要とし、装置の回路
規模の増加を抑止することが可能となる。
【０１３２】さらに、図５９に示すデータ正変換部５０
とデータ逆変換部７０との共用回路を用いた場合には、
Ａ→Ｂ→Ｃ→Ｄ→Ｅ→Ｂ→Ｃ・・・のパスがループ回路
となる。このため、実際のＬＳＩにするときに、切換信
号の伝搬遅延の差による信号のレーシング、ノイズなど
の影響により、発信回路にならないような工夫が必要と
なる。また、このような上記ループ回路（ＦＥＥＤＢＡ
ＣＫ−ＬＯＯＰ回路）を持った回路には、論理合成ツー
ルが対応できず、効率よく論理合成が行われない、とい
う問題が生じていた。そこで、図３７では、副変換部３
３０のデータ正変換部５０とデータ逆変換部７０とを別
々に設ける構成とした。このため、上記レーシングなど
の問題を生じないデータ変換装置の構築が可能となっ
た。
【０１３３】さらに、前述したように、図３７では、副
変換部３３０の鍵及びデータの転送機能を用いること
で、鍵ＫＬレジスタ２４０からの鍵のパスと主変換部３
２０からのデータパスを不要とすることができる。この
ため、ＣＡＭＥＬＬＩＡのブロック処理を行うデータ変
換装置の更なる小型化と低消費電力化を図ることができ
る。
【０１３４】実施の形態６．次に、実施の形態６につい
て説明する。図３８は、実施の形態６のＣＡＭＥＬＬＩ
Ａのデータ変換装置の構成図である。図３７比べ、副変
換部３３０が、データ正変換部５０とデータ逆変換部７
０とを共用回路とする１／２副変換部９０により構成さ
れている点が異なる。このため、図３７の２−１セレク
タ２１５、４−１セレクタ２１７が不要となる。このよ
うに、本実施の形態のデータ変換装置では、２−１セレ
クタ２１５、４−１セレクタ２１７に必要な４つのセレ
クタと２−１セレクタ２１５によって出力された鍵を副
変換部３３０へ入力するパスが不要となる。このため、
鍵スケジュール部２１０の構成が簡略化でき、データ変
換装置の更なる小型化を図ることができる。
【０１３５】実施の形態７．図４７は、実施の形態７を
示すＣＡＭＥＬＬＩＡのデータ変換装置の構成図であ
る。本実施の形態は、図３７の構成図と比較し、主変換
部３２０のＦ関数部３２１が１／８のＦ関数から構成さ
れる部分が異なる。即ち、本実施の形態では、主変換部
３２０は、８サイクルでＦ関数１つのデータ変換を行う
こととなる。従って、図３７と比べ、図３７の２−１セ
レクタ３１２が８−１セレクタ３１５に変更されてい
る。他の構成は、図３７と同様である。
【０１３６】実施の形態８．図４８は、実施の形態８を
示すＣＡＭＥＬＬＩＡのデータ変換装置の構成図であ
る。本実施の形態では、図４７で示す実施の形態と比
べ、３３０は１／２副変換部９０を備える点で異なる。
従って、図４７に示す２−１セレクタ２１５と４−１セ
レクタ２１７が不要となる。
【０１３７】実施の形態９．本実施の形態を、図４９に
示す。図４９は、実施の形態９を示すＣＡＭＥＬＬＩＡ
のデータ変換装置の構成図である。本実施の形態では、
図３７と比べ、主変換部３２０のＦ関数部３２１が１／
４のＦ関数から構成される点で異なる。従って、図３７
の２−１セレクタ３１２が図４９では、４−１セレクタ
３１６になっている。４−１セレクタ３１６により選択
された１６ビットの入力データを使用して、Ｆ関数部３
２１により主変換部３２０は４サイクルのデータ変換を
行うことで１つのＦ関数に対するデータ変換を行う。他
の構成は、図３７と同様である。
【０１３８】実施の形態１０．図５０は、実施の形態１
０を示すＣＡＭＥＬＬＩＡのデータ変換装置の構成図で
ある。図４９に示す実施の形態と比べ、副変換部３３０
が１／２副変換部９０を備える点で異なる。従って、図
４９と比較して、２−１セレクタ２１５と４−１セレク
タ２１７が不要となる。他の構成は、図４９と同様であ
る。
【０１３９】実施の形態１１．次に、実施の形態１１に
ついて説明する。図３９は、実施の形態１１を示すＣＡ
ＭＥＬＬＩＡのデータ変換装置の構成図である。図３７
との違いは、主変換部３２０がＦ関数を一つ持つＦ関数
部３２１により構成されている点である。従って、主変
換部３２０は、Ｆ関数１段の処理を１サイクルで行うこ
とができるため、図３７に存在していた２−１セレクタ
３１２は不要となる。また、図３７の２−１セレクタ２
１２が不要となり、８−１セレクタ２１３が４つの定数
から一つの定数を選択する４−１セレクタ２１８に変わ
っている。
【０１４０】実施の形態１２．次に、実施の形態１２に
ついて説明する。図４０は、実施の形態１２を示すＣＡ
ＭＥＬＬＩＡのデータ変換装置の構成図である。図４０
では、２−１セレクタ３１３が付加されている。これ
は、副変換部３３０が１／２副変換部９０によって構成
されるために、２−１セレクタ３１１によって選択され
たデータから、その上位データか下位データのいずれか
を選択するためである。本実施の形態では、主変換部３
２０による処理を１サイクルで行うため、図３９と同様
に２−１セレクタ３１２は不要となる。また、図３９の
２−１セレクタ２１５と４−１セレクタ２１７とが不要
となる。
【０１４１】実施の形態１３．次に、実施の形態１３に
ついて説明する。図４１は、実施の形態１３を示すＣＡ
ＭＥＬＬＩＡのデータ変換装置の構成図である。図３９
と比較すると、主変換部３２０がＦ関数部３２１を６回
繰り返すのではなく、主変換部３２０がＦ関数部３２１
を６段直列して持ち、データの変換を行う点で異なる。
従って、本実施の形態では、主変換部３２０の出力信号
が１つ増えている。これは、主変換部３２０の２段目の
Ｆ関数の出力データを３−１セレクタＨ３４３と４−１
セレクタＬ３４４とに入力し、演算レジスタＨ３５１と
演算レジスタＬ３５２とにより保持させるためである。
このため、３−１セレクタＨ３４３は入力信号が３つと
なり、４−１セレクタＬ３４４は入力信号が４つとなっ
ている。また、４−１セレクタ５００と４−１セレクタ
５０１を４組備え、それらから選択された４つの鍵を主
変換部３２０に入力するセレクタが増えている。また、
鍵スケジュール部２１０の他のセレクタである４−１セ
レクタ５０２と４−１セレクタ５０３からも副変換部３
３０と主変換部３２０に鍵が供給される構成となってい
る。
【０１４２】実施の形態１４．次に、実施の形態１４に
ついて説明する。図４２は、実施の形態１４を示すＣＡ
ＭＥＬＬＩＡのデータ変換装置の構成図である。図４２
は、図４１と同様に、６段のＦ関数を直列に備えたＦ関
数部を主変換部３２０が備える点で、図４０と異なる。
このため、図４１の場合と同様に、図４０と比べ、３−
１セレクタＨ３４３と４−１セレクタＬ３４４の入力信
号が１つずつ増え、また、４−１セレクタ５００と４−
１セレクタ５０１を４組備えることが必要となる。ま
た、鍵スケジュール部２１０の他のセレクタである４−
１セレクタ５０２と３−１セレクタ５０４からも副変換
部３３０と主変換部３２０に鍵が供給される構成となっ
ている。なお、３−１セレクタ５０４には、３つの入力
信号が入力される。
【０１４３】実施の形態１５．本実施の形態を、図４３
に示す。図４３は、実施の形態１５を示すＣＡＭＥＬＬ
ＩＡのデータ変換装置の構成図である。本実施の形態で
は、図４１と比べ、主変換部３２０がＦ関数を２段備え
たＦ関数部３２１を有する点で異なる。よって、図４１
と比べ、３−１セレクタＨ３４３と４−１セレクタＬ３
４４が２−１セレクタＨ３４１と３−１セレクタＬ３４
２に置き換わり、かつ、４−１セレクタ５００と４−１
セレクタ５０１を備えた４組のセレクタが不要となって
いる。
【０１４４】実施の形態１６．本実施の形態を、図４４
に示す。図４４は、実施の形態１６を示すＣＡＭＥＬＬ
ＩＡのデータ変換装置の構成図である。本実施の形態で
は、図４２の実施の形態と比べ、主変換部３２０が備え
るＦ関数部３２１が２段のＦ関数からなっている点で異
なる。従って、図４２の３−１セレクタＨ３４３と４−
１セレクタＬ３４４が２−１セレクタＨ３４１と３−１
セレクタＬ３４２に置き換わり、また、４−１セレクタ
５００と４−１セレクタ５０１とからなる４組のセレク
タが不要となる。
【０１４５】実施の形態１７．図４５は、実施の形態１
７を示すＣＡＭＥＬＬＩＡのデータ変換装置の構成図で
ある。本実施の形態では、主変換部３２０のＦ関数部３
２１が３段のＦ関数を有している。従って、図４１と比
較すると、４−１セレクタ５００と４−１セレクタ５０
１とからなる４組のセレクタが不要となり、その代わり
に、４−１セレクタ５０５が付加されている。４−１セ
レクタ５０５によって選択された信号が主変換部３２０
に入力される。
【０１４６】実施の形態１８．図４６は、実施の形態１
８を示すＣＡＭＥＬＬＩＡのデータ変換装置の構成図で
ある。図４５で示す実施の形態と同様に、主変換部３２
０のＦ関数部３２１は３段のＦ関数を有している。図４
５と比較して異なる部分は、副変換部３３０が本実施の
形態では、１／２副変換部９０を備えていることであ
る。他の構成は同様である。
【０１４７】実施の形態１９．図５１は、実施の形態１
９を示すＣＡＭＥＬＬＩＡのデータ変換装置の構成図で
ある。本実施の形態では、まず、中間鍵生成部４０の構
成が図３７等と比べて異なっている。本実施の形態で示
す中間鍵生成部４０の構成と図３７等で示す中間鍵生成
部４０の構成は等価であるため、図３７等の中間鍵生成
部４０は、図５１で示す中間鍵生成部４０に置き換える
ことが可能である。図５１の中間鍵生成部４０の構成に
ついて、説明する。まず、２−１ＫＬセレクタ２９１
は、入力された秘密鍵と鍵ＫＬレジスタ２４０保持され
た中間鍵（鍵ＫＬ）とを入力し、この２つの入力信号か
ら１つの信号を選択し、鍵ＫＬレジスタ２４０に保持す
る。また、２−１ＫＡセレクタ２９２は、中間鍵生成部
４０が生成する出力鍵と鍵ＫＡレジスタ２５０に保持さ
れた出力鍵（鍵ＫＡ）を入力する。入力された２つの入
力信号から２−１ＫＡセレクタ２９２は、１つの信号を
選択し、選択された信号を鍵ＫＡレジスタ２５０が保持
する。２−１セレクタ２２７は、鍵ＫＬレジスタ２４０
と鍵ＫＡレジスタ２５０に保持された中間鍵（鍵ＫＬ）
と出力鍵（鍵ＫＡ）から１つの鍵を選択し、８−１セレ
クタ２２８に出力する。８−１セレクタ２２８は、２−
１セレクタ２２７によって選択された鍵を、図５１に示
すように、０，１５，３０，４５，６０，７７，９４，
１１１の８つのビット数で右または左に巡回シフトさせ
る。即ち、巡回シフトビット数が０の場合には、データ
をシフトしない。巡回シフトビット数が１５の場合に
は、右又は左へ１５ビットデータを巡回シフトさせる。
他も同様である。このように、データを巡回シフトさせ
ることにより８つの信号を生成し、８つの信号から８−
１セレクタ２２８は１つの信号を選択し、出力する。こ
のような動作により、図３７の中間鍵生成部４０の機能
と同様の機能を本実施の形態の構成を持つ中間鍵生成部
４０が果たすことが可能となる。このようにして、中間
鍵生成部４０から出力されたデータのうち、上位半数ビ
ットをＫＬＨ、下位半数ビットをＫＬＬとして、鍵スケ
ジュール部２１０の２−１セレクタ５１０と２−１セレ
クタ５１１に入力する。このように、図３７の４−１セ
レクタ２１６と４−１セレクタ２１７は、本実施の形態
では、２−１セレクタ５１０と２−１セレクタ５１１に
置き換えることができる。従って、図５２に示す中間鍵
生成部４０では、２−１セレクタが図３７で示す中間鍵
生成部４０と同様に１０個必要であるが、２−１セレク
タ５１０と２−１セレクタ５１１とに必要な２−１セレ
クタは２つのみ必要であるため、中間鍵生成部４０と２
−１セレクタ５１０と２−１セレクタ５１１とで必要な
２−１セレクタは、全体で１２個となる。図３７に示す
中間鍵生成部４０では、１０個の２−１セレクタが必要
であり、かつ、４−１セレクタ２１６と４−１セレクタ
２１７に６個の２−１セレクタが必要であるため、中間
鍵生成部４０と４−１セレクタ２１６と４−１セレクタ
２１７とが備える必要のある２−１セレクタは、合計で
１６個となる。従って、図３７に示すデータ変換装置と
比較して、本実施の形態のデータ変換装置は、全体とし
て４つの２−１セレクタを削減することができる。よっ
て、本実施の形態では、セレクタの削減による小型化と
セレクタの削減によるゲート数の減少に伴う低消費電力
化を図ることができる。なお、本実施の形態で示した中
間鍵生成部４０の構成は、他の全ての実施の形態におけ
る中間鍵生成部４０の構成として用いることが可能であ
る。
【０１４８】実施の形態２０．図５２は、実施の形態２
０を示すＣＡＭＥＬＬＩＡのデータ変換装置の構成図で
ある。図５１と比較し、本実施の形態では、副変換部３
３０が１／２副変換部９０を備える点で異なる。よっ
て、図５１に示す２−１セレクタ２１５と２−１セレク
タ５１１が、本実施の形態では不要となる。他の構成
は、図５１と同様である。なお、図５１と図５２で示さ
れるローテートシフトビット数は、巡回シフトビット数
と同義である。
【０１４９】実施の形態２１．実施の形態４の説明の中
で示した図３４と図３５とは、１２８ビット長の鍵を用
いたＣＡＭＥＬＬＩＡによる暗号化処理及び復号処理を
行う処理を示していた。しかし、全ての実施の形態につ
いてのデータ変換装置の構成図は、１２８ビット長の鍵
だけでなく、１９２ビット長の鍵及び２５６ビット鍵の
全てに基づいた暗号化／復号処理を行うＣＡＭＥＬＬＩ
Ａのデータ変換装置にも適用することができる。
【０１５０】図５３は、１９２ビット鍵の生成過程を示
した図である。前述した１２８ビット鍵の場合には、拡
大鍵として２５６ビット長の鍵を生成したが、入力する
秘密鍵が１９２ビットの場合及び２５６ビットの場合に
は、拡大鍵は５１２ビット長となる。図５３では、鍵Ｋ
Ｌと鍵ＫＲが中間鍵であり、鍵ＫＡと鍵ＫＢとが出力鍵
である。更に、鍵ＫＬ、鍵ＫＲ、鍵ＫＡ、鍵ＫＢは、全
て１２８ビットであるので、これらを合計して拡大鍵５
１２ビットが生成されることとなる。入力される秘密鍵
が２５６ビットの場合には、鍵ＫＬは、入力された秘密
鍵の上位半分ビットの１２８ビットとなり、鍵ＫＲは、
下位１２８ビットとなる。鍵ＫＬと鍵ＫＲとは、排他的
論理和をとられ、図５３に示すように、主変換部３２０
の一部に入力される。
【０１５１】図５３は、秘密鍵が１２８ビット長の場合
の拡大鍵の生成方法を示した図２の右側の部分に対応し
ている。図５３の左側の入力鍵から出力鍵ＫＡを生成す
る方法は、鍵ＫＬと鍵ＫＲとの排他的論理和が入力鍵と
なる点を除き、図２に示す出力鍵ＫＡの生成方法と同様
である。図５３の右側の鍵ＫＲから出力鍵ＫＢを生成す
る過程は、図２に存在しない。従って、出力鍵（鍵Ｋ
Ｂ）の生成方法について説明する。入力された鍵が２５
６ビットの場合には、下位１２８ビットを入力鍵（鍵Ｋ
Ｒ）とし、主変換部３２０に入力する。下位１２８ビッ
ト中の上位ビットが主変換部３２０の１段目に位置する
Ｆ関数部３２１ａを用いて定数Σ５により非線形変換さ
れ、出力される。出力されたデータは、入力鍵（鍵Ｋ
Ｒ）の下位ビットとの間でＥＸＯＲ回路３２２ａにより
排他的論理和がとられ、Ｆ関数部３２１ｂに入力され
る。Ｆ関数部３２１ｂでは、定数Σ６によって再びデー
タが非線形変換され、変換後のデータと入力鍵（鍵Ｋ
Ｒ）の上位ビットとの間でＥＸＯＲ回路３２２ｂにより
排他的論理和がとられる。ＥＸＯＲ回路３２２ｂによる
演算後の変換データが出力鍵（鍵ＫＢ）の上位６４ビッ
トデータとしてとして出力され、ＥＸＯＲ回路３２２ａ
による演算結果のデータが出力鍵（鍵ＫＢ）の下位６４
ビットデータとして出力される。このようにして、生成
された出力鍵（鍵ＫＡ及び鍵ＫＢ）と入力鍵（鍵ＫＬ及
び鍵ＫＲ）とは、５１２ビットの拡大鍵として中間鍵生
成部４０から鍵スケジュール部２１０へ送られ、鍵スケ
ジュール部２１０によって鍵のスケジュールが行われ、
データの暗号化／復号に用いられる。
【０１５２】秘密鍵が１９２ビットである場合には、入
力された秘密鍵の上位１２８ビットが鍵ＫＬとなる。ま
た、入力された秘密鍵の下位６４ビットが鍵ＫＲの上位
６４ビットとなる。鍵ＫＲの下位６４ビットは、鍵ＫＲ
の上位６４ビット、即ち、入力された秘密鍵の下位６４
ビットを反転させたものである。その他の鍵生成方法に
ついては、秘密鍵が２５６ビットの場合と同様であるの
で説明を省略する。
【０１５３】図５４は、１９２ビット鍵及び２５６ビッ
ト鍵ＣＡＭＥＬＬＩＡの暗号処理を示す図である。１２
８ビット鍵ＣＡＭＥＬＬＩＡの暗号化処理を示す図３４
と比較した場合、主変換部３２０が３つから４つに増加
し、副変換部３３０が２つから３つに増加している。従
って、１９２ビット鍵及び２５６ビット鍵の暗号化処理
では、全体で２４段のＦ関数による暗号処理が行われ
る。他の構成は、図３４に示す１２８ビット鍵の場合と
同様であるので説明を省略する。
【０１５４】図５５は、１９２ビット鍵及び２５６ビッ
ト鍵のＣＡＭＥＬＬＩＡの復号処理を示す図である。１
２８ビット鍵のＣＡＭＥＬＬＩＡの復号処理については
図３５に示したが、図３５と比較すると、主変換部３２
０が４つ、副変換部３３０が３つと増加しており、暗号
化処理の場合と同様にＦ関数が２４段となっている。そ
の他の構成は、１２８ビット鍵のＣＡＭＥＬＬＩＡの復
号処理と同様であるので説明を省略する。なお、１２８
ビット鍵及び１９２ビット鍵及び１５６ビット鍵のブロ
ック暗号ＣＡＭＥＬＬＩＡルゴリズムの詳細は、「１２
８ビットブロック暗号ＣＡＭＥＬＬＩＡアルゴリズム仕
様書」に記載する。
【０１５５】以上に記載したすべての実施の形態は、１
２８ビット鍵のデータ変換装置、１９２ビット鍵のデー
タ変換装置、２５６ビット鍵のデータ変換装置に、採用
することができる。
【０１５６】また、全ての実施の形態で、副変換部３３
０が備える鍵転送及びデータ転送機能を用いることが可
能である。
【０１５７】すべての実施の形態では、各構成要素の各
動作はお互いに関連しており、各構成要素の動作は、上
記に示された動作の関連を考慮しながら、一連の動作と
して置き換えることができる。そして、このように置き
換えることにより、方法の発明の実施形態とすることが
できる。また、上記各構成要素の動作を、各構成要素の
処理と置き換えることにより、プログラムの実施の形態
とすることができる。また、プログラムを、プログラム
を記録したコンピュータ読み取り可能な記録媒体に記憶
させることで、プログラムに記録したコンピュータ読取
り可能な記録媒体の実施の形態とすることができる。
【０１５８】プログラムの実施の形態及びプログラムに
記録したコンピュータ読取り可能な記録媒体の実施の形
態は、すべてコンピュータで動作可能なプログラムによ
り構成することができる。プログラムの実施の形態およ
びプログラムを記録したコンピュータ読取り可能な記録
媒体の実施の形態における各処理はプログラムで実行さ
れるが、このプログラムは、記録装置に記録されてい
て、記録装置から中央処理装置（ＣＰＵ）に読み込ま
れ、中央処理装置によって、各フローチャートが実行さ
れることになる。なお、記録装置、中央処理装置は図示
していない。また、各実施の形態のソフトウエアやプロ
グラムは、ＲＯＭ（ＲＥＡＤ ＯＮＬＹ ＭＥＭＯＲ
Ｙ）に記憶されたファームウエアで実現されていても構
わない。あるいは、ソフトウエアとファームウエアとハ
ードウエアとの組み合わせで前述したプログラムの各機
能を実現しても構わない。
【０１５９】
【発明の効果】セレクタの増加を抑止し、削減すること
により、装置の小型化を図ることができる。
【０１６０】また、回路全体のゲート数を減少させるこ
とにより、低消費電力化を図ることができる。
【０１６１】また、動作周波数を向上させることができ
る。
【０１６２】副変換部は、入力データまたは入力鍵を転
送できる。
【０１６３】装置の構成変更に柔軟に対応できる。
【０１６４】データ正変換部５０かデータ逆変換部７０
の一方でデータのデータ変換をし、データ正変換部５０
かデータ逆変換部７０の他方で入力されたデータまたは
鍵を転送することが出来る。
【０１６５】主変換部からセレクタへのパスが不要とな
り、装置の小型化が図れ、また、セレクタ数の減少によ
る低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【図１】 実施の形態１のデータ変換装置の構成図であ
る。
【図２】 １２８ビット鍵の場合、中間鍵生成部４０が
中間鍵から出力鍵を生成する動作を示す図である。
【図３】 鍵スケジュール部２１０の内部構成とその動
作を示す図である。
【図４】 データ攪拌部３０のデータ暗号化／復号処理
の動作を示す図である。
【図５】 Ｆ関数部３２１の内部構成及び動作を示す図
である。
【図６】 図１の主変換部３２０と副変換部３３０を逆
に配置したデータ変換装置の構成図である。
【図７】 主変換部３２０と副変換部３３０が並列に配
置されたデータ変換装置の構成図である。
【図８】 中間鍵生成部４０の６−１ＫＬセレクタ２２
０及び６−１ＫＡセレクタ２３０の内部構成を示す図で
ある。
【図９】 中間鍵生成部４０の他の構成例を示す図であ
る。
【図１０】 データ正変換部５０が鍵転送機能を有する
場合の副変換部３３０の内部構成図である。
【図１１】 データ逆変換部７０が鍵転送機能を有する
場合の副変換部３３０の内部構成図である。
【図１２】 データ正変換部５０とデータ逆変換部７０
とが鍵転送機能を有する場合の副変換部３３０の内部構
成図である。
【図１３】 実施の形態２におけるデータ正変換部５０
がデータ転送機能を有する場合の副変換部３３０の内部
構成図である。
【図１４】 データ逆変換部７０がデータ転送機能を有
する場合の副変換部３３０の内部構成図である。
【図１５】 データ正変換部５０とデータ逆変換部７０
がデータ転送機能を有する場合の副変換部３３０の内部
構成図である。
【図１６】 実施の形態３におけるデータ正変換部５０
が鍵転送機能とデータ転送機能、データ逆変換部７０が
鍵転送機能を有する場合の副変換部３３０の内部構成図
である。
【図１７】 データ逆変換部７０が鍵転送機能とデータ
転送機能、データ正変換部５０が鍵転送機能を有する場
合の副変換部３３０の内部構成図である。
【図１８】 データ正変換部５０とデータ逆変換部７０
が鍵転送機能とデータ転送機能を有する場合の副変換部
３３０の内部構成図である。
【図１９】 データ正変換部５０が鍵転送機能とデータ
転送機能を有する場合の副変換部３３０の内部構成図で
ある。
【図２０】 データ逆変換部７０が鍵転送機能とデータ
転送機能を有する場合の副変換部３３０の内部構成図で
ある。
【図２１】 データ正変換部５０が鍵転送機能とデータ
転送機能、データ逆変換部７０がデータ転送機能を有す
る場合の副変換部３３０の構成図である。
【図２２】 データ逆変換部７０が鍵転送機能とデータ
転送機能、データ正変換部５０がデータ転送機能を有す
る場合の副変換部３３０の構成図である。
【図２３】 データ正変換部５０がデータ転送機能、デ
ータ逆変換部７０が鍵転送機能を有する場合の副変換部
３３０の構成図である。
【図２４】 データ正変換部５０が鍵転送機能、データ
逆変換部７０がデータ転送機能を有する場合の副変換部
３３０の構成図である。
【図２５】 データ逆変換部７０とデータ正変換部５０
とをシリアルに接続し、データ正変換部５０とデータ逆
変換部７０とが各々データ転送機能を有する場合の副変
換部３３０の構成図である。
【図２６】 図２５のデータ正変換部５０とデータ逆変
換部７０とが上下入れ替わっている場合の副変換部３３
０の構成図である。
【図２７】 データ正変換部５０とデータ逆変換部７０
とをシリアルに接続し、データ正変換部５０が鍵転送機
能及びデータ転送機能を有し、データ逆変換部７０がデ
ータ転送機能を有する場合の副変換部３３０の構成図で
ある。
【図２８】 図２７のデータ正変換部５０とデータ逆変
換部７０とが上下入れ替わっている場合の副変換部３３
０の構成図である。
【図２９】 データ正変換部５０とデータ逆変換部７０
とをシリアルに接続し、データ正変換部５０がデータ転
送機能を有し、データ逆変換部７０が鍵転送機能及びデ
ータ転送機能を有する場合の副変換部３３０の構成図で
ある。
【図３０】 図２９のデータ正変換部５０とデータ逆変
換部７０とが上下入れ替わっている場合の副変換部３３
０の構成図である。
【図３１】 実施の形態４における１／２副変換部９０
に鍵転送機能及びデータ転送機能を付加した場合の副変
換部３３０の構成図である。
【図３２】 １／２副変換部９０にデータ転送機能を付
加した場合の副変換部３３０の構成図である。
【図３３】 １／２副変換部９０に鍵転送機能を付加し
た場合の副変換部３３０の構成図である。
【図３４】 １２８ビット鍵を用いたＣＡＭＥＬＬＩＡ
のデータ変換装置におけるデータ暗号化処理を示す図で
ある。
【図３５】 １２８ビット鍵を用いたＣＡＭＥＬＬＩＡ
のデータ変換装置におけるデータ復号処理を示す図であ
る。
【図３６】 ＣＡＭＥＬＬＩＡのデータ変換装置におけ
るＦ関数の内部構成図である。
【図３７】 実施の形態５の全体構成及び動作を示した
図である。
【図３８】 実施の形態６の全体構成及び動作を示した
図である。
【図３９】 実施の形態１１の全体構成及び動作を示し
た図である。
【図４０】 実施の形態１２の全体構成及び動作を示し
た図である。
【図４１】 実施の形態１３の全体構成及び動作を示し
た図である。
【図４２】 実施の形態１４の全体構成及び動作を示し
た図である。
【図４３】 実施の形態１５の全体構成及び動作を示し
た図である。
【図４４】 実施の形態１６の全体構成及び動作を示し
た図である。
【図４５】 実施の形態１７の全体構成及び動作を示し
た図である。
【図４６】 実施の形態１８の全体構成及び動作を示し
た図である。
【図４７】 実施の形態７の全体構成及び動作を示した
図である。
【図４８】 実施の形態８の全体構成及び動作を示した
図である。
【図４９】 実施の形態９の全体構成及び動作を示した
図である。
【図５０】 実施の形態１０の全体構成及び動作を示し
た図である。
【図５１】 実施の形態１９の全体構成及び動作を示し
た図である。
【図５２】 実施の形態２０の全体構成及び動作を示し
た図である。
【図５３】 １９２、２５６ビット鍵の場合、中間鍵生
成部４０が中間鍵から出力鍵を生成する動作を示す図で
ある。
【図５４】 １９２、２５６ビット鍵を用いたＣＡＭＥ
ＬＬＩＡのデータ変換装置におけるデータ暗号化処理を
示す図である。
【図５５】 １９２、２５６ビット鍵を用いたＣＡＭＥ
ＬＬＩＡのデータ変換装置におけるデータ復号処理を示
す図である。
【図５６】 関連するデータ変換装置の構成及び動作図
の一例である。
【図５７】 主変換部３２０の内部構成の一例である。
【図５８】 副変換部３３０を構成する回路を示す図で
ある。
【図５９】 副変換部３３０を構成するデータ正変換部
５０とデータ逆変換部７０とを共用した回路を示す図で
ある。
【図６０】 関連するデータ変換装置の構成及び動作図
の他の一例である。
【図６１】 主変換部３２０の内部構成の他の一例であ
る。
【図６２】 データ正変換部５０とデータ逆変換部７０
とをシリアルに接続し、データ正変換部５０とデータ逆
変換部７０が鍵転送機能及びデータ転送機能を有する場
合の副変換部３３０の構成図である。
【図６３】 図６２のデータ正変換部５０とデータ逆変
換部７０とが上下入れ替わっている場合の副変換部３３
０の構成図である。
【図６４】 ＣＡＭＥＬＬＩＡの主変換部３２０の内部
構成の一例である。
【符号の説明】
５ 制御部、２０ 鍵生成部、３０ データ攪拌部、４
０ 中間鍵生成部、５０ データ正変換部、５１，５
４，５８，５９，６０，７１，７３，７７，７９，８
０，９５，９６，９７，９８，１０１ ＡＮＤ回路、５
２，７２，１００ＮＯＴ回路、５３，５７，７４，７
８，９２，９４ ＯＲ回路、３１ａ，３１ｂ，５５，５
６，７５，７６，９１，９３，３２２ａ，３２２ｂ，３
２２ｃ，３２２ｄ，３２２ｅ，３２２ｆ，３２３，６０
０，６０１，１３２２ａ，１３２２ｂ，１３２２ｃ，１
３２２ｄ，１３２２ｅ，１３２２ｆ，１３２２ｇ，１３
２２ｈ，１３２２ｉ，１３２２ｊ，１３２２ｋ，１３２
２ｌ ＥＸＯＲ回路、７０ データ逆変換部、９０ １
／２副変換部、２１０ 鍵スケジュール部、９９ａ，９
９ｂ，２１１，２１２，２１４，２１５，２２４，２２
７，３１１，３１２，３１３，５１０，５１１ ２−１
セレクタ、２１３，２２８，３１５ ８−１セレクタ、
２１６，２１７，２１８，２１９，２２３，３１６，５
００，５０１，５０２，５０３，５０５ ４−１セレク
タ、２２０ ６−１ＫＬセレクタ、２２１，２３１ ６
−１セレクタ、２２２ ３−１ＫＬセレクタ、２３０
６−１ＫＡセレクタ、２３２ ３−１ＫＡセレクタ、２
４０ 鍵ＫＬレジスタ、２５０ 鍵ＫＡレジスタ、２９
１ ２−１ＫＬセレクタ、２９２ ２−１ＫＡセレク
タ、３１０，３４０ セレクタ、３２０，３２０ａ，３
２０ｂ，３２０ｃ 主変換部、３２１，３２１ａ，３２
１ｂ，３２１ｃ，３２１ｄ，３２１ｅ，３２１ｆ，１３
２１ａ，１３２１ｂ，１３２１ｃ，１３２１ｄ，１３２
１ｅ，１３２１ｆ，１３２１ｇ，１３２１ｈ，１３２１
ｉ，１３２１ｊ，１３２１ｋ，１３２１ｌ Ｆ関数部、
３２４ Ｓ関数、３２４ａ，３２４ｈ Ｓ1 、３２４
ｂ，３２４ｅ Ｓ4、３２４ｃ，３２４ｆ Ｓ3 、３２
４ｄ，３２４ｇ Ｓ2 、３２５ Ｐ関数、３３０，３３
０ａ，３３０ｂ 副変換部、３４１ ２−１セレクタ
Ｈ、３４２ ３−１セレクタＬ、３４３ ３−１セレク
タＨ、３４４ ４−１セレクタＬ、３５０ 演算レジス
タ、３５１ 演算レジスタＨ、３５２ 演算レジスタ
Ｌ、５０４３−１セレクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市川 哲也 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5J104 AA16 EA04 EA15

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 鍵とデータとを入力し、入力した鍵を使
    用して入力したデータの暗号化とデータの復号の少なく
    ともいずれかのデータ変換を行うデータ変換装置であっ
    て、 上記データ変換装置は、データを変換するデータ攪拌部
    と入力した鍵と入力したデータとのいずれかを転送する
    ことを指示している転送信号を制御する制御部を備え、 上記制御部は、鍵とデータとのいずれかを転送する場合
    に、転送信号を出力し、 上記データ攪拌部は、入力した鍵を使用してデータを変
    換することにより少なくともデータの暗号化とデータの
    復号のいずれかのデータ変換を行うとともに、上記制御
    部によって出力された転送信号を入力した場合には入力
    した鍵と入力したデータの少なくともいずれかをデータ
    変換せずに転送する副変換部を備えることを特徴とする
    データ変換装置。
  2. 【請求項２】 上記データ攪拌部は、さらに、 データを入力し、入力したデータを非線形にデータ変換
    する主変換部を備え、 上記制御部は、データを転送する場合には転送信号とし
    てデータ転送信号を出力し、 上記副変換部は、上記制御部によって出力されたデータ
    転送信号と上記主変換部によってデータ変換されたデー
    タとを入力し、入力したデータ転送信号に従って入力し
    たデータを転送することを特徴とする請求項１に記載さ
    れたデータ変換装置。
  3. 【請求項３】 上記データ変換装置は、さらに、 鍵を生成する鍵生成部を備え、 上記制御部は、鍵を転送する場合には転送信号として鍵
    転送信号を出力し、 上記副変換部は、上記制御部によって出力された鍵転送
    信号と上記鍵生成部によって生成された鍵とを入力し、
    入力した鍵転送信号に従って入力した鍵を転送すること
    を特徴とする請求項１に記載されたデータ変換装置。
  4. 【請求項４】 上記鍵生成部は、さらに、 秘密鍵を入力し、入力した秘密鍵から中間鍵を生成する
    中間鍵生成部を備え、 上記副変換部は、上記制御部によって出力された鍵転送
    信号を入力した場合には、入力した鍵転送信号に従って
    上記中間鍵生成部が生成した中間鍵を上記主変換部に転
    送し、 上記主変換部は、上記副変換部によって転送された中間
    鍵を変換して出力することを１以上繰り返し、 上記副変換部は、上記主変換部によって出力された中間
    鍵を変換して出力することを１以上繰り返し、 上記主変換部と上記副変換部との少なくともいずれか
    は、上記中間鍵を変換して出力することを１以上繰り返
    し、 上記主変換部は、上記主変換部と上記副変換部との少な
    くともいずれかによって出力された中間鍵を出力鍵とし
    て出力し、 上記中間鍵生成部は、上記主変換部によって出力された
    出力鍵を入力することにより、中間鍵と出力鍵とからな
    る拡大鍵を生成することを特徴とする請求項３に記載さ
    れたデータ変換装置。
  5. 【請求項５】 上記中間鍵生成部は、入力された６つの
    鍵から１つの鍵を選択する６−１ＫＬセレクタと６−１
    ＫＬセレクタから選択された１つの鍵を中間鍵として保
    持する鍵ＫＬレジスタとを有し、 上記６−１ＫＬセレクタは、秘密鍵を入力し、入力され
    た秘密鍵と、上記鍵ＫＬレジスタによって保持された中
    間鍵と、上記鍵ＫＬレジスタによって保持された中間鍵
    から４つの異なるシフト数で各々巡回ビットシフトさせ
    た４つの鍵からなる６つの鍵を入力し、入力した６つの
    鍵から１つの鍵を選択し、 上記鍵ＫＬレジスタは、上記６−１ＫＬセレクタによっ
    て選択された鍵を保持し、 上記副変換部は、上記制御部から出力された鍵転送信号
    を入力した場合には上記鍵ＫＬレジスタに保持された鍵
    を中間鍵として入力し、入力した中間鍵を転送すること
    を特徴とする請求項４に記載されたデータ変換装置。
  6. 【請求項６】 上記中間鍵生成部は、入力された４つの
    鍵から１つの鍵を選択する４−１セレクタと入力された
    ３つの鍵から１つの鍵を選択する３−１ＫＬセレクタと
    ３−１ＫＬセレクタから選択された１つの鍵を中間鍵と
    して保持する鍵ＫＬレジスタとを有し、 上記４−１セレクタは、上記鍵ＫＬレジスタによって保
    持された中間鍵から４つの異なるシフト数で各々巡回ビ
    ットシフトさせた４つの鍵を入力し、入力した４つの鍵
    から１つの鍵を選択し、 上記３−１ＫＬセレクタは、秘密鍵を入力し、入力した
    秘密鍵と上記４−１セレクタによって選択された１つの
    鍵と上記鍵ＫＬレジスタに保持された中間鍵とからなる
    ３つの鍵を入力し、入力した３つの鍵から１つの鍵を選
    択し、 上記鍵ＫＬレジスタは、上記３−１ＫＬセレクタによっ
    て選択された鍵を保持し、 上記副変換部は、上記制御部から出力された鍵転送信号
    を入力した場合には、上記鍵ＫＬレジスタに保持された
    鍵を中間鍵として入力し、入力した中間鍵を転送するこ
    とを特徴とする請求項４に記載されたデータ変換装置。
  7. 【請求項７】 上記鍵生成部は、さらに、 上記中間鍵生成部によって生成された拡大鍵と所定の定
    数とを入力し、所定の条件に従って入力した拡大鍵と所
    定の定数とのいずれかを上記主変換部と上記副変換部の
    少なくともいずれかへ出力する鍵をスケジュールする鍵
    スケジュール部を備えることを特徴とする請求項４に記
    載されたデータ変換装置。
  8. 【請求項８】 上記副変換部は、データの線形によるデ
    ータ変換を行うデータ正変換部（ＦＬ）と上記データ正
    変換部（ＦＬ）と逆のデータ変換を行うデータ逆変換部
    （ＦＬ-1）との少なくともいずれかを有し、 上記データ正変換部（ＦＬ）と上記データ逆変換部（Ｆ
    Ｌ-1）との少なくともいずれかは、データ変換を行うと
    ともに、上記制御部が転送信号を出力した場合には、上
    記制御部が出力した転送信号を入力し、入力した転送信
    号にしたがってデータと鍵との少なくともいずれかをデ
    ータ変換せずに転送することを特徴とする請求項１に記
    載されたデータ変換装置。
  9. 【請求項９】 上記制御部は、入力された鍵を転送する
    転送信号として鍵転送信号である鍵トランスファ信号と
    マスク信号とを出力し、 上記データ正変換部（ＦＬ）と上記データ逆変換部（Ｆ
    Ｌ-1）との少なくともいずれかは、上記制御部によって
    出力された鍵トランスファ信号とマスク信号とを入力し
    た場合には、入力した鍵トランスファ信号によって入力
    されたデータを無効とするとともに、入力されたマスク
    信号によって入力された鍵を通過させることで鍵を転送
    することを特徴とする請求項８に記載されたデータ変換
    装置。
  10. 【請求項１０】 上記制御部は、入力されたデータを転
    送する転送信号としてデータ転送信号であるデータトラ
    ンスファ信号を出力し、 上記データ正変換部（ＦＬ）と上記データ逆変換部（Ｆ
    Ｌ-1）との少なくともいずれかは、上記制御部によって
    出力されたデータトランスファ信号を入力した場合に
    は、入力したデータトランスファ信号によって入力され
    た鍵を無効とするとともに、入力されたデータを通過さ
    せることでデータを転送することを特徴とする請求項８
    に記載されたデータ変換装置。
  11. 【請求項１１】 上記副変換部は、データの線形による
    データ変換を行うデータ正変換と上記データ正変換とは
    逆のデータ変換を行うデータ逆変換とを同一の回路を共
    用して行う１／２副変換部を有し、１／２副変換部によ
    ってデータをデータ変換するとともに、上記制御部が転
    送信号を出力した場合には、上記制御部が出力した転送
    信号を入力し、入力した転送信号にしたがって鍵とデー
    タの少なくともいずれかを転送することを特徴とする請
    求項１に記載されたデータ変換装置。
  12. 【請求項１２】 上記副変換部は、データの線形による
    データ変換を行うデータ正変換部（ＦＬ）と上記データ
    正変換部（ＦＬ）と逆のデータ変換を行うデータ逆変換
    部（ＦＬ-1）とを有し、上記データ正変換部（ＦＬ）と
    上記データ逆変換部（ＦＬ-1）とを直列に配置し、 上記データ正変換部（ＦＬ）と上記データ逆変換部（Ｆ
    Ｌ-1）とのいずれか一方は、上記データ正変換部（Ｆ
    Ｌ）と上記データ逆変換部（ＦＬ-1）とのいずれか他方
    によってデータ変換されたデータか、転送された鍵か、
    転送されたデータか、のいずれかを入力し、入力したデ
    ータ変換されたデータか、転送された鍵か、転送された
    データか、のいずれかを使用してデータ変換か鍵の転送
    かデータの転送のいずれかを行うことを特徴とする請求
    項１に記載されたデータ変換装置。
  13. 【請求項１３】 上記データ変換装置は、１２８ビット
    か１９２ビットか２５６ビットのいずれかの鍵を入力
    し、入力した鍵を使用して入力したデータをデータ変換
    することを特徴とする請求項１に記載されたデータ変換
    装置。
  14. 【請求項１４】 鍵とデータとを入力し、入力した鍵を
    使用して少なくとも入力したデータの暗号化とデータの
    復号のいずれかのデータ変換を行うデータ変換方法であ
    って、 上記データ変換方法は、鍵とデータとのいずれかを転送
    する場合に、入力した鍵と入力したデータとのいずれか
    を転送することを指示している転送信号を出力し、 入力した鍵を使用してデータを変換することにより少な
    くともデータの暗号化とデータの復号のいずれかのデー
    タ変換を行うとともに、上記出力された転送信号を入力
    した場合には入力した鍵と入力したデータの少なくとも
    いずれかをデータ変換せずに転送することを特徴とする
    データ変換方法。
  15. 【請求項１５】 鍵とデータとを入力し、入力した鍵を
    使用して入力したデータの暗号化とデータの復号の少な
    くともいずれかのデータ変換を行うデータ変換プログラ
    ムであって、 上記データ変換プログラムは、鍵とデータとのいずれか
    を転送する場合に、入力した鍵と入力したデータとのい
    ずれかを転送することを指示している転送信号を出力す
    る処理と、 入力した鍵を使用してデータを変換することにより少な
    くともデータの暗号化とデータの復号のいずれかのデー
    タ変換を行うとともに、上記出力された転送信号を入力
    した場合には入力した鍵と入力したデータの少なくとも
    いずれかをデータ変換せずに転送する処理とをコンピュ
    ータに実行させることを特徴とするデータ変換プログラ
    ム。
  16. 【請求項１６】 鍵とデータとを入力し、入力した鍵を
    使用して入力したデータの暗号化とデータの復号の少な
    くともいずれかのデータ変換を行うデータ変換プログラ
    ムを記録したコンピュータ読み取り可能な記録媒体であ
    って、 上記データ変換プログラムを記録したコンピュータ読み
    取り可能な記録媒体は、鍵とデータとのいずれかを転送
    する場合に、入力した鍵と入力したデータとのいずれか
    を転送することを指示している転送信号を出力する処理
    と、 入力した鍵を使用してデータを変換することにより少な
    くともデータの暗号化とデータの復号のいずれかのデー
    タ変換を行うとともに、上記出力された転送信号を入力
    した場合には入力した鍵と入力したデータの少なくとも
    いずれかをデータ変換せずに転送する処理をコンピュー
    タに実行させるためのデータ変換プログラムを記録した
    コンピュータ読み取り可能な記録媒体。
  17. 【請求項１７】 上記データ変換装置は、さらに、 鍵を生成する鍵生成部を備え、 上記鍵生成部は、さらに、 秘密鍵を入力し、入力した秘密鍵から中間鍵を生成し、
    生成した中間鍵から上記主変換部と上記副変換部とを用
    いて出力鍵を生成する中間鍵生成部を備えることを特徴
    とする請求項１に記載されたデータ変換装置。
  18. 【請求項１８】 上記中間鍵生成部は、６つの鍵を入力
    し、入力した６つの鍵から１つの鍵を選択する６−１Ｋ
    Ｌセレクタと、前記６−１ＫＬセレクタから選択された
    １つの鍵を中間鍵として保持する鍵ＫＬレジスタと、６
    つの鍵から１つの鍵を選択する６−１ＫＡセレクタと、
    ６−１ＫＡセレクタから選択された１つの鍵を出力鍵と
    して保持する鍵ＫＡレジスタと、を有し、 上記６−１ＫＬセレクタは、秘密鍵を入力し、入力され
    た秘密鍵と、上記鍵ＫＬレジスタに保持された中間鍵
    と、上記鍵ＫＬレジスタに保持された中間鍵とから４つ
    の異なるシフト数で各々巡回ビットシフトさせた４つの
    鍵とからなる６つの鍵を入力し、入力した６つの鍵から
    １つの鍵を選択し、 上記鍵ＫＬレジスタは、上記６−１ＫＬセレクタによっ
    て選択された鍵を中間鍵として保持し、 上記６−１ＫＡセレクタは、上記主変換部と上記副変換
    部とを用いて生成された出力鍵を入力し、入力した出力
    鍵と、上記鍵ＫＡレジスタに保持された出力鍵と、上記
    鍵ＫＡレジスタに保持された出力鍵から４つの異なるシ
    フト数で各々巡回ビットシフトさせた４つの鍵と、から
    なる６つの鍵を入力し、入力した６つの鍵から１つの鍵
    を選択し、 上記鍵ＫＡレジスタは、上記６−１ＫＡセレクタによっ
    て選択された鍵を出力鍵として保持することを特徴とす
    る請求項１７に記載されたデータ変換装置。
  19. 【請求項１９】 上記中間鍵生成部は、２つの鍵から１
    つの鍵を選択する２−１セレクタと、４つの鍵から１つ
    の鍵を選択する４−１セレクタと、３つの鍵から１つの
    鍵を選択する３−１ＫＬセレクタと、３−１ＫＬセレク
    タから選択された鍵を中間鍵として保持する鍵ＫＬレジ
    スタと、３つの鍵から１つの鍵を選択する３−１ＫＡセ
    レクタと、３−１ＫＡセレクタから選択された鍵を出力
    鍵として保持する鍵ＫＡレジスタとを有し、 上記２−１セレクタは、上記鍵ＫＬレジスタに保持され
    た中間鍵と、上記鍵ＫＡレジスタに保持された出力鍵と
    から１つの鍵を選択し、 上記４−１セレクタは、上記２−１セレクタによって選
    択された鍵から４つの異なるシフト数で各々巡回ビット
    シフトさせた４つの鍵を入力し、入力した４つの鍵から
    １つの鍵を選択し、 上記３−１ＫＬセレクタは、秘密鍵を入力し、入力され
    た秘密鍵と、上記４−１セレクタによって選択された鍵
    と、上記鍵ＫＬレジスタに保持された中間鍵とからなる
    ３つの鍵を入力し、入力した３つの鍵から１つの鍵を選
    択し、 上記鍵ＫＬレジスタは、上記３−１ＫＬセレクタによっ
    て選択された鍵を中間鍵として保持し、 上記３−１ＫＡセレクタは、上記主変換部と上記副変換
    部とを用いて生成された出力鍵を入力し、入力した出力
    鍵と、上記４−１セレクタによって選択された鍵と、上
    記鍵ＫＡレジスタに保持された出力鍵とからなる３つの
    鍵を入力し、入力した３つの鍵から１つの鍵を選択し、 上記鍵ＫＡレジスタは、上記３−１ＫＡセレクタによっ
    て選択された鍵を出力鍵として保持することを特徴とす
    る請求項１７に記載されたデータ変換装置。
  20. 【請求項２０】 上記中間鍵生成部は、２つの鍵から１
    つの鍵を選択する２−１ＫＬセレクタと、２−１ＫＬセ
    レクタから選択された鍵を保持する鍵ＫＬレジスタと、
    ２つの鍵から１つの鍵を選択する２−１ＫＡセレクタ
    と、２−１ＫＡセレクタから選択された鍵を保持する鍵
    ＫＡレジスタと、２つの鍵から１つの鍵を選択する２−
    １セレクタと、８つの鍵から１つの鍵を選択する８−１
    セレクタとを有し、 上記２−１ＫＬセレクタは、秘密鍵を入力し、入力した
    秘密鍵と上記鍵ＫＬレジスタに保持された鍵とから１つ
    の鍵を選択し、 上記２−１ＫＡセレクタは、上記主変換部と上記副変換
    部とを用いて生成された出力鍵を入力し、入力した出力
    鍵と上記鍵ＫＡレジスタに保持された鍵とから１つの鍵
    を選択し、 上記２−１セレクタは、上記２−１ＫＬセレクタと上記
    ２−１ＫＡセレクタとによって選択された２つの鍵から
    １つの鍵を選択し、 上記８−１セレクタは、上記２−１セレクタによって選
    択された鍵から８つの異なるシフト数で各々巡回ビット
    シフトさせた８つの鍵を入力し、入力した８つ鍵から１
    つ鍵を選択することを特徴とする請求項１７に記載され
    たデータ変換装置。
  21. 【請求項２１】 データをデータ変換するデータ攪拌部
    を備えるデータ変換装置であって、 上記データ攪拌部は、データを入力し、入力したデータ
    を非線形にデータ変換する主変換部と入力したデータを
    線形にデータ変換する副変換部とを並列に備え、 上記主変換部は、鍵とデータとを入力し、入力した鍵を
    使用して非線形にデータ変換を行うための関数であるＦ
    関数に基づいて入力したデータを非線形にデータ変換
    し、非線形変換したデータを出力し、 上記副変換部は、鍵とデータとを入力し、入力した鍵を
    使用して入力したデータを線形変換し、線形変換したデ
    ータを出力し、 上記主変換部と上記副変換部とは、上記主変換部による
    データ変換と上記副変換部によるデータ変換とを繰り返
    し行うことにより少なくともデータの暗号化とデータの
    復号のいずれかのデータ変換を行うことを特徴とするデ
    ータ変換装置。
  22. 【請求項２２】 上記主変換部は、入力した鍵を使用し
    て入力したデータをＦ関数に基づいて非線形にデータ変
    換し、データ変換したデータを出力することを複数回繰
    り返すＦ関数部を備えることを特徴とする請求項２１に
    記載されたデータ変換装置。
  23. 【請求項２３】 上記Ｆ関数部は、入力した鍵を使用し
    て入力したデータを１／２XＦ関数（Ｘ≧０）に基づい
    て非線形にデータ変換し、データ変換したデータを出力
    することを２X回繰り返すことによりＦ関数に基づいた
    非線形データ変換を１回分完了し、完了したデータを出
    力することを複数回繰り返すことによりＦ関数に基づい
    た非線形データ変換を複数回行うことを特徴とする請求
    項２２に記載されたデータ変換装置。
  24. 【請求項２４】 上記Ｆ関数部は、上位データと下位デ
    ータとに分割されたデータのいずれか一方を入力し、入
    力したデータを非線形にデータ変換し、データ変換した
    上位データと下位データのいずれか一方を出力し、出力
    した上位データと下位データのいずれか一方と上位デー
    タと下位データのいずれか他方とを排他的論理和演算
    し、排他的論理和演算したデータと、上記Ｆ関数部に入
    力されなかった上位データと下位データとのいずれか他
    方とを入れ替えて出力することを特徴とする請求項２２
    に記載されたデータ変換装置。
  25. 【請求項２５】 上記データ変換装置は、さらに、 鍵を生成する鍵生成部を備え、 上記鍵生成部は、さらに、 秘密鍵を入力し、入力した秘密鍵から中間鍵を生成し、
    生成した中間鍵から上記主変換部と上記副変換部とを用
    いて出力鍵を生成する中間鍵生成部を備えることを特徴
    とする請求項２１に記載されたデータ変換装置。
  26. 【請求項２６】 上記鍵生成部は、さらに、 上記中間鍵生成部によって生成された中間鍵と出力鍵と
    所定の定数とを入力し、入力した中間鍵と出力鍵と所定
    の定数とから所定の条件に従って上記主変換部と上記副
    変換部とが行うデータ変換に用いる鍵をスケジュールす
    る鍵スケジュール部を備え、 上記副変換部と上記主変換部とは、上記鍵スケジュール
    部によってスケジュールされた鍵を各々入力し、各々入
    力した鍵に基づいて各々に入力されたデータのデータ変
    換を行うことを特徴とする請求項２５に記載されたデー
    タ変換装置。
  27. 【請求項２７】 上記中間鍵生成部は、６つの鍵を入力
    し、入力した６つの鍵から１つの鍵を選択する６−１Ｋ
    Ｌセレクタと、前記６−１ＫＬセレクタから選択された
    １つの鍵を中間鍵として保持する鍵ＫＬレジスタと、６
    つの鍵から１つの鍵を選択する６−１ＫＡセレクタと、
    ６−１ＫＡセレクタから選択された１つの鍵を出力鍵と
    して保持する鍵ＫＡレジスタと、を有し、 上記６−１ＫＬセレクタは、秘密鍵を入力し、入力され
    た秘密鍵と、上記鍵ＫＬレジスタに保持された中間鍵
    と、上記鍵ＫＬレジスタに保持された中間鍵とから４つ
    の異なるシフト数で各々巡回ビットシフトさせた４つの
    鍵とからなる６つの鍵を入力し、入力した６つの鍵から
    １つの鍵を選択し、 上記鍵ＫＬレジスタは、上記６−１ＫＬセレクタによっ
    て選択された鍵を中間鍵として保持し、 上記６−１ＫＡセレクタは、上記主変換部と上記副変換
    部とを用いて生成された出力鍵を入力し、入力した出力
    鍵と、上記鍵ＫＡレジスタに保持された出力鍵と、上記
    鍵ＫＡレジスタに保持された出力鍵から４つの異なるシ
    フト数で各々巡回ビットシフトさせた４つの鍵と、から
    なる６つの鍵を入力し、入力した６つの鍵から１つの鍵
    を選択し、 上記鍵ＫＡレジスタは、上記６−１ＫＡセレクタによっ
    て選択された鍵を出力鍵として保持することを特徴とす
    る請求項２５に記載されたデータ変換装置。
  28. 【請求項２８】 上記中間鍵生成部は、２つの鍵から１
    つの鍵を選択する２−１セレクタと、４つの鍵から１つ
    の鍵を選択する４−１セレクタと、３つの鍵から１つの
    鍵を選択する３−１ＫＬセレクタと、３−１ＫＬセレク
    タから選択された鍵を中間鍵として保持する鍵ＫＬレジ
    スタと、３つの鍵から１つの鍵を選択する３−１ＫＡセ
    レクタと、３−１ＫＡセレクタから選択された鍵を出力
    鍵として保持する鍵ＫＡレジスタとを有し、 上記２−１セレクタは、上記鍵ＫＬレジスタに保持され
    た中間鍵と、上記鍵ＫＡレジスタに保持された出力鍵と
    から１つの鍵を選択し、 上記４−１セレクタは、上記２−１セレクタによって選
    択された鍵からから４つの異なるシフト数で各々巡回ビ
    ットシフトさせた４つの鍵を入力し、入力した４つの鍵
    から１つの鍵を選択し、 上記３−１ＫＬセレクタは、秘密鍵を入力し、入力され
    た秘密鍵と、上記４−１セレクタによって選択された鍵
    と、上記鍵ＫＬレジスタに保持された中間鍵とからなる
    ３つの鍵を入力し、入力した３つの鍵から１つの鍵を選
    択し、 上記鍵ＫＬレジスタは、上記３−１ＫＬセレクタによっ
    て選択された鍵を中間鍵として保持し、 上記３−１ＫＡセレクタは、上記主変換部と上記副変換
    部とを用いて生成された出力鍵を入力し、入力した出力
    鍵と、上記４−１セレクタによって選択された鍵と、上
    記鍵ＫＡレジスタに保持された出力鍵とからなる３つの
    鍵を入力し、入力した３つの鍵から１つの鍵を選択し、 上記鍵ＫＡレジスタは、上記３−１ＫＡセレクタによっ
    て選択された鍵を出力鍵として保持することを特徴とす
    る請求項２５に記載されたデータ変換装置。
  29. 【請求項２９】 上記中間鍵生成部は、２つの鍵から１
    つの鍵を選択する２−１ＫＬセレクタと、２−１ＫＬセ
    レクタから選択された鍵を保持する鍵ＫＬレジスタと、
    ２つの鍵から１つの鍵を選択する２−１ＫＡセレクタ
    と、２−１ＫＡセレクタから選択された鍵を保持する鍵
    ＫＡレジスタと、２つの鍵から１つの鍵を選択する２−
    １セレクタと、８つの鍵から１つの鍵を選択する８−１
    セレクタとを有し、 上記２−１ＫＬセレクタは、秘密鍵を入力し、入力した
    秘密鍵と上記鍵ＫＬレジスタに保持された鍵とから１つ
    の鍵を選択し、 上記２−１ＫＡセレクタは、上記主変換部と上記副変換
    部とを用いて生成された出力鍵を入力し、入力した出力
    鍵と上記鍵ＫＡレジスタに保持された鍵とから１つの鍵
    を選択し、 上記２−１セレクタは、上記２−１ＫＬセレクタと上記
    ２−１ＫＡセレクタとによって選択された２つの鍵から
    １つの鍵を選択し、 上記８−１セレクタは、上記２−１セレクタによって選
    択された鍵からから８つの異なるシフト数で各々巡回ビ
    ットシフトさせた８つの鍵を入力し、入力した８つ鍵か
    ら１つ鍵を選択することを特徴とする請求項２５に記載
    されたデータ変換装置。
  30. 【請求項３０】 上記副変換部は、データを線形変換す
    るデータ正変換部（ＦＬ）と上記データ正変換部（Ｆ
    Ｌ）の変換とは逆の変換をするデータ逆変換部（ＦＬ
    −１）との少なくともいずれかを有し、上記データ正変
    換部（ＦＬ）と上記データ逆変換部（ＦＬ-1）との少な
    くともいずれかによってデータをデータ変換することを
    特徴とする請求項２１に記載されたデータ変換装置。
  31. 【請求項３１】 上記副変換部は、データを線形変換す
    るデータ正変換と上記データ正変換とは逆の変換をする
    データ逆変換とを同一の回路を共用して行う１／２副変
    換部を有し、１／２副変換部によってデータをデータ変
    換することを特徴とする請求項２１に記載されたデータ
    変換装置。
  32. 【請求項３２】 上記データ変換装置は、１２８ビット
    か１９２ビットか２５６ビットのいずれかの鍵を入力
    し、入力した鍵を使用して入力したデータの暗号化とデ
    ータの復号のいずれかのデータ変換することを特徴とす
    る請求項２１に記載されたデータ変換装置。
  33. 【請求項３３】 データを線形変換にデータ変換する副
    変換部に並列に配置され、鍵とデータとを入力し、入力
    した鍵を使用して非線形にデータ変換を行うための関数
    であるＦ関数に基づき、非線形データ変換する主変換部
    によって、入力したデータを非線形にデータ変換し、非
    線形変換したデータを出力することと、 鍵とデータとを入力し、入力した鍵を使用して入力した
    データを上記主変換部に並列に配置された上記副変換部
    によって線形変換し、線形変換したデータを出力するこ
    とを、繰り返し行うことにより少なくともデータの暗号
    化とデータの復号のいずれかのデータ変換を行うことを
    特徴とするデータ変換方法。
  34. 【請求項３４】 データを線形変換にデータ変換する副
    変換部に並列に配置され、鍵とデータとを入力し、入力
    した鍵を使用して非線形にデータ変換を行うための関数
    であるＦ関数に基づき、非線形変換にデータ変換する主
    変換部によって、入力したデータを非線形にデータ変換
    し、非線形変換したデータを出力する処理と、 鍵とデータとを入力し、入力した鍵を使用して入力した
    データを上記主変換部に並列に配置された上記副変換部
    によって線形変換し、線形変換したデータを出力する処
    理とを、繰り返し行うことにより少なくともデータの暗
    号化とデータの復号のいずれかのデータ変換を行う処理
    をコンピュータに実行させることを特徴とするデータ変
    換プログラム。
  35. 【請求項３５】 データを線形変換にデータ変換する副
    変換部に並列に配置され、鍵とデータとを入力し、入力
    した鍵を使用して非線形にデータ変換を行うための関数
    であるＦ関数に基づき、非線形にデータ変換する主変換
    部によって、入力したデータを非線形にデータ変換し、
    非線形変換したデータを出力する処理と、 鍵とデータとを入力し、入力した鍵を使用して入力した
    データを上記主変換部に並列に配置された上記副変換部
    によって線形変換し、線形変換したデータを出力する処
    理とを、繰り返し行うことにより少なくともデータの暗
    号化とデータの復号のいずれかのデータ変換を行う処理
    をコンピュータに実行させるためのデータ変換プログラ
    ムを記録したコンピュータ読み取り可能な記録媒体。
JP2002148786A 2002-05-23 2002-05-23 データ変換装置 Expired - Lifetime JP4128395B2 (ja)

Priority Applications (12)

Application Number Priority Date Filing Date Title
JP2002148786A JP4128395B2 (ja) 2002-05-23 2002-05-23 データ変換装置
TW092103375A TWI229299B (en) 2002-05-23 2003-02-19 Data conversion device, data conversion method, data conversion program, and computer-readable recording medium recorded with data conversion program
KR1020047018842A KR100806468B1 (ko) 2002-05-23 2003-03-07 데이터 변환 장치, 데이터 변환 방법 및 데이터 변환 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체
CA2485943A CA2485943C (en) 2002-05-23 2003-03-07 Data conversion apparatus and data conversion method
ES03755263.5T ES2565816T3 (es) 2002-05-23 2003-03-07 Aparato de conversión de datos y método de conversión de datos
US10/514,637 US7639800B2 (en) 2002-05-23 2003-03-07 Data conversion device and data conversion method
AU2003211779A AU2003211779A1 (en) 2002-05-23 2003-03-07 Data conversion device and data conversion method
EP03755263.5A EP1507247B1 (en) 2002-05-23 2003-03-07 Data conversion apparatus and data conversion method
PCT/JP2003/002689 WO2003100751A1 (fr) 2002-05-23 2003-03-07 Dispositif et procede de conversion de donnees
DK03755263.5T DK1507247T3 (en) 2002-05-23 2003-03-07 Data converter and data conversion method
CN038088339A CN1647139B (zh) 2002-05-23 2003-03-07 数据变换装置和数据变换方法
NO20045596A NO337611B1 (no) 2002-05-23 2004-12-22 Fremgangsmåte og anordning for omforming av data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002148786A JP4128395B2 (ja) 2002-05-23 2002-05-23 データ変換装置

Publications (2)

Publication Number Publication Date
JP2003345244A true JP2003345244A (ja) 2003-12-03
JP4128395B2 JP4128395B2 (ja) 2008-07-30

Family

ID=29561194

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002148786A Expired - Lifetime JP4128395B2 (ja) 2002-05-23 2002-05-23 データ変換装置

Country Status (12)

Country Link
US (1) US7639800B2 (ja)
EP (1) EP1507247B1 (ja)
JP (1) JP4128395B2 (ja)
KR (1) KR100806468B1 (ja)
CN (1) CN1647139B (ja)
AU (1) AU2003211779A1 (ja)
CA (1) CA2485943C (ja)
DK (1) DK1507247T3 (ja)
ES (1) ES2565816T3 (ja)
NO (1) NO337611B1 (ja)
TW (1) TWI229299B (ja)
WO (1) WO2003100751A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007199156A (ja) * 2006-01-24 2007-08-09 Sony Corp 暗号処理装置、暗号処理装置製造装置、および方法、並びにコンピュータ・プログラム
JP2008052130A (ja) * 2006-08-25 2008-03-06 Nippon Telegr & Teleph Corp <Ntt> ハッシュ関数回路及びその演算方法
WO2008026625A1 (fr) * 2006-09-01 2008-03-06 Sony Corporation Dispositif de codage, procédé de codage et programme informatique
WO2008072455A1 (ja) * 2006-12-11 2008-06-19 Sony Corporation 暗号処理装置、および暗号処理方法、並びにコンピュータ・プログラム
JP2009003312A (ja) * 2007-06-25 2009-01-08 Sony Corp 暗号処理装置、および暗号処理方法、並びにコンピュータ・プログラム
WO2009075337A1 (ja) * 2007-12-13 2009-06-18 Nec Corporation 暗号化方法及び復号化方法、装置並びにプログラム
WO2012077419A1 (ja) * 2010-12-09 2012-06-14 ソニー株式会社 暗号処理装置、および暗号処理方法、並びにプログラム
WO2012141189A1 (ja) * 2011-04-11 2012-10-18 日本電気株式会社 暗号化方法、暗号化装置および暗号化プログラム

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760874B2 (en) 2004-07-14 2010-07-20 Broadcom Corporation Method and system for implementing FI function in KASUMI algorithm for accelerating cryptography in GSM/GPRS/EDGE compliant handsets
US7627115B2 (en) * 2004-08-23 2009-12-01 Broadcom Corporation Method and system for implementing the GEA3 encryption algorithm for GPRS compliant handsets
US7623658B2 (en) * 2004-08-23 2009-11-24 Broadcom Corporation Method and system for implementing the A5/3 encryption algorithm for GSM and EDGE compliant handsets
US7627113B2 (en) * 2005-02-08 2009-12-01 Broadcom Corporation Method and system for hardware accelerator for implementing f8 confidentiality algorithm in WCDMA compliant handsets
EP1860630B1 (en) * 2005-03-16 2018-12-26 Mitsubishi Electric Corporation Data converting apparatus and data converting method
CN101335985B (zh) * 2007-06-29 2011-05-11 华为技术有限公司 安全快速切换的方法及系统
US8959307B1 (en) 2007-11-16 2015-02-17 Bitmicro Networks, Inc. Reduced latency memory read transactions in storage devices
JP5272417B2 (ja) 2008-01-21 2013-08-28 ソニー株式会社 データ変換装置、およびデータ変換方法、並びにコンピュータ・プログラム
US9729316B2 (en) 2008-02-27 2017-08-08 International Business Machines Corporation Unified broadcast encryption system
JP5200949B2 (ja) * 2009-01-16 2013-06-05 富士通株式会社 暗号処理装置
US9317286B2 (en) * 2009-03-31 2016-04-19 Oracle America, Inc. Apparatus and method for implementing instruction support for the camellia cipher algorithm
US8665601B1 (en) 2009-09-04 2014-03-04 Bitmicro Networks, Inc. Solid state drive with improved enclosure assembly
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8560804B2 (en) 2009-09-14 2013-10-15 Bitmicro Networks, Inc. Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device
JP5652363B2 (ja) * 2011-03-28 2015-01-14 ソニー株式会社 暗号処理装置、および暗号処理方法、並びにプログラム
US9372755B1 (en) 2011-10-05 2016-06-21 Bitmicro Networks, Inc. Adaptive power cycle sequences for data recovery
US9043669B1 (en) 2012-05-18 2015-05-26 Bitmicro Networks, Inc. Distributed ECC engine for storage media
US9423457B2 (en) 2013-03-14 2016-08-23 Bitmicro Networks, Inc. Self-test solution for delay locked loops
US9400617B2 (en) 2013-03-15 2016-07-26 Bitmicro Networks, Inc. Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained
US9842024B1 (en) 2013-03-15 2017-12-12 Bitmicro Networks, Inc. Flash electronic disk with RAID controller
US9430386B2 (en) 2013-03-15 2016-08-30 Bitmicro Networks, Inc. Multi-leveled cache management in a hybrid storage system
US9672178B1 (en) 2013-03-15 2017-06-06 Bitmicro Networks, Inc. Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system
US9720603B1 (en) 2013-03-15 2017-08-01 Bitmicro Networks, Inc. IOC to IOC distributed caching architecture
US9501436B1 (en) 2013-03-15 2016-11-22 Bitmicro Networks, Inc. Multi-level message passing descriptor
US9971524B1 (en) 2013-03-15 2018-05-15 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9875205B1 (en) 2013-03-15 2018-01-23 Bitmicro Networks, Inc. Network of memory systems
US10489318B1 (en) 2013-03-15 2019-11-26 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9858084B2 (en) 2013-03-15 2018-01-02 Bitmicro Networks, Inc. Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory
US9798688B1 (en) 2013-03-15 2017-10-24 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9934045B1 (en) 2013-03-15 2018-04-03 Bitmicro Networks, Inc. Embedded system boot from a storage device
US9734067B1 (en) 2013-03-15 2017-08-15 Bitmicro Networks, Inc. Write buffering
US10148430B1 (en) * 2013-04-17 2018-12-04 Amazon Technologies, Inc Revocable stream ciphers for upgrading encryption in a shared resource environment
US9684580B2 (en) * 2013-11-05 2017-06-20 Ixia Methods, systems, and computer readable media for efficient scrambling of data for line rate transmission in high speed communications networks
JP2015130580A (ja) * 2014-01-07 2015-07-16 富士通株式会社 データスクランブル装置、セキュリティ装置、セキュリティシステム及びデータスクランブル方法
US9952991B1 (en) 2014-04-17 2018-04-24 Bitmicro Networks, Inc. Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation
US10025736B1 (en) 2014-04-17 2018-07-17 Bitmicro Networks, Inc. Exchange message protocol message transmission between two devices
US10055150B1 (en) 2014-04-17 2018-08-21 Bitmicro Networks, Inc. Writing volatile scattered memory metadata to flash device
US10078604B1 (en) 2014-04-17 2018-09-18 Bitmicro Networks, Inc. Interrupt coalescing
US10042792B1 (en) 2014-04-17 2018-08-07 Bitmicro Networks, Inc. Method for transferring and receiving frames across PCI express bus for SSD device
US9811461B1 (en) 2014-04-17 2017-11-07 Bitmicro Networks, Inc. Data storage system
JP6187624B1 (ja) * 2016-03-17 2017-08-30 富士電機株式会社 情報処理装置、情報処理方法及びプログラム
US10404459B2 (en) * 2017-02-09 2019-09-03 Intel Corporation Technologies for elliptic curve cryptography hardware acceleration
US10552050B1 (en) 2017-04-07 2020-02-04 Bitmicro Llc Multi-dimensional computer storage system
US10698839B2 (en) * 2017-12-12 2020-06-30 Western Digital Technologies, Inc. Seed scrambling
US10635400B2 (en) 2017-12-12 2020-04-28 Western Digital Technologies, Inc. Seed generation
CN112805769B (zh) * 2018-10-04 2023-11-07 日本电信电话株式会社 秘密s型函数计算系统、装置、方法及记录介质
US11838402B2 (en) 2019-03-13 2023-12-05 The Research Foundation For The State University Of New York Ultra low power core for lightweight encryption
US11240022B1 (en) * 2019-04-11 2022-02-01 Wells Fargo Bank, N.A. Passive encryption rotation keys
US11632231B2 (en) * 2020-03-05 2023-04-18 Novatek Microelectronics Corp. Substitute box, substitute method and apparatus thereof
CN114282469B (zh) * 2021-12-24 2024-08-13 中国人民解放军国防科技大学 一种Camellia算法P函数的硬件电路及优化方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10172298A (ja) * 1996-12-05 1998-06-26 Mitsubishi Electric Corp 半導体記憶装置
GB2321728B (en) * 1997-01-30 2001-12-19 Motorola Inc Apparatus and method for accessing secured data stored in a portable data carrier
JP3600454B2 (ja) * 1998-08-20 2004-12-15 株式会社東芝 暗号化・復号装置、暗号化・復号方法、およびそのプログラム記憶媒体
US7184549B2 (en) * 2000-01-14 2007-02-27 Mitsubishi Denki Kabushiki Kaisha Method and apparatus for encryption, method and apparatus for decryption, and computer-readable medium storing program
CN1734526B (zh) 2000-03-09 2013-09-18 三菱电机株式会社 数据变换装置和数据变换方法
JP4457474B2 (ja) * 2000-04-04 2010-04-28 ソニー株式会社 情報記録装置、情報再生装置、情報記録方法、情報再生方法、および情報記録媒体、並びにプログラム提供媒体
JP4464046B2 (ja) * 2001-04-03 2010-05-19 三菱電機株式会社 暗号化装置及び復号化装置及び無線通信装置
JP2003067340A (ja) 2001-08-28 2003-03-07 Mitsubishi Electric Corp 認証の選択システム、認証システム
US7986820B2 (en) 2001-10-19 2011-07-26 Mitsubishi Electric Research Laboratories, Inc. Method for comparing features extracted from images of fingerprints

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007199156A (ja) * 2006-01-24 2007-08-09 Sony Corp 暗号処理装置、暗号処理装置製造装置、および方法、並びにコンピュータ・プログラム
JP2008052130A (ja) * 2006-08-25 2008-03-06 Nippon Telegr & Teleph Corp <Ntt> ハッシュ関数回路及びその演算方法
US8369522B2 (en) 2006-09-01 2013-02-05 Sony Corpoation Encryption processing apparatus, encryption method, and computer program
WO2008026625A1 (fr) * 2006-09-01 2008-03-06 Sony Corporation Dispositif de codage, procédé de codage et programme informatique
JP2008058831A (ja) * 2006-09-01 2008-03-13 Sony Corp 暗号処理装置、および暗号処理方法、並びにコンピュータ・プログラム
CN101512619B (zh) * 2006-09-01 2012-04-18 索尼株式会社 密码处理装置和密码处理方法
WO2008072455A1 (ja) * 2006-12-11 2008-06-19 Sony Corporation 暗号処理装置、および暗号処理方法、並びにコンピュータ・プログラム
US8737603B2 (en) 2006-12-11 2014-05-27 Sony Corporation Cryptographic processing apparatus, cryptographic processing method, and computer program
JP2009003312A (ja) * 2007-06-25 2009-01-08 Sony Corp 暗号処理装置、および暗号処理方法、並びにコンピュータ・プログラム
WO2009075337A1 (ja) * 2007-12-13 2009-06-18 Nec Corporation 暗号化方法及び復号化方法、装置並びにプログラム
US8619976B2 (en) 2007-12-13 2013-12-31 Nec Corporation Encryption method, decryption method, device, and program
JP2012123259A (ja) * 2010-12-09 2012-06-28 Sony Corp 暗号処理装置、および暗号処理方法、並びにプログラム
WO2012077419A1 (ja) * 2010-12-09 2012-06-14 ソニー株式会社 暗号処理装置、および暗号処理方法、並びにプログラム
US9031230B2 (en) 2010-12-09 2015-05-12 Sony Corporation Encryption processing device, encryption processing method, and program
WO2012141189A1 (ja) * 2011-04-11 2012-10-18 日本電気株式会社 暗号化方法、暗号化装置および暗号化プログラム

Also Published As

Publication number Publication date
TWI229299B (en) 2005-03-11
WO2003100751A1 (fr) 2003-12-04
CA2485943A1 (en) 2003-12-04
KR100806468B1 (ko) 2008-02-21
US20050226407A1 (en) 2005-10-13
DK1507247T3 (en) 2016-03-29
US7639800B2 (en) 2009-12-29
CN1647139A (zh) 2005-07-27
AU2003211779A1 (en) 2003-12-12
ES2565816T3 (es) 2016-04-07
TW200307226A (en) 2003-12-01
EP1507247A4 (en) 2011-01-19
EP1507247B1 (en) 2016-02-24
NO20045596L (no) 2005-02-18
CN1647139B (zh) 2011-09-14
CA2485943C (en) 2011-04-19
JP4128395B2 (ja) 2008-07-30
EP1507247A1 (en) 2005-02-16
KR20050004187A (ko) 2005-01-12
NO337611B1 (no) 2016-05-09

Similar Documents

Publication Publication Date Title
JP4128395B2 (ja) データ変換装置
JP4127472B2 (ja) データ変換装置及びデータ変換装置のデータ変換方法及びプログラム及びコンピュータ読み取り可能な記録媒体
JP4025722B2 (ja) データ暗号化のための方法および装置
JP2009516976A (ja) マルチレーン高速暗号化及び復号
JPH10240500A (ja) 乱数生成装置及び方法、暗号化装置及び方法、復号装置及び方法、並びにストリーム暗号システム
JP2010245881A (ja) 暗号処理装置
JP4098719B2 (ja) Ａｅｓアルゴリズム用のプログラマブルデータ暗号化エンジン
JP2005513541A6 (ja) Ａｅｓアルゴリズム用のプログラマブルデータ暗号化エンジン
JP6052166B2 (ja) 暗号化方法、暗号化装置および暗号化プログラム
JP5182295B2 (ja) 暗号化装置及び暗号処理方法
JP3547474B2 (ja) 暗号演算回路
JP5605197B2 (ja) 暗号処理装置、および暗号処理方法、並びにプログラム
Tsavos et al. Lightweight security data streaming, based on reconfigurable logic, for FPGA platform
KR101662291B1 (ko) 경량 블록암호 lea 기반 암호화 및 복호화 장치
CN114422111A (zh) 一种轻量级的sm4算法的硬件实现电路
RU2359415C2 (ru) Способ криптографического преобразования блоков цифровых данных
JP3473171B2 (ja) 逐次暗号方式
JP4230152B2 (ja) 暗号回路
WO2012067052A1 (ja) 暗号処理装置および暗号処理方法
Pirpilidis et al. A 4-bit Architecture of SEED Block Cipher for IoT Applications
JP4745598B2 (ja) 暗号回路
RU2127024C1 (ru) Блок шифрования
KR20030087893A (ko) 라운드 키의 온라인 계산 기능을 갖는 모듈화 구조의 AESRijndael 라운드 키 생성 회로
JP2008107656A (ja) 暗号化装置及び認証装置
WO2002058036A1 (en) Encryption circuit

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040519

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20041025

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080513

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080514

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4128395

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130523

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140523

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term