JP2003324341A - 入力バッファ回路、出力バッファ回路および入出力バッファ回路 - Google Patents
入力バッファ回路、出力バッファ回路および入出力バッファ回路Info
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Abstract
(57)【要約】
【課題】自分自身の電源の電圧よりも高い電圧の電源で
動作する半導体装置と混在して用いられる可能性のある
半導体装置において、動作していない回路の一部もしく
は全部に対して電源の供給を停止し、その消費電力を削
減することができる入出力バッファ回路を提供する。 【解決手段】第１および第２の電源を含む少なくとも２
種類の電源で動作する半導体装置において、電界緩和用
のトランジスタのゲートに、第１および第２の電源が共
に供給されている場合には第１の電源の電圧又は第１の
電源から作られた電圧を供給し、第１の電源の供給が停
止されている場合には第２の電源の電圧又は第２の電源
から作られた電圧を供給する。
動作する半導体装置と混在して用いられる可能性のある
半導体装置において、動作していない回路の一部もしく
は全部に対して電源の供給を停止し、その消費電力を削
減することができる入出力バッファ回路を提供する。 【解決手段】第１および第２の電源を含む少なくとも２
種類の電源で動作する半導体装置において、電界緩和用
のトランジスタのゲートに、第１および第２の電源が共
に供給されている場合には第１の電源の電圧又は第１の
電源から作られた電圧を供給し、第１の電源の供給が停
止されている場合には第２の電源の電圧又は第２の電源
から作られた電圧を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、自分自身の電源の
電圧よりも高い電圧の電源で動作する半導体装置と混在
して使用される半導体装置のＩＯ領域（入出力領域）で
用いられる入力バッファ回路、出力バッファ回路または
入出力バッファ回路に関するものである。
電圧よりも高い電圧の電源で動作する半導体装置と混在
して使用される半導体装置のＩＯ領域（入出力領域）で
用いられる入力バッファ回路、出力バッファ回路または
入出力バッファ回路に関するものである。
【０００２】
【従来の技術】電圧の異なる電源で動作する複数の半導
体装置、例えば５Ｖの電源で動作する半導体装置と３．
３Ｖの電源で動作する半導体装置が同一ボード上に混在
して実装される場合、ボード上で両者が同じバスに接続
されることがある。この場合、５Ｖの電源で動作する半
導体装置から３．３Ｖの電源で動作する半導体装置に向
かって電流が流れ込んだり、３．３Ｖの電源で動作する
半導体装置のトランジスタが劣化ないしは破壊される場
合がある等の問題がある。
体装置、例えば５Ｖの電源で動作する半導体装置と３．
３Ｖの電源で動作する半導体装置が同一ボード上に混在
して実装される場合、ボード上で両者が同じバスに接続
されることがある。この場合、５Ｖの電源で動作する半
導体装置から３．３Ｖの電源で動作する半導体装置に向
かって電流が流れ込んだり、３．３Ｖの電源で動作する
半導体装置のトランジスタが劣化ないしは破壊される場
合がある等の問題がある。
【０００３】これに対し、本出願人は、特開平７−１８
３７７４号公報において、上記問題を解決するための１
つの手段として、電界緩和用のトランジスタを備える新
規な構造の入出力バッファ回路を提案している。
３７７４号公報において、上記問題を解決するための１
つの手段として、電界緩和用のトランジスタを備える新
規な構造の入出力バッファ回路を提案している。
【０００４】図４に示す入出力バッファ回路６２は、上
記特開平７−１８３７７４号公報において開示されたも
のであり、入力部１２と、出力部１４とを備えている。
記特開平７−１８３７７４号公報において開示されたも
のであり、入力部１２と、出力部１４とを備えている。
【０００５】図示例の入出力バッファ回路６２におい
て、まず、入力部１２は、パッド１８と信号線Ｎ４との
間に接続されたＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２０と、電源と信号線Ｎ４との間に接続され
たＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２
２と、信号線Ｎ４と信号線Ｎ５との間に接続されたイン
バータ２４と、その入力端子が信号線Ｎ５に接続された
インバータ３０とを備えている。
て、まず、入力部１２は、パッド１８と信号線Ｎ４との
間に接続されたＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２０と、電源と信号線Ｎ４との間に接続され
たＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２
２と、信号線Ｎ４と信号線Ｎ５との間に接続されたイン
バータ２４と、その入力端子が信号線Ｎ５に接続された
インバータ３０とを備えている。
【０００６】ここで、ＮＭＯＳ２０は、電界緩和用のト
ランジスタであり、そのゲートは電源に接続されてい
る。また、ＰＭＯＳ２２のゲートは信号線Ｎ５に接続さ
れている。インバータ２４は、入力バッファであり、電
源と信号線Ｎ５との間に接続されたＰＭＯＳ２６と、信
号線Ｎ５とグランドとの間に接続されたＮＭＯＳ２８と
を備えている。これらのＰＭＯＳ２６およびＮＭＯＳ２
８のゲートは共に信号線Ｎ４に接続されている。
ランジスタであり、そのゲートは電源に接続されてい
る。また、ＰＭＯＳ２２のゲートは信号線Ｎ５に接続さ
れている。インバータ２４は、入力バッファであり、電
源と信号線Ｎ５との間に接続されたＰＭＯＳ２６と、信
号線Ｎ５とグランドとの間に接続されたＮＭＯＳ２８と
を備えている。これらのＰＭＯＳ２６およびＮＭＯＳ２
８のゲートは共に信号線Ｎ４に接続されている。
【０００７】一方、出力部１４は、電源とパッド１８と
の間に直列に接続されたＰＭＯＳ３２，３４と、パッド
１８とグランドとの間に直列に接続されたＮＭＯＳ３
６，３８と、信号線Ｎ１と信号線Ｎ３との間に直列に接
続されたＮＭＯＳ４０，４２と、信号線Ｎ３とパッド１
８との間に接続されたＰＭＯＳ４４と、信号線Ｄ１と信
号線Ｎ１との間に接続されたインバータ４６と、信号線
Ｄ２と信号線Ｎ２との間に接続されたインバータ４８と
を備えている。
の間に直列に接続されたＰＭＯＳ３２，３４と、パッド
１８とグランドとの間に直列に接続されたＮＭＯＳ３
６，３８と、信号線Ｎ１と信号線Ｎ３との間に直列に接
続されたＮＭＯＳ４０，４２と、信号線Ｎ３とパッド１
８との間に接続されたＰＭＯＳ４４と、信号線Ｄ１と信
号線Ｎ１との間に接続されたインバータ４６と、信号線
Ｄ２と信号線Ｎ２との間に接続されたインバータ４８と
を備えている。
【０００８】ここで、ＰＭＯＳ３２，３４およびＮＭＯ
Ｓ３８は、出力最終段の出力バッファであり、ＮＭＯＳ
３６は、電界緩和用のトランジスタであり、かつ出力バ
ッファの一部を形成している。ＰＭＯＳ３２のゲートは
信号線Ｎ１に接続され、以下同様に、ＰＭＯＳ３４のゲ
ートは信号線Ｎ３に、ＮＭＯＳ３６のゲートは電源に、
ＮＭＯＳ３８のゲートは信号線Ｎ２に、ＮＭＯＳ４０の
ゲートは信号線ＥＮに、ＮＭＯＳ４２およびＰＭＯＳ４
４のゲートは共に信号線Ｄ２に接続されている。
Ｓ３８は、出力最終段の出力バッファであり、ＮＭＯＳ
３６は、電界緩和用のトランジスタであり、かつ出力バ
ッファの一部を形成している。ＰＭＯＳ３２のゲートは
信号線Ｎ１に接続され、以下同様に、ＰＭＯＳ３４のゲ
ートは信号線Ｎ３に、ＮＭＯＳ３６のゲートは電源に、
ＮＭＯＳ３８のゲートは信号線Ｎ２に、ＮＭＯＳ４０の
ゲートは信号線ＥＮに、ＮＭＯＳ４２およびＰＭＯＳ４
４のゲートは共に信号線Ｄ２に接続されている。
【０００９】また、ＰＭＯＳ３２のバックゲートは電源
に、ＰＭＯＳ３４，４４のバックゲートは共にパッド１
８に接続されている。
に、ＰＭＯＳ３４，４４のバックゲートは共にパッド１
８に接続されている。
【００１０】以下、入出力バッファ回路６２の動作を説
明する。
明する。
【００１１】入出力バッファ回路６２は、半導体装置の
双方向端子で用いられるものであり、信号の出力時に
は、パッド１８は、出力部１４により、ハイレベルまた
はローレベルにドライブされる。一方、信号の入力時に
は、出力部１４の出力はハイインピーダンス状態とさ
れ、外部からパッド１８を介して供給される信号は、入
力部１２の電界緩和用トランジスタであるＮＭＯＳ２０
を介して入力バッファのインバータ２４へ供給される。
双方向端子で用いられるものであり、信号の出力時に
は、パッド１８は、出力部１４により、ハイレベルまた
はローレベルにドライブされる。一方、信号の入力時に
は、出力部１４の出力はハイインピーダンス状態とさ
れ、外部からパッド１８を介して供給される信号は、入
力部１２の電界緩和用トランジスタであるＮＭＯＳ２０
を介して入力バッファのインバータ２４へ供給される。
【００１２】入出力バッファ回路６２において、まず、
信号の出力時に、出力部１４からハイレベルが出力され
る場合、信号線Ｄ１，Ｄ２は共にハイレベルとされ、信
号線ＥＮもハイレベルとされる。
信号の出力時に、出力部１４からハイレベルが出力され
る場合、信号線Ｄ１，Ｄ２は共にハイレベルとされ、信
号線ＥＮもハイレベルとされる。
【００１３】この時、信号線Ｎ１は、インバータ４６に
よりローレベルにドライブされ、ＰＭＯＳ３２がオンす
る。また、ＮＭＯＳ４０，４２はオン、ＰＭＯＳ４４は
オフするので、オンしたＮＭＯＳ４０，４２を介して、
インバータ４６により信号線Ｎ３もローレベルにドライ
ブされ、ＰＭＯＳ３４もオンする。従って、パッド１８
は、オンしたＰＭＯＳ３２，３４を介して電源レベルま
でチャージアップされる。
よりローレベルにドライブされ、ＰＭＯＳ３２がオンす
る。また、ＮＭＯＳ４０，４２はオン、ＰＭＯＳ４４は
オフするので、オンしたＮＭＯＳ４０，４２を介して、
インバータ４６により信号線Ｎ３もローレベルにドライ
ブされ、ＰＭＯＳ３４もオンする。従って、パッド１８
は、オンしたＰＭＯＳ３２，３４を介して電源レベルま
でチャージアップされる。
【００１４】なお、ＮＭＯＳ３６は、そのゲートに、電
源電圧が供給されているのでオンしているが、信号線Ｎ
２は、インバータ４８によりローレベルにドライブされ
るので、ＮＭＯＳ３８はオフする。このように、出力部
１４からハイレベルを出力する場合、ＰＭＯＳ３２，３
４はオン、ＮＭＯＳ３８はオフするので、パッド１８
は、オンしたＰＭＯＳ３２，３４を介して電源レベルま
でチャージアップされる。
源電圧が供給されているのでオンしているが、信号線Ｎ
２は、インバータ４８によりローレベルにドライブされ
るので、ＮＭＯＳ３８はオフする。このように、出力部
１４からハイレベルを出力する場合、ＰＭＯＳ３２，３
４はオン、ＮＭＯＳ３８はオフするので、パッド１８
は、オンしたＰＭＯＳ３２，３４を介して電源レベルま
でチャージアップされる。
【００１５】また、信号の出力時に、出力部１４からロ
ーレベルが出力される場合、信号線Ｄ１，Ｄ２は共にロ
ーレベルとされ、信号線ＥＮはハイレベルとされる。
ーレベルが出力される場合、信号線Ｄ１，Ｄ２は共にロ
ーレベルとされ、信号線ＥＮはハイレベルとされる。
【００１６】この時、ＮＭＯＳ３６はオンしており、信
号線Ｎ２は、インバータ４８によりハイレベルにドライ
ブされるので、ＮＭＯＳ３８もオンする。従って、パッ
ド１８は、ＮＭＯＳ３６，３８を介してグランドレベル
までディスチャージされる。
号線Ｎ２は、インバータ４８によりハイレベルにドライ
ブされるので、ＮＭＯＳ３８もオンする。従って、パッ
ド１８は、ＮＭＯＳ３６，３８を介してグランドレベル
までディスチャージされる。
【００１７】なお、信号線Ｎ１は、インバータ４６によ
りハイレベルにドライブされ、ＰＭＯＳ３２はオフす
る。また、ＮＭＯＳ４０はオン、ＮＭＯＳ４２はオフす
る。ＰＭＯＳ３４，４４は、そのバックゲートがローレ
ベルになるのでオフする。このように、出力部１４から
ローレベルを出力する場合、ＰＭＯＳ３２，３４はオ
フ、ＮＭＯＳ３６，３８はオンするので、パッド１８
は、オンしたＮＭＯＳ３６，３８を介してグランドレベ
ルまでディスチャージされる。
りハイレベルにドライブされ、ＰＭＯＳ３２はオフす
る。また、ＮＭＯＳ４０はオン、ＮＭＯＳ４２はオフす
る。ＰＭＯＳ３４，４４は、そのバックゲートがローレ
ベルになるのでオフする。このように、出力部１４から
ローレベルを出力する場合、ＰＭＯＳ３２，３４はオ
フ、ＮＭＯＳ３６，３８はオンするので、パッド１８
は、オンしたＮＭＯＳ３６，３８を介してグランドレベ
ルまでディスチャージされる。
【００１８】一方、信号の入力時に、出力部１４の出力
がハイインピーダンス状態とされる場合、信号線Ｄ１は
ローレベル、信号線Ｄ２はハイレベル、信号線ＥＮはロ
ーレベルとされる。
がハイインピーダンス状態とされる場合、信号線Ｄ１は
ローレベル、信号線Ｄ２はハイレベル、信号線ＥＮはロ
ーレベルとされる。
【００１９】以下、この入出力バッファ回路６２を用い
る半導体装置の電源の電圧が３．３Ｖであり、入出力バ
ッファ回路６２のパッド１８を介して、外部から３．３
Ｖよりも高い５Ｖ（ハイレベルの電位）の信号が入力さ
れる場合の動作を説明する。
る半導体装置の電源の電圧が３．３Ｖであり、入出力バ
ッファ回路６２のパッド１８を介して、外部から３．３
Ｖよりも高い５Ｖ（ハイレベルの電位）の信号が入力さ
れる場合の動作を説明する。
【００２０】この場合、信号線Ｎ１は、インバータ４６
により３．３Ｖにドライブされるので、ＰＭＯＳ３２は
オフする。また、ＮＭＯＳ４０もオフ、ＰＭＯＳ４４
は、そのソースおよびバックゲートにパッド１８の５Ｖ
が供給され、そのゲートに信号線Ｄ２の３．３Ｖが供給
されるのでオンする。これにより、信号線Ｎ３は、オン
したＰＭＯＳ４４を介してパッド１８に供給された５Ｖ
のレベルまでチャージアップされ、ＰＭＯＳ３４はオフ
状態となる。
により３．３Ｖにドライブされるので、ＰＭＯＳ３２は
オフする。また、ＮＭＯＳ４０もオフ、ＰＭＯＳ４４
は、そのソースおよびバックゲートにパッド１８の５Ｖ
が供給され、そのゲートに信号線Ｄ２の３．３Ｖが供給
されるのでオンする。これにより、信号線Ｎ３は、オン
したＰＭＯＳ４４を介してパッド１８に供給された５Ｖ
のレベルまでチャージアップされ、ＰＭＯＳ３４はオフ
状態となる。
【００２１】また、信号線Ｎ２は、インバータ４８によ
りグランドレベルにドライブされるので、ＮＭＯＳ３８
はオフする。電界緩和用トランジスタのＮＭＯＳ３６
は、そのゲートに３．３Ｖの電源が供給されているので
最初はオンしているが、バックバイアスのかかったしき
い値電圧が仮に１．２Ｖだとすると、そのソース側のノ
ードの電位が３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時
点でオフする。従って、ＮＭＯＳ３８のドレインには、
２．１Ｖ程度の電圧しかかからない。
りグランドレベルにドライブされるので、ＮＭＯＳ３８
はオフする。電界緩和用トランジスタのＮＭＯＳ３６
は、そのゲートに３．３Ｖの電源が供給されているので
最初はオンしているが、バックバイアスのかかったしき
い値電圧が仮に１．２Ｖだとすると、そのソース側のノ
ードの電位が３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時
点でオフする。従って、ＮＭＯＳ３８のドレインには、
２．１Ｖ程度の電圧しかかからない。
【００２２】このように、信号の入力時に、パッド１８
に５Ｖの信号が供給された場合、ＰＭＯＳ３２，３４お
よびＮＭＯＳ３６，３８はオフするので、出力部１４は
ハイインピーダンス状態となる。
に５Ｖの信号が供給された場合、ＰＭＯＳ３２，３４お
よびＮＭＯＳ３６，３８はオフするので、出力部１４は
ハイインピーダンス状態となる。
【００２３】パッド１８に供給された５Ｖの信号は、電
界緩和用トランジスタのＮＭＯＳ２０を介して入力バッ
ファのインバータ２４に供給される。ここで、ＮＭＯＳ
２０のゲートには３．３Ｖの電源が供給されているので
最初はオンしているが、バックバイアスのかかったしき
い値電圧が仮に１．２Ｖだとすると、信号線Ｎ４のレベ
ルが３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時点でオフ
する。
界緩和用トランジスタのＮＭＯＳ２０を介して入力バッ
ファのインバータ２４に供給される。ここで、ＮＭＯＳ
２０のゲートには３．３Ｖの電源が供給されているので
最初はオンしているが、バックバイアスのかかったしき
い値電圧が仮に１．２Ｖだとすると、信号線Ｎ４のレベ
ルが３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時点でオフ
する。
【００２４】インバータ２４に入力された２．１Ｖの信
号は、このインバータ２４により反転出力され、信号線
Ｎ５はグランドレベルにドライブされるので、ＰＭＯＳ
２２がオンし、これにより、インバータ２４の入力は、
３．３Ｖの電源電位までチャージアップされる。また、
インバータ２４により反転出力されたグランドレベルの
信号は、さらにインバータ３０により反転出力され、ハ
イレベルの信号として、この半導体装置の内部回路へ供
給される。
号は、このインバータ２４により反転出力され、信号線
Ｎ５はグランドレベルにドライブされるので、ＰＭＯＳ
２２がオンし、これにより、インバータ２４の入力は、
３．３Ｖの電源電位までチャージアップされる。また、
インバータ２４により反転出力されたグランドレベルの
信号は、さらにインバータ３０により反転出力され、ハ
イレベルの信号として、この半導体装置の内部回路へ供
給される。
【００２５】このように、図示例の入出力バッファ回路
６２は、出力部１４の構造を工夫することによって、パ
ッドに５Ｖの信号が供給された場合のリーク電流の問題
を解決すると共に、電界緩和用トランジスタのＮＭＯＳ
２０，３６を設けることによって、入力バッファのイン
バータ２４や出力最終段のドライバのＮＭＯＳ３８に５
Ｖの信号が供給されるのを防止し、トランジスタが劣化
ないしは破壊されるという問題を解決するものである。
６２は、出力部１４の構造を工夫することによって、パ
ッドに５Ｖの信号が供給された場合のリーク電流の問題
を解決すると共に、電界緩和用トランジスタのＮＭＯＳ
２０，３６を設けることによって、入力バッファのイン
バータ２４や出力最終段のドライバのＮＭＯＳ３８に５
Ｖの信号が供給されるのを防止し、トランジスタが劣化
ないしは破壊されるという問題を解決するものである。
【００２６】ところで、半導体装置の消費電力を削減す
る目的から、半導体装置の動作していない回路の一部も
しくは全体に対して電源の供給を停止し、例えば電源の
電圧をグランドレベルに落としたいという要求がある。
例えば、図示例の入出力バッファ回路を用いる半導体装
置において、入出力バッファ回路が動作していない期
間、入出力バッファ回路用の電源の供給を停止すること
により、その分の消費電力を削減することができる。
る目的から、半導体装置の動作していない回路の一部も
しくは全体に対して電源の供給を停止し、例えば電源の
電圧をグランドレベルに落としたいという要求がある。
例えば、図示例の入出力バッファ回路を用いる半導体装
置において、入出力バッファ回路が動作していない期
間、入出力バッファ回路用の電源の供給を停止すること
により、その分の消費電力を削減することができる。
【００２７】しかし、この半導体装置が、前述のよう
に、５Ｖのバスに接続されている場合、入出力バッファ
回路用の電源の供給を停止すると、ＮＭＯＳ２０，３６
のゲートがグランドレベルとなり、これらのＮＭＯＳの
ゲート・ドレイン間の耐圧、例えば４．２Ｖを超える電
圧が供給されることになるため、これらのＮＭＯＳ２
０，３６が劣化もしくは破壊される可能性があるという
問題があった。このため、従来の半導体装置では、電源
の供給を停止することができなかった。
に、５Ｖのバスに接続されている場合、入出力バッファ
回路用の電源の供給を停止すると、ＮＭＯＳ２０，３６
のゲートがグランドレベルとなり、これらのＮＭＯＳの
ゲート・ドレイン間の耐圧、例えば４．２Ｖを超える電
圧が供給されることになるため、これらのＮＭＯＳ２
０，３６が劣化もしくは破壊される可能性があるという
問題があった。このため、従来の半導体装置では、電源
の供給を停止することができなかった。
【００２８】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、自分自身の電源の電
圧よりも高い電圧の電源で動作する半導体装置と混在し
て用いられる可能性のある半導体装置において、動作し
ていない回路の一部もしくは全部に対して電源の供給を
停止し、その消費電力を削減することができる入出力バ
ッファ回路を提供することにある。
従来技術に基づく問題点を解消し、自分自身の電源の電
圧よりも高い電圧の電源で動作する半導体装置と混在し
て用いられる可能性のある半導体装置において、動作し
ていない回路の一部もしくは全部に対して電源の供給を
停止し、その消費電力を削減することができる入出力バ
ッファ回路を提供することにある。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１および第２の電源を含む少なくとも
２種類の電源で動作する半導体装置において、前記第１
および第２の電源が共に供給されている場合には前記第
１の電源の電圧又は前記第１の電源から作られた電圧を
出力し、前記第１の電源の供給が停止されている場合に
は前記第２の電源の電圧又は前記第２の電源から作られ
た電圧を出力する回路を備え、入力端子において、前記
回路の出力が、パッドと入力バッファとの間に設けられ
た電界緩和用のＭＯＳトランジスタのゲートに接続され
ていることを特徴とする入力バッファ回路を提供するも
のである。
に、本発明は、第１および第２の電源を含む少なくとも
２種類の電源で動作する半導体装置において、前記第１
および第２の電源が共に供給されている場合には前記第
１の電源の電圧又は前記第１の電源から作られた電圧を
出力し、前記第１の電源の供給が停止されている場合に
は前記第２の電源の電圧又は前記第２の電源から作られ
た電圧を出力する回路を備え、入力端子において、前記
回路の出力が、パッドと入力バッファとの間に設けられ
た電界緩和用のＭＯＳトランジスタのゲートに接続され
ていることを特徴とする入力バッファ回路を提供するも
のである。
【００３０】また、本発明は、第１および第２の電源を
含む少なくとも２種類の電源で動作する半導体装置にお
いて、前記第１および第２の電源が共に供給されている
場合には前記第１の電源の電圧又は前記第１の電源から
作られた電圧を出力し、前記第１の電源の供給が停止さ
れている場合には前記第２の電源の電圧又は前記第２の
電源から作られた電圧を出力する回路を備え、出力端子
において、前記回路の出力が、パッドと出力バッファの
出力最終段のＭＯＳトランジスタとの間に設けられた電
界緩和用のＭＯＳトランジスタのゲートに接続されてい
ることを特徴とする出力バッファ回路を提供する。
含む少なくとも２種類の電源で動作する半導体装置にお
いて、前記第１および第２の電源が共に供給されている
場合には前記第１の電源の電圧又は前記第１の電源から
作られた電圧を出力し、前記第１の電源の供給が停止さ
れている場合には前記第２の電源の電圧又は前記第２の
電源から作られた電圧を出力する回路を備え、出力端子
において、前記回路の出力が、パッドと出力バッファの
出力最終段のＭＯＳトランジスタとの間に設けられた電
界緩和用のＭＯＳトランジスタのゲートに接続されてい
ることを特徴とする出力バッファ回路を提供する。
【００３１】また、本発明は、第１および第２の電源を
含む少なくとも２種類の電源で動作する半導体装置にお
いて、前記第１および第２の電源が共に供給されている
場合には前記第１の電源の電圧又は前記第１の電源から
作られた電圧を出力し、前記第１の電源の供給が停止さ
れている場合には前記第２の電源の電圧又は前記第２の
電源から作られた電圧を出力する回路を備え、双方向端
子において、前記回路の出力が、パッドと入力バッファ
との間に設けられた電界緩和用のＭＯＳトランジスタの
ゲート、および前記パッドと出力バッファの出力最終段
のＭＯＳトランジスタとの間に設けられた電界緩和用の
ＭＯＳトランジスタのゲートに接続されていることを特
徴とする入出力バッファ回路を提供する。
含む少なくとも２種類の電源で動作する半導体装置にお
いて、前記第１および第２の電源が共に供給されている
場合には前記第１の電源の電圧又は前記第１の電源から
作られた電圧を出力し、前記第１の電源の供給が停止さ
れている場合には前記第２の電源の電圧又は前記第２の
電源から作られた電圧を出力する回路を備え、双方向端
子において、前記回路の出力が、パッドと入力バッファ
との間に設けられた電界緩和用のＭＯＳトランジスタの
ゲート、および前記パッドと出力バッファの出力最終段
のＭＯＳトランジスタとの間に設けられた電界緩和用の
ＭＯＳトランジスタのゲートに接続されていることを特
徴とする入出力バッファ回路を提供する。
【００３２】ここで、前記出力バッファは、オープンド
レイン型もしくはトーテムポール型のものであるのが好
ましい。また、前記第１および第２の電源は、それぞれ
ＩＯ領域用および内部領域用の電源であり、前記内部領
域用の電源の電圧レベルよりも前記ＩＯ領域用の電源の
電圧レベルの方が高いのが好ましい。
レイン型もしくはトーテムポール型のものであるのが好
ましい。また、前記第１および第２の電源は、それぞれ
ＩＯ領域用および内部領域用の電源であり、前記内部領
域用の電源の電圧レベルよりも前記ＩＯ領域用の電源の
電圧レベルの方が高いのが好ましい。
【００３３】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の入出力バッファ回路を詳細に
説明する。
施例に基づいて、本発明の入出力バッファ回路を詳細に
説明する。
【００３４】図１は、本発明の入出力バッファ回路に用
いられるバイアス電圧発生回路の一実施例の構成概念図
である。同図に示す入出力バッファ回路２は、説明を容
易にするために、本発明の入出力バッファ回路の構成の
主要部分のみを概念的に表したものであり、電界緩和用
の２つのトランジスタ４，６と、これらの電界緩和用ト
ランジスタ４，６のゲートに共通に供給される信号（バ
イアス電圧）を生成するバイアス電圧発生回路１６とを
備えている。
いられるバイアス電圧発生回路の一実施例の構成概念図
である。同図に示す入出力バッファ回路２は、説明を容
易にするために、本発明の入出力バッファ回路の構成の
主要部分のみを概念的に表したものであり、電界緩和用
の２つのトランジスタ４，６と、これらの電界緩和用ト
ランジスタ４，６のゲートに共通に供給される信号（バ
イアス電圧）を生成するバイアス電圧発生回路１６とを
備えている。
【００３５】なお、この入出力バッファ回路２をＩＯ領
域（入出力領域）に用いる半導体装置は、２種類の電
源、例えばＩＯ領域用の電源ＶＤＤ３および内部領域用
の電源ＶＤＤで動作するものとする。
域（入出力領域）に用いる半導体装置は、２種類の電
源、例えばＩＯ領域用の電源ＶＤＤ３および内部領域用
の電源ＶＤＤで動作するものとする。
【００３６】図示例の入出力バッファ回路２において、
電界緩和用トランジスタ４，６は、入出力バッファ回路
２のパッドに供給される、自分自身の電源の電圧よりも
高い電圧の信号により発生する高電界から入出力バッフ
ァ回路２を構成する各トランジスタを保護する役割を果
すものであり、例えばパッドと入力バッファとの間や、
パッドと出力バッファの出力最終段のＮ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳという）との間等に設けられ
る。
電界緩和用トランジスタ４，６は、入出力バッファ回路
２のパッドに供給される、自分自身の電源の電圧よりも
高い電圧の信号により発生する高電界から入出力バッフ
ァ回路２を構成する各トランジスタを保護する役割を果
すものであり、例えばパッドと入力バッファとの間や、
パッドと出力バッファの出力最終段のＮ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳという）との間等に設けられ
る。
【００３７】電界緩和用トランジスタ４，６のゲートに
供給される信号を生成するバイアス電圧発生回路１６
は、２つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳと
いう）８，１０を備えている。
供給される信号を生成するバイアス電圧発生回路１６
は、２つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳと
いう）８，１０を備えている。
【００３８】ここで、ＰＭＯＳ８は、ＩＯ領域用の電源
ＶＤＤ３と内部ノードＡとの間に接続され、そのゲート
およびバックゲートは、それぞれ内部領域用の電源ＶＤ
ＤおよびＩＯ領域用の電源ＶＤＤ３に接続されている。
一方、ＰＭＯＳ１０は、内部領域用の電源ＶＤＤと内部
ノードＡとの間に接続され、そのゲートおよびバックゲ
ートは、それぞれＩＯ領域用の電源ＶＤＤ３および内部
領域用の電源ＶＤＤに接続されている。
ＶＤＤ３と内部ノードＡとの間に接続され、そのゲート
およびバックゲートは、それぞれ内部領域用の電源ＶＤ
ＤおよびＩＯ領域用の電源ＶＤＤ３に接続されている。
一方、ＰＭＯＳ１０は、内部領域用の電源ＶＤＤと内部
ノードＡとの間に接続され、そのゲートおよびバックゲ
ートは、それぞれＩＯ領域用の電源ＶＤＤ３および内部
領域用の電源ＶＤＤに接続されている。
【００３９】なお、以下の説明では、内部領域用の電源
ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３
Ｖ、ＰＭＯＳ８，１０のしきい値電圧＝−０．７Ｖと
し、電界緩和用トランジスタ４，６のゲート・ドレイン
間の耐圧を４．２Ｖとする。
ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３
Ｖ、ＰＭＯＳ８，１０のしきい値電圧＝−０．７Ｖと
し、電界緩和用トランジスタ４，６のゲート・ドレイン
間の耐圧を４．２Ｖとする。
【００４０】以下、入出力バッファ回路２の動作を説明
する。
する。
【００４１】まず、内部領域用の電源ＶＤＤおよびＩＯ
領域用の電源ＶＤＤ３が共に供給されている場合、すな
わち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の
電源ＶＤＤ３＝３．３Ｖの場合、ＰＭＯＳ８はオン、Ｐ
ＭＯＳ１０はオフする。従って、内部ノードＡは、ＰＭ
ＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である
３．３Ｖにチャージアップされる。
領域用の電源ＶＤＤ３が共に供給されている場合、すな
わち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の
電源ＶＤＤ３＝３．３Ｖの場合、ＰＭＯＳ８はオン、Ｐ
ＭＯＳ１０はオフする。従って、内部ノードＡは、ＰＭ
ＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である
３．３Ｖにチャージアップされる。
【００４２】一方、ＩＯ領域用の電源ＶＤＤ３の供給が
停止され、グランドレベルとされた場合、すなわち、内
部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源Ｖ
ＤＤ３＝０Ｖの場合、ＰＭＯＳ８はオフ、ＰＭＯＳ１０
はオンする。従って、内部ノードＡは、ＰＭＯＳ１０を
介して内部領域用の電源ＶＤＤの電圧である１．８Ｖに
チャージアップされる。
停止され、グランドレベルとされた場合、すなわち、内
部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源Ｖ
ＤＤ３＝０Ｖの場合、ＰＭＯＳ８はオフ、ＰＭＯＳ１０
はオンする。従って、内部ノードＡは、ＰＭＯＳ１０を
介して内部領域用の電源ＶＤＤの電圧である１．８Ｖに
チャージアップされる。
【００４３】より詳細には、図２のグラフに示すよう
に、ＩＯ領域用の電源ＶＤＤ３が３．３Ｖから０Ｖへ変
化する場合、まず、ＩＯ領域用の電源ＶＤＤ３＝２．５
ＶになるとＰＭＯＳ８がオフする。すなわち、この時点
では、ＰＭＯＳ８，１０は両方ともオフであり、内部ノ
ードＡはフローティング状態である。その後、ＩＯ領域
用の電源ＶＤＤ３＝１．１ＶになるとＰＭＯＳ１０がオ
ンし、この時点で内部ノードＡは、１．８Ｖにチャージ
アップされる。
に、ＩＯ領域用の電源ＶＤＤ３が３．３Ｖから０Ｖへ変
化する場合、まず、ＩＯ領域用の電源ＶＤＤ３＝２．５
ＶになるとＰＭＯＳ８がオフする。すなわち、この時点
では、ＰＭＯＳ８，１０は両方ともオフであり、内部ノ
ードＡはフローティング状態である。その後、ＩＯ領域
用の電源ＶＤＤ３＝１．１ＶになるとＰＭＯＳ１０がオ
ンし、この時点で内部ノードＡは、１．８Ｖにチャージ
アップされる。
【００４４】また、内部領域用の電源ＶＤＤの供給が停
止され、グランドレベルとされた場合、すなわち内部領
域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域用の電源ＶＤＤ３＝
３．３Ｖの場合、ＰＭＯＳ８がオン、ＰＭＯＳ１０がオ
フする。従って、内部ノードＡは、ＰＭＯＳ８を介して
ＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャ
ージアップされる。
止され、グランドレベルとされた場合、すなわち内部領
域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域用の電源ＶＤＤ３＝
３．３Ｖの場合、ＰＭＯＳ８がオン、ＰＭＯＳ１０がオ
フする。従って、内部ノードＡは、ＰＭＯＳ８を介して
ＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャ
ージアップされる。
【００４５】このように、本発明の入出力バッファ回路
２では、電源の供給、停止に関係なく、電界緩和用トラ
ンジスタ４，６のゲートがグランドレベルとなることは
なく、ＩＯ領域用の電源ＶＤＤ３の電圧レベルである
３．３Ｖ、ないしは内部領域用の電源ＶＤＤの電圧レベ
ルである１．８Ｖの信号（バイアス電圧）が常に供給さ
れる。
２では、電源の供給、停止に関係なく、電界緩和用トラ
ンジスタ４，６のゲートがグランドレベルとなることは
なく、ＩＯ領域用の電源ＶＤＤ３の電圧レベルである
３．３Ｖ、ないしは内部領域用の電源ＶＤＤの電圧レベ
ルである１．８Ｖの信号（バイアス電圧）が常に供給さ
れる。
【００４６】従って、ＩＯ領域用の電源ＶＤＤ３ないし
は内部領域用の電源ＶＤＤの供給を停止した場合に、パ
ッドに５Ｖの信号が供給されたとしても、この信号の５
Ｖと電界緩和用トランジスタ４，６のゲートに供給され
る信号の３．３Ｖまたは１．８Ｖとの差分の電圧が、電
界緩和用トランジスタ４，６のゲート・ドレイン間の耐
圧である４．２Ｖを超えることはないので、電界緩和用
トランジスタ４，６の劣化や破壊を未然に防止すること
が可能となる。
は内部領域用の電源ＶＤＤの供給を停止した場合に、パ
ッドに５Ｖの信号が供給されたとしても、この信号の５
Ｖと電界緩和用トランジスタ４，６のゲートに供給され
る信号の３．３Ｖまたは１．８Ｖとの差分の電圧が、電
界緩和用トランジスタ４，６のゲート・ドレイン間の耐
圧である４．２Ｖを超えることはないので、電界緩和用
トランジスタ４，６の劣化や破壊を未然に防止すること
が可能となる。
【００４７】言い換えると、本発明の入出力バッファ回
路２を半導体装置のＩＯ領域に適用することによって、
動作していない回路の一部ないしは全部に対して電源の
供給を停止することができるので、その分の消費電力を
削減することが可能となる。
路２を半導体装置のＩＯ領域に適用することによって、
動作していない回路の一部ないしは全部に対して電源の
供給を停止することができるので、その分の消費電力を
削減することが可能となる。
【００４８】なお、バイアス電圧発生回路１６は、図示
例のものに限定されず、例えば他の半導体装置等からこ
の入出力バッファ回路２のパッドに供給される信号の電
圧と電界緩和用トランジスタ４，６のゲートの電圧との
差が、電界緩和用トランジスタ４，６のゲート・ドレイ
ン間の耐圧を超えないように、内部ノードＡに所定の電
圧レベルの信号を発生することができればよく、同様の
機能を果す別の回路構成によっても実現可能である。従
って、本発明のバイアス電圧発生回路は、第１および第
２の電源が共に供給されている場合には前記第１の電源
の電圧又は前記第１の電源から作られた電圧を出力し、
前記第１の電源の供給が停止されている場合には前記第
２の電源の電圧又は前記第２の電源から作られた電圧を
出力する回路であればよい。ここで、作られた電圧は、
電源電圧を昇圧するものでも降圧するものでもよい。
例のものに限定されず、例えば他の半導体装置等からこ
の入出力バッファ回路２のパッドに供給される信号の電
圧と電界緩和用トランジスタ４，６のゲートの電圧との
差が、電界緩和用トランジスタ４，６のゲート・ドレイ
ン間の耐圧を超えないように、内部ノードＡに所定の電
圧レベルの信号を発生することができればよく、同様の
機能を果す別の回路構成によっても実現可能である。従
って、本発明のバイアス電圧発生回路は、第１および第
２の電源が共に供給されている場合には前記第１の電源
の電圧又は前記第１の電源から作られた電圧を出力し、
前記第１の電源の供給が停止されている場合には前記第
２の電源の電圧又は前記第２の電源から作られた電圧を
出力する回路であればよい。ここで、作られた電圧は、
電源電圧を昇圧するものでも降圧するものでもよい。
【００４９】また、ＩＯ領域用の電源ＶＤＤ３、内部領
域用の電源ＶＤＤおよび外部から供給される信号の電圧
も上記具体的な数値に限定されない。さらに言えば、Ｉ
Ｏ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤ
の電圧は異なる値でも同じ値でもよい。図示例の場合、
ＩＯ領域用の電源ＶＤＤ３と内部領域用の電源ＶＤＤの
電圧値が異なっていないと正しく動作しないが、両者の
電圧値が同じ場合でも、同様の機能を果す回路を容易に
実現可能である。
域用の電源ＶＤＤおよび外部から供給される信号の電圧
も上記具体的な数値に限定されない。さらに言えば、Ｉ
Ｏ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤ
の電圧は異なる値でも同じ値でもよい。図示例の場合、
ＩＯ領域用の電源ＶＤＤ３と内部領域用の電源ＶＤＤの
電圧値が異なっていないと正しく動作しないが、両者の
電圧値が同じ場合でも、同様の機能を果す回路を容易に
実現可能である。
【００５０】また、上記図示例では、この入出力バッフ
ァ回路２を用いる半導体装置が、２種類の電源で動作す
る場合の一例を挙げて説明したが、本発明はこれに限定
されず、少なくとも２種類（２系統）の電源で動作する
半導体装置に適用可能である。
ァ回路２を用いる半導体装置が、２種類の電源で動作す
る場合の一例を挙げて説明したが、本発明はこれに限定
されず、少なくとも２種類（２系統）の電源で動作する
半導体装置に適用可能である。
【００５１】以下、図４に示す従来の入出力バッファ回
路６２に適用した場合の一例を挙げて、本発明を具体的
に説明する。
路６２に適用した場合の一例を挙げて、本発明を具体的
に説明する。
【００５２】図３は、本発明の入出力バッファ回路の一
実施例の構成回路図である。同図に示す入出力バッファ
回路５０は、図４に示す従来の入出力バッファ回路６２
と比べて、バイアス電圧発生回路１６を備える点と、電
界緩和用トランジスタ２０，３６のゲートに、バイアス
電圧発生回路１６によって発生される信号が供給される
点と、ＩＯ領域用の電源ＶＤＤ３で動作する点が違うだ
けであるから、同一の構成要素に同一の符号を付し、そ
の構造の詳細な説明は省略する。
実施例の構成回路図である。同図に示す入出力バッファ
回路５０は、図４に示す従来の入出力バッファ回路６２
と比べて、バイアス電圧発生回路１６を備える点と、電
界緩和用トランジスタ２０，３６のゲートに、バイアス
電圧発生回路１６によって発生される信号が供給される
点と、ＩＯ領域用の電源ＶＤＤ３で動作する点が違うだ
けであるから、同一の構成要素に同一の符号を付し、そ
の構造の詳細な説明は省略する。
【００５３】すなわち、入出力バッファ回路５０は、入
力部１２と、出力部１４とを備えている。また、入力部
１２は、電界緩和用のトランジスタのＮＭＯＳ２０と、
ＰＭＯＳ２２と、入力バッファのインバータ２４と、イ
ンバータ３０とを備えている。一方、出力部１４は、出
力最終段のドライバのＰＭＯＳ３２，３４およびＮＭＯ
Ｓ３８と、電界緩和用トランジスタのＮＭＯＳ３６と、
ＮＭＯＳ４０，４２と、ＰＭＯＳ４４と、インバータ４
６，４８とを備えている。
力部１２と、出力部１４とを備えている。また、入力部
１２は、電界緩和用のトランジスタのＮＭＯＳ２０と、
ＰＭＯＳ２２と、入力バッファのインバータ２４と、イ
ンバータ３０とを備えている。一方、出力部１４は、出
力最終段のドライバのＰＭＯＳ３２，３４およびＮＭＯ
Ｓ３８と、電界緩和用トランジスタのＮＭＯＳ３６と、
ＮＭＯＳ４０，４２と、ＰＭＯＳ４４と、インバータ４
６，４８とを備えている。
【００５４】なお、この入出力バッファ回路５０をＩＯ
領域に用いる半導体装置は、ＩＯ領域用の電源ＶＤＤ３
および内部領域用の電源ＶＤＤの２種類の電源で動作す
るものとする。
領域に用いる半導体装置は、ＩＯ領域用の電源ＶＤＤ３
および内部領域用の電源ＶＤＤの２種類の電源で動作す
るものとする。
【００５５】以下、入出力バッファ回路５０の動作を説
明する。
明する。
【００５６】なお、入出力バッファ回路５０の機能的な
動作は、図４に示す従来の入出力バッファ回路６２と全
く同じであるから、ここでは、その繰り返しの説明は省
略する。また、以下の説明においても、内部領域用の電
源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．
３Ｖとし、ＰＭＯＳのしきい値電圧＝−０．７Ｖ、ＮＭ
ＯＳのしきい値電圧＝０．７Ｖ、電界緩和用トランジス
タのゲート・ドレイン間の耐圧を４．２Ｖとする。
動作は、図４に示す従来の入出力バッファ回路６２と全
く同じであるから、ここでは、その繰り返しの説明は省
略する。また、以下の説明においても、内部領域用の電
源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．
３Ｖとし、ＰＭＯＳのしきい値電圧＝−０．７Ｖ、ＮＭ
ＯＳのしきい値電圧＝０．７Ｖ、電界緩和用トランジス
タのゲート・ドレイン間の耐圧を４．２Ｖとする。
【００５７】まず、内部領域用の電源ＶＤＤおよびＩＯ
領域用の電源ＶＤＤ３が共に供給されている場合、すな
わち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の
電源ＶＤＤ３＝３．３Ｖの場合、および内部領域用の電
源ＶＤＤの供給が停止され、グランドレベルとされた場
合、すなわち内部領域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域
用の電源ＶＤＤ３＝３．３Ｖの場合、バイアス電圧発生
回路１６において、ＰＭＯＳ８はオン、ＰＭＯＳ１０は
オフするので、内部ノードＡ、すなわち電界緩和用トラ
ンジスタのＮＭＯＳ２０，３６のゲートは、ＰＭＯＳ８
を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３
Ｖにチャージアップされる。
領域用の電源ＶＤＤ３が共に供給されている場合、すな
わち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の
電源ＶＤＤ３＝３．３Ｖの場合、および内部領域用の電
源ＶＤＤの供給が停止され、グランドレベルとされた場
合、すなわち内部領域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域
用の電源ＶＤＤ３＝３．３Ｖの場合、バイアス電圧発生
回路１６において、ＰＭＯＳ８はオン、ＰＭＯＳ１０は
オフするので、内部ノードＡ、すなわち電界緩和用トラ
ンジスタのＮＭＯＳ２０，３６のゲートは、ＰＭＯＳ８
を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３
Ｖにチャージアップされる。
【００５８】この場合、パッドに５Ｖの信号が供給され
たとしても、この信号の５Ｖと電界緩和用トランジスタ
２０，３６のゲートに供給される信号の３．３Ｖとの差
分の電圧は１．７Ｖであり、電界緩和用トランジスタ２
０，３６のゲート・ドレイン間の耐圧である４．２Ｖを
超えることはないので、電界緩和用トランジスタ２０，
３６の劣化や破壊を防止することができる。
たとしても、この信号の５Ｖと電界緩和用トランジスタ
２０，３６のゲートに供給される信号の３．３Ｖとの差
分の電圧は１．７Ｖであり、電界緩和用トランジスタ２
０，３６のゲート・ドレイン間の耐圧である４．２Ｖを
超えることはないので、電界緩和用トランジスタ２０，
３６の劣化や破壊を防止することができる。
【００５９】一方、ＩＯ領域用の電源ＶＤＤ３の供給が
停止され、グランドレベルとされた場合、すなわち内部
領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤ
Ｄ３＝０Ｖの場合、バイアス電圧発生回路１６におい
て、ＰＭＯＳ８はオフ、ＰＭＯＳ１０はオンするので、
内部ノードＡ、すなわち電界緩和用トランジスタのＮＭ
ＯＳ２０，３６のゲートは、ＰＭＯＳ１０を介して内部
領域用の電源ＶＤＤの電圧である１．８Ｖにチャージア
ップされる。
停止され、グランドレベルとされた場合、すなわち内部
領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤ
Ｄ３＝０Ｖの場合、バイアス電圧発生回路１６におい
て、ＰＭＯＳ８はオフ、ＰＭＯＳ１０はオンするので、
内部ノードＡ、すなわち電界緩和用トランジスタのＮＭ
ＯＳ２０，３６のゲートは、ＰＭＯＳ１０を介して内部
領域用の電源ＶＤＤの電圧である１．８Ｖにチャージア
ップされる。
【００６０】この場合、パッドに５Ｖの信号が供給され
たとしても、この信号の５Ｖと電界緩和用トランジスタ
２０，３６のゲートに供給される信号の１．８Ｖとの差
分の電圧は３．２Ｖであり、電界緩和用トランジスタ２
０，３６のゲート・ドレイン間の耐圧である４．２Ｖを
超えることはないので、電界緩和用トランジスタ２０，
３６の劣化や破壊を防止することができる。
たとしても、この信号の５Ｖと電界緩和用トランジスタ
２０，３６のゲートに供給される信号の１．８Ｖとの差
分の電圧は３．２Ｖであり、電界緩和用トランジスタ２
０，３６のゲート・ドレイン間の耐圧である４．２Ｖを
超えることはないので、電界緩和用トランジスタ２０，
３６の劣化や破壊を防止することができる。
【００６１】なお、図３に示す入出力バッファ回路５０
において、ＰＭＯＳ４４のゲートも内部ノードＡに接続
するのが好ましい。これにより、ＮＭＯＳ２０，３６の
場合と同様に、例えばＩＯ領域用の電源ＶＤＤ３の供給
を停止した場合であっても、ＰＭＯＳ４４のゲート・ソ
ース間に、その耐圧を超える過大な電圧がかかってトラ
ンジスタが劣化ないしは破壊されるのを防止することが
できる。
において、ＰＭＯＳ４４のゲートも内部ノードＡに接続
するのが好ましい。これにより、ＮＭＯＳ２０，３６の
場合と同様に、例えばＩＯ領域用の電源ＶＤＤ３の供給
を停止した場合であっても、ＰＭＯＳ４４のゲート・ソ
ース間に、その耐圧を超える過大な電圧がかかってトラ
ンジスタが劣化ないしは破壊されるのを防止することが
できる。
【００６２】ここで、本発明の入出力バッファ回路は、
半導体装置のＩＯ領域で用いられる全ての入出力端子、
すなわち入力専用端子、出力専用端子（オープンドレイ
ン型およびトーテムポール型のものを含む）、双方向端
子に適用されるものである。従って、上記実施例では、
半導体装置の双方向端子に適用される入出力バッファ回
路を一例に挙げて説明したが、本発明はこれに限定され
ず、入力専用端子および出力専用端子にも同様に適用可
能である。
半導体装置のＩＯ領域で用いられる全ての入出力端子、
すなわち入力専用端子、出力専用端子（オープンドレイ
ン型およびトーテムポール型のものを含む）、双方向端
子に適用されるものである。従って、上記実施例では、
半導体装置の双方向端子に適用される入出力バッファ回
路を一例に挙げて説明したが、本発明はこれに限定され
ず、入力専用端子および出力専用端子にも同様に適用可
能である。
【００６３】また、入力専用端子、出力専用端子および
双方向端子の具体的な回路構成は何ら限定されず、本発
明は、電界緩和用トランジスタを備えるものであれば、
従来公知の構成のいずれのものにも適用可能である。
双方向端子の具体的な回路構成は何ら限定されず、本発
明は、電界緩和用トランジスタを備えるものであれば、
従来公知の構成のいずれのものにも適用可能である。
【００６４】本発明の入出力バッファ回路は、基本的に
以上のようなものである。以上、本発明の入出力バッフ
ァ回路について詳細に説明したが、本発明は上記実施例
に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
以上のようなものである。以上、本発明の入出力バッフ
ァ回路について詳細に説明したが、本発明は上記実施例
に限定されず、本発明の主旨を逸脱しない範囲におい
て、種々の改良や変更をしてもよいのはもちろんであ
る。
【００６５】
【発明の効果】以上詳細に説明した様に、本発明の入出
力バッファ回路は、電界緩和用のトランジスタのゲート
に、第１および第２の電源が共に供給されている場合に
は第１の電源の電圧レベルの信号を供給し、第１の電源
の供給が停止されている場合には第２の電源の電圧レベ
ルの信号を供給するようにしたものである。これによ
り、本発明の入出力バッファ回路によれば、半導体装置
において、動作していない回路の一部ないしは全部に対
して電源の供給を停止することができるので、その分の
消費電力を削減することが可能となる。
力バッファ回路は、電界緩和用のトランジスタのゲート
に、第１および第２の電源が共に供給されている場合に
は第１の電源の電圧レベルの信号を供給し、第１の電源
の供給が停止されている場合には第２の電源の電圧レベ
ルの信号を供給するようにしたものである。これによ
り、本発明の入出力バッファ回路によれば、半導体装置
において、動作していない回路の一部ないしは全部に対
して電源の供給を停止することができるので、その分の
消費電力を削減することが可能となる。
【図１】 本発明の入出力バッファ回路に用いられるバ
イアス電圧発生回路の一実施例の構成概念図である。
イアス電圧発生回路の一実施例の構成概念図である。
【図２】 ＩＯ領域用の電源ＶＤＤ３の供給を停止して
グランドレベルとする場合の内部ノードＡの変化を表す
一実施例のグラフである。
グランドレベルとする場合の内部ノードＡの変化を表す
一実施例のグラフである。
【図３】 本発明の入出力バッファ回路の一実施例の構
成回路図である。
成回路図である。
【図４】 従来の入出力バッファ回路の一例の構成回路
図である。
図である。
２，５０，６２ 入出力バッファ回路
４，６ 電界緩和用トランジスタ
８，１０，２２，２６，３２，３４，４４ Ｐ型ＭＯＳ
トランジスタ １２ 入力部 １４ 出力部 １６ バイアス電圧発生回路 １８ パッド ２０，２８，３６，３８，４０，４２ Ｎ型ＭＯＳトラ
ンジスタ ２４，３０，４６，４８ インバータ
トランジスタ １２ 入力部 １４ 出力部 １６ バイアス電圧発生回路 １８ パッド ２０，２８，３６，３８，４０，４２ Ｎ型ＭＯＳトラ
ンジスタ ２４，３０，４６，４８ インバータ
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Ｆターム(参考） 5F038 BB04 BH15 DF01 DF08 DF17
EZ20
5J032 AA06 AB02 AC04
5J056 AA01 AA04 AA11 BB17 BB54
CC00 CC04 CC21 DD13 DD29
EE06 FF09 GG09 KK03
Claims (5)
- 【請求項１】第１および第２の電源を含む少なくとも２
種類の電源で動作する半導体装置において、 前記第１および第２の電源が共に供給されている場合に
は前記第１の電源の電圧又は前記第１の電源から作られ
た電圧を出力し、前記第１の電源の供給が停止されてい
る場合には前記第２の電源の電圧又は前記第２の電源か
ら作られた電圧を出力する回路を備え、 入力端子において、前記回路の出力が、パッドと入力バ
ッファとの間に設けられた電界緩和用のＭＯＳトランジ
スタのゲートに接続されていることを特徴とする入力バ
ッファ回路。 - 【請求項２】第１および第２の電源を含む少なくとも２
種類の電源で動作する半導体装置において、 前記第１および第２の電源が共に供給されている場合に
は前記第１の電源の電圧又は前記第１の電源から作られ
た電圧を出力し、前記第１の電源の供給が停止されてい
る場合には前記第２の電源の電圧又は前記第２の電源か
ら作られた電圧を出力する回路を備え、 出力端子において、前記回路の出力が、パッドと出力バ
ッファの出力最終段のＭＯＳトランジスタとの間に設け
られた電界緩和用のＭＯＳトランジスタのゲートに接続
されていることを特徴とする出力バッファ回路。 - 【請求項３】第１および第２の電源を含む少なくとも２
種類の電源で動作する半導体装置において、 前記第１および第２の電源が共に供給されている場合に
は前記第１の電源の電圧又は前記第１の電源から作られ
た電圧を出力し、前記第１の電源の供給が停止されてい
る場合には前記第２の電源の電圧又は前記第２の電源か
ら作られた電圧を出力する回路を備え、 双方向端子において、前記回路の出力が、パッドと入力
バッファとの間に設けられた電界緩和用のＭＯＳトラン
ジスタのゲート、および前記パッドと出力バッファの出
力最終段のＭＯＳトランジスタとの間に設けられた電界
緩和用のＭＯＳトランジスタのゲートに接続されている
ことを特徴とする入出力バッファ回路。 - 【請求項４】前記出力バッファは、オープンドレイン型
もしくはトーテムポール型のものである請求項２に記載
の出力バッファ回路または請求項３に記載の入出力バッ
ファ回路。 - 【請求項５】前記第１および第２の電源は、それぞれＩ
Ｏ領域用および内部領域用の電源であり、前記内部領域
用の電源の電圧レベルよりも前記ＩＯ領域用の電源の電
圧レベルの方が高い請求項１〜４のいずれかに記載の入
力バッファ回路、出力バッファ回路または入出力バッフ
ァ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132295A JP3948656B2 (ja) | 2002-05-08 | 2002-05-08 | 入力バッファ回路、出力バッファ回路および入出力バッファ回路 |
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| JP2003324341A true JP2003324341A (ja) | 2003-11-14 |
| JP3948656B2 JP3948656B2 (ja) | 2007-07-25 |
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| JP (1) | JP3948656B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287591A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Microelectronics Corp | 入力回路 |
| JP2008010940A (ja) * | 2006-06-27 | 2008-01-17 | Ricoh Co Ltd | 電圧制御回路及び電圧制御回路を有する半導体集積回路 |
| JP2016192682A (ja) * | 2015-03-31 | 2016-11-10 | 株式会社沖データ | 発光駆動回路及び画像形成装置 |
-
2002
- 2002-05-08 JP JP2002132295A patent/JP3948656B2/ja not_active Expired - Fee Related
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| JP4660251B2 (ja) * | 2005-03-31 | 2011-03-30 | 東芝マイクロエレクトロニクス株式会社 | 入力回路 |
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| JP2016192682A (ja) * | 2015-03-31 | 2016-11-10 | 株式会社沖データ | 発光駆動回路及び画像形成装置 |
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