JP2003324092A - Method and device for processing semiconductor - Google Patents

Method and device for processing semiconductor

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JP2003324092A
JP2003324092A JP2002128944A JP2002128944A JP2003324092A JP 2003324092 A JP2003324092 A JP 2003324092A JP 2002128944 A JP2002128944 A JP 2002128944A JP 2002128944 A JP2002128944 A JP 2002128944A JP 2003324092 A JP2003324092 A JP 2003324092A
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thin film
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浩之 橘内
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裕 伊藤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide semiconductor processing method and device capable of performing optimum etching without installing a monitoring device in an etching device. <P>SOLUTION: The semiconductor processing method which comprises forming a thin film on the surface of a semiconductor substrate, applying resist to the formed thin film, exposing and developing the resist, and etching the thin film by using the exposed/developed resist is provided with; a process (1) for measuring the film thickness distribution of the thin film; a process (5) for calculating the etching rate uniformity of each of a plurality of etching processors for etching the semiconductor substrate on which the thin film is formed; and a process (2) for selecting the etching device having the etching rate uniformity suited to the film thickness distribution on the basis of the measured film thickness distribution and the calculated etching rate uniformity. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は半導体処理方法及び
処理装置に係り、特に、ウエハ全面に均一な処理を施す
ことのできる半導体処理方法及び処理装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor processing method and a processing apparatus, and more particularly to a semiconductor processing method and a processing apparatus capable of uniformly processing the entire surface of a wafer.

【0002】[0002]

【従来の技術】近年、半導体素子の高集積化が進展し、
これにともない回路パターンは微細化の一途をたどって
おり、要求される加工寸法精度はますます厳しくなって
きている。
2. Description of the Related Art In recent years, semiconductor devices have been highly integrated,
Along with this, circuit patterns are becoming finer, and the required processing dimensional accuracy is becoming more and more severe.

【0003】一方、半導体処理装置は、ウエハ処理にと
もない装置内部に残留生成物が堆積し、また装置内部部
品に削れ等の障害が発生する。装置内部に残留生成物が
堆積し、また装置内部部品に削れ等の障害が発生すると
プロセス性能がシフトし、ウエハの加工結果にずれが生
じる。例えば、同一エッチング装置においてもエッチン
グレート均一性(エッチングレートのばらつきの少な
さ)及びエッチングレートはそれぞれ時間経過と共に変
化する。また、これらの値(エッチングレート均一性及
びエッチングレート)は複数の半導体処理装置を装備す
る場合はそれぞれの装置毎にそれぞれ異なった傾向を有
している。
On the other hand, in a semiconductor processing apparatus, residual products are accumulated inside the apparatus as the wafer is processed, and troubles such as chipping occur in internal parts of the apparatus. If residual products accumulate inside the apparatus and if internal parts of the apparatus are damaged such as chipping, the process performance shifts and the wafer processing result deviates. For example, even in the same etching apparatus, the etching rate uniformity (the variation in etching rate is small) and the etching rate change with the lapse of time. Further, these values (etching rate uniformity and etching rate) have different tendencies for each of the plurality of semiconductor processing devices when the devices are equipped.

【0004】すなわち、回路パターンが微細化し、加工
精度の要求が厳しくなればなるほど、半導体処理装置の
処理条件(例えばエッチング条件)を一元的に管理する
のみでは加工結果にばらつきが生じ、製品である半導体
素子の性能ばらつきが大きくなり、製品歩留まりが悪化
する。
That is, as the circuit pattern becomes finer and the processing accuracy becomes stricter, the processing result will vary if only the processing conditions (for example, etching conditions) of the semiconductor processing apparatus are centrally managed. The performance variation of the semiconductor element becomes large and the product yield deteriorates.

【0005】特開2001−127036号公報には、
半導体処理装置内に配置した半導体ウエハの周縁部のエ
ッジリンス部に膜厚を測定する残膜モニタを設け、該残
膜モニタの出力信号をもとに所定のエッチングレートが
得られるようにエッチングガスの流量を調節し、あるい
はエッチング時間を調整することが示されている。
In Japanese Patent Laid-Open No. 2001-127036,
A residual film monitor for measuring the film thickness is provided at the edge rinse portion of the peripheral portion of the semiconductor wafer arranged in the semiconductor processing apparatus, and an etching gas is provided so that a predetermined etching rate can be obtained based on the output signal of the residual film monitor. It has been shown to adjust the flow rate of, or adjust the etching time.

【0006】また、特開平5−190505号公報に
は、ウエハ面内のエッチングレート均一性を測定し、こ
の測定値をもとにエッチング量を制御することが示され
ている。
Further, Japanese Patent Laid-Open No. 5-190505 discloses that the etching rate uniformity within the wafer surface is measured and the etching amount is controlled based on this measured value.

【0007】[0007]

【発明が解決しようとする課題】前記特開2001−1
27036号公報に示される半導体処理装置によれば、
残膜モニタを設置した領域については実時間でエッチン
グ量を補正することができる。
DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
According to the semiconductor processing device disclosed in Japanese Patent No. 27036,
The etching amount can be corrected in real time in the area where the residual film monitor is installed.

【0008】ところで、エッチング装置におけるエッチ
ングレートは、通常ウエハ中心部で高くウエハ周辺部で
低下する。このため前記公報に示されるように残膜モニ
タをウエハの周縁部に配置すると、測定されるエッチン
グレートの値は実際値よりも低い値となる。従って、ウ
エハ周辺部に設置した残膜モニタのモニタ値をもとにエ
ッチング条件を補正するとウエハ中心部に過度なエッチ
ングを施すことになる。
By the way, the etching rate in the etching apparatus is usually high in the central portion of the wafer and lower in the peripheral portion of the wafer. Therefore, when the residual film monitor is arranged on the peripheral portion of the wafer as shown in the above publication, the measured etching rate is lower than the actual value. Therefore, if the etching conditions are corrected based on the monitor value of the residual film monitor installed in the peripheral portion of the wafer, the central portion of the wafer will be excessively etched.

【0009】更に、ウエハ周縁部に残膜モニターを設置
すると、該モニタによりエッチングガスの流れが乱さ
れ、周縁部のエッチングレートをさらに低下させる可能
性がある。また、この装置ではエッチングガス流量調節
装置あるいは残膜モニタの設置費用等が必要となり設備
費用が増大する。
Further, if a residual film monitor is installed on the peripheral portion of the wafer, the flow of the etching gas is disturbed by the monitor, which may further reduce the etching rate of the peripheral portion. Further, this apparatus requires an installation cost of an etching gas flow rate control device or a residual film monitor, etc., which increases equipment cost.

【0010】また、特開平5−190505号公報に示
すエッチング装置では、ウエハ面内のエッチングレート
均一性を測定することが可能であり、この測定値をもと
にエッチング量を制御することが可能となる。しかしな
がら、終点センサとして使用する発光強度測定センサを
処理室の外(大気側)に配置し、処理室に設けたのぞき
窓を通して処理室内部の情報を得ている。このため、前
記のぞき窓にエッチングに伴う堆積物が付着すると測定
誤差が大きくなり、正確なエッチング制御を行うことは
できない。
In the etching apparatus disclosed in Japanese Patent Laid-Open No. 5-190505, it is possible to measure the etching rate uniformity within the wafer surface, and the etching amount can be controlled based on this measured value. Becomes However, the emission intensity measuring sensor used as the end point sensor is arranged outside the processing chamber (atmosphere side), and information about the inside of the processing chamber is obtained through the peephole provided in the processing chamber. For this reason, if deposits due to etching adhere to the observation window, a measurement error will increase, and accurate etching control cannot be performed.

【0011】本発明は、これらの問題点に鑑みてなされ
たもので、エッチング装置にモニタ装置を設置すること
なく、最適なエッチングを行うことのできる半導体処理
方法及び処理装置を提供することにある。
The present invention has been made in view of these problems, and an object of the present invention is to provide a semiconductor processing method and a processing apparatus capable of performing optimum etching without installing a monitor device in the etching apparatus. .

【0012】[0012]

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を採用した。
The present invention adopts the following means in order to solve the above problems.

【0013】半導体基板上に薄膜を形成し、形成した薄
膜上にレジストを塗布して露光現像し、更に前記露光現
像したレジストを用いて前記薄膜をエッチング処理する
半導体処理方法において、該方法は、前記薄膜の膜厚分
布を測定する工程と、前記薄膜を形成した半導体基板を
エッチング処理する複数のエッチング処理装置のエッチ
ングレート均一性をそれぞれ算出する工程と、前記測定
した膜厚分布及び算出したエッチングレート均一性をも
とに前記膜厚分布に適合したエッチングレート均一性を
有するエッチング装置を選択する工程とを備える。
In a semiconductor processing method, a thin film is formed on a semiconductor substrate, a resist is applied on the formed thin film, exposed and developed, and the thin film is etched by using the exposed and developed resist. Measuring the film thickness distribution of the thin film, calculating the etching rate uniformity of a plurality of etching processing apparatus for etching the semiconductor substrate on which the thin film is formed, the measured film thickness distribution and the calculated etching And a step of selecting an etching apparatus having etching rate uniformity adapted to the film thickness distribution based on the rate uniformity.

【0014】[0014]

【発明の実施の形態】以下、本発明の第1の実施形態を
図1,2,3を参照して説明する。図1は、本発明の第
1の実施形態に係る半導体処理方法を説明する図であ
り、Si基板上のシリコン酸化膜SiOにホールを形
成する工程を例としている。図2はエッチング装置にお
けるエッチングレート均一性を求める方法を説明する図
であり、図3は、積層膜の膜厚分布とエッチングレート
均一性との適合性を説明する図である。
BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a diagram for explaining a semiconductor processing method according to the first embodiment of the present invention, and exemplifies a process of forming holes in a silicon oxide film SiO 2 on a Si substrate. FIG. 2 is a diagram for explaining a method for obtaining the etching rate uniformity in the etching apparatus, and FIG. 3 is a diagram for explaining the compatibility between the film thickness distribution of the laminated film and the etching rate uniformity.

【0015】図1において、1はシリコン基板、2はシ
リコン基板1上にCVD(ChemicalVapor Deposition)等
によって形成したシリコン酸化膜、3はエッチング処理
によって加工する領域に開口を形成したフォトレジスト
である。
In FIG. 1, 1 is a silicon substrate, 2 is a silicon oxide film formed on the silicon substrate 1 by CVD (Chemical Vapor Deposition) or the like, and 3 is a photoresist having an opening formed in a region to be processed by etching.

【0016】図1(a)は、均一なシリコン酸化膜が積
層された場合のウエハー中心部と周辺部の状態を示した
ものである。また、図1(b)は、ウエハ処理に伴う堆
積物の生成等によりエッチングレート均一性にずれが生
じて、ウエハの外周部のエッチングレートが中心部に比
して低下した場合におけるエッチング結果を示す図であ
る。すなわち、図1(b)に示すように、ウエハエッチ
ングレートの低いウエハ外周部にはエッチング残りが生
じることになる。
FIG. 1A shows the state of the central portion and the peripheral portion of the wafer when a uniform silicon oxide film is laminated. Further, FIG. 1B shows an etching result when the etching rate uniformity in the outer peripheral portion of the wafer is lower than that in the central portion due to the deviation of the etching rate uniformity due to the generation of deposits accompanying the wafer processing. FIG. That is, as shown in FIG. 1B, etching residue is generated on the outer peripheral portion of the wafer having a low wafer etching rate.

【0017】このような場合には、後述するように、エ
ッチングの前工程において積層した積層膜(酸化シリコ
ン膜2)の膜厚分布を予め測定し、該積層膜の膜厚分布
に適合したエッチングレート均一性を有するエッチング
装置を選択し、選択したエッチング装置を用いて前記積
層膜をエッチングを行う。これにより図1(c)に示す
ように、ウエハ全面においてエッチング残りの生じない
均一なエッチング結果を得ることが可能となる。
In such a case, as will be described later, the film thickness distribution of the laminated film (silicon oxide film 2) laminated in the pre-etching step is measured in advance, and the etching suitable for the film thickness distribution of the laminated film is performed. An etching device having rate uniformity is selected, and the laminated film is etched using the selected etching device. As a result, as shown in FIG. 1C, it is possible to obtain a uniform etching result with no etching residue on the entire surface of the wafer.

【0018】次に、エッチングレート均一性を求める方
法について説明する。図2はエッチングレート均一性を
装置消耗部品の使用時間から求める方法を示したもので
ある。エッチングレートとエッチングレートに影響を及
ぼす消耗部品の使用時間との関連は重回帰解析によって
求めることができる。例えば、消耗部品の数を3個(消
耗部品A、B、Cとする)とすると、エッチングレート
均一性(Y)と消耗部品A、B、Cの使用時間(X
、X)の関係式は次のようになる。
Next, a method for obtaining the etching rate uniformity will be described. FIG. 2 shows a method of obtaining the etching rate uniformity from the usage time of the consumable parts of the apparatus. The relationship between the etching rate and the usage time of the consumable part that affects the etching rate can be obtained by multiple regression analysis. For example, if the number of consumable parts is three (consumable parts A, B, and C), the etching rate uniformity (Y) and the usage time of the consumable parts A, B, and C (X A ,
The relational expression of (X B , X C ) is as follows.

【0019】 Y=δ+αX+βX+γX (1) 式中の係数δ、α、β、γは消耗部品A、B、Cの使用
時間(X、X、X )とエッチングレート均一性
(Y)の実測値について重回帰解析を行うことによって
求めることができる。式(1)中の係数δ、α、β、γ
の求め方は次の通りである。
[0019]   Y = δ + αXA+ ΒXB+ ΓXC                  (1) Coefficients δ, α, β, γ in the formula are the use of consumable parts A, B, C
Time (XA, XB, X C) And etching rate uniformity
By performing multiple regression analysis on the measured value of (Y)
You can ask. Coefficients δ, α, β, γ in equation (1)
The method of obtaining is as follows.

【0020】すなわち、エッチングレート均一性(Y)
の実測値と、その実測した時点における消耗部品A、
B、Cの使用時間(X、X、X)とを組み合わせ
た複数のデータに対し、エッチングレート均一性(Y)
と消耗部品A、B、Cの使用時間との関係に重回帰式を
用いることにより、式(1)中の係数δ、α、β、γを
求めることができる。
That is, etching rate uniformity (Y)
And the consumable parts A at the time of the actual measurement,
Etching rate uniformity (Y) with respect to a plurality of data obtained by combining use times of B and C (X A , X B , X C )
By using the multiple regression equation for the relationship between and the usage time of the consumable parts A, B, and C, the coefficients δ, α, β, and γ in the equation (1) can be obtained.

【0021】次に、式(1)を用いてエッチングレート
均一性を予測する方法を説明する。まず、図2において
時点[I]における消耗部品A、B、C の使用時間を
式(1)に代入することにより、時点[I]におけるエ
ッチングレート均一性の予測値(Y)を求める。時点
[I]から[II]までの範囲では消耗部品A、B、C
の使用時間の刻み値を代入することにより、エッチング
レート均一性の予測値を求めることができる。
Next, a method of predicting the etching rate uniformity using the equation (1) will be described. First, in FIG. 2, the predicted value (Y) of the etching rate uniformity at the time point [I] is obtained by substituting the usage time of the consumable parts A, B, C at the time point [I] into the equation (1). Consumable parts A, B, C in the range from time [I] to [II]
By substituting the increment value of the usage time of, the predicted value of the etching rate uniformity can be obtained.

【0022】また、時点[II]において、メンテナン
スを行い消耗部品Aを交換する。この時点において消耗
部品Aの使用時間は0とし、以後使用時間の刻みの値を
代入する。一方残りの消耗部品B、Cに対しては時点
[I]からの積算使用時間の刻み値を代入する。これに
より時点[II]から時点[III]までのエッチング
レート均一性を予測値を得ることができる。
At time point [II], maintenance is performed to replace the consumable part A. At this point, the usage time of the consumable part A is set to 0, and the value of the usage time increment is substituted thereafter. On the other hand, for the remaining consumable parts B and C, the increment value of the cumulative use time from the time point [I] is substituted. This makes it possible to obtain a predicted value of the etching rate uniformity from the time point [II] to the time point [III].

【0023】また、時点[III]において、メンテナ
ンスを行い消耗部品B、Cを交換する。この時点におい
て、消耗部品B、Cの使用時間は0とし、以後使用時間
の刻みの値を代入する。一方消耗部品Aに対しては時点
[II]からの積算使用時間を用いる。このように、メ
ンテナンスによって部品を交換した場合に使用時間の刻
み値を代入する。これにより時点[III]から時点
[IV]までのエッチングレート均一性の予測値を得る
ことができる。
At time point [III], maintenance is performed to replace the consumable parts B and C. At this time, the usage time of the consumable parts B and C is set to 0, and the value of the usage time increment is substituted thereafter. On the other hand, for the consumable part A, the cumulative usage time from the time point [II] is used. In this way, when the parts are replaced by maintenance, the increment value of the usage time is substituted. This makes it possible to obtain a predicted value of etching rate uniformity from time [III] to time [IV].

【0024】図2に示すように、エッチングレート均一
性の予測値と実測値はほぼ一致している。従って、前記
(1)式をもとにエッチングレート均一性を正確に予測
することが可能である。
As shown in FIG. 2, the predicted value and the actually measured value of the etching rate uniformity are almost the same. Therefore, it is possible to accurately predict the etching rate uniformity based on the equation (1).

【0025】すなわち、この方法によれば、エッチング
レート均一性を求めるために検出器を必要としないので
設備費用を低減することができる。また、消耗部品の使
用時間を把握するのみで、直ちにエッチングレート均一
性を求めることができる。従って、積層膜厚分布に適合
したエッチングレート均一性を有するエッチング装置を
選択することが容易となり、図1(c)に示すようにウ
エハ全面においてエッチング残りの生じないエッチング
処理を容易に施すことができる。
That is, according to this method, a detector is not required for obtaining the etching rate uniformity, so that the equipment cost can be reduced. Further, it is possible to immediately obtain the etching rate uniformity only by grasping the usage time of the consumable component. Therefore, it becomes easy to select an etching apparatus having an etching rate uniformity suitable for the stack thickness distribution, and as shown in FIG. 1C, it is possible to easily perform an etching process that does not cause etching residue on the entire surface of the wafer. it can.

【0026】図3は、積層膜の膜厚分布とエッチングレ
ート均一性との適合性を説明する図である。
FIG. 3 is a diagram for explaining the compatibility between the film thickness distribution of the laminated film and the etching rate uniformity.

【0027】前述のように、エッチングの前工程におい
て積層した積層膜(酸化シリコン膜2)の膜厚は、装置
の状態やプロセス条件によってばらつきが生じる。図3
(a)は、そのような場合のウエハー中心部と周辺部の
膜厚分布を示している。例えば、前記膜厚はウエハー中
心部では厚く、周辺部では薄くなる傾向にある。
As described above, the film thickness of the laminated film (silicon oxide film 2) laminated in the pre-etching step varies depending on the state of the apparatus and the process conditions. Figure 3
(A) shows the film thickness distribution in the central portion and the peripheral portion of the wafer in such a case. For example, the film thickness tends to be thick at the central portion of the wafer and thin at the peripheral portion.

【0028】図3(b)は、図3(a)に示す分布を有
する積層膜を、ウエハ周辺部の膜厚のみに適合する時間
でエッチング処理を行った結果を示したものである。こ
の場合には、ウエハ中心部の膜厚が厚い部分はエッチン
グ残りが発生する。
FIG. 3 (b) shows the result of etching the laminated film having the distribution shown in FIG. 3 (a) for a time adapted only to the film thickness of the peripheral portion of the wafer. In this case, etching residue is generated in the thick portion of the wafer center portion.

【0029】一方、図3(a)に示すようにウエハ中心
部では厚く周辺部で薄膜厚分布を有するウエハに対し
て、ウエハ中心でエッチングレートが早く、ウエハ周辺
ではエッチングレートが遅いエッチング装置(膜厚分布
に適合したエッチングレート均一性を有するエッチング
装置)を選択し、このエッチング装置を用いて前記ウエ
ハにエッチング処理を施すと、図3(c)に示すような
ほぼ均一なエッチング結果を得ることが可能となる。
On the other hand, as shown in FIG. 3A, an etching apparatus having a high etching rate at the center of the wafer and a slow etching rate at the periphery of the wafer with respect to a wafer having a thick film at the center of the wafer and a thin film thickness distribution at the peripheral portion ( If an etching apparatus having an etching rate uniformity suitable for the film thickness distribution is selected and the wafer is subjected to an etching process using this etching apparatus, a substantially uniform etching result as shown in FIG. 3C is obtained. It becomes possible.

【0030】次に、第2の実施形態を図4,5,6を参
照して説明する。図4は、本発明の第2の実施形態に係
る半導体処理方法を説明する図であり、図5は半導体素
子の断面図である。また、図6はエッチング装置のエッ
チングレートを求める方法を説明する図である。
Next, a second embodiment will be described with reference to FIGS. FIG. 4 is a diagram for explaining a semiconductor processing method according to the second embodiment of the present invention, and FIG. 5 is a sectional view of a semiconductor element. Further, FIG. 6 is a diagram for explaining a method for obtaining the etching rate of the etching apparatus.

【0031】図4に示すように、半導体装置を量産する
場合においては、一または複数の成膜装置を用意し、こ
れら成膜装置で成膜したウエハを複数のエッチング装置
を用いてエッチング処理する。このため、成膜装置で成
膜したウエハの膜厚にはばらつきが生じ、エッチング装
置の各エッチングレートにもばらつきが生じる。すなわ
ち、このような膜厚にばらつきのあるウエハに対して、
エッチングレートにばらつきのあるエッチング装置を用
いて一律にエッチングを行う場合はエッチング残りが発
生し、あるいは過度なエッチングが行われる結果とな
る。
As shown in FIG. 4, in the case of mass-producing semiconductor devices, one or a plurality of film forming devices are prepared, and a wafer formed by these film forming devices is subjected to an etching process using a plurality of etching devices. . Therefore, the film thickness of the wafer formed by the film forming apparatus varies, and the etching rates of the etching apparatus also vary. That is, for wafers with such variations in film thickness,
When etching is uniformly performed using an etching apparatus having a variation in etching rate, an etching residue may occur or excessive etching may result.

【0032】図5(a)は、ある一台の成膜装置を用い
てシリコン基板1上にシリコン酸化膜2を形成し、その
上にレジスト3を塗布した状態を示している。このウエ
ハを、図5(b)に示すように、二台のエッチング装置
(装置A、装置B)に振り分けて同一のエッチング時間
エッチング処理を施した結果を示している。図に示すよ
うに、同一のエッチング時間でエッチングを行えば、装
置の状態によって生じるエッチングレートの差によっ
て、例えば装置Bによるエッチング処理ではエッチング
残りが生じる。
FIG. 5A shows a state in which a silicon oxide film 2 is formed on a silicon substrate 1 using a certain film forming apparatus and a resist 3 is applied thereon. As shown in FIG. 5B, this wafer is distributed to two etching apparatuses (apparatus A and apparatus B) and subjected to the same etching time etching process. As shown in the figure, if the etching is performed for the same etching time, an etching residue is generated in the etching process by the device B, for example, due to a difference in etching rate caused by the state of the device.

【0033】図6は、エッチングレートを消耗部品の使
用時間から求める方法を説明する図である。例えば、消
耗部品の数を3個(消耗部品A、B、C)とすると、エ
ッチングレート(Z)と消耗部品A、B、Cの使用時間
(X、X、X)の関係式は次のようになる。
FIG. 6 is a diagram for explaining a method of obtaining the etching rate from the usage time of consumable parts. For example, three the number of consumable parts (consumable parts A, B, C) When the etching rate (Z) and consumable parts A, B, C of the operating time (X A, X B, X C) of the equation Is as follows.

【0034】 Z=d−aX−bX−cX (2) 式中の係数d、a、b、cは消耗部品A、B、Cの使用
時間(X、X、X )(X、X、X)とエッ
チングレート(Z)の実測値の関係から求まる。 すな
わち、前記係数は、エッチングレート(Z)の実測値
と、その実測した時点における消耗部品A、B、Cの使
用時間(X、X、X)を組み合わせた複数のデー
タにおいて、エッチングレート(Z)と消耗部品A、
B、Cの使用時間との関係で重回帰式を用いることによ
り求めることができる。
[0034]   Z = d−aXA-BXB-CXC                      (2) Coefficients d, a, b, and c in the formula are consumable parts A, B, and C
Time (XA, XB, X C) (XA, XB, XC) And ed
It can be obtained from the relationship between the measured values of the ching rate (Z). sand
That is, the coefficient is a measured value of the etching rate (Z).
And the use of consumable parts A, B, C at the time of actual measurement.
Usage time (XA, XB, XC) Combined multiple days
The etching rate (Z) and consumable parts A,
By using the multiple regression equation in relation to the usage time of B and C
Can be requested.

【0035】次に式(2)を用いてエッチングレートを
予測する方法を説明する。まず、図6の時点[I]にお
ける消耗部品A、B、C の使用時間を式(1)に代入
することにより、時点[I]におけるエッチングレート
の予測値(Z)を求める。時点[I]から時点[II]
までの範囲では、消耗部品A、B、Cの使用時間の刻み
値を代入することにより、エッチングレートの予測値を
求めることができる。時点[II]においては消耗部品
Aを交換する。このとき消耗部品Aの使用時間は0と
し、残りの消耗部品B、Cについては使用時間の刻み値
を代入することにより時点[II]におけるエッチング
レートの予測値を求めることができる。また、時点[I
I]から時点[III]までの範囲は消耗部品A、B、
Cの使用時間の刻み値を代入することにより、エッチン
グレートの予測値を求める。時点[III]において消
耗部品B、Cを交換する。このとき消耗部品B、Cの使
用時間を0とし、残りの消耗部品Aについては使用時間
の刻み値を代入することにより時点[III]における
エッチングレートの予測値を求めることができる。この
ようにして、前記(2)式に消耗部品の使用時間を代入
することにより、エッチングレートの予測値を得ること
ができる。
Next, a method of predicting the etching rate using the equation (2) will be described. First, the predicted value (Z) of the etching rate at the time point [I] is obtained by substituting the use time of the consumable parts A, B, C at the time point [I] in FIG. 6 into the equation (1). From time [I] to time [II]
In the range up to, the predicted value of the etching rate can be obtained by substituting the increment value of the usage time of the consumable parts A, B, and C. At time point [II], the consumable part A is replaced. At this time, the usage time of the consumable part A is set to 0, and the remaining consumption parts B and C can be substituted with the increments of the usage time to obtain the predicted etching rate at the time point [II]. Also, at the time [I
I] to time point [III] range from consumable parts A, B,
The estimated value of the etching rate is obtained by substituting the increment value of the usage time of C. At time point [III], the consumable parts B and C are replaced. At this time, the use time of the consumable parts B and C is set to 0, and the remaining consumable part A can be substituted with the increment value of the use time to obtain the predicted value of the etching rate at the time point [III]. In this way, the estimated value of the etching rate can be obtained by substituting the usage time of the consumable component in the equation (2).

【0036】図6は、前述のようにして求めたエッチン
グレートの予測値とエッチングレートの実測値を示す図
である。図に示すように、実測値と予測値はほぼ一致し
ており、エッチングレートの実測値をほぼ正確に予測す
ることが可能である。すなわち、本実施形態によれば消
耗部品の使用時間を把握しておくことによりエッチング
レートを求めることができる。従って、積層膜の膜厚を
予め測定しておくことにより、前記求めたエッチングレ
ートに基づきエッチング時間を正確に設定することが可
能となる。これにより、図5(c)に示すような良好な
エッチング結果を得ることができる。
FIG. 6 is a diagram showing the predicted etching rate and the actually measured etching rate obtained as described above. As shown in the figure, the measured value and the predicted value are almost the same, and the measured value of the etching rate can be predicted almost accurately. That is, according to the present embodiment, the etching rate can be obtained by grasping the usage time of the consumable component. Therefore, by measuring the film thickness of the laminated film in advance, it becomes possible to accurately set the etching time based on the obtained etching rate. As a result, a good etching result as shown in FIG. 5C can be obtained.

【0037】次に、第3の実施形態を図7を参照して説
明する。図7は、複数の成膜装置で成膜したウエハを複
数のエッチング装置を用いてエッチング処理する場合の
処理の流れを説明する図である。まず、工程(1)(前
工程)において積層膜の膜厚及び膜厚分布とを測定す
る。次いで工程(2)において、前記測定した膜厚分布
と工程(5)において算出しておいた装置のエッチング
レート均一性とを比較し、適合しないエッチング装置を
除外し、残りの適合する装置の一つ(例えば最も適合す
る装置)を現実に処理を行うエッチング装置として選択
する。
Next, a third embodiment will be described with reference to FIG. FIG. 7 is a diagram illustrating a flow of processing when a wafer formed by a plurality of film forming apparatuses is subjected to an etching processing by using a plurality of etching apparatuses. First, in step (1) (previous step), the film thickness and film thickness distribution of the laminated film are measured. Next, in step (2), the measured film thickness distribution is compared with the etching rate uniformity of the apparatus calculated in step (5), incompatible etching apparatuses are excluded, and the remaining compatible apparatuses are replaced. One (for example, the most suitable device) is selected as an etching device that actually performs the processing.

【0038】次に、工程(3)において、選択したエッ
チング装置について、前記工程(1)おいて測定した膜
厚及び工程(5)において算出したエッチングレートを
もとにエッチング時間を算出し、工程(4)においてエ
ッチングを実施する。次いで工程(6)において、エッ
チング後のウエハについて、エッチングレート均一性と
エッチングレートを測定する。工程(5)において、エ
ッチング装置の現時点におけるエッチングレート及びエ
ッチングレート均一性を算出する。なお前記算出に際し
ては、工程(6)において測定したエッチングレート均
一性とエッチングレートをフィードバックすることによ
り前記計算式(1)あるいは(2)の係数を修正するこ
とができる。
Next, in step (3), the etching time is calculated for the selected etching apparatus based on the film thickness measured in step (1) and the etching rate calculated in step (5). Etching is performed in (4). Next, in step (6), the etching rate uniformity and the etching rate of the etched wafer are measured. In step (5), the current etching rate and etching rate uniformity of the etching apparatus are calculated. In the calculation, the coefficient of the calculation formula (1) or (2) can be corrected by feeding back the etching rate uniformity and the etching rate measured in the step (6).

【0039】以上説明したように本発明の実施形態によ
れば、前工程の積層膜の膜厚測定結果を基にして、その
膜厚分布に適合したエッチングレート均一性を有するエ
ッチング装置を選択しエッチングを行うので、積層膜の
膜厚分布に適応したエッチングを行うことができ、更に
前記積層膜厚に適応したエッチング時間の設定を行うこ
とができる。このため、ウエハ全面に均一なエッチング
加工を施すことが可能となるとともに高精度な加工が可
能となる。また、製品歩留まりを向上し製造コストを低
減することができる。
As described above, according to the embodiment of the present invention, the etching apparatus having the etching rate uniformity suitable for the film thickness distribution is selected based on the film thickness measurement result of the laminated film in the previous step. Since the etching is performed, the etching adapted to the film thickness distribution of the laminated film can be performed, and the etching time adapted to the laminated film thickness can be set. For this reason, it is possible to perform uniform etching processing on the entire surface of the wafer, and it is possible to perform highly accurate processing. Further, the product yield can be improved and the manufacturing cost can be reduced.

【0040】[0040]

【発明の効果】以上説明したように本発明によれば、エ
ッチング装置にモニタ装置を設置することなく最適なエ
ッチングを行うことのできる半導体処理方法及び処理装
置を提供することができる。
As described above, according to the present invention, it is possible to provide a semiconductor processing method and a processing apparatus capable of performing optimum etching without installing a monitor device in the etching apparatus.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施形態にかかる半導体処理方法
を説明する図である。
FIG. 1 is a diagram illustrating a semiconductor processing method according to a first embodiment of the present invention.

【図2】エッチングレート均一性を求める方法を説明す
る図である。
FIG. 2 is a diagram illustrating a method of obtaining etching rate uniformity.

【図3】膜厚分布とエッチングレート均一性との整合性
を説明する図である。
FIG. 3 is a diagram for explaining consistency between film thickness distribution and etching rate uniformity.

【図4】本発明の第2実施形態にかかる半導体処理方法
を説明する図である。
FIG. 4 is a diagram illustrating a semiconductor processing method according to a second embodiment of the present invention.

【図5】半導体素子の断面図である。FIG. 5 is a cross-sectional view of a semiconductor device.

【図6】エッチングレートを消耗部品の使用時間から求
める方法を説明する図である。
FIG. 6 is a diagram illustrating a method of obtaining an etching rate from a usage time of a consumable component.

【図7】複数の成膜装置で成膜したウエハを複数のエッ
チング装置を用いてエッチング処理する場合の処理の流
れを説明する図である。
FIG. 7 is a diagram illustrating a processing flow when a wafer formed by a plurality of film forming apparatuses is subjected to an etching processing by using a plurality of etching apparatuses.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 シリコン酸化膜 3 フォトレジスト 1 Silicon substrate 2 Silicon oxide film 3 photoresist

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 裕 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5F004 AA01 CB20    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Yutaka Ito             5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock             Ceremony Company within Hitachi Semiconductor Group F-term (reference) 5F004 AA01 CB20

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に薄膜を形成し、形成した
薄膜上にレジストを塗布して露光現像し、更に前記露光
現像したレジストを用いて前記薄膜をエッチング処理す
る半導体処理方法において、 前記薄膜の膜厚分布を測定する工程と、 前記薄膜を形成した半導体基板をエッチング処理する複
数のエッチング処理装置のエッチングレート均一性をそ
れぞれ算出する工程と、 前記測定した膜厚分布及び算出したエッチングレート均
一性をもとに前記膜厚分布に適合したエッチングレート
均一性を有するエッチング装置を選択する工程とからな
ることを特徴とする半導体処理方法。
1. A semiconductor processing method in which a thin film is formed on a semiconductor substrate, a resist is applied on the formed thin film, exposed and developed, and the thin film is etched using the exposed and developed resist. And a step of calculating the etching rate uniformity of a plurality of etching processing devices for etching the semiconductor substrate on which the thin film is formed, the measured film thickness distribution and the calculated etching rate uniformity A method of processing a semiconductor, the step of selecting an etching apparatus having an etching rate uniformity suitable for the film thickness distribution based on the property.
【請求項2】 半導体基板上に薄膜を形成し、形成した
薄膜上にレジストを塗布して露光現像し、更に前記露光
現像したレジストを用いて前記薄膜をエッチング処理す
る半導体処理方法において、 前記薄膜の膜厚を測定する工程と、 前記薄膜を形成した半導体基板をエッチング処理するエ
ッチング処理装置のエッチングレートを算出する工程
と、 前記測定した膜厚及びエッチングレートをもとに前記膜
厚に適合したエッチング時間を設定する工程とからなる
ことを特徴とする半導体処理方法。
2. A semiconductor processing method in which a thin film is formed on a semiconductor substrate, a resist is applied on the formed thin film, exposed and developed, and the thin film is etched using the exposed and developed resist. A step of measuring the film thickness, a step of calculating an etching rate of an etching processing apparatus for etching the semiconductor substrate on which the thin film is formed, and a step of calculating the etching rate based on the measured film thickness and etching rate. And a step of setting an etching time.
【請求項3】 半導体基板上に形成した薄膜の膜厚及び
膜厚分布を測定する工程と、 複数のエッチング処理装置のエッチングレート均一性を
それぞれ算出する工程と、 前記測定した膜厚の分布及びエッチングレート均一性を
もとに前記膜厚分布に適合しないエッチングレート均一
性を有するエッチング装置を選択除去する工程と、 前記測定した膜厚及びエッチングレートをもとに前記膜
厚に適合したエッチング装置を選択し選択したエッチン
グ装置のエッチング時間を設定する工程とからなること
を特徴とする半導体処理方法。
3. A step of measuring a film thickness and a film thickness distribution of a thin film formed on a semiconductor substrate, a step of calculating etching rate uniformity of a plurality of etching processing apparatuses, respectively, A step of selectively removing an etching device having etching rate uniformity that does not match the film thickness distribution based on etching rate uniformity, and an etching device that matches the film thickness based on the measured film thickness and etching rate And a step of setting the etching time of the selected etching apparatus.
【請求項4】 半導体基板上に薄膜を形成し、形成した
薄膜上にレジストを塗布して露光現像し、更に前記露光
現像したレジストを用いて前記薄膜をエッチング処理す
る半導体処理装置において、 前記薄膜の膜厚分布を測定する手段と、 前記薄膜を形成した半導体基板をエッチング処理する複
数のエッチング処理装置のエッチングレート均一性をそ
れぞれ算出する手段と、 前記測定した膜厚分布及びエッチングレート均一性をも
とに前記膜厚分布に適合したエッチングレート均一性を
有するエッチング装置を選択する手段とを備えたことを
特徴とする半導体処理方法。
4. A semiconductor processing apparatus for forming a thin film on a semiconductor substrate, applying a resist on the formed thin film, exposing and developing the thin film, and etching the thin film using the exposed and developed resist. Means for measuring the film thickness distribution, a means for respectively calculating the etching rate uniformity of a plurality of etching processing devices for etching the semiconductor substrate on which the thin film is formed, and the measured film thickness distribution and etching rate uniformity And a means for selecting an etching apparatus having an etching rate uniformity adapted to the film thickness distribution.
【請求項5】 半導体基板上に薄膜を形成し、形成した
薄膜上にレジストを塗布して露光現像し、更に前記露光
現像したレジストを用いて前記薄膜をエッチング処理す
る半導体処理装置において、 前記薄膜を形成した半導体基板をエッチング処理するエ
ッチング処理装置のエッチングレートを算出する手段
と、 予め測定した前記薄膜の膜厚及び前記エッチングレート
をもとに前記膜厚に適合したエッチング時間を設定する
手段とからなることを特徴とする半導体処理装置。
5. A semiconductor processing apparatus in which a thin film is formed on a semiconductor substrate, a resist is applied onto the formed thin film, exposed and developed, and the thin film is etched using the exposed and developed resist. Means for calculating an etching rate of an etching processing apparatus for etching a semiconductor substrate having formed thereon, and means for setting an etching time suitable for the film thickness based on the film thickness and the etching rate of the thin film measured in advance. A semiconductor processing apparatus comprising:
【請求項6】 半導体基板上に形成した薄膜の膜厚及び
膜厚分布を測定する手段と、 複数のエッチング処理装置のエッチングレート均一性を
それぞれ算出する手段と、 前記測定した膜厚分布及びエッチングレート均一性をも
とに前記膜厚分布に適合しないエッチングレート均一性
を有するエッチング装置を選択除去する手段と、 前記測定した膜厚及びエッチングレートをもとに前記膜
厚に適合したエッチング装置を選択し選択したエッチン
グ装置のエッチング時間を設定する手段とからなること
を特徴とする半導体処理装置。
6. A means for measuring a film thickness and a film thickness distribution of a thin film formed on a semiconductor substrate, a means for respectively calculating an etching rate uniformity of a plurality of etching processing apparatuses, and the measured film thickness distribution and etching. A means for selectively removing an etching apparatus having an etching rate uniformity that does not conform to the film thickness distribution based on rate uniformity, and an etching apparatus adapted to the film thickness based on the measured film thickness and etching rate. And a means for setting the etching time of the selected etching apparatus.
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