JP2003318218A - Curved chip substrate and its manufacturing method, and bump formation device - Google Patents

Curved chip substrate and its manufacturing method, and bump formation device

Info

Publication number
JP2003318218A
JP2003318218A JP2002122532A JP2002122532A JP2003318218A JP 2003318218 A JP2003318218 A JP 2003318218A JP 2002122532 A JP2002122532 A JP 2002122532A JP 2002122532 A JP2002122532 A JP 2002122532A JP 2003318218 A JP2003318218 A JP 2003318218A
Authority
JP
Japan
Prior art keywords
chip
substrate
curved
electrode
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002122532A
Other languages
Japanese (ja)
Inventor
Yasufumi Nakasu
康文 中須
Mitsuhiro Ishizuka
充洋 石塚
Ryuichiro Mori
隆一郎 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2002122532A priority Critical patent/JP2003318218A/en
Publication of JP2003318218A publication Critical patent/JP2003318218A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525Means for applying energy, e.g. heating means
    • H01L2224/753Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301Bonding head
    • H01L2224/75302Shape
    • H01L2224/75303Shape of the pressing surface
    • H01L2224/75304Shape of the pressing surface being curved
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • H01L2224/75743Suction holding means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To surely mount a chip on a curved substrate. <P>SOLUTION: A curved chip surface has a curved substrate of a curved shape having a substrate electrode, a chip with a chip electrode following the curved shape of the curved substrate, a first bump electrically connecting corresponding substrate electrode and chip electrode, and a second bump physically jointing the curved substrate and the chip in a non-conduction state. The curved chip substrate uses a curved substrate having a bump at a first position on the substrate electrode and a second position which is different from a position on the electrode, respectively, and a chip having a bump in a third position on the chip electrode and a fourth position which is different from a position on the electrode. At first, the chip is deformed following the curved shape of the curved substrate, the bump at the first position and the bump at the third position are electrically connected, and the bump at the second position and the bump at the fourth position are physically jointed in a non-conduction state. In the process, the chip is jointed following the curved shape of the curved substrate. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、曲面基板へチップ
を実装する技術に関する。
TECHNICAL FIELD The present invention relates to a technique for mounting a chip on a curved substrate.

【0002】[0002]

【従来の技術】図6は、2つのチップ2を平面基板25
上に実装したチップ基板の断面図である。チップ2は、
例えば、裏返しに配置されて平面基板25に実装され
た、いわゆるフリップチップ配置の半導体チップであ
る。半田バンプ3は、チップ2と平面基板25とを電気
的かつ物理的に接続する。実装前のチップ2および平面
基板25は、ともに、電極上(パッド上)に半田バンプ
を有する。実装の際に、各電極上の半田バンプを加熱し
溶融することで、一体化した半田バンプ3として形成さ
れる。アンダーフィル樹脂4は、チップと基板とのすき
間を封止している。
2. Description of the Related Art FIG. 6 shows two chips 2 on a flat substrate 25.
It is sectional drawing of the chip substrate mounted above. Chip 2
For example, it is a so-called flip-chip arranged semiconductor chip which is arranged upside down and mounted on the flat substrate 25. The solder bumps 3 electrically and physically connect the chip 2 and the flat substrate 25. Both the chip 2 and the flat substrate 25 before mounting have solder bumps on electrodes (pads). During mounting, the solder bumps on each electrode are heated and melted to form integrated solder bumps 3. The underfill resin 4 seals the gap between the chip and the substrate.

【0003】チップ2を平面基板25に実装する手順を
具体的に説明すると、まず、チップ2側の半田バンプ
と、平面基板25側の半田バンプ同士を押圧し加熱す
る。これにより、双方の半田バンプは溶融して、チップ
2および平面基板25が電気的に、かつ、物理的に接続
される。このとき、チップ2および平面基板25の間
の、半田バンプ3以外の部分は、空洞領域すなわち隙間
として残っている。そこで、その隙間にアンダーフィル
樹脂4を注入して硬化させ、隙間を封止する。以上の工
程により、図6に示すチップ基板が完成する。
The procedure for mounting the chip 2 on the flat substrate 25 will be specifically described. First, the solder bumps on the chip 2 side and the solder bumps on the flat substrate 25 side are pressed and heated. As a result, both solder bumps are melted and the chip 2 and the flat substrate 25 are electrically and physically connected. At this time, the portions other than the solder bumps 3 between the chip 2 and the flat substrate 25 remain as hollow regions, that is, gaps. Then, the underfill resin 4 is injected into the gap and cured to seal the gap. Through the above steps, the chip substrate shown in FIG. 6 is completed.

【0004】図6では、平面形状のチップ2と平面基板
25とを接合したチップ基板の例を説明した。近年、種
々の装置は、小型化、薄型化される傾向にある。そのた
め、今後は、曲面形状等の、平面以外の形状(非平面形
状)の基板に、チップを実装できれば非常に有用であ
る。例えば、特開平9−148374号公報では、曲面
形状の半導体膜と、曲面形状の半導体チップとを、異方
導電性接着剤で接合する技術を開示している。
In FIG. 6, an example of the chip substrate in which the planar chip 2 and the planar substrate 25 are joined has been described. In recent years, various devices tend to be smaller and thinner. Therefore, in the future, it would be very useful if the chip could be mounted on a substrate having a shape other than a plane (non-planar shape) such as a curved shape. For example, Japanese Patent Laid-Open No. 9-148374 discloses a technique of joining a curved semiconductor film and a curved semiconductor chip with an anisotropic conductive adhesive.

【0005】続いて図7の(a)は、従来の半田バンプ
形成装置の構造を示す概略図である。半田バンプ形成装
置は、チップ2の電極8上、または、基板の電極上に半
田を吐出して、半田バンプを形成する。チップ2の電極
8上に、半田バンプを形成する手順は以下のとおりであ
る。半田バンプ形成装置は、半田タンク11内の半田1
4を、ヒータ10により加熱し溶融させる。溶融した半
田14は、半田タンク11から圧力室9まで充填されて
いる。そして半田バンプ形成装置は、半田14を、ノズ
ル22からチップ2上の電極8に向かって吐出する。具
体的には、圧電素子13に所定の電圧を印加して変位さ
せ、ダイアフラム19を変形させる。これにより圧力室
9内の圧力が上がり、半田14がノズル22から吐出さ
れる。吐出された半田16は、吐出されると冷却され、
硬化する。吐出量が適切になるまで、複数個の半田16
が吐出される。また、複数の電極8上に半田14を吐出
したい場合には、ノズル22の下に各電極8を順に配置
させ、吐出すればよい。なお、Nパイプ15は、窒素
を出してN雰囲気を形成し、半田14および吐出
された半田16の酸化を防ぐ。
Subsequently, FIG. 7A is a schematic view showing the structure of a conventional solder bump forming apparatus. The solder bump forming apparatus discharges solder onto the electrodes 8 of the chip 2 or the electrodes of the substrate to form solder bumps. The procedure for forming solder bumps on the electrodes 8 of the chip 2 is as follows. The solder bump forming apparatus uses the solder 1 in the solder tank 11.
4 is heated by the heater 10 and melted. The molten solder 14 is filled from the solder tank 11 to the pressure chamber 9. Then, the solder bump forming apparatus ejects the solder 14 from the nozzle 22 toward the electrode 8 on the chip 2. Specifically, a predetermined voltage is applied to the piezoelectric element 13 to displace it, and the diaphragm 19 is deformed. As a result, the pressure in the pressure chamber 9 rises, and the solder 14 is ejected from the nozzle 22. The ejected solder 16 is cooled when ejected,
Harden. Until the discharge amount becomes appropriate, use multiple solders 16
Is discharged. Further, when the solder 14 is desired to be ejected onto the plurality of electrodes 8, the respective electrodes 8 may be arranged below the nozzle 22 in order and ejected. The N 2 pipe 15 emits nitrogen N 2 to form an N 2 atmosphere, and prevents the solder 14 and the discharged solder 16 from being oxidized.

【0006】チップ2の電極8上に半田バンプ16を形
成すると、ヒータ18がチップ2を加熱する。加熱開始
から所定の時間が経過すると、複数の半田バンプ16が
溶融して一体となり、所望の体積の半田バンプ17が形
成される。図7の(b)は、ヒータの熱により溶融した
半田バンプ17を有するチップ2を示す。
When the solder bumps 16 are formed on the electrodes 8 of the chip 2, the heater 18 heats the chip 2. After a lapse of a predetermined time from the start of heating, the plurality of solder bumps 16 are melted and integrated, and the solder bumps 17 having a desired volume are formed. FIG. 7B shows the chip 2 having the solder bumps 17 melted by the heat of the heater.

【0007】[0007]

【発明が解決しようとする課題】第1の課題は、チップ
を曲面基板に実装する際に、上述した特開平9−148
374号公報の技術を用いる場合には、新たに異方導電
性接着剤(樹脂材)が必要になることである。さらに、
その樹脂材を利用するための新たな設備も必要になる。
すなわち、設備、材料に対する新たな投資が必要になっ
てしまう。よって、曲面に限らず、チップを種々の形状
の基板に実装するのは困難である。
The first problem is to mount the chip on a curved board as described above.
When the technique of Japanese Patent No. 374 is used, an anisotropic conductive adhesive (resin material) is newly required. further,
New equipment is also needed to utilize the resin material.
In other words, new investment in equipment and materials will be required. Therefore, it is difficult to mount the chip on substrates of various shapes, not limited to the curved surface.

【0008】第2の課題は、半田バンプ形成装置におい
て、半田14の吐出量を多くするためにノズル22の径
を大きくすると、ノズル22に加わる半田の静圧(ρ・
g・H)によって、半田がノズル22からたれ出してし
まうことである。このため一回の吐出によっては必要な
量の半田が電極8上に確保できず、その結果、吐出回数
を増やす等の処理が必要となる。これでは、所望量の半
田を確保できるまでの処理時間が長くなる。具体的に
は、表面張力をσ、半田の密度をρ、重力加速度をg、
ノズルから半田14液面までの高さをHとすると、最大
ノズル径Dは、D=4σ/(ρ・g・H)と表すことが
できる。いま、σ=470×10−3(N/m)、ρ=
9.7×10(kg/m3)、g=9.8m/s、H=
0.1mとすると、D=198μmとなる。実験によ
り、約200μmのノズル径に対し、一回に吐出する半
田径は、球径で約200μmまでである。
The second problem is that in the solder bump forming apparatus, when the diameter of the nozzle 22 is increased in order to increase the discharge amount of the solder 14, the static pressure of the solder applied to the nozzle 22 (ρ ·
g · H) causes the solder to drip from the nozzle 22. Therefore, the required amount of solder cannot be secured on the electrode 8 by one discharge, and as a result, a process such as increasing the number of discharges is required. This increases the processing time until the desired amount of solder can be secured. Specifically, the surface tension is σ, the solder density is ρ, the gravitational acceleration is g,
When the height from the nozzle to the liquid surface of the solder 14 is H, the maximum nozzle diameter D can be expressed as D = 4σ / (ρ · g · H). Now, σ = 470 × 10 −3 (N / m), ρ =
9.7 × 10 3 (kg / m 3 ), g = 9.8 m / s 2 , H =
If it is 0.1 m, then D = 198 μm. According to the experiment, the diameter of the solder discharged at one time is about 200 μm in terms of the spherical diameter, with respect to the nozzle diameter of about 200 μm.

【0009】第3の課題は、従来の半田バンプ形成装置
では、ヒータ18を使用してチップ2または基板に形成
された半田を溶融させるため、耐熱性の低いチップ2、
基板等には適用できないことである。
A third problem is that in the conventional solder bump forming apparatus, since the solder formed on the chip 2 or the substrate is melted by using the heater 18, the chip 2 having low heat resistance,
It cannot be applied to substrates and the like.

【0010】本発明の第1の目的は、チップを曲面基板
に確実に実装することである。第2の目的は、所望量の
半田を短時間で吐出することである。第3の目的は、半
田の溶融を、耐熱性の低いチップ、基板等でもできるよ
うにすることである。
A first object of the present invention is to reliably mount a chip on a curved board. The second purpose is to discharge a desired amount of solder in a short time. A third object is to enable melting of solder even with a chip, a substrate or the like having low heat resistance.

【0011】[0011]

【課題を解決するための手段】本発明の曲面チップ基板
は、基板電極を有する、曲面形状の曲面基板と、前記曲
面基板の曲面形状に倣わせた、チップ電極を有するチッ
プと、対応する前記基板電極と前記チップ電極とを電気
的に接続する第1のバンプと、前記曲面基板と前記チッ
プとを、非導通の状態で物理的に接合する第2のバンプ
とを備えている。これにより上記目的が達成される。
A curved chip substrate of the present invention includes a curved curved substrate having a substrate electrode, and a chip having a chip electrode that follows the curved shape of the curved substrate. It is provided with a first bump that electrically connects the substrate electrode and the chip electrode, and a second bump that physically joins the curved substrate and the chip in a non-conductive state. This achieves the above object.

【0012】前記曲面基板と前記チップとの間を封止す
る樹脂をさらに備えていてもよい。
A resin may be further provided to seal between the curved substrate and the chip.

【0013】本発明による曲面チップ基板の製造方法
は、基板電極を有する、曲面形状の曲面基板であって、
該基板電極上の第1の位置、および該基板電極上の位置
とは異なる第2の位置にそれぞれバンプを有する曲面基
板を提供するステップと、チップ電極を有するチップで
あって、該チップ電極上の第3の位置および該チップ電
極上の位置とは異なる第4の位置にそれぞれバンプを有
するチップを提供するステップと、前記チップを、前記
曲面基板の曲面形状に倣わせて変形するステップと、前
記曲面基板上の第1の位置のバンプと、前記チップ上の
第3の位置のバンプとを電気的に接続するステップと、
前記曲面基板上の第2の位置のバンプと、前記チップ上
の第4の位置のバンプとを非導通の状態で物理的に接合
するステップであって、前記チップを、前記曲面基板の
曲面形状に倣わせたまま接合するステップとを含む。こ
れにより上記目的が達成できる。
A method of manufacturing a curved chip substrate according to the present invention is a curved curved substrate having a substrate electrode,
A step of providing a curved substrate having bumps at a first position on the substrate electrode and at a second position different from the position on the substrate electrode; Providing a chip having bumps at a third position and a fourth position different from the position on the chip electrode, and deforming the chip by following the curved shape of the curved substrate. Electrically connecting the bump at the first position on the curved substrate and the bump at the third position on the chip;
A step of physically joining the bump at the second position on the curved substrate and the bump at the fourth position on the chip in a non-conducting state, wherein the chip is formed into a curved shape of the curved substrate. And a step of joining while imitating. Thereby, the above object can be achieved.

【0014】前記曲面基板と前記チップとの間を樹脂で
封止するステップをさらに備えていてもよい。
The method may further include the step of sealing between the curved substrate and the chip with a resin.

【0015】本発明による曲面チップ基板は、基板電極
を有する、曲面形状の曲面基板と、前記曲面基板の曲面
形状に倣わせた、チップ電極を有するチップと、対応す
る前記基板電極と前記チップ電極とを電気的に接続する
ワイヤと、前記曲面基板と前記チップとの間を封止する
樹脂とを備えている。これにより上記目的が達成され
る。
A curved chip substrate according to the present invention includes a curved curved substrate having a substrate electrode, a chip having a chip electrode that follows the curved shape of the curved substrate, and the corresponding substrate electrode and the chip electrode. And a resin that seals between the curved substrate and the chip. This achieves the above object.

【0016】本発明による、電極上に導電性材料を吐出
してバンプを形成するバンプ形成装置は、前記導電性材
料を加圧する圧力室と、前記圧力室の壁面に設けられ、
加圧により前記導電性材料を吐出するノズルを複数備え
ている。これにより上記目的が達成される。
A bump forming apparatus for ejecting a conductive material onto an electrode to form a bump according to the present invention is provided in a pressure chamber for pressurizing the conductive material and a wall surface of the pressure chamber,
A plurality of nozzles for discharging the conductive material by pressurization are provided. This achieves the above object.

【0017】複数の前記ノズルの間隔は、前記電極の幅
よりも小さくてもよい。
The interval between the plurality of nozzles may be smaller than the width of the electrodes.

【0018】[0018]

【発明の実施の形態】以下、添付の図面を参照して、本
発明の実施の形態を説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the accompanying drawings.

【0019】(実施の形態1)図1は、実施の形態1に
よる、2つのチップ2を曲面基板1上に実装したチップ
基板の断面図である。チップ2は、例えば、裏返しに配
置されて曲面基板1に実装された、いわゆるフリップチ
ップ配置の薄型の半導体チップである。曲面基板1は、
基板の全部または一部が非平面の形状を呈している基板
である。曲面基板1およびチップ2は、それぞれ基板電
極とチップ電極を備えている。また、実装前のチップ2
および曲面基板1の少なくとも一方は、電極上(パッド
上)に半田バンプを有する。実装の際に、各電極上の半
田バンプを加熱し溶融することで、一体化した半田バン
プ3として形成される。半田バンプ3は、曲面基板1と
チップ2の対応する電極同士を電気的かつ物理的に接続
する。これにより、曲面基板1を介してチップ2に信号
が供給され、チップ2は所定の処理を実行できる。チッ
プ2の処理結果は、半田バンプ3を介して曲面基板1へ
伝送され、図示されない別の構成要素により、更なる処
理が進められる。アンダーフィル樹脂4は、チップ2と
曲面基板との接続保護を目的として、その隙間に注入さ
れる。
(First Embodiment) FIG. 1 is a sectional view of a chip substrate in which two chips 2 are mounted on a curved substrate 1 according to the first embodiment. The chip 2 is, for example, a thin semiconductor chip in a so-called flip chip arrangement, which is arranged upside down and mounted on the curved substrate 1. The curved substrate 1 is
A substrate in which all or part of the substrate has a non-planar shape. The curved substrate 1 and the chip 2 each include a substrate electrode and a chip electrode. In addition, the chip 2 before mounting
At least one of the curved substrate 1 has a solder bump on the electrode (on the pad). During mounting, the solder bumps on each electrode are heated and melted to form integrated solder bumps 3. The solder bumps 3 electrically and physically connect the corresponding electrodes of the curved substrate 1 and the chip 2 to each other. As a result, a signal is supplied to the chip 2 via the curved substrate 1, and the chip 2 can execute a predetermined process. The processing result of the chip 2 is transmitted to the curved substrate 1 via the solder bump 3 and further processed by another component not shown. The underfill resin 4 is injected into the gap for the purpose of protecting the connection between the chip 2 and the curved substrate.

【0020】実施の形態1による発明の主要な特徴は、
チップ2は、曲面基板1の曲率にしたがって曲げられ、
曲面基板1に接合されており、さらに、電極のない位置
(例えばチップ2の中央部)にも半田バンプ3(ダミー
バンプ)が設けられていることである。より詳しくは、
例えば、チップ2の曲率は、曲面基板1の曲率にほぼ等
しい。この構成を実現するため、十分薄いチップ2が用
いられている。例えば、チップ2の厚さは約50μmで
ある。この程度の厚みであれば、チップ2は、板ばねの
ようにしなり変形するからである。ダミーバンプ3は、
参照符号3が現に付されている半田バンプである。ダミ
ーバンプ3は、曲面基板1とチップ2とを非導通の状態
で、物理的に強固に接合するためにのみ機能する。した
がって、ダミーバンプ3は、曲面基板1およびチップ2
の必要な電気的な接続を阻害しない位置で、かつ、不必
要な電気的な接続を生じることのない位置に設けられ
る。
The main features of the invention according to the first embodiment are:
The chip 2 is bent according to the curvature of the curved substrate 1,
That is, the solder bumps 3 (dummy bumps) are bonded to the curved substrate 1 and further provided at positions where no electrodes are present (for example, the central portion of the chip 2). For more details,
For example, the curvature of the chip 2 is almost equal to the curvature of the curved substrate 1. In order to realize this structure, a sufficiently thin chip 2 is used. For example, the thickness of the chip 2 is about 50 μm. This is because if the thickness is in this range, the chip 2 is deformed like a leaf spring. The dummy bump 3 is
Reference numeral 3 is a solder bump actually attached. The dummy bump 3 functions only to physically and firmly bond the curved substrate 1 and the chip 2 in a non-conductive state. Therefore, the dummy bump 3 is formed on the curved substrate 1 and the chip 2.
Is provided at a position that does not hinder the necessary electrical connection of the device and that does not cause unnecessary electrical connection.

【0021】以下、図2を参照して、このようなチップ
基板(図1)の製造手順を説明する。図2の(a)〜
(g)は、曲面チップ基板の製造工程を説明する図であ
る。この例では、曲面基板1およびチップ2の双方が、
その電極(パッド)上にバンプを有するとする。
The manufacturing procedure of such a chip substrate (FIG. 1) will be described below with reference to FIG. 2 (a)-
(G) is a figure explaining a manufacturing process of a curved surface chip substrate. In this example, both the curved substrate 1 and the chip 2 are
It is assumed that bumps are provided on the electrodes (pads).

【0022】まず図2の(a)は、平面状態の薄型チッ
プ2を示す図である。チップ2の電極2a上に、チップ
バンプ3aが設けられていることが理解される。記載の
簡略化のため、図では、1つの電極2a部分のみを詳細
に示している。図2の(b)は、曲面基板1に対して、
ほぼ同じ曲率で曲げられたチップ2を示す図である。チ
ップ2の変形は、過熱冷却ヘッド5を用いて行う。過熱
冷却ヘッド5は、チップ2を吸着する吸着穴6を有して
おり、適当な位置で、かつ、必要な強さでチップ2を吸
着させることにより、チップ2を所望の形状に変形でき
る。この変形により、チップ2は、基板の曲面とほぼ同
一の曲面の形状に倣う。曲面基板1の電極(図示せず)
上にも基板バンプ3bが設けられている。過熱冷却ヘッ
ド5は、基板バンプ3bの上方に、チップ2上の対応す
るチップバンプ3aがくるように、チップ2とともに移
動する。ここで留意すべきは、これらのバンプの中に
は、曲面基板1およびチップ2の間の電気的接続に荷担
せず、物理的接続のみに荷担するバンプ、すなわちダミ
ーバンプが存在することである。曲面基板1およびチッ
プ2の両方にダミーバンプを設けた場合には、これらの
ダミーバンプが対応する位置に、チップ2を移動するこ
とになる。
First, FIG. 2A is a view showing the thin chip 2 in a planar state. It is understood that the chip bump 3a is provided on the electrode 2a of the chip 2. For simplification of description, only one electrode 2a portion is shown in detail in the drawing. FIG. 2B shows the curved substrate 1 with respect to
It is a figure which shows the chip | tip 2 bent by substantially the same curvature. The deformation of the chip 2 is performed by using the overheat cooling head 5. The superheat cooling head 5 has an adsorption hole 6 for adsorbing the chip 2, and the chip 2 can be deformed into a desired shape by adsorbing the chip 2 at an appropriate position and with a required strength. By this deformation, the chip 2 follows the shape of a curved surface that is substantially the same as the curved surface of the substrate. Electrodes on curved substrate 1 (not shown)
The substrate bump 3b is also provided on the top. The overheat cooling head 5 moves together with the chip 2 so that the corresponding chip bump 3a on the chip 2 is located above the substrate bump 3b. It should be noted here that among these bumps, there is a bump that does not bear the electrical connection between the curved substrate 1 and the chip 2 but bears only the physical connection, that is, a dummy bump. When dummy bumps are provided on both the curved substrate 1 and the chip 2, the chip 2 is moved to a position corresponding to these dummy bumps.

【0023】過熱冷却ヘッド5は、チップ2を下降さ
せ、対応する曲面基板1のバンプとチップ2のバンプと
を接触させる。その後、加熱冷却ヘッド5が下降し、チ
ップバンプ3aと基板バンプ3bとを互いに接触させ
る。さらにバンプを加熱溶融させ、一体化させる。図2
の(c)は、曲面基板1とチップ2とが接続された曲面
チップ基板を示す図である。一体化したチップバンプ3
aおよび基板バンプ3bを、半田バンプ3として示して
いる。加熱溶融され、一体化された半田バンプ3は、冷
却されて固体化する。
The superheat cooling head 5 lowers the chip 2 to bring the bumps of the curved substrate 1 and the bumps of the corresponding curved surface 1 into contact with each other. Then, the heating / cooling head 5 descends to bring the chip bumps 3a and the substrate bumps 3b into contact with each other. Further, the bumps are heated and melted to be integrated. Figure 2
(C) is a diagram showing a curved chip substrate in which the curved substrate 1 and the chip 2 are connected. Integrated chip bump 3
The a and the substrate bump 3b are shown as the solder bump 3. The solder bumps 3 that are heated and melted and integrated are cooled and solidified.

【0024】図2の(d)は、過熱冷却ヘッド5が吸着
を開放した後の、曲面チップ基板を示す図である。この
後、加熱冷却ヘッド5を上昇させると、曲面基板1の曲
面に応じて変形されたチップ2と、曲面基板1とが、半
田バンプ3により固定された曲面チップ基板が得られ
る。図2の(e)は、半田バンプ3により固定された曲
面チップ基板を示す図である。最後に、曲面基板1およ
びチップ2の隙間部分に、液状のアンダーフィル樹脂4
を注入する。アンダーフィル樹脂4は、ヒータ等の加熱
手段(図示せず)により加熱され硬化される。図2の
(f)は、曲面基板1およびチップ2の隙間部分が封止
された、曲面チップ基板を示す図である。ここで、実際
に参照符号が付されているチップ2中央付近の半田バン
プ3は、上述したダミーバンプであり、曲面基板1およ
びチップ2の物理的な接合を強固にする。ダミーバンプ
を設けることにより、チップ2をより容易に、かつ確実
に、曲面基板1の曲面に倣わせることができる。さら
に、曲面基板1およびチップ2の間の位置ずれや、熱に
よる膨張等により、曲面基板1およびチップ2の間に応
力が生じた場合に、電極間を電気的に接続する半田バン
プ3への応力の集中を避けることができる。以上の工程
により、曲面チップ基板を得ることができる。
FIG. 2D is a view showing the curved chip substrate after the superheat cooling head 5 releases the adsorption. Then, when the heating / cooling head 5 is raised, the curved chip substrate in which the chip 2 deformed according to the curved surface of the curved substrate 1 and the curved substrate 1 are fixed by the solder bumps 3 is obtained. FIG. 2E is a diagram showing a curved chip substrate fixed by the solder bumps 3. Finally, liquid underfill resin 4 is placed in the gap between the curved substrate 1 and the chip 2.
Inject. The underfill resin 4 is heated and hardened by a heating means (not shown) such as a heater. FIG. 2F is a diagram showing a curved chip substrate in which the gap between the curved substrate 1 and the chip 2 is sealed. Here, the solder bumps 3 near the center of the chip 2 to which reference numerals are actually attached are the above-mentioned dummy bumps, and strengthen the physical bonding between the curved substrate 1 and the chip 2. By providing the dummy bumps, the chip 2 can more easily and reliably follow the curved surface of the curved substrate 1. Further, when a stress is generated between the curved substrate 1 and the chip 2 due to a positional displacement between the curved substrate 1 and the chip 2, expansion due to heat, etc., the solder bump 3 for electrically connecting the electrodes is formed. Concentration of stress can be avoided. A curved chip substrate can be obtained by the above steps.

【0025】なお、図2の(e)は、1つの電極に2つ
のチップバンプ3aを形成したチップ2を示す図であ
る。このようなチップ2を、図2の(a)に示すチップ
2に代えて用いることもできる。このようなチップ2の
形成過程は、図5を参照して後述する。また、図2で説
明した曲面チップ基板は、下に凸形状である。しかし、
過熱冷却ヘッド5に応じて、図1の右側のチップ2およ
び曲面基板1で形成された、上に凸形状の曲面チップ基
板を製造することもできる。なお、種々の形状の基板に
チップを実装する場合にも、上述したダミーバンプを設
けることは有効である。
2E is a diagram showing a chip 2 in which two chip bumps 3a are formed on one electrode. Such a chip 2 can be used instead of the chip 2 shown in FIG. A process of forming the chip 2 will be described later with reference to FIG. The curved chip substrate described with reference to FIG. 2 has a downward convex shape. But,
Depending on the overheat cooling head 5, it is also possible to manufacture an upward convex curved surface chip substrate formed of the chip 2 and the curved surface substrate 1 on the right side of FIG. It should be noted that it is effective to provide the above-mentioned dummy bumps when mounting chips on substrates of various shapes.

【0026】さらに、曲面基板1およびチップ2の電気
的接続を、半田バンプ3を用いることなく確保すること
もできる。図3は、ワイヤ30を用いた曲面チップ基板
を示す図である。半田バンプ3が存在しない状態で、図
2の(b)〜(e)の工程を行う。その後、ワイヤ30
により、対応する曲面基板1の電極とチップ2の電極と
を電気的に接続する。図では2本のワイヤ30が示され
ているが、この数は必要に応じて増減できる。一方、曲
面基板1とチップ2との物理的な接合は、接着剤31で
確保されている。ワイヤ30を保護するため、樹脂32
がチップ2およびワイヤ30を覆うようにして、曲面基
板1上に設けられる。樹脂32はまた、曲面基板1とチ
ップ2とをより強固に接合する。なお、一部の個所では
半田バンプ3を用い、別の個所ではワイヤ30を用いて
もよい。このように、ワイヤ30を用いる場合には、従
来の製造設備が利用できるので、設備投資を抑えられ
る。
Further, the electrical connection between the curved substrate 1 and the chip 2 can be secured without using the solder bump 3. FIG. 3 is a view showing a curved chip substrate using the wire 30. Steps (b) to (e) of FIG. 2 are performed in the state where the solder bumps 3 are not present. Then wire 30
Thus, the corresponding electrodes of the curved substrate 1 and the corresponding electrodes of the chip 2 are electrically connected. Although two wires 30 are shown in the figure, this number can be increased or decreased as needed. On the other hand, the physical bond between the curved substrate 1 and the chip 2 is secured by the adhesive 31. To protect the wire 30, resin 32
Are provided on the curved substrate 1 so as to cover the chip 2 and the wires 30. The resin 32 also firmly bonds the curved substrate 1 and the chip 2 together. The solder bumps 3 may be used at some places and the wires 30 may be used at other places. As described above, when the wire 30 is used, the conventional manufacturing equipment can be used, so that the equipment investment can be suppressed.

【0027】本実施の形態では、半田バンプを用いてバ
ンプを形成する例を説明した。しかし、バンプの材料は
半田に限られず、金を利用してもよい。この場合にも、
上述の効果と同じ効果が得られる。
In this embodiment, an example of forming bumps using solder bumps has been described. However, the material of the bump is not limited to solder, and gold may be used. Also in this case,
The same effect as the above effect can be obtained.

【0028】(実施の形態2)実施の形態2では、実施
の形態1で説明した、図1、図2の(a)〜(f)にお
けるチップ2および曲面基板1を得るための半田バンプ
形成装置を説明する。この半田バンプ形成装置は、所望
量の半田を短時間で吐出できるよう構成されている。
(Second Embodiment) In the second embodiment, solder bump formation for obtaining the chip 2 and the curved substrate 1 in FIGS. 1 and 2A to 2F described in the first embodiment. The device will be described. This solder bump forming apparatus is configured to discharge a desired amount of solder in a short time.

【0029】図4の(a)は、実施の形態2による半田
バンプ形成装置の構造を示す概略図である。この半田バ
ンプ形成装置の主要な特徴は、半田が吐出されるノズル
を複数有することである。このノズルはマルチノズル1
2と言及される。マルチノズル12を設けて半田を同時
に吐出することにより、作業が高速化できる。必要な半
田の量は、各ノズルから吐出される半田の量の合計で調
整できる。
FIG. 4A is a schematic view showing the structure of the solder bump forming apparatus according to the second embodiment. The main feature of this solder bump forming apparatus is that it has a plurality of nozzles through which solder is ejected. This nozzle is a multi-nozzle 1
Referred to as 2. By providing the multi-nozzle 12 and discharging solder at the same time, the work can be speeded up. The required amount of solder can be adjusted by the total amount of solder ejected from each nozzle.

【0030】以下、半田バンプ形成装置の構成を説明す
る。半田バンプ形成装置は、吐出ヘッド7と、圧力室9
と、ヒータ10と、半田タンク11と、マルチノズル1
2と、圧電素子13と、Nパイプ15と、ダイアフラ
ム19と、ヒータ18とを備えている。吐出ヘッド7
は、半田バンプ形成装置における吐出機構を内包する筐
体である。圧力室9は、半田14を吐出する際に必要な
圧力を半田14に加える区画である。半田タンク11
は、半田14を入れるタンクである。マルチノズル12
は、圧力室9の下側壁面に半田14を吐出するノズルを
複数有する。図ではノズルは2つ記載されており、ま
た、吐出された半田が、半田16として記載されてい
る。ノズルの間隔は、電極の幅よりも小さくすることが
できる。それにより、単一の電極上に複数の半田バンプ
を形成できる。圧電素子13は、電圧を印加することに
より、機械的ひずみを生ずる素子である。Nパイプ1
5は、窒素Nを出してN雰囲気を形成し、半田14
および吐出された半田16の酸化を防ぐ。ダイアフラム
19は、電圧を印加された圧電素子13の変位に応じて
変形する板または膜である。ヒータ18は、チップ2を
加熱するヒートステージである。
The structure of the solder bump forming apparatus will be described below. The solder bump forming apparatus includes a discharge head 7 and a pressure chamber 9
, Heater 10, solder tank 11, multi-nozzle 1
2, a piezoelectric element 13, an N 2 pipe 15, a diaphragm 19, and a heater 18. Discharge head 7
Is a housing containing the ejection mechanism in the solder bump forming apparatus. The pressure chamber 9 is a section that applies a pressure required for discharging the solder 14 to the solder 14. Solder tank 11
Is a tank for holding the solder 14. Multi nozzle 12
Has a plurality of nozzles for ejecting the solder 14 on the lower wall surface of the pressure chamber 9. In the figure, two nozzles are shown, and the ejected solder is shown as the solder 16. The nozzle spacing can be smaller than the width of the electrodes. Thereby, a plurality of solder bumps can be formed on a single electrode. The piezoelectric element 13 is an element that causes mechanical strain by applying a voltage. N 2 pipe 1
5 emits nitrogen N 2 to form an N 2 atmosphere, and solder 14
It also prevents the discharged solder 16 from being oxidized. The diaphragm 19 is a plate or a film that deforms according to the displacement of the piezoelectric element 13 to which a voltage is applied. The heater 18 is a heat stage that heats the chip 2.

【0031】次に、半田バンプ形成装置の動作を説明す
る。ここでは、チップ2の電極8上に半田バンプを形成
する場合を例に説明する。なお、曲面基板1(図1、図
2の(b)〜(f))をはじめ、平面基板25(図6)
に対しても同様に適用できるが、その説明は以下の説明
と同様であるので省略する。
Next, the operation of the solder bump forming apparatus will be described. Here, a case where solder bumps are formed on the electrodes 8 of the chip 2 will be described as an example. In addition to the curved substrate 1 ((b) to (f) in FIGS. 1 and 2), the flat substrate 25 (FIG. 6).
The same applies to the above, but the description thereof is omitted because it is similar to the following description.

【0032】まず、半田バンプ形成装置は、半田タンク
11内の半田14を、ヒータ10により加熱し溶融させ
る。溶融した半田14は、半田タンク11から圧力室9
まで充填されている。次に、圧電素子13に所定の電圧
を印加してひずみ(変位)を生じさせる。この変位によ
り、ダイアフラム19が変形する。より具体的には、圧
電素子13は、所定の電圧の印加により圧力室9側に延
びる。その結果、ダイアフラム19も圧力室9側に変形
する。これにより圧力室9内の圧力が上がり、半田14
がマルチノズル12から吐出される。吐出を停止する場
合には、電圧の印加を止めて圧電素子13の変位、およ
びダイアフラム19の変形を元に戻せばよい。
First, the solder bump forming apparatus melts the solder 14 in the solder tank 11 by heating it with the heater 10. The molten solder 14 is transferred from the solder tank 11 to the pressure chamber 9
Is filled up. Next, a predetermined voltage is applied to the piezoelectric element 13 to generate strain (displacement). Due to this displacement, the diaphragm 19 is deformed. More specifically, the piezoelectric element 13 extends toward the pressure chamber 9 by applying a predetermined voltage. As a result, the diaphragm 19 also deforms toward the pressure chamber 9 side. As a result, the pressure in the pressure chamber 9 rises, and the solder 14
Are ejected from the multi-nozzle 12. When the ejection is stopped, the application of the voltage may be stopped to restore the displacement of the piezoelectric element 13 and the deformation of the diaphragm 19.

【0033】マルチノズル12は、複数のノズルを有す
るため、半田が同時に吐出される。吐出された半田16
は、下方のチップ2の電極8上に落下し、冷却され、硬
化する。吐出量は、マルチノズル12の各穴から吐出さ
れた半田の体積の合計である。ノズルの数、および、1
回あたりの各ノズルからの吐出量を調整することによ
り、必要な量の半田を、電極8上に吐出できる。多くの
量が必要な場合には複数回にわたって吐出を行えばよい
が、好ましくは、1回で、必要な量の半田を吐出するこ
とが好ましい。作業を高速化できるからである。複数の
電極8上に半田を吐出したい場合には、ノズル22の下
に各電極8を順に配置させ、吐出すればよい。なお、N
パイプ15は、窒素Nを出してN雰囲気を形成
し、半田14および吐出された半田16の酸化を防ぐ。
Since the multi-nozzle 12 has a plurality of nozzles, solder is ejected at the same time. Solder 16
Falls on the electrode 8 of the chip 2 below and is cooled and hardened. The ejection amount is the total volume of the solder ejected from each hole of the multi-nozzle 12. Number of nozzles, and 1
By adjusting the discharge amount from each nozzle per time, a required amount of solder can be discharged onto the electrode 8. When a large amount is required, the ejection may be performed a plurality of times, but it is preferable to eject the required amount of solder once. This is because the work can be speeded up. When it is desired to eject the solder onto the plurality of electrodes 8, the electrodes 8 may be sequentially arranged under the nozzle 22 and ejected. Note that N
The two pipes 15 emit nitrogen N 2 to form an N 2 atmosphere, and prevent the solder 14 and the discharged solder 16 from being oxidized.

【0034】チップ2の電極8上に半田バンプ16を形
成すると、ヒータ18がチップ2を加熱する。加熱開始
から所定の時間が経過すると、複数の半田バンプ16が
溶融して一体となり、所望の体積の半田バンプ17が形
成される。図4の(b)は、ヒータの熱により溶融した
半田バンプ17を有するチップ2を示す。
When the solder bumps 16 are formed on the electrodes 8 of the chip 2, the heater 18 heats the chip 2. After a lapse of a predetermined time from the start of heating, the plurality of solder bumps 16 are melted and integrated, and the solder bumps 17 having a desired volume are formed. FIG. 4B shows the chip 2 having the solder bumps 17 melted by the heat of the heater.

【0035】ここで、図4の(a)に示されるように、
1つの電極8上には、吐出半田16が複数存在する。こ
れは、図2の(g)で示すチップバンプ3aとして捉え
ることができる。すなわち、実施の形態2の半田バンプ
形成装置によれば、一回の吐出で、複数のチップバンプ
を形成できる。このときは、ヒータ18により加熱しな
くともよい。
Here, as shown in FIG.
There are a plurality of ejection solders 16 on one electrode 8. This can be grasped as the chip bump 3a shown in FIG. That is, according to the solder bump forming apparatus of the second embodiment, a plurality of chip bumps can be formed by one ejection. At this time, it is not necessary to heat with the heater 18.

【0036】上述のように、半田バンプ形成装置は、2
つまたはそれより多いノズルの穴から半田を吐出して、
単一の電極2a上に2つのチップバンプ3aを同時に形
成する(図2の(g))。さらに、複数のチップバンプ
3aを溶融して、所望の体積の半田バンプ17を形成で
きるので、ノズル径を大きくできない、比較的密度の大
きい半田材を利用する場合であっても、作業が高速化で
きる。このような半田バンプ形成装置は、半導体チップ
の種類を選ぶことなく使用できるので、汎用性が高くな
る。
As described above, the solder bump forming apparatus is
Eject solder from one or more nozzle holes,
Two chip bumps 3a are simultaneously formed on the single electrode 2a ((g) of FIG. 2). Further, since the plurality of chip bumps 3a can be melted to form the solder bumps 17 having a desired volume, the work speed can be increased even when a solder material having a relatively large density that cannot increase the nozzle diameter is used. it can. Since such a solder bump forming apparatus can be used without selecting the type of the semiconductor chip, it is highly versatile.

【0037】なお、半田バンプ17が電極8上に形成さ
れたチップ2は、例えば、実施の形態1における、図
1、図2の(a)〜(g)に示すチップ2として利用で
きるが、従来の平面基板1およびチップ2とを接続して
チップ基板(図6)を形成する場合にも利用可能であ
る。
The chip 2 having the solder bumps 17 formed on the electrodes 8 can be used as, for example, the chip 2 shown in FIGS. 1 and 2A to 2G in the first embodiment. It can also be used when forming a chip substrate (FIG. 6) by connecting the conventional flat substrate 1 and chip 2.

【0038】(実施の形態3)実施の形態3では、半田
の溶融を、耐熱性の低い基板およびチップに対してもで
きるようにする。具体的には、半田バンプ形成装置(図
4)から吐出されたバンプにレーザ光を照射すること
で、バンプのみを局所的に加熱するようにした。これに
より、基板およびチップ全体の加熱が不要にできる。
(Third Embodiment) In the third embodiment, the solder can be melted even for a substrate and a chip having low heat resistance. Specifically, the bumps ejected from the solder bump forming apparatus (FIG. 4) are irradiated with a laser beam to locally heat only the bumps. This can eliminate the need for heating the entire substrate and chip.

【0039】図5は、ガルバノミラー20を用いて、複
数のバンプ17にのみレーザ光21を照射する様子を示
す図である。レーザ光21は、レーザ光源(図示せず)
から出射され、チップ2上の半田バンプ17を溶融させ
る熱源として利用される。ガルバノミラー20は、レー
ザ光21を反射し走査する。ガルバノミラー20は、図
示されるように、直交する2つの軸の周りに回転する。
この回転角をそれぞれ制御することにより、所望の位置
にレーザ光21を反射させることができる。
FIG. 5 is a diagram showing a state in which the galvano mirror 20 is used to irradiate only the plurality of bumps 17 with the laser light 21. The laser light 21 is a laser light source (not shown)
And is used as a heat source for melting the solder bumps 17 on the chip 2. The galvanometer mirror 20 reflects and scans the laser light 21. Galvanometer mirror 20 rotates about two orthogonal axes, as shown.
The laser light 21 can be reflected at a desired position by controlling each of the rotation angles.

【0040】図5に示す、ガルバノミラー20およびレ
ーザ光21を用いる構成によれば、図4の(a)および
(b)において、ヒータ18を用いてチップ2全体を加
熱する必要がなくなる。すなわち、吐出されたバンプに
のみレーザを照射できるので、吐出半田のみを溶融し
て、半田バンプ17を形成でき、したがって、耐熱性の
低いチップ2にも適用できる。
According to the structure using the galvano mirror 20 and the laser beam 21 shown in FIG. 5, it is not necessary to heat the entire chip 2 using the heater 18 in FIGS. 4 (a) and 4 (b). That is, since the laser can be irradiated only to the ejected bumps, only the ejected solder can be melted to form the solder bumps 17, and therefore, the chip 2 having low heat resistance can be applied.

【0041】[0041]

【発明の効果】チップを曲面基板に実装したチップ基板
において、曲面基板とチップとを、非導通の状態で物理
的に接合するバンプを設けた。これにより、チップをよ
り容易に、かつ確実に、曲面基板の曲面に倣わせること
ができる。さらに、曲面基板およびチップの間の応力
が、電極間を電気的に接続する半田バンプに集中するの
を避けることができる。
EFFECTS OF THE INVENTION In a chip substrate in which a chip is mounted on a curved substrate, bumps for physically joining the curved substrate and the chip in a non-conductive state are provided. This allows the chip to more easily and reliably follow the curved surface of the curved substrate. Further, it is possible to prevent the stress between the curved substrate and the chip from concentrating on the solder bumps that electrically connect the electrodes.

【0042】曲面基板とチップとの間が、樹脂で封止さ
れる。これにより、曲面基板とチップの物理的な接合を
強化できる。
The space between the curved substrate and the chip is sealed with resin. This can strengthen the physical bonding between the curved substrate and the chip.

【0043】曲面基板をワイヤで接続したので、従来の
製造設備が利用できるので、設備投資を抑えられる。
Since the curved substrate is connected by the wire, the conventional manufacturing equipment can be used, and the equipment investment can be suppressed.

【0044】バンプ形成装置は、導電性材料を吐出する
ノズルを複数備えている。これにより、同時に複数のバ
ンプを形成できる。
The bump forming apparatus has a plurality of nozzles for discharging a conductive material. Thereby, a plurality of bumps can be formed at the same time.

【0045】さらに、ノズルの間隔は、電極の幅よりも
小さいので、単一の電極上に複数のバンプを形成でき
る。
Further, since the nozzle interval is smaller than the electrode width, a plurality of bumps can be formed on a single electrode.

【図面の簡単な説明】[Brief description of drawings]

【図1】 実施の形態1による、2つのチップ2を曲面
基板上に実装したチップ基板の断面図である。
FIG. 1 is a sectional view of a chip substrate in which two chips 2 are mounted on a curved substrate according to the first embodiment.

【図2】 (a)〜(g)は、曲面チップ基板の製造工
程を説明する図である。
FIG. 2A to FIG. 2G are diagrams for explaining a manufacturing process of a curved chip substrate.

【図3】 ワイヤを用いた曲面チップ基板を示す図であ
る。
FIG. 3 is a diagram showing a curved chip substrate using wires.

【図4】 (a)は、実施の形態2による半田バンプ形
成装置の構造を示す概略図である。(b)は、ヒータの
熱により溶融した半田バンプを有するチップ2を示す図
である。
FIG. 4A is a schematic diagram showing a structure of a solder bump forming apparatus according to a second embodiment. (B) is a diagram showing a chip 2 having solder bumps melted by the heat of the heater.

【図5】 ガルバノミラーを用いて、複数のバンプにの
みレーザ光を照射する様子を示す図である。
FIG. 5 is a diagram showing how a galvanometer mirror is used to irradiate only a plurality of bumps with laser light.

【図6】 2つのチップを平面基板上に実装したチップ
基板の断面図である。
FIG. 6 is a cross-sectional view of a chip substrate in which two chips are mounted on a flat substrate.

【図7】 (a)は、従来の半田バンプ形成装置の構造
を示す概略図である。(b)は、ヒータの熱により溶融
した半田バンプを有するチップを示す図である。
FIG. 7A is a schematic view showing a structure of a conventional solder bump forming apparatus. (B) is a diagram showing a chip having solder bumps melted by the heat of the heater.

【符号の説明】[Explanation of symbols]

1 曲面基板、 2 チップ、 3 半田バンプ/ダミ
ーバンプ、 4 アンダーフィル樹脂、 7 吐出ヘッ
ド、 8 電極、 9 圧力室、 10 ヒータ、 1
1 半田タンク、 12 マルチノズル、 13 圧電
素子、 14半田、 15 Nパイプ、 16 吐出
半田、 17 半田バンプ、 19ダイアフラム
1 curved substrate, 2 chips, 3 solder bumps / dummy bumps, 4 underfill resin, 7 ejection head, 8 electrodes, 9 pressure chamber, 10 heater, 1
DESCRIPTION OF SYMBOLS 1 solder tank, 12 multi-nozzle, 13 piezoelectric element, 14 solder, 15 N 2 pipe, 16 discharge solder, 17 solder bump, 19 diaphragm

フロントページの続き (72)発明者 森 隆一郎 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 5F044 KK01 KK17 LL01 PP16 PP19 5F061 AA01 BA03 CA05 Continued front page    (72) Inventor Ryuichiro Mori             2-3 2-3 Marunouchi, Chiyoda-ku, Tokyo             Inside Ryo Electric Co., Ltd. F term (reference) 5F044 KK01 KK17 LL01 PP16 PP19                 5F061 AA01 BA03 CA05

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 基板電極を有する、曲面形状の曲面基板
と、 前記曲面基板の曲面形状に倣わせた、チップ電極を有す
るチップと、 対応する前記基板電極と前記チップ電極とを電気的に接
続する第1のバンプと、 前記曲面基板と前記チップとを、非導通の状態で物理的
に接合する第2のバンプとを備えた曲面チップ基板。
1. A curved surface substrate having a substrate electrode, a chip having a chip electrode following the curved surface shape of the curved substrate, and the corresponding substrate electrode and the chip electrode are electrically connected. A curved chip substrate including a first bump and a second bump that physically joins the curved substrate and the chip in a non-conducting state.
【請求項2】 前記曲面基板と前記チップとの間を封止
する樹脂をさらに備えた、請求項1に記載の曲面チップ
基板。
2. The curved chip substrate according to claim 1, further comprising a resin that seals between the curved substrate and the chip.
【請求項3】 基板電極を有する、曲面形状の曲面基板
であって、該基板電極上の第1の位置、および該基板電
極上の位置とは異なる第2の位置にそれぞれバンプを有
する曲面基板を提供するステップと、 チップ電極を有するチップであって、該チップ電極上の
第3の位置および該チップ電極上の位置とは異なる第4
の位置にそれぞれバンプを有するチップを提供するステ
ップと、 前記チップを、前記曲面基板の曲面形状に倣わせて変形
するステップと、 前記曲面基板上の第1の位置のバンプと、前記チップ上
の第3の位置のバンプとを電気的に接続するステップ
と、 前記曲面基板上の第2の位置のバンプと、前記チップ上
の第4の位置のバンプとを非導通の状態で物理的に接合
するステップであって、前記チップを、前記曲面基板の
曲面形状に倣わせたまま接合するステップとを含む、曲
面チップ基板の製造方法。
3. A curved surface substrate having a substrate electrode, the curved substrate having bumps at a first position on the substrate electrode and at a second position different from the position on the substrate electrode, respectively. Providing a tip having a tip electrode, the tip having a third location on the tip electrode and a fourth location different from the location on the tip electrode.
Providing a chip having bumps at respective positions, deforming the chip according to the curved shape of the curved substrate, bumps at a first position on the curved substrate, and the bump on the chip. Electrically connecting the bump at the third position, and physically connecting the bump at the second position on the curved substrate and the bump at the fourth position on the chip in a non-conductive state And a step of joining the chips while following the curved shape of the curved substrate.
【請求項4】 前記曲面基板と前記チップとの間を樹脂
で封止するステップをさらに備えた、請求項2に記載の
曲面チップ基板の製造方法。
4. The method for manufacturing a curved chip substrate according to claim 2, further comprising a step of sealing between the curved substrate and the chip with a resin.
【請求項5】 基板電極を有する、曲面形状の曲面基板
と、 前記曲面基板の曲面形状に倣わせた、チップ電極を有す
るチップと、 対応する前記基板電極と前記チップ電極とを電気的に接
続するワイヤと、 前記曲面基板と前記チップとの間を封止する樹脂とを備
えた曲面チップ基板。
5. A curved curved surface substrate having a substrate electrode, a chip having a chip electrode following the curved surface shape of the curved substrate, and electrically connecting the corresponding substrate electrode and the chip electrode. Surface of the curved substrate and a resin that seals between the curved substrate and the chip.
【請求項6】 電極上に導電性材料を吐出してバンプを
形成するバンプ形成装置であって、 前記導電性材料を加圧する圧力室と、 前記圧力室の壁面に設けられ、加圧により前記導電性材
料を吐出するノズルを複数備えた、バンプ形成装置。
6. A bump forming apparatus for ejecting a conductive material onto an electrode to form a bump, comprising: a pressure chamber for pressurizing the conductive material; A bump forming apparatus having a plurality of nozzles for ejecting a conductive material.
【請求項7】 複数の前記ノズルの間隔は、前記電極の
幅よりも小さい、請求項6に記載のバンプ形成装置。
7. The bump forming apparatus according to claim 6, wherein the interval between the plurality of nozzles is smaller than the width of the electrode.
JP2002122532A 2002-04-24 2002-04-24 Curved chip substrate and its manufacturing method, and bump formation device Pending JP2003318218A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002122532A JP2003318218A (en) 2002-04-24 2002-04-24 Curved chip substrate and its manufacturing method, and bump formation device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002122532A JP2003318218A (en) 2002-04-24 2002-04-24 Curved chip substrate and its manufacturing method, and bump formation device

Publications (1)

Publication Number Publication Date
JP2003318218A true JP2003318218A (en) 2003-11-07

Family

ID=29538118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002122532A Pending JP2003318218A (en) 2002-04-24 2002-04-24 Curved chip substrate and its manufacturing method, and bump formation device

Country Status (1)

Country Link
JP (1) JP2003318218A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008047619A1 (en) * 2006-10-18 2008-04-24 Nec Corporation Circuit substrate device and circuit substrate module device
US7633157B2 (en) * 2005-12-13 2009-12-15 Micron Technology, Inc. Microelectronic devices having a curved surface and methods for manufacturing the same
US7934801B2 (en) 2006-12-13 2011-05-03 Brother Kogyo Kabushiki Kaisha Method of manufacturing recording head and recording head
US8625296B2 (en) 2005-11-18 2014-01-07 Nec Corporation Mount board and electronic device
US20140080257A1 (en) * 2011-05-06 2014-03-20 Long-Sheng Fan Method for non-planar chip assembly
US9155881B2 (en) 2011-05-06 2015-10-13 Iridium Medical Technology Co, Ltd. Non-planar chip assembly

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8625296B2 (en) 2005-11-18 2014-01-07 Nec Corporation Mount board and electronic device
US8913398B2 (en) 2005-11-18 2014-12-16 Nec Corporation Mount board and electronic device
US7633157B2 (en) * 2005-12-13 2009-12-15 Micron Technology, Inc. Microelectronic devices having a curved surface and methods for manufacturing the same
US7888188B2 (en) 2005-12-13 2011-02-15 Micron Technology, Inc. Method of fabicating a microelectronic die having a curved surface
WO2008047619A1 (en) * 2006-10-18 2008-04-24 Nec Corporation Circuit substrate device and circuit substrate module device
US8742260B2 (en) 2006-10-18 2014-06-03 Nec Corporation Circuit board device and circuit board module device
US7934801B2 (en) 2006-12-13 2011-05-03 Brother Kogyo Kabushiki Kaisha Method of manufacturing recording head and recording head
US20140080257A1 (en) * 2011-05-06 2014-03-20 Long-Sheng Fan Method for non-planar chip assembly
US9155881B2 (en) 2011-05-06 2015-10-13 Iridium Medical Technology Co, Ltd. Non-planar chip assembly
US9224716B2 (en) * 2011-05-06 2015-12-29 Iridium Medical Technology Co., Ltd. Method for non-planar chip assembly

Similar Documents

Publication Publication Date Title
JP4104490B2 (en) Manufacturing method of semiconductor device
US5193738A (en) Methods and apparatus for soldering without using flux
JP5684012B2 (en) Bonded circuits and seals in printing devices
JP5975030B2 (en) Inkjet head manufacturing method and inkjet drawing apparatus manufacturing method
EP2716461B1 (en) Ink-jet head and ink-jet drawing device including same
JP2012061723A (en) Inkjet head and image forming device having the same
JPH11274241A (en) Producing method for semiconductor device
JP2007005707A (en) Method and jig for jointing component
JP2008307710A (en) Inkjet recording head, method for manufacturing inkjet recording head and mounting tool for inkjet recording head
JP2003318218A (en) Curved chip substrate and its manufacturing method, and bump formation device
JP2002043367A (en) Semiconductor device and manufacturing method therefor
JP2003145758A (en) Ink jet head and method for joining its constituting member
JP5018455B2 (en) Semiconductor device manufacturing apparatus and semiconductor device manufacturing method
US20110115099A1 (en) Flip-chip underfill
JP2009298118A (en) Recording head, and manufacturing method for recording head
JP4369528B2 (en) Bonding apparatus and method
JP2009220528A (en) Ink-jet head
JP4200090B2 (en) Manufacturing method of semiconductor device
JP6956313B2 (en) Manufacturing method of semiconductor devices
JP7453035B2 (en) Crimping head, mounting device using the same, and mounting method
KR100980455B1 (en) Conductive pattern film and its bonding method
JPH1074767A (en) Fine ball bump forming method and device
JPH1098077A (en) Production of semiconductor device
JP2007062312A (en) Connection structure of flexible substrate, liquid droplet ejecting head, and liquid droplet ejector
JP2010098156A (en) Semiconductor device, method of manufacturing semiconductor device, electronic device