JP2003316749A - 分散型のリンク・モジュール - Google Patents

Abstract

(57)【要約】 【課題】分散型のリンク・モジュールを提供すること。 【解決手段】リンク・モジュール・アーキテクチャ４８
が、クロスバースイッチ５２を有するマルチコア中央演
算装置を伴った使用のために公開される。リンク・モジ
ュール・アーキテクチャ４８は、中央演算装置に動作可
能に結合されたタイミング修復回路５８を含み、前記タ
イミング修復回路はクロスバースイッチ５２の近くに配
置される。リンク・モジュールは、中央演算装置に動作
可能に接続されたビット・レシーバとビット出力ドライ
バをさらに含む。ビット・レシーバは、好ましくは広帯
域幅増幅器を含み、ビットドライバは好ましくは広大な
オンチップＲＡＭ５４と一体化する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、一般に、マルチコ
ア中央処理装置（ｍｕｌｔｉ−ｃｏｒｅ ｃｅｎｔｒａ
ｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）に関し、詳細に
は、中央処理装置のリンク・レイアウト・アーキテクチ
ャに関する。 【０００２】 【従来の技術】新しいコンピュータ・アーキテクチャ、
特にマルチプロセッサ技術を利用するアーキテクチャ
は、高速シリアル二点間リンク相互接続ストラテジを使
用している。そのようなリンクは、一般に、高周波（２
ＧＨｚを超える）信号を有し、この信号は、伝送媒体
（プリント回路基板とコネクタ）における損失によっ
て、送り先チップの入力で受け取られる信号が小さくな
る。そのような小さい振幅の信号は、通常、リンクの信
頼性を高めかつリンクの同相雑音からの影響を小さくす
るために差動的に送られる。また、リンク・モジュール
は、一般に、双方向モードに動作する１〜２０ビットの
データからなる。リンク・モジュールは、また、一般
に、タイミング修復回路（多重フェーズ・ロック・ルー
プ）と電圧復元回路（積分レシーバ（integrating rece
iver））を含む。このアーキテクチャは、多くの利点を
有する。 【０００３】そのような利点の中でも特に、このアーキ
テクチャは、大きいマルチコア・マルチリンク中央処理
装置のチップ設計図を単純化する。そのような利点に
は、さらに、リンク・タイミング修復の集中化と、リン
クとクロス・バーの同期の単純化がある。このアーキテ
クチャのさらに他の利点には、クロック生成に必要なフ
ェーズ・ロック・ループが少ないこと、クロスバー・ス
イッチ、リンクおよびコア・クロック生成の共用があ
る。しかしながら、このアーキテクチャの詳細は、少な
くとも部分的には高速リンク要件によって決定される。 【０００４】そのような高速リンクの不可欠な信号要件
は、感度の高いアナログ・レシーバおよびトランスミッ
タ回路と、感度の高いタイミング修復ブロックを必要と
する。そのようなアナログ・ブロックの配置とグループ
化は、いくつかの問題による制約を受ける。そのような
問題には、次のようなものがある。 【０００５】共通アナログ電源 共通外部参照構成要素（common external reference co
mponents） Ｃ４バンプ密度、パッケージ経路密度およびピン密度の
問題 クロックとデータのスキュー 例えばクロスバー・スイッチのような他のオンチップ入
力出力モジュールに対するリンク・レシーバおよびトラ
ンスミッタの配置 オンチップ経路および経路伝播遅延 広大なオンチップ・キャッシュ・ランダム・アクセス・
メモリ内における配置 これらの問題は、高性能なリンク・ベース中央処理装置
の特性によって大きくなる。 【０００６】高性能マルチコア中央処理装置は、アナロ
グ・ブロックの配置とグループ化を制約する問題を大き
くするという特徴を有する。例えば、大量のオンチップ
・キャッシュ・ランダム・アクセス・メモリを有する高
性能マルチコア中央処理装置は、ダイ・サイズが大きく
なる。そのような高性能な中央処理装置は、また、多数
の高速リンクと、多数の外部コア電子部品の必要なしに
より大きなマルチプロセッサ・コンピュータ・システム
の構築を可能にするためにオンチップ・クロス・バー・
スイッチとを有する。リンクが６つ以上ある大きいダイ
・サイズの中央処理装置は、高速リンクのレイアウトを
悪化させる。 【０００７】図１は、６つの高速リンク・モジュール１
２、クロスバー・スイッチ１４、および大きなオンチッ
プ・キャッシュ・ランダム・アクセス・メモリ１６を備
えたデュアル・コア中央処理装置１０の代表的なレイア
ウト方式を示す。既存のリンク・レイアウト・アーキテ
クチャによれば、キャッシュ・ランダム・アクセス・メ
モリの制約内にＣ４バンプ、パッケージ経路および共存
を適合させるために、個々のリンク・モジュール１２は
それぞれ、ダイの縁に配置される。リンク・モジュール
がそのような細長い長方形の幾何学形状で配列されると
きにできる大きい距離のために、各リンク・モジュール
は、それ自体のフェーズ・ロック・ループ（ＩＯ−ＰＬ
Ｌ）１８を含む。このＩＯ−ＰＬＬ１８は、入ってくる
小さいアナログ信号をタイミング変更（retime）するた
めに必要なローカル・クロック・フェーズを生成し、タ
イミング・ジッタとルーティング・スキューの問題を最
小にするためにリンク・レシーバのすぐ近くに配置され
なければならない。ＩＯ−ＰＬＬ１８のクロック・フェ
ーズは、各リンクのすべての個々のビットの間で共用さ
れる。 【０００８】中央処理装置１つ当たりのリンクの数が多
いため、リンクをダイの複数の辺に配置しなければなら
ない。また、タイミングと同期の問題を軽減するため
に、クロスバー・スイッチ１４は、すべてのリンク・モ
ジュール１２の近くにする必要がある。したがって、ク
ロスバー・スイッチ１４は、中央処理装置コア２２の配
置によって表されている中央部分の２つの中央処理装置
コア２２の間にある。また、クロスバー・スイッチ１４
は、システム・フェーズ・ロック・ループ（ＳＹＳ−Ｐ
ＬＬ）２０の隣りにある。ＳＹＳ−ＰＬＬ２２は、２つ
のコア２２とクロスバー・スイッチ１４のタイミングを
生成する。 【０００９】このリンク１２およびコア２２のレイアウ
ト・アーキテクチャは、多数の別々のフェーズ・ロック
・ループ回路を有する。全部で７つのフェーズ・ロック
・ループ回路があり、これらのフェーズ・ロック・ルー
プはそれぞれ、外部のグローバル・クロックによって駆
動される。このアーキテクチャは、クロスバー・スイッ
チ１４からダイの縁にあるリンク・モジュール１２まで
ダイ全体にわたるタイミング遅延と同期の問題を有す
る。 【００１０】リンク・モジュール１２は、リンク・モジ
ュール１２にありかつレシーバのＣ４バンプの近くにあ
るデータを修復しかつタイミング変更する。しかしなが
ら、各リンク・モジュール１２が細長い長方形であるた
め、個別のビットを組み合わせてリンクが受け取ったデ
ータのバスを構成するときに、余分なタイミング・スキ
ューが生じる。 【００１１】図２に、従来のリンク・モジュールの電気
ブロック図２４を示す。このリンク・モジュールは、レ
シーバと出力ドライバの両方を含む。各ビットの出力ド
ライバ２６は、出力レベル・プリエンファシス段２８を
備えたソース終端差動ドライバからなる。出力プリエン
ファシス段２８は、ＩＯ−ＰＬＬ３０の位相を使用し
て、出力信号を遅延させ、レベル強調または軽減が必要
かどうかを決定する。 【００１２】リンク・モジュールにおける各ビットは、
ストローブ・サンプラかまたは積分レシーバ増幅器３２
を利用する。また、リンク・モジュールのタイミング修
復部分は、１ビットずつ実行される。ＩＯ−ＰＬＬ３０
は、入ってくるビット・レートで四相出力クロックを生
成する。各ビットは、最高条件のストローブを推定する
ために起動期間中に仕込まれる補間回路ブロック３４を
抑制し、またこのストローブは、ラッチ構成要素３６に
よって積分レシーバ増幅器３２の出力をラッチするため
に使用される。デスキュー回路（ｄｅｓｋｅｗ ｃｉｒ
ｃｕｉｔｒｙ）３８は、最終的なバスの結果を生成する
ために、レシーバの出力において個々のビットを位置合
わせする。 【００１３】リンク・レイヤ制御ブロック４０は、リン
ク電気レイヤとリンク・プロトコル・レイヤとクロスバ
ー・スイッチ４２を結合する他のリンク制御機能とバッ
ファリング機能を実行する。 【００１４】この方法の通信経路４４と通信経路４６は
長く、タイミングとスキューの問題が生じる。これらの
経路は、データが、システム・クロックと同期して転送
されるクロスバー・スイッチ４２とリンク・レイヤ制御
モジュール４０の間にある。経路４４と４６の全体にわ
たるクロック・スキューの管理は、難しい問題である。 【００１５】 【発明が解決しようとする課題】したがって、以上の問
題を解決する必要が残っている。本発明は、そのような
解決策を提供する。 【００１６】 【課題を解決するための手段】第１の態様において、本
発明は、クロスバー・スイッチを有するマルチコア中央
処理装置と共に使用するためのリンク・モジュールであ
る。このリンク・モジュールは、中央処理装置に動作可
能に結合されたタイミング修復回路を含み、このタイミ
ング修復回路は、クロスバー・スイッチの近くに配置さ
れる。リンク・モジュールは、さらに、中央処理装置に
動作可能に結合されたビット・レシーバと、中央処理装
置に動作可能に結合されたビット出力ドライバとを含
む。 【００１７】もう１つの態様において、本発明は、ダイ
の中央領域の近くに配置されかつ広大なキャッシュ・ラ
ンダム・アクセス・メモリによって囲まれた複数のコア
中央処理装置を有するダイを構成するリンク・ベース中
央処理装置である。この中央領域に、クロスバー・スイ
ッチ、システム・フェーズ・ロック・ループおよびリン
ク・タイミング修復回路がすべて配置されている。複数
のビット・レシーバとビット出力ドライバの対が、広大
なキャッシュ・ランダム・アクセス・メモリ内の中央領
域から遠くに配置される。 【００１８】本発明の適用性のさらに他の部分は、以下
に示す詳細な説明から明らかになるであろう。詳細な説
明と特定の例は、本発明の好ましい実施形態を示すが、
単に例示のためのものであり、本発明の適用範囲を限定
するものではないことを理解されたい。 【００１９】本発明は、詳細な説明と添付図面からさら
に十分に理解されよう。 【００２０】 【発明の実施の形態】好ましい実施形態の以下の説明
は、本質的に単に例示であり、本発明とその応用例およ
び用途を限定するものではない。 【００２１】図３を参照して、本発明によるリンク・レ
イアウト・アーキテクチャ４８を示す。この方式では、
ビット・レシーバとビット出力ドライバ５０（そのプリ
エンファシス回路と共に）だけが、クロスバー・スイッ
チ５２から遠くに配置されている。すべてのリンクの残
りのリンク・モジュール回路は、クロスバー・スイッチ
５２の近くに配置される。このリモート・リンク回路
は、既存の方法よりはるかに小さいため、この回路を、
広大なキャッシュ・ランダム・アクセス・メモリ５４に
容易に一体化することができる。図３に示したように、
ビット・レシーバとビット出力ドライバ５０は、４つの
領域にグループ化される。しかしながら、このようなリ
モート・アナログ領域を配置する場所に関する大きな制
約は、Ｃ４とパッケージの制約以外にはないので、さら
に多数の領域が可能である。したがって、Ｃ４バンプと
パッケージの配置において、これらのリモート・アナロ
グ領域を、より小さくかつ制約がないように最適化する
ことができる。 【００２２】このアーキテクチャ４８の特徴は、ダイの
中心にあるクロスバー／リンク・ロジックとリモート・
アナログ回路との間のリモート通信が、ディジタル非同
期であることである。リモート・ディジタル非同期信号
は、タイミングとスキューを犠牲にすることなくダイ全
体にわたって転送しかつバッファすることができる。 【００２３】タイミング修復、デスキューおよびバス・
アセンブリはすべて、ダイの１つの領域で実行される。
この集中化によって、フェーズ・ロック・ループの数を
１つに減らすことができる。言い換えると、ＳＹＳ−Ｐ
ＬＬ５６がクロスバー・スイッチ５２とリンク・モジュ
ール・タイミング修復回路５８のすぐ近くにあるので、
ＳＹＳ−ＰＬＬ５６を使用して、タイミング修復のため
にすべてのクロック・フェーズを供給することができ
る。これにより、リンクとクロスバー・スイッチ５２と
の間の同期が単純になる。 【００２４】この構成により、入力レシーバと出力ドラ
イバを、対称的でかつＣ４バンプ対の下になるように位
置決めすることができ、それにより性能が最適化され、
同相雑音の影響を受けにくくなる。 【００２５】図４を参照して、本発明によるリンク・モ
ジュールの電気的アーキテクチャ６０を示す。この電気
システムでは、電圧情報を再構成するために、積分増幅
器が、広帯域幅増幅器６２と置き換えられている。この
増幅器の有限の利得帯域幅積によって、その機能は、本
来、積分増幅器と同じであり、再設定する必要がない。
この方式は、また、今日の最新型高速集積回路プロセス
の高い利得帯域幅を活用して、負荷終端差動増幅器が、
入ってきた小さいアナログ信号を再生し、かつレール間
ディジタル出力信号を生成できるようにする。以上のよ
うに、このとき、受け取った信号は、その電圧レベルが
修復されており、その信号を、経路６４を介してクロス
バー・スイッチ６６および残りのリンク・ブロックに送
って、タイミングのスキューをなくすことができる。ダ
イを横切るときに増幅信号に生じる追加の雑音またはタ
イミング・ジッター（アクティブ・リピータによる）
は、クロスバー・スイッチ６６にあるタイミング修復回
路によって除去される。 【００２６】すべてのリモート信号と非同期信号は、ダ
イ上の１つの領域に集中する。この領域は、ＳＹＳ−Ｐ
ＬＬ７６、残りのリンク・モジュール・ブロック、およ
びクロスバー・スイッチ６６を含む。入ってくる信号
は、多重フェーズ出力ＳＹＳ−ＰＬＬ７６を使用してタ
イミング変更される。受け取った信号は、本質的にディ
ジタルであるため、この新しい方式は、１つのディジタ
ル補間回路７８を使用してストローブ・ポイントを決定
するのに向いており、リタイマ要素は、単純なＤ型フリ
ップフロップでよい。この発明は、例として次のような
実施形態を含む。 【００２７】（１）クロスバー・スイッチを有するマル
チコア中央処理装置と共に使用するリンク・モジュール
であって、前記マルチコア中央処理装置に動作可能に結
合されており、クロスバー・スイッチの近くに配置され
たタイミング修復回路と、前記マルチコア中央処理装置
に動作可能に結合されたビット・レシーバと、前記マル
チコア中央処理装置に動作可能に結合されたビット出力
ドライバと、を含むリンク・モジュール。 【００２８】（２）前記ビット・レシーバが、広帯域幅
増幅器を含む（１）に記載のリンク・モジュール。 【００２９】（３）前記ビット出力ドライバが、出力レ
ベル・プリエンファシス回路を有するソース終端差動ド
ライバを含む（１）に記載のリンク・モジュール。 【００３０】（４）前記タイミング修復回路が、システ
ム・フェーズ・ロック・ループを含み、前記システム・
フェーズ・ロック・ループが、前記出力ドライバにクロ
ック出力を提供する（１）に記載のリンク・モジュー
ル。 【００３１】（５）前記タイミング修復回路が、リンク
・レイヤ制御ブロックと、デスキュー回路（ｄｅｓｋｅ
ｗ ｃｉｒｃｕｉｔｒｙ）と、ラッチと、を含む（１）
に記載のリンク・モジュール。 【００３２】（６）前記マルチコア中央処理装置が、広
大なランダム・アクセス・メモリを有し、前記ビット・
レシーバと前記ビット出力ドライバが、前記広大なラン
ダム・アクセス・メモリと一体化された（１）に記載の
リンク・モジュール。 【００３３】（７）クロスバー・スイッチを有するリン
ク・ベースのマルチコア中央処理装置においてビットを
経路指定する方法であって、前記マルチコア中央処理装
置の第１のリンク・モジュールの第１のビット・レシー
バにおいて第１のビットを受け取るステップと、前記マ
ルチコア中央処理装置の第２のリンク・モジュールの第
２のビット・レシーバにおいて第２のビットを受け取る
ステップと、前記クロスバー・スイッチの近くに配置さ
れた第１のタイミング修復回路と第２のタイミング修復
回路に前記第１のビットと前記第２のビットを経路指定
するステップと、を含む方法。 【００３４】（８）前記第１のビットを受け取るステッ
プが、広帯域幅増幅器において前記第１のビットを受け
取るステップを含む（７）に記載の方法。 【００３５】（９）前記タイミング修復回路のリンク・
レイヤ制御ブロックから前記第１のリンク・モジュール
の出力ドライバのプリエンファシス回路に第３のビット
を経路指定するステップと、前記第１のタイミング修復
回路のシステムフェーズ・ロック・ループから前記プリ
エンファシス回路にクロック信号を経路指定するステッ
プと、をさらに含み、前記第３のビットと前記クロック
信号がマッチ（match）する（７）に記載の方法。 【００３６】（１０）システム・フェーズ・ロック・ル
ープに基づいて前記第１のビットと前記第２のビットの
タイミング修復を実行するステップをさらに含む（７）
に記載の方法。

【図面の簡単な説明】 【図１】従来技術による既存のリンク・レイアウト・ア
ーキテクチャのブロック図。 【図２】従来技術によるリンク・モジュールの既存の電
気的アーキテクチャのブロック図。 【図３】本発明によるリンク・レイアウト・アーキテク
チャのブロック図。 【図４】本発明によるリンク・モジュールの電気的アー
キテクチャのブロック図。

フロントページの続き (72)発明者 トーマス・エヌ・インダーモール アメリカ合衆国80206コロラド州デンバー、 ジャクソン・ストリート 657 Ｆターム(参考） 5B045 BB16 5B061 GG11 RR02 5B077 GG03 GG07 MM01

Claims (1)

1. 【特許請求の範囲】 【請求項１】クロスバー・スイッチを有するマルチコア
   中央処理装置と共に使用するリンク・モジュールであっ
   て、 前記マルチコア中央処理装置に動作可能に結合されてお
   り、クロスバー・スイッチの近くに配置されたタイミン
   グ修復回路と、 前記マルチコア中央処理装置に動作可能に結合されたビ
   ット・レシーバと、 前記マルチコア中央処理装置に動作可能に結合されたビ
   ット出力ドライバと、を含むリンク・モジュール。