JP2003315149A - Photometric circuit - Google Patents
Photometric circuitInfo
- Publication number
- JP2003315149A JP2003315149A JP2002120475A JP2002120475A JP2003315149A JP 2003315149 A JP2003315149 A JP 2003315149A JP 2002120475 A JP2002120475 A JP 2002120475A JP 2002120475 A JP2002120475 A JP 2002120475A JP 2003315149 A JP2003315149 A JP 2003315149A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- photodiode
- output
- semiconductor element
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、受光素子として
フォトダイオードを用い、その受光信号を電流電圧変換
する測光回路であって、例えば、カメラ等に利用する積
分方式の測光回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a photometric circuit which uses a photodiode as a light receiving element and converts the received light signal into a current-voltage, for example, to an integration type photometric circuit used in a camera or the like.
【０００２】[0002]
【従来の技術】従来より、カメラで用いられている積分
方式の測光回路の構成例を、図７に示す。この構成例
は、図７に示すように、演算増幅回路101 の非反転端子
と反転端子の間にフォトダイオードＰＤ102 が接続さ
れ、前記演算増幅回路101 の反転端子と前記演算増幅回
路101 の出力が接続され、前記演算増幅回路101 の非反
転端子と他端が接地された積分容量103 の一端とスイッ
チ104 の一端が接続され、前記スイッチ104 の他端と一
端が接地された基準電源105 の他端が接続されて、構成
されている。2. Description of the Related Art FIG. 7 shows an example of the configuration of an integrating type photometric circuit that has been conventionally used in a camera. In this configuration example, as shown in FIG. 7, a photodiode PD102 is connected between the non-inverting terminal and the inverting terminal of the operational amplifier circuit 101, and the inverting terminal of the operational amplifier circuit 101 and the output of the operational amplifier circuit 101 are connected to each other. A reference power supply 105 connected to the non-inverting terminal of the operational amplifier circuit 101 and one end of an integrating capacitor 103 whose other end is grounded and one end of a switch 104, and the other end of which is connected to the other end of the switch 104. The ends are connected and configured.
【０００３】次に、このように構成されている測光回路
の動作について説明する。まず、積分開始前は、スイッ
チ104 をＯＮ状態とする。このとき、演算増幅回路101
の出力Ｖout には、基準電源105 の基準電圧Ｖref の電
圧が出力される。次に、測光開始の指示によりスイッチ
104 をＯＮからＯＦＦに切り換える。これにより積分が
開始され、演算増幅回路101 の出力Ｖout に出力される
電圧は、次の式（１）で表される。
Ｖout ＝Ｖref ＋（Ｉpd×ｔ）／Ｃ ・・・・・・・・・（１）
ここで、ＩpdはフォトダイオードＰＤ102 の光電流、ｔ
は積分時間、Ｃは積分容量103 の容量値である。Next, the operation of the photometric circuit thus constructed will be described. First, before the start of integration, the switch 104 is turned on. At this time, the operational amplifier circuit 101
The voltage of the reference voltage Vref of the reference power supply 105 is output to the output Vout of the. Next, switch the switch by the instruction to start photometry
Switch 104 from ON to OFF. As a result, integration is started, and the voltage output to the output Vout of the operational amplifier circuit 101 is expressed by the following equation (1). Vout = Vref + (Ipd × t) / C (1) where Ipd is the photocurrent of the photodiode PD102, t
Is the integration time, and C is the capacitance value of the integration capacitance 103.
【０００４】また、他の積分方式の測光回路の構成例を
図８に示す。この構成例は、図８に示すように、演算増
幅回路201 の非反転端子と反転端子の間にフォトダイオ
ードＰＤ202 が接続され、前記演算増幅回路201 の反転
端子と前記演算増幅回路201の出力の間に積分容量203
とスイッチ204 が並列で接続され、前記演算増幅回路20
1 の非反転端子と基準電源205 が接続されて、構成され
ている。Further, FIG. 8 shows an example of the configuration of another integrating type photometric circuit. In this configuration example, as shown in FIG. 8, a photodiode PD202 is connected between the non-inverting terminal and the inverting terminal of the operational amplifier circuit 201, and the inverting terminal of the operational amplifier circuit 201 and the output of the operational amplifier circuit 201 are connected. Integral capacity 203
And the switch 204 are connected in parallel, and the operational amplifier circuit 20
The non-inverting terminal of 1 and the reference power supply 205 are connected and configured.
【０００５】次に、このように構成されている測光回路
の動作について説明する。まず、積分開始前は、スイッ
チ204 をＯＮ状態とする。このとき、演算増幅回路201
の出力Ｖout には基準電源205 の基準電圧Ｖref の電圧
が出力される。次に、測光開始の指示によりスイッチ20
4 をＯＮからＯＦＦに切り換える。これにより積分が開
始され、演算増幅回路201 の出力Ｖout に出力される電
圧は、次式（２）で表される。
Ｖout ＝Ｖref −（Ｉpd×ｔ）／Ｃ ・・・・・・・・・（２）
ここで、ＩpdはフォトダイオードＰＤ202 の光電流、Ｃ
は積分容量203 の容量値、ｔは積分時間である。なお、
この種の類似回路技術として、特開平５−２８８６０４
号公報開示の技術が挙げられる。Next, the operation of the photometric circuit thus constructed will be described. First, before the start of integration, the switch 204 is turned on. At this time, the operational amplifier circuit 201
The voltage of the reference voltage Vref of the reference power supply 205 is output to the output Vout of the. Next, switch 20
Switch 4 from ON to OFF. As a result, integration is started, and the voltage output to the output Vout of the operational amplifier circuit 201 is expressed by the following equation (2). Vout = Vref− (Ipd × t) / C (2) where Ipd is the photocurrent of the photodiode PD202 and C
Is the capacitance value of the integration capacitance 203, and t is the integration time. In addition,
As a similar circuit technology of this type, Japanese Patent Laid-Open No. 5-288604
The technique disclosed in Japanese Patent Publication is cited.
【０００６】[0006]
【発明が解決しようとする課題】ところで、上記従来例
に係る測光回路においては、実装面積の削減やコスト低
減のため、例えばフォトダイオードと積分回路を同一の
半導体基板上に構成した場合、フォトダイオード受光面
積が最も大きい割合となる。このため、できるだけフォ
トダイオード受光面積を縮小することがコスト低減に有
効であるが、反面、フォトダイオードからの光電流が減
少するので、その減少分と比例して積分容量を小さくす
る必要がある。しかしながら、積分容量を小さくするこ
とにより、スイッチングの影響により積分誤差が生じ
て、測光特性が低下してしまうという問題点があるが、
かかる問題点について未だ提案がなされていない。特開
平５−２８８６０４号公報においては、スイッチング時
の影響による測光特性の低下を防止するスイッチ回路に
ついて記載がなされている。しかしながら、前述のよう
に積分容量を小さくする必要がある場合には、スイッチ
ングによる影響は増大するが、この点に関して考慮がな
されていない。In the photometric circuit according to the conventional example described above, in order to reduce the mounting area and cost, for example, when the photodiode and the integrating circuit are formed on the same semiconductor substrate, the photodiode is The light receiving area has the largest ratio. Therefore, it is effective to reduce the photodiode light receiving area as much as possible, but on the other hand, since the photocurrent from the photodiode is reduced, it is necessary to reduce the integral capacitance in proportion to the reduction. However, when the integration capacitance is reduced, there is a problem that an integration error occurs due to the influence of switching and the photometric characteristic deteriorates.
No proposal has yet been made regarding this problem. Japanese Unexamined Patent Publication No. 5-288604 discloses a switch circuit that prevents deterioration of photometric characteristics due to the influence of switching. However, when it is necessary to reduce the integration capacitance as described above, the influence of switching increases, but this point is not taken into consideration.
【０００７】本発明は、従来の測光回路における上記問
題点を解消するためになされたもので、フォトダイオー
ド受光面積の縮小により光電流が減少した場合において
も、必要最小限の回路追加でスイッチング素子による積
分誤差を極力少なくすることで測光特性を低下させない
積分方式の測光回路を提供することである。The present invention has been made to solve the above problems in the conventional photometry circuit. Even when the photocurrent is reduced due to the reduction of the light receiving area of the photodiode, the switching element is added by the minimum necessary circuit. It is an object of the present invention to provide an integrating type photometric circuit which does not deteriorate the photometric characteristic by minimizing the integration error due to.
【０００８】[0008]
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、フォトダイオードと、該フ
ォトダイオードを略ゼロのバイアス、あるいは逆バイア
スに設定するバイアス設定部と、該バイアス設定部によ
り略ゼロバイアスあるいは逆バイアスに設定された前記
フォトダイオードからの出力電流を増幅する電流増幅部
と、該電流増幅部で増幅された出力電流を積分して前記
フォトダイオードが受光した光量に対応する信号を出力
する積分出力部とを具備することを特徴とするものであ
る。In order to solve the above problems, the invention according to claim 1 provides a photodiode, a bias setting unit for setting the photodiode to a bias of substantially zero or a reverse bias, and A current amplification unit that amplifies the output current from the photodiode set to a substantially zero bias or a reverse bias by the bias setting unit, and the amount of light received by the photodiode by integrating the output current amplified by the current amplification unit. And an integration output unit that outputs a signal corresponding to the above.
【０００９】また、請求項２に係る発明は、請求項１に
係る測光回路において、前記フォトダイオードはそのア
ノード若しくはカソード端子の一方の端子が電源に接続
されており、前記バイアス設定部は、第１及び第２の端
子、及び前記第１端子から前記第２端子への電流を制御
する制御端子を有し、前記第１の端子が前記電流増幅部
の出力端子に接続された半導体素子と、反転入力端子が
前記フォトダイオードの他方の端子に接続され、非反転
入力端子が前記電源あるいは他の電源に接続され、出力
端子が前記半導体素子の制御端子に接続された演算増幅
回路とを備えており、前記積分出力部は、前記半導体素
子の第２の端子に接続された積分容量と、該積分容量に
より積分された電圧を、前記フォトダイオードが受光し
た光量に対応する信号として取り出す出力回路とを備え
ていることを特徴とするものである。According to a second aspect of the present invention, in the photometric circuit according to the first aspect, one of the anode or the cathode terminal of the photodiode is connected to a power source, and the bias setting section is a first A semiconductor element having first and second terminals, and a control terminal for controlling a current from the first terminal to the second terminal, the first terminal being connected to an output terminal of the current amplification unit; An inverting input terminal is connected to the other terminal of the photodiode, a non-inverting input terminal is connected to the power supply or another power supply, and an output terminal is connected to the control terminal of the semiconductor element; The integration output unit corresponds to the amount of light received by the photodiode, the integration capacitance connected to the second terminal of the semiconductor element and the voltage integrated by the integration capacitance. And it is characterized in that it comprises an output circuit for taking out the items.
【００１０】また、請求項３に係る発明は、請求項１に
係る測光回路において、前記バイアス設定部は、反転入
力端子が前記フォトダイオードのアノード若しくはカソ
ード端子の一方の端子に接続され、非反転入力端子が前
記フォトダイオードの他方の端子に接続され、出力端子
が前記反転入力端子に接続された演算増幅回路を備えて
おり、前記積分出力部は、前記電流増幅部に接続された
積分容量と、該積分容量により積分された電圧を、前記
フォトダイオードが受光した光量に対応する信号として
取り出す出力回路とを備えていることを特徴とするもの
である。According to a third aspect of the present invention, in the photometric circuit according to the first aspect, in the bias setting section, an inverting input terminal is connected to one of an anode or a cathode terminal of the photodiode, and the non-inverting The input terminal is connected to the other terminal of the photodiode, the output terminal is provided with an operational amplifier circuit connected to the inverting input terminal, the integration output unit, and the integration capacitance connected to the current amplification unit. And an output circuit for taking out the voltage integrated by the integration capacitor as a signal corresponding to the amount of light received by the photodiode.
【００１１】このように構成された測光回路において
は、フォトダイオードからの光電流出力の直後に光電流
を増幅できるため、積分容量を特性が確保できる値に設
定することができ、相対的に測光動作制御用のスイッチ
ング素子による影響を少なくすることができる。これに
より、スイッチング素子による積分誤差を極力少なくす
ることができ、測光特性を低下させない積分方式の測光
回路を実現できる。In the photometric circuit configured as described above, since the photocurrent can be amplified immediately after the photocurrent output from the photodiode, the integration capacitance can be set to a value at which the characteristics can be secured, and the photometry is relatively performed. The influence of the switching element for operation control can be reduced. As a result, the integration error due to the switching element can be reduced as much as possible, and an integration-type photometric circuit that does not deteriorate the photometric characteristics can be realized.
【００１２】請求項４に係る発明は、請求項１〜３のい
ずれか１項に係る測光回路において、前記電流増幅部
は、第１及び第２の端子、及び前記第１端子から前記第
２端子への電流を制御する制御端子を有する第１の半導
体素子と第２の半導体素子とを備え、前記第１の半導体
素子の第１の端子と前記第１の半導体素子の制御端子と
前記第２の半導体素子の制御端子とを接続すると共に、
その接続部に前記フォトダイオードの他方の端子を接続
し、前記第１の半導体素子の第２の端子と前記第２の半
導体素子の第２の端子とを接続すると共に、その接続部
を前記積分出力部の入力に接続し、前記第２の半導体素
子の第１の端子を電源に接続し、前記第２の半導体素子
は、前記第１の半導体素子と同じかそれ以上の面積を有
するように構成されていることを特徴とするものであ
る。このように、測光回路における電流増幅部を構成す
ることにより、最低限の素子数で電流増幅部を実現で
き、ＩＣの低コスト化に貢献できる。According to a fourth aspect of the present invention, in the photometric circuit according to any one of the first to third aspects, the current amplification section includes first and second terminals, and the first to second terminals. A first semiconductor element having a control terminal for controlling a current to the terminal; and a second semiconductor element, the first terminal of the first semiconductor element, the control terminal of the first semiconductor element, and the first semiconductor element. While connecting to the control terminal of the semiconductor element of 2,
The other terminal of the photodiode is connected to the connection portion, the second terminal of the first semiconductor element and the second terminal of the second semiconductor element are connected, and the connection portion is integrated by the integration. The second semiconductor element is connected to the input of the output section, the first terminal of the second semiconductor element is connected to the power source, and the second semiconductor element has the same area as or larger than that of the first semiconductor element. It is characterized by being configured. As described above, by configuring the current amplification unit in the photometric circuit, the current amplification unit can be realized with the minimum number of elements, which can contribute to the cost reduction of the IC.
【００１３】請求項５に係る発明は、請求項１〜４のい
ずれか１項に係る測光回路を、少なくとも１つ同一の半
導体基板上に形成して測光回路を構成するものである。
このように、同一の半導体基板上に全ての回路構成要素
を形成することで、ＩＣの低コスト化に貢献できる。更
に、請求項２に係る測光回路の回路構成においては、ア
ノードあるいはカソードが半導体基板に共通に接続され
ている複数のフォトダイオードにも対応できる。したが
って、このような制約のあるフォトダイオードを用いて
も、同一の半導体基板上に複数の測光回路を実現するこ
とができる。According to a fifth aspect of the invention, at least one photometric circuit according to any one of the first to fourth aspects is formed on the same semiconductor substrate to form a photometric circuit.
In this way, by forming all the circuit components on the same semiconductor substrate, it is possible to contribute to the cost reduction of the IC. Furthermore, the circuit configuration of the photometric circuit according to the second aspect can be applied to a plurality of photodiodes whose anode or cathode is commonly connected to the semiconductor substrate. Therefore, it is possible to realize a plurality of photometric circuits on the same semiconductor substrate even if the photodiode having such a limitation is used.
【００１４】[0014]
【発明の実施の形態】次に、実施の形態について説明す
る。図１、は本発明に係る測光回路の第１の実施の形態
を示す回路構成図である。この実施の形態は請求項１に
係る発明に対応するもので、図１に示すように、この実
施の形態に係る測光回路は、フォトダイオード１と積分
出力部２の間にフォトダイオード１からの出力電流を増
幅する電流増幅部３を設けると共に、フォトダイオード
１を略ゼロのバイアス、あるいは逆バイアスに設定する
バイアス設定部４を設けて構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments will be described. FIG. 1 is a circuit configuration diagram showing a first embodiment of a photometric circuit according to the present invention. This embodiment corresponds to the invention according to claim 1, and as shown in FIG. 1, the photometering circuit according to this embodiment is arranged between the photodiode 1 and the integration output unit 2 from the photodiode 1. A current amplification unit 3 for amplifying an output current is provided, and a bias setting unit 4 for setting the photodiode 1 to a bias of substantially zero or a reverse bias is provided.
【００１５】次に、このように構成されている測光回路
の動作について説明する。フォトダイオード１からの出
力電流をＩpdとすると、電流増幅部３で電流増幅後の電
流Ｉgoutは、次式（３）で表される。
Ｉgout＝Ｉpd×Ｎ ・・・・・・・・・・・・（３）
ここで、Ｎは電流増幅部３での電流増幅率である。よっ
て、フォトダイオード１からの光電流出力の直後に光電
流を増幅できるため、フォトダイオード１の受光面積が
小さく、光出力電流Ｉpdが小さい場合でも、積分出力部
２の積分容量を特性が確保できる値に設定することがで
きる。Next, the operation of the photometric circuit thus constructed will be described. When the output current from the photodiode 1 is Ipd, the current Igout after current amplification in the current amplification unit 3 is expressed by the following equation (3). Igout = Ipd × N (3) Here, N is the current amplification factor in the current amplification unit 3. Therefore, since the photocurrent can be amplified immediately after the photocurrent output from the photodiode 1, the characteristics of the integration capacitance of the integration output unit 2 can be secured even when the photodiode 1 has a small light receiving area and the photooutput current Ipd is small. Can be set to a value.
【００１６】次に、第２の実施の形態について説明す
る。図２は、本発明に係る測光回路の第２の実施の形態
を示す回路構成図である。この実施の形態は、請求項２
に係る発明に対応するものである。ここでは、請求項２
に係る発明における、第１及び第２の端子、及び前記第
１端子から前記第２端子への電流を制御する制御端子を
有する半導体素子として、ＭＯＳトランジスタを用いた
場合について説明する。次に述べる他の実施の形態でも
同様である。Next, a second embodiment will be described. FIG. 2 is a circuit configuration diagram showing a second embodiment of the photometric circuit according to the present invention. This embodiment is claimed in claim 2.
It corresponds to the invention according to. Here, claim 2
A case where a MOS transistor is used as the semiconductor element having the first and second terminals and the control terminal for controlling the current from the first terminal to the second terminal in the invention according to 1) will be described. The same applies to other embodiments described below.
【００１７】この図２に示す第２の実施の形態において
は、フォトダイオード１のカソードを電源Ｖccに接続
し、アノードを演算増幅回路11の反転端子に接続し、前
記演算増幅回路11の非反転端子を前記電源Ｖccに接続
し、Ｐch−ＭＯＳトランジスタ（Ｑ１）12のゲート端子
と前記演算増幅回路11の出力端子を接続し、前記トラン
ジスタ（Ｑ１）12のソース端子と前記演算増幅回路11の
反転端子の間に電流増幅部３を接続している。また、前
記トランジスタ（Ｑ１）12のドレイン端子は積分容量13
とスイッチ14の一端に接続され、前記スイッチ14の他端
は基準電源15に接続され、トランジスタ（Ｑ１）12と積
分容量13との接続点には、前記電流増幅部３からの増幅
された出力電流Ｉgoutが前記積分容量13により積分され
た電圧を、出力電圧Ｖout として取り出すバッファ回路
16が接続されている。ここで、電流増幅部３を含んだ演
算増幅回路11とトランジスタ（Ｑ１）12とで、フォトダ
イオード１をゼロバイアス又は逆バイアスに設定するバ
イアス設定部４が構成されており、また積分容量13とス
イッチ14とバッファ回路16でもって積分出力部２が構成
されている。In the second embodiment shown in FIG. 2, the cathode of the photodiode 1 is connected to the power source Vcc, the anode is connected to the inverting terminal of the operational amplifier circuit 11, and the non-inverted circuit of the operational amplifier circuit 11 is connected. The terminal is connected to the power source Vcc, the gate terminal of the Pch-MOS transistor (Q1) 12 is connected to the output terminal of the operational amplifier circuit 11, and the source terminal of the transistor (Q1) 12 and the inversion of the operational amplifier circuit 11 are connected. The current amplification unit 3 is connected between the terminals. Further, the drain terminal of the transistor (Q1) 12 has an integral capacitance 13
Is connected to one end of a switch 14, the other end of the switch 14 is connected to a reference power supply 15, and an amplified output from the current amplification unit 3 is provided at a connection point between the transistor (Q1) 12 and the integration capacitor 13. A buffer circuit for taking out a voltage obtained by integrating the current Igout by the integrating capacitor 13 as an output voltage Vout.
16 are connected. Here, the operational amplifier circuit 11 including the current amplifier section 3 and the transistor (Q1) 12 constitute a bias setting section 4 for setting the photodiode 1 to a zero bias or a reverse bias, and an integration capacitance 13 and The switch 14 and the buffer circuit 16 form an integral output section 2.
【００１８】次に、このように構成されている第２の実
施の形態に係る測光回路の動作について説明する。ま
ず、積分開始前は、スイッチ14をＯＮ状態とする。この
とき、バッファ回路16の出力Ｖout には、基準電源15の
電圧Ｖref が出力される。次に、測光開始の指示により
スイッチ14をＯＮからＯＦＦに切り換える。これにより
積分が開始され、バッファ回路16の出力Ｖout に出力さ
れる電圧は、次式（４）で表される。
Ｖout ＝Ｖref ＋（Ｉpd×Ｎ×ｔ）／Ｃ ・・・・・・・（４）
ここで、Ｉpdはフォトダイオード１の光電流、Ｎは電流
増幅部３での電流増幅率、ｔは積分時間、Ｃは積分容量
13の容量値である。Next, the operation of the photometric circuit according to the second embodiment having such a configuration will be described. First, before the start of integration, the switch 14 is turned on. At this time, the voltage Vref of the reference power supply 15 is output to the output Vout of the buffer circuit 16. Next, the switch 14 is switched from ON to OFF according to an instruction to start photometry. This starts integration, and the voltage output to the output Vout of the buffer circuit 16 is expressed by the following equation (4). Vout = Vref + (Ipd × N × t) / C (4) where Ipd is the photocurrent of the photodiode 1, N is the current amplification factor in the current amplification section 3, and t is the integral. Time, C is the integrated capacity
There are 13 capacitance values.
【００１９】このように、フォトダイオード１からの光
電流出力の直後に光電流を増幅できるため、フォトダイ
オード１の受光面積が小さく、出力電流Ｉpdが小さい場
合でも、積分容量13を特性が確保できる値に設定するこ
とができ、相対的にスイッチング素子（スイッチ14）に
よる影響を少なくすることができる。よって、スイッチ
ング素子による積分誤差を極力少なくすることができ、
測光特性を低下させない積分方式の測光回路を実現でき
る。As described above, since the photocurrent can be amplified immediately after the photocurrent output from the photodiode 1, the characteristics of the integrating capacitor 13 can be secured even when the light receiving area of the photodiode 1 is small and the output current Ipd is small. The value can be set, and the influence of the switching element (switch 14) can be relatively reduced. Therefore, the integration error due to the switching element can be minimized,
It is possible to realize an integration type photometric circuit that does not deteriorate the photometric characteristics.
【００２０】次に、第３の実施の形態について説明す
る。図３は、本発明に係る測光回路の第３の実施の形態
を示す回路構成図であり、図２に示した第２の実施の形
態における構成要素と同一又は対応する構成要素には、
同一符号を付して示している。この実施の形態も請求項
２に係る発明に対応するものである。この実施の形態
は、フォトダイオード１のアノード若しくはカソードを
電源Ｖccに接続し、フォトダイオード１の他端を演算増
幅回路11の反転端子に接続し、前記演算増幅回路11の非
反転端子を前記電源Ｖccに接続し、Ｐch−ＭＯＳトラン
ジスタ（Ｑ１）12のゲート端子と前記演算増幅回路11の
出力端子を接続し、前記トランジスタ（Ｑ１）12のソー
ス端子と前記演算増幅回路11の反転端子の間に電流増幅
部３を接続し、前記トランジスタ（Ｑ１）12のドレイン
端子と積分容量13の一端とスイッチ14の一端と第２の演
算増幅回路17の反転端子とを接続し、前記積分容量13の
他端とスイッチ14の他端を前記第２の演算増幅回路17の
出力に接続し、前記第２の演算増幅回路17の非反転端子
は基準電源15に接続され、前記電流増幅部３からの増幅
された出力電流Ｉgoutが前記積分容量13により積分され
た電圧が、第２の演算増幅回路17の出力端子から出力さ
れるように構成されている。ここで、フォトダイオード
１をゼロバイアス又は逆バイアスに設定するバイアス設
定部４は、第２の実施の形態と同様に、電流増幅部３を
含んだ演算増幅回路11とトランジスタ（Ｑ１）12とで構
成され、また、積分出力部２は、積分容量13とスイッチ
14と第２の演算増幅回路17でもって構成されている。Next, a third embodiment will be described. FIG. 3 is a circuit configuration diagram showing a third embodiment of a photometric circuit according to the present invention. The same or corresponding components as those of the second embodiment shown in FIG.
It is shown with the same reference numerals. This embodiment also corresponds to the invention according to claim 2. In this embodiment, the anode or cathode of the photodiode 1 is connected to the power supply Vcc, the other end of the photodiode 1 is connected to the inverting terminal of the operational amplifier circuit 11, and the non-inverting terminal of the operational amplifier circuit 11 is connected to the power source. It is connected to Vcc, the gate terminal of the Pch-MOS transistor (Q1) 12 is connected to the output terminal of the operational amplifier circuit 11, and the source terminal of the transistor (Q1) 12 and the inverting terminal of the operational amplifier circuit 11 are connected. The current amplifying section 3 is connected, the drain terminal of the transistor (Q1) 12, the one end of the integrating capacitor 13, the one end of the switch 14 and the inverting terminal of the second operational amplifier circuit 17 are connected, and the other integrating capacitor 13 is connected. The end and the other end of the switch 14 are connected to the output of the second operational amplifier circuit 17, the non-inverting terminal of the second operational amplifier circuit 17 is connected to the reference power supply 15, and the amplification from the current amplifier unit 3 is performed. Output current gout voltage which is integrated by the integration capacitor 13 is configured so as to be outputted from the output terminal of the second operational amplifier circuit 17. Here, the bias setting unit 4 that sets the photodiode 1 to zero bias or reverse bias includes the operational amplifier circuit 11 including the current amplifier unit 3 and the transistor (Q1) 12, as in the second embodiment. In addition, the integration output unit 2 includes an integration capacitor 13 and a switch.
It is composed of 14 and a second operational amplifier circuit 17.
【００２１】次に、このように構成されている第３の実
施の形態に係る測光回路の動作について説明する。ま
ず、積分開始前は、スイッチ14をＯＮ状態とする。この
とき、第２の演算増幅回路17の出力Ｖout には基準電源
15の電圧Ｖref が出力される。次に、測光開始の指示に
より、スイッチ14をＯＮからＯＦＦに切り換える。これ
により積分が開始され、第２の演算増幅回路17の出力Ｖ
out に出力される電圧は、次式（５）で表される。
Ｖout ＝Ｖref −（Ｉpd×Ｎ×ｔ）／Ｃ ・・・・・・・（５）
ここで、Ｉpdはフォトダイオード１の光電流、Ｎは電流
増幅部３での電流増幅率、ｔは積分時間、Ｃは積分容量
13の容量値である。この実施の形態の効果は、図２に示
した第２の実施の形態と同様である。なお、フォトダイ
オード１が逆バイアス状態になる条件では、図２及び図
３に示した第２及び第３の実施の形態における演算増幅
回路11の非反転端子を、他の電源に接続してもよい。Next, the operation of the photometric circuit according to the third embodiment configured as described above will be described. First, before the start of integration, the switch 14 is turned on. At this time, the reference power source is applied to the output Vout of the second operational amplifier circuit 17.
The voltage Vref of 15 is output. Next, the switch 14 is switched from ON to OFF by an instruction to start photometry. This starts integration, and the output V of the second operational amplifier circuit 17
The voltage output to out is expressed by the following equation (5). Vout = Vref− (Ipd × N × t) / C (5) where Ipd is the photocurrent of the photodiode 1, N is the current amplification factor in the current amplification unit 3, and t is the integral. Time, C is the integrated capacity
There are 13 capacitance values. The effect of this embodiment is similar to that of the second embodiment shown in FIG. Under the condition that the photodiode 1 is in the reverse bias state, even if the non-inverting terminal of the operational amplifier circuit 11 in the second and third embodiments shown in FIGS. 2 and 3 is connected to another power source. Good.
【００２２】次に、第４の実施の形態について説明す
る。図４は本発明に係る測光回路の第４の実施の形態を
示す回路構成図であり、図２又は図３に示した第２又は
第３の実施の形態における構成要素と同一又は対応する
構成要素には、同一符号を付して示している。この実施
の形態は、請求項３に係る発明に対応するものである。
この実施の形態は、図４に示すように、演算増幅回路11
の非反転端子と反転端子の間にフォトダイオード１を接
続し、前記演算増幅回路11の反転端子と前記演算増幅回
路11の出力を接続し、前記演算増幅回路11の非反転端子
と、他端がＧＮＤに接続された積分容量13の一端との間
に電流増幅部３を接続し、前記積分容量13の一端とスイ
ッチ14の一端とバッファ回路16の入力端子を接続し、ス
イッチ14の他端には基準電源15が接続されており、前記
電流増幅部３からの増幅された出力電流が前記積分容量
13により積分された電圧が、前記バッファ回路16から出
力されるように構成されている。ここで、フォトダイオ
ード１をゼロバイアス又は逆バイアスに設定するバイア
ス設定部４は、前記第２及び３の実施の形態とは異な
り、演算増幅回路11のみで構成されているが、一方、積
分出力部２は、積分容量13とスイッチ14とバッファ回路
16とで構成されている。Next, a fourth embodiment will be described. FIG. 4 is a circuit configuration diagram showing a fourth embodiment of a photometric circuit according to the present invention, and a configuration which is the same as or corresponds to the constituent elements in the second or third embodiment shown in FIG. 2 or 3. The elements are denoted by the same reference numerals. This embodiment corresponds to the invention according to claim 3.
In this embodiment, as shown in FIG.
The photodiode 1 is connected between the non-inverting terminal and the inverting terminal of the operational amplifier circuit 11, the inverting terminal of the operational amplifier circuit 11 is connected to the output of the operational amplifier circuit 11, and the non-inverting terminal of the operational amplifier circuit 11 and the other end are connected. Is connected to one end of the integrating capacitor 13 connected to GND, one end of the integrating capacitor 13 is connected to one end of the switch 14 and the input terminal of the buffer circuit 16, and the other end of the switch 14 is connected. Is connected to a reference power source 15, and the amplified output current from the current amplification unit 3 is the integrated capacitance.
The voltage integrated by 13 is output from the buffer circuit 16. Here, unlike the second and third embodiments, the bias setting unit 4 that sets the photodiode 1 to zero bias or reverse bias is composed of only the operational amplifier circuit 11, but the integrated output The part 2 includes an integrating capacitor 13, a switch 14 and a buffer circuit.
It consists of 16 and.
【００２３】次に、このように構成されている第４の実
施の形態に係る測光回路の動作について説明する。ま
ず、積分開始前は、スイッチ14をＯＮ状態とする。この
とき、バッファ回路16の出力Ｖout には、基準電源15の
電圧Ｖref が出力される。Next, the operation of the photometric circuit according to the fourth embodiment having such a configuration will be described. First, before the start of integration, the switch 14 is turned on. At this time, the voltage Vref of the reference power supply 15 is output to the output Vout of the buffer circuit 16.
【００２４】次に、測光開始の指示によりスイッチ14を
ＯＮからＯＦＦに切り換える。これにより積分が開始さ
れ、バッファ回路16の出力Ｖout に出力される電圧は、
次式で（６）で表される。
Ｖout ＝Ｖref ＋（Ｉpd×Ｎ×ｔ）／Ｃ ・・・・・・・（６）
ここで、Ｉpdはフォトダイオード１の光電流、Ｎは電流
増幅部３での電流増幅率、ｔは積分時間、Ｃは積分容量
13の容量値である。この実施の形態の効果は、図２に示
した第２の実施の形態と同様である。Next, the switch 14 is switched from ON to OFF by an instruction to start photometry. This starts integration, and the voltage output to the output Vout of the buffer circuit 16 is
It is expressed by the following equation (6). Vout = Vref + (Ipd × N × t) / C (6) where Ipd is the photocurrent of the photodiode 1, N is the current amplification factor in the current amplification section 3, and t is the integral. Time, C is the integrated capacity
There are 13 capacitance values. The effect of this embodiment is similar to that of the second embodiment shown in FIG.
【００２５】次に、第５の実施の形態について説明す
る。この実施の形態は、上記各実施の形態における電流
増幅部３の構成に関するもので、図５はその回路構成を
示す図である。この実施の形態は、請求項４に係る発明
に対応する。図５に示すように、電流増幅部３は、Ｎch
−ＭＯＳトランジスタＱ２のドレイン端子とゲート端子
とＮch−ＭＯＳトランジスタＱ３のゲート端子とを接続
し、且つ、この接続点を前記フォトダイオード１の出力
に接続するようにし、一方、トランジスタＱ２のソース
端子とトランジスタＱ３のソース端子とを接続し、且
つ、この接続点を前記積分容量13の入力に接続するよう
にし、更に、トランジスタＱ３のドレイン端子と電源Ｖ
ccとを接続して構成されている。そして、トランジスタ
Ｑ３は、トランジスタＱ２と同じかそれ以上の面積を有
するように設定されている。Next, a fifth embodiment will be described. This embodiment relates to the configuration of the current amplification unit 3 in each of the above embodiments, and FIG. 5 is a diagram showing the circuit configuration thereof. This embodiment corresponds to the invention according to claim 4. As shown in FIG. 5, the current amplification unit 3 has Nch
The drain terminal and gate terminal of the MOS transistor Q2 are connected to the gate terminal of the Nch-MOS transistor Q3, and this connection point is connected to the output of the photodiode 1, while the source terminal of the transistor Q2 is connected. The source terminal of the transistor Q3 is connected, and this connection point is connected to the input of the integrating capacitor 13, and the drain terminal of the transistor Q3 and the power supply V
It is configured by connecting to cc. The transistor Q3 is set to have an area equal to or larger than that of the transistor Q2.
【００２６】次に、このように構成されている電流増幅
部３の動作について説明する。まず、トランジスタＱ２
のトランジスタ面積を１として、トランジスタＱ３の面
積をトランジスタＱ２と等しいかｎ倍とする。このとき
に積分容量13へ流れる電流Ｉgoutは、次式（７）のよう
に表される。
Ｉgout＝Ｉpd×（１＋ｎ） ・・・・・・・・（７）Next, the operation of the current amplifying section 3 thus constructed will be described. First, the transistor Q2
The area of the transistor Q3 is equal to or n times the area of the transistor Q2. At this time, the current Igout flowing to the integrating capacitor 13 is expressed by the following equation (7). Igout = Ipd × (1 + n) (7)
【００２７】このように、この実施の形態によれば、最
低限の素子数でフォトダイオード１の電流出力を増幅し
て、積分容量13へ出力する電流増幅部３を実現できるの
で、ＩＣの低コスト化に貢献することができる。As described above, according to this embodiment, since the current output of the photodiode 1 can be amplified with the minimum number of elements and output to the integrating capacitor 13, the current amplifying section 3 can be realized. It can contribute to cost reduction.
【００２８】次に、第６の実施の形態について説明す
る。この実施の形態は、上記各実施の形態に係る測光回
路（図１〜図５）を、少なくとも１つ以上同一の半導体
基板上に形成するようにしたもので、図６はその構成を
示す図である。この実施の形態は、請求項５に係る発明
に対応する。図６においては、図２に示した構成の測光
回路を２組（第１及び第２の測光回路）同一の半導体基
板上に形成し、ＩＣチップ21を構成しているものを示し
ており、第２の測光回路の構成要素にはダッシュを付し
て示している。Next, a sixth embodiment will be described. In this embodiment, at least one or more photometric circuits (FIGS. 1 to 5) according to each of the above embodiments are formed on the same semiconductor substrate, and FIG. 6 is a diagram showing the configuration thereof. Is. This embodiment corresponds to the invention according to claim 5. In FIG. 6, two sets (first and second photometric circuits) of the photometric circuit having the configuration shown in FIG. 2 are formed on the same semiconductor substrate to form the IC chip 21, and FIG. The components of the second photometric circuit are shown with dashes.
【００２９】この実施の形態において、図２，図３に示
す第２又は第３の実施の形態に係る測光回路を同一の半
導体基板上に配置するように構成をすれば、カメラ等に
用いられる分割センサのように、アノードあるいはカソ
ードが半導体基板に共通に接続されている複数のフォト
ダイオードにも対応できる。よって、このような制約の
あるフォトダイオードを用いても、同一の半導体基板上
に複数の測光回路を実現できる。このように、同一の半
導体基板上に全ての回路構成要素を構成することで、Ｉ
Ｃの低コスト化に貢献できる。In this embodiment, if the photometric circuit according to the second or third embodiment shown in FIGS. 2 and 3 is arranged on the same semiconductor substrate, it is used for a camera or the like. It can also be applied to a plurality of photodiodes whose anodes or cathodes are commonly connected to a semiconductor substrate like a split sensor. Therefore, a plurality of photometric circuits can be realized on the same semiconductor substrate even if the photodiode having such a restriction is used. In this way, by configuring all circuit components on the same semiconductor substrate, I
It can contribute to the cost reduction of C.
【００３０】なお、上記第２から第４の実施の形態にお
いては、第１及び第２の端子、及び前記第１端子から前
記第２端子への電流を制御する制御端子を有する半導体
素子として、ＭＯＳトランジスタを用いたもので説明し
たが、その代わりに、バイポーラトランジスタを用いて
構成しても、同様な効果が得られる。また、上記第１か
ら第４の実施の形態においては、、フォトダイオードの
アノードから光電流を得る例を示したが、カソードから
得る場合も同様の効果が得られる。In the second to fourth embodiments, as a semiconductor device having first and second terminals and a control terminal for controlling a current from the first terminal to the second terminal, Although the description has been made using the MOS transistor, the same effect can be obtained by using a bipolar transistor instead. Further, in the above-described first to fourth embodiments, the example in which the photocurrent is obtained from the anode of the photodiode has been shown, but the same effect can be obtained when the photocurrent is obtained from the cathode.
【００３１】[0031]
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１〜３に係る発明によれば、フォトダイオー
ドからの光電流出力の直後に光電流を増幅できるため、
積分容量をその特性が確保できる値に設定することがで
き、相対的に測光動作制御用のスイッチング素子による
影響を少なくすることが可能となり、これによりスイッ
チング素子による積分誤差を極力少なくすることがで
き、測光特性を低下させない積分方式の測光回路を実現
することができる。また請求項４に係る発明によれば、
請求項１〜３に係る測光回路において、最低限の素子数
で電流増幅部を構成することができ、ＩＣの低コスト化
に貢献することができる。また請求項５に係る発明によ
れば、同一の半導体基板上に全ての回路構成要素を形成
するようにしているので、ＩＣの低コスト化に貢献する
ことが可能な測光回路を実現することができる。As described above based on the embodiments, the invention according to claims 1 to 3 can amplify the photocurrent immediately after the photocurrent output from the photodiode.
It is possible to set the integration capacitance to a value that ensures its characteristics, and it is possible to relatively reduce the influence of the switching element for photometric operation control, which can minimize the integration error due to the switching element. Thus, it is possible to realize an integration type photometric circuit that does not deteriorate the photometric characteristics. According to the invention of claim 4,
In the photometric circuit according to the first to third aspects, the current amplification unit can be configured with the minimum number of elements, which can contribute to the cost reduction of the IC. Further, according to the invention of claim 5, since all the circuit components are formed on the same semiconductor substrate, it is possible to realize a photometric circuit which can contribute to the cost reduction of the IC. it can.
【図１】本発明に係る測光回路の第１の実施の形態を示
すブロック構成図である。FIG. 1 is a block configuration diagram showing a first embodiment of a photometric circuit according to the present invention.
【図２】本発明の第２の実施の形態を示す回路構成図で
ある。FIG. 2 is a circuit configuration diagram showing a second embodiment of the present invention.
【図３】本発明の第３の実施の形態を示す回路構成図で
ある。FIG. 3 is a circuit configuration diagram showing a third embodiment of the present invention.
【図４】本発明の第４の実施の形態を示す回路構成図で
ある。FIG. 4 is a circuit configuration diagram showing a fourth embodiment of the present invention.
【図５】本発明の第５の実施の形態における電流増幅部
を示す回路構成図である。FIG. 5 is a circuit configuration diagram showing a current amplification unit according to a fifth embodiment of the present invention.
【図６】本発明の第６の実施の形態を示す全体構成図で
ある。FIG. 6 is an overall configuration diagram showing a sixth embodiment of the present invention.
【図７】従来の測光回路の構成例を示す回路構成図であ
る。FIG. 7 is a circuit configuration diagram showing a configuration example of a conventional photometry circuit.
【図８】従来の測光回路の他の構成例を示す回路構成図
である。FIG. 8 is a circuit configuration diagram showing another configuration example of a conventional photometry circuit.
１ フォトダイオード ２ 積分出力部 ３ 電流増幅部 ４ バイアス設定部 11 演算増幅回路 12 Ｐch−ＭＯＳトランジスタ 13 積分容量 14 スイッチ 15 基準電源 16 バッファ回路 17 第２の演算増幅回路 21 ＩＣチップ 1 Photodiode 2 Integral output section 3 Current amplifier 4 Bias setting section 11 Operational amplifier circuit 12 Pch-MOS transistor 13 Integral capacity 14 switch 15 Reference power supply 16 buffer circuit 17 Second operational amplifier circuit 21 IC chip
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G065 BA09 BC03 BC15 2H002 DB01 HA04 ZA03 5F049 MA01 NA18 NB07 UA11 UA20 5J092 AA01 AA56 CA87 CA91 CA92 FA00 FA06 HA10 HA19 HA29 HA38 HA44 KA00 KA01 KA03 KA09 MA11 TA01 UL02 5J500 AA01 AA56 AC87 AC91 AC92 AF00 AF06 AH10 AH19 AH29 AH38 AH44 AK00 AK01 AK03 AK09 AM11 AT01 LU02 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 2G065 BA09 BC03 BC15 2H002 DB01 HA04 ZA03 5F049 MA01 NA18 NB07 UA11 UA20 5J092 AA01 AA56 CA87 CA91 CA92 FA00 FA06 HA10 HA19 HA29 HA38 HA44 KA00 KA01 KA03 KA09 MA11 TA01 UL02 5J500 AA01 AA56 AC87 AC91 AC92 AF00 AF06 AH10 AH19 AH29 AH38 AH44 AK00 AK01 AK03 AK09 AM11 AT01 LU02
Claims (5)
ドを略ゼロのバイアス、あるいは逆バイアスに設定する
バイアス設定部と、該バイアス設定部により略ゼロバイ
アスあるいは逆バイアスに設定された前記フォトダイオ
ードからの出力電流を増幅する電流増幅部と、該電流増
幅部で増幅された出力電流を積分して前記フォトダイオ
ードが受光した光量に対応する信号を出力する積分出力
部とを具備する測光回路。1. A photodiode, a bias setting section for setting the photodiode to a bias of substantially zero or a reverse bias, and an output from the photodiode set to a substantially zero bias or a reverse bias by the bias setting section. A photometric circuit comprising: a current amplification unit for amplifying a current; and an integration output unit for integrating the output current amplified by the current amplification unit and outputting a signal corresponding to the amount of light received by the photodiode.
しくはカソード端子の一方の端子が電源に接続されてお
り、前記バイアス設定部は、第１及び第２の端子、及び
前記第１端子から前記第２端子への電流を制御する制御
端子を有し、前記第１の端子が前記電流増幅部の出力端
子に接続された半導体素子と、反転入力端子が前記フォ
トダイオードの他方の端子に接続され、非反転入力端子
が前記電源あるいは他の電源に接続され、出力端子が前
記半導体素子の制御端子に接続された演算増幅回路とを
備えており、前記積分出力部は、前記半導体素子の第２
の端子に接続された積分容量と、該積分容量により積分
された電圧を、前記フォトダイオードが受光した光量に
対応する信号として取り出す出力回路とを備えているこ
とを特徴とする請求項１に係る測光回路。2. The photodiode has one terminal of an anode or a cathode terminal thereof connected to a power source, and the bias setting section includes first and second terminals, and the first terminal to the second terminal. A semiconductor element having a control terminal for controlling a current to the first amplification element, the first terminal connected to the output terminal of the current amplification section, and the inverting input terminal connected to the other terminal of the photodiode, An operational amplifier circuit having an input terminal connected to the power supply or another power supply and an output terminal connected to a control terminal of the semiconductor element, wherein the integration output section is a second element of the semiconductor element.
According to claim 1, further comprising: an integrating capacitor connected to a terminal of the device, and an output circuit for extracting a voltage integrated by the integrating capacitor as a signal corresponding to the amount of light received by the photodiode. Photometric circuit.
前記フォトダイオードのアノード若しくはカソード端子
の一方の端子に接続され、非反転入力端子が前記フォト
ダイオードの他方の端子に接続され、出力端子が前記反
転入力端子に接続された演算増幅回路を備えており、前
記積分出力部は、前記電流増幅部に接続された積分容量
と、該積分容量により積分された電圧を、前記フォトダ
イオードが受光した光量に対応する信号として取り出す
出力回路とを備えていることを特徴とする請求項１に係
る測光回路。3. The bias setting unit has an inverting input terminal connected to one of the anode or cathode terminal of the photodiode, a non-inverting input terminal connected to the other terminal of the photodiode, and an output terminal The operational amplifier circuit connected to the inverting input terminal is provided, and the integration output unit receives the integrating capacitance connected to the current amplifying unit and the voltage integrated by the integrating capacitance by the photodiode. The photometric circuit according to claim 1, further comprising an output circuit for extracting a signal corresponding to a light amount.
子、及び前記第１端子から前記第２端子への電流を制御
する制御端子を有する第１の半導体素子と第２の半導体
素子とを備え、前記第１の半導体素子の第１の端子と前
記第１の半導体素子の制御端子と前記第２の半導体素子
の制御端子とを接続すると共に、その接続部に前記フォ
トダイオードの他方の端子を接続し、前記第１の半導体
素子の第２の端子と前記第２の半導体素子の第２の端子
とを接続すると共に、その接続部を前記積分出力部の入
力に接続し、前記第２の半導体素子の第１の端子を電源
に接続し、前記第２の半導体素子は、前記第１の半導体
素子と同じかそれ以上の面積を有するように構成されて
いることを特徴とする請求項１〜３のいずれか１項に係
る測光回路。4. The first semiconductor element and the second semiconductor element, wherein the current amplification section has first and second terminals, and a control terminal for controlling a current from the first terminal to the second terminal. And connecting the first terminal of the first semiconductor element, the control terminal of the first semiconductor element and the control terminal of the second semiconductor element, and connecting the other end of the photodiode to the control terminal. And connecting the second terminal of the first semiconductor element and the second terminal of the second semiconductor element, and connecting the connection to the input of the integration output section. The first terminal of the second semiconductor element is connected to a power source, and the second semiconductor element is configured to have an area equal to or larger than that of the first semiconductor element. The photometric circuit according to claim 1.
回路を、少なくとも１つ同一の半導体基板上に形成した
ことを特徴とする測光回路。5. A photometric circuit, characterized in that at least one photometric circuit according to any one of claims 1 to 4 is formed on the same semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002120475A JP4127480B2 (en) | 2002-04-23 | 2002-04-23 | Photometric circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002120475A JP4127480B2 (en) | 2002-04-23 | 2002-04-23 | Photometric circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003315149A true JP2003315149A (en) | 2003-11-06 |
| JP4127480B2 JP4127480B2 (en) | 2008-07-30 |
Family
ID=29536689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002120475A Expired - Fee Related JP4127480B2 (en) | 2002-04-23 | 2002-04-23 | Photometric circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4127480B2 (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007007747A1 (en) * | 2005-07-12 | 2007-01-18 | Hamamatsu Photonics K.K. | Photodetection circuit |
| WO2007043532A1 (en) * | 2005-10-11 | 2007-04-19 | Rohm Co., Ltd. | Current detection circuit, light receiving device using the same, and electronic device |
| JP2007240260A (en) * | 2006-03-07 | 2007-09-20 | Stanley Electric Co Ltd | Light quantity detecting circuit |
| WO2007125977A1 (en) * | 2006-04-27 | 2007-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| JP2007318111A (en) * | 2006-04-27 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus using the same |
| US7705283B2 (en) | 2005-05-23 | 2010-04-27 | Semiconductor Energy Laboratory Co., Ltd | Photoelectric conversion device and manufacturing method thereof |
| US7791012B2 (en) | 2006-09-29 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising photoelectric conversion element and high-potential and low-potential electrodes |
| US7947940B2 (en) | 2007-01-31 | 2011-05-24 | Olympus Corporation | Photoelectric current integrating circuit including a current passing circuit |
| US8514165B2 (en) | 2006-12-28 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2020038860A (en) * | 2018-09-03 | 2020-03-12 | 新日本無線株式会社 | Optical sensor circuit |
-
2002
- 2002-04-23 JP JP2002120475A patent/JP4127480B2/en not_active Expired - Fee Related
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8263926B2 (en) | 2005-05-23 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and manufacturing method thereof |
| US7705283B2 (en) | 2005-05-23 | 2010-04-27 | Semiconductor Energy Laboratory Co., Ltd | Photoelectric conversion device and manufacturing method thereof |
| JP2007027209A (en) * | 2005-07-12 | 2007-02-01 | Hamamatsu Photonics Kk | Light detection circuit |
| EP1906458A4 (en) * | 2005-07-12 | 2015-05-13 | Hamamatsu Photonics Kk | Photodetection circuit |
| WO2007007747A1 (en) * | 2005-07-12 | 2007-01-18 | Hamamatsu Photonics K.K. | Photodetection circuit |
| US8143564B2 (en) | 2005-07-12 | 2012-03-27 | Hamamatsu Photonics K.K. | Photodetection circuit |
| WO2007043532A1 (en) * | 2005-10-11 | 2007-04-19 | Rohm Co., Ltd. | Current detection circuit, light receiving device using the same, and electronic device |
| US7880126B2 (en) | 2005-10-11 | 2011-02-01 | Rohm Co., Ltd. | Current detection circuit, light receiving device using the same, and electronic device |
| JP4714602B2 (en) * | 2006-03-07 | 2011-06-29 | スタンレー電気株式会社 | Light intensity detection circuit |
| JP2007240260A (en) * | 2006-03-07 | 2007-09-20 | Stanley Electric Co Ltd | Light quantity detecting circuit |
| TWI407562B (en) * | 2006-04-27 | 2013-09-01 | Semiconductor Energy Lab | Semiconductor device and electronic appliance using the same |
| US7531784B2 (en) | 2006-04-27 | 2009-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| JP2007318111A (en) * | 2006-04-27 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus using the same |
| JP2013229869A (en) * | 2006-04-27 | 2013-11-07 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| WO2007125977A1 (en) * | 2006-04-27 | 2007-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US7791012B2 (en) | 2006-09-29 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising photoelectric conversion element and high-potential and low-potential electrodes |
| US8514165B2 (en) | 2006-12-28 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7947940B2 (en) | 2007-01-31 | 2011-05-24 | Olympus Corporation | Photoelectric current integrating circuit including a current passing circuit |
| JP2020038860A (en) * | 2018-09-03 | 2020-03-12 | 新日本無線株式会社 | Optical sensor circuit |
| JP7173660B2 (en) | 2018-09-03 | 2022-11-16 | 日清紡マイクロデバイス株式会社 | light sensor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4127480B2 (en) | 2008-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6906586B2 (en) | Differential amplifier circuit used in solid-state image pickup apparatus, and arrangement that avoids influence of variations of integrated circuits in manufacture and the like | |
| US20190116331A1 (en) | Amplifier, and analog-to-digital conversion circuit and image sensor including the same | |
| US7463282B2 (en) | Solid-state image pickup device and clamp control method therefor | |
| JP2000162041A (en) | Photo-detection device | |
| US8692919B2 (en) | Photo-sensor, measurement apparatus and camera system | |
| JP2003315149A (en) | Photometric circuit | |
| JPH11340745A (en) | Trans impedance type amplifier circuit | |
| US20040195491A1 (en) | Signal processing circuit, image sensor IC, and signal processing method | |
| US20040149910A1 (en) | Infrared detecting circuit and an infrared detector | |
| JP5247299B2 (en) | Optical sensor, photometric device and camera system | |
| JP3801112B2 (en) | Image reading signal processing apparatus | |
| US20030150977A1 (en) | Photoelectric conversion apparatus | |
| JP2001215550A (en) | Photoelectric converter, light controlling circuit and cmos sensor | |
| JP2007251463A (en) | Semiconductor integrated circuit device | |
| US6573784B2 (en) | Low power wide bandwidth programmable gain CDS amplifier/instrumentation amplifier | |
| JP2003060934A (en) | Drive controller for amplifier, and signal processing system provided with the controller | |
| JP2002171142A (en) | Photoreceiver | |
| JP4454982B2 (en) | Photometric circuit | |
| US20060022708A1 (en) | Semiconductor device and camera using same | |
| JP2006128739A (en) | Photocurrent processing circuit and current amplifying circuit used therefor | |
| JP4108774B2 (en) | Peak detection circuit | |
| JP2008243876A (en) | Light-emitting element drive circuit | |
| JP2008042487A (en) | Operational amplifier | |
| JP2000088643A (en) | Photometric sensor and computer readable memory medium | |
| JP2005244355A (en) | Solid state imaging device and camera |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070406 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080507 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080508 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140523 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |