JP2003309464A

JP2003309464A - 機能可変型セルと半導体集積回路とその設計システム

Info

Publication number: JP2003309464A
Application number: JP2002111144A
Authority: JP
Inventors: Masayuki Mizuno; 正之水野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-04-12
Filing date: 2002-04-12
Publication date: 2003-10-31
Anticipated expiration: 2022-04-12
Also published as: JP3654259B2

Abstract

(57)【要約】【課題】半導体集積回路を製造した後で、仕様の変更、
バグの修正に対応可能な半導体集積回路の提供。【解決手段】半導体集積回路上に、セルベースICで用い
られるスタンダードセル１０１と、機能可変セル１０２
が搭載されており、機能可変セル１０２は、半導体集積
回路の内部の制御信号、あるいは半導体集積回路に外部
から与えられた制御信号により、機能の変更、機能の停
止、及び機能の活性化のうちの少なくとも１つを制御す
る手段を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、製造後に論理の変更を可能とし、仕様の変
更、バグの修正等に対応可能とした半導体集積回路に関
する。

【０００２】

【従来の技術】セルライブラリに登録されているスタン
ダードセルを顧客の仕様に沿って配置、配線すること
で、仕様を満足しようとする半導体集積回路として、セ
ルベースＩＣがある。

【０００３】また、セルベースＩＣで使用するスタンダ
ードセルよりも少ないトランジスタ数で構成された標準
セルをマトリックス状またはアレイ状に規則正しく配置
し、それぞれの標準セルを上層の数枚の配線マスクによ
って顧客の仕様に沿って接続するゲートアレイがある。

【０００４】また、半導体集積回路の内部の制御信号、
あるいは外部から与えられた制御信号で、その機能を変
更したり、あるいはその機能を停止したり、あるいはそ
の機能を活性化することができる機能可変セルやセレク
タ回路を、マトリックス状またはアレイ状に規則正しく
配置、配線し、半導体集積回路を製造した後に、半導体
集積回路の仕様を変更をしたり、半導体集積回路で見つ
かったバグを修正することができるＦＰＧＡ(フィール
ド・プログラマブル・ゲート・アレイ)がある。

【０００５】また、ＦＰＧＡを、ＩＰマクロとしてチッ
プの１部に集積したＦＰＧＡ混載セルベースＩＣも知ら
れている。

【０００６】［セルベースＩＣ］従来のセルベースＩＣ
では、半導体集積回路を製造した後で、半導体集積回路
の仕様を変更をしたり、半導体集積回路で見つかったバ
グを修正することができない。このため、例えば１チッ
プに１０００万のオーダのトランジスタを集積するよう
な半導体集積回路では、その機能が顧客の仕様を満足す
るかどうかを検証するのに、例えば半年から１年程度以
上を要し、非常に長い時間・作業工数が必要とされてい
る。また、このような長い時間をかけて検証しても、半
導体集積回路を製造した後で修正することは避けられな
い場合があり、結局は、何度も半導体集積回路を製造し
なおすことが必要となり、半導体集積回路のコスト増加
を招いている。

【０００７】［ゲートアレイ］ゲートアレイは、上層の
数枚の配線マスクによって顧客の仕様に沿って標準セル
を接続するため、半導体集積回路を製造しなおすことが
必要となっても、マスク製造枚数が少なくなり、セルベ
ースＩＣで問題となった半導体集積回路のコスト増加を
抑えることができる。

【０００８】しかし、標準セルが、セルベースＩＣでの
スタンダードセルに比べて単純な構造であること、及
び、標準セルをあらかじめマトリックス状またはアレイ
状に規則正しく並べた上で、必要な機能を、上層の配線
の接続だけで実現すること、から、セル間の平均配線長
が長くなり、配線領域を確保するために標準セルを無駄
に消費し、セル使用率が低くなる、という問題点があ
る。そして、セル使用率が低くなると、ある機能を実現
するときに必要な面積が大きくなる、という問題点があ
る。また、平均配線長が長くなると、半導体集積回路の
消費電力が大きくなったり、動作速度が遅くなる、とい
う問題点がある。また、同じ機能を実現するときに無駄
なトランジスタを使ったり、必要なトランジスタの数が
多くなるため、半導体集積回路の面積や消費電力が大き
くなったり、動作速度が遅くなる、という問題点もあ
る。

【０００９】［ＦＰＧＡ］ＦＰＧＡは、ゲートアレイの
ようにあらかじめ機能可変セルがマトリックス状または
アレイ状に規則正しく並べてあり、機能可変セルの機能
と機能可変セル間の配線接続を半導体集積回路の製造後
にプログラムすることができるため、半導体集積回路を
製造した後で、半導体集積回路の仕様を変更をしたり、
半導体集積回路で見つかったバグを修正することができ
る。

【００１０】しかし、ＦＰＧＡで実現できる機能を増や
すために、ＦＰＧＡで用いられる機能可変セルは、あら
かじめ十分な種類だけ、外部から機能を可変できる必要
がある。この場合、個々の機能可変セルは、セルベース
ＩＣでのスタンダードセルに比べて、複雑な構造となっ
てしまう。つまり、ある機能を実現するときに必要な面
積が大きくなる、という問題点がある。面積が大きくな
ると半導体集積回路の消費電力が大きくなったり、動作
速度が遅くなる、という問題点がある。

【００１１】また、機能可変セルをあらかじめマトリッ
クス状またはアレイ状に規則正しく並べた上で、必要な
機能を、機能可変セルそれぞれの機能と機能可変セル間
のデータの流れを制御することで実現していることか
ら、機能可変セル間の平均配線長が長くなり、配線領域
を確保するために機能可変セルを無駄に消費し、セル使
用率が低くなる、という問題点がある。

【００１２】前述したように、セル使用率が低くなる
と、ある機能を実現するときに必要な面積が大きくな
る、という問題点がある。また、平均配線長が長くなる
と、半導体集積回路の消費電力が大きくなったり、動作
速度が遅くなる、という問題点がある。また、同じ機能
を実現する際に、無駄なトランジスタを使ったり、必要
なトランジスタの数が多くなるため、半導体集積回路の
面積や消費電力が大きくなったり、動作速度が遅くな
る、という問題点もある。

【００１３】［ＦＰＧＡ混載セルベースＩＣ］ＦＰＧＡ
をＩＰマクロとしてチップの一部に集積したＦＰＧＡ混
載セルベースＩＣでは、半導体集積回路の一部にＩＰマ
クロを配置し、そのＩＰマクロは、あらかじめ機能可変
セルがマトリックス状またはアレイ状に規則正しく並べ
てあり、機能可変セルの機能と機能可変セル間の配線接
続を、半導体集積回路の製造後にプログラムすることが
できるため、半導体集積回路を製造した後で、半導体集
積回路の仕様を変更をしたり、半導体集積回路で見つか
ったバグを修正することができる。

【００１４】しかし、ＩＰマクロで実現できる機能を増
やすために、ＩＰマクロで用いられる機能可変セルは、
あらかじめ十分な種類だけ、外部から、機能を可変でき
る必要がある。この場合、個々の機能可変セルは、セル
ベースＩＣでのスタンダードセルに比べて、複雑な構造
となってしまう。つまり、ある機能を実現するときに必
要な面積が大きくなる、という問題点がある。面積が大
きくなると半導体集積回路の消費電力が大きくなった
り、動作速度が遅くなるという問題点がある。

【００１５】また、ＦＰＧＡをＩＰマクロとしてチップ
の一部に集積したＦＰＧＡ混載セルベースＩＣでは、機
能可変セルを、あらかじめマトリックス状またはアレイ
状に規則正しく配列した上で、必要な機能を、機能可変
セルそれぞれの機能と機能可変セル間のデータの流れを
制御することによって実現しているため、機能可変セル
間の平均配線長が長くなり、配線領域を確保するために
機能可変セルを無駄に消費し、セル使用率が低くなる、
という問題点がある。前述したように、セル使用率が低
くなると、ある機能を実現するときに必要な面積が大き
くなる、という問題点がある。また、平均配線長が長く
なると半導体集積回路の消費電力が大きくなったり、動
作速度が遅くなる、という問題点がある。また、同じ機
能を実現するときに無駄なトランジスタを使ったり、必
要なトランジスタの数が多くなるため、半導体集積回路
の面積や消費電力が大きくなったり、動作速度が遅くな
る、という問題点もある。

【００１６】また、ＩＰマクロとして、機能可変セル
を、半導体集積回路に配置、配線すると、機能可変セル
は、マトリックス状またはアレイ状に配置される。これ
らの機能可変セルは、ＡＮＤやＮＡＮＤやＯＲやＮＯＲ
やＥＸＯＲやＥＸＮＯＲなどの論理演算回路、加算器や
減算器や乗算器や除算器などの算術演算回路、フリップ
フロップやラッチなどのクロック同期回路、セレクタ回
路、メモリ回路の中で２つ以上の機能のいずれかに機能
を変えることができるようにする必要があるため、通常
のセルベースＩＣのスタンダードセルに比べてその面積
が大きくなる。

【００１７】つまり、機能可変セルが、マトリックス状
またはアレイ状に配列して構成したＩＰマクロを用いて
ある機能を実現しようとすると、本来は、機能可変セル
で実現しなくても、スタンダードセルで実現できるよう
な、単純であり、かつ半導体集積回路製造後の変更が必
要のないような機能であっても、機能可変セルを用いて
実現することで、その面積が大きくなったり、消費電力
が大きくなったり、動作速度が遅くなる。

【００１８】なお、論理を変更する技術に関する刊行物
として下記のものがある。（ａ）製造後に論理構成を変更自在とした半導体集積回
路として、例えば特開平１０−２４２８４１号公報に
は、論理設計後、レイアウト設計後のシミュレーション
やパッケージング後のテスタ評価で問題がなく実動作に
よるシステム評価で問題があることが発覚した場合であ
っても、論理設計をやりなおすことがなく、論理ＬＳＩ
を救済することができ、システム開発期間を短縮するた
めの論理集積回路として、目的の論理を構成するフリッ
プフロップに対して、救済データを記憶可能なラッチ回
路と、システム動作クロック信号を遅延するインバータ
と、システム動作クロック信号とインバータによる反転
出力とを被選択信号入力端子より入力し、ラッチ回路か
らの救済データ（救済データのデータチェーンとしても
出力される）を選択制御信号として入力し、２つの被選
択信号入力端子の１つを選択して、該フリップフロップ
のクロック入力端子に供給するセレクタと、を備えた救
済機能付きフリップフロップ回路セルの構成が開示され
ている。この半導体集積回路では、フリップフロップ回
路に供給されるクロック信号の信号種別をラッチ回路の
情報に基づき、選択している。（ｂ）特開昭６０−２０４１１８号公報には、記憶手段
に記憶された情報に従い論理回路中の信号線を活性化、
非活性化することにより、論理回路の論理機能を変更
し、任意の論理関数を実現する方法と装置の構成が開示
されている。（ｃ）特開平４−２０７８１４号公報には、複数のゲー
ト回路の制御端子に与える制御信号に応じて複数の回路
機能を選択できるようにした電子回路の構成が開示され
ている。（ｄ）特開平１０−９３４２１号公報には、回路の組上
げ後に機能を変更することが容易であり、素子の無駄を
減少させることができる二入力組合せ論理回路として信
号値１または０をとり得る入力信号ａと固定的に信号値
１である信号１のうち１つの信号を選択する第１のスイ
ッチと、信号値１または０をとり得る入力信号ｂと固定
的に信号値０である信号０のうち１つの信号を選択する
第２のスイッチと、入力信号ａと信号１と固定的に信号
値０である信号０のうち１つの信号を選択する第３のス
イッチと、入力信号ｂと信号１と信号０のうち１つの信
号を選択する第４のスイッチと、第１、第２のスイッチ
の信号が等しいとき第３のスイッチの信号を出力し、第
１、第２のスイッチの信号が異なるとき第４のスイッチ
の信号を出力する構成の論理回路が提案されている。

【００１９】

【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、半導体集積回路を製造した後
で、半導体集積回路の仕様を変更をしたり、半導体集積
回路で見つかったバグを修正することができる半導体集
積回路を提供することにある。

【００２０】また、本発明が解決しようとする他の課題
は、半導体集積回路を製造した後で、半導体集積回路の
仕様を変更をしたり、半導体集積回路で見つかったバグ
を修正することができる機能可変セルを実現しながら、
チップ面積増加の割合を低く抑える半導体集積回路を提
供することにある。

【００２１】また、本発明が解決しようとする他の課題
は、半導体集積回路を製造した後で、半導体集積回路の
仕様を変更をしたり、半導体集積回路で見つかったバグ
を修正することができる機能可変セルを実現しながら、
消費電力の増加の割合を低く抑える半導体集積回路を提
供することにある。

【００２２】また、本発明が解決しようとするさらに他
の課題は、半導体集積回路を製造した後で、半導体集積
回路の仕様を変更をしたり、半導体集積回路で見つかっ
たバグを修正することができる機能可変セルを実現しな
がら、動作速度低下の割合を低く抑える半導体集積回路
を提供することにある。

【００２３】また、本発明が解決しようとするさらに他
の課題は、半導体集積回路に、半導体集積回路を製造し
た後で、半導体集積回路の仕様を変更をしたり、半導体
集積回路で見つかったバグを修正することができる機能
可変セルを実現しながら、機能可変セルのセル使用率を
向上させる半導体集積回路を提供することにある。

【００２４】本発明が解決しようとする他の課題は、半
導体集積回路を製造した後で、半導体集積回路の仕様を
変更をしたり、半導体集積回路で見つかったバグを修正
することができる半導体集積回路を自動設計するシステ
ムを提供することにある。

【００２５】

【課題を解決するための手段】前記課題の少なくとも１
つを解決する本発明の１つのアスペクトに係る回路は、
標準セルと混在して配置及び配線が行われ、与えられた
制御信号により論理機能が可変とされる機能可変型セル
であって、１つ又は複数の入力信号を対応する入力端子
より入力し、１つ又は複数の制御信号を対応する制御端
子より入力し、前記１つの入力信号の値又は複数の入力
信号の値の組合せに対応した出力信号を出力端子から出
力し、前記制御信号の値にしたがって、前記１つの入力
信号の値又は複数の入力信号の値の組合せと前記出力信
号の値との論理の対応関係が可変される機能可変型の回
路を備えている。本発明においては、上記機能可変型の
回路と、前記１つ又は複数の入力信号のうちの少なくと
も１つと、前記機能可変型の回路の出力信号とを、第１
及び第２の入力端子よりそれぞれ入力し、選択制御用の
制御信号を制御端子より入力し、前記選択制御用の制御
信号の値に基づき、前記第１及び第２の入力端子より入
力した信号のうちの一方を、出力端子より出力するセレ
クタ回路と、を備えた構成としてもよい。

【００２６】本発明に係る機能可変型セルは、１つ又は
複数の入力信号を対応する入力端子より入力し、１つ又
は複数の制御信号を対応する制御端子より入力し、前記
１つの入力信号の値又は複数の入力信号の値の組合せに
対応した出力信号を出力端子から出力し、前記制御信号
の値にしたがって、前記１つの入力信号の値又は複数の
入力信号の値の組合せと前記出力信号の値との論理の対
応関係が可変される機能可変型の回路と、前記機能可変
型の回路の出力信号を、データ入力端子より入力し、ク
ロック入力端子に入力されるクロック信号により、前記
データ入力端子に入力される信号をサンプルして出力端
子から出力するフリップフロップと、前記機能可変型の
回路の出力信号と、前記フリップフロップの出力信号と
を、第１及び第２の入力端子よりそれぞれ入力し、選択
制御用の制御信号を制御端子より入力し、前記選択制御
用の制御信号の値に基づき、前記第１及び第２の入力端
子より入力した信号のうちの一方を出力端子より出力す
るセレクタ回路と、を備えている。

【００２７】本発明に係る機能可変型セルは、１つ又は
複数の入力信号を対応する入力端子より入力し、１つ又
は複数の制御信号を対応する制御端子より入力し、前記
１つの入力信号の値又は複数の入力信号の値の組合せに
対応した出力信号を出力端子から出力し、前記制御信号
の値にしたがって、前記１つの入力信号の値又は複数の
入力信号の値の組合せと前記出力信号の値との論理の対
応関係が可変される機能可変型の回路と、前記１つ又は
複数の入力信号を対応する入力端子より入力し、前記１
つ又は複数の入力信号に関して予め定められた所定の論
理演算結果である出力信号を出力端子より出力する論理
回路と、前記論理回路からの出力信号と、前記機能可変
型の回路からの出力信号とを、第１及び第２の入力端子
よりそれぞれ入力し、選択制御用の制御信号を制御端子
より入力し、前記選択制御用の制御信号の値に基づき、
前記第１及び第２の入力端子より入力した信号のうちの
一方を出力端子より出力するセレクタ回路と、を備えて
いる。

【００２８】本発明の他のアスペクトに係る半導体集積
回路は、セルライブラリに登録されているスタンダード
セルを顧客の仕様に沿って配置、配線することで仕様を
満足しようとする半導体集積回路において、前記半導体
集積回路を構成する一部のスタンダードセルが、半導体
集積回路を製造した後に、半導体集積回路の仕様を変更
したり、半導体集積回路で見つかったバグを修正するた
めに、半導体集積回路の内部の制御信号、あるいは外部
から与えられた制御信号で、その機能を変更したり、あ
るいはその機能を停止したり、あるいはその機能を活性
化することができる機能可変セルで構成される。

【００２９】また、本発明に係る半導体集積回路は、半
導体集積回路を製造した後に、半導体集積回路の仕様を
変更をしたり、半導体集積回路で見つかったバグを修正
するために、半導体集積回路の内部の制御信号、あるい
は外部から与えられた制御信号で、その機能を変更した
り、あるいはその機能を停止したり、あるいはその機能
を活性化することができる機能可変セルを有する。

【００３０】本発明に係る半導体集積回路は、半導体集
積回路の製造時点では、前記半導体集積回路の仕様には
影響しない複数の機能可変セルを含み、その機能可変セ
ルは、半導体集積回路を製造した後に、半導体集積回路
の仕様を変更をしたり、半導体集積回路で見つかったバ
グを修正するために、半導体集積回路の内部の制御信
号、あるいは外部から与えられた制御信号により、その
機能を変更したり、あるいはその機能を活性化すること
ができ、半導体集積回路の仕様を変更あるいは修正する
ことができる。

【００３１】また本発明に係る半導体集積回路は、半導
体集積回路の製造時点では、前記半導体集積回路の仕様
には影響しない複数の機能可変セルと、半導体集積回路
の製造時点では、前記半導体集積回路の仕様に影響を及
ぼす複数の機能可変セルを有し、前記機能可変セルは、
半導体集積回路を製造した後に、半導体集積回路の仕様
を変更をしたり、半導体集積回路で見つかったバグを修
正するために、半導体集積回路の内部の制御信号、ある
いは外部から与えられた制御信号により、その機能を変
更したり、あるいはその機能を停止したり、あるいはそ
の機能を活性化することができる。

【００３２】本発明は、半導体集積回路の内部の制御信
号、あるいは外部から与えられた制御信号で、その機能
を変更できる複数の機能可変セルを有し、一部の前記機
能可変セルの出力信号と一部の前記スタンダードセルの
出力信号を切り替えることができるセレクタ回路を有
し、半導体集積回路を製造した後に、半導体集積回路の
仕様を変更をしたり、半導体集積回路で見つかったバグ
を修正するために、半導体集積回路の内部の制御信号、
あるいは外部から与えられた制御信号で、前記セレクタ
開rを制御し、かつ前記機能可変セルの機能を変更した
り、あるいはその機能を停止したり、あるいはその機能
を活性化することができる。

【００３３】本発明は、顧客の仕様を記述しているハー
ドウェア記述のソースファイルの中において、半導体集
積回路を製造した後に半導体集積回路の仕様を変更をし
たり、半導体集積回路で見つかったバグを修正する部分
を、半導体集積回路の内部の制御信号、あるいは外部か
ら与えられた制御信号で、その機能を変更したり、ある
いはその機能を停止したり、あるいはその機能を活性化
することができる機能可変セルの使用を指定し、論理合
成ツール等で論理合成する構成とされる。

【００３４】本発明は、顧客の仕様を記述しているハー
ドウェア記述のソースファイルにおいて、半導体集積回
路を製造した後に、半導体集積回路の仕様を変更をした
り、半導体集積回路で見つかったバグを修正する部分
を、半導体集積回路の内部の制御信号、あるいは外部か
ら与えられた制御信号で、その機能を変更したり、ある
いはその機能を停止したり、あるいはその機能を活性化
することができる機能可変セルを用いて論理合成するこ
とを指示しておき、半導体集積回路の製造時点では、前
記半導体集積回路の仕様には、影響しない複数の前記機
能可変セルを、予め集積する。

【００３５】本発明において、半導体集積回路を論理合
成する際に、機能可変セルを用いて、半導体集積回路を
製造した後に、半導体集積回路の仕様を変更をしたり、
半導体集積回路で見つかったバグを修正する手法や手順
またはそれを実現するツールが提供される。

【００３６】また、本発明は、セルべ−ス集積回路にお
いて、制御信号により機能が可変される回路とスタンダ
ードセルによる回路の間の接続を変更するためのセレク
タ回路を有する。

【００３７】本発明においては、複数の機能可変セル
は、ＩＰマクロとして、配置、及び配線されない。本発
明において、複数の機能可変セルは、ＩＰマクロとして
分離して配置、接続されずに、スタンダードセルと同じ
条件で配置、及び配線される。

【００３８】本発明において、半導体集積回路のスタン
ダードセルの配置・配線段階で、機能可変セルの入力信
号線と出力信号線に伝搬する信号の遅延が顧客の仕様あ
るいは将来の仕様変更に沿うように、機能可変セルが、
配置、及び配線される。また本発明において、半導体集
積回路のスタンダードセルの配置・配線段階で、半導体
集積回路の製造時点では、その仕様に影響を及ぼさない
機能可変セルの入力信号線と出力信号線に伝搬する信号
の遅延が、将来の仕様変更に沿うように、機能可変セル
が、配置、及び配線される。

【００３９】本発明において、半導体集積回路に存在す
る複数の機能可変セルにおいて、その機能を変えたり、
あるいはその機能を停止したり、あるいはその機能を活
性化する制御信号を、１つ以上のグループに分割し、そ
れぞれのグループ内にある複数の前記制御信号に与える
データ値を、シリアル転送して与える。

【００４０】本発明において、機能可変セルが、ＡＮＤ
やＮＡＮＤやＯＲやＮＯＲやＥＸＯＲやＥＸＮＯＲなど
の論理演算回路、加算器や減算器や乗算器や除算器など
の算術演算回路、フリップフロップやラッチなどのクロ
ック同期回路、セレクタ回路、メモリ回路の中で２つ以
上の機能のいずれかに、半導体集積回路の内部の制御信
号、あるいは外部から与えられた制御信号により、選択
自在とされる。

【００４１】本発明において、機能可変セルが、複数の
スタンダードセルで構成される。本発明において、機能
可変セルは、マトリックス状またはアレイ状に規則正し
く並べずに、スタンダードセルと混在する形態で、スタ
ンダードセルと同等に配置、配線される。

【００４２】本発明において、機能可変セルを、予め複
数の種類ライブラリに用意しておき、機能可変セルが接
続される回路に応じて適切な機能可変セルが選択され
る。

【００４３】

【発明の実施の形態】本発明の実施の形態について説明
する。まず本発明の概要について説明し、続いて実施例
について説明する。本発明は、半導体集積回路を構成す
る一部のスタンダードセルを、半導体集積回路を製造し
た後に、半導体集積回路の仕様を変更をしたり、半導体
集積回路で見つかったバグを修正するために、半導体集
積回路の内部の制御信号、あるいは外部から与えられた
制御信号で、その機能を変更したり、あるいはその機能
を停止したり、あるいはその機能を活性化することがで
きる機能可変セルで構成する。

【００４４】かかる構成の本発明によれば、半導体集積
回路を製造した後で、半導体集積回路の仕様を変更をし
たり、半導体集積回路で見つかったバグを修正すること
ができる。したがって、例えば１チップに１０００万ト
ランジスタを集積するような半導体集積回路であって
も、その機能が顧客の仕様を満足するかどうかを検証す
る時間を短くすることができる。また、このように短い
検証時間であっても、半導体集積回路を製造しなおす必
要がないため、半導体集積回路のコストの増加を招くこ
とはない。

【００４５】また、本発明においては、・セルライブラリに登録されているスタンダードセルと
機能可変セルを混在して配置、配線する、・機能可変セルを予め複数種類用意し、適用する回路に
よって使い分ける、・機能可変セルをあらかじめマトリックス状またはアレ
イ状に規則正しく並べておくことはしない、・複数の機能可変セルをＩＰマクロとして分離して配
置、接続せずに、スタンダードセルと機能可変セルと
が、同じ条件で、配置、及び配線される、という特徴により、セル間の平均配線長を短くすること
ができる。

【００４６】そして、配線領域を確保するために、機能
可変セルを無駄に消費する、ということが回避され、セ
ル使用率は低下しない。したがって、ある機能を実現す
るために必要とされる面積を縮減することができ、平均
配線長が短くなる。このため、本発明によれば、半導体
集積回路の消費電力の増大や動作速度の低下は回避され
る。

【００４７】また、本発明によれば、同じ機能を実現す
るときに無駄なトランジスタを使ったり、必要なトラン
ジスタの数が多くならない。このため、本発明によれ
ば、半導体集積回路の面積や消費電力が大きくなった
り、動作速度が遅くなる、ということが回避される。

【００４８】また、本発明は、顧客の仕様を記述するハ
ードウエア記述のソースファイルにおいて、半導体集積
回路を製造した後に、半導体集積回路の仕様を変更した
り、半導体集積回路で見つかったバグを修正する箇所
を、半導体集積回路の内部の制御信号、あるいは外部か
ら与えられた制御信号で、その機能を変更したり、ある
いはその機能を停止したり、あるいはその機能を活性化
することができる機能可変セルを用いて論理合成するこ
とを指示しておき、論理合成ツールは、ソースファイル
中のこの指示に基づき、機能可変セルを用いて、論理合
成を行う。

【００４９】本発明によれば、半導体集積回路で実現で
きる機能を増やす目的で、機能可変セルの機能変更でき
る種類の数を少なくすることができる。この場合、個々
の機能可変セルは、セルベースＩＣにおけるスタンダー
ドセルに比べて、複雑な構造とはならず、ある機能を実
現するときに必要な面積は大きくならない。また、本発
明によれば、半導体集積回路の消費電力が大きくなった
り、動作速度が遅くなる、という事態も、回避される。

【００５０】また、本発明は、半導体集積回路の製造時
点では、前記半導体集積回路の仕様には影響しない形態
で複数の機能可変セルを含む。これらの機能可変セル
は、半導体集積回路を製造した後に、半導体集積回路の
仕様を変更をしたり、半導体集積回路で見つかったバグ
を修正するために、半導体集積回路の内部の制御信号、
あるいは外部から与えられた制御信号により、その機能
を変更したり、あるいはその機能を活性化することがで
き、半導体集積回路の仕様を変更あるいは修正すること
ができる。

【００５１】全ての機能可変セルが半導体集積回路の製
造時点で使用されている場合と比べて、前述の半導体集
積回路の製造時点で使用されていない機能可変セルを含
む場合、半導体集積回路の仕様の変更は容易となり、半
導体集積回路で見つかったバグの修正も容易となる。

【００５２】また、本発明においては、半導体集積回路
のスタンダードセルの配置、配線段階で、機能可変セル
の入力信号線と出力信号線に伝搬する信号の遅延を、顧
客の仕様あるいは将来の仕様変更に沿うように、機能可
変セルを配置、配線するようにしてもよい。また、本発
明においては、スタンダードセルの配置、配線段階で、
半導体集積回路の製造時点ではその仕様に影響を及ぼさ
ない機能可変セルの入力信号線と出力信号線に伝搬する
信号の遅延を、将来の仕様変更に沿うように前記機能可
変セルを配置、配線するようにしてもよい。

【００５３】このように、本発明においては、信号の遅
延を予め将来の仕様変更に沿うように配置、配線するこ
とで、半導体集積回路の仕様の変更を容易化し、半導体
集積回路で見つかったバグの修正を容易化している。

【００５４】また、本発明は、半導体集積回路を論理合
成する際に、機能可変セルを用いて、半導体集積回路を
製造した後に、半導体集積回路の仕様を変更をしたり、
半導体集積回路で見つかったバグを修正する手法や手順
を提供し、さらに、この手法を実現するツールに適用す
ることもできる。

【００５５】半導体集積回路の論理合成時に、半導体集
積回路の仕様を変更をしたり、半導体集積回路で見つか
ったバグを修正する方法や手順またはそれを実現するツ
ールを提供しており、半導体集積回路の仕様を変更しや
すくしたり、半導体集積回路で見つかったバグを修正し
やすくなる。

【００５６】また、本発明においては、半導体集積回路
に存在する複数の機能可変セルにおいて、その機能を変
えたり、あるいはその機能を停止したり、あるいはその
機能を活性化する制御信号を、１つ以上のグループに分
割し、それぞれのグループ内にある複数の前記制御信号
に与えるデータ値を、シリアル転送して与えることもで
きる。

【００５７】本発明においては、半導体集積回路の仕様
を変更しやすくしたり、半導体集積回路で見つかったバ
グを修正しやすくするために、半導体集積回路の面積を
増加させたり、消費電力を増加させたり、外部入出力ピ
ン数を増加させたりすることがない。

【００５８】また、本発明においては、機能可変セル
を、複数のスタンダードセルで構成することもできる。
セルライブラリに登録されているスタンダードセルを顧
客の仕様に沿って配置、接続することで仕様を満足しよ
うとする一般的なセルベースＩＣのセルライブラリがあ
ればよく、予め機能可変セルを作る必要がなくなる。勿
論作製された機能可変セルを機能可変セルライブラリに
登録しておき、機能可変セルの論理合成にあたり、機能
可変セルライブラリのセルを選択する構成としてもよい
ことは勿論である。

【００５９】本発明においては、半導体集積回路の仕様
を規定する、ハードウェア記述言語によるハードウェア
記述に基づき、論理合成手段にて論理合成を行う、半導
体集積回路の設計システムにおいて、標準セルライブラ
リと、機能可変セルを予め登録した機能可変セルライブ
ラリと、を備え、論理合成ツールは、半導体集積回路の
ハードウェア記述を解析し、ハードウェア記述に機能可
変セルが指定されている場合、機能可変セルライブラリ
から機能可変セルを選択して論理合成する。その際、論
理合成ツールは、ハードウェア記述を解析し、前記ハー
ドウェア記述に指定される機能可変度のレベル情報が０
の場合、標準セルライブラリからセルを選択し、ハード
ウェア記述に機能可変度のレベル情報が指定されている
場合には、指定された機能可変度のレベルに対応した機
能可変セルを、前記機能可変セルライブラリから機能可
変セルを選択する構成としてもよい。

【００６０】このように、本発明は、スタンダードセル
と、機能可変セルが混在して配置・配線され、機能可変
セルが、必要とされる機能可変度（機能可変度のレベル
が大きくなるにしたがって面積、電力も増大する）にし
たがって決定され、半導体集積回路の製造後に、機能可
変セルの機能の変更、停止、活性化を制御できるように
している。

【００６１】

【実施例】上記した実施の形態についてさらに詳細に説
明すべく、本発明の実施例について図面を参照して説明
する。図１は、本発明の実施の形態の構成（配置）を示
す図である。半導体集積回路１００の上に、セルベース
ＩＣで用いられるスタンダードセル１０１と機能可変セ
ル１０２とが混在して、配置、配線される。すなわち機
能可変セル１０２だけでマトリックス状またはアレイ状
に規則正しく配列されているのではなく、スタンダード
セル１０１だけでマトリックス状またはアレイ状に規則
正しく配列されているのでもなく、スタンダードセル１
０１と機能可変セル１０２とが、互いに混在する形態
で、同等に、配置、配線されている。なお、図１では、
セル間の配線は、簡単のために、省略している。

【００６２】機能可変セル１０２は、半導体集積回路を
製造した後に、半導体集積回路の仕様を変更したり、半
導体集積回路で見つかったバグを修正する部分だけを、
半導体集積回路の内部の制御信号、あるいは半導体集積
回路外部から与えられた制御信号によって、その機能を
変更したり、あるいはその機能を停止したり、あるいは
その機能を活性化することができるような構成とされて
いる。スタンダードセル１０１は、ＮＡＮＤ回路やＮＯ
Ｒ回路など予め決められた単一の機能を果たすものであ
る。

【００６３】半導体集積回路の自動設計を行うＥＤＡ
（Electronic Design Automation）システムにて、半
導体集積回路１００を製造するにあたり、一般に、ま
ず、顧客の仕様を記述しているソースファイルの情報を
基にして、セルライブラリに登録されているスタンダー
ドセルを複数個選び出し、スタンダードセルとスタンダ
ードセル間の接続情報からなるネットリストを得る。こ
のネットリストは、顧客の仕様を満足する機能を実現す
る。このときネットリストは、顧客の仕様を満足する機
能を実現できればよいことから、一意には、決定でき
ず、複数の組み合わせがあり得る。しかし、一般には、
チップ面積の縮減、動作速度の高速化、低消費電力化を
実現するように、決定される。この手続きを「論理合
成」と呼ぶ。

【００６４】次に、ネットリストを基に、半導体集積回
路１００の上に、チップ面積の縮減、動作速度の高速
化、低消費電力化を図るように、ネットリスト上のスタ
ンダードセルを配置し、個々のスタンダードセル間をネ
ットリストに従って配線する。この手続きを「配置・配
線」と呼ぶ。

【００６５】本発明においては、論理合成の手続きにお
いて、ネットリストに、スタンダードセル以外に機能可
変セル１０２を含むことができる。

【００６６】また、配置・配線の手続き段階でも、ネッ
トリスト内のスタンダードセルを、そのスタンダードセ
ルと同等の機能となるように、制御信号で制御された機
能可変セル１０２に置換することもできる。

【００６７】従来のスタンダードセルは、ＮＡＮＤ回路
やＯＲ回路などその機能が一意に決まっている。

【００６８】本発明において、機能可変セル１０２は、・ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＥＸＯＲ、ＥＸＮ
ＯＲ等の論理演算回路、・加算器、減算器、乗算器、除算器等の算術演算回路、・フリップフロップやラッチ等のクロック同期回路、・セレクタ回路、・メモリ回路、のうちの２つ以上の機能のいずれかに、半導体集積回路
の内部の制御信号、あるいは半導体集積回路の外部から
与えられた制御信号によって、選択可能とされる。

【００６９】また、半導体集積回路１００に存在する複
数の機能可変セル１０２は、その機能を変えたり、ある
いはその機能を停止したり、あるいはその機能を活性化
する制御信号を、１つ以上のグループに分割し、それぞ
れのグループ内にある複数の制御信号に与えるデータ値
を、順次、シリアル転送して与えることも可能とされて
いる。

【００７０】図１６は、本発明の一実施例において、チ
ップ内に機能可変セル１０２とスタンダードセル１０１
とが混在して配置される構成において、セル間の配線の
一例を模式的に示す図である。図１６を参照すると、ス
タンダードセル１０１と機能可変セル１０２とは混載し
て互いに接続されている。大きな面積を占有する機能可
変セル１０２を用いる必要がないところでは、小さな面
積を占有するスタンダードセル１０１を用いている。ま
た同じ機能可変セル１０２においても、機能可変の程度
に応じて面積が異なっている。機能可変の程度が高い必
要があるところには、比較的大きな面積を有する機能可
変セル１０２を用い、機能可変の程度が少なくて済むと
ころでは、比較的小さな面積を有する機能可変セル１０
２が用いられる。

【００７１】図２は、本発明の一実施例の機能可変セル
１０２を含む回路構成の一例を示す図である。図２に
は、複数の機能可変セル１０２を、２つのグループに分
割した場合が示されている。すなわち、２つのグループ
は、２つのデータと２つのクロックの系統からなる。フ
リップフロップ回路１０４は、クロック信号の遷移エッ
ジで、データ端子Ｄの信号をサンプルしデータ出力端子
Ｑから出力するＤ型フリップフロップである。端子２２
０から入力されたデータは、端子２２１から入力された
クロック信号に基づき、回路中の第１グループのフリッ
プフロップ回路１０４によって、逐次、シリアルに転送
され、フリップフロップ回路１０４のデータ出力端子Ｑ
に接続される機能可変セル１０２に制御信号として供給
される。端子２２２から入力されたデータは、端子２２
３から入力されたクロック信号に基づき、回路中の第２
グループのフリップフロップ回路１０４によって逐次シ
リアル転送され、フリップフロップ回路１０４のデータ
出力端子Ｑに接続される機能可変セル１０２に制御信号
として入力される。

【００７２】また、半導体集積回路１００は、製造時点
では、半導体集積回路の機能には影響しない複数の機能
可変セルを、論理合成あるいは配置配線の手続きの中で
含ませることもできる。この機能可変セルは、半導体集
積回路を製造した後に、半導体集積回路の仕様を変更を
したり、半導体集積回路で見つかったバグを修正するた
めに、半導体集積回路の内部の制御信号、あるいは半導
体集積回路の外部端子から与えられた制御信号によっ
て、その機能を変更したり、あるいはその機能を活性化
することができ、半導体集積回路の仕様を変更あるいは
修正することができる。

【００７３】本発明と相違して、製造時点で半導体集積
回路の機能には影響しない複数の機能可変セルを含まな
い場合、半導体集積回路の仕様を変更あるいは修正する
ことができる範囲は限られる。

【００７４】また、１つの半導体集積回路１００は、複
数種類の機能可変セル１０２を有することができる。機
能可変セル１０２を、セルライブリ等に予め複数の種類
用意しておき、論理合成あるいは配置配線の手続きで、
機能可変セルが使用される回路に応じて適切な機能可変
セルを選択する。複数種類の機能可変セルを具備するこ
とで、面積の増大を抑えながら、半導体集積回路の仕様
変更、修正が可能な範囲を増大させることができる。

【００７５】図３は、本発明の別の実施例の機能可変セ
ルの構成を示す図である。図３を参照すると、この機能
可変セルは、ルックアップテーブル１０３と、フリップ
フロップ１０４と、セレクタ回路１０５とを備えてい
る。ルックアップテーブル１０３は、第１、第２の入力
信号２０１、２０２を入力し、第１、第２の入力信号２
０１、２０２が予め定めた状態にあるときに、出力信号
２０３をｈｉｇｈ（ハイ）レベルとし、第１、第２の入
力信号２０１、２０２がそれ以外の状態にあるときに
は、出力信号２０３をｌｏｗ（ロー）レベルとする。ル
ックアップテーブル１０３において、その出力信号２０
３をｈｉｇｈレベルとする第１と第２の入力信号２０
１、２０２の組み合わせは、入力される制御信号２０９
によって決定される。

【００７６】フリップフロップ１０４は、データ入力端
子Ｄにルックアップテーブル１０３の出力信号２０３が
接続され、クロック入力端子に入力されるクロック信号
２０４の立ち上がり又は立ち下がりの遷移エッジで、デ
ータ入力端子Ｄに供給される信号２０３の電圧レベルを
サンプルし、データ出力端子Ｑからサンプルしたデータ
を出力信号２０５として出力する。

【００７７】セレクタ回路１０５は、フリップフロップ
１０４のデータ出力端子Ｑから出力される出力信号２０
５と、ルックアップテーブル１０３から出力される出力
信号２０３をそれぞれ第１、第２の入力端子より入力
し、入力される選択制御信号２０８の電圧レベル（ｈｉ
ｇｈ／ｌｏｗレベル）によって、信号２０５と信号２０
３の電圧レベルの一方を選択して出力し、出力信号線２
０７へ伝搬させる。

【００７８】図４は、本発明の別の実施例の機能可変セ
ルの構成を示す図である。図４を参照すると、この機能
可変セルは、ルックアップテーブル１０３と、セレクタ
回路１０６とを備えている。ルックアップテーブル１０
３は、第１、第２の入力信号２０１、２０２を入力し、
第１、第２の入力信号２０１、２０２が予め定めた状態
にあるときに、出力信号２０３をｈｉｇｈ（ハイ）レベ
ルとし、第１、第２の入力信号２０１、２０２がそれ以
外の状態にあるときには、出力信号２０３をｌｏｗ（ロ
ー）レベルとする。ルックアップテーブル１０３におい
て、その出力信号２０３をｈｉｇｈレベルとする第１と
第２の入力信号２０１、２０２の組み合わせは、入力さ
れる制御信号２０９によって決定される。

【００７９】セレクタ回路１０６は、第１の入力信号２
０６と、ルックアップテーブル１０３から出力される出
力信号２０３をそれぞれ第１、第２の入力端子より入力
し、入力される選択制御信号２０８の電圧レベル（ｈｉ
ｇｈ／ｌｏｗレベル）によって、信号２０１と信号２０
３の電圧レベルの一方を選択して出力し、出力信号線２
０７へ伝搬させる。

【００８０】この機能可変セルは、制御信号２０８、２
０９により、その機能を変えることができる。

【００８１】機能可変セルは、図３、図４で示す構成に
限定されるものでなく、多くの組み合わせが適用でき
る。ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＥＸＯＲ、ＥＸ
ＮＯＲなどの論理演算回路や、加算器、減算器、乗算
器、除算器などの算術演算回路、フリップフロップやラ
ッチなどのクロック同期回路、セレクタ回路、メモリ回
路の中で２つ以上の機能のいずれかに、半導体集積回路
の内部の制御信号、あるいは外部から与えられた制御信
号により、選択できるものであればよい。

【００８２】例えば、図４に示した機能可変セルにおい
て、選択制御信号２０８の電圧レベルによって、セレク
タ回路１０６へ入力される入力信号２０１と、セレクタ
回路１０６からの出力信号２０７とが同電位となるよう
に構成しておくことで、この機能可変セルは、第１の入
力信号２０１から出力信号線２０７に、信号が単純に伝
搬する配線として機能する。

【００８３】すなわち、図４に示した機能可変セルは、
半導体集積回路１００の製造時点で、半導体集積回路の
機能には影響しない機能可変セルとして機能できる。

【００８４】この機能可変セルは、半導体集積回路を製
造した後に、半導体集積回路の仕様を変更をしたり、半
導体集積回路で見つかったバグを修正するために、制御
信号２０８の電位レベルを変更することで、その機能を
変更することができる。すなわち、製造後に、半導体集
積回路１００の仕様を、変更あるいは修正することがで
きる。

【００８５】同様にして、図３に示す機能可変セルの例
においても、制御信号２０９によりルックアップテーブ
ル回路１０３を制御し、第１の入力信号２０１と出力信
号２０３が常に同一電圧レベルとなるようにし、第１の
制御信号２０８の電圧レベルによってセレクタ回路１０
５の第２の入力信号２０３と第１の出力信号２０７とを
同電位となるようにしておくことで、この機能可変セル
は、第１の入力信号２０１から出力信号２０７に、信号
が単純に伝搬する配線として機能する。このため、半導
体集積回路１００の製造時点で半導体集積回路の機能に
は影響しない機能可変セルとして機能できる。

【００８６】また、図３、図４に示す構成の機能可変セ
ルにおいて、制御信号２０８と制御信号２０９の電位レ
ベル（ｈｉｇｈ／ｌｏｗレベル）を変更することで、機
能が変更可能とされる。例えばルックアップテーブル１
０３に入力される制御信号２０９の値を変えることで、
ルックアップテーブル１０３の機能が可変される。した
がって、これらの機能可変セルは、半導体集積回路を製
造した後に、半導体集積回路の仕様の変更したり、ある
いは半導体集積回路で見つかったバグの修正を行うこと
ができる。

【００８７】図３、図４に示した構成の機能可変セルで
は、セレクタ回路１０５、１０９により、ルックアップ
テーブル１０３の出力信号と該出力信号をフリップフロ
ップ１０４でサンプリングした信号の一方、ルックアッ
プテーブル１０３の出力信号と入力信号２０１の一方を
選択して出力する構成とされているが、機能可変セル
を、制御信号で機能が可変されるルックアップテーブル
１０３のみで構成してもよいことは勿論である。ルック
アップテーブル１０３に入力する制御信号２０９の値を
変えることで、ルックアップテーブル１０３に入力され
る入力信号と、該入力信号に対するルックアップテーブ
ル１０３の出力信号の対応が可変させることができ、半
導体集積回路の製造後の、半導体集積回路の仕様の変
更、半導体集積回路で見つかったバグの修正に対応する
ことができる。

【００８８】図５は、本発明の別の実施例の構成を示す
図である。図５には、半導体集積回路を製造した後に、
半導体集積回路の仕様を変更をしたり、半導体集積回路
で見つかったバグを修正するための別の実施例として、
機能可変セルとスタンダードセルとを接続した構成の一
例が示されている。図５において、１０７はスタンダー
ドセルよりなる回路網である。第１の入力信号線２１０
と第１の出力信号線２１２に接続される。１０８は、前
記実施例で説明した機能可変セルよりなる回路網であ
り、第１の入力信号線２１０と第２の入力信号線２１４
と、第１の出力信号線２１３に接続される。２入力１出
力のセレクタ回路１０９は、制御信号２０８により、信
号線２１２と信号線２１３のいずれか一方を選択して、
出力信号線２１１に伝搬する。

【００８９】制御信号２０８の電圧レベル（ｈｉｇｈ／
ｌｏｗレベル）によってセレクタ回路１０９に入力され
る信号線２１２の電圧と出力信号線２１１の電圧とが同
電位となるように設定しておくことで、スタンダードセ
ルよりなる回路網１０７が機能し、機能可変セルよりな
る回路網１０８は機能しない（機能は停止する）。

【００９０】そして、制御信号２０８の電位レベルを変
更することで、機能可変セルよりなる回路網１０８が機
能し（機能が活性化する）、スタンダードセルよりなる
回路網１０７は機能しなくなる。すなわち、半導体集積
回路の仕様を変更あるいは修正することができる。

【００９１】一般に、半導体集積回路を製造した後に、
半導体集積回路の仕様を変更をしたり、半導体集積回路
で見つかったバグを修正する必要となる回路は、半導体
集積回路の中の全体の回路の中で、数％にも満たないこ
とが知られている。このような場合、予め変更する可能
性が低いところに、機能可変セルを割り当てると、消費
電力の増大や、動作速度の低下を招く。

【００９２】しかしながら、図５に示した本実施例によ
れば、機能等を変更しない場合の消費電力の増大や動作
速度の低下を防ぐことができる。

【００９３】本発明は、論理合成の手続きにおいて、配
置配線の手続き後においても、機能可変セルの入力信号
線と出力信号線に伝搬する信号の遅延が顧客の仕様ある
いは将来の仕様変更に沿うように機能可変セルを配置、
配線したり、半導体集積回路の製造時点ではその仕様に
影響を及ぼさない機能可変セルの入力信号線と出力信号
線に伝搬する信号の遅延が将来の仕様変更に沿うよう
に、機能可変セルを配置、配線することで、半導体集積
回路の仕様を変更しやすくしたり、半導体集積回路で見
つかったバグを修正しやすくできる。

【００９４】また、本発明は、論理合成の手続きで、機
能可変セルを用いて、半導体集積回路を製造した後に、
半導体集積回路の仕様を変更をしたり、半導体集積回路
で見つかったバグを修正する方法や手順またはそれを実
現するツールを提供することもできる。

【００９５】論理合成の手続きで、半導体集積回路の仕
様を変更をしたり、半導体集積回路で見つかったバグを
修正する方法や手順またはそれを実現するツールを同時
に作成することで、半導体集積回路の仕様を変更しやす
くしたり、半導体集積回路で見つかったバグを修正しや
すくなる。

【００９６】また、本発明においては、機能可変セル
を、複数のスタンダードセルで構成するようにしてもよ
い。この場合、セルライブラリに登録されているスタン
ダードセルを、顧客の仕様に沿って配置、接続すること
で仕様を満足しようとする、一般的なセルベースＩＣの
セルライブラリがあればよく、予め機能可変セルを作る
必要がなくなる。

【００９７】図６は、本発明の一実施例において論理合
成に用いられるソースファイルの一例を示す図である。
図６には、論理合成の手続きにおいて、顧客の仕様を記
述しているソースファイルのどの部分を機能可変セルを
用いて構成するかを指定するための例が示されている。

【００９８】スタンダードセルではなく、機能可変セル
を用いて機能合成する箇所には、該当するソースファイ
ル中の行に、明示的にコメント記号”//”に続いて、コ
メントの内容を予め定めたコード、図６に示す例で
は、”Special Line”が記述されている。

【００９９】図６に示す例では、ａ３＝ｂ１−ｃ２の減
算機能、ｂ２＝ａ２＋ａ４の加算機能は、機能可変セル
で合成される。後の説明で参照される図１５を用いて説
明すると、”Special Line”が記述されて行の機能の論
理合成は、例えば、機能可変セルライブラリが参照さ
れ、選択された機能可変セルを用いて論理合成が行われ
る。

【０１００】機能可変セルを用いて機能合成する箇所が
連続しており、長い場合には、別途予め定めたコードを
用いて、その部分の始まりと終わりを指示するようにし
てもよい。なお、ソースファイル中でどの部分を機能可
変セルを用いて構成するかについて、明示的にソースフ
ァイルに記載することをせず、その代わりに、例えば、
誤りや仕様変更が行われやすい箇所を予め定められた手
順にしたがって自動で判断して、処理するようにしても
よい。

【０１０１】次に、本発明のさらに別の実施例について
説明する。図７は、本発明の別の実施例の機能可変セル
の構成の一例を示す図である。図７を参照すると、この
機能可変セルは、ルックアップテーブル１０３を備えて
いる。図７において、２０１、２０２は入力信号線、２
０７は出力信号線、２０８は、セレクタ回路１０５の選
択を行うための選択制御信号線である。

【０１０２】ルックアップテーブル１０３を構成するル
ックアップテーブル回路１１０は、入力ポートＡ０、Ａ
１と、ルックアップテーブル１０３に供給される制御信
号（制御データ信号）を入力するデータ入力端子ＤＳ
と、ルックアップテーブル１０３に供給される制御信号
をなすクロック信号を入力するクロック入力端子ＤＣ
と、出力ポートＤＯと、を有している。

【０１０３】ルックアップテーブル回路１１０におい
て、２つの入力信号線２０１、２０２の信号がそれぞれ
入力ポートＡ０、Ａ１（２ビットのアドレス信号として
機能）に入力され、出力ポートＤＯから出力信号が出力
される。ルックアップテーブル回路１１０は、端子Ｄ
Ｓ、ＤＣに入力される制御信号２１１、２１２により、
その機能を変更する。

【０１０４】２つの入力信号線２０１、２０２は、標準
セルよりなる基本ゲートをなすＮＡＮＤ回路１０９に入
力される。ＮＡＮＤ回路１０９の出力信号と、ルックア
ップテーブル１０３の出力信号が２入力１出力のセレク
タ回路１０５に入力され、セレクタ回路１０５は選択制
御信号２１０により一方を選択して出力する。

【０１０５】この機能可変セルは、ＮＡＮＤ回路１０９
の出力信号がセレクタ回路１０５で選択される場合、入
力信号線２０１、２０２の論理値のＮＡＮＤ演算結果を
出力信号線２０７から出力する。

【０１０６】一方、セレクタ回路１０５で、ルックアッ
プテーブル１０３の出力信号が選択されると、２つの入
力信号線２０１、２０２の論理値の組合せで規定される
アドレスに保持される値が出力信号線２０７から出力さ
れる。

【０１０７】さらに、ルックアップテーブル１０３の出
力信号がセレクタ回路１０５で選択された場合におい
て、制御信号２１１、２１２の論理値により、入力信号
線２０１、２０２の論理値の組合せに対するルックアッ
プテーブル１０３の出力信号の値を可変させる制御が行
われる。例えば、２つの入力信号線２０１、２０２の論
理値の同一の組合せに対して、制御信号２１１が論理０
のとき（制御クロック信号２１２によってルックアップ
テーブル回路１１０に取り込まれているものとする）
と、制御信号２１１が論理１のとき（制御クロック信号
２１２によってルックアップテーブル回路１１０に取り
込まれているものとする）では、ルックアップテーブル
１０３の出力信号は異なる。

【０１０８】図７に示す機能可変セルにおいて、制御信
号２１１、２１２が機能変更を制御し、機能の停止、活
性化は、制御信号２１０で行う。

【０１０９】図８は、図７のルックアップテーブル１０
３の構成の一例を示す図である。図８（Ａ）を参照する
と、このルックアップテーブルは、Ｋ個のルックアップ
テーブル回路１１１より構成されており、各ルックアッ
プテーブル回路１１１は、ｍ個の入力ポートＡ０〜ｍ−
１にアドレス信号Ａ０〜Ａｍ−１を入力し、それぞれの
出力ポートＤから出力信号Ｄ０〜Ｄｋ−１を出力し、制
御信号をなす制御データ信号ＤＳをデータ入力端子ＤＩ
から入力し、クロック信号ＤＣをクロック入力端子ＣＬ
Ｋから入力する構成とされており、入力信号Ａ０〜Ａｍ
−１に対してｋ個の出力信号Ｄ０〜Ｄｋ−１を出力す
る。

【０１１０】制御データ信号ＤＳは、初段のルックアッ
プテーブル回路１１１のデータ入力端子ＤＩに入力さ
れ、初段のルックアップテーブル回路１１１のデータ出
力端子ＤＯから次段のルックアップテーブル回路１１１
のデータ入力端子ＤＩに順次入力されるという具合に、
与えられたクロック信号ＤＣにより駆動されて、複数段
のルックアップテーブル回路１１１をシリアルに伝送さ
れる。

【０１１１】複数段のルックアップテーブル回路１１１
を伝送される制御データ信号ＤＳを、論理１とするか論
理０とすることで、ルックアップテーブルの機能（入力
信号Ａ０〜Ａｍ−１に対する出力信号Ｄ０〜Ｄｋ−１の
対応）が可変される。すなわち、ｋ本のデータ出力信号
Ｄ０〜Ｄｋ−１の論理値の組合せは、クロック信号ＤＣ
に基づき、シリアルに入力される制御データ信号ＤＳの
パタンによって任意に設定される。

【０１１２】図８（Ｂ）は、図８（Ａ）のルックアップ
テーブル回路１１１の回路構成を示す図である。図８
（Ｂ）を参照すると、ルックアップテーブル回路１１１
は、２ ^ｍ−１段縦続形態に接続され、シフトレジスタを
構成するＤ型フリップフロップ１１２を備え、初段のＤ
型フリップフロップ１１２のデータ入力端子Ｄは、ルッ
クアップテーブル１１１のデータ入力端子ＤＩに接続さ
れ、最後段のＤ型フリップフロップ１１２のデータ出力
端子Ｑは、ルックアップテーブル１１１のデータ出力端
子ＤＯに接続されている。２^ｍ−１段のＤ型フリップフ
ロップ１１２のクロック端子は、ルックアップテーブル
１１１のクロック端子ＣＬＫに共通に接続されており、
２^ｍ−１段のＤ型フリップフロップ１１２のデータ出力
端子Ｑは、セレクタ回路１１４に入力されている。

【０１１３】セレクタ回路１１４は、ルックアップテー
ブル１１１の入力ポートＡ０〜ｍ−１に入力されるｍ本
のアドレスＡ０〜Ａｍ−１を入力してデコードするデコ
ーダ１１３の出力を選択制御信号として入力し、選択さ
れたＤ型フリップフロップ１１２のデータ出力端子Ｑか
らの出力が、出力信号Ｄとして出力される。かかる構成
のルックアップテーブルにおいて、２^ｍ−１段のＤ型フ
リップフロップ１１２にそれぞれ保持されるデータを変
更することで、同一のアドレス入力に対する出力信号の
値が可変させる。

【０１１４】なお、図７のルックアップテーブル１０３
は、図８（Ａ）に示したルックアップテーブル回路１１
１（ただし、入力ポートはＡ０、Ａ１の２つ）を１つ備
え、２ビットのアドレス入力、１ビット出力の構成とし
たものである。

【０１１５】次に、本発明のさらに別の実施例について
説明する。図９は、本発明の別の実施例の機能可変セル
の構成の一例を示す図である。図９において、３１１、
３１２は入力信号線であり、３１６は出力信号線であ
る。入力信号線３１１、３１２は、２入力ＮＡＮＤ回路
３０２（標準セルよりなる論理回路）に入力されるとと
もに、機能可変型の回路ブロック３０１にも入力され、
ＮＡＮＤ回路３０２の出力信号と回路ブロック３０１の
出力信号は２入力１出力のセレクタ回路３０３に入力さ
れ、セレクタ回路３０３で選択された信号が出力信号と
して出力信号線３１６に出力される。機能可変型の回路
ブロック３０１は、入力信号線３１１、３１２をそれぞ
れ入力とする、２入力ＮＡＮＤ回路３０４、２入力ＮＯ
Ｒ回路３０５、２入力排他的否定論理和（ＥＸＮＯＲ）
回路３０６を備え、ＮＡＮＤ回路３０４、ＮＯＲ回路３
０５、ＥＸＮＯＲ回路３０６の出力は３入力１出力のセ
レクタ回路３０７に入力され、セレクタ回路３０７は、
選択制御信号３１８に基づきいずれか１つを選択して出
力する。

【０１１６】セレクタ回路３０７の出力信号３１４と、
出力信号３１４をインバータ３０８で反転した信号とが
２入力１出力のセレクタ回路３０９に入力され、セレク
タ回路３０９は、選択制御信号３１９に基づき、入力さ
れた２つの信号のいずれか一方を選択して出力する。

【０１１７】選択制御信号３１７によってセレクタ回路
３０３が、回路ブロック３０１の出力を選択し、回路ブ
ロック３０１の出力信号線３１６に出力することで、機
能可変型の回路ブロック３０１を活性化させる制御が行
われる。さらに、制御信号３１８により、セレクタ回路
３０７において、ＮＡＮＤ、ＮＯＲ、ＥＸＮＯＲのいず
れか一が選択され、制御信号３１９により、セレクタ回
路３０９において、セレクタ回路３０７の出力又はその
反転信号が選択され、ＮＡＮＤ、ＮＯＲ、ＥＸＮＯＲ、
又は、ＡＮＤ、ＯＲ、ＥＸＯＲのいずれか一が選択さ
れ、機能の変更が行われる。

【０１１８】図９において、信号３１８、３１９が機能
変更を制御し、機能の停止、活性化は、制御信号３１７
で行う。

【０１１９】図１０は、本発明のさらに別の実施例の機
能可変セルの構成を示す図である。図１０において、４
１１、４１２は第１組の入力信号線、４１３、４１４は
第２組の入力信号線、４１５は、出力信号線である。４
ビットの入力信号４１１、４１２を端子Ａ、Ｂから入力
して加算し出力端子Ｏから４ビットの信号を出力する加
算器４０６（キャリー端子Ｃは論理０に固定）を備えて
いる。機能可変型の回路ブロック４０１は、第１組の入
力信号４１１と第２組の入力信号４１３とを入力するセ
レクタ回路４０２と、第１組の入力信号４１２と第２組
の入力信号４１４とを入力するセレクタ回路４０３と、
セレクタ回路４０３の出力（４ビット）と信号４１９の
排他的論理和をとった結果の４ビットを出力するＥＸＯ
Ｒ回路４０４と、セレクタ４０２の出力とＥＸＯＲ回路
４０４の出力を端子Ａ、Ｂから入力して加算し出力端子
Ｏから４ビットの信号を出力する加算器４０５を備えて
いる。

【０１２０】セレクタ回路４０２とセレクタ回路４０３
は、それぞれ、選択制御信号４１７、４１８に基づき、
２つの入力の一方を出力する。

【０１２１】ＥＸＯＲ回路４０４は、制御信号４１９
が、論理０のとき、セレクタ回路４０３の出力（４ビッ
ト）をそのまま加算器４０５のＢ端子に供給し、制御信
号４１９が、論理１のとき、セレクタ回路４０３の出力
の反転信号を加算器４０５のＢ端子に供給する。

【０１２２】加算器４０６の出力と加算器４０４の出力
はセレクタ回路４０７に入力され、セレクタ回路４０７
は制御信号４１６の値に基づき一方を選択出力する。

【０１２３】第１の入力信号の加算器（セレクタ回路４
０７が加算器４０６の出力を選択時）のほか、回路ブロ
ック４０１により、・第１組の入力信号の減算器、・第２組の入力信号の加算器、・第２組の入力信号の減算器、・第１、第２組の入力信号の加算器、・第１、第２組の入力信号の減算器に変更できる。

【０１２４】すなわち、セレクタ回路４０７が機能可変
回路ブロック４０１の出力信号を選択した状態で、回路
ブロック４０１において、セレクタ回路４０２、４０３
で、第１組の入力信号４１１、４１２を選択し、制御信
号４１９を論理１とし、キャリ信号４２０を論理１とす
ることで、第１組の入力信号の減算器となる。

【０１２５】回路ブロック４０１において、セレクタ回
路４０２、４０３で、第２組の入力信号４１３、４１４
を選択し、制御信号４１９を論理１とし、キャリ信号４
２０を論理１とすることで、第２組の入力信号の減算器
となり、制御信号４１９を論理０とし、キャリ信号４２
０を論理０とすることで、第２組の入力信号の加算器と
なる。

【０１２６】回路ブロック４０１において、セレクタ回
路４０２、４０３で、入力信号４１１、４１４を選択す
るか、セレクタ回路４０２、４０３で、入力信号４１
２、４１３を選択し、制御信号４１９を論理０とし、キ
ャリ信号４２０を論理０とすることで、第１、第２組の
２つの入力信号の加算器となり、制御信号４１９を論理
１とし、キャリ信号４２０を論理１とすることで、第
１、第２組の２つの入力信号の減算器となる。

【０１２７】この実施例において、機能可変型の回路ブ
ロック４０１は、例えばＩＰマクロを用いて構成されて
いる。

【０１２８】なお、図１０において、制御信号４１７〜
４２０は、機能可変型セルの機能の変更を制御し、機能
可変型セルの機能の停止、活性化は、制御信号４１６で
行う。制御信号４１６が、セレクタ回路４０７を制御し
て、加算器４０６を選択している場合、機能可変型の回
路ブロック４０１は非活性化されている。

【０１２９】図１１は、本発明のさらに別の実施例の機
能可変セルの構成を示す図である。図１１を参照する
と、この実施例の機能可変セルは、複数本の出力信号線
を有している。５１１、５１２は入力信号線、５１５、
５１６は出力信号線である。５０１は、図７の１０３と
同様のルックアップテーブルであり、制御信号入力端子
ＤＳとクロック端子ＤＣに入力される制御信号５１９、
クロック信号５２０により、入力ポートＡ０、Ａ１に入
力される信号５１１、５１２に対する出力信号の値が可
変とさせる。標準セルよりなる基本ゲートのＮＡＮＤ回
路５０３の出力信号５１３と、ルックアップテーブル５
０１の出力信号５１４とが、２つのセレクタ５０４とセ
レクタ５０５にそれぞれ入力され、セレクタ５０４、５
０５の出力は出力信号線５１５、５１６に接続されてい
る。

【０１３０】かかる構成の本実施例の機能可変セルによ
れば、出力信号線５１５、５１６にそれぞれ接続される
下流の回路（図示されない）のうち、ある回路は機能可
変セルの出力を期待しており、別のある回路は、標準セ
ルの出力（ＮＡＮＤ回路５０３の出力信号５１３）を期
待している場合に対応できる。一方、機能可変回路ブロ
ックの出力信号を用いるか、標準セルの出力信号を用い
るかが選択自在な構成とされていない場合には、出力信
号線に接続する下流の回路は、標準セルから機能可変セ
ルへの切替えが行われた場合、当該下流の回路側でも、
機能変更に対応して、その機能・構成を変える必要が生
じる場合がある。すなわち、例えば上流の機能可変セル
の１箇所の機能変更の影響が、該変更箇所の下流に配置
される回路に波及することになる。

【０１３１】この実施例では、ルックアップテーブル５
０１と標準セルからなる論理回路５０３の出力を選択す
るためのセレクタ回路を複数の出力信号線に対応して備
え、複数の出力信号線にそれぞれ接続される各下流の回
路では、その機能・構成を変えることなく、上流の機能
可変セルの機能変更に対応できる。

【０１３２】図１１において、信号５１９〜５２０が機
能変更を制御し、機能の停止、活性化は、制御信号５１
７、５１８で行う。

【０１３３】図１２は、本発明のさらに別の実施例の機
能可変セルの構成を示す図である。図１２を参照する
と、入力信号線６１１から並列に伝送される複数ビット
の信号（ｎビット）を入力するロジック回路６０２（フ
リップフロップを含む）と、入力信号と出力信号との対
応が可変させるルックアップテーブル６０１と、ロジッ
ク回路６０２の出力信号６１４（Ｋビット）とルックア
ップテーブル６０１の出力信号６１５（Ｋビット）とを
入力し、ｌ本の選択制御信号６１６のそれぞれ値に基づ
き、１方を選択して出力するセレクタ６０４を複数組
（ｌ組）備え、各セレクタ６０４からは、Ｋビットの出
力信号が出力される。

【０１３４】図１２に示す構成では、各セレクタ６０４
では、２入力の１方を対応する選択制御信号に基づき独
立に選択することができる。

【０１３５】ルックアップテーブル６０１を構成するデ
バイス６０２の入力ポートＡ０〜Ａｎ−１には、ｎビッ
トの入力信号６１１が入力され、ｍビットの入力信号６
１３が入力ポートＡｎからＡｍ＋ｎ−１に入力される。
ルックアップテーブル６０１を構成するデバイス６０２
は、図８（Ａ）に示す構成において、各ルックアップテ
ーブル１１１の入力ポートの数をｍ＋ｎとして構成され
る。

【０１３６】この実施例では、ルックアップテーブル６
０１と標準セルからなる論理回路６０２の出力を選択す
るためのセレクタ回路６０４を複数の出力信号線に対応
して備え、複数の出力信号線にそれぞれ接続される各下
流の回路では、その機能・構成を変えることなく、上流
の機能可変セルの機能変更に対応できる。

【０１３７】図１３は、本発明のさらに別の実施例を示
す図である。図１３において、７０１は機能可変の回路
ブロックであり、図３に示した機能可変セルに対応して
いる。すなわち、図１３を参照すると、回路ブロック７
０１は、ルックアップテーブル７０２（図３の１０３に
対応）と、フリップフロップ７０３（図３の１０４に対
応）と、セレクタ回路７０４（図３の１０５に対応）か
らなる。

【０１３８】すなわち、この実施例においては、機能可
変セル内において、入力信号を入力する端子と、セレク
タ回路の入力端子との間に、標準セル７０５と並置され
る機能可変型の回路ブロック７０１が機能可変セルで構
成されている。

【０１３９】図１３を参照すると、この実施例におい
て、ルックアップテーブル回路７０２の入力ポートＡ０
〜Ａｎ−１には、ｎビットの入力信号７１１が入力さ
れ、ｍビットの入力信号７１３が入力ポートＡｎからＡ
ｍ＋ｎ−１に入力される。ルックアップテーブル回路７
０２は、図８（Ａ）に示す構成において、各ルックアッ
プテーブル１１１の入力ポートの数をｍ＋ｎとして構成
される。

【０１４０】ルックアップテーブル回路７０２のＫビッ
ト出力は、Ｋ入力のレジスタ（クロック信号７２０を共
通に入力するＫ個のＤ型フリップフロップよりなる）に
入力され、ルックアップテーブル回路７０２の出力（Ｋ
ビット）とレジスタ７０３の出力（Ｋビット）とがセレ
クタ回路７０４に入力される。

【０１４１】セレクタ回路７０４では、入力される選択
制御信号７２１に基づき、ルックアップテーブル回路７
０２の出力（Ｋビット）とレジスタ７０３の出力（Ｋビ
ット）の一方を選択して出力し、セレクタ回路７０４の
出力７１５は、複数組（ｌ組）のセレクタ回路７０６に
供給される。この実施例では、ルックアップテーブル７
０２と標準セルからなるロジック回路７０５（フリップ
フロップを含む）の出力を選択するためのセレクタ回路
７０６を複数の出力信号線７１２に対応して備えてい
る。

【０１４２】この実施例においても、図１２に示した実
施例と同様、ロジック回路７０５の出力信号７１４と、
機能可変セルから構成される回路ブロック７０１の出力
信号７１５を入力し、選択制御信号７１７の値に基づ
き、入力した２系統の信号の１方を選択するセレクタ回
路７０６を、複数備え、下流の回路に対して、対応する
セレクタ回路７０６の出力がそれぞれ供給される。

【０１４３】図１３において、信号７１８、７１９、７
２０、７２１が、機能可変セルの機能変更を制御し、機
能可変セルの機能の停止、活性化は、制御信号７１７で
行う。

【０１４４】図１４は、本発明のさらに別の実施例の構
成を示す図である。図１４を参照すると、機能可変セル
を２段縦続形態に接続してなるものであり、機能可変セ
ル８０１_１、８０１_２は、同一構成とされ、ともに、図
１３に示した回路ブロック７０１の機能可変セルよりな
る。すなわち、機能可変セル８０１_１、８０１_２におい
て、端子Ｉｎ、Ｉｍに入力される信号８１１、８１３
（８１２、８１４）、端子Ｏｋから出力されるＫビット
の信号８１２（８１５）は、図７の入力信号７１１、７
１３、８１２にそれぞれ対応し、ＤＳ、ＤＣ、ＣＬＫ、
ＳＥＬは、図７のＤＳ、ＤＣ、ＣＬＫ、ＳＥＬに対応し
ている。

【０１４５】機能可変セル８０１_２は、上流の機能可変
セル８０１_１の１つのセレクタ回路７０６の出力信号線
７１２（図１３参照）を、入力信号端子Ｉｎより入力し
ている。この場合、図１３のルックアップテーブル回路
７０２の入力ポートのＡ０〜Ａｍ＋ｎ−１における数ｎ
は、Ｋとなる。このように、機能可変セルを、複数段用
いて論理回路を構成してもよい。

【０１４６】上記した各実施例の機能可変セルにおい
て、機能可変度の低い順から、図９、図７、図１２、図
１３となる。機能可変度の最も低い回路は、機能可変セ
ルを含まない通常の標準セルのみを含む回路で構成され
る。

【０１４７】なお、図７、図９、図１０に示した機能可
変セルでは、機能可変型の回路の出力と、スタンダード
セルからなる論理回路の出力をセレクタ回路で選択して
出力する構成とされているが、上記実施例の変形とし
て、機能可変セルを、制御信号で機能が可変される機能
可変型の回路（図７の１０３、図９の３０１、図１０の
４０１）のみで構成してもよいことは勿論である。かか
る構成において、機能可変型の回路（図７の１０３、図
９の３０１、図１０の４０１）に入力する制御信号の値
を変えることで、機能可変型の回路における入力信号と
出力信号の対応が可変させることができ、半導体集積回
路の製造後の、半導体集積回路の仕様の変更、半導体集
積回路で見つかったバグの修正に対応することができ
る。また、図１１乃至図１３に示した構成の機能可変セ
ルにおいて、機能可変型の回路（図１１の６０１、図１
２の７０１、図１３の７０１）のみで構成し、機能可変
型の回路の出力信号を複数（ｌ個）の出力信号線のそれ
ぞれに分配出力する構成としてもよい。さらに、図７、
図９、図１０〜図１３に示した機能可変セルの変形の一
例として、論理回路を機能可変型の回路で構成し、２つ
の並列配置された機能可変型の回路の出力をセレクタ回
路で選択して出力する構成としてもよい。

【０１４８】次に、本発明に係る機能可変セルを用いて
作製されるＬＳＩを設計するＥＤＡシステムについて説
明する。図１５は、ＬＳＩ設計システムの処理手順の一
例を示す流れ図である。本発明に係る機能可変セルを用
いて作製されるＬＳＩを設計する場合、ＶＨＤＬ、Ｖｅ
ｒｉｌｏｇ等のハードウェア記述言語により規定される
回路の記述（ハードウェア記述文）中に、明示的に、機
能可変度を指定しておく。例えば、図６の"//Special L
ine"（"//"はコメントを示す記号）のあとに、例え
ば、"Level=0"、"Level=1"等の指定が行われる。なお、
そのシンタックスは、"//Special Line Level=1"等に
限定されるものでなく、論理合成ツールに対する機能可
変度の指示が行えるものでありさえすればよく、任意で
ある。

【０１４９】論理合成ツールが参照するセルライブラリ
として、通常のスタンダードセルライブラリ１１に加え
て、本発明の機能可変セルを含む機能可変ライブラリ１
２を用意しておく。

【０１５０】論理合成ツールでは、ハードウェア記述を
解析し（ステップＳ１１）、例えばコメント記号のあと
に指定されている機能可変度が「０」の場合、スタンダ
ードセルライブラリ１１の中から該当セルを検索して論
理合成し（ステップＳ１２）、機能可変度が０でない場
合、スタンダードセルライブラリ１１からのセルに加え
て、機能可変セルを格納した機能可変セルライブラリ１
２から、機能可変度のレベルに応じた機能可変セルを選
択し、それぞれのセル間の接続を決定し（ステップＳ１
３）、その後、通常のセル配置、配線ツールを実行する
（ステップＳ１４）。かかる構成により、既存のハード
ウェア記述言語、論理合成ツール、自動レイアウトツー
ルを用いて、機能可変セルを備えたＬＳＩを設計するこ
とができる。自動レイアウトツールにおいて、機能可変
セルは、スタンダードセルと同じ条件で配置及び配線が
行われる。また、機能可変セルの入力信号線と出力信号
線間信号の伝搬遅延時間が、半導体集積回路の製造後の
機能の変更に適合するように、配置・配線が行われる。

【０１５１】以上本発明を上記実施例に即して説明した
が、本発明は、上記実施例にのみ限定されるものでな
く、特許請求の範囲の各請求項の本発明の範囲内で、当
業者であればなし得るであろう各種変形、修正を含むこ
とは勿論である。

【０１５２】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【０１５３】本発明の第１の効果は、半導体集積回路を
製造した後で、半導体集積回路の仕様を変更をしたり、
半導体集積回路で見つかったバグを修正することができ
る半導体集積回路を提供することができる、ということ
である。

【０１５４】本発明の第２の効果は、前記第１の効果を
得るために、半導体集積回路を製造した後で、半導体集
積回路の仕様を変更をしたり、半導体集積回路で見つか
ったバグを修正することができる機能可変セルを用いて
も、チップ面積増加の割合を抑えることができる、とい
うことである。

【０１５５】本発明の第３の効果は、前記第１の効果を
得るために、半導体集積回路を製造した後で、半導体集
積回路の仕様を変更をしたり、半導体集積回路で見つか
ったバグを修正することができる機能可変セルを用いて
も、消費電力増加の割合を低く抑えることができる、と
いうことである。

【０１５６】本発明の第４の効果は、前記第１の効果を
得るために、半導体集積回路を製造した後で、半導体集
積回路の仕様を変更をしたり、半導体集積回路で見つか
ったバグを修正することができる機能可変セルを用いて
も、動作速度低下の割合を低く抑えることができる、と
いうことである。

【０１５７】本発明の第５の効果は、前記第１の効果を
得るために、半導体集積回路を製造した後で、半導体集
積回路の仕様を変更をしたり、半導体集積回路で見つか
ったバグを修正することができる機能可変セルを用いて
も、機能可変セルのセル使用率を高くすることができ
る、ということである。

【０１５８】上記効果が得られる理由の概要は以下の通
りである。

【０１５９】本発明においては、半導体集積回路上に、
セルベースＩＣで用いられるスタンダードセルと機能可
変セルが同時に集積され、この機能可変セルは、半導体
集積回路の内部の制御信号、あるいは外部から与えられ
た制御信号で、その機能を変更したり、あるいはその機
能を停止したり、あるいはその機能を活性化することが
できる。このため、上記第１の効果が得られる。

【０１６０】また、本発明においては、半導体集積回路
上に、セルベースＩＣで用いられるスタンダードセルと
機能可変セルが混在して配置、配線される。このため従
来の技術とは異なり、半導体集積回路の適材適所に機能
可変セルを用いることができる。つまり、機能可変セル
は、半導体集積回路を製造した後に、半導体集積回路の
仕様を変更したり、半導体集積回路で見つかったバグを
修正する部分(回路)だけ、必要最小限だけ使用できる。
このため、上記第５の効果が得られる。

【０１６１】また、機能可変セルは、スタンダードセル
よりも面積は大きいが、本発明においては、機能可変セ
ルがスタンダードセルと混在して配置、配線されること
と、必要最小限だけ使用されることから、上記第２の効
果が得られる。

【０１６２】また、本発明においては、面積がスタンダ
ードセルよりも大きい機能可変セルの使用数を減らすこ
とができるため、セル間の平均配線長が小さくでき、上
記第３の効果と第４の効果が得られる。

【０１６３】さらに、本発明によれば、標準セルの出力
と活性化した機能可変セルの出力を選択するセレクタを
複数備え、機能可変セルの活性化に対して、機能可変セ
ルの下流の回路を機能変更することなく対応可能として
いる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示す図である。

【図２】本発明の一実施例の半導体集積回路の構成を模
式的に示す図である。

【図３】本発明の一実施例の機能可変セルの構成を示す
図である。

【図４】本発明の他の実施例の機能可変セルの構成を示
す図である。

【図５】本発明の他の実施例における機能可変セルとス
タンダードセルの接続例を示す図である。

【図６】本発明の実施例におけるソースファイル中の機
能可変セルの指定を示す図である。

【図７】本発明の実施例の機能可変セルの構成を示す図
である。

【図８】本発明の他の実施例の機能可変セルの構成を示
す図である。

【図９】本発明のさらに別の実施例の機能可変セルの構
成を示す図である。

【図１０】本発明のさらに別の実施例の機能可変セルの
構成を示す図である。

【図１１】本発明のさらに別の実施例の機能可変セルの
構成を示す図である。

【図１２】本発明のさらに別の実施例の機能可変セルの
構成を示す図である。

【図１３】本発明のさらに別の実施例の機能可変セルの
構成を示す図である。

【図１４】本発明のさらに別の実施例の機能可変セルの
構成を示す図である。

【図１５】本発明の機能可変セルを含むＬＳＩを設計す
るＥＤＡツールの処理を説明するための流れ図である。

【図１６】本発明の一実施例において機能可変セルとス
タンダードセルが混載して配線される様子を模式的に示
す図である。

【符号の説明】

１１標準セルライブラリ１２機能可変セルライブラリ１００半導体集積回路１０１スタンダードセル１０２機能可変セル１０３ルックアップテーブル回路１０４フリップフロップ回路１０５、１０６、１０９セレクタ回路１０７スタンダードセルよりなる回路網１０８機能可変セルよりなる回路網１０９論理回路（標準セル）１１０、１１１ルックアップテーブル回路１１２フリップフロップ１１３デコーダ１１４セレクタ２０１、２０２、２０３、２０４、２０５、２０７、２
０８、２０９、２１０、２１１、２１２、２１３、２１
４、２２０、２２１、２２２、２２３信号線３０１機能可変の回路ブロック３０２論理回路３０４ＮＡＮＤ３０５ＮＯＲ３０６ＥＸＮＯＲ３０７セレクタ回路３０８インバータ３０９セレクタ回路３１１、３１２入力信号線３１３、３１４、３１５信号線３１６出力信号線３１７、３１８、３１９選択制御信号４０１機能可変の回路ブロック４０２セレクタ４０３セレクタ４０３ＥＸＯＲ４０５、４０６加算器４０７セレクタ回路４１１、４１２入力信号線４１５出力信号線４１６、４１７、４１８、４１９、４２０制御信号５０１ルックアップテーブル５０２ルックアップテーブル回路５０３ＮＡＮＤ５０４、５０５セレクタ回路５１１、５１２入力信号線５１３、５１４信号線５１５、５１６出力信号線５１７、５１９、５２０制御信号６０１ルックアップテーブル６０２ルックアップテーブル回路６０３ロジック回路６０４セレクタ回路６１１、６１２入力信号線６１４、６１５信号線６１２出力信号線６１６、６１７、６１９制御信号７０１機能可変の回路ブロック７０２ルックアップテーブル７０３フリップフロップ７０５ロジック回路７０６セレクタ回路７１１、７１３入力信号線７１４、７１５信号線７１２出力信号線７１７、７１８、７１９、７２０、７２１制御信号８０１機能可変セル８１１、８１３、８１４入力信号８１２、８１５出力信号８１５〜８２２制御信号

フロントページの続きＦターム(参考） 5B046 AA08 BA03 KA06 5F038 CA17 CD09 CD10 DF17 EZ09 EZ10 EZ20 5F064 AA02 AA04 BB04 BB05 BB06 BB07 BB12 BB16 BB18 BB19 DD02 DD19 EE02 EE08 EE47 FF02 FF04 FF36 FF46 HH06 HH09 HH11 HH12 5J042 BA01 CA00 CA15 CA24 CA25 CA26 CA27 DA04

Claims

【特許請求の範囲】

【請求項１】標準セルと混在して配置及び配線が行わ
れ、与えられた制御信号により論理機能が可変とされる
機能可変型セルであって、１つ又は複数の入力信号を対応する入力端子より入力
し、１つ又は複数の制御信号を対応する制御端子より入
力し、前記１つの入力信号の値又は複数の入力信号の値
の組合せに対応した出力信号を出力端子から出力し、前
記制御信号の値にしたがって、前記１つの入力信号の値
又は複数の入力信号の値の組合せと前記出力信号の値と
の論理の対応関係が可変される機能可変型の回路を備え
ている、ことを特徴とする機能可変型セル。
【請求項２】標準セルと混在して配置及び配線が行わ
れ、与えられた制御信号により論理機能が可変とされる
機能可変型セルであって、１つ又は複数の入力信号を対応する入力端子より入力
し、１つ又は複数の制御信号を対応する制御端子より入
力し、前記１つの入力信号の値又は複数の入力信号の値
の組合せに対応した出力信号を出力端子から出力し、前
記制御信号の値にしたがって、前記１つの入力信号の値
又は複数の入力信号の値の組合せと前記出力信号の値と
の論理の対応関係が可変される機能可変型の回路と、前記１つ又は複数の入力信号のうちの少なくとも１つ
と、前記機能可変型の回路の出力信号とを、第１及び第
２の入力端子よりそれぞれ入力し、選択制御用の制御信
号を制御端子より入力し、前記選択制御用の制御信号の
値に基づき、前記第１及び第２の入力端子より入力した
信号のうちの一方を、出力端子より出力するセレクタ回
路と、を備えている、ことを特徴とする機能可変型セル。
【請求項３】標準セルと混在して配置及び配線が行わ
れ、与えられた制御信号により論理機能が可変とされる
機能可変型セルであって、１つ又は複数の入力信号を対応する入力端子より入力
し、１つ又は複数の制御信号を対応する制御端子より入
力し、前記１つの入力信号の値又は複数の入力信号の値
の組合せに対応した出力信号を出力端子から出力し、前
記制御信号の値にしたがって、前記１つの入力信号の値
又は複数の入力信号の値の組合せと前記出力信号の値と
の論理の対応関係が可変される機能可変型の回路と、前記機能可変型の回路の出力信号を、データ入力端子よ
り入力し、クロック入力端子に入力されるクロック信号
により、前記データ入力端子に入力される信号をサンプ
ルして出力端子から出力するフリップフロップと、前記機能可変型の回路の出力信号と、前記フリップフロ
ップの出力信号とを、第１及び第２の入力端子よりそれ
ぞれ入力し、選択制御用の制御信号を制御端子より入力
し、前記選択制御用の制御信号の値に基づき、前記第１
及び第２の入力端子より入力した信号のうちの一方を出
力端子より出力するセレクタ回路と、を備えている、ことを特徴とする機能可変型セル。
【請求項４】標準セルと混在して配置及び配線が行わ
れ、与えられた制御信号により論理機能が可変とされる
機能可変型セルであって、第１の入力信号を一の入力端子より入力し、標準セルよ
り構成されている第１の回路網と、前記第１の入力信号を一の入力端子より入力し、第２の
入力信号を他の入力端子より入力し、制御端子に入力さ
れる制御信号に基づき、機能が可変される機能可変セル
を含んで構成されている第２の回路網と、前記第１の回路網と前記第２の回路網の出力信号とを第
１及び第２の入力端子よりそれぞれ入力し、選択制御用
の制御信号を制御端子より入力し、前記選択制御用の制
御信号の値に基づき、前記第１及び第２の入力端子より
入力した信号の一方を出力端子より出力するセレクタ回
路と、を備えている、ことを特徴とする機能可変型セル。
【請求項５】標準セルと混在する形態にて配置及び配線
が行われ、与えられた制御信号により論理機能が可変と
される機能可変型セルであって、１つ又は複数の入力信号を対応する入力端子より入力
し、１つ又は複数の制御信号を対応する制御端子より入
力し、前記１つの入力信号の値又は複数の入力信号の値
の組合せに対応した出力信号を出力端子から出力し、前
記制御信号の値にしたがって、前記１つの入力信号の値
又は複数の入力信号の値の組合せと前記出力信号の値と
の論理の対応関係が可変される機能可変型の回路と、前記１つ又は複数の入力信号を対応する入力端子より入
力し、前記１つ又は複数の入力信号に関して予め定めら
れた所定の論理演算結果である出力信号を出力端子より
出力する論理回路と、前記論理回路からの出力信号と、前記機能可変型の回路
からの出力信号とを、第１及び第２の入力端子よりそれ
ぞれ入力し、選択制御用の制御信号を制御端子より入力
し、前記選択制御用の制御信号の値に基づき、前記第１
及び第２の入力端子より入力した信号のうちの一方を出
力端子より出力するセレクタ回路と、を備えている、ことを特徴とする機能可変型セル。
【請求項６】前記機能可変型の回路が、前記１つの入力
信号の値又は複数の入力信号の値の組合せに対応したア
ドレスに記憶されている信号を取り出し出力信号として
出力するルックアップテーブルよりなり、前記ルックアップテーブルは、前記制御信号の値にした
がって、前記入力信号と出力信号との論理の対応関係が
可変に設定される、ことを特徴とする請求項１、２、
４、５のいずれか一に記載の機能可変型セル。
【請求項７】前記セレクタ回路を複数備え、前記論理回
路から出力される出力信号と前記機能可変型の回路から
出力される出力信号とが、複数の前記セレクタ回路の第
１、第２の入力端子にそれぞれ供給され、複数の前記セ
レクタ回路の出力端子にそれぞれ接続された複数の出力
信号線を有し、複数の前記セレクタ回路で選択された信
号が対応する前記出力信号線よりそれぞれ出力される、
ことを特徴とする請求項２乃至５のいずれか一に記載の
機能可変型セル。
【請求項８】前記機能可変型の回路が、複数段のフリッ
プフロップを縦続接続してなるシフトレジスタを備え、前記シフトレジスタの初段の前記フリップフロップのデ
ータ入力端子には、１つの前記制御信号をなす制御デー
タ信号が入力され、複数段の前記フリップフロップは、
他の前記制御信号をなす制御クロック信号によって駆動
され、初段の前記フリップフロップに入力されたデータ
信号が、後段の前記フリップフロップに伝搬させる構成
とされており、前記シフトレジスタのそれぞれの前記フリップフロップ
の出力信号を入力し、入力される選択制御信号に基づ
き、１つの前記フリップフロップの出力信号を選択して
出力するセレクタと、前記機能可変型の回路に入力される前記入力信号をアド
レス信号として受け取り、前記アドレス信号をデコード
して前記選択制御信号を生成し前記セレクタに出力する
デコーダと、を備えたルックアップテーブル回路を少なくとも１つ備
えている、ことを特徴とする請求項１乃至５のいずれか
一記載の機能可変型セル。
【請求項９】縦続形態に接続された複数段の前記ルック
アップテーブル回路を備え、相隣る２つの段の前記ルックアップテーブル回路につい
て、前段の前記ルックアップテーブル回路の最終段のフ
リップフロップの出力信号が、後段の前記ルックアップ
テーブル回路の初段のフリップフロップのデータ入力端
子に入力され、前記アドレス信号と前記制御クロック信号が、複数の前
記ルックアップテーブル回路に、共通に入力される、こ
とを特徴とする請求項８記載の機能可変型セル。
【請求項１０】請求項１乃至９のいずれか一に記載の機
能可変型セルを備え、入力されるクロック信号により、入力信号をサンプリン
グするフリップフロップ回路を１つ又は複数段縦続形態
に備えており、前記フリップフロップ回路の出力信号が対応する前記機
能可変型セルへ制御信号として入力される構成とされて
いる、半導体集積回路。
【請求項１１】セルライブラリに予め登録されているセ
ルを予め定められた仕様に基づき配置及び配線して構成
される半導体集積回路において、与えられた制御信号に基づき、機能の変更、機能の停
止、及び、機能の活性化のうちの少なくとも１つを制御
する手段を備えた機能可変型セルを有する、ことを特徴
とする半導体集積回路。
【請求項１２】セルライブラリに予め登録されているセ
ルを予め定められた仕様に基づき配置及び配線して構成
される半導体集積回路において、前記半導体集積回路の製造時点では、前記仕様には影響
を与えない機能に設定されている、１又は複数の機能可
変型セルを含み、前記機能可変型セルは、与えられた制御信号に基づき、
機能の変更、機能の停止、及び、機能の活性化のうちの
少なくとも１つを制御する手段を備え、前記半導体集積回路の製造後の仕様の変更、及び／又
は、バグの修正に対応可能とされてなる、ことを特徴と
する半導体集積回路。
【請求項１３】半導体集積回路の製造後における前記半
導体集積回路の仕様変更、及び／又は、前記半導体集積
回路におけるバグの修正に応じて、前記半導体集積回路
内部で生成される制御信号、あるいは、前記半導体集積
回路の外部から与えられる制御信号の値によって、機能
の変更、機能の停止、及び、機能の活性化のうちの少な
くとも１つを制御する手段を備えた機能可変型セルを有
する、ことを特徴とする半導体集積回路。
【請求項１４】前記機能可変型セルが、標準セルと混在
して配置及び配線が行われ、与えられた制御信号により
論理機能が可変とされ、１つ又は複数の入力信号を対応
する入力端子より入力し、１つ又は複数の制御信号を対
応する制御端子より入力し、前記１つの入力信号の値又
は複数の入力信号の値の組合せに対応した出力信号を出
力端子から出力し、前記制御信号の値にしたがって、前
記１つの入力信号の値又は複数の入力信号の値の組合せ
と前記出力信号の値との論理の対応関係が可変される機
能可変型の回路を備えている、ことを特徴とする請求項
１１乃至１３のいずれか一に記載の半導体集積回路。
【請求項１５】前記機能可変セルが、前記制御信号の値
によって機能が可変とされる前記機能可変型の回路の出
力信号と、標準セルからなる論理回路の出力信号とを入
力し、一方を選択して出力するセレクタ回路を有し、前
記セレクタ回路に与える選択制御信号によって、前記機
能可変型セルの機能の停止、及び、機能の活性化が制御
される、ことを特徴とする請求項１４に記載の半導体集
積回路。
【請求項１６】前記機能可変型セルは、標準セルと同じ
条件で、配置、及び配線されている、ことを特徴とする
請求項１１乃至１５のいずれか一に記載の半導体集積回
路。
【請求項１７】前記機能可変型のセルの入力信号線と出
力信号線に伝搬する信号の遅延時間が、製造後の仕様の
変更に適合するように、あらかじめ、前記機能可変型セ
ルが、配置、及び配線されている、ことを特徴とする請
求項１１乃至１６のいずれか一に記載の半導体集積回
路。
【請求項１８】前記半導体集積回路に設けられる複数の
機能可変型セルにおいて、機能の変更、機能の停止、及
び、機能の活性化のうち少なくとも１つを制御する制御
信号が、１又は複数のグループに分割されており、それぞれの前記グループ内にある複数の前記制御信号に
与えるデータ値が、シリアルに転送される、ことを特徴
とする請求項１１乃至１７のいずれか一に記載の半導体
集積回路。
【請求項１９】前記機能可変型セルが、基本ゲートより
なる、論理演算回路、算術演算回路、クロック同期回
路、セレクタ回路、メモリ回路のうち、複数の機能のい
ずれかに、前記制御信号によって選択自在とされてい
る、ことを特徴とする請求項１１乃至１８のいずれか一
に記載の半導体集積回路。
【請求項２０】前記機能可変セルが、複数の標準セルで
構成されている、ことを特徴とする請求項１１乃至１９
のいずれか一に記載の半導体集積回路。
【請求項２１】前記機能可変セルが、マトリックス状ま
たはアレイ状に規則正しく配列されることを要さずに、
標準セルと混在する形態で、配置、及び配線されてい
る、ことを特徴とする請求項１１乃至２０のいずれか一
に記載の半導体集積回路。
【請求項２２】半導体集積回路の仕様を規定する、ハー
ドウェア記述言語によるハードウェア記述に基づき、論
理合成手段にて論理合成を行う、半導体集積回路の設計
システムにおいて、複数種の標準セルを標準セルライブラリとして記憶する
記憶手段と、前記標準セルと混在する形態にて配置及び配線が行わ
れ、与えられた制御信号により、論理機能が可変とされ
る複数種の機能可変型のセルを予め登録した機能可変セ
ルライブラリを記憶する記憶手段と、を備え、前記論理合成手段は、半導体集積回路のハードウェア記
述を入力して解析し、前記ハードウェア記述に機能可変
型のセルが指定されている場合、前記機能可変セルライ
ブラリを参照して該当する機能可変型のセルを選択し論
理合成を行う、ことを特徴とする半導体集積回路の設計
システム。
【請求項２３】前記機能可変セルライブラリに登録され
ている前記機能可変型のセルが、１つ又は複数の入力信号を対応する入力端子より入力
し、１つ又は複数の制御信号を対応する制御端子より入
力し、前記１つの入力信号の値又は複数の入力信号の値
の組合せに対応した出力信号を出力端子から出力し、前
記制御信号の値にしたがって、前記１つの入力信号の値
又は複数の入力信号の値の組合せと前記出力信号の値と
の論理の対応関係が可変される機能可変型の回路を有す
る、ことを特徴とする請求項２２記載の半導体集積回路
の設計システム。
【請求項２４】前記機能可変型のセルが、前記１つ又は
複数の入力信号を対応する入力端子より入力し、前記１
つ又は複数の入力信号に関して予め定められた所定の論
理演算結果である出力信号を出力端子より出力する標準
セルよりなる論理回路と、前記論理回路からの出力信号と、前記機能可変型の回路
からの出力信号とを、第１及び第２の入力端子よりそれ
ぞれ入力し、選択制御用の制御信号を制御端子より入力
し、前記選択制御用の制御信号の値に基づき、前記第１
及び第２の入力端子より入力した信号のうちの一方を出
力端子より出力するセレクタ回路と、を有する、ことを
特徴とする請求項２３記載の半導体集積回路の設計シス
テム。
【請求項２５】前記機能可変型のセルが、前記１つ又は
複数の入力信号のうちの少なくとも１つと、前記機能可
変型の回路の出力信号とを、第１及び第２の入力端子よ
りそれぞれ入力し、選択制御用の制御信号を制御端子よ
り入力し、前記選択制御用の制御信号の値に基づき、前
記第１及び第２の入力端子より入力した信号のうちの一
方を、出力端子より出力するセレクタ回路を有する、こ
とを特徴とする請求項２３記載の半導体集積回路の設計
システム。
【請求項２６】前記機能可変型のセルが、前記機能可変
型の回路の出力信号を、データ入力端子より入力し、ク
ロック入力端子に入力されるクロック信号により、前記
データ入力端子に入力される信号をサンプルして出力端
子から出力するフリップフロップと、前記機能可変型の回路の出力信号と、前記フリップフロ
ップの出力信号とを、第１及び第２の入力端子よりそれ
ぞれ入力し、選択制御用の制御信号を制御端子より入力
し、前記選択制御用の制御信号の値に基づき、前記第１
及び第２の入力端子より入力した信号のうちの一方を出
力端子より出力するセレクタ回路と、を有する、ことを特徴とする請求項２３記載の半導体集
積回路の設計システム。
【請求項２７】前記論理合成手段は、前記ハードウェア
記述を解析し、前記ハードウェア記述に指定される機能
可変度のレベル情報が０の場合には、前記標準セルライ
ブラリから標準セルを選択し、前記ハードウェア記述に
機能可変度のレベル情報が指定されている場合には、指
定された機能可変度のレベルに対応した機能可変型セル
を、前記機能可変セルライブラリから選択する手段を備
えている、ことを特徴とする請求項２２乃至２６のいず
れか一に記載の半導体集積回路の設計システム。
【請求項２８】前記論理合成手段による論理合成結果に
基づき、回路の配置及び配線を行う手段が、前記機能可
変型セルを、標準セルと同じ条件で、配置、及び配線す
る、ことを特徴とする請求項２２乃至２６のいずれか一
に記載の半導体集積回路の設計システム。
【請求項２９】前記配置及び配線を行う手段は、前記機
能可変型のセルの入力信号線と出力信号線に伝搬する信
号の遅延時間が、製造後の仕様の変更に適合するよう
に、前記機能可変型セルの配置、及び配線を行う、こと
を特徴とする請求項２８記載の半導体集積回路の設計シ
ステム。