JP2003297964A - High frequency semiconductor device - Google Patents

High frequency semiconductor device

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JP2003297964A
JP2003297964A JP2002092820A JP2002092820A JP2003297964A JP 2003297964 A JP2003297964 A JP 2003297964A JP 2002092820 A JP2002092820 A JP 2002092820A JP 2002092820 A JP2002092820 A JP 2002092820A JP 2003297964 A JP2003297964 A JP 2003297964A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a small and high performance high frequency semiconductor device in a mounting structure having flip-chip connection. <P>SOLUTION: An assembly substrate 2 has a CPW comprised of an input side signal line 6i, an output side signal line 6o and ground plate which interposes the input side signal line 6i and the output side signal line 6o on the surface. The high frequency semiconductor device is comprised of the assembly substrate 2 and a semiconductor substrate 1 which is flip-chip connected via bumps 3a to 3h by facing a region that a semiconductor active element is formed to the assembly substrate. The frequency semiconductor device has a window part that a metal region of the ground plate 6g is removed on the surface of the assembly substrate. In the window part, a intrinsic high frequency region comprised of an active region of the semiconductor active element, an input electrode and an output electrode is horizontally projected in a vertical direction to the surface of the assembly substrate 2. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明はバンプを用いたフリ
ップチップ接続を持つ高周波半導体装置の構造に係わ
り、特にマイクロ波集積回路（ＭＩＣ）やモノリシック
マイクロ波集積回路（ＭＭＩＣ）等のマイクロ波帯、ミ
リ波帯回路用高周波半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a high frequency semiconductor device having a flip chip connection using bumps, and more particularly to a microwave band such as a microwave integrated circuit (MIC) or a monolithic microwave integrated circuit (MMIC). The present invention relates to a high frequency semiconductor device for millimeter wave band circuits.

【０００２】[0002]

【従来の技術】近年の情報通信分野における急速な需要
の伸びにより、通信回線数を増やすことが急務となって
きている。このため、従来あまり使用されていなかった
マイクロ波、ミリ波帯を使用するシステムの実用化が急
ピッチで進められている。2. Description of the Related Art Due to the rapid growth of demand in the information communication field in recent years, it has become an urgent task to increase the number of communication lines. For this reason, the practical use of a system that uses the microwave and millimeter wave bands, which has not been used so far, is proceeding at a rapid pace.

【０００３】高周波帯無線通信器のＲＦ部は一般的に発
振器、シンセサイザ、変調器、電力増幅器、低雑音増幅
器、復調器、アンテナで構成されている。通信器には、
電気特性が優れていること、小形であることが望まれ
る。高周波回路部の小形化を考える場合、可能な限り必
要な回路を集積して形成すること、即ち、ＭＩＣ化、或
いは、ＭＭＩＣ化することが有効である。The RF section of a high frequency wireless communication device is generally composed of an oscillator, a synthesizer, a modulator, a power amplifier, a low noise amplifier, a demodulator and an antenna. In the communication device,
It is desired that the electrical characteristics are excellent and the size is small. When considering miniaturization of the high-frequency circuit unit, it is effective to integrate necessary circuits as much as possible, that is, MIC or MMIC.

【０００４】回路のＭＭＩＣ化に関しては、半導体集積
化技術の飛躍的な発展に伴って半導体基板上の回路の集
積化が進み、１つの半導体基板内に形成される回路は、
従来の単体能動素子から機器の１つの回路機能を果たす
機能回路ブロックへ、更には、複数の機能回路ブロック
へと集積化度が高くなってきている。ＭＩＣ或いはＭＭ
ＩＣには、高電子移動度トランジスタ（ＨＥＭＴ）、ヘ
テロ接合バイポーラトランジスタ（ＨＢＴ）、ショット
キーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）等
の能動素子と、キャパシタ（Ｃ）、インダクタ（Ｌ）、
抵抗（Ｒ）等の受動素子、及び線路等が形成されてい
る。With regard to the MMIC implementation of circuits, the integration of circuits on a semiconductor substrate has progressed with the rapid development of semiconductor integration technology, and circuits formed on one semiconductor substrate are
The degree of integration is increasing from a conventional single active element to a functional circuit block that fulfills one circuit function of a device, and further to a plurality of functional circuit blocks. MIC or MM
The IC includes active elements such as a high electron mobility transistor (HEMT), a heterojunction bipolar transistor (HBT), a Schottky gate type field effect transistor (MESFET), a capacitor (C), an inductor (L),
Passive elements such as resistors (R), lines, etc. are formed.

【０００５】初期の高周波半導体装置においては、半導
体基板はアセンブリ基板にボンディング・ワイヤで接続
されたフェイスアップマウント構造を採用していた。フ
ェイスアップマウント構造ではアセンブリに必要な面積
が発生し、高周波半導体装置のサイズが大きくなってし
まう。又、ボンディング・ワイヤ間のばらつきにより、
回路特性の公差が大きくなるという問題があった。そこ
で、更なる小形化、高性能化を図る目的でフリップチッ
プ構造を持つ高周波半導体装置が提案された。In early high frequency semiconductor devices, the semiconductor substrate had a face-up mount structure in which it was connected to the assembly substrate by bonding wires. In the face-up mount structure, an area required for assembly is generated, and the size of the high frequency semiconductor device is increased. Also, due to variations between bonding wires,
There is a problem that the tolerance of circuit characteristics becomes large. Therefore, a high frequency semiconductor device having a flip chip structure has been proposed for the purpose of further miniaturization and higher performance.

【０００６】フリップチップ接続構造を持つ従来の高周
波半導体装置を図１６〜図１８に示す。図１６及び図１
７に示すフリップチップ接続構造では、半導体基板１が
アセンブリ基板２にフェイスダウンの向きに、バンプ３
ａ，３ｂ，３ｃ，・・・・・，３ｈを用いてフリップチップ
接続されている。フリップチップ接続は、ボンディング
・ワイヤ接続より、アセンブリ時の位置ずれが小さいた
め、より高性能な回路が実現出来る。又、アセンブリ用
の新たな面積が不要であるため小形な高周波半導体装置
を実現出来る。A conventional high frequency semiconductor device having a flip chip connection structure is shown in FIGS. 16 and 1
In the flip-chip connection structure shown in FIG. 7, the semiconductor substrate 1 faces the assembly substrate 2 face down and the bumps 3
Flip-chip connection is performed using a, 3b, 3c ,. The flip-chip connection has a smaller positional deviation during assembly than the bonding wire connection, so that a higher performance circuit can be realized. Further, since a new area for assembly is unnecessary, a compact high frequency semiconductor device can be realized.

【０００７】半導体基板１の回路形成領域と対向する領
域のアセンブリ基板２主面には、図１６及び図１７に示
すような全面グランドプレート６ｇがあるタイプと、図
１８及び図１９に示すような額縁状に周囲のみグランド
プレート６ｃ，６ｄがあるタイプがある。A type having a full-face ground plate 6g as shown in FIGS. 16 and 17 on the main surface of the assembly substrate 2 in a region facing the circuit formation region of the semiconductor substrate 1 and a type shown in FIGS. There is a type in which ground plates 6c and 6d are provided only on the periphery in a frame shape.

【０００８】[0008]

【発明が解決しようとする課題】図１６及び図１７に示
す全面グランドプレート６ｇがあるタイプは、半導体基
板１上の回路が対向するアセンブリ基板２のグランドプ
レート６ｇの影響を大きく受けるものの、グランドプレ
ート６ｇで電磁界が閉じるため、グランドプレート６ｇ
の影響を考慮に入れて回路の設計をすれば、精度の高い
設計が可能になる。しかし、トランジスタの性能が、対
向するグランドプレート６ｇの影響で対地容量が増える
ために劣化するという問題がある。The type having the full-face ground plate 6g shown in FIGS. 16 and 17 is greatly affected by the ground plate 6g of the assembly substrate 2 facing the circuit on the semiconductor substrate 1, but the ground plate 6g is greatly affected. The electromagnetic field closes at 6g, so the ground plate 6g
If the circuit is designed in consideration of the influence of, the design can be performed with high accuracy. However, there is a problem that the performance of the transistor deteriorates because the ground capacitance increases due to the influence of the opposing ground plate 6g.

【０００９】図１８及び図１９に示す額縁状に周囲のみ
グランドプレート６ｃ，６ｄがあるタイプは、トランジ
スタ対向面には、グランドプレート６ｃ，６ｄが存在し
ないため、図１６及び図１７に示すタイプに比べ、対地
容量の増加に起因するトランジスタの特性劣化を小さく
出来る。しかし、電磁的なシールディング効果が減少す
るので、半導体基板１上の回路面積の大半を占めるトラ
ンジスタ以外の領域が、対向する任意の誘電体層とメタ
ルパターンを持つアセンブリ基板２の影響を大きく受け
てしまうため、回路を高精度に設計することが困難であ
った。The type shown in FIGS. 18 and 19 having the ground plates 6c and 6d only on the periphery thereof is different from the type shown in FIGS. 16 and 17 because the ground plates 6c and 6d do not exist on the transistor facing surface. In comparison, the characteristic deterioration of the transistor due to the increase in the ground capacity can be reduced. However, since the electromagnetic shielding effect is reduced, the region other than the transistor occupying most of the circuit area on the semiconductor substrate 1 is greatly affected by the assembly substrate 2 having an arbitrary dielectric layer and a metal pattern facing each other. Therefore, it is difficult to design the circuit with high accuracy.

【００１０】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、フリップチップ接続を持
つ実装構造において、小形、高性能の高周波半導体装置
を提供することにある。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a small-sized high-performance high-frequency semiconductor device in a mounting structure having a flip-chip connection.

【００１１】[0011]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力側信号線、出力側信号線、グランド
プレートを含むメタル層を表面に有するアセンブリ基板
と、このアセンブリ基板に半導体能動素子の形成された
領域を対向させてフリップチップ接続される半導体基板
とからなる実装構造に関する。即ち、本発明の特徴は、
アセンブリ基板の表面に垂直方向に、半導体能動素子の
活性領域、入力電極、出力電極からなる真性高周波領域
を平行射影した部分の、アセンブリ基板の表面に、メタ
ル領域を除去した窓部を有するグランドプレートが、半
導体基板のグランド用途以外の入出力電極部付近の領域
を除く、半導体基板領域を平行射影した部分に配置され
る高周波半導体装置であることを要旨とする。「窓部」
とは、メタルパターンが無い、いわゆる「メタルパター
ン抜き領域」である。「真性高周波領域」とは、半導体
能動素子の接地電極以外の高周波信号が伝搬する領域で
ある。又、「半導体能動素子」としては、高電子移動度
トランジスタ（ＨＥＭＴ）、ヘテロ接合・バイポーラト
ランジスタ（ＨＢＴ）等のバイポーラトランジスタ（Ｂ
ＪＴ）、ショットキー・ゲート型ＦＥＴ（ＭＥＳＦＥ
Ｔ）や静電誘導トランジスタ（ＳＩＴ）等の種々の高周
波用半導体素子を用いることが可能である。更に、半導
体能動素子の「入力電極」とはエミッタ接地のＢＪＴで
はベース電極及びソース接地のＨＥＭＴ，ＭＥＳＦＥ
Ｔ，ＳＩＴではゲート電極が該当することは勿論であ
る。又、半導体能動素子の「出力電極」とは、エミッタ
接地のＢＪＴではコレクタ電極、ソース接地のＨＥＭ
Ｔ，ＭＥＳＦＥＴ，ＳＩＴにおいてはドレイン電極が該
当する。In order to achieve the above object, the present invention provides an assembly substrate having a metal layer including an input side signal line, an output side signal line, and a ground plate on a surface thereof, and a semiconductor on the assembly substrate. The present invention relates to a mounting structure composed of a semiconductor substrate which is flip-chip connected so that regions in which active elements are formed face each other. That is, the feature of the present invention is that
A ground plate having a window in which the metal region is removed on the surface of the assembly substrate in a portion where the intrinsic high frequency region including the active region of the semiconductor active element, the input electrode, and the output electrode is projected in parallel in the direction perpendicular to the surface of the assembly substrate. Is a high-frequency semiconductor device arranged in a portion obtained by projecting a semiconductor substrate region in parallel, excluding a region in the vicinity of the input / output electrode portion of the semiconductor substrate other than the ground use. "Window"
Is a so-called “metal pattern removed region” where there is no metal pattern. The “intrinsic high frequency region” is a region other than the ground electrode of the semiconductor active element in which a high frequency signal propagates. The "semiconductor active element" is a bipolar transistor (B) such as a high electron mobility transistor (HEMT) or a heterojunction / bipolar transistor (HBT).
JT), Schottky gate type FET (MESFE
It is possible to use various high frequency semiconductor elements such as T) and static induction transistors (SIT). Further, the “input electrode” of the semiconductor active element is a base electrode and a source grounded HEMT, MESFE in the emitter-grounded BJT.
Of course, the gate electrode corresponds to T and SIT. Further, the "output electrode" of the semiconductor active element is a collector electrode and a source-grounded HEM in the emitter-grounded BJT.
The drain electrode corresponds to T, MESFET, and SIT.

【００１２】本発明の特徴に係る高周波半導体装置によ
れば、アセンブリ基板の表面の真性高周波領域として定
義された必要最低限の面積のみがメタルパターンを配置
しない領域として選定され、この必要最低限の面積を除
く領域に、選択的にグランドプレートが形成されてい
る。つまり、半導体基板の真性高周波領域の直下のみを
メタルパターン抜き領域として選定している。したがっ
て、対地容量の増加に起因するトランジスタの特性劣化
を小さく出来、かつ、半導体基板上の真性高周波領域以
外の領域と対向するアセンブリ基板の表面には、グラン
ドプレートがあるため、アセンブリ基板のグランドプレ
ートの影響を考慮に入れて回路の設計をすれば、精度の
高い設計が可能になる。つまり、半導体能動素子の性能
を、実装部のグランドプレートによる寄生的な接地容量
の影響で劣化させること無く、本来の真性の高周波利得
を引き出すことの出来、この結果、小形で高周波特性及
び電気特性の優れた高周波半導体装置の実現が可能にな
る。According to the high frequency semiconductor device of the present invention, only the minimum required area defined as the intrinsic high frequency area on the surface of the assembly substrate is selected as the area where the metal pattern is not disposed, and the minimum required area is selected. A ground plate is selectively formed in the area excluding the area. That is, only the region immediately below the intrinsic high frequency region of the semiconductor substrate is selected as the metal pattern removal region. Therefore, the characteristic deterioration of the transistor due to the increase of the ground capacitance can be reduced, and the ground plate on the surface of the assembly substrate facing the region other than the intrinsic high frequency region on the semiconductor substrate has the ground plate of the assembly substrate. If the circuit is designed in consideration of the influence of, the design can be performed with high accuracy. In other words, the intrinsic intrinsic high frequency gain can be derived without degrading the performance of the semiconductor active element due to the influence of the parasitic ground capacitance due to the ground plate of the mounting section. As a result, the compact high frequency characteristics and electrical characteristics can be obtained. It becomes possible to realize an excellent high frequency semiconductor device.

【００１３】本発明の特徴に係る高周波半導体装置にお
いて、グランドプレートは入力側信号線、出力側信号線
をそれぞれ挟むように配置され、コプレーナ信号線路
（Coplanar Waveguide以下において「ＣＰＷ」と略記す
る。）構成することが可能である。In the high frequency semiconductor device according to the features of the present invention, the ground plates are arranged so as to sandwich the input side signal line and the output side signal line, respectively, and a coplanar signal line (hereinafter abbreviated as "CPW"). It is possible to configure.

【００１４】本発明の特徴に係る高周波半導体装置で
は、窓部の内部において、窓部の内周の一部と窓部の内
周の他の一部とを短絡する帯状配線層を有することが好
ましい。比較的幅の細い帯状配線層を設けることによ
り、窓部の内周の総長よりも、帯状配線層で短絡された
電流通路の総長の方が短くなる。このため、窓部の内周
を周回する電流通路に起因した寄生インダクタンスより
も、短絡された電流通路を通る電流に起因した寄生イン
ダクタンスの方が小さくなり、高周波特性が改善され
る。In the high frequency semiconductor device according to the features of the present invention, a strip-shaped wiring layer that short-circuits a part of the inner periphery of the window and another part of the inner periphery of the window may be provided inside the window. preferable. By providing the strip-shaped wiring layer having a relatively narrow width, the total length of the current path short-circuited in the strip-shaped wiring layer is shorter than the total length of the inner circumference of the window portion. Therefore, the parasitic inductance caused by the current passing through the short-circuited current passage is smaller than the parasitic inductance caused by the current passage circulating around the inner circumference of the window portion, and the high frequency characteristic is improved.

【００１５】又、半導体基板が、真性高周波領域の面積
が異なる複数の半導体能動素子を搭載した場合は、窓部
は特定の半導体能動素子の直下のみに形成され、この特
定の半導体能動素子と比べ真性高周波領域の面積の異な
る他の半導体能動素子の直下には窓部が存在しないよう
な構造が好ましい。例えば、高出力の特定の半導体能動
素子のＲＦ入力電極の面積及びＲＦ出力電極の面積は、
それより前段の比較的小出力の半導体能動素子よりも大
きいので、特定の半導体能動素子の直下のみに窓部を形
成することにより、対地容量となる寄生キャパシタンス
成分が顕著に低減出来、高周波利得を増大させることが
出来る。一方、面積の小さな半導体能動素子の場合は、
半導体能動素子の直下の窓部による寄生キャパシタンス
成分の低減効果は顕著ではない。むしろ、比較的小出力
の半導体能動素子の直下にメタル層が存在することによ
り、電磁的シールド効果が働き、安定した動作が可能に
なる。この様に、本発明の高周波半導体装置において、
アセンブリ基板のグランドプレートは、特定の半導体能
動素子の直下のみに窓部を形成し、他の比較的小出力の
半導体能動素子の直下にはグランドプレートが配置され
た構造とすることにより、精度の高い設計を容易にする
と共に、ＭＭＩＣとしての総合の高周波特性を改善する
ことが出来る。Further, when the semiconductor substrate has a plurality of semiconductor active elements having different areas of the intrinsic high frequency region, the window portion is formed only directly under the specific semiconductor active element, which is different from the specific semiconductor active element. It is preferable to have a structure in which a window does not exist directly under another semiconductor active element having a different intrinsic high frequency area. For example, the area of the RF input electrode and the area of the RF output electrode of a specific high-power semiconductor active device are
Since it is larger than the semiconductor active device of comparatively small output in the preceding stage, by forming the window only under the specific semiconductor active device, the parasitic capacitance component that becomes the ground capacitance can be significantly reduced, and the high frequency gain can be reduced. Can be increased. On the other hand, in the case of a semiconductor active element with a small area,
The effect of reducing the parasitic capacitance component due to the window directly below the semiconductor active element is not remarkable. Rather, the presence of the metal layer immediately below the semiconductor active element having a relatively small output causes an electromagnetic shield effect, which enables stable operation. Thus, in the high frequency semiconductor device of the present invention,
The ground plate of the assembly substrate has a structure in which the window is formed only under the specific semiconductor active element and the ground plate is arranged directly under the other semiconductor active element of relatively small output. The high design can be facilitated and the overall high frequency characteristics of the MMIC can be improved.

【００１６】更に、グランドプレートを入力側グランド
プレートと出力側グランドプレートの独立した領域に分
割するように、窓部が入力側信号線路及び出力側信号線
路の信号伝搬方向と垂直方向にスリット状に拡張形成し
ても良い。入力側グランドプレートと出力側グランドプ
レートの間にスリットを有する構造を用いることによ
り、高周波の接地電流及び信号用電流が流れる領域を半
導体基板の同一水平面のレベルに限定出来る。即ち、信
号線の電流のみでなく入力側グランドプレートから出力
側グランドプレートへ流れる電流も、すべて半導体基板
の接地電極を介して流れる。この結果、複数のレベルで
のパスが混在する３次元構造となることを防げるため、
回路設計を容易に行なうことが出来る利点がある。Further, the window portion is slit-shaped in a direction perpendicular to the signal propagation directions of the input side signal line and the output side signal line so that the ground plate is divided into independent regions of the input side ground plate and the output side ground plate. It may be extended. By using the structure having the slit between the input side ground plate and the output side ground plate, the region where the high frequency ground current and the signal current flow can be limited to the level of the same horizontal plane of the semiconductor substrate. That is, not only the current of the signal line but also the current flowing from the input side ground plate to the output side ground plate also flows through the ground electrode of the semiconductor substrate. As a result, in order to prevent a three-dimensional structure in which paths at multiple levels are mixed,
There is an advantage that the circuit can be easily designed.

【００１７】[0017]

【発明の実施の形態】次に、図面を参照して、半導体能
動素子としては、ＨＥＭＴを例に、本発明の第１〜第４
の実施の形態を説明する。以下の図面の記載において、
同一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、厚みと平面寸法
との関係、各層の厚みの比率等は現実のものとは異なる
ことに留意すべきである。したがって、具体的な厚みや
寸法は以下の説明を参酌して判断すべきものである。又
図面相互間においても互いの寸法の関係や比率が異なる
部分が含まれていることは勿論である。BEST MODE FOR CARRYING OUT THE INVENTION Next, referring to the drawings, a HEMT is used as an example of a semiconductor active element, and the first to fourth aspects of the present invention are described.
An embodiment will be described. In the description of the drawings below,
The same or similar reference numerals are given to the same or similar parts. However, it should be noted that the drawings are schematic and the relationship between the thickness and the plane dimension, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, the specific thickness and dimensions should be determined in consideration of the following description. Also, it is needless to say that the drawings include portions having different dimensional relationships and ratios.

【００１８】（第１の実施の形態）図１及び図２に示す
ように、本発明の第１の実施の形態に係る高周波半導体
装置は、アセンブリ基板２とアセンブリ基板２の第１の
主表面側に搭載された半導体基板１とを少なくとも有す
る実装構造を有する。半導体基板１には、図３に示すよ
うなインターディジタル構造の高周波大電力用のトラン
ジスタ（半導体能動素子）が形成されている。図３に
は、図示を省略しているが、半導体基板１の表面には、
図３に示すインターディジタル構造のトランジスタの他
に他の中電力用のトランジスタ、小電力用のトランジス
タ等の能動素子、伝送線路、整合回路、或いは、その他
の種々の受動素子等を集積化し、ＭＭＩＣとしての構造
を実現しても良い。(First Embodiment) As shown in FIGS. 1 and 2, the high frequency semiconductor device according to the first embodiment of the present invention includes an assembly substrate 2 and a first main surface of the assembly substrate 2. The mounting structure has at least the semiconductor substrate 1 mounted on the side. Transistors (semiconductor active elements) for high frequency and high power having an interdigital structure as shown in FIG. 3 are formed on the semiconductor substrate 1. Although not shown in FIG. 3, on the surface of the semiconductor substrate 1,
In addition to the interdigital structure transistor shown in FIG. 3, other active elements such as medium power transistors, low power transistors, transmission lines, matching circuits, and other various passive elements are integrated to form an MMIC. The structure may be realized.

【００１９】アセンブリ基板２は、図２に示すように、
互いに対向した第１及び第２の主表面を備える平板状の
基板である。図１に示すように、アセンブリ基板２は、
第１の主表面側（以下単に「表面」という。）にメタル
層６ｉ，６ｏ，６ｇを持つ。即ち、アセンブリ基板２の
表面には、一定の線幅を有するストリップ形状の入力側
信号配線６ｉ及び出力側信号配線６ｏが形成されてい
る。そして、入力側信号配線６ｉ及び出力側信号配線６
ｏの両側を挟むようにして、グランドプレート６ｇが配
置されＣＰＷ構造を実現している。入力側信号配線６
ｉ、出力側信号配線６２及びグランドプレート６ｇは、
アセンブリ基板２が半導体基板の場合、金（Ａｕ）やア
ルミニウム（Ａｌ）の薄膜を用いれば良い。アセンブリ
基板２がアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（Ａ
ｌＮ）等のセラミックの場合、ＡｕやＡｌの他タングス
テン（Ｗ）を用いることも可能である。又、アセンブリ
基板２が低温焼成基板（ＬＴＣＣ：Low Tempereture Co
-fired Cermics)の場合は銅（Ｃｕ）を用いることが好
ましい。The assembly substrate 2 is, as shown in FIG.
It is a flat plate-shaped substrate having first and second main surfaces facing each other. As shown in FIG. 1, the assembly substrate 2 is
Metal layers 6i, 6o, 6g are provided on the first main surface side (hereinafter simply referred to as "surface"). That is, on the surface of the assembly substrate 2, strip-shaped input-side signal wirings 6i and output-side signal wirings 6o having a constant line width are formed. Then, the input side signal wiring 6i and the output side signal wiring 6
A ground plate 6g is arranged so as to sandwich both sides of o to realize a CPW structure. Input side signal wiring 6
i, the output side signal wiring 62 and the ground plate 6g are
When the assembly substrate 2 is a semiconductor substrate, a thin film of gold (Au) or aluminum (Al) may be used. The assembly substrate 2 is made of alumina (Al 2 O 3 ), aluminum nitride (A
In the case of ceramics such as 1N), it is possible to use tungsten (W) in addition to Au and Al. In addition, the assembly substrate 2 is a low temperature firing substrate (LTCC: Low Temperture Co
In the case of -fired cermics, it is preferable to use copper (Cu).

【００２０】図１、図２及び図３において、半導体基板
１は砒化ガリウム（ＧａＡｓ）等の半絶縁性半導体基板
であり、その上には能動素子であるＨＥＭＴ（高電子移
動度トランジスタ）等が形成されている。即ち、図３に
示すように、半導体基板１は、入力電極（ゲート電極パ
ッド）４０８及び出力電極（ドレイン電極）４１０を有
する半導体能動素子を備えている。半導体基板１には、
櫛型構造を持つゲート電極（ゲートフィンガー部）４０
９とゲート電極４０９を集合するゲート電極パッド４０
８が形成されている。ゲート電極パッド４０８がトラン
ジスタのＲＦ入力電極になる。図３の平面図には、ゲー
ト幅３００μｍで、総フィンガー数ＮH＝１０本のゲー
トフィンガーが示されている。更に、櫛型構造を持つゲ
ート電極４０９と対向して、櫛型構造のドレイン電極４
１０が配置されている。ドレイン電極４１０の櫛の５本
の歯（フィンガー部）の部分を挟むようにゲート電極４
０９が配置され、ゲート電極４０９を挟んで更に、４本
のストライプ状のソース電極４１１が配置されている。
即ち、櫛型構造のドレイン電極４１０と複数（４本）の
ストライプ状のソース電極４１１とは、インターディジ
タル（交叉指状）に配置され、それぞれの、ドレイン電
極４１０とソース電極４１１との間に細線のゲート電極
４０９が配置されている。ドレイン電極４１０、ソース
電極４１１、及びゲート電極４０９は、活性領域４０５
の内部に配置されている。複数（４本）のストライプ状
のソース電極４１１のそれぞれは、互いにエアーブリッ
ジ３１１，３１２により接続され、エアーブリッジ３１
１，３１２は、平面パターン上、活性領域４０５の外部
に位置するソース電極パッド４１２，４１３に接続され
ている。ソース電極パッド４１２，４１３は、トランジ
スタの接地電極として機能している。ソース電極パッド
４１２，４１３のゲート電極４０９に対向する部分（活
性領域４０５の内部に位置する部分）はストライプ状の
ソース電極４１１と同一の機能をなすので、実質的には
活性領域４０５の内部には、６本のソース電極が存在す
るのと等価である。ゲート電極パッド４０８と同様に、
ドレイン電極４１０の５本の歯（フィンガー部）を集合
する部分（ドレイン電極集合部）も活性領域４０５の外
部に位置する。ドレイン電極集合部４１０がトランジス
タのＲＦ出力電極になる。ゲート電極パッド４０８、ド
レイン電極集合部、及びソース電極パッド４１２，４１
３のそれぞれの上部には、半田ボール等のバンプ３ａ，
３ｂ，３ｃ，・・・・・，３ｈが配置されている。In FIGS. 1, 2 and 3, the semiconductor substrate 1 is a semi-insulating semiconductor substrate such as gallium arsenide (GaAs), on which an active element HEMT (high electron mobility transistor) or the like is provided. Has been formed. That is, as shown in FIG. 3, the semiconductor substrate 1 includes a semiconductor active element having an input electrode (gate electrode pad) 408 and an output electrode (drain electrode) 410. On the semiconductor substrate 1,
Gate electrode (gate finger portion) 40 having a comb structure
9 and the gate electrode 409, the gate electrode pad 40
8 is formed. The gate electrode pad 408 becomes the RF input electrode of the transistor. The plan view of FIG. 3 shows gate fingers having a gate width of 300 μm and a total number of fingers N H = 10. Further, facing the gate electrode 409 having a comb structure, the drain electrode 4 having a comb structure is formed.
Ten are arranged. The gate electrode 4 is sandwiched between the five teeth (finger portions) of the comb of the drain electrode 410.
09, and four stripe-shaped source electrodes 411 are further arranged on both sides of the gate electrode 409.
That is, the comb-shaped drain electrode 410 and the plurality (four) of stripe-shaped source electrodes 411 are arranged in an interdigital manner (interdigitated), and between the drain electrode 410 and the source electrode 411, respectively. A thin line gate electrode 409 is arranged. The drain electrode 410, the source electrode 411, and the gate electrode 409 are the active regions 405.
Is located inside. The plurality (four) of stripe-shaped source electrodes 411 are connected to each other by air bridges 311 and 312, respectively.
1, 312 are connected to the source electrode pads 412 and 413 located outside the active region 405 on the plane pattern. The source electrode pads 412 and 413 function as the ground electrode of the transistor. Portions of the source electrode pads 412 and 413 facing the gate electrode 409 (portions located inside the active region 405) have the same function as that of the stripe-shaped source electrode 411, so that they are substantially located inside the active region 405. Is equivalent to the presence of six source electrodes. Like the gate electrode pad 408,
A portion (drain electrode gathering portion) where the five teeth (finger portions) of the drain electrode 410 are gathered is also located outside the active region 405. The drain electrode assembly 410 serves as the RF output electrode of the transistor. Gate electrode pad 408, drain electrode assembly, and source electrode pads 412, 41
Bumps 3a, such as solder balls, on the top of each
3b, 3c, ..., 3h are arranged.

【００２１】そして、図１及び図２に示すように、半導
体基板１はアセンブリ基板２にバンプ３ａ，３ｂ，３
ｃ，・・・・・，３ｈを用いてフリップチップ接続されてい
る。トランジスタのＲＦ入力電極として機能するゲート
電極パッド４０８と入力側信号配線６ｉの端部とが、バ
ンプ３ａを用いて接続され、ＲＦ出力電極として機能す
るドレイン電極集合部４１０と出力側信号配線６ｏの端
部とがバンプ３ｅを用いて接続されている。フリップチ
ップ接続であるので、半導体基板１の素子形成面（活性
領域）４０５とアセンブリ基板２の表面が向かい合う。
アセンブリ基板２の表面には選択的な窓部５を設けたグ
ランドプレート６ｇが形成されている。即ち、半導体基
板１の活性領域４０５の直下を含む特定の領域にはメタ
ルパターンが無いように、選択的な窓部領域５が設けら
れた構造である。正確には、半導体基板１の活性領域４
０５、入力電極４０８及び出力電極４１０の直下には、
メタルパターンが無く、この窓部領域５以外の領域に、
グランドプレート６ｇが形成されている。活性領域４０
５、入力電極４０８及び出力電極４１０とからなる領域
を、本発明では「真性高周波領域」と定義し、接地電極
４１２，４１３と区別している。そして、トランジスタ
の接地電極として機能しているソース電極パッド４１
２，４１３とグランドプレート６ｇとが、バンプ３ｂ，
３ｃ，３ｄ，３ｆ，３ｇ，３ｈを用いて接続されてい
る。図１に明らかなように、窓部５は、アセンブリ基板
２の表面に垂直方向に、真性高周波領域を平行射影した
部分の、アセンブリ基板２の表面に、形成されている。As shown in FIGS. 1 and 2, the semiconductor substrate 1 has bumps 3a, 3b, 3 on the assembly substrate 2.
.., 3h are flip-chip connected. The gate electrode pad 408 that functions as the RF input electrode of the transistor and the end of the input side signal wiring 6i are connected using the bump 3a, and the drain electrode assembly 410 and the output side signal wiring 6o that function as the RF output electrode. The ends are connected using bumps 3e. Since the flip-chip connection is used, the element formation surface (active region) 405 of the semiconductor substrate 1 and the surface of the assembly substrate 2 face each other.
A ground plate 6g provided with a selective window portion 5 is formed on the surface of the assembly substrate 2. That is, this is a structure in which the selective window region 5 is provided so that there is no metal pattern in a specific region of the semiconductor substrate 1 immediately below the active region 405. To be precise, the active region 4 of the semiconductor substrate 1
05, directly below the input electrode 408 and the output electrode 410,
There is no metal pattern, and in areas other than this window area 5,
A ground plate 6g is formed. Active area 40
In the present invention, a region including the input electrode 408 and the output electrode 410 is defined as “intrinsic high frequency region” and is distinguished from the ground electrodes 412 and 413. The source electrode pad 41 functioning as the ground electrode of the transistor
2, 413 and the ground plate 6g are connected to the bumps 3b,
It is connected using 3c, 3d, 3f, 3g, and 3h. As is apparent from FIG. 1, the window portion 5 is formed on the surface of the assembly substrate 2 in a portion where the intrinsic high frequency region is projected in parallel in the direction perpendicular to the surface of the assembly substrate 2.

【００２２】図１７及び図１８に示した従来の半導体基
板１の活性領域４０５、入力電極４０８及び出力電極４
１０と対向するアセンブリ基板２の表面の領域に全面グ
ランドプレート６ｇがある構造の高周波半導体装置で
は、アセンブリ基板２のグランドプレート６ｇで電磁界
が閉じるため、アセンブリ基板２のグランドプレート６
ｇの影響を考慮に入れて回路の設計をすれば、精度の高
い設計が可能になるものの、トランジスタの性能が、対
向するアセンブリ基板２のグランドプレート６ｇの影響
で対地容量が増えるために劣化するという問題があっ
た。The active region 405, the input electrode 408, and the output electrode 4 of the conventional semiconductor substrate 1 shown in FIGS.
In the high-frequency semiconductor device having a structure in which the entire surface of the assembly substrate 2 is opposed to the ground plate 6g, the electromagnetic field is closed by the ground plate 6g of the assembly substrate 2.
If a circuit is designed in consideration of the influence of g, a highly accurate design is possible, but the performance of the transistor deteriorates because the ground capacitance increases due to the influence of the ground plate 6g of the opposing assembly substrate 2. There was a problem.

【００２３】一方、図１９及び図２０に示した従来の半
導体基板１の活性領域４０５、入力電極４０８、出力電
極４１０、接地電極４１２，４１３と対向するアセンブ
リ基板２の表面の領域のメタルパターンをすべて削除
し、額縁状に周囲のみグランドプレート６ｇがある構造
を持つ高周波半導体装置では、トランジスタ対向面のグ
ランドプレート６ｇの影響が無いため、図１７及び図１
８に示した構造に比べ、対地容量の増加に起因するトラ
ンジスタの特性劣化を小さく出来るものの、半導体基板
１上の回路面積の大半を占めるトランジスタ以外の領域
が対向する任意の誘電体層とメタルパターンを持つアセ
ンブリ基板２の影響を大きく受け、回路を高精度に設計
することが困難であった。On the other hand, the metal pattern of the surface region of the assembly substrate 2 facing the active region 405, the input electrode 408, the output electrode 410, and the ground electrodes 412 and 413 of the conventional semiconductor substrate 1 shown in FIGS. In the high frequency semiconductor device having a structure in which all are removed and only the periphery has a ground plate 6g in the frame shape, there is no influence of the ground plate 6g on the transistor facing surface.
Although the characteristic deterioration of the transistor due to the increase in the ground capacitance can be reduced as compared with the structure shown in FIG. 8, any dielectric layer and metal pattern in which regions other than the transistor occupying most of the circuit area on the semiconductor substrate 1 face each other. It was difficult to design the circuit with high accuracy because it was greatly affected by the assembly substrate 2 having.

【００２４】これに対し、本発明の高周波半導体装置の
実装構造では、アセンブリ基板２の表面の「真性高周波
領域」として定義された必要最低限の面積のみがメタル
パターンを配置しない領域として選定され、この必要最
低限の面積を除く領域に、選択的にグランドプレート６
ｇが形成されている。つまり、半導体基板１の活性領域
４０５、入力電極４０８及び出力電極４１０の直下のみ
をメタルパターン抜き領域として選定している。したが
って、対地容量の増加に起因するトランジスタの特性劣
化を小さく出来、かつ、半導体能動素子の接地電極を短
い距離でアセンブリ基板のグランドに接続出来るため接
地電極と真のグランドの間の不要な寄生インダクタを低
減出来る。加えて、半導体基板１上の活性領域４０５、
入力電極４０８及び出力電極４１０の以外の領域と対向
するアセンブリ基板２の表面には、グランドプレート６
ｇがあるため、アセンブリ基板２のグランドプレート６
ｇの影響を考慮に入れて回路の設計をすれば、精度の高
い設計が可能になる。したがって、小形で電気特性の優
れた高周波半導体装置の実現が可能になる。On the other hand, in the mounting structure of the high frequency semiconductor device of the present invention, only the minimum necessary area defined as the “intrinsic high frequency area” of the surface of the assembly substrate 2 is selected as the area where the metal pattern is not arranged, In the area excluding this minimum necessary area, the ground plate 6 is selectively
g is formed. That is, only the area directly below the active region 405, the input electrode 408, and the output electrode 410 of the semiconductor substrate 1 is selected as the metal pattern removal region. Therefore, the characteristic deterioration of the transistor due to the increase of the ground capacitance can be reduced, and the ground electrode of the semiconductor active element can be connected to the ground of the assembly substrate in a short distance, so that an unnecessary parasitic inductor between the ground electrode and the true ground can be obtained. Can be reduced. In addition, the active region 405 on the semiconductor substrate 1,
On the surface of the assembly substrate 2 facing the area other than the input electrode 408 and the output electrode 410, the ground plate 6 is formed.
g, the ground plate 6 of the assembly substrate 2
If the circuit is designed in consideration of the influence of g, highly accurate design becomes possible. Therefore, it is possible to realize a small-sized high frequency semiconductor device having excellent electrical characteristics.

【００２５】図４は、ミリ波帯のネットワークアナライ
ザを用い、図１及び図２に示すゲート幅３００μｍのＨ
ＥＭＴを搭載した本発明の高周波半導体装置のＳパラメ
ータを測定し、このＳパラメータの測定から計算される
最大有能利得（ＭＡＧ）を、ゲート幅３００μｍのＨＥ
ＭＴを搭載した従来技術と比較して示す図である。図４
に示すように、ＭＡＧは高周波側で従来技術よりも大き
いことが分かる。周知のように、ＭＡＧは、安定化係数
K（Rollett stability factor K）が１より大きい場合
に定義される。安定化係数K＜１の場合には、最大安定
利得（ＭＳＧ）が用いられる。図示を省略しているが、
ＭＳＧも同様に、高周波側で従来技術よりも大きくな
る。FIG. 4 is a schematic diagram of a millimeter-wave band network analyzer, which has an H-width of 300 μm as shown in FIGS. 1 and 2.
The S parameter of the high-frequency semiconductor device of the present invention equipped with the EMT is measured, and the maximum effective gain (MAG) calculated from the measurement of the S parameter is calculated as HE for a gate width of 300 μm.
It is a figure shown in comparison with the prior art which mounts MT. Figure 4
As shown in, the MAG is found to be larger on the high frequency side than in the prior art. As is well known, MAG is a stabilization factor.
It is defined when K (Rollett stability factor K) is larger than 1. If the stabilization factor K <1, the maximum stable gain (MSG) is used. Although illustration is omitted,
The MSG also becomes larger on the high frequency side than in the prior art.

【００２６】図５〜図９は、図１及び図２に示した本発
明の第１の実施の形態に係る高周波半導体装置の製造方
法を説明する断面図で、ＨＥＭＴに用いられる積層構造
ウエハを示したものである。5 to 9 are cross-sectional views for explaining the method of manufacturing the high frequency semiconductor device according to the first embodiment of the present invention shown in FIGS. 1 and 2, showing a laminated structure wafer used for HEMT. It is shown.

【００２７】（ａ）まず、図５に示したように半絶縁性
ＧａＡｓ等の半導体基板（半導体ウエハ）２１の上にｎ
型バッファ層２２、ｎ型チャネル層２３、ｎ−型スペー
サ層２４、ｎ型電子供給層２５、ｎ型ショットキーコン
タクト層２６、ｎ＋型オーミックコンタクト層２７をＭ
ＯＣＶＤ法、ＭＢＥ法等により連続的に順次エピタキシ
ャル成長する。ｎ型チャネル層２３は故意には不純物が
添加されていない、いわゆる「アンドーブ層」である。
電子供給層２５から電子が供給されて、ｎ型チャネル層
２３に２次元電子ガスが形成される。(A) First, as shown in FIG. 5, n is placed on a semiconductor substrate (semiconductor wafer) 21 such as semi-insulating GaAs.
The type buffer layer 22, the n-type channel layer 23, the n − type spacer layer 24, the n type electron supply layer 25, the n type Schottky contact layer 26, and the n + type ohmic contact layer 27 are M.
Epitaxial growth is continuously and sequentially performed by the OCVD method, the MBE method, or the like. The n-type channel layer 23 is a so-called “andove layer” in which impurities are not intentionally added.
Electrons are supplied from the electron supply layer 25 to form a two-dimensional electron gas in the n-type channel layer 23.

【００２８】（ｂ）図示を省略しているが、エピタキシ
ャル成長層２２〜２７の図１及び図２に示す活性領域４
０５の予定領域以外の部分を反応性イオンエッチング
（ＲＩＥ）により半導体基板２１が露出するまでエッチ
ングして素子分離溝を形成し、この素子分離溝内を素子
分離絶縁膜で埋め込んで素子分離領域を形成する。素子
分離領域で周囲を囲まれた範囲が活性領域４０５にな
る。なお、素子分離領域はプロトン照射により、エピタ
キシャル成長層２２〜２７を高抵抗領域にして、形成し
ても良い。この後、フォトレジスト膜をスピン塗布し、
所定のマスクを用いて露光・現像することにより、ｎ＋
型オーミックコンタクト層２７の上部の所定の部分のみ
に複数のストライプ状の開口部を有するパタ−ンを形成
する。そして、このフォトレジスト膜を下地に、Ａｕ−
Ｇｅ／Ｎｉ／Ａｕ等のメタル材料を蒸着する。その後、
このフォトレジスト膜を剥離する。即ち、いわゆるリフ
トオフ法により、図５のように、複数のソース領域予定
領域に複数のソース電極４１１を、複数のドレイン領域
予定領域に複数のドレイン電極４１０を、インターディ
ジタルに形成する。(B) Although not shown, the active regions 4 of the epitaxial growth layers 22 to 27 shown in FIGS.
A portion other than the planned region of 05 is etched by reactive ion etching (RIE) until the semiconductor substrate 21 is exposed to form an element isolation groove, and the element isolation groove is filled with an element isolation insulating film to form an element isolation region. Form. A region surrounded by the element isolation region becomes an active region 405. The element isolation region may be formed by irradiating protons to make the epitaxial growth layers 22 to 27 into high resistance regions. After this, spin coat a photoresist film,
By exposing and developing using a predetermined mask, n +
A pattern having a plurality of stripe-shaped openings is formed only in a predetermined portion on the upper surface of the ohmic contact layer 27. Then, using this photoresist film as a base, Au-
A metal material such as Ge / Ni / Au is deposited. afterwards,
This photoresist film is peeled off. That is, by so-called lift-off method, as shown in FIG. 5, a plurality of source electrodes 411 are formed in a plurality of planned source regions, and a plurality of drain electrodes 410 are formed in a plurality of planned drain regions in an interdigital manner.

【００２９】（ｃ）続いて、ゲート領域予定領域に開口
を持つフォトレジスト・パターンを形成し、このフォト
レジスト・パターンを用いてゲート領域のオーミックコ
ンタクト層２７をエッチングし、ショットキーコンタク
ト層２６を露出させる。そして、フォトレジスト膜をス
ピン塗布し、所定のマスクを用いて露光・現像すること
により、露出したショットキーコンタクト層２６の上部
の所定の部分のみに細線状の開口部を有するパタ−ンを
形成する。そして、このフォトレジスト膜を下地に、Ｔ
ｉ／Ｐｔ／Ａｕ等のゲート電極材料を蒸着する。その
後、このフォトレジスト膜を剥離するリフトオフ加工を
して、図６に示すような断面形状がＴ型のゲート電極４
０９を形成する。(C) Subsequently, a photoresist pattern having an opening in the intended gate region is formed, and the ohmic contact layer 27 in the gate region is etched using this photoresist pattern to form the Schottky contact layer 26. Expose. Then, a photoresist film is spin-coated and exposed and developed using a predetermined mask to form a pattern having fine line-shaped openings only in a predetermined portion above the exposed Schottky contact layer 26. To do. Then, using this photoresist film as a base, T
A gate electrode material such as i / Pt / Au is deposited. After that, lift-off processing for peeling off the photoresist film is performed to form a gate electrode 4 having a T-shaped cross section as shown in FIG.
09 is formed.

【００３０】（ｄ）次に、ソース電極４１１、ドレイン
電極４１０、ゲート電極４０９の上部に低温ＣＶＤ（Ｌ
ＴＣＶＤ）で酸化膜（ＳｉＯ２膜）２８を堆積し、図７
に示すように化学的機械研磨（ＣＭＰ）で、表面を平坦
化する。その後、酸化膜２８の上に、フォトレジスト膜
をコーティングし、所定のマスクを用いて露光・現像す
ることにより、ソース電極４１１の上部に開口部を有す
るフォトレジスト膜のマスクを形成する。そして、この
フォトレジスト膜のマスクを用いて、ソース電極４１１
の上部の酸化膜２８をＲＩＥで選択的に除去し、ソース
コンタクトホールを開口する。ソースコンタクトホール
を開口に用いたフォトレジスト膜を除去後、更に新たな
フォトレジスト膜を酸化膜２８の上に、コーティング
し、所定のマスクを用いて露光・現像することにより、
エアーブリッジ形成予定領域に開口部を有するパタ−ン
を形成する。そして、このフォトレジスト膜を下地にし
て、Ａｕ等のメタル材料を蒸着し、リフトオフ法によ
り、図３６に示すようにエアーブリッジ３１１（３１
２）の配線パターンを形成する。(D) Next, low temperature CVD (L) is performed on the source electrode 411, the drain electrode 410, and the gate electrode 409.
An oxide film (SiO 2 film) 28 is deposited by TCVD, and
The surface is planarized by chemical mechanical polishing (CMP) as shown in FIG. Then, a photoresist film is coated on the oxide film 28, and exposed and developed using a predetermined mask to form a photoresist film mask having an opening above the source electrode 411. Then, using the mask of the photoresist film, the source electrode 411
The oxide film 28 above is selectively removed by RIE to open a source contact hole. After removing the photoresist film using the source contact hole as an opening, a new photoresist film is coated on the oxide film 28, and exposed and developed by using a predetermined mask.
A pattern having an opening is formed in the area where the air bridge is to be formed. Then, using this photoresist film as a base, a metal material such as Au is vapor-deposited, and the air bridge 311 (31
The wiring pattern of 2) is formed.

【００３１】（ｅ）その後、酸化膜２８を緩衝フッ酸溶
液等の酸化膜エッチング液で除去すれば、図９に示すよ
うに、半導体基板１エアーブリッジ３１１（３１２）の
配線パターンが完成する。この後、所定のダイシングラ
インに沿って、半導体ウエハを切断すれば、同一工程
で、半導体基板１とが用意される。(E) After that, the oxide film 28 is removed by an oxide film etching solution such as a buffered hydrofluoric acid solution to complete the wiring pattern of the semiconductor substrate 1 air bridge 311 (312) as shown in FIG. After that, if the semiconductor wafer is cut along a predetermined dicing line, the semiconductor substrate 1 is prepared in the same step.

【００３２】（ｆ）この後、アセンブリ基板２のグラン
ドプレート」６ｇの上のバンプパッドとなる位置にそれ
ぞれ、バンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈを配置す
る。そして、このバンプ３ａ，３ｂ，３ｃ，・・・・・，３
ｈと、半導体基板１のゲート電極パッド４０８、ドレイ
ン電極４１０、及びソース電極パッド４１２，４１３の
それぞれの位置を合わせる。この後熱処理をし、半導体
基板１とアセンブリ基板２とを、バンプ３ａ，３ｂ，３
ｃ，・・・・・，３ｈを用いて接続すれば、図１及び図２に
示す本発明の第１の実施の形態に係る高周波半導体装置
が完成する。(F) Thereafter, the bumps 3a, 3b, 3c, ..., 3h are arranged at the positions to be the bump pads on the "ground plate" 6g of the assembly substrate 2, respectively. The bumps 3a, 3b, 3c, ..., 3
The positions of the gate electrode pad 408, the drain electrode 410, and the source electrode pad 412, 413 of the semiconductor substrate 1 are aligned with h. After this, heat treatment is performed to separate the semiconductor substrate 1 and the assembly substrate 2 from each other by the bumps 3a, 3b, 3
.., 3h, the high frequency semiconductor device according to the first embodiment of the present invention shown in FIGS. 1 and 2 is completed.

【００３３】以上、個別半導体素子としてのインターデ
ィジタル構造のＨＥＭＴを例にとり、第１の実施の形態
に係る高周波半導体装の製造方法を説明したが、良く知
られた方法で伝送線路等を一連の工程中において形成す
ることにより、ＭＭＩＣ等の集積化構造の半導体基板１
を製造することが出来ることは容易に理解出来るであろ
う。The manufacturing method of the high frequency semiconductor device according to the first embodiment has been described above by taking the HEMT having an interdigital structure as an individual semiconductor element as an example. The semiconductor substrate 1 having an integrated structure such as an MMIC by being formed in the process
It can be easily understood that the can be manufactured.

【００３４】（第２の実施の形態）図１０に示す本発明
の第２の実施の形態に係わる高周波半導体装置のアセン
ブリ基板２は、矩形（長方形）のメタルパターン抜き領
域の４つの頂点を含むように、幅５μｍ〜５０μｍ程度
の４本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７
ｄが形成されている。即ち、図１０に示すように、４本
の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄは、
窓部５の内部において、窓部５の内周の一部と窓部５の
内周の他の一部とを短絡するように設けられている。４
本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄの
幅は、アセンブリ基板２のグランドプレート６ｇが、蒸
着やスパッタリング法で形成された０．５μｍ〜４μｍ
程度の薄膜であれば、５〜１５μｍ、好ましくは８〜１
２μｍ程度に選べば良い。一方、メッキ等により１０μ
ｍ程度に厚いグランドプレート６ｇが用いられている場
合や、アセンブリ基板２がセラミックや低温焼成基板の
場合のような厚さ１８μｍ程度のＣｕ薄膜等が用いられ
ている場合は、斜め配線（帯状配線層）７ａ，７ｂ，７
ｃ，７ｄの幅は３０〜５０μｍ程度に選べば良い。(Second Embodiment) An assembly substrate 2 of a high-frequency semiconductor device according to a second embodiment of the present invention shown in FIG. 10 includes four apexes of a rectangular (rectangular) metal pattern removal region. As described above, the four diagonal wirings (strip-shaped wiring layers) 7a, 7b, 7c, 7 having a width of about 5 μm to 50 μm
d is formed. That is, as shown in FIG. 10, the four diagonal wirings (strip-shaped wiring layers) 7a, 7b, 7c, 7d are
Inside the window 5, it is provided so as to short-circuit a part of the inner circumference of the window 5 and another part of the inner circumference of the window 5. Four
The width of the diagonal wirings (strip-shaped wiring layers) 7a, 7b, 7c, 7d of the book is 0.5 μm to 4 μm when the ground plate 6g of the assembly substrate 2 is formed by vapor deposition or sputtering.
If it is a thin film of about 5 to 15 μm, preferably 8 to 1
It may be selected to about 2 μm. On the other hand, 10μ due to plating, etc.
When a ground plate 6g having a thickness of about m is used, or when a Cu thin film having a thickness of about 18 μm is used as the assembly substrate 2 is a ceramic or a low temperature firing substrate, the diagonal wiring (belt-shaped wiring) Layers) 7a, 7b, 7
The widths of c and 7d may be selected to be about 30 to 50 μm.

【００３５】図１と同様に、グランドプレート６ｇ上に
バンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈが配置され、こ
のバンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈを介して、半
導体基板１の表面のトランジスタ（半導体能動素子）の
接地電極とアセンブリ基板２のグランドプレート６ｇを
接続する。トランジスタの構造は、図３と同様であり、
図示を省略する。Similar to FIG. 1, the bumps 3a, 3b, 3c, ..., 3h are arranged on the ground plate 6g, and the bumps 3a, 3b, 3c ,. , The ground electrode of the transistor (semiconductor active element) on the surface of the semiconductor substrate 1 and the ground plate 6g of the assembly substrate 2 are connected. The structure of the transistor is similar to that of FIG.
Illustration is omitted.

【００３６】トランジスタのＲＦ入力電極として機能す
るゲート電極パッド４０８と入力側信号配線６ｉの端部
とが、バンプ３ａを用いて接続され、ＲＦ出力電極とし
て機能するドレイン電極集合部４１０とがバンプ３ｅを
用いて接続されている。更に、トランジスタの接地電極
として機能しているソース電極パッド４１２，４１３と
グランドプレート６ｇとが、バンプ３ｂ，３ｃ，３ｄ，
３ｆ，３ｇ，３ｈを用いて接続されている。The gate electrode pad 408 functioning as the RF input electrode of the transistor and the end of the input side signal wiring 6i are connected using the bump 3a, and the drain electrode collecting part 410 functioning as the RF output electrode is connected to the bump 3e. Are connected using. Further, the source electrode pads 412 and 413 functioning as the ground electrodes of the transistors and the ground plate 6g are connected to the bumps 3b, 3c, 3d,
They are connected using 3f, 3g and 3h.

【００３７】４本の斜め配線（帯状配線層）７ａ，７
ｂ，７ｃ，７ｄは、それぞれ「真性高周波領域」を平行
射影した長方形のメタルパターン抜き領域の頂点を頂点
とする直角３角形の斜辺であり、図１に示す長方形の各
辺の長さの総計よりも、斜め配線（帯状配線層）７ａ，
７ｂ，７ｃ，７ｄからなる菱形の斜辺の総計の方が短
い。即ち、図１に示す長方形の各辺を迂回して流れる電
流に起因した寄生インダクタンスよりも、斜め配線（帯
状配線層）７ａ，７ｂ，７ｃ，７ｄからなる菱形の斜辺
を迂回する電流に起因したインダクタンスの方が小さ
い。Four oblique wirings (strip-shaped wiring layers) 7a, 7
b, 7c and 7d are hypotenuses of a right angled triangle having the vertices of the vertices of the rectangular metal pattern extraction region obtained by parallel projection of the “intrinsic high frequency region”, and the total length of each side of the rectangle shown in FIG. Than diagonal wiring (strip-shaped wiring layer) 7a,
The total length of the rhombus of 7b, 7c and 7d is shorter. That is, rather than the parasitic inductance caused by the current flowing by bypassing each side of the rectangle shown in FIG. 1, it is caused by the current bypassing the rhombic oblique side formed by the diagonal wirings (strip-shaped wiring layers) 7a, 7b, 7c, 7d. Inductance is smaller.

【００３８】図１及び図２に示す高周波半導体装置の実
装構造では、トランジスタにとって高周波的に考慮する
必要のある寄生成分は、主に、並列帰還回路及び対地容
量となるキャパシタ成分と、接地電極に付く直列帰還回
路となるインダクタ成分である。ミリ波帯で動作する高
周波トランジスタの寄生インピーダンスは、正確には分
布常数回路で示さなければならない。ここでは、正確な
記載にはならないが、図１１のような近似的な集中常数
等価回路で、分布常数回路を模式化して、検討する。高
周波トランジスタの入力側（ＲＦin）には寄生インダク
タＬg1，Lg2，Ｌs1，Ｌs2，寄生キャパシタＣi1，Ｃi
2，Ｃi3からなる分布常数回路が浮遊している。一方、
高周波トランジスタの出力側（ＲＦout）には寄生イン
ダクタＬd1，Ld2，Ｌs8，Ｌs9，寄生キャパシタＣo1，
Ｃo2，Ｃo3からなる分布常数回路が浮遊している。更
に、高周波トランジスタの接地端子（ソース電極）側に
はＬs3，Ｌs4，Ｌs5，Ｌs6，Ｌs7が浮遊している。更
に、ゲート・ソース間には寄生キャパシタＣgsが、ゲー
ト・ドレイン間には寄生キャパシタＣgdが、ソース・ド
レイン間には寄生キャパシタＣsdが浮遊していると模式
化する。更に図１１に図示を省略した現実の接地電位と
の間の寄生キャパシタ等の並列帰還回路及び対地容量も
考慮する必要がある。In the mounting structure of the high-frequency semiconductor device shown in FIGS. 1 and 2, the parasitic components that need to be considered in terms of high frequencies for the transistor are mainly the parallel feedback circuit, the capacitor component serving as the ground capacitance, and the ground electrode. It is an inductor component that becomes a series feedback circuit. To be precise, the parasitic impedance of a high frequency transistor operating in the millimeter wave band must be represented by a distributed constant circuit. Although it is not an accurate description here, a distribution constant circuit is schematically illustrated by an approximate concentrated constant equivalent circuit as shown in FIG. On the input side (RFin) of the high-frequency transistor, parasitic inductors Lg1, Lg2, Ls1, Ls2, parasitic capacitors Ci1, Ci
2. A distributed constant circuit consisting of Ci3 is floating. on the other hand,
On the output side (RFout) of the high frequency transistor, parasitic inductors Ld1, Ld2, Ls8, Ls9, a parasitic capacitor Co1,
A distributed constant circuit consisting of Co2 and Co3 is floating. Further, Ls3, Ls4, Ls5, Ls6, and Ls7 float on the ground terminal (source electrode) side of the high-frequency transistor. Further, the parasitic capacitor Cgs is floating between the gate and the source, the parasitic capacitor Cgd is floating between the gate and the drain, and the parasitic capacitor Csd is floating between the source and the drain. Further, it is necessary to consider a parallel feedback circuit such as a parasitic capacitor and a ground capacitance with an actual ground potential (not shown in FIG. 11).

【００３９】図１１に示すように、高周波トランジスタ
の接地端子（ソース電極）の周辺には、Ｌs3，Ｌs4，Ｌ
s5，Ｌs6，Ｌs7等の種々の寄生インダクタンスが浮遊し
ており、これらが直列帰還回路となる。図１０に示す４
本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄを
用いることにより、斜め配線（帯状配線層）７ａ，７
ｂ，７ｃ，７ｄからなる菱形の斜辺を迂回する電流に起
因したインダクタンスの方が小さくなるので、高周波ト
ランジスタの接地端子（ソース電極）の周辺の寄生イン
ダクタンスを低減出来ることになる。As shown in FIG. 11, Ls3, Ls4, L are provided around the ground terminal (source electrode) of the high frequency transistor.
Various parasitic inductances such as s5, Ls6, and Ls7 are floating, and these form a series feedback circuit. 4 shown in FIG.
By using the diagonal wiring (belt-shaped wiring layer) 7a, 7b, 7c, 7d of the book, the diagonal wiring (belt-shaped wiring layer) 7a, 7
Since the inductance caused by the current that bypasses the rhombus of b, 7c, and 7d is smaller, the parasitic inductance around the ground terminal (source electrode) of the high-frequency transistor can be reduced.

【００４０】図１２は、ミリ波帯のネットワークアナラ
イザを用い、図１０に示すアセンブリ基板２を用い、第
１の実施の形態と同様な図３に示す半導体基板を実装し
た高周波半導体装置のＳパラメータを測定し、このＳパ
ラメータの測定から計算されるＭＡＧを示す図である
（安定化係数K＞１の場合）。図１２においては、従来
技術及び第１の実施の形態と比較して示している。第１
の実施の形態の構造では、対地容量となるキャパシタ成
分が低減したため、ＭＡＧが従来より大きくなっている
が、第２の実施の形態の構造では、第１の実施の形態に
比べ、寄生キャパシタンス成分を殆ど増加させること無
く、更に寄生インダクタ成分を一層減少させることが出
来るため、より更にＭＡＧが改善され、更に高性能なト
ランジスタを実現出来ることが分かる。図示を省略して
いるが、ＭＳＧ（安定化係数K＜１の場合）も同様に、
高周波側で従来技術及び第１の実施の形態よりも大きく
なる。FIG. 12 shows an S parameter of a high-frequency semiconductor device in which the millimeter-wave band network analyzer is used and the assembly substrate 2 shown in FIG. 10 is used to mount the semiconductor substrate shown in FIG. 3 similar to that of the first embodiment. FIG. 5 is a diagram showing MAG calculated from the measurement of S and the S parameter (when the stabilization coefficient K> 1). In FIG. 12, it is shown in comparison with the related art and the first embodiment. First
In the structure of the second embodiment, the MAG is larger than the conventional one because the capacitor component that becomes the ground capacitance is reduced. However, in the structure of the second embodiment, the parasitic capacitance component is larger than that in the first embodiment. It can be seen that the parasitic inductor component can be further reduced with almost no increase in MAG, the MAG is further improved, and a transistor with higher performance can be realized. Although not shown, MSG (in the case of stabilization coefficient K <1) similarly,
On the high frequency side, it becomes larger than in the related art and the first embodiment.

【００４１】（第３の実施の形態）本発明の第３の実施
の形態に係わる高周波半導体装置は、図１３の等価回路
に示すように、ＲＦ入力端子からＲＦ出力端子の間に、
結合コンデンサＣ１，低出力の第１のトランジスタ（半
導体能動素子）Ｔｒ１、結合コンデンサＣ４、高出力の
第２のトランジスタ（半導体能動素子）Ｔｒ２、結合コ
ンデンサＣ７の経路で、高周波伝送線路が構成されてい
る。そして、ＲＦ信号がＲＦ入力端子から入力され、こ
の高周波伝送線路を伝達し、ＲＦ出力端子から出力され
る。第２のトランジスタＴｒ２は、第１のトランジスタ
Ｔｒ１より高出力であり、大面積である。具体的には、
図３に示すような平面構造で、第２のトランジスタＴｒ
２の総フィンガー数は、第１のトランジスタＴｒ１の総
フィンガー数より多い。第２のトランジスタＴｒ２の総
フィンガー数が多いということは、トランジスタのＲＦ
入力電極として機能するゲート電極パッド４０８の面積
及びＲＦ出力電極として機能するドレイン電極集合部４
１０の面積が第１のトランジスタＴｒ１よりも大きいと
いうことである。又、活性領域４０５の面積も、第２の
トランジスタＴｒ２の方が第１のトランジスタＴｒ１よ
り大きい。(Third Embodiment) A high frequency semiconductor device according to a third embodiment of the present invention is, as shown in the equivalent circuit of FIG. 13, between an RF input terminal and an RF output terminal,
A high-frequency transmission line is configured by the paths of the coupling capacitor C1, the low-output first transistor (semiconductor active element) Tr1, the coupling capacitor C4, the high-output second transistor (semiconductor active element) Tr2, and the coupling capacitor C7. There is. Then, the RF signal is input from the RF input terminal, transmitted through the high frequency transmission line, and output from the RF output terminal. The second transistor Tr2 has a higher output and a larger area than the first transistor Tr1. In particular,
The second transistor Tr has a planar structure as shown in FIG.
The total number of fingers of 2 is larger than the total number of fingers of the first transistor Tr1. The fact that the total number of fingers of the second transistor Tr2 is large means that the RF of the transistor is
Area of the gate electrode pad 408 functioning as an input electrode and the drain electrode collecting part 4 functioning as an RF output electrode
This means that the area of 10 is larger than that of the first transistor Tr1. Also, the area of the active region 405 is larger in the second transistor Tr2 than in the first transistor Tr1.

【００４２】結合コンデンサＣ１とＲＦ入力端子との間
には、高周波伝送線路のインピーダンスを調整するため
のインピーダンスＺｓのオープンスタブが設けられてい
る。第１のトランジスタＴｒ１のソースは接地され、ゲ
ートには、直流と高周波を分離するためのバイパスコン
デンサ（デカップリング用コンデンサ）Ｃ２及びインピ
ーダンスＺｇを介して、直流バイアス用端子からゲート
電圧Ｖｇ１が供給出来るように構成されている。第１の
トランジスタＴｒ１のドレインには、直流と高周波を分
離するためのバイパスコンデンサＣ３及びインピーダン
スＺｄを介して、直流バイアス用端子からドレイン電圧
Ｖｄ１が供給出来るように構成されている。同様に、第
２のトランジスタＴｒ２のゲートには、バイパスコンデ
ンサＣ５及びインピーダンスＺｇを介して、直流バイア
ス用端子からゲート電圧Ｖｇ２が供給され、第２のトラ
ンジスタＴｒ２のドレインには、バイパスコンデンサＣ
６及びインピーダンスＺｄを介して、直流バイアス用端
子からドレイン電圧Ｖｄ２が供給出来るように構成され
ている。第２のトランジスタＴｒ２のソースは接地され
ている。こうして、ＲＦ入力端子から入力された高周波
信号は結合コンデンサＣ１を通して第１のトランジスタ
Ｔｒ１に入力され、ここで増幅される。増幅された高周
波信号は結合コンデンサＣ４を通して、第２のトランジ
スタＴｒ２に入力され、ここで増幅され、結合コンデン
サＣ７を通し、ＲＦ出力端子から外部に出力される。結
合コンデンサＣ７とＲＦ出力端子との間には、高周波伝
送線路のインピーダンスを調整するためのインピーダン
スＺｓのオープンスタブが設けられている。又、図１３
中、Ｚ０は、配線等で構成されるインピーダンス成分を
示している。An open stub of impedance Z s for adjusting the impedance of the high frequency transmission line is provided between the coupling capacitor C1 and the RF input terminal. The source of the first transistor Tr1 is grounded, and the gate is supplied with the gate voltage Vg1 from the DC bias terminal via a bypass capacitor (decoupling capacitor) C2 for separating DC and high frequency and an impedance Z g. It is configured to be able to. The drain of the first transistors Tr1, via a bypass capacitor C3 and the impedance Z d for separating DC and RF, the drain voltage Vd1 is configured to be supplied from the DC bias terminal. Similarly, the gate voltage Vg2 is supplied from the DC bias terminal to the gate of the second transistor Tr2 via the bypass capacitor C5 and the impedance Z g, and the drain of the second transistor Tr2 is connected to the bypass capacitor Cg.
The drain voltage Vd2 can be supplied from the direct-current bias terminal via 6 and the impedance Z d . The source of the second transistor Tr2 is grounded. Thus, the high frequency signal input from the RF input terminal is input to the first transistor Tr1 through the coupling capacitor C1 and is amplified here. The amplified high frequency signal is input to the second transistor Tr2 through the coupling capacitor C4, amplified therein, passed through the coupling capacitor C7, and output from the RF output terminal to the outside. An open stub having an impedance Z s for adjusting the impedance of the high frequency transmission line is provided between the coupling capacitor C7 and the RF output terminal. Also, FIG.
Among, Z 0 represents a composed impedance component in wiring or the like.

【００４３】図１４に示すように、本発明の第３の実施
の形態に係わる高周波半導体装置は、アセンブリ基板２
のグランドプレート６ｇの第２のトランジスタＴｒ２の
直下のみに窓部５が形成され、第１のトランジスタＴｒ
１等の他の領域の直下にはグランドプレート６ｇが配置
されている。図１４（ａ）においては、結合コンデンサ
Ｃ１と及びインピーダンス調整回路を含めて、第１のト
ランジスタＴｒ１のＲＦ入力電極に接続される回路の全
体をＺM1で示している。又、第１のトランジスタＴｒ１
のＲＦ出力電極と第２のトランジスタＴｒ２のＲＦ入力
電極との間に接続される結合コンデンサＣ４及びインピ
ーダンス調整回路を含めた回路の全体をＺM2で示してい
る。更に、第２のトランジスタＴｒ２のＲＦ出力電極に
接続される、結合コンデンサＣ７及びインピーダンス調
整回路を含めた回路をＺM3で示している。As shown in FIG. 14, the high frequency semiconductor device according to the third embodiment of the present invention includes an assembly substrate 2
The window portion 5 is formed only below the second transistor Tr2 of the ground plate 6g of the first transistor Tr2.
A ground plate 6g is arranged immediately below another region such as 1. In FIG. 14A, the entire circuit connected to the RF input electrode of the first transistor Tr1 is indicated by Z M1 including the coupling capacitor C1 and the impedance adjustment circuit. Also, the first transistor Tr1
Z M2 represents the entire circuit including the coupling capacitor C4 connected between the RF output electrode and the RF input electrode of the second transistor Tr2 and the impedance adjusting circuit. Further, a circuit including the coupling capacitor C7 and the impedance adjusting circuit connected to the RF output electrode of the second transistor Tr2 is indicated by Z M3 .

【００４４】そして、図１４（ｂ）に示すように、半導
体基板１のＲＦ入力端子と入力側信号配線６ｉの端部と
が、バンプ３ｉを用いて接続され、ＲＦ出力端子と出力
側信号配線６ｏの端部とがバンプ３ｏを用いて接続され
ている。アセンブリ基板２の表面には、第２のトランジ
スタＴｒ２の直下の位置のみに、窓部５が設けられたグ
ランドプレート６ｇが形成されている。そして、図１３
において図示を省略しているが、図１３に示す回路の接
地電極として機能する部分と、グランドプレート６ｇと
が、図１４（ｂ）において、バンプ３ｋ，３ｌ，３ｍ，
３ｎ，３ｐ，３ｑ，３ｒ，３ｓを用いて接続されてい
る。Then, as shown in FIG. 14B, the RF input terminal of the semiconductor substrate 1 and the end portion of the input side signal wiring 6i are connected by the bump 3i, and the RF output terminal and the output side signal wiring are connected. The ends of 6o are connected to each other using bumps 3o. On the surface of the assembly substrate 2, a ground plate 6g having a window 5 is formed only at a position directly below the second transistor Tr2. And in FIG.
Although not shown in FIG. 13, the portion functioning as the ground electrode of the circuit shown in FIG. 13 and the ground plate 6g are the same as the bumps 3k, 3l, 3m, and 3d in FIG.
It is connected using 3n, 3p, 3q, 3r, and 3s.

【００４５】高出力の第２のトランジスタＴｒ２のＲＦ
入力電極として機能するゲート電極パッド４０８の面積
及びＲＦ出力電極として機能するドレイン電極集合部４
１０の面積が第１のトランジスタＴｒ１よりも大きいの
で、第２のトランジスタＴｒ２の直下のみに窓部５を形
成することにより、対地容量となる寄生キャパシタンス
成分が顕著に低減出来、高周波利得を増大させることが
出来る。一方、面積の小さな第１のトランジスタＴｒ１
の場合は、第１のトランジスタＴｒ１の直下の窓部によ
る寄生キャパシタンス成分の低減効果は顕著ではない。
むしろ、第１のトランジスタＴｒ１の直下にメタル層が
存在することにより、電磁的シールド効果が働き、安定
した動作が可能になる。RF of high output second transistor Tr2
Area of the gate electrode pad 408 functioning as an input electrode and the drain electrode collecting part 4 functioning as an RF output electrode
Since the area of 10 is larger than that of the first transistor Tr1, by forming the window 5 only under the second transistor Tr2, the parasitic capacitance component serving as the ground capacitance can be significantly reduced and the high frequency gain can be increased. You can On the other hand, the first transistor Tr1 having a small area
In this case, the effect of reducing the parasitic capacitance component due to the window directly below the first transistor Tr1 is not significant.
Rather, the presence of the metal layer immediately below the first transistor Tr1 causes the electromagnetic shield effect to work and enables stable operation.

【００４６】この様に、本発明の第３の実施の形態に係
わる高周波半導体装置によれば、アセンブリ基板２のグ
ランドプレート６ｇは、特定のトランジスタの直下のみ
に窓部５を形成し、他のトランジスタの直下にはグラン
ドプレート６ｇが配置された構造とし、これにより、精
度の高い設計を容易にすると共に、ＭＭＩＣとしての総
合の高周波特性を改善することが出来る。As described above, according to the high frequency semiconductor device of the third embodiment of the present invention, the ground plate 6g of the assembly substrate 2 has the window portion 5 formed just below the specific transistor and the other portions. The structure in which the ground plate 6g is arranged immediately below the transistor facilitates highly accurate design and improves the overall high-frequency characteristics of the MMIC.

【００４７】（第４の実施の形態）本発明の第４の実施
の形態に係わる高周波半導体装置に用いるアセンブリ基
板２は、図１５に示すように、図１に示すグランドプレ
ート６ｇが入力側の第１グランドプレート（入力側グラ
ンドプレート）６ａと出力側の第２グランドプレート
（出力側グランドプレート）６ｂの２つに分割された構
造である。第４の実施の形態に係わる高周波半導体装置
に用いる半導体基板１は、図１６に示すように、ソース
電極パッド４１２，４１３が図３に示す構造より幅広く
形成されている。(Fourth Embodiment) As shown in FIG. 15, an assembly substrate 2 used in a high frequency semiconductor device according to a fourth embodiment of the present invention has a ground plate 6g shown in FIG. This is a structure divided into two parts: a first ground plate (input side ground plate) 6a and an output side second ground plate (output side ground plate) 6b. As shown in FIG. 16, the semiconductor substrate 1 used in the high-frequency semiconductor device according to the fourth embodiment has source electrode pads 412 and 413 formed wider than the structure shown in FIG.

【００４８】そして、図１５に示すように、トランジス
タ（半導体能動素子）のＲＦ入力電極として機能するゲ
ート電極パッド４０８と入力側信号配線６ｉの端部と
が、バンプ３ａを用いて接続され、ＲＦ出力電極として
機能するドレイン電極集合部４１０と出力側信号配線６
ｏの端部とがバンプ３ｄを用いて接続されている。そし
て、トランジスタの接地電極として機能しているソース
電極パッド４１２，４１３の入力側の端部と第１グラン
ドプレート６ａとが、バンプ３ｂ及び３ｆを用いて接続
され、ソース電極パッド４１２，４１３の出力側の端部
と第２グランドプレート６ｂとが、バンプ３ｃ及び３ｅ
を用いて接続されている。Then, as shown in FIG. 15, the gate electrode pad 408 functioning as the RF input electrode of the transistor (semiconductor active element) and the end portion of the input side signal wiring 6i are connected using the bump 3a, and RF Drain electrode assembly 410 functioning as an output electrode and output side signal wiring 6
The ends of o are connected to each other using bumps 3d. Then, the input side ends of the source electrode pads 412 and 413 functioning as the ground electrodes of the transistors and the first ground plate 6a are connected using the bumps 3b and 3f, and the outputs of the source electrode pads 412 and 413 are output. Side end portion and the second ground plate 6b form bumps 3c and 3e.
Are connected using.

【００４９】第４の実施の形態が第１の実施の形態と異
なる点は、信号線の電流のみでなく入力側の第１グラン
ドプレート６ａから出力側の第２グランドプレート６ｂ
へ流れる電流も、すべて半導体基板１のソース電極パッ
ド４１２，４１３を介して流れる。即ち、アセンブリ基
板２の第１グランドプレート６ａと第２グランドプレー
ト６ｂの間には、図１５に示すようなゲート幅より若干
広いスリットが設けられている。The difference between the fourth embodiment and the first embodiment is that not only the current of the signal line but also the first ground plate 6a on the input side to the second ground plate 6b on the output side.
All the current flowing into the semiconductor substrate 1 also flows through the source electrode pads 412 and 413 of the semiconductor substrate 1. That is, a slit slightly wider than the gate width as shown in FIG. 15 is provided between the first ground plate 6a and the second ground plate 6b of the assembly substrate 2.

【００５０】図１５に示す第１グランドプレート（入力
側グランドプレート）６ａと第２グランドプレート（出
力側グランドプレート）６ｂの間に、コプレーナ信号線
路の信号伝搬方向の垂直に伸延するスリットを有する構
造を用いることにより、高周波の接地電流及び信号用電
流が流れる領域を半導体基板１の同一水平面のレベルに
限定出来、複数のレベルでのパスが混在することを防げ
るため、回路設計を容易に行なうことが出来る。A structure having a slit extending vertically in the signal propagation direction of the coplanar signal line between the first ground plate (input side ground plate) 6a and the second ground plate (output side ground plate) 6b shown in FIG. By using, the area where the high-frequency ground current and the signal current flow can be limited to the level of the same horizontal plane of the semiconductor substrate 1, and paths at a plurality of levels can be prevented from being mixed, so that the circuit design can be easily performed. Can be done.

【００５１】（その他の実施の形態）上記のように、本
発明は第１〜第４の実施の形態によって記載したが、こ
の開示の一部をなす論述及び図面はこの発明を限定する
ものであると理解すべきではない。この開示から当業者
には様々な代替実施の形態、実施の形態及び運用技術が
明らかとなろう。(Other Embodiments) As described above, the present invention has been described by the first to fourth embodiments, but the description and drawings forming a part of this disclosure limit the present invention. Should not be understood to be. From this disclosure, various alternative embodiments, embodiments, and operation techniques will be apparent to those skilled in the art.

【００５２】既に述べた第１〜第４の実施の形態の説明
においては、本発明はこの他、ＭＥＳＦＥＴ、ＨＢＴ、
ＳＩＴ等の他の半導体能動素子に対しても適用可能であ
る。又、ソース電極等の第１の主電極、ドレイン電極等
の第２の主電極、ゲート電極等の制御電極のすべてが半
導体基板１の同一主表面に位置する横型構造の半導体能
動素子だけでなく、第１及び第２の主電極のそれぞれ
が、互いに対向する第１及び第２の主表面に位置する縦
型構造の半導体能動素子に対しても適用可能である。縦
型構造の半導体能動素子の場合は、エアーブリッジ構造
は、必ずしも必要ではない。In the above description of the first to fourth embodiments, the present invention also includes the MESFET, HBT,
It is also applicable to other semiconductor active devices such as SIT. Further, not only the semiconductor active element having a horizontal structure in which the first main electrode such as the source electrode, the second main electrode such as the drain electrode, and the control electrode such as the gate electrode are all located on the same main surface of the semiconductor substrate 1 The first and second main electrodes are also applicable to a semiconductor active device having a vertical structure, which is located on the first and second main surfaces facing each other. In the case of a semiconductor active device having a vertical structure, the air bridge structure is not always necessary.

【００５３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施出来る。この様に、本発明はここ
では記載していない様々な実施の形態等を含むことは勿
論である。したがって、本発明の技術的範囲は上記の説
明から妥当な特許請求の範囲に係る発明特定事項によっ
てのみ定められるものである。Besides, various modifications can be made without departing from the scope of the present invention. As described above, it goes without saying that the present invention includes various embodiments and the like not described here. Therefore, the technical scope of the present invention is defined only by the matters specifying the invention according to the scope of claims appropriate from the above description.

【００５４】[0054]

【発明の効果】以上詳述したように本発明によれば、高
周波半導体能動素子の性能を実装部の影響で劣化させる
こと無く引き出すことの出来、小形、高性能な高周波半
導体装置を提供することが可能になる。As described above in detail, according to the present invention, it is possible to provide a compact and high-performance high-frequency semiconductor device in which the performance of the high-frequency semiconductor active element can be brought out without being deteriorated by the influence of the mounting portion. Will be possible.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態に係る高周波半導体
装置に用いるアセンブリ基板を半導体基板を透視して上
面から見た平面図である。FIG. 1 is a plan view of an assembly substrate used for a high-frequency semiconductor device according to a first embodiment of the present invention, as seen from above with a perspective of the semiconductor substrate.

【図２】本発明の第１の実施の形態に係る高周波半導体
装置の実装状態を説明する断面図である。FIG. 2 is a cross-sectional view illustrating a mounted state of the high frequency semiconductor device according to the first embodiment of the invention.

【図３】本発明の第１の実施の形態に係る高周波半導体
装置に実装する半導体基板１の上面から見た平面図であ
る。FIG. 3 is a plan view of the semiconductor substrate 1 mounted on the high-frequency semiconductor device according to the first embodiment of the present invention as viewed from above.

【図４】本発明の第１の実施の形態に係る高周波半導体
装置の周波数特性を従来技術と比較して示す図である。FIG. 4 is a diagram showing frequency characteristics of the high-frequency semiconductor device according to the first embodiment of the present invention in comparison with a conventional technique.

【図５】本発明の第１の実施の形態に係る高周波半導体
装置の製造工程を説明する工程断面図である（その
１）。FIG. 5 is a process sectional view explaining the manufacturing process of the high-frequency semiconductor device according to the first embodiment of the present invention (No. 1).

【図６】本発明の第１の実施の形態に係る高周波半導体
装置の製造工程を説明する工程断面図である（その
２）。FIG. 6 is a process sectional view explaining the manufacturing process of the high-frequency semiconductor device according to the first embodiment of the present invention (No. 2).

【図７】本発明の第１の実施の形態に係る高周波半導体
装置の製造工程を説明する工程断面図である（その
３）。FIG. 7 is a process sectional view explaining the manufacturing process of the high-frequency semiconductor device according to the first embodiment of the present invention (No. 3).

【図８】本発明の第１の実施の形態に係る高周波半導体
装置の製造工程を説明する工程断面図である（その
４）。FIG. 8 is a process sectional view explaining the manufacturing process of the high-frequency semiconductor device according to the first embodiment of the present invention (No. 4).

【図９】本発明の第１の実施の形態に係る高周波半導体
装置の製造工程を説明する工程断面図である（その
５）。FIG. 9 is a process sectional view explaining the manufacturing process of the high-frequency semiconductor device according to the first embodiment of the present invention (No. 5).

【図１０】本発明の第２の実施の形態に係る高周波半導
体装置に用いるアセンブリ基板を半導体基板を透視して
上面から見た平面図である。FIG. 10 is a plan view of an assembly substrate used in the high-frequency semiconductor device according to the second embodiment of the present invention, as seen from above with a perspective of the semiconductor substrate.

【図１１】本発明の第２の実施の形態に係る高周波半導
体装置に用いるトランジスタ（半導体能動素子）の模式
的な高周波等価回路図である。FIG. 11 is a schematic high-frequency equivalent circuit diagram of a transistor (semiconductor active element) used in the high-frequency semiconductor device according to the second embodiment of the present invention.

【図１２】本発明の第２の実施の形態に係る高周波半導
体装置の周波数特性を第１の実施の形態と比較して示す
図である。FIG. 12 is a diagram showing the frequency characteristics of the high-frequency semiconductor device according to the second embodiment of the present invention in comparison with the first embodiment.

【図１３】本発明の第３の実施の形態に係る高周波半導
体装置に用いる高周波増幅回路の回路図である。FIG. 13 is a circuit diagram of a high frequency amplifier circuit used in a high frequency semiconductor device according to a third embodiment of the present invention.

【図１４】図１４（ａ）は、本発明の第３の実施の形態
に係る高周波半導体装置の実装状態を説明する断面図
で、図１４（ｂ）は、そのアセンブリ基板を半導体基板
を透視して上面から見た平面図である。FIG. 14A is a cross-sectional view illustrating a mounted state of a high frequency semiconductor device according to a third embodiment of the present invention, and FIG. 14B is a perspective view of the assembly substrate of the semiconductor substrate. FIG. 3 is a plan view seen from above.

【図１５】本発明の第４の実施の形態に係る高周波半導
体装置に用いるアセンブリ基板を半導体基板を透視して
上面から見た平面図である。FIG. 15 is a plan view of an assembly substrate used for a high-frequency semiconductor device according to a fourth embodiment of the present invention, as seen from above with a perspective of the semiconductor substrate.

【図１６】本発明の第４の実施の形態に係る高周波半導
体装置に実装する半導体基板１の上面から見た平面図で
ある。FIG. 16 is a plan view of a semiconductor substrate 1 mounted on a high-frequency semiconductor device according to a fourth embodiment of the present invention, as viewed from above.

【図１７】従来の高周波半導体装置に用いるアセンブリ
基板を半導体基板を透視して上面から見た平面図であ
る。FIG. 17 is a plan view of an assembly substrate used in a conventional high-frequency semiconductor device as seen from above with the semiconductor substrate being seen through.

【図１８】図１７に示した従来の高周波半導体装置の実
装状態を説明する断面図である。18 is a cross-sectional view illustrating a mounted state of the conventional high frequency semiconductor device shown in FIG.

【図１９】他の従来の高周波半導体装置に用いるアセン
ブリ基板を半導体基板を透視して上面から見た平面図で
ある。FIG. 19 is a plan view of an assembly substrate used in another conventional high-frequency semiconductor device as seen from above with the semiconductor substrate seen through.

【図２０】図１９に示した他の従来の高周波半導体装置
の実装状態を説明する断面図である。20 is a cross-sectional view illustrating a mounted state of another conventional high-frequency semiconductor device shown in FIG.

【符号の説明】[Explanation of symbols]

１，２１、５１ 半導体基板（半導体ウエハ） ２ アセンブリ基板 ３ａ〜３ｓ バンプ ５ 窓部 ６ａ，６ｃ 第１グランドプレート ６ｂ、６ｄ 第２グランドプレート ６ｇ グランドプレート ６ｉ 入力側信号配線 ６ｏ 出力側信号配線 ２１ 半導体基板（半導体ウエハ） ２２ バッファ層 ２３ チャネル層 ２４ スペーサ層 ２５ 電子供給層 ２６ ショットキーコンタクト層 ２７ オーミックコンタクト層 ２８ 酸化膜（ＳｉＯ２膜） ３１１，３１２ エアーブリッジ ４０５ 活性領域 ４０８ ゲート電極パッド ４０９ ゲート電極（ゲートフィンガー部） ４１０ ドレイン電極 ４１１ ソース電極 ４１２，４１３ ソース電極パッド Ｃ１，Ｃ４，Ｃ７ 結合コンデンサ Ｃ２，Ｃ３，Ｃ５，Ｃ６ バイパスコンデンサ Ｔｒ１ 第１のトランジスタ（第１の高周波能動素子） Ｔｒ２ 第２のトランジスタ（第２の高周波能動素子）1, 21 and 51 semiconductor substrate (semiconductor wafer) 2 assembly substrates 3a to 3s bumps 5 window portions 6a and 6c first ground plates 6b and 6d second ground plate 6g ground plate 6i input side signal wiring 6o output side signal wiring 21 semiconductor Substrate (semiconductor wafer) 22 Buffer layer 23 Channel layer 24 Spacer layer 25 Electron supply layer 26 Schottky contact layer 27 Ohmic contact layer 28 Oxide film (SiO 2 film) 311, 312 Air bridge 405 Active region 408 Gate electrode pad 409 Gate electrode (Gate finger portion) 410 Drain electrode 411 Source electrodes 412, 413 Source electrode pads C1, C4, C7 Coupling capacitors C2, C3, C5, C6 Bypass capacitor Tr1 First transistor (first high-frequency active element) T 2 the second transistor (second high-frequency active elements)

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】入力側信号線、出力側信号線、グランドプ
レートを含むメタル層を表面に有するアセンブリ基板
と、該アセンブリ基板に半導体能動素子の形成された領
域を対向させてフリップチップ接続される半導体基板と
からなる実装構造であって、 前記アセンブリ基板の表面に垂直方向に、前記半導体能
動素子の活性領域、入力電極、出力電極からなる真性高
周波領域を平行射影した部分の、前記アセンブリ基板の
表面に、メタル領域を除去した窓部を有する前記グラン
ドプレートが、前記半導体基板のグランド用途以外の入
出力電極部付近の領域を除く、半導体基板領域を平行射
影した部分に配置されることを特徴とする高周波半導体
装置。1. An assembly substrate having a metal layer including an input side signal line, an output side signal line and a ground plate on a surface thereof, and a region where a semiconductor active element is formed are opposed to the assembly substrate and flip-chip connected. A mounting structure consisting of a semiconductor substrate, in a direction perpendicular to the surface of the assembly substrate, a portion of the intrinsic active high frequency region consisting of the active region of the semiconductor active element, the input electrode, and the output electrode, which is projected in parallel, of the assembly substrate. It is characterized in that the ground plate having a window portion with a metal region removed on the surface is arranged in a portion where the semiconductor substrate region is projected in parallel except the region near the input / output electrode portion other than the ground application of the semiconductor substrate. High frequency semiconductor device. 【請求項２】前記グランドプレートは前記入力側信号
線、前記出力側信号線をそれぞれ挟むように配置され、
コプレーナ信号線路を構成していることを特徴とする請
求項１に記載の高周波半導体装置。2. The ground plate is arranged so as to sandwich the input side signal line and the output side signal line, respectively.
The high frequency semiconductor device according to claim 1, wherein the high frequency semiconductor device constitutes a coplanar signal line. 【請求項３】 前記窓部の内部において、前記窓部の内
周の一部と前記窓部の内周の他の一部とを短絡する帯状
配線層を有することを特徴とする請求項１又は２に記載
の高周波半導体装置。3. The strip-shaped wiring layer that short-circuits a part of the inner circumference of the window part and another part of the inner circumference of the window part inside the window part. Or the high frequency semiconductor device according to 2. 【請求項４】 前記半導体基板は、前記真性高周波領域
の面積が異なる複数の半導体能動素子を搭載し、前記窓
部は特定の半導体能動素子の直下のみに形成され、該特
定の半導体能動素子と比べ前記真性高周波領域の面積の
異なる他の半導体能動素子の直下には前記窓部が存在し
ないことを特徴とする請求項１〜３のいずれか１項に記
載の高周波半導体装置。4. The semiconductor substrate mounts a plurality of semiconductor active elements having different areas of the intrinsic high frequency region, and the window is formed only under a specific semiconductor active element, 4. The high frequency semiconductor device according to claim 1, wherein the window portion does not exist immediately below another semiconductor active element having a different area of the intrinsic high frequency region. 【請求項５】 前記グランドプレートを入力側グランド
プレートと出力側グランドプレートの独立した領域に分
割するように、前記窓部が前記入力側信号線路及び前記
出力側信号線路の信号伝搬方向と垂直方向にスリット状
に拡張形成されていることを特徴とする請求項１〜４の
いずれか１項に記載の高周波半導体装置。5. The window portion is perpendicular to a signal propagation direction of the input side signal line and the output side signal line so that the ground plate is divided into independent regions of an input side ground plate and an output side ground plate. The high frequency semiconductor device according to any one of claims 1 to 4, wherein the high frequency semiconductor device is extendedly formed in a slit shape.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008114610A1 (en) * 2007-03-19 2008-09-25 Murata Manufacturing Co., Ltd. High frequency circuit device, active circuit device and transmitting/receiving device
WO2009096203A1 (en) * 2008-02-01 2009-08-06 Renesas Technology Corp. Semiconductor device
WO2018236652A1 (en) * 2017-06-20 2018-12-27 Qualcomm Incorporated On-chip coupling capacitor with patterned radio frequency shielding structure for lower loss
CN112117256A (en) * 2019-06-21 2020-12-22 株式会社村田制作所 Semiconductor device with a plurality of semiconductor chips
CN112117256B (en) * 2019-06-21 2024-07-02 株式会社村田制作所 Semiconductor device with a semiconductor device having a plurality of semiconductor chips

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008114610A1 (en) * 2007-03-19 2008-09-25 Murata Manufacturing Co., Ltd. High frequency circuit device, active circuit device and transmitting/receiving device
WO2009096203A1 (en) * 2008-02-01 2009-08-06 Renesas Technology Corp. Semiconductor device
CN101919050B (en) * 2008-02-01 2012-02-29 瑞萨电子株式会社 Semiconductor device
WO2018236652A1 (en) * 2017-06-20 2018-12-27 Qualcomm Incorporated On-chip coupling capacitor with patterned radio frequency shielding structure for lower loss
US10236573B2 (en) 2017-06-20 2019-03-19 Qualcomm Incorporated On-chip coupling capacitor with patterned radio frequency shielding structure for lower loss
KR20200003214A (en) * 2017-06-20 2020-01-08 퀄컴 인코포레이티드 On-chip coupling capacitor with patterned radio frequency shield structure for lower loss
CN110770895A (en) * 2017-06-20 2020-02-07 高通股份有限公司 On-chip coupling capacitor with patterned radio frequency shielding structure for reduced loss
KR102164669B1 (en) * 2017-06-20 2020-10-12 퀄컴 인코포레이티드 On-chip coupling capacitor with patterned radio frequency shielding structure for reducing loss
CN110770895B (en) * 2017-06-20 2021-05-25 高通股份有限公司 On-chip coupling capacitor with patterned radio frequency shielding structure for reduced loss
CN112117256A (en) * 2019-06-21 2020-12-22 株式会社村田制作所 Semiconductor device with a plurality of semiconductor chips
CN112117256B (en) * 2019-06-21 2024-07-02 株式会社村田制作所 Semiconductor device with a semiconductor device having a plurality of semiconductor chips

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