JP2003296392A

JP2003296392A - 階層レイアウト時の早期遅延解析方式及び遅延解析プログラム

Info

Publication number: JP2003296392A
Application number: JP2002103678A
Authority: JP
Inventors: Koki Ono; 公揮小野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-04-05
Filing date: 2002-04-05
Publication date: 2003-10-17

Abstract

(57)【要約】【課題】従来の遅延解析においてはＬＳＩのトップ、
マクロ階層全ての詳細配線まで完了している必要があ
り、設計規模が年々増大していることを考えると、設計
開始してから遅延解析結果を得るまでに膨大の時間を要
していた。【解決手段】マクロの回路情報、概略配線情報とその
ＲＣ情報とを含む下位階層ネットリスト１２とトップネ
ットリスト１２から、マクロ境界を跨ぐネットのＲＣ情
報がマージされ、又マクロ展開されマクロ階層が取り除
かれたチップ全体ネットリスト１３を出力するＲＣマー
ジ・階層展開手段２１と、プリミティブブロック遅延ラ
イブラリ１４を参照し、ネット毎の配線遅延やゲート遅
延情報１５を出力する遅延情報生成手段２２と、遅延情
報１５、チップ全体ネットリスト１３遅延制約情報１６
とを入力し、遅延制約違反経路や違反値毎の度数分布統
計情報を遅延解析情報１７として出力する遅延解析手段
２３とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩの配置、配線
設計をマクロとその上位のトップ等の様に階層的に行う
際の遅延解析方式及びプログラムに関し、特にマクロ階
層の配線設計の中間結果である概略配線結果に基づいた
配線情報や配線抵抗、容量をトップ階層の配置、配線情
報にマージ、展開し配置、配線設計の早期に適用できる
遅延解析方式及びプログラムに関する。

【０００２】

【従来の技術】微細化の進んだ超大規模高速ＬＳＩの設
計における遅延解析においては、配線による抵抗や容量
が遅延値に与える影響は大きいので、配線遅延を考慮し
た遅延解析が重要となる。

【０００３】ＳＤＦ（ＳｔａｎｄａｒｄＤｅｌａｙ
Ｆｏｒｍａｔ）などの遅延情報を生成する方法やシステ
ムとして、特開２０００−２５９６８６号公報に、ゲー
トの出力段と負荷（次段ゲートまでの配線抵抗及び容量
と次段ゲートの入力側端子容量）を一体化して回路シミ
ュレーションすることで出力負荷依存の遅延と配線遅延
を求めるゲート遅延計算方法や装置が示されている。

【０００４】又、特開２０００−３０５９６６号公報
に、取得した実負荷容量及び波形なまりで遅延テーブル
を引きセル遅延を取得し、過渡解析を１パスについて行
ないセル遅延をえて前記との差分を取得し、前記テーブ
ルより取得したセル遅延を差分で補正し多入力セルの全
てのパスのセル遅延を効率的に算出する遅延情報生成シ
ステム、遅延情報生成方法及び記録媒体が示されてい
る。

【０００５】遅延解析手段については、「論理回路の遅
延計算方法、論理回路の遅延計算装置および論理回路の
遅延計算プログラムを記録した媒体」（特開２０００−
２５０９５０号公報）や「論理回路の遅延経路探索方法
及びその装置並びにプログラムを記録した機械読み取り
可能な記録媒体」（特開平１１−２５０１１９号公報）
等がある。

【０００６】前者は論理回路をゲート１個とそれに接続
された配線からなる複数の単位回路に分割し、各単位回
路に固定入力波形なまりを与え仮出力波形なまりを求
め、これを次段の仮入力なまりとして与え、より精度の
よい出力波形なまり求める。この出力波形鈍りを次段単
位回路の入力波形鈍りとして与えることにより単位回路
の伝搬遅延を高精度、高速に求めるというものである。

【０００７】後者は論理回路の各部品について始点から
その部品までの最悪の到達時間と、その部品から終点ま
での最悪の到達時間同士を加算し設計基準遅延時間と比
較することにより其の部品以降の遅延経路探索処理を省
略することができる遅延解析不要部品を求めこれ以降の
経路探索を省略するというものである。

【０００８】また一方で、レイアウトについては、超大
規模ＬＳＩの場合、問題の分割統治化やツールの規模制
限などから、階層レイアウトの設計スタイルをとること
が一般的である。

【０００９】

【発明が解決しようとする課題】上記従来の遅延計算や
遅延情報生成、遅延解析においてはＬＳＩの全体のレイ
アウト（詳細配線）が完了していることが前提となって
いる。即ち、配線を考慮した精度の高い遅延解析をする
ためには、トップ、及び、下位階層全てのレイアウト
（詳細配線）まで完了している必要がある。

【００１０】従って、設計規模が年々増大しており、Ｌ
ＳＩを分割した下位階層マクロのレイアウトと言えども
多大の時間を要する為、遅延解析結果を得るまでに膨大
の時間を要するという問題点がある。

【００１１】ここで、処理時間を短縮させるために、ト
ップ・レイアウトのみ完了させ、下位階層レイアウト前
に遅延解析することも可能であるが、実遅延との誤差が
大きくなってしまう。

【００１２】その理由は、下位階層の配線遅延計算モデ
ルが仮想配線によるものとなり、微細化の進んだＬＳＩ
では、実配線による遅延との誤差が大きい傾向にあるか
らである。

【００１３】

【課題を解決するための手段】本発明の第１の階層レイ
アウト時の早期遅延解析方式は、階層的に配置配線設計
するＬＳＩの配線遅延を考慮した遅延解析方式であっ
て、マクロ内のプリミティブ・ブロックやマクロ入出力
端子を要素とするマクロの回路情報と前記要素間の概略
配線情報とその概略配線経路に基づいたＲＣ情報とを含
む下位階層ネットリストファイルと、トップ階層として
ＬＳＩを構成するマクロ名、各マクロの入出力端子情
報、これを用いたマクロ間接続情報、その配線情報、そ
のＲＣ情報とを含むトップネットリストファイルと、前
記下位階層ネットリストファイル及びトップネットリス
トファイルを入力し、トップネットリストのマクロ間ネ
ットからマクロ入出力端子へと辿り、マクロ間ネット配
線やＲＣ情報とマクロ内のマクロ入出力端子接続ネット
配線やＲＣ情報をマージしてマクロ境界を跨ぐネット配
線やそのＲＣ情報とすると共に、各マクロのマクロ入出
力端子を含まないネット配線と、プリミティブ・ブロッ
ク情報を抽出しこれらをマクロ階層を取り去ったチップ
全体ネットリストファイルとして出力するＲＣマージ・
階層展開手段を含むことを特徴とする。

【００１４】本発明の第２の階層レイアウト時の早期遅
延解析方式は、前記第１の階層レイアウト時の早期遅延
解析方式であって、前記下位階層ネットリストファイル
と、前記トップネットリストファイルと、前記ＲＣマー
ジ・階層展開手段と、前記チップ全体ネットリストファ
イルを入力し、各種プリミティブ・ブロックの各入力端
子から出力端子への遅延時間情報を保持するプリミティ
ブ・ブロック遅延ライブラリを参照し、前記チップ全体
ネットリスト上のネット毎の配線遅延やゲート遅延情報
ファイルを出力する遅延情報生成手段と、前記遅延情報
ファイル、チップ全体ネットリストファイル、要求され
る動作クロック周期、ＬＳＩ入力信号のクロック周期始
点からの遅延時間、ＬＳＩ出力信号の要求遅延時間、及
び制約の例外とするパス情報とを含む遅延制約とを入力
し、遅延制約違反経路や違反値毎の度数分布統計情報を
遅延解析情報として出力する遅延解析手段とを含むこと
を特徴とする。

【００１５】本発明の第３の階層レイアウト時の早期遅
延解析方式は、前記第１、又は第２の階層レイアウト時
の早期遅延解析方式であって、前記ＲＣマージ・階層展
開手段は、入力したトップネットリストより、マクロ入
出力端子をキーとし、これにその入出力端子を含むマク
ロ間ネット名及び配線セグメント毎のＲＣ情報リスト、
及びその入出力端子側近の配線セグメントを指す前記Ｒ
Ｃ情報リスト上のポインタとを対応させた第１のテーブ
ルをマクロ毎に作成する手段と、入力した各下位階層ネ
ットリストより、マクロ入出力端子をキーとし、これに
その入出力端子を含むマクロ内ネット名及び配線セグメ
ント毎のＲＣ情報リスト、及びその入出力端子側近の配
線セグメントを指す前記ＲＣ情報リスト上のポインタと
を対応させた第２のテーブルと、入出力端子を含まない
マクロ内ネット情報、プリミティブブロックインスタン
ス情報を抽出した第３のテーブルとを各マクロについて
作成する手段と、前記第２のテーブルの個々の入出力
端子について関連するマクロ内の配線セグメント毎のＲ
Ｃ情報リスト及び側近ポインタを取得し、入出力端子名
をキーとし前記第１のテーブルより関連するマクロ間ネ
ット、配線セグメント毎のＲＣ情報リスト及びトップ階
層側近ポインタを取得しておき、マクロ内ネットのＲＣ
情報要素を順次ポイントしていき、ポインタ値が側近ポ
インタに一致していれば該ＲＣ情報を入出力端子側近の
要素と見なし、前記マクロ間の配線セグメント毎ＲＣ情
報リストのトップ階層側近ポインタで指定されるＲＣ情
報要素に足し込み、前記ポインタ値が側近ポインタに一
致しなければ該ＲＣ情報を、前記マクロ間の配線セグメ
ント毎ＲＣ情報リストに要素追加し前記第１のテーブル
上の関連する配線セグメント、ＲＣ情報を更新する処理
と、前記第３のテーブルのマクロ内ネット情報、プリミ
ティブブロックインスタンス情報に、トップ上のマクロ
・インスタンス名を先頭に付加し第４のテーブルへ追加
する処理とを各マクロについて順次行うマクロ階層展開
手段と更新された前記第１のテーブルと第４のテーブル
情報とをチップ全体ネットリストとして出力する手段と
を有することを特徴とする。

【００１６】本発明の第１の階層レイアウト時の早期遅
延解析プログラムは、階層的に配置配線設計するＬＳＩ
の配線遅延を考慮した遅延解析プログラムであって、マ
クロのプリミティブ・ブロックやマクロ入出力端子を要
素とするマクロの回路情報と前記要素間の概略配線情報
とその概略配線経路に基づいたＲＣ情報とを含む下位階
層ネットリストと、トップ階層としてＬＳＩを構成する
マクロ名、各マクロの入出力端子情報、これを用いたマ
クロ間接続情報、その配線情報、そのＲＣ情報とを含む
トップネットリストとを読み込む手順と、トップネット
リストのマクロ間ネットからマクロ入出力端子へと辿
り、マクロ間ネット配線やＲＣ情報とマクロ内のマクロ
入出力端子接続ネット配線やＲＣ情報をマージしてマク
ロ境界を跨ぐネット配線やそのＲＣ情報とする手順と、
各マクロのマクロ入出力端子を含まないネット配線と、
プリミティブ・ブロック情報を抽出する手順と前記マク
ロ境界を跨ぐネット配線やそのＲＣ情報と前記抽出した
情報をマクロ階層を取り去ったチップ全体ネットリスト
情報として出力する手順とを有したＲＣマージ・階層展
開手順を含むことを特徴とする。

【００１７】本発明の第２の階層レイアウト時の早期遅
延解析プログラムは、前記第１の階層レイアウト時の早
期遅延解析プログラムであって、前記下位階層ネットリ
スト及び前記トップネットリストとを読み込む手順と、
前記ＲＣマージ・階層展開手順と、前記チップ全体ネッ
トリストを読み込み、各種プリミティブ・ブロックの各
入力端子から出力端子への遅延時間情報を保持するプリ
ミティブ・ブロック遅延ライブラリを参照し、前記チッ
プ全体ネットリスト上のネット毎の配線遅延やゲート遅
延情報ファイルを出力する遅延情報生成手順と、前記遅
延情報ファイル、チップ全体ネットリストファイル、要
求される動作クロック周期、ＬＳＩ入力信号のクロック
周期始点からの遅延時間、ＬＳＩ出力信号の要求遅延時
間、及び制約の例外とするパス情報とを含む遅延制約と
を入力し、遅延制約違反経路や違反値毎の度数分布統計
情報を遅延解析情報として出力する遅延解析手順とを含
むことを特徴とする。

【００１８】本発明の第３の階層レイアウト時の早期遅
延解析プログラムは、前記第１、又は第２の階層レイア
ウト時の早期遅延解析プログラムであって、前記ＲＣマ
ージ・階層展開手順は、入力したトップネットリストよ
り、マクロ入出力端子をキーとし、これにその入出力端
子を含むマクロ間ネット名及び配線セグメント毎のＲＣ
情報リスト、及びその入出力端子側近の配線セグメント
を指す前記ＲＣ情報リスト上のポインタとを対応させた
第１のテーブルをマクロ毎に作成する手順と、入力した
各下位階層ネットリストより、マクロ入出力端子をキー
とし、これにその入出力端子を含むマクロ内ネット名及
び配線セグメント毎のＲＣ情報リスト、及びその入出力
端子側近の配線セグメントを指す前記ＲＣ情報リスト上
のポインタとを対応させた第２のテーブルと、入出力端
子を含まないマクロ内ネット情報、プリミティブブロッ
クインスタンス情報を抽出した第３テーブルとを各マク
ロについて作成する手順と、前記第２のテーブルの個
々の入出力端子について関連するマクロ内の配線セグメ
ント毎のＲＣ情報リスト及び側近ポインタを取得し、入
出力端子名をキーとし前記第１のテーブルより関連する
マクロ間ネット、配線セグメント毎のＲＣ情報リスト及
びトップ階層側近ポインタを取得しておき、マクロ内ネ
ットのＲＣ情報要素を順次ポイントしていき、ポインタ
値が側近ポインタに一致していれば該ＲＣ情報を入出力
端子側近の要素と見なし、前記マクロ間の配線セグメン
ト毎ＲＣ情報リストのトップ階層側近ポインタで指定さ
れるＲＣ情報要素に足し込み、前記ポインタ値が側近ポ
インタに一致しなければ該ＲＣ情報を、前記マクロ間の
配線セグメント毎ＲＣ情報リストに要素追加し前記第１
のテーブル上の関連する配線セグメント、ＲＣ情報を更
新する処理と、前記第３のテーブルのマクロ内ネット情
報、プリミティブブロックインスタンス情報に、トップ
上のマクロ・インスタンス名を先頭に付加し第４のテー
ブルへ追加する処理とを各マクロについて順次行うマク
ロ階層展開手順と更新された前記第１のテーブルと第４
のテーブル情報とをチップ全体ネットリストとして出力
する手順とを有することを特徴とする。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１を参照すると、
本発明の階層レイアウト時の配線遅延を考慮した早期遅
延解析方式の一実施例は、プログラム制御により動作す
るデータ処理装置２と、情報を記憶するハードディスク
等の記憶装置１とから構成されている。

【００２０】記憶装置１は、トップネットリスト１１
と、下位階層ネットリスト１２と、プリミティブブロッ
ク遅延ライブラリ１４と、遅延制約情報１６とを含み、
出力情報として、チップ全体ネットリスト１３と、ＳＤ
Ｆ１５と、遅延解析情報１７用のエリアとを含む。

【００２１】トップ・ネットリスト１１は、下位階層を
マクロとして、マクロ配置（フロアプラン）、及び、マ
クロ間の詳細配線の完了後、レイアウトツールから出力
された配線毎にＲＣ情報の付いたネットリストであり、
予め記憶している。

【００２２】下位階層ネットリスト１２は、マクロ内部
のプリミティブブロックの配置、及び、プリミティブ・
ブロック間の概略配線まで完了したレイアウト中間結果
から、その概略配線経路に基づいたＲＣ情報の付いたネ
ットリストであり、予め記憶している。

【００２３】プリミティブブロック遅延ライブラリ１４
は、各種プリミティブブロックの各入力ピンから出力ピ
ンへのピンｔｏピンのタイミングアーク毎のｔｐｄ値
（遅延時間値）等を予め記憶している。

【００２４】遅延制約情報１６は、設計対象ＬＳＩをタ
ーゲット装置で動作させるための制約情報となる基本ク
ロック周期（或いは基本クロック周波数）、入力ピン遅
延時間、出力ピン要求遅延時間、遅延制約例外パス（フ
ォールス・パス，マルチサイクル・パス）などの情報で
あり、予め記憶している。

【００２５】チップ全体ネットリスト１３には、下位階
層であるマクロが展開され、マクロ境界の配線ＲＣ情報
がマージされたＬＳＩ全体を含むネットリストが出力さ
れる。

【００２６】ＳＤＦ１５には、ネットワーク毎の配線遅
延やゲート遅延が出力される。遅延解析情報１７には、
遅延制約を満たしているかのチェックを行い、遅延制約
違反経路や違反値毎の度数分布統計情報が出力される。

【００２７】コンピュータ（データ処理装置）は、ＲＣ
マージ・階層展開手段２１と、ＳＤＦ生成手段２２と、
遅延解析手段２３とを備える。

【００２８】ＲＣマージ・階層展開手段２１は、トップ
・ネットリスト１１のマクロ間ネットをからマクロ入出
力端子へと辿り、マクロ階層を取り去り、マクロ内のプ
リミティブ・ブロックやネット（概略配線）をトップ上
へ露出させる。それと同時に、マクロ間ネット（配線）
のＲＣ情報とマクロ内入出力端子接続ネット（概略配
線）のＲＣ情報をマージして、チップ全体ネットリスト
１３を出力する。

【００２９】ＳＤＦ生成手段２２は、チップ全体ネット
リスト１３を入力し、プリミティブブロック遅延ライブ
ラリ１４を参照して、ＳＤＦを出力する。

【００３０】遅延解析手段２３は、ＳＤＦ１５とチップ
全体ネットリスト１３と遅延制約１６を入力し、遅延制
約違反経路や違反値毎の度数分布統計情報などを遅延解
析情報１７として出力する。

【００３１】次に、本発明の実施の形態の動作について
図面を参照して説明する。先ず図１及び図２のフローチ
ャートを参照して本実施例の特徴であるＲＣマージ・階
層展開手段２１の動作について詳細に説明する。

【００３２】尚、その他のＳＤＦ生成手段２２と遅延解
析手段２３の詳細については、特開２０００−２５９６
８６号公報、特開２０００−３０５９６６号公報、特開
２０００−２５０９５０号公報、特開平１１−２５０１
１９号公報などを参照することで実現できる。

【００３３】記憶装置から与えられるトップ・ネットリ
スト１１、下位階層ネットリスト１２は、ＲＣマージ・
階層展開手段２１に供給される。トップ・ネットリスト
１１からは、マクロ毎に、その入出力端子名をキーとし
て接続しているマクロ間ネット名、配線セグメント毎の
ＲＣ情報リストを連想テーブル（テーブル１）にセット
する（図２のステップＡ１）。この際、マクロ入出力端
子に側近の配線セグメントＲＣ情報要素へのポインタも
テーブル１にセットしておく。

【００３４】ここで連想テーブルとは、キーとなる値と
関係するデータ、あるいは、データの集合を関連付けて
格納する方式のデータ構造である。従って、格納後にキ
ーから関連付けられたデータを効率良く取得することが
できる。

【００３５】下位階層ネットリスト１２からは、下位階
層マクロ毎に、マクロ間入出力端子名をキーとして接続
しているネット名、配線セグメント毎のＲＣ情報リスト
を連想テーブル（テーブル２）にセットする（ステップ
Ａ２）。この際も、入出力端子に側近の配線セグメント
ＲＣ情報要素へのポインタもテーブル２にセットする。

【００３６】また、マクロ間入出力端子を含まないその
他マクロ内のネット、インスタンス（展開されたプリミ
ティブ・ブロック）は、別途テーブル３へセットする
（ステップＡ３）。

【００３７】次に、マクロ毎のテーブル１、テーブル
２、テーブル３に対し次の処理を繰り返す（ステップＡ
４〜Ａ６）。

【００３８】マクロの一つを指定し（ステップＡ４）、
そのマクロのテーブル１とそのマクロの中身（下位階
層）のテーブル２、テーブル３を受け渡し情報としてマ
クロ階層展開処理を呼び出す（ステップＡ５）。

【００３９】図３に移り、マクロ階層展開処理を説明す
る。テーブル２の各ネットについて次の処理を繰り返す
（ステップＢ１〜Ｂ４）。

【００４０】先ずテーブル２のネットの一つを指定し
（ステップＢ１）、このネットが含む入出力端子名から
テーブル１をサーチして、トップ上のマクロ間ネット名
と配線セグメント情報を得る（ステップＢ２）。テーブ
ル２のマクロ内ネット情報とトップ上のネット情報を受
け渡し情報としてＲＣマージ処理を呼び出す（ステップ
Ｂ３）。

【００４１】図４に移り、ＲＣマージを説明する。マク
ロ内の配線セグメントＲＣ情報リストの各要素に対し次
の処理を繰り返す（ステップＣ１〜Ｃ５）。

【００４２】配線セグメントＲＣ情報リストの要素の一
つをポインタで指定し（ステップＣ１）、このポインタ
と前記ステップＡ２でセットしてある端子側近ポインタ
と比較する（ステップＣ２）。ポインタが一致すれば
（入出力端子の側近配線セグメントのＲＣ情報であれ
ば）、対応するトップ・ネットの端子側近ポインタを辿
りその配線セグメントＲＣに、指定しているマクロ内Ｒ
Ｃを足し込む（ステップＣ３）。

【００４３】また、一致しなければ、トップ・ネットの
配線セグメント・リストに当該配線セグメントを追加す
る（ステップＣ４）。

【００４４】着目しているマクロ内ネットの配線セグメ
ントＲＣ情報リストの最後の要素について処理すると
（ステップＣ５）、マクロ階層展開処理にリターンす
る。

【００４５】図３に戻り、次に、テーブル３のマクロ内
ネット、インスタンスについて、トップ上のマクロ・イ
ンスタンス名を先頭に付加し階層名として、トップ・ネ
ットリスト情報としてテーブル４へ追加する（ステップ
Ｂ５）。

【００４６】図２のメイン処理にリターンし、全てのマ
クロの階層展開を終えると（ステップＡ６）、階層展開
・ＲＣマージ処理の完了したテーブル１、テーブル４を
チップ全体ネットリスト１３に出力する（ステップＡ
７）。

【００４７】図１において、ＳＤＦ生成手段２２は、チ
ップ全体ネットリスト１３を入力し、ネットワーク部に
ついてはＲＣ情報から配線遅延を計算し、ゲート部分に
ついては入力波形鈍りなども考慮した上でプリミティブ
・ブロック遅延ライブラリからｔｐｄなどを参照してゲ
ート遅延を計算し、ＳＤＦを出力する。

【００４８】遅延解析手段２３は、ＳＤＦ１５とチップ
全体ネットリスト１３と遅延制約１６を入力し、遅延制
約違反経路や違反値毎の度数分布統計情報などを遅延解
析情報１７として出力する。

【００４９】次に、具体例を用いてＲＣマージ・階層展
開手段２１の動作を説明する。階層レイアウト設計手法
において、図５に示すように、例えばＬＳＩのトップ階
層レベルのレイアウトを考えると下位階層をマクロとし
て、マクロ配置（フロアプラン）、及び、マクロ間の詳
細配線の完了後、レイアウトツールから出力された配線
毎にＲＣ情報の付いたトップ・ネットリスト１１が予め
準備されている。

【００５０】また、図６に示すように、下位階層である
マクロ・レベルのレイアウトを考えると、それぞれのマ
クロ内部のプリミティブ・ブロックの配置、及び、プリ
ミティブ・ブロック間の概略配線まで完了したレイアウ
ト中間結果から、その概略配線経路に基づいたＲＣ情報
の付いた下位階層ネットリスト１２が予め準備されてい
る。

【００５１】概略配線処理は詳細配線処理の前処理であ
り、詳細配線完了までの処理時間と比較すると短時間で
終わる。

【００５２】一般に、レイアウト処理フローは、配置処
理、概略配線処理、詳細配線処理という手順で行われ、
概略配線処理はブロック間配線の概略の経路を決める処
理である。

【００５３】例えば、プリミティブ・ブロックを回路要
素とするマクロの回路情報、機能上のブロック単位の大
まかな配置位置（フロアプラン）、マクロ間端子位置、
等の入力情報に対し、幅を持った概略配線チャネル情報
の条件入力を与え、マクロ内の配線セグメントを各概略
配線チャネルに収容してみて概略配線を決める。

【００５４】多くの場合、この概略配線結果から、配線
混雑度を算出し、配置位置の妥当性(フロアプランを含
む)や配線遅延のクリティカルな箇所を検出して、不具
合があれば、以降の詳細配線処理を中断し、配置位置を
修正するとか、フロアプランを変更すると云った作業へ
フィードバックする。

【００５５】そして詳細配線処理では個々の配線セグメ
ントを概略配線チャネル内の何番目の個別チャネルに配
線するか等を決めていく。

【００５６】本発明が着目しているのは、この概略配線
結果から算出される配線長からＲＣ成分を抽出して遅延
解析を実施させる点である。概略配線結果を利用するこ
とで、詳細配線が完了してから遅延解析を実施する従来
技術と比べて処理時間が大幅に短縮させることができ
る。

【００５７】今、これらが記憶装置からＲＣマージ・階
層展開手段２１に与えられたとする。図５を参照し、ト
ップ・ネットリスト１１のマクロＡに注目すると、出力
端子Ｔ１をキーとして、マクロ間ネットＮ１とその配線
セグメント・リスト（ＲＣ１，ＲＣ２，ＲＣ３，ＲＣ
４）と端子側近の配線セグメントとしてＲＣ１へのポイ
ンタをテーブル１にセットする。

【００５８】同様にマクロＢに注目すると、入力端子Ｉ
１をキーとして、マクロ間ネットＮ１とその配線セグメ
ント・リスト（ＲＣ１，ＲＣ２，ＲＣ３，ＲＣ４）と端
子側近の配線セグメントとしてＲＣ２へのポインタをテ
ーブル１にセットする。

【００５９】同様にマクロＣに注目すると、入力端子Ｉ
１をキーとして、マクロ間ネットＮ１とその配線セグメ
ント・リスト（ＲＣ１，ＲＣ２，ＲＣ３，ＲＣ４）と端
子側近の配線セグメントとしてＲＣ４へのポインタをテ
ーブル１にセットする（ステップＡ１）。

【００６０】図６を参照し、下位階層ネットリスト１２
のマクロＡの内部に注目すると、出力端子Ｔ１をキーと
して、ネットＮＡ１とその配線セグメント・リスト（Ｒ
Ｃ６）と端子側近の配線セグメントとしてＲＣ６へのポ
インタをテーブル２にセットする。その他マクロ内のネ
ット、インスタンスは、別途テーブル３へセットする。
以下テーブル３へのセット動作説明は割愛する。

【００６１】同様にマクロＢの内部に注目すると、入力
端子Ｉ１をキーとして、ネットＮＢ１とその配線セグメ
ント・リスト（ＲＣ７，ＲＣ８，ＲＣ９，ＲＣ１０）と
端子側近の配線セグメントとしてＲＣ７へのポインタを
テーブル２にセットする。

【００６２】同様にマクロＣの内部に注目すると、入力
端子Ｉ１をキーとして、ネットＮＣ１とその配線セグメ
ント・リスト（ＲＣ１１）と端子側近の配線セグメント
としてＲＣ１１へのポインタをテーブル２にセットする
（ステップＡ２、Ａ３）。

【００６３】次に、マクロＡ、Ｂ、Ｃのテーブル１、テ
ーブル２、テーブル３に対しステップＡ４〜Ａ６を繰り
返す。

【００６４】マクロＡのテーブル２の要素である出力端
子Ｔ１をキーとしたネットＮＡ１のデータについて、端
子名Ｔ１をキーとしてテーブル１をサーチするとマクロ
間ネットＮ１と配線セグメント・リスト（ＲＣ１，ＲＣ
２，ＲＣ３，ＲＣ４）と端子側近の配線セグメント情報
ＲＣ１を得ることができる（ステップＢ２）。

【００６５】ここで、マクロ内端子側近の配線セグメン
ト情報ＲＣ６をＲＣ１に足し込みＲＣ１’に更新する
（ステップＣ３）。

【００６６】同様にマクロＢのテーブル２の要素である
入力端子Ｉ１をキーとしたネットＮＢ１のデータについ
て、端子名Ｉ１をキーとしてテーブル１をサーチすると
マクロ間ネットＮ１と配線セグメント・リスト（ＲＣ
１’，ＲＣ２，ＲＣ３，ＲＣ４）と端子側近の配線セグ
メント情報ＲＣ２を得ることができる（ステップＢ
２）。

【００６７】ここで、マクロ内ネットＮＢ１について
は、セグメントが複数あるので、それぞれのセグメント
に対しステップＣ１〜Ｃ５を繰り返す。先ずＲＣ７につ
いては、側近ポインタによりマクロ内端子側近の配線セ
グメント情報であることが分かる（ステップＣ２）。よ
ってステップＣ３へ進み、ＲＣ７をＲＣ２に足し込みＲ
Ｃ２’に更新する。

【００６８】その他、ＲＣ８，ＲＣ９，ＲＣ１０につい
ては、マクロ内端子側近の配線ではないため、ステップ
Ｃ４へ制御を移し、マクロ間ネットＮ１の配線セグメン
ト・リストに追加される。追加後のリストは、（ＲＣ
１’，ＲＣ２’，ＲＣ３，ＲＣ４，ＲＣ８，ＲＣ９，Ｒ
Ｃ１０）となる。

【００６９】同様にマクロＣのテーブル２についても処
理すると、マクロ間ネットＮ１の配線セグメント・リス
トは、（ＲＣ１’，ＲＣ２’，ＲＣ３，ＲＣ４’，ＲＣ
８，ＲＣ９，ＲＣ１０）となる。

【００７０】最後に、テーブル１、及び、テーブル４の
内容を記憶装置に出力したものが、図７のチップ全体ネ
ットリストである。

【００７１】

【発明の効果】以上説明した様に、本発明の早期遅延解
析方式及びプログラムは、トップ・レイアウト完了、下
位階層概略配線完了後に、それらの配線結果をマージし
て配線による容量や抵抗を考慮した遅延解析をするの
で、ＬＳＩ全面レイアウトが完了する前に遅延解析がで
きるという第１の効果を有する。

【００７２】そして、概略配線処理は詳細配線処理の前
処理であり、短時間で終わるので、遅延改善のための設
計の繰り返しＴＡＴを短縮させる第２の効果も有する。

【００７３】又、下位階層の配線による遅延が概略配線
結果に基づいており、概略配線と詳細配線との間には相
関があることを考えると、仮想配線モデル方式より実遅
延値に近い遅延値を得て用いるため、仮想配線モデルよ
りも精度良く求まるという第３の効果も有する。

【図面の簡単な説明】

【図１】図１を参照すると、本発明の階層レイアウト時
の早期遅延解析方式の全体構成を示す図。

【図２】図１のＲＣマージ・階層展開手段２１の動作を
示すフロチャート。

【図３】図２のマクロ階層展開の詳細処理動作を示すフ
ローチャート。

【図４】図３のＲＣマージ処理の詳細動作を示すフロー
チャート。

【図５】本発明で処理する配置、配線データ例のトップ
階層のデータを示す図。

【図６】本発明で処理する配置、配線データ例のマクロ
階層のデータを示す図。

【図７】本発明で処理したチップ全体ネットリストに対
応した図。

【符号の説明】

１記憶装置１１トップネットリスト１２下位階層ネットリスト１３チップ全体ネットリスト１４プリミティブブロック遅延ライブラリ１５ＳＤＦ１６遅延制約情報１７遅延解析情報２データ処理装置２１ＲＣマージ・階層展開手段２２ＳＤＦ生成手段２３遅延解析手段

Claims

【特許請求の範囲】

【請求項１】階層的に配置配線設計するＬＳＩの配線
遅延を考慮した遅延解析方式であって、マクロ内のプリ
ミティブ・ブロックやマクロ入出力端子を要素とするマ
クロの回路情報と前記要素間の概略配線情報とその概略
配線経路に基づいたＲＣ情報とを含む下位階層ネットリ
ストファイルと、トップ階層としてＬＳＩを構成するマ
クロ名、各マクロの入出力端子情報、これを用いたマク
ロ間接続情報、その配線情報、そのＲＣ情報とを含むト
ップネットリストファイルと、前記下位階層ネットリス
トファイル及びトップネットリストファイルを入力し、
トップネットリストのマクロ間ネットからマクロ入出力
端子へと辿り、マクロ間ネット配線やＲＣ情報とマクロ
内のマクロ入出力端子接続ネット配線やＲＣ情報をマー
ジしてマクロ境界を跨ぐネット配線やそのＲＣ情報とす
ると共に、各マクロのマクロ入出力端子を含まないネッ
ト配線と、プリミティブ・ブロック情報を抽出しこれら
をマクロ階層を取り去ったチップ全体ネットリストファ
イルとして出力するＲＣマージ・階層展開手段を含むこ
とを特徴とする階層レイアウト時の早期遅延解析方式。
【請求項２】前記下位階層ネットリストファイルと、
前記トップネットリストファイルと、前記ＲＣマージ・
階層展開手段と、前記チップ全体ネットリストファイル
を入力し、各種プリミティブ・ブロックの各入力端子か
ら出力端子への遅延時間情報を保持するプリミティブ・
ブロック遅延ライブラリを参照し、前記チップ全体ネッ
トリスト上のネット毎の配線遅延やゲート遅延情報ファ
イルを出力する遅延情報生成手段と、前記遅延情報ファ
イル、チップ全体ネットリストファイル、要求される動
作クロック周期、ＬＳＩ入力信号のクロック周期始点か
らの遅延時間、ＬＳＩ出力信号の要求遅延時間、及び制
約の例外とするパス情報とを含む遅延制約とを入力し、
遅延制約違反経路や違反値毎の度数分布統計情報を遅延
解析情報として出力する遅延解析手段とを含むことを特
徴とする請求項１記載の階層レイアウト時の早期遅延解
析方式。
【請求項３】前記ＲＣマージ・階層展開手段は、入力
したトップネットリストより、マクロ入出力端子をキー
とし、これにその入出力端子を含むマクロ間ネット名及
び配線セグメント毎のＲＣ情報リスト、及びその入出力
端子側近の配線セグメントを指す前記ＲＣ情報リスト上
のポインタとを対応させた第１のテーブルをマクロ毎に
作成する手段と、入力した各下位階層ネットリストよ
り、マクロ入出力端子をキーとし、これにその入出力端
子を含むマクロ内ネット名及び配線セグメント毎のＲＣ
情報リスト、及びその入出力端子側近の配線セグメント
を指す前記ＲＣ情報リスト上のポインタとを対応させた
第２のテーブルと、入出力端子を含まないマクロ内ネッ
ト情報、プリミティブブロックインスタンス情報を抽出
した第３のテーブルとを各マクロについて作成する手段
と、前記第２のテーブルの個々の入出力端子について関連す
るマクロ内の配線セグメント毎のＲＣ情報リスト及び側
近ポインタを取得し、入出力端子名をキーとし前記第１
のテーブルより関連するマクロ間ネット、配線セグメン
ト毎のＲＣ情報リスト及びトップ階層側近ポインタを取
得しておき、マクロ内ネットのＲＣ情報要素を順次ポイ
ントしていき、ポインタ値が側近ポインタに一致してい
れば該ＲＣ情報を入出力端子側近の要素と見なし、前記
マクロ間の配線セグメント毎ＲＣ情報リストのトップ階
層側近ポインタで指定されるＲＣ情報要素に足し込み、
前記ポインタ値が側近ポインタに一致しなければ該ＲＣ
情報を、前記マクロ間の配線セグメント毎ＲＣ情報リス
トに要素追加し前記第１のテーブル上の関連する配線セ
グメント、ＲＣ情報を更新する処理と、前記第３のテー
ブルのマクロ内ネット情報、プリミティブブロックイン
スタンス情報に、トップ上のマクロ・インスタンス名を
先頭に付加し第４のテーブルへ追加する処理とを各マク
ロについて順次行うマクロ階層展開手段と更新された前
記第１のテーブルと第４のテーブル情報とをチップ全体
ネットリストとして出力する手段とを有することを特徴
とする請求項１、又は２記載の階層レイアウト時の早期
遅延解析方式。
【請求項４】階層的に配置配線設計するＬＳＩの配線
遅延を考慮した遅延解析プログラムであって、マクロの
プリミティブ・ブロックやマクロ入出力端子を要素とす
るマクロの回路情報と前記要素間の概略配線情報とその
概略配線経路に基づいたＲＣ情報とを含む下位階層ネッ
トリストと、トップ階層としてＬＳＩを構成するマクロ
名、各マクロの入出力端子情報、これを用いたマクロ間
接続情報、その配線情報、そのＲＣ情報とを含むトップ
ネットリストとを読み込む手順と、トップネットリスト
のマクロ間ネットからマクロ入出力端子へと辿り、マク
ロ間ネット配線やＲＣ情報とマクロ内のマクロ入出力端
子接続ネット配線やＲＣ情報をマージしてマクロ境界を
跨ぐネット配線やそのＲＣ情報とする手順と、各マクロ
のマクロ入出力端子を含まないネット配線と、プリミテ
ィブ・ブロック情報を抽出する手順と前記マクロ境界を
跨ぐネット配線やそのＲＣ情報と前記抽出した情報をマ
クロ階層を取り去ったチップ全体ネットリスト情報とし
て出力する手順とを有したＲＣマージ・階層展開手順を
含むことを特徴とする階層レイアウト時の早期遅延解析
プログラム。
【請求項５】前記下位階層ネットリスト及びトップネ
ットリストを読み込む手順と前記ＲＣマージ・階層展開
手順と、前記チップ全体ネットリストを読み込み、各種
プリミティブ・ブロックの各入力端子から出力端子への
遅延時間情報を保持するプリミティブ・ブロック遅延ラ
イブラリを参照し、前記チップ全体ネットリスト上のネ
ット毎の配線遅延やゲート遅延情報ファイルを出力する
遅延情報生成手順と、前記遅延情報ファイル、チップ全
体ネットリストファイル、要求される動作クロック周
期、ＬＳＩ入力信号のクロック周期始点からの遅延時
間、ＬＳＩ出力信号の要求遅延時間、及び制約の例外と
するパス情報とを含む遅延制約とを入力し、遅延制約違
反経路や違反値毎の度数分布統計情報を遅延解析情報と
して出力する遅延解析手順とを含むことを特徴とする請
求項４記載の階層レイアウト時の早期遅延解析プログラ
ム。
【請求項６】前記ＲＣマージ・階層展開手順は、入力
したトップネットリストより、マクロ入出力端子をキー
とし、これにその入出力端子を含むマクロ間ネット名及
び配線セグメント毎のＲＣ情報リスト、及びその入出力
端子側近の配線セグメントを指す前記ＲＣ情報リスト上
のポインタとを対応させた第１のテーブルをマクロ毎に
作成する手順と、入力した各下位階層ネットリストよ
り、マクロ入出力端子をキーとし、これにその入出力端
子を含むマクロ内ネット名及び配線セグメント毎のＲＣ
情報リスト、及びその入出力端子側近の配線セグメント
を指す前記ＲＣ情報リスト上のポインタとを対応させた
第２のテーブルと、入出力端子を含まないマクロ内ネッ
ト情報、プリミティブブロックインスタンス情報を抽出
した第３テーブルとを各マクロについて作成する手順
と、前記第２のテーブルの個々の入出力端子について関連す
るマクロ内の配線セグメント毎のＲＣ情報リスト及び側
近ポインタを取得し、入出力端子名をキーとし前記第１
のテーブルより関連するマクロ間ネット、配線セグメン
ト毎のＲＣ情報リスト及びトップ階層側近ポインタを取
得しておき、マクロ内ネットのＲＣ情報要素を順次ポイ
ントしていき、ポインタ値が側近ポインタに一致してい
れば該ＲＣ情報を入出力端子側近の要素と見なし、前記
マクロ間の配線セグメント毎ＲＣ情報リストのトップ階
層側近ポインタで指定されるＲＣ情報要素に足し込み、
前記ポインタ値が側近ポインタに一致しなければ該ＲＣ
情報を、前記マクロ間の配線セグメント毎ＲＣ情報リス
トに要素追加し前記第１のテーブル上の関連する配線セ
グメント、ＲＣ情報を更新する処理と、前記第３のテー
ブルのマクロ内ネット情報、プリミティブブロックイン
スタンス情報に、トップ上のマクロ・インスタンス名を
先頭に付加し第４のテーブルへ追加する処理とを各マク
ロについて順次行うマクロ階層展開手順と更新された前
記第１のテーブルと第４のテーブル情報とをチップ全体
ネットリストとして出力する手順とを有することを特徴
とする請求項４、又は５記載の階層レイアウト時の早期
遅延解析プログラム。