JP2001519958A - 電子設計の高レベル記述から最適な物理的実施形態を生成するための方法及びシステム - Google Patents

Abstract

(57)【要約】 電子設計自動化システムが、設計作成へとつながるバックエンドフローのための条件を精確に規定する詳細な制約条件及びデータを生成するために、電子設計のRTLモデルの最適化をもたらす。システムは電子設計のRTLモデルを取り上げ、それを設計のハードウェア実施形態の効率的な高レベル階層表示に対してマッピングする。自動区画化がハードウェア表示を区画して機能的区画とし、正確な配置ベースの配線負荷モデルを用いて、区画の各々について一連の実行可能な実施形態についての、完全に特徴付けられた性能エンベロープを生成する。チップレベルの最適化が、区画の物理的実施形態を選択し改善して、コンパクト化された概略配線フロアプランを生成する。チップレベルの最適化は再区画化パスを繰り返して呼び出し、区画を改善すると共に、実行可能な実施形態を再計算する。このようにして多重のパスによるプロセスは、チップ全体を最低限のタイミング要求及び他の設計目標に合致させるために、全ての区画について最適な物理的実施形態の選択に向けて収束していく。システムは特別な制御及びデータファイルを出力し、これらはバックエンドフロープロセスの全体を通じて設計の実施形態の詳細を完全に規定し、それによって、コストがかかり時間を消費する設計の繰り返しを行うことなしに、作成される設計が全ての設計目標に合致することが保証される。

Description

【発明の詳細な説明】 電子設計の高レベル記述から最適な物理的実施形態を 生成するための方法及びシステム 発明の背景発明の分野 本発明は一般に、電子設計の高レベル記述から効率的な物理的実施形態を生成 するために用いられる方法及びシステムに関し、より詳しくは、論理合成、フロ アプランニング、配置及び配線に先立って、面積、タイミング及び電力などの性 能パラメータに関するレジスタトランスファーレベル（RTL）の記述を最適化す るソフトウェアシステム及び方法に関するものである。背景技術の説明 電子システムを設計するための、今日の電子設計自動化（EDA）システムは、 デジタルコンピュータ上で実行されるソフトウェアツールからなり、これは複雑 な電子設計の生成及び検証について、設計者を補助する。今日の最先端の設計技 術は、論理合成ツール、フロアプランニングツール、配置及び配線ツール、寄生 素子抽出ツール、及びタイミングツールをインタラクティブなシーケンスで用い て、トップダウン設計法として一般に知られている設計プロセスを形成する。 図１の左側は、典型的なトップダウン設計プロセスを示している。トップダウ ン設計フローへの主たる入口は、ハードウェア記述言語（HDL）で表現された集 積回路設計の高レベルの機能的記述、挙動レベル又はRTLである。この設計は、 集積回路（IC）の全体的な動作周波数、回路面積、消費電力その他といった、種 々の設計目標と組み合わせられる。 在来のトップダウン法は、２つの重畳的なプロセス、フロントエンドフローと バックエンドフローを用いている。これらのフローは各々、多数回の浪費的な繰 り返しと、非常に複雑な情報の交換を伴っている。トップダウン法のフロントエ ンドでは、RTLモデルは設計者によってマニュアルで区画化されて、設計者がそ の設計の機能的及びアーキテクチャ的な側面を最も良く表すと考える、種々の機 能ブロックとされる。次いで、論理合成ツールがこの機能的記述を詳細な、ゲー トレベルの回路網（ネットリスト）に変換し、統計的な配線負荷評価モデルと、 その集積回路を物理的に具現化するのに用いられるプロセス技術を予め特徴付け るセルライブラリに基づいて、タイミング制約条件を生成する。 ゲートレベルのネットリストとタイミング制約条件は次いで、バックエンドフ ローに供給され、フロアプランが生成され、次いで論理が最適化される。次いで 配置及び配線ツールにより回路が配置され、配線されて、物理的なレイアウトが 生成される。配置及び配線の後、寄生素子抽出及びタイミングツールが(通常は 回路製造者により)、タイミングデータを論理合成プロセスに戻して供給し、か くして設計者は設計目標に到達するまで、設計を繰り返すことができる。 合成、並びに配置及び配線の自動化は、それまでの退屈で誤りを生じがちなマ ニュアル設計プロセスと比較して、かなりの生産性向上をもたらすものであるが 、トップダウン設計法は、進化したIC製造プロセスの能力を余すところなく利用 するような、多くの回路設計の効率的な物理的実施形態を作成できてはいない。 このことは、半導体ベンダが今日のディープサブミクロンプロセスで製造可能な ものと、IC設計者がトップダウンEDA設計ツールを用いて生成可能なものとの間 にある、「設計ギャップ」が大きくなっていることから明らかである。最新の0.18 μm CMOSプロセスでは、1000万個のゲートを備え、500MHzを越える速度で動作す るシリコンチップを製造可能である。対照的に、在来のトップダウンEDAツール を用いる設計者は、50から100万個のゲートを有し150MHzで動作する集積回路を 生成し、解析し、検証するのに四苦八苦している。 トップダウン法の第１の非効率性は、それが統計的な配線負荷モデルに依存す ることに由来する。このモデルは、配線遅延が主要なものである、ディープサブ ミクロンデジタルプロセスには適していないことが判明した。ディープサブミク ロンの集積回路におけるタイミングは、ゲート遅延ではなく、相互接続遅延によ り支配される。挙動及び論理合成のような、在来のトップダウン設計ツールはも ともと、チップタイミングがゲート遅延により左右された時代に構築されたもの である。これらのツールは、設計サイクルの初期の段階において、配線寄生素子 をモデル化するために、不正確な統計的配線負荷評価を用いている。そしてこう した不正確さの影響は、設計法の残余の部分全体に伝染する。タイミングモデル の不正確さを克服するために、設計者は論理合成、フロアプランニング、論理最 適化、並びに配置及び配線の、過剰に時間を消費する繰り返し作業に従事し、そ の回路についてのタイミング制約条件を収束させようとする。この繰り返しルー プのことを、タイミング収束問題と呼ぶことにする。 統計的な配線負荷モデルと実際の配線負荷との間に大きな隔たりがあることは 、回路設計者が、ゲートレベルのフロアプランニングと配置及び配線タスクが完 了するまでは、チップレベルの最適化の開始を待たねばならないことを意味して いる。今日のオンチップシステムの設計のゲートレベルの複雑性が著しいことに より、ゲートレベルの検証及び解析ツールには重い負荷が課せられており、設計 を多数回繰り返すと非常に時間がかかることになる。 第２に、今日の高性能な集積回路設計の複雑さは、論理合成ツールの能力を凌 駕している。僅かに数万程度の論理ゲートを含む回路についても、今日の高性能 エンジニアリングワークステーション上での合成実行時間は、何時間もかかるの が通常である。こうした回路についての配置及び配線実行時間もまた、何時間も 消費しうる。数万の論理ゲートを含む回路について、合成と配置及び配線を１回 繰り返すことが、何日もかかることは稀ではない。、回路の寸法が大きくなり、 回路の性能目標が増えると、合成と配置及び配線ツールの実行時間は非線形的に 、時には指数的に増大する。かくして、論理合成は複雑な設計を即時に処理する ことはできない。設計者は、機能的記述を開発し、設計を小さなモジュールへと マニュアルで区分化し、それらについて論理合成を個々に実施することを余儀な くされる。しかしながら、マニュアルでの区分化に際しては、設計者はバックエ ンドにおける区分化の物理的な影響、特にかかる区分がタイミング、面積及び消 費電力に対して及ぼす影響についての正確な情報を全くと言っていいほど持って いない。高レベルの機能記述と低レベルのレイアウトの物理的な影響との間の関 係は、フロントエンドの設計段階では明らかでない。RTL設計段階又はそれより 上において、バックエンドの正確な物理的影響を予測することができないと、設 計は局所的に最適化され、機能的に最適ではなく記述されることになる。設計効 率は、集積回路の種々の異なる区画について、設計制約条件過剰（タイミング非 収束）又は制約条件不足(性能及び密度低下)、或いはこれら両者の何らかの組み 合わせによって、損失を蒙ることになる。最適ではないRTL記述及び区画化は、 論 理合成の出発点としては不十分なものであり、設計の不完全さは論理合成によっ て伝播及び増幅され、繰り返しを長々と行いマニュアルでの介入を行ったとして も、最終的にはシリコン基板の非効率的利用（例えば過剰な面積又は電力消費、 より遅い動作周波数など）につながる。 論理合成ツールは全ての論理をランダム論理として扱うため、トップダウン設 計法にはさらなる非効率性が導入されている。従って、論理合成は通常、設計の 高レベル記述においては普通に用いられ表現されている、データパスの如きより 効率的なシリコン構造を認識し、利用することができない。この限界を知ってい る設計者は多くの場合、RTLソースにあるゲートレベルの要素をマニュアルで例 証することにより、合成をバイパスしている。このことは、ゲートレベルのネッ トリストを書き出すことに等しく、面倒で、生産性が低く、誤りを生じやすい作 業である。 トップダウン法の別の欠陥は、それがフロントエンド設計サイクルとバックエ ンド設計サイクルの間に、厄介なネットリスト受け渡しを必要とすることである 。フロントエンド繰り返しループとバックエンド繰り返しループの重畳部分にお いて、複雑な双方向性の情報転送が行われる。トップダウン設計プロセスを効果 的に管理するのに必要な、種々の設計専門家は少なく、また普通は一般的な設計 チームには配属されない。設計の非効率性は、進化したIC製造プロセスの活用不 足を生じ、コスト高になる。トップダウン設計法が繰り返し的であることは、長 い設計時間と巨大な設計チームを必要とするが、製品の短いライフサイクルと販 売期間が短いことを特徴とする競争の激しい設計環境においては、これらが利用 可能でないか、或いは実行可能でさえない場合も多い。かくして、複合高性能シ ステムについて、迅速なタイミング収束を達成すると共に、密度、電力及び生産 性の制約条件を満足することは、今日の電子設計産業に対して立ちはだかってい る挑戦的課題である。 従って、現在のトップダウン設計法を、性能、密度、電力及び設計生産性の面 において改良するEDAシステムに対するニーズが存在している。特に、在来の論 理合成、フロアプランニング、配置及び配線設計段階に先立って、RTL段階にお いて集積回路の設計を最適化する、ソフトウェア的方法及びシステムに対する ニーズがある。発明の概要 本発明は、在来のトップダウン法の限界を、RTL最適化システム及び方法によ って克服する。これは自動的性能駆動設計パラダイムを具現化することにより、 既存のトップダウンEDAシステムを増強するものである。本発明のRTL最適化シス テムは、自動的階層構造化カスタム設計を実施し、既存のトップダウン設計法に 対し、性能、密度、電力及び生産性において、大幅な改善をもたらす。本発明の RTL設計法は、論理合成の前に専らRTLモデルで作業することにより、ユーザが自 分の設計を入力し、解析し、デバッグし、最適化し、そして実施することを可能 にする。チップ全体の設計、解析、及び最適化は、在来のゲートレベルのツール よりも何倍ものオーダで高速に実行され、それによって真にインタラクティブな 設計が可能になる。 本発明のRTL設計法及びシステムは、全ての論理合成に先立って、ある電子設 計の、及び全体的な電子設計それ自体の個々の区画についての既知の物理的実施 形態の動作特性を捕捉するために、配置ベースの配線負荷モデルを使用する。こ の性能データは、設計目標に対する既知の解法を見付けるために、電子設計の区 画化、フロアプランニング、及び配線を最適化するために使用される。この解法 は、区画レベル及びチップレベルにおける電子設計の物理的実施形態を規定し、 それにより、在来の論理合成、配置及び配線その他を経由するパスが一回しか必 要とされないように、バックエンドフローを制約する。 好ましい実施例では、RTL最適化システムと在来のバックエンドフローとの間 での受け渡しには、チップ及びブロックレベルのネットリストを伴うRTLモデル 、フロアプラン、配線、アスペクト比及び面積、ピン割当、出力負荷、入力、出 力及び内部タイミング制約条件、区画内及び区画間の配線についての配置ベース の配線負荷、及びバックエンドツールを制御するためのコマンドスクリプトが含 まれる。このようにして、バックエンドフローは単一回のパスへと完全に制約す ることができ、それによって真にRTLレベルでの受け渡しが達成される。 より具体的には、配置ベースの配線負荷モデルは、論理構造、区画、及び全体 的なチップ又は電子設計の性能を特徴付けるために、RTL最適化プロセス全体を 通じて使用される。タイミング、面積、電力、及びその他の性能属性についての この性能特徴付けは、RTLレベルでの電子設計を最適化するために用いられる。 この特徴は、物理的な実施形態の動作特性を捕捉するために通常必要とされた、 論理合成、フロアプランニング、及び配線に対する在来の必要性を排除する。次 いで、本発明の別の特徴は、配置ベースの配線負荷モデルから導かれた論理構造 の、数多くの物理的実施形態の性能データを用いて、論理構造の性能を完全に特 徴付けることのできる能力にある。 本発明のさらに別の特徴は、完全に特徴付けられたライブラリ、ここでは論理 構築ブロックライブラリ又は「LBB」と呼ぶものを生成するために、種々の物理 的実施形態について、こうした性能データを発生することにある。LBBは高レベ ルの、テクノロジに依存しない論理構造の記述であって、ある範囲の異なる物理 的実施形態にわたるその論理構造の性能エンベロープを完全に特徴付ける性能デ ータを有している。性能データは好ましくは、多数の異なる物理的実施形態につ いて、論理構造の面積、回路遅延、及び出力負荷の間にある関係を定量化する。 この性能データは、物理的実施形態の各々を配置及び配線して、配置ベースの配 線負荷モデルを生成することによって作成される。性能データはさらに、ランダ ム論理及びデータパス実施形態についても特徴付けることができる。加えて、性 能データは好ましくは、種々の典型的な負荷条件について、多数のビット幅、及 び多数のドライバサイズの各々について、こうした面積、タイミング、及び出力 負荷の関係を規定する。LBBは、面積と速度についての異なるトレードオフを表 す、多重の実施形態を有することができる。かくして、これらの異なる物理的実 施形態についてのLBBの性能データは、その全体的な性能エンベロープを規定す ることになる。LBBは、単純なゲート（インバータ、NAND、ラッチ、フリップフ ロップ）から、加算器、有限状態マシン、メモリ、及びエンコーダといった複合 論理構造までの範囲にわたる。LBBの使用は、予め特徴付けられたライブラリを 用いる手法を、在来のゲートレベルから、複合構造モデルレベルにまで引き上げ 、LBBを特徴付ける正確な性能データをRTL設計レベルで用いて、電子設計の区画 化及びフロアプランニングを最適化することを可能にする。 本発明の別の特徴は、RTLモデルの完全に自動化された区画化、及びその後の 、 チップ最適化に際しての区画の自動的改良にある。自動区画化は、配置ベースの 配線負荷情報を使用して、局所的又は全体的なフロアプランニング、配線、タイ ミングその他を最適化する区画を生成する。設計目標、及び発生されたタイミン グその他の制約条件を充足するように、高レベルのチップ最適化プロセスにより 必要に応じて、区画の間で論理を移動するための再区画化や、区画の結合又は分 裂を引き起こすことができる。この自動化されたプロセスは、設計をマニュアル で区画化し区画の間にタイミングを割り当てなければならないが、その後バック エンドフローにより、そうしたタイミングの割当や区画化が何れも実行できない か最適ではないことがわかる、といった重荷を設計者から取り去るものである。 図１の右側は、本発明による全体的な設計フローを示している。電子設計のRT Lモデルから始まって、本発明はまず、RTLモデルを多数の物理的区画へと自動的 に区画化する。この自動的区画化は、RTLモデルに固有の機能の論理的階層を、 チップレベルの物理的実施形態について最適化された物理的階層へと変形する。 区画は、現在の設計目標を所与として、局所的な物理的実施形態を選択するよう に最適化される。フロアプランニング、ピン割当、配置及び配線などを含むチッ プ最適化により、区画化は改善されて、チップ全体についてタイミングをシミュ レートし解析することが可能になると共に、付加的な設計制約条件を発生する。 これらの制約条件は、区画化及び最適化段階を介して逆に戻され、最終的に、全 体的なタイミングおよび面積に関する解に収束する。このプロセス全体は、在来 のトップダウン手法のゲートレベルの論理設計に依存することなしに行われるも のであるから、このプロセスを通じて多くの高速な繰り返しを行うと、非常に多 数の異なる物理的実施形態を迅速に調査して、通常は設計者による割り込みや補 助の必要なしに、設計目標を満たす最適な物理的実施形態へと自動的に収束させ ることが可能になる。発生された設計制約条件を伴う、単純化されたRTLレベル の受け渡しは、バックエンドフローに渡されるが、バックエンドフローは今や、 回路設計を製造するために１回のパスを経るだけである。 好ましい実施例では、本発明の設計法及びシステムは、RTLモデルソースを獲 得し、所望のハードウェア実施形態を効率的に表す論理構築ブロック（LBB）の ネットワークへとそれを変換する。 次いでLBB回路網、従ってRTLモデルは、データパス、有限状態マシン、メモリ 、ハードマクロブロック、及びランダム論理区画といった多数の物理的区画へと 、自動的に区画化される。この機能的な区画化は、RTLモデルに固有の機能の論 理階層を、チップレベルの物理的実施形態について最適化された物理的階層へと 変換する。この物理的階層は、区画の論理接続及び階層関係の両者を規定する。 物理的区画の各々について、多数の実行可能なブロックレベルでの物理的実施 形態が、自動的にモデル化される。ある区画について物理的実施形態が実行可能 となるのは、それが少なくとも、チップ全体についての最小動作周波数などの、 その区画について規定されたタイミングその他の設計制約条件に合致する場合で ある。実施形態モデルのデータは、物理的区画のLBBに含まれる性能データ、及 びその区画の配置ベースの配線負荷モデルから抽出される。ある区画について実 行可能な実施形態の範囲は恐らく、面積、アスペクト比、タイミング及び消費電 力について変動する。各々の実施形態モデルには、ピンからピンへのタイミング モデル、その区画についての配置ベースの配線負荷モデル、及びピンの割当を伴 うブロックレベルのフロアプランが含まれる。 次の自動的プロセスはチップレベルの最適化であり、これはブロックレベルの 区画化の改善のために、集積回路の第１パスフロアプランと、チップレベルの設 計制約条件のセットを生成する。このチップレベルの最適化は、全ての区画の実 行可能なブロックレベルの実施形態モデル、チップ面積、アスペクト比、動作周 波数及びI/O信号タイミングについての設計制約条件、及び区画の論理接続につ いてのチップレベルのネットリストを使用する。チップレベルの最適化は実施形 態モデル全部にわたって繰り返され、フロアプランの生成と緻密化、ピン割当、 概略配線、及び概略タイミング解析を行う。 第１パスのフロアプランが発生された後、構造的区画化を用いてチップレベル の最適化から導出される、改善された設計制約条件に基づいて、このフロアプラ ンの区画はさらに最適化される。構造的区画化は、タイミング改善のために区画 間でLBBを移動したり、或いは充填密度を向上させるために区画を融合してより 大きなユニットとし、区画を分割してより小さなユニットとし、また区画のアー キテクチャの型を変更する（例えばデータパスからランダム論理区画へ）ことを 含みうる。構造的区画化は、データパス及び非データパス区画について、新たな ブロックレベルの制約条件を生成し、タイミング及びフロアプラン充填密度を改 善する。 改善された制約条件に基づく新たな区画実施形態モデルは、チップ設計の他の データと共に、チップ最適化プロセスに再度導入され、最後の、第２の最適化パ スが行われる。この第２パスには、全ての区画についての物理的実施形態、フロ アプランニング、ピン割当、及び概略配線の最終的な選択が含まれる。 在来のバックエンドプロセスツールとインタフェースするために、本発明は、 チップ及びブロックレベルの最適フロアプラン及び配置ベースの配線負荷モデル を含めて、詳細な実施形態制約条件を提供する。これらの実施形態制約条件は好 ましくは、各々の物理的ブロックについての構造的RTLネットリスト及びトップ レベル論理接続などの区画化制約条件、面積、アスペクト比、ピン割当、概略配 線パス、及びフロアプラン（チップ及びブロックレベル）などの物理的制約条件 、出力負荷、入力到着時間、出力タイミング制約条件、動作周波数、及び配置ベ ースの配線負荷モデルなどのタイミング制約条件、並びにコマンドスクリプトを 含む。 在来のトップダウン設計においては、フロントエンドフローは、バックエンド フローにより発生されるタイミング及び面積についての結果を予測するのがせい ぜいであった。対照的に本発明では、第２パスのチップ最適化から得られる最終 的な設計制約条件のセットは、タイミング収束についての既知の解決を保証する 。これは、最適化プロセス全体を通して正確な配置ベースの配線負荷が用いられ ており、個々の区画の実施形態は実行可能であることが判っているからである。 チップレベル及びブロックレベル最適化の間で多数回の迅速な内部反復を行うこ とにより、バックエンド実施形態を駆動するための設計制約条件が十分にバラン スの取れた、最適なものであることが保証される。これらのブロックレベルの制 約条件は、バックエンドプロセスを通る一回のパスでもって、面積及び性能の目 標に合致するための処方箋を表すものであり、従ってRTL受け渡し設計フローに おいて、フロントエンドとバックエンドの実施形態の間の有効なインタフェース と して作用する。 本発明は、大多数のIC設計についてバックエンドを介する一回のパスで自動的 にタイミング収束に到達するために設計された、予めプログラムされた内蔵式の シーケンスとして、上記した設計フローを支援する。加えて本発明は、自動化の 結果を改善するためにマニュアルで手を加える余地を与える。内蔵式の最適化シ ーケンスはまた、システムを特異なチップ条件に適合させるために、ユーザによ って変更可能である。マニュアルで入り込むポイントには、物理的階層構造の制 御、LBB合成の制御、区画化、ピン割当、フロアプラン(ブロック及びチップレベ ル)、ブロックレベルの実施形態の生成及び選択、適所最適化、及び戻り注釈（b ack-annotation）などがある。 本発明は、在来のトップダウンEDA設計システムと比較して、数多くの利点を もたらす。第１に、RTLタイミング及び電力解析は、今日のツールの多くに採用 されている非現実的な統計的配線負荷予測に代えて、正確な配置ベースの配線寄 生素子を用いているため、論理合成に先立って回路設計を最適化することが可能 である。このことは、ディープサブミクロンプロセスでは一般的な、論理合成（ 又はカスタムマニュアル設計）後の多数回の設計反復を排除する。 第２に、本発明のRTL解析は、インタラクティブな速度で実行されるため、マ イクロアーキテクチャの最適化が可能になる。LBB及びバス表示を用いることで 、設計図案は在来の、ビット当たりのゲートレベルの回路表示よりも上の段階と され、設計表示、解析、及び視覚化が単純化され加速される。設計フローは完全 に性能駆動型であるため、高レベルの制約条件（面積、タイミング、電力）が変 化され、大きく異なるチップ実施形態に帰結する。かくして設計者は、種々の代 替的な設計の中からテストを行うために、設計フローのどの段階においても、直 ちに設計変更を行うことができる。このことは、在来のEDAツールでは可能でな かった仕方で、設計を探求していくことを奨励する。 第３に、データパスや複合ライブラリのような効率的なシリコン構造への、RT Lモデルの階層的区画化を自動的に実行でき、それによって効率的な設計を実施 するのに必要とされる時間や専門家を削減できる。 第４に、ゲートレベルの最適化及び物理的実施形態を完全に自動化するために 、 バックエンドツールに対するリンクを構築できる。同様に、フロントエンドツー ルに対するリンクにより、より正確な寄生素子およびタイミング予測に基づいて 、改善された挙動合成を行うことができる。 第５に、高レベルのLBB表示と、多数の設計図の間でのクロスプロービング能 力により、多数の設計変形にわたるトレース性能がもたらされ、ユーザが定義し たRTLモデルを設計プロセスの間中、「大切な」ソースとして用いることが可能 になる。本発明のこの特徴は、RTL最適化システムのユーザインタフェースにお いて見出される。RTL最適化システムは、RTLモデルのアーキテクチャを劇的に再 構成及び修正するものであるが、システム設計者の当初のRTLソースファイルは 、電子設計を解析しプロービングするための、機能的インタフェースとして保存 される。設計者はこれによって、馴染みのあるRTLオブジェクトを識別し、それ が実例化されたものを、区画、LBB、或いはRTL最適化システムにより生成された 他のエンティティの何れにおいてもトレースすることができる。 この特徴を促進するために、RTLの論理階層と、RTL最適化システムにより生成 された電子設計の物理的な、抽出された階層の両者が表示される。また、LBB回 路網のブロックレベルの図も表示される。RTLソース、ブロック図、物理的階層 及び論理階層、フロアプラン、及びタイミングについてのユーザインタフェース ウィンドウは、まとめてリンクされており、設計者がRTLオブジェクト、LBB、信 号、構成部材、変数その他を、電子設計のどのレベルにおいても、また何れのウ ィンドウからも、クロスプロービングできるようになっている。 最後に、本発明は本質的に、設計者に対してインタラクティブな「仮想」バッ クエンド環境を提供するものであり、これは物理的な影響や実施形態をモデル化 することにより、合成よりも前にレジスタトランスファまーレベルにおいて、フ ロントエンドのマイクロアーキテクチャ最適化を可能にする。このシステムは解 空間を自動的に探索し、迅速なタイミング収束のために最適な解を導く。システ ムは次いで、その解を実現するためにバックエンドツールを駆動するのに必要な 、全てのデータを発生する。フロントエンドループをデカップルしバックエンド ループを合理化しながら、より良いシリコン効率を予測可能且つ迅速に達成する 能力は、より生産的なRTL受け渡し設計パラダイムを可能にする。 図面の簡単な説明 図１は在来のトップダウン設計法と本発明のRTL最適化法の比較を示す。 図２は本発明のRTL最適化システムのデータフロー図である。 図３はLBB合成プロセスのフローチャートである。 図４はLBBライブラリ特徴付けプロセスのフローチャートである。 図５はLBB性能テーブルの例示である。 図６はLBBの型の表である。 図７はデータフロー解析のための機能的区画化プロセスのフローチャートであ る。 図８は制御フロー解析のための機能的区画化プロセスのフローチャートである 。 図９はDP構築プロセスのフローチャートである。 図10はデータパスフロアプランニング及び稠密化の例の表示である。 図11はデータパスマクロの例示である。 図12は非DP構造予測手段のランダム論理予測プロセスのフローチャートである 。 図13はチップ最適化プロセスのフローチャートである。 図14はRTL最適化システムのユーザインタフェースの例示である。 好ましい実施例の詳細な説明 1 ．RTL最適化プロセスの概観 さて図２を参照すると、本発明により電子設計を最適化するための、RTL最適 化システム200のデータフロー図が示されている。このRTL最適化システム200は 、設計目標を満たす電子設計に向かって、最適な解へと自動的に収束するように 設計されている。システム200により提供される自動化プロセスの終わりには、 設計の改善のためにマニュアルで手を加えることが許容されている。 RTL最適化システム200においては、次のステップが採用されている。 ・RTLモデルのLBB回路網への合成202 ・チップレベルの設計目標219の入力 ・機能区画化206 ・実行可能なブロックレベルの実施形態209及び211 ・チップ最適化213 ・構造的区画化215 ・チップの再最適化213（第２のパス） システム200は、マイクロソフト社のウィンドウズNTオペレーティングシステ ムを用いたインテル社のチップをベースとするパーソナルコンピュータのような 、在来のコンピュータシステム上で動作し、実行される。システム200は、コン ピュータのメモリで実行されるソフトウェア製品により実施されてよい。システ ム200は、LBB合成モジュールと、機能区画化モジュールと、構造的区画化モジュ ールと、データパス構築モジュールと、非データパス構造予測モジュールと、チ ップ最適化モジュールと、ライブラリ較正モジュールとを含む。 システム200は在来のバックエンドツールとインタフェースし、このツールは メモリコンパイラ230と、データパス配置及び配線ツール227と、論理合成ツール 228と、フロアプランナー229と、全チップ配置及び配線ツール231と、タイミン グ及び寄生素子抽出エンジン232とを含む。 以下の章では、RTL最適化システム200を詳細に説明する。2 ．RTLモデル この設計フローへの好ましい入口は、電子設計又はシステムのRTLモデル201で ある。電子設計の物理的実施形態は、集積回路(IC)、ICの一部、又は回路基板上 の多数のICであることができる。RTLモデル201は、VerilogやVHDLの如きハード ウェア記述言語を用いて、電子システムの機能を記述する。RTLモデル201は、シ ステム設計者によって直接に書き込まれても良く、また挙動合成を用いて挙動モ デルから発生してもよい。加えて、RTLモデル201は、RTLモデル構築を経ること なしに、挙動モデルの内部データ構造から直接に抽出してもよい。3 ．論理構築ブロック（LBB）への合成 RTLモデル201は、論理構築ブロック（LBB）の回路網203へと合成202される。L BBは、テクノロジに依存しない論理構造の記述であり、ある範囲の異なる物理的 実施形態にわたって、その性能エンベロープを完全に特徴付ける性能データを有 する。好ましくはこの性能データは、LBBのランダム論理及びデータパス実施形 態の両者について、回路遅延と出力負荷の間の関係を定量化する。この性 能データは、複数のビット幅の各々、種々の典型的な負荷条件についての複数の ドライバサイズの各々、及び複数の実行可能な論理実施形態の各々との関係を規 定する。LBBは、単純なゲート（インバータ、NAND、ラッチ、フリップフロップ ）から、加算器、有限状態マシン、メモリ、及びエンコーダといった複合論理構 造までの範囲にわたる。このデータをLBBに格納することは、実行可能な物理的 実施形態の範囲、並びに面積、アスペクト比、及び実施形態アーキテクチャの変 形例にわたって、LBBの性能エンベロープを完全に特徴付ける。 図３は、RTLモデル201をLBB回路網203に変換する合成ステップを示している。 パーサ301はRTLモデル201にあるHDL文を変換して、言語に中立なHDLオブジェク トデータベース302とする。HDLオブジェクトは総称的なLBBにマッピングされて 、ラッチインタフェース、「case」構造物、「if」構造物、割当、及び式を処理 することにより、テクノロジに依存しないLBB回路網を生成する。このパスでは 、最小のLBB実施形態が最初の候補として選択される。この場合、LBBライブラリ 220の性能テーブル501にある面積データだけが使用される。 バス信号は、個別の信号としてではなく、一体のエンティティとして保存され る。 1．RTLモデルにおいて明確なバス宣言で示された全ての明確なバス指向構造は、 バスエンティティとして保存され、表される。 2．RTL構造物の繰り返し、及び多重ビットにわたりベクトル化された例示として 示されたような、全ての潜在的なバス指向構造は、バスエンティティとして認識 され、保存される。 3．有限状態マシン及びハードマクロを除き、全てのLBBの型は、ランダム論理又 はマルチビットデータパスにおいて、何れの用途もサポートする対応する特徴付 けデータと共に用いることができる。LBBはバスエンティティに接続された場合 に、データオペレータになる。データオペレータは多ビットのLBBであり、デー タを格納し、操作し、変換することができる。例えば、レジスタはデータを格納 する。マルチプレクサ及びシフタはデータを操作する。加算器は入力データを異 なる出力データに変換する。デコーダのデータオペレータは、入力データを制御 信号に変換する。 HDLオブジェクトは、複合性を低減するために、LBBライブラリ220で利用可能 な最上位の論理構造を用いてマッピングされる。例えば多ビット加算器は、一体 の加算器LBBとして表される。対照的に、在来の論理合成はこの加算器を変形し て、潜在的な数百もの個別のゲートとする。別の例として、「case」構造物はマ ルチプレクサとデコーダにマッピングされる。 複合LBBにマッピング可能でない論理式のみが、単一のゲートレベルのLBB回路 網にマッピングされる。図14のブロック図ウィンドウ1404は、LBB回路網203の一 例を示している。 テクノロジに依存しないLBB回路網の論理は、最適化304される。最適化回路網 にあるLBBは、較正LBBライブラリ220から導出されたテクノロジ専用LBBにマッピ ング305され、最終的なLBB回路網203が生成される。3.1 較正LBBライブラリ LBBは、多数のLBBの性能エンベロープを表す、特徴付けLBBライブラリ220によ りサポートされる。LBBの特徴付けは、IC製造プロセス及びライブラリが本発明 のシステム200に取り入れられた場合に、ライブラリ較正手段204によって一度、 オフラインで実行される。ライブラリ較正手段204への入力221は、標準論理合成 セルライブラリ、データパス、プロセステクノロジデータ、実施形態スタイル情 報、及び実施形態ツール情報についての複合ライブラリからなる。特徴付けプロ セスにおいては、LBBの物理的実施形態の面積及び速度に影響する以下の入力パ ラメータの幾つか又は全部を、個別に又は組み合わせでもって変化させることに より、LBBの各々の論理的及び物理的実施形態が構築され、特徴付けられる。 ・レギュラーデータパストポロジ及びランダム論理配置及び配線トポロジといっ た、可変のレイアウトスタイル。 ・代替的な論理実施形態(例えばリプル加算器、キャリールックアヘッド加算器 、キャリーセーブ加算器)を用いて実施可能な、LBBについての可変のアーキテク チャ。 ・多ビットデータオペレータ構成をサポートする、LBBについての可変のビット 幅。 ・出力ドライバサイズ。 ・出力負荷。 ・プロセスパラメータ(最良、典型的、最悪事態、その他)。 ・温度及び給電電圧。 LBBの面積及び性能データは、性能最適化の間にシステム200によりアクセスで きるように、較正LBBライブラリ220に２つの形で格納される。データテーブル及 び回路発生手段である。3.1.1 データテーブル LBBの可能な実施形態変形例の数は、ライブラリソース221の豊富さに依存して いる。図５は、データテーブルを用いた較正ライブラリ220にあるLBBの書式を例 示している。この書式において、各々のLBBは、実施形態トポロジ502、アーキテ クチャ503、ビット幅504、及びドライバサイズ505の変形例によって特徴付けら れる。これらの変形例の各々について、性能テーブル501が、面積、遅延、及び 出力負荷の間の関係を定量化する。図５に示されている加算器は、実施形態の可 能性のセットが豊富なLBBの一例である。ハードマクロブロックは、実施形態の 変形例がより少ないものを表している。これはただ１つの物理的実施形態と、予 め特徴付けられたタイミングモデルを有する。 図４はデータテーブルの発生に用いられるLBBライブラリ較正手段204のフロー チャートであり、１つのLBBについての完全な特徴付けフローを、全範囲の変形 例と共に示している。一般に、各々のライブラリエントリについて、ランダム論 理及び／又はデータパス実施形態が利用可能か否かが判定401,402される。各々 の実施形態について、論理アーキテクチャ403,404、ビット幅405,406、及びドラ イバサイズ407,408の変形例が処理され、配置及び配線された実施形態が発生409 ,410される。この実施形態について、タイミング、面積、及び入力静電容量が測 定411,412される。この静電容量の情報はタイミング解析の間に用いられて、先 行する論理段に対して示される全負荷が計算される。このデータは、適切な実施 形態、アーキテクチャ、ビット幅、及びドライバサイズについて、性能テーブル に格納される。プロセス、温度、及び電圧の変動を補償するべくこれらのテーブ ルにあるデータをスケーリングするために、予め特徴付けられたスケーリ ング因子が用いられる。3.1.2 回路発生手段 代替的な実施例では、実行時の入力パラメータに基づいて性能データを発生す るのに十分に高速な回路発生手段又は予測手段が用いられる。この手法は、予め の特徴付け、及び特徴付けデータの格納に対する必要性を排除する。回路発生手 段からの結果はキャッシュされ、同じ構成の回路は一度しか発生されない。3.2 LBB型 単一のLBBは、典型的な合成ライブラリに見られる数百のゲートの等価物を含 みうる。図６は、典型的なデジタルシステムの効率的な表示に十分な、内蔵式LB B型のセットの例を示している。全てのLBB型は、単一のエントリとして表された バス信号を受容する。全てのLBB型は、有限状態マシン及びハードマクロを除き 、バス動作をサポートするためにパラメータ化（ｎビット幅）されている。 LBB表示をより高レベルで抽象化することは、以下の利点をもたらす。 ・ゲートレベルのツールに対し、設計データベースの大きさを何倍ものオーダで 小さくする。これは、複雑な設計に対するより小さなメモリ要求、及びより高速 な解析実行時間へと転換される。 ・論理回路網の複雑性を低減し、高速な全チップ解析を可能にする。 ・RTLの視覚化をより効率的にする。このことはHDLの非構造的性質を克服し、ゲ ートレベルの概略図を見る面倒な煩雑性からユーザを解放する。 ・ゲートレベルの合成の実行、及び合成の詳細に関する重荷を、設計サイクルの 後の方に回す。 ・複雑な予め特徴付けられたライブラリを、多重のソースから立ち上げる。 ・バス構造を解析及び視覚化中に保存できる。4 ．設計目標 チップレベルの設計目標219は、動作周波数、面積、アスペクト比、チップ入 出力タイミング、及び入出力パッド位置を含んでいる。最小限の面積でのタイミ ング収束は、チップレベルとブロックレベルの最適化を順次に交互させることを 通じて達成される。5 ．機能区画化 機能区画化は、物理的区画の回路網に関してトップダウン制約条件の第１のセ ットを生成することによる、チップレベルのタイミング収束プロセスの最初のス テップである。これは、チップレベルの制約条件が知れる前に最適なブロックレ ベルの実施形態を生成することと、ブロックレベルの実施形態が知れる前に最適 なチップレベルの制約条件を生成することの間における、「卵と鶏」の相互依存サ イクルを打ち破る。このサイクルは、LBB回路網203の最初の区画化206を物理区 画207,208内へと行うことによって破られる。チップレベルの制約条件は機能区 画化206ステップにおいては知られていないから、このプロセスは構造的区画化2 15に際して自己修正的であるように設計される。従って、機能区画化段階におい ては、物理的区画の間の境界は最適であることを要しない。 機能区画化は、構造認識プロセスである。機能区画化手段206は論理を分割し て、論理的及び物理的実施形態において最適であることが判明している、十分に 理解されているシリコン構造物とする。これらのシリコン構造物の実施化は、Ca dence Design Systems社のSmartPath製品のような、市販の特化された実施化ツ ール及びライブラリによってサポートされる。これらのシリコン構造物の十分に 理解されている物理的構造及びタイミング挙動は、正確な「ボトムアップ」予測 を行うことを可能にする。 現在十分に理解されているシリコン構造物には、データパス(DP)、有限状態マ シン(FSM)、メモリ(MEM)、及びランダム論理(RL)などがある。これらの構造物は デジタル設計において一般的に用いられているが、RTLモデル201におけるこれら の精確な境界は、設計者に常に明らかであるとは限らない。その結果、RTL機能 記述における論理階層は通常、これらのシリコン構造物の実施形態についての、 最適な物理的区画化を反映しない。例えば、単一のデータパスに属するデータオ ペレータは、異なる論理階層においては、多くのRTLモジュールに分散されうる 。機能区画化手段206は、こうした関連構造を識別し、それらから単一の物理階 層を生成する。 データ信号によるトラバース（横断）は、その後に制御信号によるトラバース が続き、区画化と構造認識を並列的に達成する。結果として、データパス区画20 7は、非データパス区画208として分類される他の論理から分離される。１つの区 画は、１又はより多くのLBBを含む。データパス（DP）区画はデータオペレータ を含む。非データパス区画は、FSM、MEM、ハードマクロブロック(HMAC)、又はRL の何れかを含む。5.1 データフロー解析 機能区画化206プロセスは、FSM区画とデータフロー論理区画、つまりDP、HMAC 、及びMEMを生成する。データフロー解析は、LBB回路網203における全ての階層 レベルにわたる、バス信号の深さ優先トラバース探索である。5.1.1 DP区画 データフロー解析は、バス接続をトレースすることにより、LBB回路網からデ ータオペレータ、FSM、HMAC、及びMEMを分離する。これはさらに、相互接続され たデータオペレータを、DP区画へとグループ化する。DP区画にあるデータオペレ ータは、ビット幅に関して変動しうる。設計中にある独立したバスシステムは、 多数の独立したDP区画をもたらす。5.1.2 有限状態マシン（FSM） RTLモデリング様式に合致するFSMは、現在のトップダウン設計法において十分 に理解されている。FSMは、合成段階で認識される基本的なLBBである。各々のFS Mは、それ自体の区画を形成する。5.1.3 メモリ（MEM） メモリは、RAM、ROM、キャッシュその他といった、レギュラーブロックである 。機能区画化手段206は、データ信号トラバースプロセス中にメモリブロックに 遭遇すると、メモリ区画を生成する。メモリブロックは、データバス及び制御接 続を有する特別なデータオペレータである。5.1.4 ハードマクロブロック（HMAC） ハードマクロブロックは、RTLモデルにおける明示的実施から認識される。各 々のハードマクロブロックは、独立した区画を形成する。5.1.5 データフロー解析プロセス さて図７を参照すると、機能区画化手段206のデータフロー解析が示されてい る。トラバースは、解析中の設計の最上位階層において、I/Oバスの初期リスト を識別701することから始まる。現在のバスから始めて、そのバスに接続された 次のLBBを見つけるために、バスはトレース702される。チェック703を行うこと により、そのLBBを以前に訪れたかどうかが判定される。訪れていなければ、そ れがデータパスについてのデータオペレータであるか否かについて、そのLBBは チェック704される。データオペレータであれば、それが既存のDP区画と接続し ているかどうか、そのLBBはチェック705される。そうであれば、そのLBBは既存 のDP区画に追加706される。他の場合には、新たなDP区画が生成708され、そのLB Bがそこに追加される。何れの場合でも、そのLBBに接続されている新たな、トラ バースされていないバスがバスリストに追加710される。バスリストのトラバー スは、完了まで継続714される。 LBBがデータパスオペレータでない場合には、それがメモリ又はハードマクロ であるかがチェック707される。これらのLBBについては新たな区画が生成711さ れ、やはりトラバースされていないバスがバスリストに追加712される。最後に 、LBBがメモリ又はハードマクロでなければ、それが有限状態マシンであるか否 かがチェック709される。ここにおいて、FSM区画化が生成713される。 LBBがデータパスオペレータ、MEM、HMAC、又はFSMでなければ、それは制御フ ロー解析へと回される。 データフロー解析プロセスの終わりに、制御解析プロセス（図８）が用いられ て、データフロー解析プロセスで生成された区画に結合された、制御論理区画が 形成される。5.2 制御フロー解析 機能区画化手段206の制御フロー解析プロセスは、データフロー解析プロセス で生成されたデータフロー論理区画（DP、MEM、HMAC）を係留点として用いて、 ランダム論理区画を生成する。制御フロー解析は、出力制御信号から深さ優先の 前進トラバースを行い、また全てのデータフロー論理の入力信号から後退トラバ ースを行って、密結合された制御区画を形成する。これらの制御論理区画とそれ らが制御するデータフロー論理の間の密結合は、チップレベルのフロアプランニ ングプロセスにおいて、自然クラスタを形成する。制御フロー解析は、非データ パス区画208に帰結する。 図８は、DP、MEM、及びHMAC物理区画に対する、一連の後退及び前進トラ バースの適用を示している。DP区画207の制御論理は、前進トラバース807,801と 後退トラバース810,804が組み合わさった効果によって形成される。MEM区画の制 御論理は、前進トラバース808,802と後退トラバース811,805が組み合わさった効 果によって形成される。前進トラバース809,803と後退トラバース812,806は、HM AC区画の制御論理を形成する。 深さ優先の前進トラバース801,802,803は、ラッチ又はフリップフロップの論 理出力によって駆動されていない入力信号に印加される。トラバースが物理区画 の境界、チップ境界、ラッチ、又はフリップフロップに達した場合、現在のパス 上でのトラバースは停止する。遭遇する全てのLBBは、それが物理区画へと区画 化されていないものである場合、現在の制御区画に追加される。 深さ優先の後退トラバース804,805,806は、出力信号に適用される。トラバー スが物理区画の境界、チップ境界、ラッチ、又はフリップフロップに達した場合 、現在のパス上でのトラバースは停止する。遭遇する全てのLBBは、それが物理 区画へと区画化されていないものである場合、現在の制御区画に追加される。 ランダム論理区画813は、何れの制御論理区画にも含まれていない、残りのLBB によって形成される。LBBのクラスタが関連し合っていなければ、このランダム 論理区画はさらに分割されて、多重のランダム論理区画となる。 制御フロー解析プロセスの効果は、単一サイクルの論理が同一の区画にとどま り、区画の入力／出力信号がラッチされる可能性を最大化することである。5.3 論理階層から物理階層への変換 機能区画化手段206による、データフロー解析と制御フロー解析が合わさった 効果は、RTLモデル201に固有の論理階層を、チップレベルの物理的実施形態につ いて最適化された物理階層へと変換することである。この物理階層は、データフ ロー及び制御フロー解析プロセスで生成された物理的区画の論理接続性及び階層 関係により定義されるが、これはRTLモデル201の論理階層とは異なるものであり うる。6 ．ブロックレベルの実施形態の実行可能性 機能区画化手段206により生成された物理的区画（DP及び非DP区画207,208に格 納されている）の各々について、一連の実行可能なブロックレベルの物理的 実施形態の予測モデル210,212が自動的に発生される。ブロック内のすべてのク リティカルパスが、少なくともそのチップの最小動作周波数要求に合致しなけれ ばならないことを条件として、実行可能な実施形態モデル210は、面積、アスペ クト比、消費電力、又はタイミングについて変化しうる。各々のブロックレベル の予測モデル210,212は以下からなる。 ・チップレベルの解析に適したピン−ピンのタイミングモデル。 ・区画内部の配置ベースの配線負荷モデル。 ・ピン割当を含むブロックレベルのフロアプラン。 ・構造的ネットリスト。6.1 データパス区画 データパスマクロ（DPM）は、図11に示すように、データオペレータ（DP区画 ）の半レギュラー部分及びデータパス制御（DPC）論理のランダム区画からなっ ている。データオペレータは行と列に配置され、制御信号とバスが最高に整列し て、最適な密度及び速度を達成するようになっている。6.1.1 DP構造 図９は、データパスビルダー209によって営まれる、詳細なデータパス構築プ ロセスを示している。データパス構築プロセスへの入力には、機能区画化手段20 6により生成されたDP区画207のLBB回路網、DP区画内部のクリティカルパスのた めの動作周波数タイミング制約条件216、及びDP区画外部で終わる論理パスのた めのタイミング制約条件216がある。DPビルダー209がRTL最適化プロセス中で初 めて実行された場合、設計目標219で特定された、最小の動作周波数のみしか知 れていない。この場合、データパス区画の内部パスのタイミングのみが最適化さ れる。データパスビルダー209のその後の実行中に外部タイミング制約条件216が 知られた場合に、内部及び外部のパスが両方とも一緒に最適化される。 最小のLBB実施形態が、較正LBBライブラリ220にある個々のLBB実施形態の初期 選択904において選ばれる。代替的なDP物理実施形態モデル210は、データパスの ビット幅を変化906させることによって生成される。ビット幅を変化させると、 アスペクト比の異なる、多くの実行可能なDP実施形態モデル210が 生成される。DP区画の実行可能なビット幅範囲は、そのDP区画において最も幅の あるデータオペレータのビット幅をＸとした場合に、１ビット増分において、 6.1.2 DP配置最適化 バス長さ及び合致タイミングを最小限にするために、バス方向1001におけるデ ータオペレータの順序が最初に最適化907される。データオペレータ順序の最適 化は、処理時間をスピードアップするために、LBBレベルで実行される。 データオペレータは、DP内のクリティカルタイミングパスと共に、密に近接し てクラスタ化される。「曲がりくねった」パスは、クリティカルパスがDPを越え てDPC内へと延び、時によって再度DPに入る場合に形成される。曲がりくねった パスは、データオペレータの多くのセクションを含んでいてもよい。これらのセ クションは、それらがDPC内のランダム論理によって間接的に接続されていると しても、一緒にクラスタ化される。 バス最適化の後、データオペレータ配置が、ビットレベルでバスに整列908し ている制御方向1002において最適化され、バスがDPを横断して真っ直ぐに走るよ うにされる。ビット整列908は、殆どがLBBレベルで行われるものであり、以下の 技術を用いている。 ・DPビット幅よりも幅広いデータオペレータにあるビットを畳み込む。 ・DPビット幅よりも狭いデータオペレータにビットを振り分ける。 ・バス配線の曲がりを最小限にするために、制御方向に沿ってデータオペレータ 全体をシフトする。 面積を最小限にすると同時にタイミングに合致するように、データオペレータ を稠密にすべくコンパクト化909ステップが用いられる。コンパクト化は、以下 の技術を用いている。 ・すべてのビット位置を占有しないデータオペレータを融合させる。 ・幅の狭い多重のデータオペレータを端と端で重ね合わせて、全ビット幅を満た す。 ・タイミング制約条件が合致するならば、データオペレータを移動して何れかの スペースを満たす。 図10は、ビット幅の異なる（4,8,16）６つのデータオペレータを、ビット幅８ のデータパスへとフロアプランニングし、コンパクト化する例を示している。デ ータオペレータＡは16ビットから８ビットに畳まれる。データオペレータＣ及び Ｄは、端と端で重ね合わされる。データオペレータＥ及びＦは振り分けられ、次 いで融合される。 コンパクト化されたDPは概略的に配線910され、タイミング解析911されて、第 １のフロアプランが得られる。6.1.3 DP論理最適化 交互に行われる配置と論理最適化の一連を通じて初期結果を改善するように、 繰り返しループ912がセットアップされる。この論理最適化プロセスには、次の ステップが用いられる。 1．LBB選択913の改善。タイミングに合致するために面積を犠牲にして、LBBライ ブラリ内のより高速なLBB（より良いアーキテクチャ及び高次のドライブ）を選 択し、或いはタイミングが合っている限りは面積を減らすべく、より小さなLBB を選択する。LBBの選択はテーブルルックアッププロセスであり、そこでは種々 のドライバサイズ505と代替的アーキテクチャ503を備えた、LBBのための性能テ ーブル501が探索される。LBB実施形態は、それがタイミング制約条件を満たす最 小のLBBである場合に選択される。 2．負荷の重い信号のためのバッファの挿入914。6.1.4 実行可能なDP実施形態候補 データパス実施形態モデルは、データパスのビット幅を変化906させることに よって変形される。ブロックが、タイミング解析911の結果、最小チップ動作周 波数を満足915する限り、それは実行可能な候補と考えられ、ブロック予測モデ ル210に追加される。面積の最小の実施形態（ブロック予測モデル２１０におい て）が常にべストの選択という訳ではないが、これはアスペクト比の異なるブロ ックが実際には、ブロック自体はより大きいとしても、全体としてはより良好な チップ設計を生じうるからである。6.2 非データパス構造 非データパス構造には、制御論理(DP、MEM、HMAC用)、ランダム論理、有 限状態マシン、メモリ、及びハードマクロブロックが含まれる。制御論理及びFS Mは、付加的な制約条件を伴う、ランダム論理の特別な形態である。非DP予測手 段211は、非データパス構造について、実行可能な実施形態予測モデル212を発生 する。非DP構造予測手段 非DP構造予測手段211は、ランダム論理、有限状態マシン、メモリ、及びハー ドマクロブロック用のブロック予測モデル212を発生する。ランダム論理予測は 、スタンダードセルの物理的実施化技術をベースとする。図12は、非DP構造予測 手段のランダム論理予測プロセスを示している。ランダム論理ブロックは区画化 1201されて、高度に接続されたLBBの小さなクラスタとされる。クラスタレベル の配置1202は、最小カットアルゴリズムによって実行される。アニーリングアル ゴリズム1203が、概略配線1204のためにLBB配置を改善する。概略配線は、LBB内 部及びLBB間の両者の配線について、配置ベースの配線負荷モデル212のための基 礎を形成する。最終的なタイミング解析1205は、チップレベルの最適化213のた めに、ピン−ピンタイミングモデルを生成する。 スタンダードセルの配置及び配線トポロジの融通性のある特性は、アスペクト 比の変化とI/Oピン割当の無限の組み合わせを潜在的に生成しうる。非DP構造予 測手段211は、機能区画化手段206、構造的区画化手段215、及びチップ最適化手 段213からの要求に応じて、RTL最適化プロセスにおける種々のステップの間に、 異なる制約条件217の下で、ランダム論理予測211を生成する。機能区画化手段20 6は、制約条件なしで最初の粗予測を開始し、デフォルトのランダム論理ブロッ クアスペクト比である1:1が使用される。チップ最適化手段213及び構造的区画化 手段215は、ピン割当及びアスペクト比の制約条件を供給することにより、ラン ダム論理の面積及び速度予測を要求する。データパス制御論理 DPC論理はスタンダードセル配置及び配線を用いて生成されるが、そのブロッ クトポロジは、それが制御するDPブロックのレギュラーな特質によって大きく制 約される。本発明はDPC論理が制御するデータパスによって、付加的な制約条件 をDPC論理に負荷することを可能にする。図11に例示されているように、 DPC1102のブロックにおいて、１つの次元1103は、制御I/O信号がDP1101から出る DPの側面の長さと同じであることが要求される。DPCブロックにあるランダム論 理LBBの数と配線オーバヘッドが、他の次元1104を指図する。さらにまた、DP側 面にある端子の位置1105は、DPにおけるデータオペレータの最適配置によって完 璧に制約され画定される。他のI/O信号は当然のことながら、DPCブロックを反対 側1106から出る。時には、I/O端子はまた、DPCブロックの残る２つの側面から出 る。DP及びこれに結合されたDPCは自然クラスタを形成し、その結果、これらの 区画は常に共にあり、それらを再度クラスタ化するか否かを考えるために後で再 度解析を行う必要はない。DPとDPCの間の当接は、常にレギュラーであるとは限 らない。融通性のあるDPC論理の配置は、DPのイレギュラーな輪郭1107にも整合 でき、組み合わさったDPMブロックは最大の充填密度を達成する。 DPCブロックのピン割当とアスペクト比が決定されたならば、面積／速度予測 プロセスは、通常のランダム論理ブロックのそれと同一である。有限状態マシン 物理的実施形態の側面からして、有限状態マシンもまた、ランダム論理の特別 な形態である。有限状態マシンは十分に確立された論理アーキテクチャを有し、 制御出力のために、論理を多数のセクション、即ち入力ラッチ、出力ラッチ、状 態ビット論理、及びAND-OR論理に分割する。この自然な論理分離は、有限状態マ シン内部でLBBをクラスタ化する基礎を形成する。 有限状態マシンについての予測プロセスは、ランダム論理のためのそれに類似 している。メモリ アスペクト比、面積、I/Oピン割当、及びタイミング情報が、予め特徴付けら れたメモリライブラリから導出される。ライブラリが代替的に実行可能な実施形 態を発生できるのであれば、それらがチップレベルの最適化に対して提示される 。 メモリ制御論理は、DP制御論理と同様にして予測される。ハードマクロブロック ハードマクロは、ユーザによって供給される、予め定義された実施形態を有す る。面積と性能が予め特徴付けられ、予測は何も必要ない。HMAC制御論理は、DP 制御論理と同様にして予測される。7 ．チップレベルの最適化 チップ最適化手段213はチップレベルの最適化を行い、ブロックレベルの実施 形態モデル210,212を改善するための構造的区画制約条件214を生成する。図13は 、チップ最適化プロセス213におけるフロアプランの生成を示している。このプ ロセスへの入力には、チップレベルの制約条件222と、実行可能な実施形態モデ ル212,210の集まりが含まれる。チップレベルの最適化手段213は、次のものを含 む構造的区画制約条件を出力する。 ・チップレベルのフロアプラン ・物理的区画 ・各々の区画についての実施形態モデル選択 ・配置ベースの概略配線負荷モデル ・ピン割当 ・ブロックレベルのタイミング予算（budget） 区画化ステップの結果生成されたデータフロー及び制御フローのパターンは、 物理的ブロックの初期クラスタを形成する。データフロー論理及びそれに結合さ れた制御論理は、初期フロアプランにおける自然クラスタを形成する。クラスタ の配置は最初、強制的に導出する方法によって計算され、次いでクラスタをｘ方 向及びｙ方向に充填することにより、繰り返し的に改良される。区画207,208の 各々について、最初のブロックレベルの実施形態モデル1301が、関連するブロッ ク実施形態モデル210,212から選択される。各々の区画についての初期選択は、 実行可能な実施形態210,212のセットの中の、最も小さなブロックである。選択 された実施形態の全てを用いる初期フロアプランが、クリティカルパスに沿った 最短の配線長に基づいて生成1302される。 初期フロアプランは、オーバラップや未使用スペースを含みうるが、これらは コンパクト化ステップ1303において除去される。コンパクト化は、ブロックの局 所的な移動、及びブロックレベルの実施形態モデル選択の改善を伴う。フロアプ ランのコンパクト化手段1303は、ブロックレベルの実施形態選択を改善するにつ いて、多数のオプションを有する。それは実行可能なDPブロック210又は非DPブ ロック212のセットから、代替的なブロックを拾い上げることができる。それは 制約条件217を修正し、非DP構造予測手段211を呼び出して、修正区画のための改 善されたブロック予測モデル212を生成することにより、ランダム論理区画208の サイズ及びアスペクト比の調節を継続することができる。それはまた、構造的再 区画化制約条件205を発生し、構造的区画化手段215を呼び出して、タイミング及 び面積効率をより良くすべくブロックのサイズ及び形を精確に制御するために、 区画を分割又は融合させることができる。構造的区画化手段215による変更は、 修正DP区画についてはDPビルダー209による、また非DP区画208については非DP構 造予測手段211による、ブロック予測モデル210,212の改訂を誘発するものである 。 自動的ピン割当1304は、第１パスのチップフロアプランを誘導するための全配 線長を最適化する。この第１パスのチップフロアプランは次いで、概略的に配線 1305されて、物理的実施形態選択及びピン割当における第２パスの改善のための 、より正確な寄生素子及びタイミング1306を生成する。これらの２パスによる手 法1307は、完全に自動である。最終的な概略再配線1305及び全チップのタイミン グ解析1306が、ブロック間のスラック及び再分配タイミング予算を判定し、新た な構造的区画化制約条件214を発生するために用いられる。8 ．構造的区画化 構造的区画化215は、チップレベルの最適化プロセス213から帰結する構造的区 画化制約条件214に基づき、機能的区画化手段206により生成された区画化を改善 する。構造的区画化215は、データパス区画207及び非データパス区画208のため に、新たなブロックレベルの制約条件216,217を生成し、タイミング及びフロア プランの充填密度を改良する。新たなブロック制約条件216,217は、DPビルダー2 09及び非DP構造予測手段211により、実行可能な物理的実施形態の再予測を誘発 する。 前に記載したように、チップ最適化手段213は、チップ最適化プロセスにおい て構造的区画化手段215を多数回呼び出して、ステップ205,217を用いてチップの フロアプランニング充填密度を改良することができる。 タイミングの終結のために、構造的区画化手段215は、配線負荷及びタイミン グ情報214に基づいて、不良タイミングパスを解析する。これらのパスが異なる 区画を通って「曲がりくねって」いる場合には、構造的区画化手段215は、この「 曲がりくねりパス」にあるLBBを区画の間に移動して、タイミング収束を達成する ように用いられる。一例は、DPブロックから、データパスマクロにある、それに 結合された制御（DPC）へと延びる、不良タイミングパスである。この場合、構 造的区画化手段215はこのパスを解析して、制御（ソース）区画内のそのパスに あるLBBをデータパス（宛先）区画へと持ってきて、データパスにある空のスペ ースを用いてそれを配置する。或いは、タイミングに重要でないパスを、それが タイミングに重要な他のパスのパス遅延を減ずるのであれば、構造的区画化手段 215によって、より長いものとすることができる。 ソース区画から移動されたLBBは、宛先区画と同じ物理的実施形態の様式を取 る。ソース区画にある全てのLBBが移動されるのであれば、ソース区画は実際上 、宛先区画と融合されることになる。従って、DP区画207と非DP区画208の間でLB Bをシフトすることには、影響を受けるLBBの物理的実施形態様式を、データパス 様式からランダム論理様式へ、或いはその逆へと変化させる効果がある。9 ．最終的なチップ最適化 最終的なチップの最適化は、チップ制約条件222に加え、構造的区画化手段215 からの改善された制約条件216,217に基づく新たなブロック予測モデル210,212で もって、チップ最適化手段213を通る２回目のパスを行うことである。初期フロ アプランは、タイミング及び密度について改善される。構造的区画化制約条件21 4は、バックエンドツール227,228,229,230,231及び232を駆動するのに適した、 データ及び制御ファイル223,224,225及び226（下記参照）へと変換される。 データ及び制御ファイル223,224,225及び226は、既知のタイミング及び面積収 束の解を実施するための、疑問のある予測ではなく、正しい命令セットを較正す る。なぜなら、正確な配置ベースの配線負荷データが、最適化プロセス全体を通 じて使用されており、個々のブロックの実施形態は実行可能であることが判明し ているからである。チップレベルとブロックレベルの最適化を内部で迅速に多数 回繰り返すことにより、バック縁部実施形態を駆動するための制約条件が、十 分にバランスの取れた最適なものであることが保証される。これらのブロックレ ベルの制約条件は、バックエンドプロセスを通る一回のパスでもって、面積及び 性能の目標に合致するようにする命令を表しており、従って、RTL受け渡し設計 フローにおいて、フロントエンドとバックエンドの実施形態の間の効果的なイン タフェースとして作用する。10 ．バックエンドツールへのインタフェース 本発明のシステム200は、チップの最終的な物理的実施形態を直接に発生する ものではない。それはチップ及びブロックレベルにおいて、最適なフロアプラン 及び配置ベースの配線負荷モデルに基づき、バックエンドの物理的実施ツールの ための、詳細な実施形態制約条件を発生する。最終的なチップ最適化の結果は、 データ及び制御ファイル223,224,225及び226のセットでもって表され、これがバ ックエンドツールを駆動するために用いられる。最終的な物理的実施形態が面積 及びタイミング要求に合致するならば、バックエンドツールはシステム200によ って生成された全ての詳細なガイダンスに追従する必要はない。 以下の情報が、詳細な物理的実施形態のために、バックエンドツールへと送ら れる。 ・データパス224 ブロックレベルの構造的ネットリスト LBBレベルのフロアプラン 概略配線の配線パス アスペクト比及び面積の制約条件 ピン割当 出力負荷 ブロック入力到着時間 ブロック出力タイミング制約条件 内部タイミング制約条件 LBB間の配線についての配置ベースの配線負荷 コマンドスクリプト ・非DP論理223 ブロックレベルの構造的ネットリスト LBBレベルのクラスタフロアプラン 概略配線の配線パス アスペクト比及び面積の制約条件 ピン割当 出力負荷 ブロック入力到着時間 ブロック出力タイミング制約条件 内部タイミング制約条件 LBB間の配線についての配置ベースの配線負荷 コマンドスクリプト ・チップフロアプラン226 物理的区画のチップレベルの構造的ネットリスト 物理的区画のチップレベルのフロアプラン 概略配線の配線パス アスペクト比及び面積の制約条件 ピン割当 出力負荷 チップ入力到着時間 チップ出力タイミング制約条件 内部タイミング制約条件 物理的区画間の配線についての配置ベースの配線負荷 コマンドスクリプト ・メモリ及びハードマクロ225 アスペクト比及び面積の制約条件 出力負荷 ブロック入力到着時間 ブロック出力タイミング制約条件 動作周波数 メモリ発生手段呼出又はハードマクロ呼び出しためのコマンドスクリプ ト11 ．ユーザ制御の自動化 RTL最適化プロセスにおける全体的な計略は、設計フローを通る一回のパスで もって、最小の面積によりチップレベルのタイミング制約条件に合致することで ある。設計フローは完全に性能駆動的であるため、高レベルの制約条件（面積、 タイミング、電力）を変化させることは、大きく異なるチップ実施形態をもたら す結果となる。 上記の設計フローは、大多数のIC設計について、一回のパスで自動的にタイミ ング収束に到達するよう設計された、予めプログラムされたビルトインシーケン スを表す。システム200は、この自動化の結果を改善するために、マニュアルで 手を加える余地をもたらす。ビルトイン最適化シーケンスはまた、独特のチップ 条件に対してシステム200を適合させるために、ユーザによって修正可能である 。11.1 マニュアル改善 ユーザが論理階層ツリー内の１つのモジュールを選択した場合、区画化を行う ために、RTL最適化システム200は選択されたモジュールを自動的に広げる。ユー ザが最上位のモジュールを選択した場合には、チップ全体が広げられ、チップ全 体の物理階層が自動的に生成される。従ってユーザは、階層的に実施されるモジ ュールを論理階層内でマニュアル選択することにより、物理階層の生成を制御す ることができる。 自動的に発生された結果をユーザが改善するために、通常は自動的であるプロ セスに対してマニュアルで入り込むポイントが挿入される。 ・LBBライブラリの要素に対する論理のマッピングを制御する。 ・区画化をインタラクティブに、或いはRTLモデルに指示を埋め込むことによっ て制御する。 区画化に対するユーザの介入には次のものがある。 ・区画間でのLBBの移動。 ・ブロックの分割及び融合。 ・ブロック構造の変更(例えばDPをランダム論理に変更)。 ・インスタンスを独特のものにする。 ・グループ化及びクラスタ化。 ・階層の展開。 ・ブロックレベルの実施形態の生成及び選択の制御。 ・ピン割当の変更。 ・ブロックレベルのフロアプランの変更。 ・チップレベルのフロアプランの変更。 ・影響を受けない論理に対する最小限の妨害でもっての、局部的改善のための適 所最適化の使用。 ・実際のブロックレベルの実施形態から導かれたマクロモデル218を用いての、 戻り注釈ブロックによるチップ最適化の微調整。11.2 ユーザがプログラム可能なシーケンス ビルトインシーケンスで用いられたシステム200の全てのソフトウェアモジュ ール、及びその根底にありRTLモデルを格納している設計データベース、並びに 発生されたモジュール及びデータは、手続的インタフェースを通じてユーザが利 用可能である。ユーザはプログラミング言語及び手続的インタフェースを用いて 、設計フローのシーケンスをカスタマイズしてよい。12 ．設計の視覚化 設計の視覚化は、元のRTLモジュール階層上においてシステム200により実行さ れた全ての変換の間にリンクを維持するための鍵となる。ユーザインタフェース は、RTL設計プロセスの全体を通じ、電子設計の解析に対する機能的インタフェ ースとして、元のユーザ定義されたRTLモデルの使用をサポートするように設計 される。 ユーザは以下のウィンドウの１又はより多くを開いて、設計の種々の図を検査 することができる。全てのウィンドウの間をクロスプロービング、即ち相互探索 することにより、ユーザが何れかのウィンドウにあるオブジェクトを選択し、他 のウィンドウで異なる図面に表されている同じオブジェクトが強調されることが 可能とされる。図14は、以下の表示ウィンドウを示している。 1．元のRTLモデルインスタンスの階層ツリーを反映する、論理階層ウィンドウ 1401。 2．区画化の後の物理階層ツリーを反映する、物理階層ウィンドウ1402。 3．選択されたRTLモデルファイルの内容（HDLステートメント）を表示する、RTL モデルソースウィンドウ1403。 4．選択された論理的又は物理的区画のLBB回路網を概略図としてグラフィック的 に表示する、ブロック図ウィンドウ1404。 5．選択された物理的区画の物理的フロアプラン及び配線を表示する、フロアプ ランウィンドウ1405。 6．検索のために設計内の全ての信号及びインスタンス名を表示する、ネットウ インドウ1406。 7．論理パス上のタイミング遅延を表示する、タイミング解析ウィンドウ1407。 ブロック図ウィンドウ1404は、RTLモデル201から抽出されたLBB回路網を表す 。今日の通常の設計ツールはユーザに対し、グラフィック的な入力から始め、そ こからRTLモデルを開発し、或いは論理合成の後にゲートレベルの概略を見るこ とを可能にする。これと対照的に、本発明のRTL最適化システム200は、RTLモデ ルから始め、より高レベルのモデルをLBB回路網の形で抽出する能力をもたらす 。この高レベルモデルは次いで、ブロック図ウィンドウ1404において視覚化され る。このことは見る者に対し、ゲートレベルの概略よりも高いレベルにおいて、 電子設計を視覚化し、操作することを可能にする。かくしてこのウィンドウは、 視覚的且つ自動的に区画化された電子設計を表し、システム設計者に対し、区画 、ピン割当その他を上述したようにして変更することを含めて、この設計とマニ ュアルで相互作用することを可能にする。12.1 特別な区画視覚化モード 1．論理階層にあるモジュールを選択し、概略をブロックレベル、LBBレベル、又 は混合レベルで表示する。LBB概略化モードにおいては、各々のLBBは色でコード 化され、それが属する物理的区画を示す。 2．物理階層にあるモジュールを選択し、概略をブロックレベル、LBBレベル、又 は混合レベルで表示する。LBB概略化モードにおいては、各々のLBBは色でコード 化され、それがどの論理ブロックに属するかを示す。 3．RTLソースウィンドウにおいて、異なる背景色を使用し、種々の物理的区画に 対応するRTLステートメントを強調する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ 【要約の続き】 らはバックエンドフロープロセスの全体を通じて設計の 実施形態の詳細を完全に規定し、それによって、コスト がかかり時間を消費する設計の繰り返しを行うことなし に、作成される設計が全ての設計目標に合致することが 保証される。

Claims (1)

1. 【特許請求の範囲】 1. 電子設計を設計するための、コンピュータで実行される設計法であって、 論理構造のライブラリを格納し、その論理構造が各々、当該論理構造の複数 の異なる物理的実施形態の各々についての性能データを有し、 前記電子設計のハードウェア記述言語の定義を複数の区画へと自動的に区画 化し、少なくとも１つの区画が前記ライブラリからの前記論理構造の少なくと も１つに結合され、 前記電子設計の各々の区画について、その区画に含まれる論理構造の性能デ ータから、当該区画の複数の物理的実施形態の各々の性能をモデル化し、及び 配置ベースの配線負荷データを用いて前記電子設計及びその区画を概略的及 び局所的に最適化し、後に計算される前記電子設計のフロアプラン、配線、及 びタイミングを完全に規定する設計制約条件のセットを定義することからなる 方法。 2. 電子設計を設計するための、コンピュータで実行される設計法であって、 前記電子設計のための複数の設計目標を確立し、 前記電子設計のハードウェア記述言語の定義から論理構築ブロックの回路網 を生成し、この論理構築ブロックの各々が製造される電子設計上の論理構造を 表すと共に、その論理構造の複数の異なる物理的実施形態についての性能デー タを有し、 前記論理構築ブロックの回路網を複数の物理的区画へと区画化し、 選択される多数の区画の各々について、その区画の論理構築ブロックの性能 データを用いて当該区画の多数のブロックレベルの物理的実施形態モデルを規 定し、及び 設計目標に合致するよう、選択された区画の論理構築ブロックを選択的に再 区画化し、当該選択された区画のブロックレベルの物理的実施形態モデルを再 定義することによって、前記電子設計の全ての区画について前記ブロックレベ ルの物理的実施形態モデルのうち最適なものを選択することにより、前記電子 設計のためのフロアプラン及びタイミングモデルを生成することからなる方法 。 3. 電子設計を設計するための、コンピュータで実行されるシステムであって、 複数の論理構築ブロックを含む論理構築ブロックライブラリと、前記論理構 築ブロックの各々が製造される電子設計上の論理構造を表すと共に、その論理 構造の複数の異なる物理的実施形態についての性能データを有することと、 前記電子設計のハードウェア記述言語の定義を受け取り、前記論理構築ブロ ックのライブラリから前記電子設計を表す論理構築ブロックの回路網を生成す る、論理構築ブロック合成モジュールと、 前記論理構築ブロックの回路網を複数の物理的区画へと区画化する機能的区 画化モジュールと、 １つの区画について、その区画に含まれる論理構築ブロックの性能データを 用いて当該区画の少なくとも１つのブロックレベルの物理的実施形態モデルを 生成する、区画モデル化モジュールと、 前記電子設計の区画及び発生された設計制約条件を受け取り、前記電子設計 又は個々の区画を選択的に再区画化して改善された区画を生成する構造的区画 化モジュールと、前記改善された区画が前記区画モデル化モジュールに供給さ れてその区画についての改善された実施形態モデルを生成することと、及び 前記区画及び前記ブロックレベルの物理的実施形態モデルから、前記電子設 計が設計目標を満たすことを保証する、前記電子設計のための設計制約条件の セットを生成すると共に、前記機能的区画化モジュール及び前記構造的区画化 モジュールを繰り返して呼び出して選択された区画の区画化を改善するチップ 最適化モジュールとからなるシステム。 4. 電子設計を自動的に区画化するための、コンピュータで実行される方法であ って、 前記電子設計の論理定義を受け取り、 前記論理設計をバスにより相互接続された論理構造の回路網へと合成し、前 記論理構造の各々がその論理構造の複数の異なる物理的実施形態についての性 能データを有し、 前記論理構造の全てにわたって前記回路網のバスをトレースして、どの論理 構造がデータパスオペレータであるかを判定し、及び データパスオペレータである論理構造に応答して、その論理構造をデータパ ス区画と結合することからなる方法。 5. 非データパスオペレータである論理構造に応答して、その論理構造を非デー タパス区画と結合し、及び 前記非データパス区画の入力及び出力信号を繰り返してトラバースさせて、 前記非データパス区画の各々の型を選択的に判定することからさらになる、請 求項４のコンピュータで実行される方法。 6. 前記非データパス区画がハードマクロ区画を含む、請求項５のコンピュータ で実行される方法。 7. 前記非データパス区画が有限状態マシン区画を含む、請求項５のコンピュー タで実行される方法。 8. 前記非データパス区画がメモリ区画を含む、請求項５のコンピュータで実行 される方法。 9. 前記非データパス区画が制御論理区画を含む、請求項５のコンピュータで実 行される方法。 10．電子設計の論理構造を特徴付けるために電子設計自動化システムと共に用い る、コンピュータで読み取り可能な媒体であって、 格納された論理構造のライブラリからなり、その論理構造が各々、各々の物 理的実施形態の論理構造の複数の異なる物理的実施形態の各々についての性能 データを有することからなる媒体。 11．前記物理的実施形態の各々についての性能データが、その物理的実施形態の タイミング遅延と出力負荷の間の関係を定量化する、請求項10のコンピュータ で読み取り可能な媒体。 12．前記ライブラリ内の少なくとも１つの論理構造の複数の物理的実施形態のた めの性能データが、トポロジ、実施形態の型、ビット幅、出力ドライバサイズ 、及び出力負荷の組み合わせについての性能データ変形例を含む、請求項10の コンピュータで読み取り可能な媒体。 13．電子設計の性能をモデル化するためのコンピュータで実行される方法であっ て、 前記電子設計の論理構造を、その論理構造の複数の物理的実施形態の性能デ ータを用いて特徴付け、 前記電子設計を複数の区画に区画化し、各々の区画が少なくとも１つの論理 構造を含み、 前記電子設計の各々の区画について、その区画の論理構造の配線の配置レベ ルの配線負荷モデルと、当該論理構造の性能データを用いて、少なくとも１つ の区画レベルの物理的実施形態モデルを生成し、及び 前記電子設計の区画の配線の配置ベースの配線負荷モデルを用いて、設計レ ベルの物理的実施形態モデルを生成することからなる方法。 14．前記電子設計の論理構造を選択的且つ繰り返し的に再区画化し、及び 予め定められた設計目標が満たされるまで、前記電子設計の区画レベル及び 設計レベルの物理的実施形態モデルを再生成することからさらになる、請求項 13のコンピュータで実行される方法。