JP2003296095A - Display method and device - Google Patents
Display method and deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、階調表現力を使用
状態に対応して変更させるようにした、表示方法及び装
置に関するBACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display method and device for changing the gradation expression power in accordance with the state of use.
【０００２】[0002]
【従来の技術】近年、液晶表示システムや有機ＥＬ表示
システムなどの表示手段の表現力が上がり、ＰＤＡや携
帯電話などの小型機器の表示手段でも高解像度、多階調
化（例えば、モノクロ階調、カラーの色数）が進んでお
り、表示システムの消費電力も増加傾向にある。一方、
これらの携帯用機器は電源に主にバッテリを使用するこ
とから、液晶などの表示システムにも低消費電力化が要
請されている。2. Description of the Related Art In recent years, the expressive power of display means such as a liquid crystal display system and an organic EL display system has been improved, and even a display means of a small device such as a PDA or a mobile phone has a high resolution and a high gradation (for example, a monochrome gradation) , And the number of colors) is advancing, and the power consumption of the display system is also increasing. on the other hand,
Since these portable devices mainly use a battery as a power source, low power consumption is also required for a display system such as a liquid crystal display.
【０００３】この要請に対応するための１つの手段とし
て、例えば、特開平１１−００３０６３号公報に示され
るように、その時点での使用形態に応じて階調表現力を
変化させることが行われている。例えば、携帯電話な
ら、待機状態である待ち受け時には、電波状態や時刻な
どの情報が表示されていればよい。このような待機時に
は、階調表現力は通常状態に比べて乏しいものでも構わ
ないから、表示階調を減少させるとともに、表示駆動周
波数や駆動電圧を下げるなどの方法をとることによっ
て、消費電力を低減することが行われている。As one means for responding to this demand, for example, as shown in Japanese Patent Application Laid-Open No. 11-003063, the gradation expression power is changed according to the usage pattern at that time. ing. For example, in the case of a mobile phone, information such as the radio wave condition and the time may be displayed during standby in the standby state. In such a standby state, the gradation expression power may be poorer than that in the normal state. Therefore, by reducing the display gradation and reducing the display driving frequency and driving voltage, the power consumption can be reduced. It is being reduced.
【０００４】[0004]
【発明が解決しようとする課題】しかし、この従来の表
示システムでは、表示パネルの表示画素に対応する表示
メモリのアドレスは一定であり、表示メモリからの表示
データの読み出し時や、外部のＭＣＵなどから一画面分
更新する表示データの書き込み時に、減階調表示時にも
通常表示の場合と同様のアクセス回数を必要としてい
た。このため、減階調表示時においても、表示データの
読み出し及び書き込みの為に多くの電力を消費する要因
となっていた。However, in this conventional display system, the address of the display memory corresponding to the display pixel of the display panel is constant, so that when the display data is read from the display memory or when an external MCU or the like is used. Therefore, when writing display data for updating one screen, the same number of accesses as in the case of normal display is required for grayscale display. For this reason, even during the gray scale display, a large amount of power is consumed for reading and writing the display data.
【０００５】そこで、本発明は、液晶表示システムや有
機ＥＬ表示システムなどの表示手段に対して、通常表示
や減階調表示などの表示モードに応じて、表示メモリへ
のインターフェースからの書き込みや、表示メモリから
の読み出しの方法を切り替えることにより、電力消費を
更に減少することができる表示方法及び表示装置を提供
することを目的とする。Therefore, according to the present invention, for display means such as a liquid crystal display system or an organic EL display system, writing from an interface to a display memory according to a display mode such as normal display or gray scale display, An object of the present invention is to provide a display method and a display device that can further reduce power consumption by switching the method of reading from the display memory.
【０００６】[0006]
【課題を解決するための手段】本発明の請求項１の表示
方法は、１アドレスに複数ｍビット格納可能な表示メモ
リ手段への階調表示データの書き込み及びそれからの読
み出しを予め決められたアドレスごとに行う表示方法で
あって、前記表示メモリ手段の１アドレスにｉ画素分ｎ
ビット（ただし、ｉは１以上の整数；かつｎ×ｉ≦ｍ）
の階調データを格納する第１階調モードと、前記表示メ
モリの１アドレスに、１画素がｋビット（ただし、１≦
ｋ＜ｎ）の階調データを複数ｊ画素分（ただし、ｊは２
以上の整数；かつｋ×ｊ≦ｍ）だけ格納する第２階調モ
ードを少なくとも有し、前記各階調モードのいずれかの
モードで表示することを特徴とするAccording to the display method of claim 1 of the present invention, writing and reading of gradation display data to and from a display memory means capable of storing a plurality of m bits at one address are predetermined addresses. The display method is performed for each pixel, and n pixels for i pixels are stored in one address of the display memory means.
Bit (however, i is an integer greater than or equal to 1; and n × i ≦ m)
The first gradation mode in which the gradation data of 1 pixel is stored, and 1 pixel has k bits (where 1 ≦
The gradation data of k <n is used for a plurality of j pixels (where j is 2
At least a second gradation mode for storing only the above integer; and k × j ≦ m) is provided, and display is performed in any one of the gradation modes.
【０００７】本発明の請求項２の表示方法は、本発明の
請求項１の表示方法において、前記第１階調モードは通
常表示モードであり、前記第２階調モードは減階調表示
モードであることを特徴とする。The display method according to claim 2 of the present invention is the display method according to claim 1 of the present invention, wherein the first gradation mode is a normal display mode and the second gradation mode is a gradation reduction display mode. Is characterized in that.
【０００８】本発明の請求項３の表示装置は、表示手段
と、この表示手段に結合され、表示すべき内容を１アド
レスに複数ｍビット格納可能であり、階調表示データの
書き込み及び読み出しを予め決められたアドレスごとに
行う表示メモリ手段と、前記表示手段に結合され、前記
表示手段を駆動する駆動手段と、前記表示メモリ手段に
記憶される表示内容の階調モードが外部からの指令信号
に応じて設定される表示モードレジスタ手段と、これら
各手段と結合され、それらを制御するコントローラ部と
を備え、前記表示メモリ手段に、前記表示モードレジス
タ手段に設定されている階調モードに応じて、少なくと
も、前記表示メモリ手段の１アドレスにｉ画素分ｎビッ
ト（ただし、ｉは１以上の整数；かつｎ×ｉ≦ｍ）の階
調データを格納する第１階調モードと、前記表示メモリ
手段の１アドレスに、１画素がｋビット（ただし、１≦
ｋ＜ｎ）の階調データを複数ｊ画素分（ただし、ｊは２
以上の整数；かつｋ×ｊ≦ｍ）だけ格納する第２階調モ
ードのいずれかのモードで格納することを特徴とする。According to another aspect of the present invention, there is provided a display device, which is connected to the display means, can store a plurality of m bits of contents to be displayed at one address, and can write and read gradation display data. A display memory unit for each predetermined address, a driving unit coupled to the display unit for driving the display unit, and a gradation mode of display contents stored in the display memory unit are external command signals. According to the gradation mode set in the display mode register means. Then, at least one address of the display memory means stores n-bit gradation data of n bits (where i is an integer of 1 or more; and n × i ≦ m). A first gradation mode, the one address of said display memory means, one pixel k bits (where, 1 ≦
The gradation data of k <n is used for a plurality of j pixels (where j is 2
The above-mentioned integer; and k × j ≦ m) are stored in any one of the second gradation modes.
【０００９】本発明の請求項４の表示装置は、本発明の
請求項３の表示装置において、前記第１階調モードは通
常表示モードであり、前記第２階調モードは減階調表示
モードであることを特徴とする。According to a fourth aspect of the present invention, in the display device according to the third aspect of the present invention, the first gray scale mode is a normal display mode and the second gray scale mode is a gray scale display mode. Is characterized in that.
【００１０】本発明によれば、通常階調表示時に各アド
レスに１画素分の階調データを格納していた表示メモリ
手段に、減階調表示時には各アドレスに複数画素分の階
調データ（無階調を含む）を同時に書き込みかつ読み出
すから、ＭＣＵなどの外部の制御手段とのインターフェ
ースから表示メモリ手段への表示データの書き込み時及
び駆動手段が表示メモリから表示データを読みだす時
に、表示メモリ手段へのアクセス頻度を減少させること
ができる。従って、減階調表示時に、さらに電力消費を
少なくすることができる。According to the present invention, the gray scale data for one pixel is stored in each address at the time of the normal gray scale display. (Including non-gradation) is simultaneously written and read, so that the display memory is used when the display data is written to the display memory means from the interface with the external control means such as the MCU and when the driving means reads the display data from the display memory. The frequency of access to the means can be reduced. Therefore, it is possible to further reduce power consumption during gray scale display.
【００１１】[0011]
【発明の実施の形態】以下、本発明の表示方法及び装置
の実施の形態について、液晶表示装置を例として、図１
ないし図４を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the display method and device of the present invention will be described below by using a liquid crystal display device as an example.
It will be described with reference to FIGS.
【００１２】図１は本発明による液晶表示装置のための
液晶駆動装置の構成を示す図である。この液晶駆動装置
はモジュール構成とされており、その主な構成部とし
て、外部Ｉ／Ｆ回路１、駆動電圧等発生回路２、この発
生回路２とともに駆動手段を構成する液晶駆動回路３、
表示メモリ４、ドライバコントローラ５、設定レジスタ
６及び表示モードレジスタ７を有しており、これら各回
路等の間はバス配線などで接続されている。また、図示
省略しているが、タイミング発生回路等の必要な構成要
素を有している。FIG. 1 is a diagram showing the structure of a liquid crystal driving device for a liquid crystal display device according to the present invention. This liquid crystal drive device has a module configuration, and its main components are an external I / F circuit 1, a drive voltage etc. generation circuit 2, and a liquid crystal drive circuit 3 which constitutes drive means together with this generation circuit 2.
It has a display memory 4, a driver controller 5, a setting register 6, and a display mode register 7, and these circuits and the like are connected by bus wiring or the like. Although not shown in the figure, it has necessary components such as a timing generation circuit.
【００１３】外部Ｉ／Ｆ回路１は、このモジュールの外
部に設けられているＭＰＵなどの制御装置とインターフ
ェースを行うものである。液晶駆動回路３は、駆動電圧
等発生回路２からの駆動電圧や、例えばＲＡＭで構成さ
れる表示メモリ４からの表示データを受けて、表示手段
としての液晶表示パネル８を駆動する。The external I / F circuit 1 interfaces with a control device such as an MPU provided outside the module. The liquid crystal drive circuit 3 receives the drive voltage from the drive voltage etc. generation circuit 2 and the display data from the display memory 4 constituted by, for example, a RAM, and drives a liquid crystal display panel 8 as a display means.
【００１４】設定レジスタ６は、本液晶駆動装置の各種
の設定値を格納するレジスタであり、ドライバの出力電
圧値やフレーム周波数等の種々の設定値が格納され、こ
の設定値に基づいて各構成要素の動作条件が設定され
る。表示モードレジスタ７は、ＭＰＵからの指示信号に
より、通常表示モードや減階調表示モードを表すデータ
が、本液晶駆動装置の表示モードとして、格納されるレ
ジスタである。The setting register 6 is a register for storing various set values of the present liquid crystal drive device, stores various set values such as the output voltage value of the driver and the frame frequency, and each configuration based on the set values. The operating condition of the element is set. The display mode register 7 is a register in which data representing a normal display mode or a gray scale display mode is stored as a display mode of the present liquid crystal drive device in response to an instruction signal from the MPU.
【００１５】ドライバコントローラ５は、本液晶駆動装
置の各構成部を制御するものであり、外部のＭＰＵから
の初期設定データを設定レジスタ６に記憶させたり、表
示モードレジスタ７に通常表示モードや減階調表示モー
ドの表示モードを記憶させる等の作用をも行う。The driver controller 5 controls each component of the present liquid crystal drive device, stores initial setting data from an external MPU in the setting register 6, and causes the display mode register 7 to display a normal display mode or a reduction mode. It also performs operations such as storing the display mode of the gradation display mode.
【００１６】この液晶駆動装置において、表示メモリ４
は、表示すべき内容が１アドレスに複数ｍビット格納可
能であり、階調表示データの書き込み及び読み出しが所
定の又は予め決められたアドレスごとに行われる。な
お、通常は、１アドレス毎に書き込み及び読み出しが行
われるが、複数アドレスをまとめて同時に書き込み或い
は読み出すようにしても良く、この場合には所定のまた
は予め決められたアドレス毎にアドレス制御が行われる
ことになる。In this liquid crystal driving device, the display memory 4
The contents to be displayed can be stored in a plurality of m bits in one address, and the gradation display data is written and read for each predetermined or predetermined address. Normally, writing and reading are performed for each address, but a plurality of addresses may be collectively written or read. In this case, address control is performed for each predetermined or predetermined address. Will be seen.
【００１７】この表示メモリ４の各アドレスに、表示モ
ードレジスタ７に記憶されている表示モードにしたがっ
て外部から１画素分或いは複数画素分の表示データが書
き込まれる。また、表示メモリ４からアドレス毎に読み
出された表示データがその表示モードにしたがって、１
画素分の時はそのままで、複数画素分の時は画素単位に
分離されて駆動回路３に供給され、液晶表示パネル８に
表示される。Display data for one pixel or a plurality of pixels is externally written to each address of the display memory 4 according to the display mode stored in the display mode register 7. In addition, the display data read from the display memory 4 for each address is
When the number of pixels is the same, when the number of pixels is plural, the pixels are separated and supplied to the drive circuit 3 for display on the liquid crystal display panel 8.
【００１８】表示モードとしては、通常表示モードと減
階調表示モードがある。まず、通常表示モードについて
説明する。The display modes include a normal display mode and a gradation reduction display mode. First, the normal display mode will be described.
【００１９】通常表示モード時には、外部のＭＰＵから
通常表示モードであることを示す通常モード指示信号が
表示モードレジスタ７に設定される。その後、外部のＭ
ＰＵからの通常表示モード用の表示データが表示メモリ
４に記憶される。このときの、表示メモリ記憶状態と各
アドレスに記憶される画素データの例を図２に示してい
る。In the normal display mode, a normal mode instruction signal indicating the normal display mode is set in the display mode register 7 from the external MPU. Then the external M
The display data for the normal display mode from the PU is stored in the display memory 4. FIG. 2 shows an example of the display memory storage state and the pixel data stored at each address at this time.
【００２０】通常表示モードでは、各画素は図２（ｂ）
に示されるように、Ｒ（赤）、Ｇ（緑）、Ｂ（青）それ
ぞれ４ビットの計１２ビット（＝複数ｎビット）で形成
され、４０９６色のカラーで表示されている。この各画
素が図２（ａ）に示されるように、アドレスＡＤＲＳ０
ないしＡＤＲＳｎにアドレス毎に記憶される。このよう
にして、一画面分の表示データが表示メモリ４に書き込
まれる。なお、ここでは上記複数ｎビットが１２ビット
の場合のみについて示しているが、表示メモリ４のデー
タ幅をｍビットとした場合、ｍ＞ｎであってもよい。In the normal display mode, each pixel is shown in FIG.
As shown in (4), each of R (red), G (green), and B (blue) is formed of 4 bits, that is, a total of 12 bits (= a plurality of n bits) and displayed in 4096 colors. Each pixel has an address ADRS0 as shown in FIG.
To ADRSn are stored for each address. In this way, the display data for one screen is written in the display memory 4. Note that, here, only the case where the plurality of n bits is 12 bits is shown, but when the data width of the display memory 4 is m bits, m> n may be satisfied.
【００２１】表示メモリ４に書き込まれた表示データ
が、通常表示モード用の表示データであることは、表示
モードレジスタ７に設定されている通常モード指示信号
を参照することで認識される。従って、表示メモリ４の
各アドレスから読み出された表示データが１画素分の表
示データであることを認識して、通常表示モードで表示
パネルに表示する。なお、通常表示モード時でも、１ア
ドレスに複数ｉ画素分を格納するようにしても良い。こ
の場合には、ｉは２以上の整数でかつｎ×ｉ≦ｍとな
る。The fact that the display data written in the display memory 4 is the display data for the normal display mode can be recognized by referring to the normal mode instruction signal set in the display mode register 7. Therefore, it is recognized that the display data read from each address of the display memory 4 is the display data for one pixel, and the display data is displayed on the display panel in the normal display mode. Even in the normal display mode, a plurality of i pixels may be stored in one address. In this case, i is an integer of 2 or more and n × i ≦ m.
【００２２】次に、減階調表示モード時には、外部のＭ
ＰＵから減階調表示モードであることを示す減階調モー
ド指示信号が表示モードレジスタ７に設定される。その
後、外部のＭＰＵからの減階調表示モード用の表示デー
タが表示メモリ４に記憶される。Next, in the gradation reduction display mode, the external M
The PU is set in the display mode register 7 by a gradation reduction mode instruction signal indicating the gradation reduction display mode. After that, the display data for the gradation reduction display mode from the external MPU is stored in the display memory 4.
【００２３】例えば、この減階調表示モード時に、表示
メモリ４の１アドレスに、１画素がｋビット（ただし、
ｋは１以上の整数）の階調データを複数ｊ画素分（ただ
し、ｊは２以上の整数；かつｋ×ｊ＝ｎ≦ｍ）だけ格納
する。この場合には、外部のＭＣＵでｊ画素分の表示デ
ータ毎に所定の順序で配列し、このｊ画素分の表示デー
タを表示メモリ４の各アドレスに記憶させることにな
る。このときの、表示メモリ４の記憶状態と各アドレス
に記憶される画素データの例を図３に示している。For example, in this reduced gray scale display mode, one pixel is k bits at one address of the display memory 4 (however,
The gradation data of k is an integer of 1 or more is stored for a plurality of j pixels (where j is an integer of 2 or more; and k × j = n ≦ m). In this case, the external MCU arranges the display data for j pixels in a predetermined order and stores the display data for j pixels in each address of the display memory 4. FIG. 3 shows an example of the storage state of the display memory 4 and the pixel data stored at each address at this time.
【００２４】この減階調表示モードでは、各画素は図３
（ｂ）に示されるように、Ｒ（赤）、Ｇ（緑）、Ｂ
（青）それぞれ１ビットの計３ビット（ｋ＝３）で形成
され、８色のカラーで表示されている。この３ビットの
画素が４画素分で、通常表示モード時の１画素分に相当
する（ｎ＝ｋ×ｊ）。各アドレスＡＤＲＳ０ないしＡＤ
ＲＳｉに、４画素分の表示データがそれぞれ記憶され、
例えば、アドレスＡＤＲＳ０には、画素１、画素２、画
素３及び画素４が記憶される。In this gray scale display mode, each pixel is shown in FIG.
As shown in (b), R (red), G (green), B
(Blue) Each is formed of 1 bit, that is, 3 bits (k = 3), and is displayed in 8 colors. This 3-bit pixel corresponds to 4 pixels, which corresponds to 1 pixel in the normal display mode (n = k × j). Each address ADRS0 to AD
Display data for 4 pixels is stored in RSi,
For example, pixel 1, pixel 2, pixel 3, and pixel 4 are stored in the address ADRS0.
【００２５】従って、一画面分の表示データを記憶させ
るために、通常表示モード時の４分の１（すなわち、ｋ
／ｎ）のアドレスを使用することになるから、画面を更
新する場合に、外部Ｉ／Ｆ回路１を介して外部のＭＰＵ
から表示メモリ４にアクセスする回数も、４分の１に減
少する。Therefore, in order to store the display data for one screen, a quarter (that is, k) in the normal display mode is stored.
/ N) will be used, so when updating the screen, an external MPU is sent via the external I / F circuit 1.
Also, the number of times the display memory 4 is accessed is reduced to one fourth.
【００２６】表示メモリ４から表示データを読み出す場
合には、通常アドレス毎に読み出すから、各アドレスか
ら読み出す毎に４画素分の表示データが読み出される。
したがって、表示データの読み出し時に表示メモリ４へ
のアクセス頻度はやはり通常表示モード時の４分の１
（すなわち、ｋ／ｎ）に減少する。表示メモリ４に書き
込まれた表示データが、減階調表示モード用の表示デー
タであることは、表示モードレジスタ７に設定されてい
る減階調モード指示信号を参照することで認識される。
従って、各アドレスから同時に読み出された４画素分の
表示データは、液晶駆動回路３などで予め定められた順
序に従って、個々の画素データに分離されて、各画素毎
の表示データとして表示パネル８に出力されることにな
る。When the display data is read out from the display memory 4, since it is read out for each normal address, the display data for four pixels is read out every time it is read out from each address.
Therefore, when the display data is read, the access frequency to the display memory 4 is still 1/4 that in the normal display mode.
(Ie, k / n). The fact that the display data written in the display memory 4 is the display data for the grayscale display mode can be recognized by referring to the grayscale mode instruction signal set in the display mode register 7.
Therefore, the display data for four pixels simultaneously read from each address is separated into individual pixel data according to a predetermined order in the liquid crystal drive circuit 3 or the like, and the display data is displayed on the display panel 8 as each pixel. Will be output to.
【００２７】減階調表示モードとしては、図４のよう
に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）それぞれ２ビットの
計６ビット（ｋ＝６）で形成し、６４色のカラーで表示
しても良い。この６ビットの画素が２画素分（ｊ＝２）
で、通常表示モード時の１画素分に相当する。各アドレ
スＡＤＲＳ０ないしＡＤＲＳｉには、２画素分の表示デ
ータがそれぞれ記憶される。この場合には、画面を更新
する場合に、外部Ｉ／Ｆ回路１を介して外部のＭＰＵか
ら表示メモリ４にアクセスする回数も、１／２に減少
し、表示データの読み出し時に表示メモリ４へのアクセ
ス頻度はやはり通常表示モード時の１／２に減少する。As the gradation reduction display mode, as shown in FIG. 4, each of R (red), G (green), and B (blue) is formed by 2 bits, that is, a total of 6 bits (k = 6), and 64 colors are formed. It may be displayed in color. This 6-bit pixel corresponds to 2 pixels (j = 2)
Corresponds to one pixel in the normal display mode. Display data for two pixels is stored in each of the addresses ADRS0 to ADRSi. In this case, when the screen is updated, the number of times the external MPU accesses the display memory 4 via the external I / F circuit 1 is also reduced to 1/2, and the display memory 4 is read when the display data is read. The access frequency of is also reduced to 1/2 of that in the normal display mode.
【００２８】表示モードとして、カラー表示の場合につ
いて説明したが、モノクロ表示の場合にも同様に行うこ
とができる。As the display mode, the case of color display has been described, but the same can be done for monochrome display.
【００２９】また、減階調表示モードとして、複数のモ
ードを用意し、通常表示モード−第１減階調表示モード
−第２減階調表示モードのように、多段階の減階調表示
を行うように構成してもよい。Further, a plurality of modes are prepared as the gradation reduction display mode, and multi-stage gradation reduction display is performed as in the normal display mode-first gradation reduction display mode-second gradation reduction display mode. It may be configured to do so.
【００３０】[0030]
【発明の効果】本発明によれば、通常階調表示時に各ア
ドレスに１画素分の階調データを格納していた表示メモ
リ手段に、減階調表示時には各アドレスに複数画素分の
階調データ（無階調を含む）を同時に書き込みかつ読み
出すから、ＭＣＵなどの外部の制御手段からインターフ
ェースを介して表示メモリ手段への表示データの書き込
み時及び駆動手段が表示メモリから表示データを読み出
す時に、表示メモリ手段へのアクセス頻度を減少させる
ことができる。従って、減階調表示時に、さらに電力消
費を少なくすることができる。According to the present invention, the display memory means that stores the gradation data for one pixel at each address during normal gradation display and the gradation for a plurality of pixels at each address during reduced gradation display. Since data (including no gradation) is written and read at the same time, when writing display data to the display memory means through an interface from an external control means such as MCU, and when the driving means reads the display data from the display memory, The frequency of access to the display memory means can be reduced. Therefore, it is possible to further reduce power consumption during gray scale display.
【図１】本発明による液晶駆動装置の構成を示す図。FIG. 1 is a diagram showing a configuration of a liquid crystal drive device according to the present invention.
【図２】通常表示モード時の、表示メモリ記憶状態と各
アドレスに記憶される画素データの例を示す図。FIG. 2 is a diagram showing an example of a display memory storage state and pixel data stored at each address in a normal display mode.
【図３】減階調表示モード時の、表示メモリ記憶状態と
各アドレスに記憶される画素データの例を示す図。FIG. 3 is a diagram showing an example of a display memory storage state and pixel data stored at each address in a gray scale display mode.
【図４】減階調表示モード時の、表示メモリ記憶状態と
各アドレスに記憶される画素データの他の例を示す図。FIG. 4 is a diagram showing another example of a display memory storage state and pixel data stored at each address in the gray scale display mode.
１ 外部Ｉ／Ｆ回路 ２ 駆動電圧等発生回路 ３ 液晶駆動回路 ４ 表示メモリ ５ ドライバコントローラ ６ 設定レジスタ ７ 表示モードレジスタ ８ 表示パネル 1 External I / F circuit 2 Drive voltage generation circuit 3 LCD drive circuit 4 display memory 5 Driver controller 6 setting register 7 Display mode register 8 display panel
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｐ 3/36 3/36 Ｆターム(参考） 5B057 AA20 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CC01 CE17 CH11 5B069 BA05 BB13 HA08 5C006 AA01 AA11 AA22 AF02 AF03 AF04 AF12 AF45 AF51 AF53 AF61 AF69 BB11 BF02 FA47 5C080 AA05 AA06 AA10 BB05 CC03 DD26 EE29 GG07 GG08 GG12 JJ02 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G09G 3/20 641 G09G 3/20 641P 3/36 3/36 F term (reference) 5B057 AA20 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CC01 CE17 CH11 5B069 BA05 BB13 HA08 5C006 AA01 AA11 AA22 AF02 AF03 AF04 AF12 AF45 AF51 AF53 AF61 AF69 BB11 BF02 FA47 5C080 AA05 AA06 AA10 BB05 CC03 DD26 EE29 GG07 JJ08 GG08 GG08
Claims (4)
示メモリ手段への階調表示データの書き込み及びそれか
らの読み出しを予め決められたアドレスごとに行う表示
方法であって、 前記表示メモリ手段の１アドレスにｉ画素分ｎビット
（ただし、ｉは１以上の整数；かつｎ×ｉ≦ｍ）の階調
データを格納する第１階調モードと、前記表示メモリの
１アドレスに、１画素がｋビット（ただし、１≦ｋ＜
ｎ）の階調データを複数ｊ画素分（ただし、ｊは２以上
の整数；かつｋ×ｊ≦ｍ）だけ格納する第２階調モード
を少なくとも有し、 前記各階調モードのいずれかのモードで表示することを
特徴とする表示方法。1. A display method in which gradation display data is written to and read from a display memory means capable of storing a plurality of m bits at one address for each predetermined address. A first gradation mode for storing gradation data of n bits for i pixels (where i is an integer of 1 or more; and n × i ≦ m) at an address, and 1 pixel is k at 1 address of the display memory. Bit (1≤k <
n) having at least a second gradation mode for storing gradation data for a plurality of j pixels (where j is an integer of 2 or more; and k × j ≦ m), any one of the gradation modes. Display method characterized by displaying in.
あり、前記第２階調モードは減階調表示モードであるこ
とを特徴とする請求項１に記載の表示方法。2. The display method according to claim 1, wherein the first gradation mode is a normal display mode, and the second gradation mode is a reduced gradation display mode.
表示すべき内容を１アドレスに複数ｍビット格納可能で
あり、階調表示データの書き込み及び読み出しを予め決
められたアドレスごとに行う表示メモリ手段と、前記表
示手段に結合され、前記表示手段を駆動する駆動手段
と、前記表示メモリ手段に記憶される表示内容の階調モ
ードが外部からの指令信号に応じて設定される表示モー
ドレジスタ手段と、これら各手段と結合され、それらを
制御するコントローラ部とを備え、 前記表示メモリ手段に、前記表示モードレジスタ手段に
設定されている階調モードに応じて、少なくとも、前記
表示メモリ手段の１アドレスにｉ画素分ｎビット（ただ
し、ｉは１以上の整数；かつｎ×ｉ≦ｍ）の階調データ
を格納する第１階調モードと、前記表示メモリ手段の１
アドレスに、１画素がｋビット（ただし、１≦ｋ＜ｎ）
の階調データを複数ｊ画素分（ただし、ｊは２以上の整
数；かつｋ×ｊ≦ｍ）だけ格納する第２階調モードのい
ずれかのモードで格納することを特徴とする表示装置。3. Display means, coupled to the display means,
A display memory unit capable of storing a plurality of m bits of contents to be displayed in one address and performing writing and reading of gradation display data for each predetermined address, is connected to the display unit, and drives the display unit. Drive means, display mode register means for setting the gradation mode of the display contents stored in the display memory means in accordance with an external command signal, and a controller section coupled with these means and controlling them. According to the gradation mode set in the display mode register means, at least one address of the display memory means has n pixels for n pixels (where i is 1 or more). An integer; and a first gradation mode for storing gradation data of n × i ≦ m) and 1 of the display memory means
One pixel has k bits in the address (where 1 ≦ k <n)
The display device is characterized by storing the gradation data of a plurality of j pixels (where j is an integer of 2 or more; and k × j ≦ m) in any one of the second gradation modes.
あり、前記第２階調モードは減階調表示モードであるこ
とを特徴とする請求項３に記載の表示装置。4. The display device according to claim 3, wherein the first gradation mode is a normal display mode, and the second gradation mode is a gradation reduction display mode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094416A JP2003296095A (en) | 2002-03-29 | 2002-03-29 | Display method and device |
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| JP2002094416A Pending JP2003296095A (en) | 2002-03-29 | 2002-03-29 | Display method and device |
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| Country | Link |
|---|---|
| JP (1) | JP2003296095A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006171668A (en) * | 2004-12-11 | 2006-06-29 | Samsung Electronics Co Ltd | Method for driving display device, display controller for performing the method and display device |
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| JP2012078386A (en) * | 2010-09-30 | 2012-04-19 | Casio Comput Co Ltd | Display drive device, light-emitting device, drive control method thereof and electronic apparatus |
| US8803926B2 (en) | 2010-09-30 | 2014-08-12 | Casio Computer Co., Ltd. | Display drive device, display device, driving control method, and electronic device storing correction data for correcting image data and displaying the corrected image data in one of various display modes |
-
2002
- 2002-03-29 JP JP2002094416A patent/JP2003296095A/en active Pending
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