JP2003288203A - プロセッサの開発支援装置 - Google Patents

プロセッサの開発支援装置

Info

Publication number
JP2003288203A
JP2003288203A JP2002088466A JP2002088466A JP2003288203A JP 2003288203 A JP2003288203 A JP 2003288203A JP 2002088466 A JP2002088466 A JP 2002088466A JP 2002088466 A JP2002088466 A JP 2002088466A JP 2003288203 A JP2003288203 A JP 2003288203A
Authority
JP
Japan
Prior art keywords
instruction
rule
program
application program
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002088466A
Other languages
English (en)
Inventor
Isamu Kozuka
勇 小塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei Corp
Original Assignee
Asahi Kasei Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei Corp filed Critical Asahi Kasei Corp
Priority to JP2002088466A priority Critical patent/JP2003288203A/ja
Publication of JP2003288203A publication Critical patent/JP2003288203A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 コンフィギュアラブル・プロセッサをカスタ
マイズするのに好適なプロセッサの開発支援装置を提供
する。 【解決手段】 アプリケーション・プログラムに基づい
て、ＦＰＧＡ等のコンフィギュアラブル・プロセッサの
実行に適した命令規則および実行プログラムを生成す
る。これには、まず、アプリケーション・プログラムに
含まれる命令コードの種別数に基づいて、命令コードに
対してビットの再割当を行う。そして、そのビット再割
当の規則からなる命令規則をコンフィギュアラブル・プ
ロセッサの命令規則として生成し、アプリケーション・
プログラムに含まれる命令コードを、ビット再割当の規
則からなる命令規則に準拠した命令コードに変換するこ
とにより実行プログラムを生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＦＰＧＡ（Field
Programmable Gate Array）やソフトウェア・シミュレ
ーションを用いて行われる命令規則がカスタマイズ可能
なプロセッサの開発を支援する装置およびプログラム、
並びに方法に係り、特に、コンフィギュアラブル・プロ
セッサをカスタマイズするのに好適なプロセッサの開発
支援装置に関する。
【０００２】
【従来の技術】近年、組み込み型システムやシステム・
オン・チップに用いるプロセッサの開発においては、Ｆ
ＰＧＡと呼ばれる技術を用いてプロセッサの試作または
実装が行われる。ＦＰＧＡは、ハードウェア記述言語に
よって設計されたプロセッサやＡＳＩＣの回路を、内部
機能をカスタマイズすることで実現するプログラマブル
なＬＳＩである。
【０００３】携帯端末のように低性能で小型な機器に組
み込む場合は、携帯端末のアプリケーションで使用する
最小限の命令コードだけを実行させるように、コンフィ
ギュアラブル・プロセッサの内部機能をカスタマイズす
る。この場合、設計者は、携帯端末のアプリケーション
で使用する命令コードのみからなるオリジナルな命令規
則（命令セット）を作成し、コンフィギュアラブル・プ
ロセッサに対して、それら命令コードの実行に必要な機
能だけを実装するとともにオリジナルな命令規則を解釈
できるようにデコーダを構成することによりカスタマイ
ズを行う。ここで、オリジナルな命令規則を作成するの
は、命令コードを単純化することでプログラム容量を低
減することができるからである。例えば、３２ビットの
命令コードで設計されている命令規則を用いる場合、そ
の命令規則のうちアプリケーションで使用する命令コー
ドが２５６種類以下であるときは、命令コードを８ビッ
トで構成することも可能である。この場合、同一内容の
プログラムであるにもかかわらず、プログラム容量を１
／４に低減することができる。
【０００４】従来、ＦＰＧＡ等のコンフィギュアラブル
・プロセッサに関する技術としては、例えば、特開2001
-216337号公報に開示されているＣＰＵコアの開発支援
システムがあった。これは、ユーザがカスタマイズ画面
からアセンブリ言語の命令の追加・変更・削除の情報を
定義すると、アセンブラ生成用コンパイラが、その命令
の追加・変更・削除の情報およびアセンブリ言語の基本
命令規則に基づいて、アセンブリ言語の基本命令規則
に、命令の追加・変更・削除に対応した新規の命令規則
を取り込んだアセンブラのソースプログラムを生成す
る。これにより、アセンブリ言語の命令の追加・変更・
削除が容易となる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術にあっては、ユーザはハードウェアの構成の変
更を行うための技術的知識とアセンブリ言語の命令の追
加、変更、削除を定義する技術的知識を兼ね備えていな
ければならず、実際にアプリケーションを実装するプロ
グラマがコンフィギュアラブル・プロセッサのカスタマ
イズを行うためには、本来のプログラマの技能とは必ず
しも一致しない技術的知識が求められるという問題があ
った。
【０００６】そこで、本発明は、このような従来の技術
の有する未解決の課題に着目してなされたものであっ
て、コンフィギュアラブル・プロセッサをカスタマイズ
するのに好適なプロセッサの開発支援装置を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る請求項１記載のプロセッサの開発支援
装置は、プロセッサの開発を支援する装置であって、所
定の命令規則に準拠した１または複数の命令コードを含
むアプリケーション・プログラムに基づいて前記プロセ
ッサに実行させるための実行プログラムを生成する実行
プログラム生成手段を備え、前記実行プログラム生成手
段は、前記アプリケーション・プログラムに含まれる命
令コードの種別数に基づいて、前記命令コードに対して
ビットの再割当を行うようになっている。
【０００８】このような構成であれば、アプリケーショ
ン・プログラムが与えられると、実行プログラム生成手
段により、アプリケーション・プログラムに含まれる命
令コードの種別数に基づいて、命令コードに対してビッ
トの再割当が行われ、そのビット再割当の結果に基づい
て実行プログラムが生成される。ここで、アプリケーシ
ョン・プログラムとしては、例えば、Ｃ言語等の高水準
言語で作成したソースプログラムを通常のコンパイラで
コンパイルしたオブジェクトプログラムを用いることが
できる。以下、請求項２記載のプロセッサの開発支援装
置、請求項３および７記載のコンフィギュアラブル・プ
ロセッサの開発支援装置、請求項１３記載の実行プログ
ラム生成プログラム、並びに請求項１５記載の実行プロ
グラム生成方法において同じである。
【０００９】さらに、本発明に係る請求項２記載のプロ
セッサの開発支援装置は、プロセッサの開発を支援する
装置であって、所定の命令規則に準拠した１または複数
の命令コードを含むアプリケーション・プログラムに基
づいて前記プロセッサの命令規則を生成する命令規則生
成手段を備え、前記命令規則生成手段は、前記アプリケ
ーション・プログラムに含まれる命令コードの種別数に
基づいて、前記命令コードに対してビットの再割当を行
うようになっている。
【００１０】このような構成であれば、アプリケーショ
ン・プログラムが与えられると、命令規則生成手段によ
り、アプリケーション・プログラムに含まれる命令コー
ドの種別数に基づいて、命令コードに対してビットの再
割当が行われ、そのビット再割当の結果に基づいてプロ
セッサの命令規則が生成される。一方、上記目的を達成
するために、本発明に係る請求項３記載のコンフィギュ
アラブル・プロセッサの開発支援装置は、命令規則がカ
スタマイズ可能なコンフィギュアラブル・プロセッサの
開発を支援する装置であって、所定の命令規則に準拠し
た１または複数の命令コードを含むアプリケーション・
プログラムに基づいて前記コンフィギュアラブル・プロ
セッサに実行させるための実行プログラムを生成する実
行プログラム生成手段を備え、前記実行プログラム生成
手段は、前記アプリケーション・プログラムに含まれる
命令コードの種別数に基づいて、前記命令コードに対し
てビットの再割当を行うようになっている。
【００１１】このような構成であれば、アプリケーショ
ン・プログラムが与えられると、実行プログラム生成手
段により、アプリケーション・プログラムに含まれる命
令コードの種別数に基づいて、命令コードに対してビッ
トの再割当が行われ、そのビット再割当の結果に基づい
て実行プログラムが生成される。さらに、本発明に係る
請求項４記載のコンフィギュアラブル・プロセッサの開
発支援装置は、請求項３記載のコンフィギュアラブル・
プロセッサの開発支援装置において、前記実行プログラ
ム生成手段は、前記命令コードに対してビットの再割当
を行い、前記アプリケーション・プログラムに含まれる
命令コードを、前記ビット再割当の規則からなる命令規
則に準拠した命令コードに変換することにより前記実行
プログラムを生成するようになっている。
【００１２】このような構成であれば、実行プログラム
生成手段により、命令コードに対してビットの再割当が
行われ、アプリケーション・プログラムに含まれる命令
コードが、そのビット再割当の規則からなる命令規則に
準拠した命令コードに変換される。そして、この変換に
より実行プログラムが生成される。さらに、本発明に係
る請求項５記載のコンフィギュアラブル・プロセッサの
開発支援装置は、請求項４記載のコンフィギュアラブル
・プロセッサの開発支援装置において、さらに、前記ア
プリケーション・プログラムに基づいて前記コンフィギ
ュアラブル・プロセッサの命令規則を生成する命令規則
生成手段を備え、前記命令規則生成手段は、前記アプリ
ケーション・プログラムに含まれる命令コードの種別数
に基づいて、前記命令コードに対してビットの再割当を
行うようになっている。
【００１３】このような構成であれば、アプリケーショ
ン・プログラムが与えられると、命令規則生成手段によ
り、アプリケーション・プログラムに含まれる命令コー
ドの種別数に基づいて、命令コードに対してビットの再
割当が行われ、そのビット再割当の結果に基づいてコン
フィギュアラブル・プロセッサの命令規則が生成され
る。
【００１４】さらに、本発明に係る請求項６記載のコン
フィギュアラブル・プロセッサの開発支援装置は、請求
項５記載のコンフィギュアラブル・プロセッサの開発支
援装置において、前記命令規則生成手段は、前記命令コ
ードに対してビットの再割当を行い、そのビット再割当
の規則からなる命令規則を前記コンフィギュアラブル・
プロセッサの命令規則として生成するようになってい
る。
【００１５】このような構成であれば、命令規則生成手
段により、命令コードに対してビットの再割当が行わ
れ、そのビット再割当の規則からなる命令規則がコンフ
ィギュアラブル・プロセッサの命令規則として生成され
る。さらに、本発明に係る請求項７記載のコンフィギュ
アラブル・プロセッサの開発支援装置は、命令規則がカ
スタマイズ可能なコンフィギュアラブル・プロセッサの
開発を支援する装置であって、所定の命令規則に準拠し
た１または複数の命令コードを含むアプリケーション・
プログラムに基づいて前記コンフィギュアラブル・プロ
セッサの命令規則を生成する命令規則生成手段を備え、
前記命令規則生成手段は、前記アプリケーション・プロ
グラムに含まれる命令コードの種別数に基づいて、前記
命令コードに対してビットの再割当を行うようになって
いる。
【００１６】このような構成であれば、アプリケーショ
ン・プログラムが与えられると、命令規則生成手段によ
り、アプリケーション・プログラムに含まれる命令コー
ドの種別数に基づいて、命令コードに対してビットの再
割当が行われ、そのビット再割当の結果に基づいてコン
フィギュアラブル・プロセッサの命令規則が生成され
る。
【００１７】さらに、本発明に係る請求項８記載のコン
フィギュアラブル・プロセッサの開発支援装置は、請求
項７記載のコンフィギュアラブル・プロセッサの開発支
援装置において、前記命令規則生成手段は、前記命令コ
ードに対してビットの再割当を行い、そのビット再割当
の規則からなる命令規則を前記コンフィギュアラブル・
プロセッサの命令規則として生成するようになってい
る。
【００１８】このような構成であれば、命令規則生成手
段により、命令コードに対してビットの再割当が行わ
れ、そのビット再割当の規則からなる命令規則がコンフ
ィギュアラブル・プロセッサの命令規則として生成され
る。さらに、本発明に係る請求項９記載のコンフィギュ
アラブル・プロセッサの開発支援装置は、請求項８記載
のコンフィギュアラブル・プロセッサの開発支援装置に
おいて、さらに、前記アプリケーション・プログラムに
基づいて前記コンフィギュアラブル・プロセッサに実行
させるための実行プログラムを生成する実行プログラム
生成手段を備え、前記実行プログラム生成手段は、前記
アプリケーション・プログラムに含まれる命令コードの
種別数に基づいて、前記命令コードに対してビットの再
割当を行うようになっている。
【００１９】このような構成であれば、アプリケーショ
ン・プログラムが与えられると、実行プログラム生成手
段により、アプリケーション・プログラムに含まれる命
令コードの種別数に基づいて、命令コードに対してビッ
トの再割当が行われ、そのビット再割当の結果に基づい
て実行プログラムが生成される。さらに、本発明に係る
請求項１０記載のコンフィギュアラブル・プロセッサの
開発支援装置は、請求項９記載のコンフィギュアラブル
・プロセッサの開発支援装置において、前記実行プログ
ラム生成手段は、前記命令コードに対してビットの再割
当を行い、前記アプリケーション・プログラムに含まれ
る命令コードを、前記ビット再割当の規則からなる命令
規則に準拠した命令コードに変換することにより前記実
行プログラムを生成するようになっている。
【００２０】このような構成であれば、実行プログラム
生成手段により、命令コードに対してビットの再割当が
行われ、アプリケーション・プログラムに含まれる命令
コードが、そのビット再割当の規則からなる命令規則に
準拠した命令コードに変換される。そして、この変換に
より実行プログラムが生成される。さらに、本発明に係
る請求項１１記載のコンフィギュアラブル・プロセッサ
の開発支援装置は、請求項６および１０のいずれかに記
載のコンフィギュアラブル・プロセッサの開発支援装置
において、前記実行プログラム生成手段は、前記アプリ
ケーション・プログラムに含まれる命令コードの種別数
を算出し、算出した種別数を表現するに最小限必要なビ
ット数で構成されるビットパターンを前記命令コードに
割り当てるようになっている。
【００２１】このような構成であれば、実行プログラム
生成手段により、アプリケーション・プログラムに含ま
れる命令コードの種別数が算出され、算出された種別数
を表現するに最小限必要なビット数で構成されるビット
パターンが命令コードに割り当てられる。さらに、本発
明に係る請求項１２記載のコンフィギュアラブル・プロ
セッサの開発支援装置は、請求項６、１０および１１の
いずれかに記載のコンフィギュアラブル・プロセッサの
開発支援装置において、前記命令規則生成手段は、前記
アプリケーション・プログラムに含まれる命令コードの
種別数を算出し、算出した種別数を表現するに最小限必
要なビット数で構成されるビットパターンを前記命令コ
ードに割り当てるようになっている。
【００２２】このような構成であれば、命令規則生成手
段により、アプリケーション・プログラムに含まれる命
令コードの種別数が算出され、算出された種別数を表現
するに最小限必要なビット数で構成されるビットパター
ンが命令コードに割り当てられる。一方、上記目的を達
成するために、本発明に係る請求項１３記載の実行プロ
グラム生成プログラムは、命令規則がカスタマイズ可能
なコンフィギュアラブル・プロセッサに実行させるため
の実行プログラムを生成するプログラムであって、所定
の命令規則に準拠した１または複数の命令コードを含む
アプリケーション・プログラムに基づいて前記実行プロ
グラムを生成する実行プログラム生成手段として実現さ
れる処理をコンピュータに実行させるためのプログラム
であり、前記実行プログラム生成手段は、前記アプリケ
ーション・プログラムに含まれる命令コードの種別数に
基づいて、前記命令コードに対してビットの再割当を行
うようになっている。
【００２３】このような構成であれば、コンピュータに
よってプログラムが読み取られ、読み取られたプログラ
ムに従ってコンピュータが処理を実行すると、請求項３
記載のコンフィギュアラブル・プロセッサの開発支援装
置と同等の作用が得られる。一方、上記目的を達成する
ために、本発明に係る請求項１４記載の命令規則生成プ
ログラムは、命令規則がカスタマイズ可能なコンフィギ
ュアラブル・プロセッサの当該命令規則を生成するプロ
グラムであって、所定の命令規則に準拠した１または複
数の命令コードを含むアプリケーション・プログラムに
基づいて前記コンフィギュアラブル・プロセッサの命令
規則を生成する命令規則生成手段として実現される処理
をコンピュータに実行させるためのプログラムであり、
前記命令規則生成手段は、前記アプリケーション・プロ
グラムに含まれる命令コードの種別数に基づいて、前記
命令コードに対してビットの再割当を行うようになって
いる。
【００２４】このような構成であれば、コンピュータに
よってプログラムが読み取られ、読み取られたプログラ
ムに従ってコンピュータが処理を実行すると、請求項７
記載のコンフィギュアラブル・プロセッサの開発支援装
置と同等の作用が得られる。一方、上記目的を達成する
ために、本発明に係る請求項１５記載の実行プログラム
生成方法は、命令規則がカスタマイズ可能なコンフィギ
ュアラブル・プロセッサに実行させるための実行プログ
ラムを生成する方法であって、所定の命令規則に準拠し
た１または複数の命令コードを含むアプリケーション・
プログラムに基づいて前記コンフィギュアラブル・プロ
セッサに実行させるための実行プログラムを生成する実
行プログラム生成ステップを含み、前記実行プログラム
生成ステップは、前記アプリケーション・プログラムに
含まれる命令コードの種別数に基づいて、前記命令コー
ドに対してビットの再割当を行う。
【００２５】一方、上記目的を達成するために、本発明
に係る請求項１６記載の実行命令規則生成方法は、命令
規則がカスタマイズ可能なコンフィギュアラブル・プロ
セッサの当該命令規則を生成する方法であって、所定の
命令規則に準拠した１または複数の命令コードを含むア
プリケーション・プログラムに基づいて前記コンフィギ
ュアラブル・プロセッサの命令規則を生成する命令規則
生成ステップを含み、前記命令規則生成ステップは、前
記アプリケーション・プログラムに含まれる命令コード
の種別数に基づいて、前記命令コードに対してビットの
再割当を行う。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１ないし図７は、本発明に
係るプロセッサの開発支援装置の実施の形態を示す図で
ある。本実施の形態は、本発明に係るプロセッサの開発
支援装置を、汎用アプリケーション用の実行プログラム
（以下、アプリケーション・プログラムという。）に基
づいて、ＦＰＧＡやソフトウェア・シミュレーション環
境上に実装されたコンフィギュアラブル・プロセッサに
実行させるための実行プログラムおよびコンフィギュア
ラブル・プロセッサの命令規則を生成する場合について
適用したものである。
【００２７】まず、本発明を適用するコンピュータ１０
０の構成を図１を参照しながら説明する。図１は、本発
明を適用するコンピュータ１００の構成を示すブロック
図である。コンピュータ１００は、図１に示すように、
制御プログラムに基づいて演算およびシステム全体を制
御するＣＰＵ３０と、所定領域にあらかじめＣＰＵ３０
の制御プログラム等を格納しているＲＯＭ３２と、ＲＯ
Ｍ３２等から読み出したデータやＣＰＵ３０の演算過程
で必要な演算結果を格納するためのＲＡＭ３４と、外部
装置に対してデータの入出力を媒介するＩ／Ｆ３８とで
構成されており、これらは、データを転送するための信
号線であるバス３９で相互にかつデータ授受可能に接続
されている。
【００２８】Ｉ／Ｆ３８には、外部装置として、ヒュー
マンインターフェースとしてデータの入力が可能なキー
ボードやマウス等からなる入力装置４０と、データやテ
ーブル等をファイルとして格納する記憶装置４２と、画
像信号に基づいて画面を表示する表示装置４４とが接続
されている。記憶装置４２には、アプリケーション・プ
ログラムと、アプリケーション・プログラムに含まれる
命令コードを解析するための解析テーブルとが格納され
ている。アプリケーション・プログラムは、既存のコン
パイラやリンカを用いて生成することができ、あらかじ
め生成し記憶装置４２に格納しておくものとする。な
お、解析テーブルについては後段で詳述する。
【００２９】ＣＰＵ３０は、マイクロプロセッシングユ
ニットＭＰＵ等からなり、ＲＯＭ３２の所定領域に格納
されている所定のプログラムを起動させ、そのプログラ
ムに従って、図２のフローチャートに示す命令規則最適
化処理を実行するようになっている。図２は、命令規則
最適化処理を示すフローチャートである。命令規則最適
化処理は、アプリケーション・プログラムに基づいてコ
ンフィギュアラブル・プロセッサの実行に適した命令規
則および実行プログラムを生成する処理であって、ＣＰ
Ｕ３０において実行されると、図２に示すように、ま
ず、ステップＳ１００に移行するようになっている。
【００３０】ステップＳ１００では、記憶装置４２の解
析テーブルを初期化する。解析テーブルは、図３に示す
ように、基本命令規則（例えば、既存の命令セット）に
おいて定義されている命令およびレジスタごとに、命令
またはレジスタの使用の有無が登録可能となっている。
図３は、解析テーブルのデータ構造を示す図である。具
体的に、ステップＳ１００では、解析テーブルの各項目
を未使用に設定することにより解析テーブルを初期化す
る。
【００３１】次いで、ステップＳ１０２に移行して、ア
プリケーション・プログラムの先頭行から命令コードを
読み出し、ステップＳ１０４に移行して、読み出した命
令コードに基づいて命令およびレジスタの使用を解析テ
ーブルに登録する。命令コードは、実行する命令の種別
を示すビット列と、使用するレジスタの種別を示すビッ
ト列とから構成されている。したがって、ステップＳ１
０４では、まず、図４に示すように、命令コードのうち
実行命令の種別を示すビット列を参照し、解析テーブル
のうちその命令に対応する項目に、その命令が使用され
ることを示すチェックを登録する。また同様に、命令コ
ードのうち使用レジスタの種別を示すビット列を参照
し、解析テーブルのうちそのレジスタに対応する項目
に、そのレジスタが使用されることを示すチェックを登
録する。図４は、命令およびレジスタの使用を解析テー
ブルに登録する場合を示す図である。
【００３２】次いで、ステップＳ１０６に移行して、ア
プリケーション・プログラムの最終行であるか否かを判
定し、アプリケーション・プログラムの最終行であると
判定したとき(Yes)は、ステップＳ１０８に移行する。
ステップＳ１０８では、解析テーブルの登録結果に基づ
いて、アプリケーション・プログラムに含まれる各命令
コードに対してビットの再割当を行う。具体的に、ステ
ップＳ１０８では、図５に示すように、解析テーブルの
登録結果に基づいて実行命令および使用レジスタの種別
数をそれぞれ算出する。そして、命令コードのうち実行
命令の種別を示すビット列については、算出した実行命
令の種別数を表現するに最小限必要なビット数で構成さ
れるビットパターンを割り当てる。また、命令コードの
うち使用レジスタの種別を示すビット列については、算
出した使用レジスタの種別数を表現するに最小限必要な
ビット数で構成されるビットパターンを割り当てる。こ
れにより、アプリケーション・プログラムに含まれる各
命令コードに対してビットの再割当を行う。図５は、ア
プリケーション・プログラムに含まれる各命令コードに
対してビットの再割当を行う場合を示す図である。
【００３３】図５の例では、基本命令規則に８種類の命
令が定義されている場合を示しているが、このうちアプ
リケーション・プログラムで使用される命令が「MO
V」、「ADD」、「MUL」および「XOR」の４種類であるの
で、それらを表現するに最小限必要なビット数が２ビッ
トとなり、「MOV」、「ADD」、「MUL」および「XOR」に
ついて命令コードのうち実行命令の種別を示すビット列
には、それぞれ２ビットのビットパターンとして「0
0」、「01」、「10」および「11」を割り当てている。
この場合、異なる命令コードに対して同一のビットパタ
ーンを割り当てることはできないが、ビットパターンの
割当順序は任意である。
【００３４】また、図５の例では、基本命令規則に８種
類のレジスタが定義されている場合を示しているが、こ
のうちアプリケーション・プログラムで使用されるレジ
スタが「R0」、「R1」、「R3」および「R7」の４種類で
あるので、それらを表現するに最小限必要なビット数が
２ビットとなり、「R0」、「R1」、「R3」および「R7」
について命令コードのうち使用レジスタの種別を示すビ
ット列には、それぞれ２ビットのビットパターンとして
「00」、「01」、「10」および「11」を割り当ててい
る。この場合、異なる命令コードに対して同一のビット
パターンを割り当てることはできないが、ビットパター
ンの割当順序は任意である。
【００３５】次いで、ステップＳ１１０に移行して、ス
テップＳ１０８のビット再割当の規則からなる命令規則
をコンフィギュアラブル・プロセッサの命令規則として
生成する。図５の例では、基本命令規則で定義されてい
る命令コードを２／３のビット数（３ビット→２ビッ
ト）で表現することができる。したがって、この場合、
コンフィギュアラブル・プロセッサの命令規則は、基本
命令規則の命令コードに対して２／３のビット数で表現
された命令コードを含む命令規則として生成される。
【００３６】次いで、ステップＳ１１２に移行して、ス
テップＳ１１０で生成した命令規則に基づいてコンフィ
ギュアラブル・プロセッサの実行プログラムを生成す
る。具体的に、ステップＳ１１２では、図６に示すよう
に、アプリケーション・プログラムに含まれる各命令コ
ードを、ステップＳ１１０で生成した命令規則に準拠し
た命令コードに変換することにより実行プログラムを生
成する。図６は、コンフィギュアラブル・プロセッサの
実行プログラムを生成する場合を示す図である。
【００３７】図６の例では、基本命令規則において定義
されている「MOV R0,R1」を示す命令コード「001 000 0
01 xxx」を新たな命令コード「00 00 01 xx」に変換
し、基本命令規則において定義されている「ADD R0,R1,
R3」を示す命令コード「010 000 001 010」を新たな命
令コード「01 00 01 10」に変換している。そして、ス
テップＳ１１２までの処理が終了したときは、一連の処
理を終了して元の処理に復帰させる。
【００３８】一方、ステップＳ１０６で、アプリケーシ
ョン・プログラムの最終行でないと判定したとき(No)
は、ステップＳ１１４に移行して、アプリケーション・
プログラムの次行から命令コードを読み出し、ステップ
Ｓ１０４に移行する。次に、本実施の形態の動作を説明
する。コンフィギュアラブル・プロセッサをカスタマイ
ズする場合、設計者は、まず、組み込み型システム等に
組み込むべきアプリケーション・プログラムを用意す
る。アプリケーション・プログラムは、既存のコンパイ
ラやリンカを用いて汎用アプリケーション用の実行プロ
グラムとして生成すればよい。
【００３９】次に、設計者は、コンピュータ１００にお
いて、アプリケーション・プログラムを指定して命令規
則最適化処理を実行する。命令規則最適化処理が実行さ
れると、コンピュータ１００では、ステップＳ１００，
Ｓ１０２を経て、解析テーブルが初期化され、アプリケ
ーション・プログラムの先頭行から命令コードが読み出
される。そして、ステップＳ１０４を経て、読み出され
た命令コードのうち実行命令の種別を示すビット列が参
照され、解析テーブルのうちその命令に対応する項目に
チェックが登録される。また同様に、読み出された命令
コードのうち使用レジスタの種別を示すビット列が参照
され、解析テーブルのうちそのレジスタに対応する項目
にチェックが登録される。この解析テーブルへの登録
は、ステップＳ１０４，Ｓ１０６，Ｓ１１４を繰り返し
経て、アプリケーション・プログラムに含まれるすべて
の命令コードに対して行われる。
【００４０】すべての命令コードに対して解析が終了す
ると、ステップＳ１０８，Ｓ１１０を経て、解析テーブ
ルの登録結果に基づいて実行命令および使用レジスタの
種別数がそれぞれ算出される。そして、命令コードのう
ち実行命令の種別を示すビット列については、算出され
た実行命令の種別数を表現するに最小限必要なビット数
で構成されるビットパターンが割り当てられる。また、
命令コードのうち使用レジスタの種別を示すビット列に
ついては、算出された使用レジスタの種別数を表現する
に最小限必要なビット数で構成されるビットパターンが
割り当てられる。これにより、アプリケーション・プロ
グラムに含まれる各命令コードに対してビットの再割当
が行われ、そのビット再割当の規則からなる命令規則が
コンフィギュアラブル・プロセッサの命令規則として生
成される。
【００４１】次いで、ステップＳ１１２を経て、アプリ
ケーション・プログラムに含まれる各命令コードが、生
成された命令規則に準拠した命令コードに変換される。
そして、この変換によりコンフィギュアラブル・プロセ
ッサの実行プログラムが生成される。以上により、アプ
リケーション・プログラムに基づいてコンフィギュアラ
ブル・プロセッサの実行に適した命令規則および実行プ
ログラムを生成することができる。
【００４２】なお、生成された命令規則に基づいてコン
フィギュアラブル・プロセッサをカスタマイズする場合
は、図７（ａ）に示すように、基本命令規則に準拠した
各命令コードの実行に必要な機能（レジスタを含む。）
を実装したのが従来の非コンフィギュアラブル・プロセ
ッサであるとすると、このような非コンフィギュアラブ
ル・プロセッサに対して、図７（ｂ）に示すように、生
成された命令規則に準拠した命令コードの実行に必要な
機能だけを残して他の機能を削除するとともに、生成さ
れた命令規則を解釈できるようにデコーダを変更する。
その結果、コンフィギュアラブル・プロセッサは、図７
（ｃ）に示すように、生成された命令規則に準拠した命
令コードの実行に必要な機能および新たなデコーダを実
装したものとしてカスタマイズすることができる。図７
は、コンフィギュアラブル・プロセッサをカスタマイズ
する場合を示す図である。
【００４３】図７の例では、コンフィギュアラブル・プ
ロセッサは、「MOV」、「ADD」、「MUL」および「XOR」
の実行に必要な機能ブロックと、「R0」、「R1」、「R
3」および「R7」からなるレジスタと、新たなデコーダ
とを有している。このようにして、本実施の形態では、
アプリケーション・プログラムに含まれる命令コードの
種別数に基づいて、命令コードに対してビットの再割当
を行い、アプリケーション・プログラムに含まれる命令
コードを、ビット再割当の規則からなる命令規則に準拠
した命令コードに変換することにより実行プログラムを
生成するようになっている。
【００４４】これにより、アプリケーション・プログラ
ムをもとに、コンフィギュアラブル・プロセッサの実行
に適するよう命令コードに対してビット再割当が行われ
て実行プログラムが生成されるので、コンフィギュアラ
ブル・プロセッサ向けのプログラムをそのハードウェア
仕様を意識せずに作成することができる。したがって、
従来に比して、コンフィギュアラブル・プロセッサを比
較的容易にカスタマイズすることができる。
【００４５】さらに、本実施の形態では、アプリケーシ
ョン・プログラムに含まれる命令コードの種別数に基づ
いて、命令コードに対してビットの再割当を行い、その
ビット再割当の規則からなる命令規則をコンフィギュア
ラブル・プロセッサの命令規則として生成するようにな
っている。これにより、アプリケーション・プログラム
をもとに、コンフィギュアラブル・プロセッサの実行に
適するよう命令コードに対してビット再割当が行われて
コンフィギュアラブル・プロセッサの命令規則が生成さ
れるので、コンフィギュアラブル・プロセッサの命令規
則をそのハードウェア仕様を意識せずに作成することが
できる。したがって、コンフィギュアラブル・プロセッ
サをさらに容易にカスタマイズすることができる。
【００４６】さらに、本実施の形態では、アプリケーシ
ョン・プログラムに含まれる命令コードの種別数を算出
し、算出した種別数を表現するに最小限必要なビット数
で構成されるビットパターンを命令コードに割り当てる
ようになっている。これにより、命令コードには、アプ
リケーション・プログラムに含まれる命令コードの種別
数を表現するに最小限必要なビット数で構成されるビッ
トパターンが割り当てられるので、命令コードの種別数
が少なければ命令コードを単純化することができ、プロ
グラム容量を低減することができる。
【００４７】上記実施の形態において、基本命令規則
は、請求項１ないし３、７、１３ないし１６記載の所定
の命令規則に対応し、ステップＳ１０８，Ｓ１１２は、
請求項１、３、４、９ないし１１若しくは１３記載の実
行プログラム生成手段、または請求項１５記載の実行プ
ログラム生成ステップに対応している。また、ステップ
Ｓ１０８，Ｓ１１０は、請求項２、５ないし８、１２若
しくは１４記載の命令規則生成手段、または請求項１６
記載の命令規則生成ステップに対応している。
【００４８】なお、上記実施の形態においては、アプリ
ケーション・プログラムに含まれる命令コードに対して
固定長のビットパターンを割り当てるように構成した
が、これに限らず、可変長のビットパターンを割り当て
るように構成してもよい。例えば、アプリケーション・
プログラムに含まれる命令コードのうち出現頻度の高い
ものほど短いビット長のビットパターンを割り当てるよ
うにすれば、プログラム容量をさらに効果的に低減する
ことができる。
【００４９】また、上記実施の形態において、図２のフ
ローチャートに示す処理を実行するにあたっては、ＲＯ
Ｍ３２にあらかじめ格納されている制御プログラムを実
行する場合について説明したが、これに限らず、これら
の手順を示したプログラムが記憶された記憶媒体から、
そのプログラムをＲＡＭ３４に読み込んで実行するよう
にしてもよい。
【００５０】ここで、記憶媒体とは、ＲＡＭ、ＲＯＭ等
の半導体記憶媒体、ＦＤ、ＨＤ等の磁気記憶型記憶媒
体、ＣＤ、ＣＤＶ、ＬＤ、ＤＶＤ等の光学的読取方式記
憶媒体、ＭＯ等の磁気記憶型／光学的読取方式記憶媒体
であって、電子的、磁気的、光学的等の読み取り方法の
いかんにかかわらず、コンピュータ１００で読み取り可
能な記憶媒体であれば、あらゆる記憶媒体を含むもので
ある。
【００５１】
【発明の効果】以上説明したように、本発明に係る請求
項１記載のプロセッサの開発支援装置によれば、アプリ
ケーション・プログラムをもとに、プロセッサの実行に
適するよう命令コードに対してビット再割当が行われて
実行プログラムが生成されるので、プロセッサに特化し
たプログラムをそのハードウェア仕様を意識せずに作成
することができる。したがって、コンフィギュアラブル
・プロセッサに適用した場合は、従来に比して、コンフ
ィギュアラブル・プロセッサを比較的容易にカスタマイ
ズすることができるという効果が得られる。
【００５２】さらに、本発明に係る請求項２記載のプロ
セッサの開発支援装置によれば、アプリケーション・プ
ログラムをもとに、プロセッサの実行に適するよう命令
コードに対してビット再割当が行われてプロセッサの命
令規則が生成されるので、プロセッサに特化した命令規
則をそのハードウェア仕様を意識せずに作成することが
できる。したがって、コンフィギュアラブル・プロセッ
サに適用した場合は、従来に比して、コンフィギュアラ
ブル・プロセッサを比較的容易にカスタマイズすること
ができるという効果が得られる。
【００５３】一方、本発明に係る請求項３ないし６また
は１１記載のコンフィギュアラブル・プロセッサの開発
支援装置によれば、アプリケーション・プログラムをも
とに、コンフィギュアラブル・プロセッサの実行に適す
るよう命令コードに対してビット再割当が行われて実行
プログラムが生成されるので、コンフィギュアラブル・
プロセッサ向けのプログラムをそのハードウェア仕様を
意識せずに作成することができる。したがって、従来に
比して、コンフィギュアラブル・プロセッサを比較的容
易にカスタマイズすることができるという効果が得られ
る。
【００５４】さらに、本発明に係る請求項５または６記
載のコンフィギュアラブル・プロセッサの開発支援装置
によれば、アプリケーション・プログラムをもとに、コ
ンフィギュアラブル・プロセッサの実行に適するよう命
令コードに対してビット再割当が行われてコンフィギュ
アラブル・プロセッサの命令規則が生成されるので、コ
ンフィギュアラブル・プロセッサの命令規則をそのハー
ドウェア仕様を意識せずに作成することができる。した
がって、コンフィギュアラブル・プロセッサをさらに容
易にカスタマイズすることができるという効果も得られ
る。
【００５５】さらに、本発明に係る請求項７ないし１１
記載のコンフィギュアラブル・プロセッサの開発支援装
置によれば、アプリケーション・プログラムをもとに、
コンフィギュアラブル・プロセッサの実行に適するよう
命令コードに対してビット再割当が行われてコンフィギ
ュアラブル・プロセッサの命令規則が生成されるので、
コンフィギュアラブル・プロセッサの命令規則をそのハ
ードウェア仕様を意識せずに作成することができる。し
たがって、従来に比して、コンフィギュアラブル・プロ
セッサを比較的容易にカスタマイズすることができると
いう効果が得られる。
【００５６】さらに、本発明に係る請求項９または１０
記載のコンフィギュアラブル・プロセッサの開発支援装
置によれば、アプリケーション・プログラムをもとに、
コンフィギュアラブル・プロセッサの実行に適するよう
命令コードに対してビット再割当が行われて実行プログ
ラムが生成されるので、コンフィギュアラブル・プロセ
ッサ向けのプログラムをそのハードウェア仕様を意識せ
ずに作成することができる。したがって、コンフィギュ
アラブル・プロセッサをさらに容易にカスタマイズする
ことができるという効果も得られる。
【００５７】さらに、本発明に係る請求項１１または１
２記載のコンフィギュアラブル・プロセッサの開発支援
装置によれば、命令コードには、アプリケーション・プ
ログラムに含まれる命令コードの種別数を表現するに最
小限必要なビット数で構成されるビットパターンが割り
当てられるので、命令コードの種別数が少なければ命令
コードを単純化することができ、プログラム容量を低減
することができるという効果も得られる。
【００５８】一方、本発明に係る請求項１３記載の実行
プログラム生成プログラムによれば、請求項３記載のコ
ンフィギュアラブル・プロセッサの開発支援装置と同等
の効果が得られる。一方、本発明に係る請求項１４記載
の命令規則生成プログラムによれば、請求項７記載のコ
ンフィギュアラブル・プロセッサの開発支援装置と同等
の効果が得られる。
【００５９】一方、本発明に係る請求項１５記載の実行
プログラム生成方法によれば、請求項３記載のコンフィ
ギュアラブル・プロセッサの開発支援装置と同等の効果
が得られる。一方、本発明に係る請求項１６記載の実行
命令規則生成方法によれば、請求項７記載のコンフィギ
ュアラブル・プロセッサの開発支援装置と同等の効果が
得られる。
【図面の簡単な説明】
【図１】本発明を適用するコンピュータ１００の構成を
示すブロック図である。
【図２】命令規則最適化処理を示すフローチャートであ
る。
【図３】解析テーブルのデータ構造を示す図である。
【図４】命令およびレジスタの使用を解析テーブルに登
録する場合を示す図である。
【図５】アプリケーション・プログラムに含まれる各命
令コードに対してビットの再割当を行う場合を示す図で
ある。
【図６】コンフィギュアラブル・プロセッサの実行プロ
グラムを生成する場合を示す図である。
【図７】コンフィギュアラブル・プロセッサをカスタマ
イズする場合を示す図である。
【符号の説明】
１００ コンピュータ ３０ ＣＰＵ ３２ ＲＯＭ ３４ ＲＡＭ ３８ Ｉ／Ｆ ４０ 入力装置 ４２ 記憶装置 ４４ 表示装置

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサの開発を支援する装置であっ
    て、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記プロセ
    ッサに実行させるための実行プログラムを生成する実行
    プログラム生成手段を備え、 前記実行プログラム生成手段は、前記アプリケーション
    ・プログラムに含まれる命令コードの種別数に基づい
    て、前記命令コードに対してビットの再割当を行うよう
    になっていることを特徴とするプロセッサの開発支援装
    置。
  2. 【請求項２】 プロセッサの開発を支援する装置であっ
    て、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記プロセ
    ッサの命令規則を生成する命令規則生成手段を備え、 前記命令規則生成手段は、前記アプリケーション・プロ
    グラムに含まれる命令コードの種別数に基づいて、前記
    命令コードに対してビットの再割当を行うようになって
    いることを特徴とするプロセッサの開発支援装置。
  3. 【請求項３】 命令規則がカスタマイズ可能なコンフィ
    ギュアラブル・プロセッサの開発を支援する装置であっ
    て、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記コンフ
    ィギュアラブル・プロセッサに実行させるための実行プ
    ログラムを生成する実行プログラム生成手段を備え、 前記実行プログラム生成手段は、前記アプリケーション
    ・プログラムに含まれる命令コードの種別数に基づい
    て、前記命令コードに対してビットの再割当を行うよう
    になっていることを特徴とするコンフィギュアラブル・
    プロセッサの開発支援装置。
  4. 【請求項４】 請求項３において、 前記実行プログラム生成手段は、前記命令コードに対し
    てビットの再割当を行い、前記アプリケーション・プロ
    グラムに含まれる命令コードを、前記ビット再割当の規
    則からなる命令規則に準拠した命令コードに変換するこ
    とにより前記実行プログラムを生成するようになってい
    ることを特徴とするコンフィギュアラブル・プロセッサ
    の開発支援装置。
  5. 【請求項５】 請求項４において、 さらに、前記アプリケーション・プログラムに基づいて
    前記コンフィギュアラブル・プロセッサの命令規則を生
    成する命令規則生成手段を備え、 前記命令規則生成手段は、前記アプリケーション・プロ
    グラムに含まれる命令コードの種別数に基づいて、前記
    命令コードに対してビットの再割当を行うようになって
    いることを特徴とするコンフィギュアラブル・プロセッ
    サの開発支援装置。
  6. 【請求項６】 請求項５において、 前記命令規則生成手段は、前記命令コードに対してビッ
    トの再割当を行い、そのビット再割当の規則からなる命
    令規則を前記コンフィギュアラブル・プロセッサの命令
    規則として生成するようになっていることを特徴とする
    コンフィギュアラブル・プロセッサの開発支援装置。
  7. 【請求項７】 命令規則がカスタマイズ可能なコンフィ
    ギュアラブル・プロセッサの開発を支援する装置であっ
    て、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記コンフ
    ィギュアラブル・プロセッサの命令規則を生成する命令
    規則生成手段を備え、 前記命令規則生成手段は、前記アプリケーション・プロ
    グラムに含まれる命令コードの種別数に基づいて、前記
    命令コードに対してビットの再割当を行うようになって
    いることを特徴とするコンフィギュアラブル・プロセッ
    サの開発支援装置。
  8. 【請求項８】 請求項７において、 前記命令規則生成手段は、前記命令コードに対してビッ
    トの再割当を行い、そのビット再割当の規則からなる命
    令規則を前記コンフィギュアラブル・プロセッサの命令
    規則として生成するようになっていることを特徴とする
    コンフィギュアラブル・プロセッサの開発支援装置。
  9. 【請求項９】 請求項８において、 さらに、前記アプリケーション・プログラムに基づいて
    前記コンフィギュアラブル・プロセッサに実行させるた
    めの実行プログラムを生成する実行プログラム生成手段
    を備え、 前記実行プログラム生成手段は、前記アプリケーション
    ・プログラムに含まれる命令コードの種別数に基づい
    て、前記命令コードに対してビットの再割当を行うよう
    になっていることを特徴とするコンフィギュアラブル・
    プロセッサの開発支援装置。
  10. 【請求項１０】 請求項９において、 前記実行プログラム生成手段は、前記命令コードに対し
    てビットの再割当を行い、前記アプリケーション・プロ
    グラムに含まれる命令コードを、前記ビット再割当の規
    則からなる命令規則に準拠した命令コードに変換するこ
    とにより前記実行プログラムを生成するようになってい
    ることを特徴とするコンフィギュアラブル・プロセッサ
    の開発支援装置。
  11. 【請求項１１】 請求項６及び１０のいずれかにおい
    て、 前記実行プログラム生成手段は、前記アプリケーション
    ・プログラムに含まれる命令コードの種別数を算出し、
    算出した種別数を表現するに最小限必要なビット数で構
    成されるビットパターンを前記命令コードに割り当てる
    ようになっていることを特徴とするコンフィギュアラブ
    ル・プロセッサの開発支援装置。
  12. 【請求項１２】 請求項６、１０及び１１のいずれかに
    おいて、 前記命令規則生成手段は、前記アプリケーション・プロ
    グラムに含まれる命令コードの種別数を算出し、算出し
    た種別数を表現するに最小限必要なビット数で構成され
    るビットパターンを前記命令コードに割り当てるように
    なっていることを特徴とするコンフィギュアラブル・プ
    ロセッサの開発支援装置。
  13. 【請求項１３】 命令規則がカスタマイズ可能なコンフ
    ィギュアラブル・プロセッサに実行させるための実行プ
    ログラムを生成するプログラムであって、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記実行プ
    ログラムを生成する実行プログラム生成手段として実現
    される処理をコンピュータに実行させるためのプログラ
    ムであり、 前記実行プログラム生成手段は、前記アプリケーション
    ・プログラムに含まれる命令コードの種別数に基づい
    て、前記命令コードに対してビットの再割当を行うよう
    になっていることを特徴とする実行プログラム生成プロ
    グラム。
  14. 【請求項１４】 命令規則がカスタマイズ可能なコンフ
    ィギュアラブル・プロセッサの当該命令規則を生成する
    プログラムであって、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記コンフ
    ィギュアラブル・プロセッサの命令規則を生成する命令
    規則生成手段として実現される処理をコンピュータに実
    行させるためのプログラムであり、 前記命令規則生成手段は、前記アプリケーション・プロ
    グラムに含まれる命令コードの種別数に基づいて、前記
    命令コードに対してビットの再割当を行うようになって
    いることを特徴とする命令規則生成プログラム。
  15. 【請求項１５】 命令規則がカスタマイズ可能なコンフ
    ィギュアラブル・プロセッサに実行させるための実行プ
    ログラムを生成する方法であって、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記コンフ
    ィギュアラブル・プロセッサに実行させるための実行プ
    ログラムを生成する実行プログラム生成ステップを含
    み、 前記実行プログラム生成ステップは、前記アプリケーシ
    ョン・プログラムに含まれる命令コードの種別数に基づ
    いて、前記命令コードに対してビットの再割当を行うこ
    とを特徴とする実行プログラム生成方法。
  16. 【請求項１６】 命令規則がカスタマイズ可能なコンフ
    ィギュアラブル・プロセッサの当該命令規則を生成する
    方法であって、 所定の命令規則に準拠した１又は複数の命令コードを含
    むアプリケーション・プログラムに基づいて前記コンフ
    ィギュアラブル・プロセッサの命令規則を生成する命令
    規則生成ステップを含み、 前記命令規則生成ステップは、前記アプリケーション・
    プログラムに含まれる命令コードの種別数に基づいて、
    前記命令コードに対してビットの再割当を行うことを特
    徴とする実行命令規則生成方法。
JP2002088466A 2002-03-27 2002-03-27 プロセッサの開発支援装置 Pending JP2003288203A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002088466A JP2003288203A (ja) 2002-03-27 2002-03-27 プロセッサの開発支援装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002088466A JP2003288203A (ja) 2002-03-27 2002-03-27 プロセッサの開発支援装置

Publications (1)

Publication Number Publication Date
JP2003288203A true JP2003288203A (ja) 2003-10-10

Family

ID=29234321

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002088466A Pending JP2003288203A (ja) 2002-03-27 2002-03-27 プロセッサの開発支援装置

Country Status (1)

Country Link
JP (1) JP2003288203A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008062768A1 (fr) * 2006-11-21 2008-05-29 Nec Corporation Système de génération de code d'opération de commande
US7707386B2 (en) 2004-01-30 2010-04-27 Kabushiki Kaisha Toshiba Program segment searching for extension instruction determination to design a processor that meets performance goal
JP2011503695A (ja) * 2007-11-01 2011-01-27 シリコン ヒフェ ベー．フェー． プロセッサを設計するための方法と装置
US20110055516A1 (en) * 2004-06-24 2011-03-03 FTL Systems Technology Corporation Multiprocessor Computer System and Method Having at Least One Processor with a Dynamically Reconfigurable Instruction Set
US8069333B2 (en) 2006-04-05 2011-11-29 Nec Corporation Converting logical to real number to access shared configuration information in event driven state transiting reconfigurable system
JP2012003339A (ja) * 2010-06-14 2012-01-05 Toshiba Corp プロセッサ、プロセッサ生成装置及びプロセッサ生成システム
JP2015523635A (ja) * 2012-05-25 2015-08-13 コーニンクレッカ フィリップス エヌ ヴェ プログラムのリバースエンジニアリング及び／又は改竄に対する保護のための方法、システム及び装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7707386B2 (en) 2004-01-30 2010-04-27 Kabushiki Kaisha Toshiba Program segment searching for extension instruction determination to design a processor that meets performance goal
US20110055516A1 (en) * 2004-06-24 2011-03-03 FTL Systems Technology Corporation Multiprocessor Computer System and Method Having at Least One Processor with a Dynamically Reconfigurable Instruction Set
US8621410B2 (en) * 2004-06-24 2013-12-31 Ftl Systems, Inc. Multiprocessor computer system and method having at least one processor with a dynamically reconfigurable instruction set
US8069333B2 (en) 2006-04-05 2011-11-29 Nec Corporation Converting logical to real number to access shared configuration information in event driven state transiting reconfigurable system
WO2008062768A1 (fr) * 2006-11-21 2008-05-29 Nec Corporation Système de génération de code d'opération de commande
US8935512B2 (en) 2006-11-21 2015-01-13 Nec Corporation Instruction operation code generation system
JP2011503695A (ja) * 2007-11-01 2011-01-27 シリコン ヒフェ ベー．フェー． プロセッサを設計するための方法と装置
US8433553B2 (en) 2007-11-01 2013-04-30 Intel Benelux B.V. Method and apparatus for designing a processor
JP2012003339A (ja) * 2010-06-14 2012-01-05 Toshiba Corp プロセッサ、プロセッサ生成装置及びプロセッサ生成システム
JP2015523635A (ja) * 2012-05-25 2015-08-13 コーニンクレッカ フィリップス エヌ ヴェ プログラムのリバースエンジニアリング及び／又は改竄に対する保護のための方法、システム及び装置

Similar Documents

Publication Publication Date Title
Koch et al. FPGAs for software programmers
Karandikar et al. A hardware accelerator for protocol buffers
TWI551068B (zh) 用於無線電波形產生裝置的任意無線電波形技術方案之執行時生成、指派、部署及更新技術
KR20210002537A (ko) 이종 시스템 온 칩에 대한 소프트웨어 정의 다중 도메인 생성 및 분리
JP2011081539A (ja) 並列化処理方法、システム、及びプログラム
JP5722448B2 (ja) 画像処理ソフトウェア開発方法、画像処理ソフトウェア開発装置、および、画像処理ソフトウェア開発プログラム
KR20070112468A (ko) 퍼스널 컴퓨터(ｐｃ) 아키텍쳐로의 프로그래머블 로직 통합
JPH11513512A (ja) ディジタル信号プロセッサの製造方法
US10387584B1 (en) Streaming on hardware-software platforms in model based designs
US8935512B2 (en) Instruction operation code generation system
JP2003288203A (ja) プロセッサの開発支援装置
JP5157534B2 (ja) 動作合成装置、および、プログラム
Milakovich et al. Automated software generation and hardware coprocessor synthesis for data-adaptable reconfigurable systems
JP4870956B2 (ja) 組み込み用プログラム生成方法、組み込み用プログラム開発システム、及び情報テーブル部
Karandikar et al. Cdpu: Co-designing compression and decompression processing units for hyperscale systems
JP6763411B2 (ja) 設計支援装置、設計支援方法、および設計支援プログラム
CN114174983B (zh) 用于高级构造的优化的自动验证的方法和系统
CN109815455A (zh) 项目文件处理方法和装置
CN112232003B (zh) 对设计进行仿真的方法、电子设备及存储介质
Voss et al. On predictable reconfigurable system design
Cabrera et al. Toward evaluating high-level synthesis portability and performance between intel and xilinx fpgas
Desnos et al. Dataflow modeling for reconfigurable signal processing systems
JP2008071314A (ja) 組み込み用プログラム開発装置、及びプログラム自動生成方法
CN112955865A (zh) 应用视图层次的静态协调
JP7473145B2 (ja) ソフトウェア開発装置およびソフトウェア開発プログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040322

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060704

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061114