JP2003281737A - Device and method of wobble demodulation - Google Patents

Device and method of wobble demodulation

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JP2003281737A
JP2003281737A JP2002082617A JP2002082617A JP2003281737A JP 2003281737 A JP2003281737 A JP 2003281737A JP 2002082617 A JP2002082617 A JP 2002082617A JP 2002082617 A JP2002082617 A JP 2002082617A JP 2003281737 A JP2003281737 A JP 2003281737A
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window
edge detection
wobble
detection result
cycle
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Kohei Nakada
浩平 中田
Toyoji Gushima
豊治 具島
Makoto Usui
誠 臼井
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To suggest a wobble demodulation device for stably performing FM demodulation even when deformation due to a defect of a medium exists in FM modulated wobble signals. <P>SOLUTION: The FM demodulation is stably performed without causing bit slip even when the wobble signal is deformed due to the defect of the medium, etc., by determining a synchronization state from the continuously detected number of edges of the wobble signals existing by every bit of digital information and operating the wobble demodulation device so as to lock an output position of a window for detecting the edges when the wobble signals are determined as a synchronized lock state. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、光記録媒体固有の
コントロール情報などのディジタル情報が、トラックに
FM変調されたウォブルを形成することにより記録され
ている光記録媒体から、ウォブル信号を検出しFM復調
を行うことによりディジタル情報を復調するウォブル復
調装置および方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention detects a wobble signal from an optical recording medium on which digital information such as control information peculiar to the optical recording medium is recorded by forming FM-modulated wobbles on a track. The present invention relates to a wobble demodulation device and method for demodulating digital information by performing FM demodulation.

【0002】[0002]

【従来の技術】ウォブルされたトラックを有し、そのウ
ォブルがFM変調されている光ディスクの従来例として
は、例えば、特開2001−143404号「ウォブル
信号のデータ復調回路」に示されているCD−R(Comp
act Disk-Recordable)がある。CD−Rでは、ウォブ
ル信号は、バイフェーズコードの変調信号でFSK変調
された信号であり、ディスク回転が規定の線速度の時に
ウォブル周波数が22.05±1kHzになり、21.
05kHzの時はデータ”0”、23.05kHzの時
はデータ”1”を表している。上述のようなウォブル信
号をFM復調するウォブル復調回路の従来例としては、
例えば、特開平11−45519号「周波数復調回路お
よびそれを有する光ディスク装置」を挙げることができ
る。
2. Description of the Related Art As a conventional example of an optical disc having wobbled tracks, the wobbles of which are FM-modulated, for example, a CD disclosed in Japanese Patent Laid-Open No. 2001-143404, "Wobble signal data demodulation circuit" is disclosed. -R (Comp
act Disk-Recordable). In the CD-R, the wobble signal is a signal that is FSK-modulated with a biphase code modulation signal, and the wobble frequency becomes 22.05 ± 1 kHz when the disk rotation is at a specified linear velocity.
When the frequency is 05 kHz, the data is "0", and when the frequency is 30.05 kHz, the data is "1". As a conventional example of the wobble demodulation circuit for FM demodulating the wobble signal as described above,
For example, JP-A-11-45519, "Frequency demodulation circuit and optical disk device having the same" can be mentioned.

【0003】図13は、上述のようなFM変調されたウ
ォブル信号を復調するウォブル復調装置の従来例の構成
を示すブロック図である。図13において、1301は
トラックにFM変調されたウォブルが形成されている光
ディスク、1302は光ディスク1301に光ビームを
照射し、光ディスク1301からの反射光量を検出して
電気信号を出力する光ヘッドである。1303は、前記
電気信号からFM変調されているウォブル信号を取り出
すウォブル信号検出手段である。1304はウォブル信
号からサンプリングクロックを生成するPLL(Phase
Locked Loop)回路であり、1305はウォブル信号の
FM復調を行うウォブル復調回路である。
FIG. 13 is a block diagram showing the configuration of a conventional example of a wobble demodulating device for demodulating the FM-modulated wobble signal as described above. In FIG. 13, reference numeral 1301 denotes an optical disk in which FM-modulated wobbles are formed on a track, and 1302 denotes an optical head that irradiates the optical disk 1301 with a light beam, detects the amount of reflected light from the optical disk 1301, and outputs an electric signal. . Reference numeral 1303 is a wobble signal detecting means for extracting an FM-modulated wobble signal from the electric signal. 1304 is a PLL (Phase) that generates a sampling clock from a wobble signal.
1305 is a wobble demodulation circuit that performs FM demodulation of the wobble signal.

【0004】ウォブル復調回路1305は、データ”
0”と”1”の変わり目を検出する変わり目検出回路1
306と、変わり目検出位置を基準にウォブル信号のエ
ッジ検出してデータ”0”と”1”を判定するデータ判
定回路1307から構成される。変わり目検出回路13
06は、サンプリングクロックによりウォブル信号の周
期を計測し、その計測値の変化からデータの変わり目を
検出する。データ判定回路1307は、変わり目検出位
置を基準にエッジ検出ウィンドウを生成し、ウィンドウ
内でのエッジ検出数を元にデータ”0”と”1”を判定
して、FM復調結果として出力する。
The wobble demodulation circuit 1305 is for data "
Transition detection circuit 1 for detecting the transition between 0 "and" 1 "
306 and a data determination circuit 1307 that determines the data "0" and "1" by detecting the edge of the wobble signal based on the transition detection position. Turn detection circuit 13
Reference numeral 06 measures the cycle of the wobble signal by the sampling clock, and detects the data transition from the change in the measured value. The data determination circuit 1307 generates an edge detection window based on the transition detection position, determines data “0” and “1” based on the number of detected edges in the window, and outputs the result as an FM demodulation result.

【0005】また、上述のようなCD−R以外に、図2
に示すように、ディジタル情報のデータが”1”の時は
FM変調周期Tに対してウォブル1波(周期T)、”
0”の時はFM変調周期Tに対してウォブル0.5波
(周期T/2)となり、極性は前の1ビットの波形に対
して反転するようにつなげられるようなウォブルのFM
変調により、光記録媒体固有のコントロール情報などが
記録されている光記録媒体が提案されている。
In addition to the CD-R as described above, FIG.
As shown in, when the digital information data is "1", one wobble wave (cycle T) with respect to the FM modulation cycle T, "
When it is 0 ", the wobble is 0.5 wave (cycle T / 2) with respect to the FM modulation cycle T, and the wobble FM is such that the polarity is connected so as to be inverted with respect to the previous 1-bit waveform.
An optical recording medium has been proposed in which control information unique to the optical recording medium is recorded by modulation.

【0006】従来の延長線上の技術で図2のようなFM
変調に対応したウォブル復調装置を構成すると、例えば
下記のようになる。図14は、従来のウォブル復調回路
によりFM復調を行った場合のタイミング図である。
An FM as shown in FIG. 2 is used in the conventional extension technique.
When a wobble demodulator corresponding to the modulation is configured, for example, it is as follows. FIG. 14 is a timing chart when FM demodulation is performed by the conventional wobble demodulation circuit.

【0007】ウォブル信号1401は、ディジタル情報
のデータ1ビットに対し、データ”0”の時は0.5
波、データ”1”の時は1波を有するようにFM変調さ
れており、1402はウォブル信号1401を2値化し
たウォブル2値化信号である。
The wobble signal 1401 is 1 bit of digital information data, and 0.5 when the data is "0".
The wave and the data “1” are FM-modulated so as to have one wave, and 1402 is a wobble binary signal obtained by binarizing the wobble signal 1401.

【0008】変わり目検出回路1306は、PLL回路
1304で生成されたサンプリングクロックでウォブル
2値化信号1402のエッジ間隔を計測し、計測値が変
わった位置をデータ1ビットの変わり目と判定し、変わ
り目検出信号1405を出力する。
The transition detecting circuit 1306 measures the edge interval of the wobble binarized signal 1402 with the sampling clock generated by the PLL circuit 1304, determines the position where the measurement value has changed as the transition of 1-bit data, and detects the transition. The signal 1405 is output.

【0009】データ判定回路1307は、変わり目検出
信号1405を基準に動作するカウンタ1406の値か
らウォブル2値化信号1402のエッジを検出するウィ
ンドウ1403を生成し、ウィンドウ内でエッジが検出
されたらエッジ検出パルス1404を出力する。さら
に、カウンタ1406がデータ1ビット区間をカウント
する毎にエッジ検出パルス1404の出力数と出力位置
からデータ”0”と”1”を判定し、FM復調結果14
07を出力する。
The data judgment circuit 1307 generates a window 1403 for detecting the edge of the wobble binary signal 1402 from the value of the counter 1406 which operates on the basis of the transition detection signal 1405, and detects the edge when the edge is detected in the window. The pulse 1404 is output. Further, every time the counter 1406 counts a data 1-bit section, data “0” and “1” are determined from the output number and output position of the edge detection pulse 1404, and the FM demodulation result 14
07 is output.

【0010】[0010]

【発明が解決しようとする課題】しかしながら、従来の
ウォブル復調装置は、データ1ビットの変わり目をウォ
ブル信号のエッジ間隔あるいは周期の変化から判定して
おり、図2に示すようにFM変調されているウォブル信
号に対して、媒体のディフェクト等によりウォブル信号
が変形した時に、変わり目を誤検出しやすい。変わり目
を誤検出した結果、データ1ビットに対するFM復調の
同期がはずれて、正確にディジタル情報を再生できない
という問題がある。
However, the conventional wobble demodulator determines the transition of 1 bit of data from the change of the edge interval or the cycle of the wobble signal, and is FM-modulated as shown in FIG. When the wobble signal is deformed with respect to the wobble signal due to a defect of the medium or the like, it is easy to erroneously detect the transition. As a result of erroneous detection of the transition point, there is a problem that the FM demodulation with respect to 1 bit of data is out of synchronization and the digital information cannot be reproduced accurately.

【0011】図15は、ウォブル信号が変形した場合の
動作を示すタイミング図である。1501は変形したウ
ォブル信号、1502はウォブル信号1501から得ら
れたウォブル2値化信号、1505は変わり目検出回路
1306による変わり目検出信号である。ウォブル信号
の変形により、データ”0”とデータ”1”の変わり目
を誤検出し、カウンタ1506とデータビットとの位相
がずれてしまう。その結果、データ判定回路1307か
ら出力されるFM復調結果1507のビット数が多くな
り、ディジタル情報を再生する際にビットスリップエラ
ーとなってしまう。
FIG. 15 is a timing chart showing the operation when the wobble signal is deformed. Reference numeral 1501 is a deformed wobble signal, 1502 is a wobble binary signal obtained from the wobble signal 1501, and 1505 is a transition detection signal by the transition detection circuit 1306. Due to the deformation of the wobble signal, the transition between the data “0” and the data “1” is erroneously detected, and the phase between the counter 1506 and the data bit is deviated. As a result, the number of bits of the FM demodulation result 1507 output from the data determination circuit 1307 increases, resulting in a bit slip error when reproducing digital information.

【0012】そこで、本発明では、上述のような現状に
鑑みて、ウォブル信号に変形があった場合においてもビ
ット同期がずれることなく安定してウォブル信号をFM
復調することのできるウォブル復調回路を提案すること
を目的とする。
Therefore, in the present invention, in view of the above-mentioned current situation, even if the wobble signal is deformed, the wobble signal can be FM-stably stably without the bit synchronization being shifted.
It is an object to propose a wobble demodulation circuit that can demodulate.

【0013】[0013]

【課題を解決するための手段】上記課題を解決するた
め、本発明のウォブル復調装置は、ディジタル情報を含
むようにウォブル周期が変調されたウォブルトラックが
形成され、かつ前記ウォブルはディジタル情報の”0”
に対応して周期Tで、ディジタル情報の”1”に対応し
て周期T/2で位相反転するようにFM変調がされた光
記録媒体から、前記ディジタル情報を再生する復調装置
であって、前記光記録媒体から前記トラックのウォブル
信号を取り出すウォブル信号検出手段と、前記FM変調
の変調周期毎に第1のウィンドウを生成する第1のウィ
ンドウ生成手段と、前記第1のウィンドウ内の前記ウォ
ブル信号のエッジを検出し第1のエッジ検出結果を出力
する第1のエッジ検出手段と、前記第1のウィンドウの
位置から前記FM変調の変調周期の半周期後に第2のウ
ィンドウを生成する第2のウィンドウ生成手段と、前記
第2のウィンドウ内の前記ウォブル信号のエッジを検出
し第2のエッジ検出結果を出力する第2のエッジ検出手
段と、前記第1のエッジ検出結果と第2のエッジ検出結
果に基づいて前記ディジタル情報の”0”と”1”を復
調する復調手段と、前記第1のウィンドウ生成手段によ
る第1のウィンドウの出力位置と、前記第2のウィンド
ウ生成手段による第2のウィンドウの出力位置を制御す
る制御手段とから構成され、前記制御手段は、前記第1
のエッジ検出結果と前記第2のエッジ検出結果から同期
状態を判定し、同期ロック状態と判定した時には第1の
ウィンドウと第2のウィンドウの出力位置をロックする
ように動作することを特徴とする。
In order to solve the above-mentioned problems, the wobble demodulator of the present invention forms a wobble track in which the wobble period is modulated so as to include digital information, and the wobble is a digital information " 0 "
A demodulator for reproducing the digital information from an optical recording medium that has been FM-modulated so as to invert the phase at the cycle T corresponding to "1" of the digital information at cycle T / 2 corresponding to Wobble signal detecting means for extracting the wobble signal of the track from the optical recording medium, first window generating means for generating a first window for each modulation cycle of the FM modulation, and the wobble in the first window. A first edge detecting means for detecting an edge of the signal and outputting a first edge detection result; and a second window generating means for generating a second window after half a modulation cycle of the FM modulation from the position of the first window. Window generating means, second edge detecting means for detecting an edge of the wobble signal in the second window and outputting a second edge detection result, and the first edge detecting means. Demodulation means for demodulating "0" and "1" of the digital information based on the edge detection result and the second edge detection result, the output position of the first window by the first window generation means, and And a control means for controlling the output position of the second window by the second window generation means, wherein the control means includes the first
Is detected from the edge detection result and the second edge detection result, and when it is determined to be in the synchronous lock state, the output positions of the first window and the second window are locked. .

【0014】また、本発明のウォブル復調方法は、ディ
ジタル情報を含むようにウォブル周期が変調されたウォ
ブルトラックが形成され、かつ前記ウォブルはディジタ
ル情報の”0”に対応して周期Tで、ディジタル情報
の”1”に対応して周期T/2で位相反転するようにF
M変調がされた光記録媒体から、前記ディジタル情報を
再生する復調方法であって、前記光記録媒体から前記ト
ラックのウォブル信号を取り出すウォブル信号検出ステ
ップと、前記FM変調の変調周期毎に第1のウィンドウ
を生成する第1のウィンドウ生成ステップと、前記第1
のウィンドウ内の前記ウォブル信号のエッジを検出し第
1のエッジ検出結果を出力する第1のエッジ検出ステッ
プと、前記第1のウィンドウの位置から前記FM変調の
変調周期の半周期後に第2のウィンドウを生成する第2
のウィンドウ生成ステップと、前記第2のウィンドウ内
の前記ウォブル信号のエッジを検出し第2のエッジ検出
結果を出力する第2のエッジ検出ステップと、前記第1
のエッジ検出結果と第2のエッジ検出結果に基づいて前
記ディジタル情報の”0”と”1”を復調する復調ステ
ップと、前記第1のウィンドウ生成ステップによる第1
のウィンドウの出力位置と、前記第2のウィンドウ生成
ステップによる第2のウィンドウの出力位置を制御する
制御ステップとから構成され、前記制御ステップは、前
記第1のエッジ検出結果と前記第2のエッジ検出結果か
ら同期状態を判定し、同期ロック状態と判定した時には
第1のウィンドウと第2のウィンドウの出力位置をロッ
クするように動作することを特徴とする。
Further, in the wobble demodulation method of the present invention, a wobble track in which the wobble cycle is modulated so as to include digital information is formed, and the wobble is digital at a cycle T corresponding to "0" of the digital information. Corresponding to the information "1", the phase is inverted at the cycle T / 2 so that F
A demodulation method for reproducing the digital information from an M-modulated optical recording medium, comprising a wobble signal detecting step of extracting a wobble signal of the track from the optical recording medium, and a first step for each FM modulation period. A first window generating step of generating a window of
A first edge detection step of detecting an edge of the wobble signal in the window and outputting a first edge detection result; and a second edge after a half cycle of the modulation period of the FM modulation from the position of the first window. Second to create a window
Window generation step, a second edge detection step of detecting an edge of the wobble signal in the second window and outputting a second edge detection result, and the first edge detection step of
Demodulation step of demodulating "0" and "1" of the digital information on the basis of the edge detection result and the second edge detection result, and the first window generation step.
Output position of the window and a control step of controlling the output position of the second window in the second window generation step, the control step including the first edge detection result and the second edge. A synchronous state is determined from the detection result, and when the synchronous state is determined, the operation is performed so that the output positions of the first window and the second window are locked.

【0015】本発明のウォブル復調装置および方法によ
れば、第1のエッジ検出結果と第2のエッジ検出結果か
ら同期ロック状態と判定された後には、第1のウィンド
ウと第2のウィンドウの出力位置をロックするように動
作することにより、ウォブル信号に変形があった場合に
もデータ1ビットとウィンドウ出力位置との関係がずれ
てしまうことがなく、安定してウォブル信号のFM復調
を行うことができる。
According to the wobble demodulation apparatus and method of the present invention, after the first edge detection result and the second edge detection result are determined to be in the synchronous lock state, the outputs of the first window and the second window are output. By operating so as to lock the position, even if the wobble signal is deformed, the relationship between the 1-bit data and the window output position does not shift, and stable FM demodulation of the wobble signal is performed. You can

【0016】[0016]

【発明の実施の形態】以下、本発明に係るウォブル復調
回路について図1〜図12を用いて説明する。図1は、
本発明に係るウォブル復調装置の実施の形態の構成を示
すブロック図である。図1において、101はトラック
に図2に示すようにFM変調されたウォブルが形成され
ている光ディスク、102は光ディスク101に光ビー
ムを照射し、光ディスク101からの反射光量を検出し
て電気信号を出力する光ヘッドである。103は、前記
電気信号からFM変調されているウォブル信号を取り出
すウォブル信号検出手段である。104は、前記ウォブ
ル信号のFM復調を行うウォブル復調回路である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A wobble demodulation circuit according to the present invention will be described below with reference to FIGS. Figure 1
FIG. 1 is a block diagram showing a configuration of an embodiment of a wobble demodulation device according to the present invention. In FIG. 1, 101 is an optical disk in which FM-modulated wobbles are formed on a track as shown in FIG. 2, 102 is a light beam emitted to the optical disk 101, and the amount of reflected light from the optical disk 101 is detected to generate an electrical signal. It is an optical head that outputs. Reference numeral 103 is a wobble signal detecting means for extracting an FM-modulated wobble signal from the electric signal. A wobble demodulation circuit 104 performs FM demodulation of the wobble signal.

【0017】ウォブル復調回路104は、データ1ビッ
トに対応するFM周期の平均値を算出するFM周期算出
回路105と、ウォブル信号のエッジを検出するウィン
ドウを生成するウィンドウ生成回路106と、ウィンド
ウ内のウォブル信号のエッジを検出するエッジ検出回路
107、エッジ検出結果からデータ”0”と”1”を判
定しFM復調結果を出力するデータ判定回路108、エ
ッジ検出結果から同期状態を確認し、同期状態に応じて
ウィンドウ出力位置を制御する同期検出回路109から
構成されている。
The wobble demodulation circuit 104 includes an FM cycle calculation circuit 105 for calculating an average value of FM cycles corresponding to 1 bit of data, a window generation circuit 106 for generating a window for detecting an edge of a wobble signal, and a window within the window. An edge detection circuit 107 that detects the edge of the wobble signal, a data determination circuit 108 that determines data “0” and “1” from the edge detection result and outputs an FM demodulation result, a synchronization state is confirmed from the edge detection result, and a synchronization state The sync detection circuit 109 controls the window output position in accordance with the above.

【0018】次に、ウォブル復調回路104の各構成要
素の関連動作について説明する。図9は、ウォブル復調
回路104の動作を示すタイミング図である。図9にお
いて、ウォブル信号901は、元のデータ1ビットに対
し、データ”0”の時は0.5波、データ”1”の時は
1波を有するようにFM変調されており、902はウォ
ブル信号901を2値化したウォブル2値化信号であ
る。
Next, the related operation of each component of the wobble demodulation circuit 104 will be described. FIG. 9 is a timing chart showing the operation of the wobble demodulation circuit 104. In FIG. 9, the wobble signal 901 is FM-modulated so that the original data 1 bit has 0.5 wave when the data is “0” and 1 wave when the data is “1”. It is a wobble binarization signal obtained by binarizing the wobble signal 901.

【0019】ウィンドウ生成回路106は、FM周期算
出回路105で求められたFM周期平均値で動作するタ
イマーカウンタ907を有している。タイマーカウンタ
907とFM周期平均値に基づいて、データ1ビットの
変わり目において第1のウィンドウを出力し、タイマー
カウンタ907の値がFM周期平均値の半分となる位置
において第2のウィンドウを出力する。タイマーカウン
タ907は、FM周期平均値までカウントアップする
か、もしくは第1のウィンドウ内でエッジが検出された
らリセットされ、それ以外に同期検出回路109からの
制御信号によってもリセットされる。
The window generation circuit 106 has a timer counter 907 which operates at the FM cycle average value obtained by the FM cycle calculation circuit 105. Based on the timer counter 907 and the FM cycle average value, the first window is output at the transition of 1-bit data, and the second window is output at the position where the value of the timer counter 907 is half the FM cycle average value. The timer counter 907 is reset when it counts up to the FM cycle average value or when an edge is detected in the first window, and is also reset by a control signal from the synchronization detection circuit 109.

【0020】図3は、ウィンドウ生成回路106の構成
を示すブロック図である。ウィンドウ生成回路106
は、所定の周波数のサンプリングクロックで動作するタ
イマーカウンタ301、一致検出回路302、オア回路
303、第1区間検出回路304、第2区間検出回路3
05とから構成されている。
FIG. 3 is a block diagram showing the configuration of the window generation circuit 106. Window generation circuit 106
Is a timer counter 301 that operates with a sampling clock of a predetermined frequency, a match detection circuit 302, an OR circuit 303, a first section detection circuit 304, and a second section detection circuit 3.
It is composed of 05 and.

【0021】一致検出回路302は、タイマーカウンタ
301の値とFM周期平均値が一致した時に一致パルス
信号を出力する。オア回路303には、一致パルス信号
と、エッジ検出回路107から出力される第1のエッジ
検出パルス905と、同期検出回路109からの制御信
号が入力され、その出力信号がタイマーカウンタ301
のリセット端子に入力される。これにより、タイマーカ
ウンタ301は、FM周期平均値までカウントアップす
るか、もしくは第1のウィンドウ内でエッジが検出され
たらリセットされ、それ以外に同期検出回路109から
の制御信号によってもリセットされるように動作する。
第1区間検出回路304は、タイマーカウンタ301の
値が0〜(FM周期平均値×1/8)の区間と、(FM
周期平均値×7/8)〜(FM周期平均値)の区間にお
いて第1のウィンドウを出力する。第2区間検出回路3
05は、タイマーカウンタ301の値が(FM周期平均
値×3/8)〜(FM周期平均値×5/8)の区間にお
いて第2のウィンドウを出力する。
The coincidence detection circuit 302 outputs a coincidence pulse signal when the value of the timer counter 301 coincides with the FM cycle average value. The OR circuit 303 receives the coincidence pulse signal, the first edge detection pulse 905 output from the edge detection circuit 107, and the control signal from the synchronization detection circuit 109, and the output signal is the timer counter 301.
Input to the reset terminal of. As a result, the timer counter 301 is reset when it counts up to the FM cycle average value or when an edge is detected in the first window, and is also reset by the control signal from the synchronization detection circuit 109. To work.
The first section detection circuit 304 has a section in which the value of the timer counter 301 is 0 to (FM cycle average value × 1/8) and (FM
The first window is output in the section of (period average value × 7/8) to (FM period average value). Second section detection circuit 3
05 outputs the second window in the section where the value of the timer counter 301 is (FM cycle average value × 3/8) to (FM cycle average value × 5/8).

【0022】図9に戻って、エッジ検出回路107は、
第1のウィンドウ903内でエッジを検出した時第1の
エッジ検出パルス905を出力し、第2のウィンドウ9
04内でエッジを検出した時、第2のエッジ検出パルス
906を出力する。
Returning to FIG. 9, the edge detection circuit 107
When an edge is detected in the first window 903, the first edge detection pulse 905 is output, and the second window 9
When an edge is detected in 04, the second edge detection pulse 906 is output.

【0023】図4は、エッジ検出回路107の構成を示
すブロック図である。エッジ検出回路107は、所定の
周波数のサンプリングクロックで動作する2段のDフリ
ップフロップ回路401、402と、エクスクルーシブ
・オア回路403と、2つのアンド回路404、405
とから構成されている。
FIG. 4 is a block diagram showing the configuration of the edge detection circuit 107. The edge detection circuit 107 includes two-stage D flip-flop circuits 401 and 402 that operate with a sampling clock of a predetermined frequency, an exclusive OR circuit 403, and two AND circuits 404 and 405.
It consists of and.

【0024】ウォブル2値化信号902はDフリップフ
ロップ回路401の入力端子Dに入力され、その出力端
子Qがもう一つのDフリップフロップ回路402の入力
端子Dに入力される。2つのDフリップフロップ回路の
出力端子Qがエクスクルーシブ・オア回路403に入力
され、その出力からウォブル2値化信号902のエッジ
パルスが得られる。アンド回路404にエッジパルスと
第1のウィンドウが入力され、その出力から第1のエッ
ジ検出パルス905が得られる。同様に、アンド回路4
05にエッジパルスと第2のウィンドウが入力され、そ
の出力から第2のエッジ検出パルス906が得られる。
The wobble binary signal 902 is input to the input terminal D of the D flip-flop circuit 401, and its output terminal Q is input to the input terminal D of the other D flip-flop circuit 402. The output terminals Q of the two D flip-flop circuits are input to the exclusive OR circuit 403, and the edge pulse of the wobble binary signal 902 is obtained from the outputs. The edge pulse and the first window are input to the AND circuit 404, and the first edge detection pulse 905 is obtained from the output thereof. Similarly, AND circuit 4
The edge pulse and the second window are input to 05, and the second edge detection pulse 906 is obtained from the output.

【0025】図9に戻って、データ判定回路108は、
データ1ビット区間毎に第2のエッジ検出パルスが出力
された時データ”1”、出力されなかった時データ”
0”と判定し、FM復調結果908を出力する。
Returning to FIG. 9, the data judgment circuit 108
Data "1" when the second edge detection pulse is output for each data 1-bit section, data when it is not output "
It is determined to be 0 ”and the FM demodulation result 908 is output.

【0026】図5は、データ判定回路108の構成を示
すブロック図である。データ判定回路108は、セット
・リセットフリップフロップ回路501と、所定の周波
数のサンプリングクロックで動作するDフリップフロッ
プ回路502と、デコード回路503から構成されてい
る。デコード回路503は、タイマーカウンタ907の
値が0の時にリセットパルスを出力する。セット・リセ
ットフリップフロップ501のセット入力端子Sには、
第2のエッジ検出パルス906が入力され、リセット入
力端子Rにはリセットパルスが入力される。その出力端
子Qから出力される信号がDフリップフロップ回路50
2の入力端子Dに入力され、Dフリップフロップ回路5
02のイネーブル端子ENにはリセットパルスが入力さ
れる。そして、Dフリップフロップ回路502の出力端
子QからFM復調結果908が得られる。
FIG. 5 is a block diagram showing the structure of the data judgment circuit 108. The data determination circuit 108 includes a set / reset flip-flop circuit 501, a D flip-flop circuit 502 that operates with a sampling clock of a predetermined frequency, and a decode circuit 503. The decoding circuit 503 outputs a reset pulse when the value of the timer counter 907 is 0. At the set input terminal S of the set / reset flip-flop 501,
The second edge detection pulse 906 is input, and the reset pulse is input to the reset input terminal R. The signal output from the output terminal Q is the D flip-flop circuit 50.
2 is input to the input terminal D of the D flip-flop circuit 5
A reset pulse is input to the enable terminal EN of 02. Then, the FM demodulation result 908 is obtained from the output terminal Q of the D flip-flop circuit 502.

【0027】FM周期算出回路105は、第1のエッジ
検出パルスの間隔を計測し、計測値をN回積算した値を
元にFM周期の平均値を算出する。図6は、FM周期算
出回路105の構成を示すブロック図である。FM周期
算出回路105は、所定の周波数のサンプリングクロッ
クで動作するカウンタ601と、積算回路602から構
成されている。
The FM cycle calculation circuit 105 measures the interval between the first edge detection pulses and calculates the average value of the FM cycle based on the value obtained by integrating the measured values N times. FIG. 6 is a block diagram showing the configuration of the FM cycle calculation circuit 105. The FM cycle calculation circuit 105 includes a counter 601 that operates with a sampling clock having a predetermined frequency, and an integration circuit 602.

【0028】カウンタ601は、第1のエッジ検出パル
ス905をリセット入力信号とし、その間隔を計測す
る。計測された値は、積算回路602に送られる。積算
回路602では、第1のエッジ検出パルスが演算イネー
ブル信号ENとして入力され、第1のエッジ検出パルス
が出力された時点において積算値の1/Nの値をFM周
期平均値を出力する。続いて、積算値から、出力したF
M周期平均値を減算し、その後カウンタ601によって
計測された値を積算値に加算する。また、積算回路60
2には同期検出回路109からの制御信号であるFM周
期補正信号が入力され、FM周期補正信号に応じて積算
値を半分もしくは2倍に補正することにより、FM周期
ずれを補正する。
The counter 601 uses the first edge detection pulse 905 as a reset input signal and measures the interval. The measured value is sent to the integrating circuit 602. In the integration circuit 602, the first edge detection pulse is input as the operation enable signal EN, and when the first edge detection pulse is output, 1 / N of the integrated value is output as the FM cycle average value. Then, from the integrated value, output F
The M period average value is subtracted, and then the value measured by the counter 601 is added to the integrated value. In addition, the integrating circuit 60
An FM cycle correction signal, which is a control signal from the synchronization detection circuit 109, is input to 2 and the FM cycle deviation is corrected by correcting the integrated value by half or double according to the FM cycle correction signal.

【0029】以上のような動作により、データ1ビット
毎にFM周期平均値が算出され、光ディスク101の回
転速度が変動すれば、ウィンドウ生成手段106による
各ウィンドウもそれに合わせて出力位置が変動する。
By the above operation, the FM cycle average value is calculated for each bit of data, and if the rotation speed of the optical disc 101 changes, the output position of each window by the window generating means 106 also changes accordingly.

【0030】図9に戻って、同期検出回路109は、第
1のエッジ検出パルス905と第2のエッジ検出パルス
906の検出状態から同期状態を判定し、同期状態に応
じてタイマーカウンタ907をリセットすることにより
第1のウィンドウと第2のウィンドウの出力位置の制御
を行う。
Returning to FIG. 9, the synchronization detection circuit 109 determines the synchronization state from the detection states of the first edge detection pulse 905 and the second edge detection pulse 906, and resets the timer counter 907 according to the synchronization state. By doing so, the output positions of the first window and the second window are controlled.

【0031】図7は、同期検出回路109の構成を示す
ブロック図である。同期検出回路109は、第1のエッ
ジ検出パルスの連続検出数をカウントする第1のエッジ
検出カウンタ701と、第2のエッジ検出パルスの連続
検出数をカウントする第2のエッジ検出カウンタ702
と、第1のエッジ検出パルスの連続未検出数をカウント
する第1のエッジ未検出カウンタ703と、第2のエッ
ジ検出パルスの連続未検出数をカウントする第2のエッ
ジ未検出カウンタ704と、同期判定回路705から構
成されている。同期判定回路705は、4つのカウンタ
値に基づいて同期状態を判定し、タイマーカウンタ90
7の制御信号を出力する。
FIG. 7 is a block diagram showing the structure of the synchronization detection circuit 109. The synchronization detection circuit 109 includes a first edge detection counter 701 that counts the number of consecutive detections of the first edge detection pulse, and a second edge detection counter 702 that counts the number of consecutive detections of the second edge detection pulses.
A first edge undetected counter 703 that counts the number of consecutive undetected first edge detection pulses, and a second edge undetected counter 704 that counts the number of consecutive undetected second edge detection pulses, It is composed of a synchronization determination circuit 705. The synchronization determination circuit 705 determines the synchronization state based on the four counter values, and the timer counter 90
The control signal 7 is output.

【0032】図8は、同期判定回路705による同期状
態の検出のフローを示す図である。ウォブル復調の動作
が開始されると、はじめに同期判定回路705は同期未
検出状態801となる。同期未検出状態801では、第
1のウィンドウ903は常に出力され、第2のウィンド
ウ904は出力されないように制御される。そこで、ウ
ォブル2値化信号のエッジが1回検出され、第1のエッ
ジ検出カウンタ701の値が1となれば、タイマーカウ
ンタ907をリセットする制御信号が出力され、同期判
定回路705の同期状態910は同期確認状態802に
遷移する。
FIG. 8 is a diagram showing a flow of detection of the synchronization state by the synchronization determination circuit 705. When the wobble demodulation operation is started, the synchronization determination circuit 705 first enters the synchronization non-detection state 801. In the synchronization non-detection state 801, the first window 903 is controlled to be always output, and the second window 904 is controlled not to be output. Therefore, when the edge of the wobble binary signal is detected once and the value of the first edge detection counter 701 becomes 1, a control signal for resetting the timer counter 907 is output, and the synchronization state 910 of the synchronization determination circuit 705 is output. Transits to the synchronization confirmation state 802.

【0033】同期確認状態802では、第1のエッジ検
出パルスの連続検出回数から同期ロック検出を行う。第
1のエッジ検出パルスが連続K回出力され、第1のエッ
ジ検出カウンタ701の値がKになれば同期ロックと判
定し、同期状態910は同期ロック状態804へと遷移
する。
In the synchronization confirmation state 802, the synchronization lock is detected based on the number of consecutive detections of the first edge detection pulse. The first edge detection pulse is continuously output K times, and when the value of the first edge detection counter 701 becomes K, it is determined that the synchronization is locked, and the synchronization state 910 transits to the synchronization lock state 804.

【0034】また、同期確認状態802では、第1のエ
ッジ検出パルスの連続検出回数と第2のエッジ検出パル
スの連続検出回数から位相ずれ検出を行う。図10は、
位相ずれ検出の動作を示すタイミング図である。
In the synchronization confirmation state 802, the phase shift is detected from the number of consecutive detections of the first edge detection pulse and the number of consecutive detections of the second edge detection pulse. Figure 10
FIG. 7 is a timing chart showing an operation of phase shift detection.

【0035】位相ずれは、同期未検出状態801におい
て最初に検出したエッジがデータ1ビットの変わり目の
エッジではなかった場合などに生じる。この時、タイマ
ーカウンタ1007はデータ1ビットの変わり目に対し
てFM周期の半分だけずれて動作している。このため、
第2のウィンドウ1004がデータ1ビットの変わり目
に出力されるようになり、第2のエッジ検出パルス10
06が連続して出力されるようになる。このことから、
同期判定回路705は、第2のエッジ検出パルスがL回
(但し、L>K)連続して検出され、かつ第1のエッジ
検出パルスの連続検出回数がK回に達していない場合に
位相ずれと判定する。即ち、第2のエッジ検出カウンタ
702の値がL、かつ第1のエッジ検出カウンタ701
の値がK未満であれば位相ずれと判定し、タイマーカウ
ンタ1007のリセット信号としてずれ検出パルス10
08を出力する。この時、タイマーカウンタ1007
は、ずれ検出パルス1008によってリセットされ、ず
れが補正される。また、同期状態1009は、同期ずれ
補正状態803へ遷移する。
The phase shift occurs when the edge first detected in the synchronization undetected state 801 is not the transition edge of 1-bit data. At this time, the timer counter 1007 operates with a shift of half the FM cycle with respect to the transition of 1 bit of data. For this reason,
The second window 1004 is output at the transition of 1-bit data, and the second edge detection pulse 10
06 will be output continuously. From this,
The synchronization determination circuit 705 shifts the phase when the second edge detection pulse is continuously detected L times (where L> K) and the number of consecutive detections of the first edge detection pulse has not reached K times. To determine. That is, the value of the second edge detection counter 702 is L, and the first edge detection counter 701 is
If the value of is less than K, it is determined that there is a phase shift, and the shift detection pulse 10 is set as the reset signal of the timer counter 1007.
08 is output. At this time, the timer counter 1007
Is reset by the shift detection pulse 1008, and the shift is corrected. Further, the synchronization state 1009 transits to the synchronization deviation correction state 803.

【0036】また、同期確認状態802では、周期ずれ
検出も行う。図16は、周期ずれ検出の動作を示すタイ
ミング図である。図16のAはFM周期算出回路105
において算出されたFM周期平均値が2倍であった場
合、Bは1/2であった場合を示している。Aの場合に
おいては、第1のウィンドウ1603と第2のウィンド
ウ1604の両方がデータ1ビットの変わり目において
出力されるため、第1のエッジ検出パルス1605と第
2のエッジ検出パルス1606は両方とも連続して出力
される。このことから、同期判定回路705は、第1の
エッジ検出パルスがF回以上(但し、F≦K)連続して
検出され、かつ第2のエッジ検出パルスがF回以上連続
して検出された場合に2倍周期ずれと判定する。即ち、
第1のエッジ検出カウンタ701の値がF以上、かつ第
2のエッジ検出カウンタ702の値がF以上であれば2
倍周期ずれと判定し、FM周期算出回路105に対し
て、2倍周期ずれ検出パルス1608を出力する。2倍
周期ずれ検出パルス1608をFM周期補正信号として
受けたFM周期算出回路105は、積算値を半分にする
ことにより、2倍周期ずれを補正する。また、同期状態
は同期ずれ補正状態803へ遷移する。
Further, in the synchronization confirmation state 802, period deviation detection is also performed. FIG. 16 is a timing chart showing the operation for detecting the period shift. 16A shows an FM cycle calculation circuit 105.
In the case where the FM cycle average value calculated in 1 is twice, B is 1/2. In the case of A, both the first window 1603 and the second window 1604 are output at the transition of 1-bit data, so that both the first edge detection pulse 1605 and the second edge detection pulse 1606 are continuous. And output. From this, the synchronization determination circuit 705 detects the first edge detection pulse F times or more (where F ≦ K) continuously, and the second edge detection pulse F times or more consecutively. In this case, it is determined that there is a double cycle shift. That is,
2 if the value of the first edge detection counter 701 is F or more and the value of the second edge detection counter 702 is F or more
It is determined that there is a double cycle shift, and the double cycle shift detection pulse 1608 is output to the FM cycle calculation circuit 105. The FM cycle calculation circuit 105 that has received the double cycle shift detection pulse 1608 as the FM cycle correction signal corrects the double cycle shift by halving the integrated value. Further, the synchronization state transits to the synchronization deviation correction state 803.

【0037】図16のBの場合においては、第2のウィ
ンドウ1610は常にエッジの存在しない位置で出力さ
れている。このことから、同期判定回路705は、第2
のエッジ検出パルスが連続未検出回数がG回であり、か
つ第1のエッジ検出パルスの連続検出回数がK回に達し
ていない場合に半周期ずれと判定する。即ち、第2のエ
ッジ未検出カウンタ704の値がG、かつ第1のエッジ
検出カウンタ701の値がK未満であれば半周期ずれと
判定し、FM周期算出回路105に対して、半周期ずれ
検出パルス1614を出力する。半周期ずれ検出パルス
1614をFM周期補正信号として受けたFM周期算出
回路105は、積算値を2倍にすることにより、半周期
ずれを補正する。また、同期状態は同期ずれ補正状態8
03へ遷移する。
In the case of FIG. 16B, the second window 1610 is always output at a position where no edge exists. From this, the synchronization determination circuit 705 determines that the second
If the number of consecutive undetected edges of the edge detection pulse is G times and the number of consecutive detections of the first edge detection pulse has not reached K times, it is determined as a half cycle shift. That is, if the value of the second edge non-detection counter 704 is G and the value of the first edge detection counter 701 is less than K, it is determined that there is a half cycle shift, and the FM cycle calculation circuit 105 is shifted by a half cycle. The detection pulse 1614 is output. The FM cycle calculation circuit 105 which receives the half cycle deviation detection pulse 1614 as the FM cycle correction signal corrects the half cycle deviation by doubling the integrated value. In addition, the synchronization state is the synchronization deviation correction state 8
Transition to 03.

【0038】同期ずれ補正状態803では、同期確認状
態802と同様に、タイマーカウンタのずれが補正され
た後に同期ロック検出を行い、同期ロック検出した時に
は同期ロック状態804へ遷移する。
In the synchronization deviation correction state 803, similarly to the synchronization confirmation state 802, the synchronization lock is detected after the deviation of the timer counter is corrected, and when the synchronization lock is detected, the state shifts to the synchronization lock state 804.

【0039】また、同期確認状態802と同期ずれ補正
状態803では、第1のエッジ検出パルスと第2のエッ
ジ検出パルスの連続未検出回数から同期アンロック検出
を行う。図11は、同期アンロック検出の動作を示すタ
イミング図である。
Further, in the synchronization confirmation state 802 and the synchronization deviation correction state 803, the synchronization unlock detection is performed from the number of consecutive undetections of the first edge detection pulse and the second edge detection pulse. FIG. 11 is a timing chart showing the operation of the synchronization unlock detection.

【0040】同期アンロックは、同期未検出状態801
において最初に検出したエッジが誤検出であった場合
や、トラッキングが隣接トラックへとジャンプしてしま
った場合などに生じる。この時、第1のウィンドウ11
03と第2のウィンドウ1104はいずれもエッジの存
在しない位置で出力されている。このことから、第1の
エッジ検出パルスと第2のエッジ検出パルスがいずれも
M回以上連続して検出されなかった場合に同期アンロッ
クと判定する。即ち、第1のエッジ未検出カウンタ70
3の値がM以上、かつ第2のエッジ未検出カウンタ70
4の値がM以上であれば同期アンロックと判定し、アン
ロック検出信号1108を出力する。この時、同期状態
1109は、同期未検出状態801へ遷移し、その後は
同様の検出動作を行う。
The synchronization unlock state is the synchronization non-detection state 801.
In the case where the edge detected first in is a false detection, or when the tracking jumps to an adjacent track, etc. At this time, the first window 11
03 and the second window 1104 are output at positions where edges do not exist. From this, when neither the first edge detection pulse nor the second edge detection pulse is continuously detected M times or more, it is determined that the synchronization is unlocked. That is, the first edge undetected counter 70
The value of 3 is M or more, and the second edge undetected counter 70
If the value of 4 is M or more, it is determined that the synchronization is unlocked, and the unlock detection signal 1108 is output. At this time, the synchronization state 1109 transits to the synchronization non-detection state 801, and thereafter, the same detection operation is performed.

【0041】同期ロック状態804においても、同期確
認状態802と同様の同期ずれ検出と同期アンロック検
出を行う。但し、一度同期ロック検出した後は、ウォブ
ル信号の変形に対する安定性を高めるために、同期ずれ
検出と同期アンロック検出の閾値を同期確認状態802
や同期ずれ補正状態803よりも大きくする。同期ずれ
検出の条件は、第2のエッジ検出カウンタ702の値が
P(但し、P≫L)、かつ第1のエッジ検出カウンタ7
01の値がK未満となる。また、同期アンロック検出の
条件は、第1のエッジ未検出カウンタ703の値がQ
(但し、Q≫M)以上、かつ第2のエッジ未検出カウン
タ704の値がQ以上となる。
In the synchronization lock state 804, the same synchronization deviation detection and synchronization unlock detection as in the synchronization confirmation state 802 are performed. However, once the synchronous lock is detected, the thresholds of the synchronous deviation detection and the synchronous unlock detection are set to the synchronous confirmation state 802 in order to improve the stability against the deformation of the wobble signal.
And a sync shift correction state 803. The condition for detecting the synchronization deviation is that the value of the second edge detection counter 702 is P (where P >> L) and the first edge detection counter 7 is
The value of 01 is less than K. The condition of the synchronous unlock detection is that the value of the first edge undetected counter 703 is Q.
(However, Q >> M) or more, and the value of the second edge undetected counter 704 becomes Q or more.

【0042】図12は、ウォブル信号が変形および長い
区間に渡って欠落した場合のウォブル復調回路104の
動作を示すタイミング図である。
FIG. 12 is a timing chart showing the operation of the wobble demodulation circuit 104 when the wobble signal is deformed and is lost over a long section.

【0043】図12のBに示す同期確認状態802の時
では、欠落区間の間に同期アンロック検出し、再度同期
未検出状態801から同期検出を行う。図12において
は、最初に検出されるエッジがFM周期の変わり目では
ないため、同期ずれ検出される。その後、ずれが補正さ
れ、同期ロック検出して同期ロック状態804へと遷移
し、正確にFM復調を行うことができる。しかし、以上
のような再同期中にタイマーカウンタの補正処理によ
り、FM復調結果が数ビット余分に出力されるため、デ
ィジタル情報の再生においてビットスリップエラーを起
こしてしまう。
In the synchronization confirmation state 802 shown in FIG. 12B, the synchronization unlock is detected during the missing section, and the synchronization is detected again from the synchronization non-detection state 801. In FIG. 12, since the edge detected first is not the transition of the FM cycle, the synchronization shift is detected. After that, the shift is corrected, the synchronization lock is detected, and the state shifts to the synchronization lock state 804, and the FM demodulation can be accurately performed. However, during the resynchronization as described above, a few bits of the FM demodulation result are output by the correction processing of the timer counter, which causes a bit slip error in the reproduction of digital information.

【0044】図12のAは、既に同期ロック状態804
である時に、同様にウォブル再生信号が長い区間に渡っ
て欠落した場合のウォブル復調回路104の動作を示し
ている。同期ロック状態804においては、同期アンロ
ック検出するには至らず、ウォブル信号が復帰した時点
からは正確なFM復調結果を得ることができる。また、
再同期処理を行わないため、FM復調結果が余分に出力
されることはなく、ディジタル情報の再生においてビッ
トスリップエラーを防ぐことができる。
FIG. 12A shows that the synchronization lock state 804 has already been reached.
Similarly, the operation of the wobble demodulation circuit 104 when the wobble reproduction signal is lost over a long period is shown. In the synchronization lock state 804, the synchronization unlock is not detected, and an accurate FM demodulation result can be obtained from the time when the wobble signal is restored. Also,
Since the re-synchronization processing is not performed, the FM demodulation result is not output extra, and the bit slip error can be prevented in reproducing the digital information.

【0045】また、従来のウォブル復調装置では、デー
タ1ビットの変わり目を誤検出してしまうウォブル信号
の変形に対しても、エッジの連続検出回数に基づいて同
期ずれ検出しているため、ずれることなく安定してFM
復調することができる。
Further, in the conventional wobble demodulation device, even if the wobble signal is deformed by mistakenly detecting the transition of one bit of data, the synchronization shift is detected based on the number of consecutive edge detections. Stable without FM
Can be demodulated.

【0046】なお、上述の実施の形態において、ディジ
タル情報の1ビットに対応するウォブルのFM周期を固
定周波数のサンプリングクロックで計測した値を用いた
が、これに限定されるものではない。
In the above embodiment, a value obtained by measuring the FM cycle of wobble corresponding to 1 bit of digital information with a sampling clock having a fixed frequency is used, but the present invention is not limited to this.

【0047】また、上述の実施の形態において、ディジ
タル情報のデータが”1”の時はFM変調周期Tに対し
てウォブル1波(周期T)、”0”の時はFM変調周期
Tに対してウォブル0.5波(周期T/2)となり、極
性は前の1ビットの波形に対して反転するようにつなげ
られるようなウォブルのFM変調を用いたが、これに限
定されるものではなく、データ”1”と”0”に対する
ウォブルの周期が逆の場合であっても同様の効果を発揮
する。
In the above embodiment, when the digital information data is "1", one wobble wave (cycle T) is generated for the FM modulation cycle T, and when the digital information data is "0", it is compared for the FM modulation cycle T. As a result, wobble FM modulation was used in which the wobble is 0.5 waves (cycle T / 2) and the polarity is connected so as to be inverted with respect to the previous 1-bit waveform, but the present invention is not limited to this. , The same effect is exhibited even when the wobble cycle for the data “1” and “0” is opposite.

【0048】[0048]

【発明の効果】以上説明したように本発明のウォブル復
調装置によれば、ディジタル情報の1ビット毎のウォブ
ルのエッジの連続検出数から同期状態を判定し、同期ロ
ック状態と判定した時にはウィンドウの出力位置をロッ
クするように動作することにより、媒体のディフェクト
等によりウォブル信号が変形した場合でもビットスリッ
プを起こすことなく安定してディジタル情報を再生する
ことができる。
As described above, according to the wobble demodulator of the present invention, the synchronization state is determined from the number of consecutive detections of wobble edges for each bit of digital information, and when it is determined to be the synchronization lock state, the window state is determined. By operating so as to lock the output position, even if the wobble signal is deformed due to a medium defect or the like, it is possible to stably reproduce digital information without causing bit slip.

【0049】また、同期ずれ検出を行うことにより、ず
れ分だけウィンドウ出力位置を補正することにより、正
確に再同期をとりディジタル情報を再生することができ
る。
Further, by detecting the synchronization deviation, the window output position is corrected by the deviation so that the resynchronization can be accurately performed and the digital information can be reproduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係るウォブル復調装置のブロック図FIG. 1 is a block diagram of a wobble demodulator according to the present invention.

【図2】ディジタル情報の1ビットに対するウォブルの
波数を示す図
FIG. 2 is a diagram showing a wobble wave number for one bit of digital information.

【図3】ウィンドウ生成回路の構成を示すブロック図FIG. 3 is a block diagram showing a configuration of a window generation circuit.

【図4】エッジ検出回路の構成を示すブロック図FIG. 4 is a block diagram showing a configuration of an edge detection circuit.

【図5】データ判定回路の構成を示すブロック図FIG. 5 is a block diagram showing a configuration of a data determination circuit.

【図6】FM周期算出回路の構成を示すブロック図FIG. 6 is a block diagram showing the configuration of an FM cycle calculation circuit.

【図7】同期検出回路の構成を示すブロック図FIG. 7 is a block diagram showing the configuration of a synchronization detection circuit.

【図8】本発明に係るウォブル復調装置の同期検出のフ
ローを示す図
FIG. 8 is a diagram showing a flow of synchronization detection of the wobble demodulator according to the present invention.

【図9】本発明に係るウォブル復調装置の動作を示すタ
イミング図
FIG. 9 is a timing diagram showing the operation of the wobble demodulator according to the present invention.

【図10】ウォブル信号が変形した時の本発明に係るウ
ォブル復調装置の動作を示すタイミング図
FIG. 10 is a timing diagram showing the operation of the wobble demodulator according to the present invention when the wobble signal is deformed.

【図11】本発明に係るウォブル復調装置の位相ずれ検
出に関する動作を示すタイミング図
FIG. 11 is a timing diagram showing an operation related to phase shift detection of the wobble demodulator according to the present invention.

【図12】本発明に係るウォブル復調装置の同期アンロ
ック検出に関する動作を示すタイミング図
FIG. 12 is a timing diagram showing an operation relating to synchronization unlock detection of the wobble demodulator according to the present invention.

【図13】従来のウォブル復調装置の構成を示すブロッ
ク図
FIG. 13 is a block diagram showing the configuration of a conventional wobble demodulator.

【図14】従来のウォブル復調装置の動作を示すタイミ
ング図
FIG. 14 is a timing chart showing the operation of a conventional wobble demodulator.

【図15】ウォブル信号が変形した時の従来のウォブル
復調装置の動作を示すタイミング図
FIG. 15 is a timing chart showing the operation of the conventional wobble demodulator when the wobble signal is deformed.

【図16】本発明に係るウォブル復調装置の周期ずれ検
出に関する動作を示すタイミング図
FIG. 16 is a timing chart showing an operation related to detection of a period shift of the wobble demodulator according to the present invention.

【符号の説明】[Explanation of symbols]

101,1301 光ディスク 102,1302 光ヘッド 103,1303 ウォブル検出手段 104,1305 ウォブル復調回路 105 FM周期算出回路 106 ウィンドウ生成回路 107 エッジ検出回路 108,1307 データ判定回路 109 同期検出回路 301 タイマーカウンタ 302 一致検出回路 303 オア回路 304 第1区間検出回路 305 第2区間検出回路 401,402,502 Dフリップフロップ回路 403 エクスクルーシブ・オア回路 404,405 アンド回路 501 セット・リセットフリップフロップ回路 503 デコード回路 601 計測カウンタ 602 積算回路 701 第1のエッジ検出カウンタ 702 第2のエッジ検出カウンタ 703 第1のエッジ未検出カウンタ 704 第2のエッジ未検出カウンタ 705 同期判定回路 801 同期未検出状態 802 同期確認状態 803 同期ずれ補正状態 804 同期ロック状態 901,1001,1101,1401,1501,1
601 ウォブル信号 902,1002,1102,1201,1207,1
402,1502,1602 ウォブル2値化信号 903,1003,1103,1202,1208,1
603,1609 第1のウィンドウ 904,1004,1104,1203,1209,1
604,1610 第2のウィンドウ 905,1005,1105,1204,1210,1
605,1611 第1のエッジ検出パルス 906,1006,1106,1205,1211,1
606,1612 第2のエッジ検出パルス 907,1007,1107,1607,1613 タ
イマーカウンタ値 908,1407,1507 FM復調結果 909,1009,1109,1206,1212 同
期状態 1008,1213 ずれ検出パルス 1108,1214 アンロック検出信号 1304 PLL回路 1306 変わり目検出回路 1403,1503 ウィンドウ 1404,1504 エッジ検出パルス 1405,1505 変わり目検出信号 1406,1506 カウンタ 1608 2倍周期ずれ検出 1614 半周期ずれ検出
101, 1301 Optical disks 102, 1302 Optical heads 103, 1303 Wobble detection means 104, 1305 Wobble demodulation circuit 105 FM period calculation circuit 106 Window generation circuit 107 Edge detection circuit 108, 1307 Data judgment circuit 109 Sync detection circuit 301 Timer counter 302 Match detection Circuit 303 OR circuit 304 First section detection circuit 305 Second section detection circuit 401, 402, 502 D flip-flop circuit 403 Exclusive OR circuit 404, 405 AND circuit 501 Set / reset flip-flop circuit 503 Decoding circuit 601 Measurement counter 602 Integration Circuit 701 First edge detection counter 702 Second edge detection counter 703 First edge undetected counter 704 Second edge undetected counter 705 Period judging circuit 801 shift synchronization undetected 802 synchronization confirmation state 803 synchronization correction condition 804 sync lock state 901,1001,1101,1401,1501,1
601 Wobble signals 902, 1002, 1102, 1201, 1207, 1
402, 1502, 1602 Wobble binary signals 903, 1003, 1103, 1202, 1208, 1
603, 1609 First window 904, 1004, 1104, 1203, 1209, 1
604, 1610 Second window 905, 1005, 1105, 1204, 1210, 1
605, 1611 First edge detection pulses 906, 1006, 1106, 1205, 1211, 1
606, 1612 Second edge detection pulse 907, 1007, 1107, 1607, 1613 Timer counter value 908, 1407, 1507 FM demodulation result 909, 1009, 1109, 1206, 1212 Sync state 1008, 1213 Deviation detection pulse 1108, 1214 Ann Lock detection signal 1304 PLL circuit 1306 Transition detection circuit 1403, 1503 Window 1404, 1504 Edge detection pulse 1405, 1505 Transition detection signal 1406, 1506 Counter 1608 Double cycle deviation detection 1614 Half cycle deviation detection

フロントページの続き (72)発明者 臼井 誠 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5D044 BC02 CC04 FG09 GL43 GM16 5D090 AA01 CC04 CC16 EE15 GG03 HH01 LL09 Continued front page    (72) Inventor Makoto Usui             1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric             Sangyo Co., Ltd. F term (reference) 5D044 BC02 CC04 FG09 GL43 GM16                 5D090 AA01 CC04 CC16 EE15 GG03                       HH01 LL09

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】ディジタル情報を含むようにウォブル周期
が変調されたウォブルトラックが形成され、かつ前記ウ
ォブルはディジタル情報の”0”に対応して周期Tで、
ディジタル情報の”1”に対応して周期T/2で位相反
転するようにFM変調がされた光記録媒体から、前記デ
ィジタル情報を再生する復調装置であって、 前記光記録媒体から前記トラックのウォブル信号を取り
出すウォブル信号検出手段と、 前記FM変調の変調周期毎に第1のウィンドウを生成す
る第1のウィンドウ生成手段と、 前記第1のウィンドウ内の前記ウォブル信号のエッジを
検出し第1のエッジ検出結果を出力する第1のエッジ検
出手段と、 前記第1のウィンドウの位置から前記FM変調の変調周
期の半周期後に第2のウィンドウを生成する第2のウィ
ンドウ生成手段と、 前記第2のウィンドウ内の前記ウォブル信号のエッジを
検出し第2のエッジ検出結果を出力する第2のエッジ検
出手段と、 前記第1のエッジ検出結果と第2のエッジ検出結果に基
づいて前記ディジタル情報の”0”と”1”を復調する
復調手段と、 前記第1のウィンドウ生成手段による第1のウィンドウ
の出力位置と、前記第2のウィンドウ生成手段による第
2のウィンドウの出力位置を制御する制御手段とから構
成され、 前記制御手段は、前記第1のエッジ検出結果と前記第2
のエッジ検出結果から同期状態を判定し、同期ロック状
態と判定した時には第1のウィンドウと第2のウィンド
ウの出力位置をロックするように動作するウォブル復調
装置。
1. A wobble track in which a wobble period is modulated to include digital information is formed, and the wobble has a period T corresponding to "0" of digital information,
A demodulator for reproducing the digital information from an optical recording medium that is FM-modulated so as to invert the phase at a cycle T / 2 corresponding to "1" of the digital information. Wobble signal detection means for extracting a wobble signal, first window generation means for generating a first window for each modulation period of the FM modulation, and first for detecting an edge of the wobble signal in the first window First edge detecting means for outputting the edge detection result, second window generating means for generating a second window after a half period of the modulation period of the FM modulation from the position of the first window, Second edge detection means for detecting an edge of the wobble signal in the second window and outputting a second edge detection result; and the first edge detection result. Demodulation means for demodulating "0" and "1" of the digital information based on the edge detection result of No. 2, the output position of the first window by the first window generation means, and the second window generation means Control means for controlling the output position of the second window by the control means, wherein the control means controls the first edge detection result and the second edge detection result.
The wobble demodulator that operates to lock the output positions of the first window and the second window when the synchronization state is determined from the edge detection result of 1. and the synchronization lock state is determined.
【請求項2】前記制御手段は、前記第1のエッジ検出結
果の連続出力回数が所定値になった時に同期ロック状態
と判定することを特徴とする請求項1記載のウォブル復
調装置。
2. The wobble demodulator according to claim 1, wherein the control means determines that the state is the synchronous lock state when the number of consecutive outputs of the first edge detection result reaches a predetermined value.
【請求項3】前記制御手段は、前記第2のエッジ検出結
果の連続出力回数が所定値になり、かつ前記第1のエッ
ジ検出結果の連続出力回数が所定値以下の時に位相ずれ
状態と判定し、前記第1のウィンドウと前記第2のウィ
ンドウの出力位置をそれぞれ前記FM変調の変調周期の
半周期分補正することを特徴とする請求項1記載のウォ
ブル復調装置。
3. The control means determines a phase shift state when the number of consecutive outputs of the second edge detection result reaches a predetermined value and the number of consecutive outputs of the first edge detection result is less than a predetermined value. The wobble demodulator according to claim 1, wherein the output positions of the first window and the second window are respectively corrected by a half cycle of the modulation cycle of the FM modulation.
【請求項4】前記制御手段は、前記第1のエッジ検出結
果の連続未出力回数と、前記第2のエッジ検出結果の連
続未出力回数の両方が所定値以上になった時に同期アン
ロック状態と判定し、前記第1のウィンドウと前記第2
のウィンドウの出力位置を、前記ウォブル信号の次のエ
ッジ位置を基準に補正することを特徴とする請求項1記
載のウォブル復調装置。
4. The synchronous unlocking state when both the number of consecutive non-outputs of the first edge detection result and the number of consecutive non-outputs of the second edge detection result are equal to or more than a predetermined value. It is determined that the first window and the second window
2. The wobble demodulator according to claim 1, wherein the output position of the window is corrected based on the next edge position of the wobble signal.
【請求項5】前記制御手段は、前記第1のエッジ検出結
果の連続出力回数と、前記第2のエッジ検出結果の連続
出力回数の両方が所定値以上になった時に2倍周期状態
と判定し、前記第1のウィンドウと前記第2のウィンド
ウを出力する周期を2倍周期状態の時の半周期に補正す
ることを特徴とする請求項1記載のウォブル復調装置。
5. The control means determines a double cycle state when both the number of consecutive outputs of the first edge detection result and the number of consecutive outputs of the second edge detection result are equal to or more than a predetermined value. The wobble demodulator according to claim 1, wherein the output cycle of the first window and the second window is corrected to a half cycle in the double cycle state.
【請求項6】前記制御手段は、前記第2のエッジ検出結
果の連続未出力回数が所定値になり、かつ前記第1のエ
ッジ検出結果の連続出力回数が所定値以下の時に半周期
状態と判定し、前記第1のウィンドウと前記第2のウィ
ンドウを出力する周期を半周期状態の時の2倍周期に補
正することを特徴とする請求項1記載のウォブル復調装
置。
6. The control means is in a half-cycle state when the number of consecutive non-outputs of the second edge detection result is a predetermined value and the number of consecutive output of the first edge detection result is a predetermined value or less. 2. The wobble demodulation device according to claim 1, wherein the wobble demodulation device makes a determination and corrects a cycle of outputting the first window and the second window to a double cycle in a half cycle state.
【請求項7】ディジタル情報を含むようにウォブル周期
が変調されたウォブルトラックが形成され、かつ前記ウ
ォブルはディジタル情報の”0”に対応して周期Tで、
ディジタル情報の”1”に対応して周期T/2で位相反
転するようにFM変調がされた光記録媒体から、前記デ
ィジタル情報を再生する復調方法であって、 前記光記録媒体から前記トラックのウォブル信号を取り
出すウォブル信号検出ステップと、 前記FM変調の変調周期毎に第1のウィンドウを生成す
る第1のウィンドウ生成ステップと、 前記第1のウィンドウ内の前記ウォブル信号のエッジを
検出し第1のエッジ検出結果を出力する第1のエッジ検
出ステップと、 前記第1のウィンドウの位置から前記FM変調の変調周
期の半周期後に第2のウィンドウを生成する第2のウィ
ンドウ生成ステップと、 前記第2のウィンドウ内の前記ウォブル信号のエッジを
検出し第2のエッジ検出結果を出力する第2のエッジ検
出ステップと、 前記第1のエッジ検出結果と第2のエッジ検出結果に基
づいて前記ディジタル情報の”0”と”1”を復調する
復調ステップと、 前記第1のウィンドウ生成ステップによる第1のウィン
ドウの出力位置と、前記第2のウィンドウ生成ステップ
による第2のウィンドウの出力位置を制御する制御ステ
ップとから構成され、 前記制御ステップは、前記第1のエッジ検出結果と前記
第2のエッジ検出結果から同期状態を判定し、同期ロッ
ク状態と判定した時には第1のウィンドウと第2のウィ
ンドウの出力位置をロックするように動作するウォブル
復調方法。
7. A wobble track having a wobble period modulated to contain digital information is formed, and the wobble has a period T corresponding to "0" of the digital information,
A demodulation method for reproducing the digital information from an optical recording medium that is FM-modulated so as to invert the phase at a cycle T / 2 corresponding to "1" of the digital information. A wobble signal detecting step of extracting a wobble signal, a first window generating step of generating a first window for each modulation period of the FM modulation, and a first window detecting step of detecting an edge of the wobble signal in the first window. A first edge detection step of outputting the edge detection result of the second window generation step, and a second window generation step of generating a second window after a half cycle of the modulation cycle of the FM modulation from the position of the first window; A second edge detection step of detecting an edge of the wobble signal within a second window and outputting a second edge detection result; A demodulation step of demodulating "0" and "1" of the digital information based on the edge detection result and the second edge detection result, and the output position of the first window by the first window generation step, And a control step of controlling an output position of the second window by the second window generation step, the control step determining a synchronization state from the first edge detection result and the second edge detection result. A wobble demodulation method that operates so as to lock the output positions of the first window and the second window when it is determined to be in the synchronous lock state.
【請求項8】前記制御ステップは、前記第1のエッジ検
出結果の連続出力回数が所定値になった時に同期ロック
状態と判定することを特徴とする請求項7記載のウォブ
ル復調方法。
8. The wobble demodulation method according to claim 7, wherein the control step determines that a synchronous lock state is established when the number of consecutive outputs of the first edge detection result reaches a predetermined value.
【請求項9】前記制御ステップは、前記第2のエッジ検
出結果の連続出力回数が所定値になり、かつ前記第1の
エッジ検出結果の連続出力回数が所定値以下の時に位相
ずれ状態と判定し、前記第1のウィンドウと前記第2の
ウィンドウの出力位置をそれぞれ前記FM変調の変調周
期の半周期分補正することを特徴とする請求項7記載の
ウォブル復調方法。
9. The control step determines that a phase shift state exists when the number of consecutive outputs of the second edge detection result reaches a predetermined value and the number of consecutive outputs of the first edge detection result is less than a predetermined value. 8. The wobble demodulation method according to claim 7, wherein the output positions of the first window and the second window are respectively corrected by a half cycle of the modulation cycle of the FM modulation.
【請求項10】前記制御ステップは、前記第1のエッジ
検出結果の連続未出力回数と、前記第2のエッジ検出結
果の連続未出力回数の両方が所定値以上になった時に同
期アンロック状態と判定し、前記第1のウィンドウと前
記第2のウィンドウの出力位置を、前記ウォブル信号の
次のエッジ位置を基準に補正することを特徴とする請求
項7記載のウォブル復調方法。
10. The synchronous unlock state when both the number of consecutive non-outputs of the first edge detection result and the number of consecutive non-outputs of the second edge detection result are equal to or more than a predetermined value in the control step. 8. The wobble demodulation method according to claim 7, wherein the output positions of the first window and the second window are corrected based on the next edge position of the wobble signal.
【請求項11】前記制御ステップは、前記第1のエッジ
検出結果の連続出力回数と、前記第2のエッジ検出結果
の連続出力回数の両方が所定値以上になった時に2倍周
期状態と判定し、前記第1のウィンドウと前記第2のウ
ィンドウを出力する周期を2倍周期状態の時の半周期に
補正することを特徴とする請求項7記載のウォブル復調
方法。
11. The control step determines a double cycle state when both the number of consecutive outputs of the first edge detection result and the number of consecutive outputs of the second edge detection result are equal to or more than a predetermined value. 8. The wobble demodulation method according to claim 7, wherein the cycle of outputting the first window and the second window is corrected to a half cycle in the double cycle state.
【請求項12】前記制御ステップは、前記第2のエッジ
検出結果の連続未出力回数が所定値になり、かつ前記第
1のエッジ検出結果の連続出力回数が所定値以下の時に
半周期状態と判定し、前記第1のウィンドウと前記第2
のウィンドウを出力する周期を半周期状態の時の2倍周
期に補正することを特徴とする請求項7記載のウォブル
復調方法。
12. A half-cycle state is set when the number of consecutive non-outputs of the second edge detection result is a predetermined value and the number of consecutive output of the first edge detection result is a predetermined value or less in the control step. The first window and the second window
8. The wobble demodulation method according to claim 7, wherein the period for outputting the window is corrected to a double period in the half-cycle state.
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* Cited by examiner, † Cited by third party
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