JP2003273741A - スケーラブル・インターフェースおよびその上でデータを伝送する方法 - Google Patents
スケーラブル・インターフェースおよびその上でデータを伝送する方法Info
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- JP2003273741A JP2003273741A JP2003045493A JP2003045493A JP2003273741A JP 2003273741 A JP2003273741 A JP 2003273741A JP 2003045493 A JP2003045493 A JP 2003045493A JP 2003045493 A JP2003045493 A JP 2003045493A JP 2003273741 A JP2003273741 A JP 2003273741A
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- H03—ELECTRONIC CIRCUITRY
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 標準規格で定義されているように、ステータ
ス・チャネル（ＴＳＴＡＴまたはＲＳＴＡＴ）は、４つ
の一意のビット・パターン００、０１、１０、および１
１を有する２ビット・ディジタル・チャネルである。
「１１」同期化ビット・パターンを変更するなど、２ビ
ット・ステータス・チャネルの特性を変更せずに、２ビ
ット・ステータス・チャネル上でより多くの独立ビット
・パターンを提供する必要がある。 【解決手段】 複数の２ビット伝送チャネルを含むスケ
ーラブル・インターフェースを説明する。エンコーダ
が、ディジタル・ビット・ストリームを３ビットに区分
し、この３ビットが、４ビットにエンコードされ、各４
ビット・パターンのビットの各対が、別々のチャネル上
でバックツーバック・クロック・サイクルを介して伝送
される。
ス・チャネル（ＴＳＴＡＴまたはＲＳＴＡＴ）は、４つ
の一意のビット・パターン００、０１、１０、および１
１を有する２ビット・ディジタル・チャネルである。
「１１」同期化ビット・パターンを変更するなど、２ビ
ット・ステータス・チャネルの特性を変更せずに、２ビ
ット・ステータス・チャネル上でより多くの独立ビット
・パターンを提供する必要がある。 【解決手段】 複数の２ビット伝送チャネルを含むスケ
ーラブル・インターフェースを説明する。エンコーダ
が、ディジタル・ビット・ストリームを３ビットに区分
し、この３ビットが、４ビットにエンコードされ、各４
ビット・パターンのビットの各対が、別々のチャネル上
でバックツーバック・クロック・サイクルを介して伝送
される。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的には通信ネ
ットワークに関し、具体的には前記通信ネットワークに
結合されたデバイス内の構成要素を相互接続するのに使
用される装置および技法に関する。
ットワークに関し、具体的には前記通信ネットワークに
結合されたデバイス内の構成要素を相互接続するのに使
用される装置および技法に関する。
【０００２】
【従来の技術】通信デバイスの急増が、ある製造業者の
機器を別の製造業者の機器に相互接続するために製造業
者が順守を余儀なくされる均一の標準規格の必要をもた
らした。標準規格は、通常は必須でない。しかし、採択
された標準規格に準拠しない機器の製造業者は、他の製
造業者の機器と通信することができない可能性がある。
その結果、準拠しない製造業者の機器の売上は、準拠す
る場合より少なくなる可能性がある。
機器を別の製造業者の機器に相互接続するために製造業
者が順守を余儀なくされる均一の標準規格の必要をもた
らした。標準規格は、通常は必須でない。しかし、採択
された標準規格に準拠しない機器の製造業者は、他の製
造業者の機器と通信することができない可能性がある。
その結果、準拠しない製造業者の機器の売上は、準拠す
る場合より少なくなる可能性がある。
【０００３】その結果、製造業者が、特定の技術に関係
する標準規格を公布する作業グループを形成すること
が、産業界の一般的な実践である。Optical Internetwo
rkingForum（ＯＩＦ）が、OC-192 System Interface fo
rPhysical and Link Layer Devicesの標準規格を公布す
るそのような作業グループの１つである。このインター
フェースを、ＳＰＩ−４インターフェースと称すること
がしばしばであり、これは、集約帯域幅アプリケーショ
ンのために物理層（ＰＨＹ）デバイスを１０Ｇｂｐｓリ
ンク層デバイスに相互接続する。ＳＰＩ−４インターフ
ェースの詳細は、ＯＩＦ文書、表題「SystemPacket Int
erface Level 4 (SPI-4) Phase 2: OC-192 System Inte
rface for Physicaland Link Devices」またはその後継
文書に記載されている。
する標準規格を公布する作業グループを形成すること
が、産業界の一般的な実践である。Optical Internetwo
rkingForum（ＯＩＦ）が、OC-192 System Interface fo
rPhysical and Link Layer Devicesの標準規格を公布す
るそのような作業グループの１つである。このインター
フェースを、ＳＰＩ−４インターフェースと称すること
がしばしばであり、これは、集約帯域幅アプリケーショ
ンのために物理層（ＰＨＹ）デバイスを１０Ｇｂｐｓリ
ンク層デバイスに相互接続する。ＳＰＩ−４インターフ
ェースの詳細は、ＯＩＦ文書、表題「SystemPacket Int
erface Level 4 (SPI-4) Phase 2: OC-192 System Inte
rface for Physicaland Link Devices」またはその後継
文書に記載されている。
【０００４】本発明が開発された背景を設定するため
に、ＳＰＩ−４インターフェース標準規格を図１に関し
て説明する。ＳＰＩ−４インターフェース１０は、ＰＨ
Ｙデバイス１２をリンク層デバイス１４に結合するポイ
ントツーポイント・インターフェースである。リンク層
デバイス１４には、送信リンク層デバイスおよびレシー
バ・リンク層デバイスが含まれる。ＳＰＩ−４インター
フェース１０には、送信データ・クロック（ＴＤＣＬ
Ｋ）、送信データ（ＴＤＡＴ）、および送信制御（ＴＣ
ＴＬ）が含まれる。名前を指定された信号は、送信リン
ク層デバイスからＰＨＹデバイス１２への信号である。
同様に、ＳＰＩ−４インターフェース１０には、ＰＨＹ
デバイス１２から受信リンク層デバイスへの受信データ
・クロック（ＲＤＣＬＫ）、受信データ（ＲＤＡＴ）、
および受信制御（ＲＣＴＬ）が含まれる。ＲＤＣＬＫ、
ＲＤＡＴ、およびＲＣＴＬに関連するのが、ＲＳＴＡＴ
およびＲＳＣＬＫである。ＲＳＴＡＴは、受信リンク・
デバイスからＰＨＹデバイス１２にステータス情報を送
信する２ビット・チャネルである。この２ビット・チャ
ネルに関連するクロック信号が、ＲＳＣＬＫでトランス
ポートされる。ＴＤＣＬＫ、ＴＤＡＴ、およびＴＣＴＬ
に関連する、ＴＳＴＡＴという符号を付けられた２ビッ
ト・チャネルおよびＴＳＣＬＫという符号を付けられた
クロック信号線が、ＰＨＹデバイス１２から送信リンク
層デバイスにステータス情報を運ぶ。図１の矢印は、情
報が流れる方向を示す。
に、ＳＰＩ−４インターフェース標準規格を図１に関し
て説明する。ＳＰＩ−４インターフェース１０は、ＰＨ
Ｙデバイス１２をリンク層デバイス１４に結合するポイ
ントツーポイント・インターフェースである。リンク層
デバイス１４には、送信リンク層デバイスおよびレシー
バ・リンク層デバイスが含まれる。ＳＰＩ−４インター
フェース１０には、送信データ・クロック（ＴＤＣＬ
Ｋ）、送信データ（ＴＤＡＴ）、および送信制御（ＴＣ
ＴＬ）が含まれる。名前を指定された信号は、送信リン
ク層デバイスからＰＨＹデバイス１２への信号である。
同様に、ＳＰＩ−４インターフェース１０には、ＰＨＹ
デバイス１２から受信リンク層デバイスへの受信データ
・クロック（ＲＤＣＬＫ）、受信データ（ＲＤＡＴ）、
および受信制御（ＲＣＴＬ）が含まれる。ＲＤＣＬＫ、
ＲＤＡＴ、およびＲＣＴＬに関連するのが、ＲＳＴＡＴ
およびＲＳＣＬＫである。ＲＳＴＡＴは、受信リンク・
デバイスからＰＨＹデバイス１２にステータス情報を送
信する２ビット・チャネルである。この２ビット・チャ
ネルに関連するクロック信号が、ＲＳＣＬＫでトランス
ポートされる。ＴＤＣＬＫ、ＴＤＡＴ、およびＴＣＴＬ
に関連する、ＴＳＴＡＴという符号を付けられた２ビッ
ト・チャネルおよびＴＳＣＬＫという符号を付けられた
クロック信号線が、ＰＨＹデバイス１２から送信リンク
層デバイスにステータス情報を運ぶ。図１の矢印は、情
報が流れる方向を示す。
【０００５】ＲＳＴＡＴチャネル、ＲＳＣＬＫ、ＴＳＴ
ＡＴ、およびＴＳＣＬＫは、下で示す本発明に関係す
る。その結果、さらなる議論は、これに制限される。流
れの方向を除いて、ＴＳＣＬＫおよびＴＳＴＡＴと、Ｒ
ＳＴＡＴおよびＲＳＣＬＫの特性および機能は、同一で
ある。したがって、説明が両方の対に関係することを理
解しての上で、１組だけを説明する。
ＡＴ、およびＴＳＣＬＫは、下で示す本発明に関係す
る。その結果、さらなる議論は、これに制限される。流
れの方向を除いて、ＴＳＣＬＫおよびＴＳＴＡＴと、Ｒ
ＳＴＡＴおよびＲＳＣＬＫの特性および機能は、同一で
ある。したがって、説明が両方の対に関係することを理
解しての上で、１組だけを説明する。
【０００６】
【発明が解決しようとする課題】標準規格で定義されて
いるように、ステータス・チャネル（ＴＳＴＡＴまたは
ＲＳＴＡＴ）は、４つの一意のビット・パターン００、
０１、１０、および１１を有する２ビット・ディジタル
・チャネルである。ビット・パターン「１１」は、同期
文字であり、有用な情報を送るのに使用することはでき
ない。実際、３つのビット・パターン００、０１、およ
び１０だけが、有用な情報の転送に使用可能である。し
かし、２ビット・ステータス・チャネル上でより複雑な
情報を送るために、３つを超える２ビット独立ビット・
パターンが必要になるステータスが複数存在する。その
結果、「１１」同期化ビット・パターンを変更するな
ど、２ビット・ステータス・チャネルの特性を変更せず
に、２ビット・ステータス・チャネル上でより多くの独
立ビット・パターンを提供する必要がある。
いるように、ステータス・チャネル（ＴＳＴＡＴまたは
ＲＳＴＡＴ）は、４つの一意のビット・パターン００、
０１、１０、および１１を有する２ビット・ディジタル
・チャネルである。ビット・パターン「１１」は、同期
文字であり、有用な情報を送るのに使用することはでき
ない。実際、３つのビット・パターン００、０１、およ
び１０だけが、有用な情報の転送に使用可能である。し
かし、２ビット・ステータス・チャネル上でより複雑な
情報を送るために、３つを超える２ビット独立ビット・
パターンが必要になるステータスが複数存在する。その
結果、「１１」同期化ビット・パターンを変更するな
ど、２ビット・ステータス・チャネルの特性を変更せず
に、２ビット・ステータス・チャネル上でより多くの独
立ビット・パターンを提供する必要がある。
【０００７】さらに、ステータス・チャネル上で情報を
送るために、より多くの帯域幅が必要になる時がある。
送るために、より多くの帯域幅が必要になる時がある。
【０００８】
【課題を解決するための手段】本発明は、ｎ個の２ビッ
ト・チャネル（ｎは２以上）を含むスケーラブルなイン
ターフェースを提供することによって、ステータス・チ
ャネルの帯域幅を増やす。送られる情報は、ｎ個のチャ
ネルに分配される。帯域幅の増加は、上で識別された文
書に記載のクロッキングまたは「１１」同期ビット・パ
ターンを変更せずに達成される。ビット・パターンは、
データを送るのに、パターンのある位置に配置される
「１１」を有する所定のビット・パターンを使用せず
に、３ｂ／４ｂコード化を使用することによって増やさ
れる。
ト・チャネル（ｎは２以上）を含むスケーラブルなイン
ターフェースを提供することによって、ステータス・チ
ャネルの帯域幅を増やす。送られる情報は、ｎ個のチャ
ネルに分配される。帯域幅の増加は、上で識別された文
書に記載のクロッキングまたは「１１」同期ビット・パ
ターンを変更せずに達成される。ビット・パターンは、
データを送るのに、パターンのある位置に配置される
「１１」を有する所定のビット・パターンを使用せず
に、３ｂ／４ｂコード化を使用することによって増やさ
れる。
【０００９】具体的に言うと、２ビット・チャネルで送
られるデータのディジタル・ストリームが、３ビットの
グループに区分され、このグループが、４ビットにエン
コードされ、４ビットの各対が、同一のクロック・サイ
クルまたはバックツーバック・クロック・サイクルを使
用して異なる２ビット・チャネル上で転送される。隣接
する「１１」を有する選択されたビット・パターンは、
破棄され、２ビット・チャネル上での情報送信に使用さ
れない。連続するクロック・サイクルが、コード化され
た４ビットの対を異なる２ビット・チャネルにゲーティ
ングするのに使用される。
られるデータのディジタル・ストリームが、３ビットの
グループに区分され、このグループが、４ビットにエン
コードされ、４ビットの各対が、同一のクロック・サイ
クルまたはバックツーバック・クロック・サイクルを使
用して異なる２ビット・チャネル上で転送される。隣接
する「１１」を有する選択されたビット・パターンは、
破棄され、２ビット・チャネル上での情報送信に使用さ
れない。連続するクロック・サイクルが、コード化され
た４ビットの対を異なる２ビット・チャネルにゲーティ
ングするのに使用される。
【００１０】クロック・サイクルを使用して、「１１」
フレーミング・パターンを２ビット・チャネルの１つに
ゲーティングすることによって、効率がさらに高まり、
送信される４ビット・パターンの組の第１の４ビット・
パターンが、インターフェース内の他の２ビット・チャ
ネルに分配され、同一のクロック・サイクルによってゲ
ーティングされる。その後、送信されるパターンの組の
他の４ビット・パターンを、ラウンド・ロビン式にイン
ターフェースのチャネルに分配し、インターフェース内
の２ビット・チャネルを同時に動作させる。
フレーミング・パターンを２ビット・チャネルの１つに
ゲーティングすることによって、効率がさらに高まり、
送信される４ビット・パターンの組の第１の４ビット・
パターンが、インターフェース内の他の２ビット・チャ
ネルに分配され、同一のクロック・サイクルによってゲ
ーティングされる。その後、送信されるパターンの組の
他の４ビット・パターンを、ラウンド・ロビン式にイン
ターフェースのチャネルに分配し、インターフェース内
の２ビット・チャネルを同時に動作させる。
【００１１】
【発明の実施の形態】実施形態では、図１から７および
関連する説明によって、２ビット・チャネルおよび前記
２ビット・チャネルでの３ｂ／４ｂコード化を扱い、図
８から図１０および関連する説明によって、スケーラブ
ル・インターフェースを扱う。このインターフェースが
スケーラブルであるのは、２ビット・チャネルを追加し
てそれらに同時に動作させることによってより幅広くす
ることができるから、または、２ビット・チャネルを除
去するか非活動化することによってインターフェースを
より狭くすることができるからである。
関連する説明によって、２ビット・チャネルおよび前記
２ビット・チャネルでの３ｂ／４ｂコード化を扱い、図
８から図１０および関連する説明によって、スケーラブ
ル・インターフェースを扱う。このインターフェースが
スケーラブルであるのは、２ビット・チャネルを追加し
てそれらに同時に動作させることによってより幅広くす
ることができるから、または、２ビット・チャネルを除
去するか非活動化することによってインターフェースを
より狭くすることができるからである。
【００１２】図２（Ａ）、（Ｂ）、および（Ｃ）に、本
発明の教示によるコード化方式のグラフ表現を示す。図
２（Ａ）に、ステータス・チャネルに関連し、ステータ
ス・チャネル上のビットの輪郭を描くタイミング信号を
送信するタイミング・チャネル上で送信されるクロック
を示す。図２（Ａ）に示されているように、タイミング
・チャネル上のクロック・パルスの２つの連続するサイ
クルが、ステータス・チャネルの４つの送信されるビッ
ト・パターンのそれぞれをゲーティングするのに使用さ
れる。
発明の教示によるコード化方式のグラフ表現を示す。図
２（Ａ）に、ステータス・チャネルに関連し、ステータ
ス・チャネル上のビットの輪郭を描くタイミング信号を
送信するタイミング・チャネル上で送信されるクロック
を示す。図２（Ａ）に示されているように、タイミング
・チャネル上のクロック・パルスの２つの連続するサイ
クルが、ステータス・チャネルの４つの送信されるビッ
ト・パターンのそれぞれをゲーティングするのに使用さ
れる。
【００１３】図２（Ｂ）に、ビットＡおよびビットＢと
いう符号を付けられたステータス・チャネルを図示す
る。ステータス・チャネルは、送信のソースからシンク
へステータス情報を送信する。送信リンク層デバイスか
らＴＤＣＬＫ、ＴＤＡＴ、およびＴＣＴＬを介してＰＨ
Ｙデバイスに送信される信号について図１を参照する
と、送信リンク層デバイスが、ソースであり、ＰＨＹデ
バイスが、シンクである。同様に、ＰＨＹデバイスから
受信リンク層デバイスへＲＤＣＬＫ、ＲＤＡＴ、および
ＲＣＴＬを介して送信される信号について、ＰＨＹデバ
イスがソースであり、受信リンク層デバイスがシンクで
ある。
いう符号を付けられたステータス・チャネルを図示す
る。ステータス・チャネルは、送信のソースからシンク
へステータス情報を送信する。送信リンク層デバイスか
らＴＤＣＬＫ、ＴＤＡＴ、およびＴＣＴＬを介してＰＨ
Ｙデバイスに送信される信号について図１を参照する
と、送信リンク層デバイスが、ソースであり、ＰＨＹデ
バイスが、シンクである。同様に、ＰＨＹデバイスから
受信リンク層デバイスへＲＤＣＬＫ、ＲＤＡＴ、および
ＲＣＴＬを介して送信される信号について、ＰＨＹデバ
イスがソースであり、受信リンク層デバイスがシンクで
ある。
【００１４】図２を参照すると、ステータス・チャネル
は、ＳＰＩ−４インターフェースに記載の２ビット・チ
ャネルである。このチャネルは、２本のワイヤ、光学媒
体、または他のタイプの伝送媒体とすることができる。
このチャネルは、チャネル内のデータ構造のフレーミン
グまたは区切りに使用される「１１」ビット対を送信す
る。このチャネル上のデータ伝送は、２つの連続するク
ロック・サイクルに伝送される２つの対で伝送される４
ｂパターンとしてコード化される。たとえば、伝送パタ
ーンは、対で伝送されるｂ１ｂ２ｂ３ｂ４である。その
結果、すべての伝送パターンについて、ｂ１ｂ２が、最
初のサイクルに転送され、第２の連続するサイクルのｂ
３ｂ４が、それに続く。これは、３ビット４ビット・コ
ード化方式なので、チャネルで伝送される３ビットの各
グループが、４ビットにコード化される。たとえば、２
進値（図２）という符号を付けられた２進文字のストリ
ングが、２ビット・チャネルを介して伝送される場合
に、このストリングは、まず、３ビットのグループ（ａ
１ ａ２ ａ３）に区分される。図２では、最初のグル
ープが「０００」であり、第２のグループが「０１１」
であり、第３のグループが「００１」である。２進長さ
が２４ビットなので、８つの３ビット２進パターンが、
生成され、各３ビット２進パターンが、４ビットにエン
コードされ、チャネル上で伝送される。受信側では、こ
の逆が実行される。４ビットが、チャネルから受け取ら
れ、３ビットにデコードされ、ディジタル・ストリング
に逆変換される。
は、ＳＰＩ−４インターフェースに記載の２ビット・チ
ャネルである。このチャネルは、２本のワイヤ、光学媒
体、または他のタイプの伝送媒体とすることができる。
このチャネルは、チャネル内のデータ構造のフレーミン
グまたは区切りに使用される「１１」ビット対を送信す
る。このチャネル上のデータ伝送は、２つの連続するク
ロック・サイクルに伝送される２つの対で伝送される４
ｂパターンとしてコード化される。たとえば、伝送パタ
ーンは、対で伝送されるｂ１ｂ２ｂ３ｂ４である。その
結果、すべての伝送パターンについて、ｂ１ｂ２が、最
初のサイクルに転送され、第２の連続するサイクルのｂ
３ｂ４が、それに続く。これは、３ビット４ビット・コ
ード化方式なので、チャネルで伝送される３ビットの各
グループが、４ビットにコード化される。たとえば、２
進値（図２）という符号を付けられた２進文字のストリ
ングが、２ビット・チャネルを介して伝送される場合
に、このストリングは、まず、３ビットのグループ（ａ
１ ａ２ ａ３）に区分される。図２では、最初のグル
ープが「０００」であり、第２のグループが「０１１」
であり、第３のグループが「００１」である。２進長さ
が２４ビットなので、８つの３ビット２進パターンが、
生成され、各３ビット２進パターンが、４ビットにエン
コードされ、チャネル上で伝送される。受信側では、こ
の逆が実行される。４ビットが、チャネルから受け取ら
れ、３ビットにデコードされ、ディジタル・ストリング
に逆変換される。
【００１５】図２（Ｃ）に、２進パターンおよびコード
化パターンのコード・テーブルを示す。２進パターンの
それぞれに、３ビット（ａ１ａ２ａ３）が含まれる。３
ビットがグループ内にあるので、独立の２進パターンの
数は、２３＝８個になる。「０００」から「１１１」ま
での８つの値が、テーブルに示されている。テーブルに
は、コード化パターンも示されている。類似する形で、
４ビットから生成される独立のコード化パターンの数
は、２４＝１６個になる。しかし、１６個の一意のパタ
ーンのすべてを使用することはできない。というのは、
「１１」が、フレーミング・パターンであり、ステータ
ス・チャネルで伝送されるコード化パターンのある位置
に現れることができないからである。その結果、フレー
ミング・パターン「１１」が、ｂ１ｂ２またはｂ３ｂ４
に存在することができない。しかし、このパターンは、
テーブルのｃ５に示されているように、ｂ２ｂ３に存在
することができる。適格でないコード化パターンを１６
個の使用可能なコード化パターンから除去する時に、コ
ード化されたテーブルに示された８つのパターンが、ス
テータス・チャネルでの情報伝送に使用可能になる。情
報の伝送に使用可能でないコード化パターンには、００
１１、０１１１、１０１１、１１００、１１０１、１１
１０、および１１１１が含まれる。１０１０が、適格パ
ターンであるが、コード・テーブル内で使用されていな
いことに留意されたい。
化パターンのコード・テーブルを示す。２進パターンの
それぞれに、３ビット（ａ１ａ２ａ３）が含まれる。３
ビットがグループ内にあるので、独立の２進パターンの
数は、２３＝８個になる。「０００」から「１１１」ま
での８つの値が、テーブルに示されている。テーブルに
は、コード化パターンも示されている。類似する形で、
４ビットから生成される独立のコード化パターンの数
は、２４＝１６個になる。しかし、１６個の一意のパタ
ーンのすべてを使用することはできない。というのは、
「１１」が、フレーミング・パターンであり、ステータ
ス・チャネルで伝送されるコード化パターンのある位置
に現れることができないからである。その結果、フレー
ミング・パターン「１１」が、ｂ１ｂ２またはｂ３ｂ４
に存在することができない。しかし、このパターンは、
テーブルのｃ５に示されているように、ｂ２ｂ３に存在
することができる。適格でないコード化パターンを１６
個の使用可能なコード化パターンから除去する時に、コ
ード化されたテーブルに示された８つのパターンが、ス
テータス・チャネルでの情報伝送に使用可能になる。情
報の伝送に使用可能でないコード化パターンには、００
１１、０１１１、１０１１、１１００、１１０１、１１
１０、および１１１１が含まれる。１０１０が、適格パ
ターンであるが、コード・テーブル内で使用されていな
いことに留意されたい。
【００１６】図２（Ｃ）からわかるように、エンコード
という符号を付けられた矢印は、左から右へ進み、２進
パターンのそれぞれが特定の４ビット・パターンにコー
ド化されることを示す。同様に、デコードは、右から左
へ進み、コード化パターンのそれぞれが、テーブルに示
された対応する３ビット２進パターンにデコードされる
ことを示す。したがって、ディジタル・ストリングを３
ビットに区分することによって、３ビットから４ビット
へのコード化および２ビット・ステータス・チャネルで
の４ビットの伝送によって、大量の情報を２ビット・チ
ャネル上で伝送できる機構がもたらされる。これは、従
来技術のＳＰＩ−４ ２ビット・チャネルが行えなかっ
たことである。したがって、本発明は、ＳＰＩ−４標準
規格に示された従来技術の方式を大幅に改善し、価値を
追加する。
という符号を付けられた矢印は、左から右へ進み、２進
パターンのそれぞれが特定の４ビット・パターンにコー
ド化されることを示す。同様に、デコードは、右から左
へ進み、コード化パターンのそれぞれが、テーブルに示
された対応する３ビット２進パターンにデコードされる
ことを示す。したがって、ディジタル・ストリングを３
ビットに区分することによって、３ビットから４ビット
へのコード化および２ビット・ステータス・チャネルで
の４ビットの伝送によって、大量の情報を２ビット・チ
ャネル上で伝送できる機構がもたらされる。これは、従
来技術のＳＰＩ−４ ２ビット・チャネルが行えなかっ
たことである。したがって、本発明は、ＳＰＩ−４標準
規格に示された従来技術の方式を大幅に改善し、価値を
追加する。
【００１７】図３に、本発明が実施されるネットワーク
・デバイス２０を示す。ネットワーク・デバイス２０
は、スイッチ・ルータまたは他の普通のネットワーク・
デバイスとすることができる。ネットワーク・デバイス
２０には、ハウジング２２が含まれ、このハウジング２
２内に、１からＮ、Ｎ−１、Ｎ−２の符号を付けられた
複数のブレードが取り付けられる。ブレードは、スイッ
チ・ファブリック２３によって相互接続される。管理ブ
レード１を除いて、ブレードは、適当なネットワーク・
インターフェースを介して異なるタイプの通信ネットワ
ークに相互接続される。たとえば、図３および４では、
ブレードＮ−１が、メディア・インターフェース２４を
介して適当な通信ネットワークに接続される。具体的に
言うと、メディア・インターフェース２４は、「Packet
over SONET（ＰＯＳ）フレーマ」という符号を付けら
れ、これは、光ネットワークとの間で情報を処理するイ
ンターフェースである。同様に、「イーサネット（Ｒ）
ＭＡＣ」というラベルを付けられたインターフェース２
６は、イーサネット（Ｒ）・ネットワークとの通信を処
理する。管理ブレード１は、ネットワーク・デバイス全
体の管理を提供する。この目的のために、管理ブレード
に、他のブレードによって実行することができない１つ
または複数の管理機能の、すべてではないとしてもほと
んどを実行する、制御点サブシステム２８が含まれる。
制御点サブシステム２８によって提供される機能は、当
技術分野で周知であり、したがって、この機能のこれ以
上の説明は与えない。制御点サブシステム２８を、図４
に示された汎用コンピュータとすることができると述べ
るだけで十分である。
・デバイス２０を示す。ネットワーク・デバイス２０
は、スイッチ・ルータまたは他の普通のネットワーク・
デバイスとすることができる。ネットワーク・デバイス
２０には、ハウジング２２が含まれ、このハウジング２
２内に、１からＮ、Ｎ−１、Ｎ−２の符号を付けられた
複数のブレードが取り付けられる。ブレードは、スイッ
チ・ファブリック２３によって相互接続される。管理ブ
レード１を除いて、ブレードは、適当なネットワーク・
インターフェースを介して異なるタイプの通信ネットワ
ークに相互接続される。たとえば、図３および４では、
ブレードＮ−１が、メディア・インターフェース２４を
介して適当な通信ネットワークに接続される。具体的に
言うと、メディア・インターフェース２４は、「Packet
over SONET（ＰＯＳ）フレーマ」という符号を付けら
れ、これは、光ネットワークとの間で情報を処理するイ
ンターフェースである。同様に、「イーサネット（Ｒ）
ＭＡＣ」というラベルを付けられたインターフェース２
６は、イーサネット（Ｒ）・ネットワークとの通信を処
理する。管理ブレード１は、ネットワーク・デバイス全
体の管理を提供する。この目的のために、管理ブレード
に、他のブレードによって実行することができない１つ
または複数の管理機能の、すべてではないとしてもほと
んどを実行する、制御点サブシステム２８が含まれる。
制御点サブシステム２８によって提供される機能は、当
技術分野で周知であり、したがって、この機能のこれ以
上の説明は与えない。制御点サブシステム２８を、図４
に示された汎用コンピュータとすることができると述べ
るだけで十分である。
【００１８】しばらく図４に移ると、制御点サブシステ
ム２８には、バス３０が含まれ、このバス３０に、ＲＯ
Ｍ３２、ＲＡＭ３４、入出力アダプタ３６、およびＣＰ
Ｕ３８が接続される。ＲＡＭは、システムによってスク
ラッチ・パッドとして使用されるが、ＲＯＭには命令が
保管される。入出力アダプタ３６は、マウス、キーボー
ド、スキャナなどの外部デバイスを接続するのに使用す
ることができる。ＣＰＵ３８には、オペレーティング・
システム、ドライバ、およびアプリケーション・プログ
ラムが含まれる。これらのエンティティのそれぞれが提
供する機能は、当技術分野で周知であり、これ以上説明
しない。
ム２８には、バス３０が含まれ、このバス３０に、ＲＯ
Ｍ３２、ＲＡＭ３４、入出力アダプタ３６、およびＣＰ
Ｕ３８が接続される。ＲＡＭは、システムによってスク
ラッチ・パッドとして使用されるが、ＲＯＭには命令が
保管される。入出力アダプタ３６は、マウス、キーボー
ド、スキャナなどの外部デバイスを接続するのに使用す
ることができる。ＣＰＵ３８には、オペレーティング・
システム、ドライバ、およびアプリケーション・プログ
ラムが含まれる。これらのエンティティのそれぞれが提
供する機能は、当技術分野で周知であり、これ以上説明
しない。
【００１９】図３に戻って、ブレードのそれぞれに、ス
イッチ・ファブリック・インターポーザによってスイッ
チ・ファブリック２３に結合されるネットワーク・プロ
セッサが含まれる。スイッチ・ファブリック２３は、デ
バイス内のさまざまなブレードの間の通信を提供するク
ロスポイント・スイッチとすることができる。スイッチ
・ファブリック・インターポーザは、ネットワーク・プ
ロセッサとスイッチ・ファブリック２３の間のインター
フェースを提供する。スイッチ・ファブリック・インタ
ーポーザによって提供される機能の中に、ネットワーク
・プロセッサとスイッチ・ファブリック２３の間でデー
タを交換できるようにするためのデータの構成が含まれ
る。たとえば、スイッチ・ファブリックが、ＡＴＭ技術
に使用されるものなどのセル型のデータ単位を使用す
る。スイッチ・ファブリック・インターポーザは、ネッ
トワーク・プロセッサからスイッチへのデータを、スイ
ッチによって使用されるセル・サイズにパッケージ化
し、スイッチが許容可能な形で働くために要求される必
要な制御を生成する。同様に、スイッチ・ファブリック
２３からのデータは、ネットワーク・プロセッサが理解
するフォーマットに変換される。スイッチ・ファブリッ
ク２３は、IBM Corporation社が製造し、販売する、Ｐ
ＲＩＺＭＡと称するスイッチなどのクロスポイント・パ
ケット・スイッチとすることができる。ブレードのそれ
ぞれのネットワーク・プロセッサが同一なので、１つだ
けを説明する。ネットワーク・プロセッサ１’は、送信
データ・バス３０、フロー制御入ステータス・チャネル
３２、およびフロー制御入クロック・チャネル３４によ
って、スイッチ・ファブリック・インターポーザ１”に
結合される。送信データ・バス３０によって、ネットワ
ーク・プロセッサ１’からスイッチ・ファブリック・イ
ンターポーザ１”にデータが伝送される。フロー制御入
ステータス・チャネル３２によって、スイッチ・ファブ
リック・インターポーザ１”からネットワーク・プロセ
ッサ１’にステータス情報が伝送される。同様に、フロ
ー制御入クロック・チャネル３４によって、図１に示さ
れたクロッキング信号が、スイッチ・ファブリック・イ
ンターポーザ１”からネットワーク・プロセッサ１’に
伝送される。
イッチ・ファブリック・インターポーザによってスイッ
チ・ファブリック２３に結合されるネットワーク・プロ
セッサが含まれる。スイッチ・ファブリック２３は、デ
バイス内のさまざまなブレードの間の通信を提供するク
ロスポイント・スイッチとすることができる。スイッチ
・ファブリック・インターポーザは、ネットワーク・プ
ロセッサとスイッチ・ファブリック２３の間のインター
フェースを提供する。スイッチ・ファブリック・インタ
ーポーザによって提供される機能の中に、ネットワーク
・プロセッサとスイッチ・ファブリック２３の間でデー
タを交換できるようにするためのデータの構成が含まれ
る。たとえば、スイッチ・ファブリックが、ＡＴＭ技術
に使用されるものなどのセル型のデータ単位を使用す
る。スイッチ・ファブリック・インターポーザは、ネッ
トワーク・プロセッサからスイッチへのデータを、スイ
ッチによって使用されるセル・サイズにパッケージ化
し、スイッチが許容可能な形で働くために要求される必
要な制御を生成する。同様に、スイッチ・ファブリック
２３からのデータは、ネットワーク・プロセッサが理解
するフォーマットに変換される。スイッチ・ファブリッ
ク２３は、IBM Corporation社が製造し、販売する、Ｐ
ＲＩＺＭＡと称するスイッチなどのクロスポイント・パ
ケット・スイッチとすることができる。ブレードのそれ
ぞれのネットワーク・プロセッサが同一なので、１つだ
けを説明する。ネットワーク・プロセッサ１’は、送信
データ・バス３０、フロー制御入ステータス・チャネル
３２、およびフロー制御入クロック・チャネル３４によ
って、スイッチ・ファブリック・インターポーザ１”に
結合される。送信データ・バス３０によって、ネットワ
ーク・プロセッサ１’からスイッチ・ファブリック・イ
ンターポーザ１”にデータが伝送される。フロー制御入
ステータス・チャネル３２によって、スイッチ・ファブ
リック・インターポーザ１”からネットワーク・プロセ
ッサ１’にステータス情報が伝送される。同様に、フロ
ー制御入クロック・チャネル３４によって、図１に示さ
れたクロッキング信号が、スイッチ・ファブリック・イ
ンターポーザ１”からネットワーク・プロセッサ１’に
伝送される。
【００２０】さらに図３を参照すると、ネットワーク・
プロセッサ１’は、受信データ・バス３５、フロー制御
出ステータス・チャネル３６、およびフロー制御出タイ
ミング・チャネル３８によってもスイッチ・ファブリッ
ク・インターポーザ１”に接続される。受信データ・バ
ス３５によって、スイッチ・ファブリック・インターポ
ーザ１”からネットワーク・プロセッサ１’にデータが
伝送される。フロー制御出ステータス・チャネル３６に
よって、ネットワーク・プロセッサ１’からスイッチ・
ファブリック・インターポーザ１”にステータス情報が
伝送される。フロー制御出タイミング・チャネル３８に
よって、フロー制御出ステータス・チャネル３６に関連
するタイミング・パルスが伝送される。他のネットワー
ク・プロセッサの、めいめいのスイッチ・ファブリック
・インターポーザとの相互接続、その動作などは、管理
ブレード１に関して説明したものと同一である。したが
って、管理ブレード１に関する相互接続および説明が、
他のブレードに関するネットワーク・プロセッサおよび
相互接続を含むことが意図されていることが理解された
ものとして、相互接続のさらなる説明は与えない。
プロセッサ１’は、受信データ・バス３５、フロー制御
出ステータス・チャネル３６、およびフロー制御出タイ
ミング・チャネル３８によってもスイッチ・ファブリッ
ク・インターポーザ１”に接続される。受信データ・バ
ス３５によって、スイッチ・ファブリック・インターポ
ーザ１”からネットワーク・プロセッサ１’にデータが
伝送される。フロー制御出ステータス・チャネル３６に
よって、ネットワーク・プロセッサ１’からスイッチ・
ファブリック・インターポーザ１”にステータス情報が
伝送される。フロー制御出タイミング・チャネル３８に
よって、フロー制御出ステータス・チャネル３６に関連
するタイミング・パルスが伝送される。他のネットワー
ク・プロセッサの、めいめいのスイッチ・ファブリック
・インターポーザとの相互接続、その動作などは、管理
ブレード１に関して説明したものと同一である。したが
って、管理ブレード１に関する相互接続および説明が、
他のブレードに関するネットワーク・プロセッサおよび
相互接続を含むことが意図されていることが理解された
ものとして、相互接続のさらなる説明は与えない。
【００２１】図５に、本発明に関係する部分だけが識別
されているネットワーク・プロセッサのブロック図を示
す。ネットワーク・プロセッサをめいめいのスイッチ・
ファブリック・インターポーザに相互接続するメディア
は、図３および４の相互接続を識別するのに使用された
ものと同一の符号によって識別される。ネットワーク・
プロセッサは、アドレス変換、サービス品質管理、受信
パケットの分類、および他の機能を含む複数のネットワ
ーク機能を実行するデバイスである。ネットワーク・プ
ロセッサは、既知のネットワーク・デバイスであり、こ
のデバイスの詳細は、米国特許出願第０９／３８４６９
１号から得ることができる。その結果、ネットワーク・
プロセッサのうちで本発明に関係する部分だけを、さら
に説明する。ネットワーク・プロセッサには、入力バス
４０のデータを受け取り、データを送信データ・バス３
０上でスイッチ・ファブリック・インターポーザに出力
する送信データ・フロー５４が含まれる。スイッチ・フ
ァブリック・インターポーザは、フロー制御入ステータ
ス・チャネル３２上で、スイッチを介して宛先のそれぞ
れに割り振られたスイッチ・リソースが経験した輻輳の
レベルの表示を含む、ステータス情報を返す。
されているネットワーク・プロセッサのブロック図を示
す。ネットワーク・プロセッサをめいめいのスイッチ・
ファブリック・インターポーザに相互接続するメディア
は、図３および４の相互接続を識別するのに使用された
ものと同一の符号によって識別される。ネットワーク・
プロセッサは、アドレス変換、サービス品質管理、受信
パケットの分類、および他の機能を含む複数のネットワ
ーク機能を実行するデバイスである。ネットワーク・プ
ロセッサは、既知のネットワーク・デバイスであり、こ
のデバイスの詳細は、米国特許出願第０９／３８４６９
１号から得ることができる。その結果、ネットワーク・
プロセッサのうちで本発明に関係する部分だけを、さら
に説明する。ネットワーク・プロセッサには、入力バス
４０のデータを受け取り、データを送信データ・バス３
０上でスイッチ・ファブリック・インターポーザに出力
する送信データ・フロー５４が含まれる。スイッチ・フ
ァブリック・インターポーザは、フロー制御入ステータ
ス・チャネル３２上で、スイッチを介して宛先のそれぞ
れに割り振られたスイッチ・リソースが経験した輻輳の
レベルの表示を含む、ステータス情報を返す。
【００２２】タイミング信号も、フロー制御入クロック
・チャネル３４上で返される。２ビット・バス・デコー
ダ４２が、ステータス情報およびクロックを受け取り、
上で説明した形でデコードする。受け取られたコード化
された情報から生成されるディジタル・データ・ストリ
ームの出力信号が、送信フロー制御４４に伝送される。
送信フロー制御４４は、制御信号を出力し、この制御信
号によって、送信データ・フロー５４が、否定のステー
タス情報の受信中にデータを送信しなくなる。別の形で
言えば、フロー制御入ステータス・チャネル３２からの
デコードされた情報が、送信データ・フロー５４からの
データ出力を規制するのに使用される。
・チャネル３４上で返される。２ビット・バス・デコー
ダ４２が、ステータス情報およびクロックを受け取り、
上で説明した形でデコードする。受け取られたコード化
された情報から生成されるディジタル・データ・ストリ
ームの出力信号が、送信フロー制御４４に伝送される。
送信フロー制御４４は、制御信号を出力し、この制御信
号によって、送信データ・フロー５４が、否定のステー
タス情報の受信中にデータを送信しなくなる。別の形で
言えば、フロー制御入ステータス・チャネル３２からの
デコードされた情報が、送信データ・フロー５４からの
データ出力を規制するのに使用される。
【００２３】さらに図５を参照すると、ネットワーク・
プロセッサの受信側では、送信側で起こることの逆が複
製される。具体的に言うと、スイッチ・ファブリック・
インターポーザからのデータが、受信データ・バス３５
で受け取られ、受信データ・フロー５２に転送される。
受信データ・フロー５２は、制御信号を受信フロー制御
４６に出力し、受信フロー制御４６が、受信データ・フ
ロー５２内のリソースの輻輳状況を示す。たとえば、制
御信号によって、キューなどの輻輳状況を示すことがで
きる。受信フロー制御４６は、制御信号をビットのディ
ジタル・ストリームに変換し、このストリームから、エ
ンコーダ４８が、状況およびクロッキング情報を生成
し、この情報が、スイッチ・ファブリック・インターポ
ーザに転送され、前記スイッチ・ファブリック・インタ
ーポーザが、受信データ・フロー５２内の輻輳状況につ
いて知らされる。スイッチ・ファブリック・インターポ
ーザは、受信データ・フロー５２内のリソースの輻輳状
況を知るので、スイッチ・ファブリック・インターポー
ザは、受信データ・バスのリソースがオーバーフローし
ないように受信データ・バス３５のデータを調整するこ
とができる。
プロセッサの受信側では、送信側で起こることの逆が複
製される。具体的に言うと、スイッチ・ファブリック・
インターポーザからのデータが、受信データ・バス３５
で受け取られ、受信データ・フロー５２に転送される。
受信データ・フロー５２は、制御信号を受信フロー制御
４６に出力し、受信フロー制御４６が、受信データ・フ
ロー５２内のリソースの輻輳状況を示す。たとえば、制
御信号によって、キューなどの輻輳状況を示すことがで
きる。受信フロー制御４６は、制御信号をビットのディ
ジタル・ストリームに変換し、このストリームから、エ
ンコーダ４８が、状況およびクロッキング情報を生成
し、この情報が、スイッチ・ファブリック・インターポ
ーザに転送され、前記スイッチ・ファブリック・インタ
ーポーザが、受信データ・フロー５２内の輻輳状況につ
いて知らされる。スイッチ・ファブリック・インターポ
ーザは、受信データ・フロー５２内のリソースの輻輳状
況を知るので、スイッチ・ファブリック・インターポー
ザは、受信データ・バスのリソースがオーバーフローし
ないように受信データ・バス３５のデータを調整するこ
とができる。
【００２４】図６に、本発明の教示によるエンコーダ論
理のブロック図を示す。エンコーダ論理は、たとえばバ
ス５６でディジタル・データ・ストリングを受け取り、
３ビットのグループに区分し、このグループが、４ビッ
トのグループに変換され、適当なクロッキング信号を用
いて２ビット・ステータス・チャネル上で転送される。
この目的のために、エンコーダに、２進値レジスタ（ｒ
ｅｇ）５８が含まれ、２進値ｒｅｇ５８は、バス５６か
らのディジタル・ストリングをバッファに入れるため
に、複数のレジスタ位置を有する。Ｎ個のマルチプレク
サを含む区分論理６０が、データを３つの（ａ１、ａ
２、ａ３）ビットのグループに区分する。図６からわか
るように、Ｎは、３に等しく、図１を参照すると、デー
タ・ストリームの２進値が２４ビットであると仮定する
と、３つのマルチプレクサが、８ビットを処理して、２
進パターンａ１、ａ２、およびａ３を生成する。２進パ
ターンａ１、ａ２、およびａ３は、パターン生成論理６
２に供給され、このパターン生成論理６２が、コード化
パターンｂ１ ｂ２ ｂ３およびｂ４を生成する。図６
に示された実施形態では、ｂ１が、ＡＮＤゲートによっ
て生成され、ｂ２ ｂ３が、２ウェイＡＮＤ／ＯＲゲー
トによって生成され、ｂ４が、３ウェイＡＮＤ／ＯＲゲ
ートによって生成される。コード化パターンｂ１ ｂ２
ｂ３およびｂ４は、選択論理６４に供給され、この選
択論理６４には、２つのマルチプレクサと２つのＯＲゲ
ートが含まれ、これらのそれぞれが、ビットＡおよびビ
ットＢを生成する。制御論理６６が、クロックを受け取
り、このクロックが、クロッキング・チャネルで伝送さ
れ、区分論理６０内のマルチプレクサと選択論理６４内
のマルチプレクサおよびＯＲゲートのゲーティングに使
用される必要な制御信号を生成するのに使用される。ス
テータス・チャネルのフレーミング・パターン「１１」
が、制御論理６６と選択論理６４内のＯＲゲートによっ
て生成されることに留意されたい。
理のブロック図を示す。エンコーダ論理は、たとえばバ
ス５６でディジタル・データ・ストリングを受け取り、
３ビットのグループに区分し、このグループが、４ビッ
トのグループに変換され、適当なクロッキング信号を用
いて２ビット・ステータス・チャネル上で転送される。
この目的のために、エンコーダに、２進値レジスタ（ｒ
ｅｇ）５８が含まれ、２進値ｒｅｇ５８は、バス５６か
らのディジタル・ストリングをバッファに入れるため
に、複数のレジスタ位置を有する。Ｎ個のマルチプレク
サを含む区分論理６０が、データを３つの（ａ１、ａ
２、ａ３）ビットのグループに区分する。図６からわか
るように、Ｎは、３に等しく、図１を参照すると、デー
タ・ストリームの２進値が２４ビットであると仮定する
と、３つのマルチプレクサが、８ビットを処理して、２
進パターンａ１、ａ２、およびａ３を生成する。２進パ
ターンａ１、ａ２、およびａ３は、パターン生成論理６
２に供給され、このパターン生成論理６２が、コード化
パターンｂ１ ｂ２ ｂ３およびｂ４を生成する。図６
に示された実施形態では、ｂ１が、ＡＮＤゲートによっ
て生成され、ｂ２ ｂ３が、２ウェイＡＮＤ／ＯＲゲー
トによって生成され、ｂ４が、３ウェイＡＮＤ／ＯＲゲ
ートによって生成される。コード化パターンｂ１ ｂ２
ｂ３およびｂ４は、選択論理６４に供給され、この選
択論理６４には、２つのマルチプレクサと２つのＯＲゲ
ートが含まれ、これらのそれぞれが、ビットＡおよびビ
ットＢを生成する。制御論理６６が、クロックを受け取
り、このクロックが、クロッキング・チャネルで伝送さ
れ、区分論理６０内のマルチプレクサと選択論理６４内
のマルチプレクサおよびＯＲゲートのゲーティングに使
用される必要な制御信号を生成するのに使用される。ス
テータス・チャネルのフレーミング・パターン「１１」
が、制御論理６６と選択論理６４内のＯＲゲートによっ
て生成されることに留意されたい。
【００２５】図７に、デコーダの論理回路を示す。上で
述べたように、デコーダは、ステータス・チャネルおよ
びクロック・チャネルから４ビット信号およびクロック
信号を受け取り、４ビットを３ビット２進パターンに変
換し、ディジタル・ビット・ストリームに変換し、この
ディジタル・ビット・ストリームがバス６８に出力され
る。デコーダには、クロック・チャネルからクロックを
受け取り、Ｌ１クロック、Ｌ２クロック、およびＣＬＫ
イネーブル・バスという符号を付けられたバス上のクロ
ックを生成する、制御論理７０が含まれる。ＡＮＤゲー
ト７４によって、フレーミングという符号を付けられた
信号線に出力され、制御論理７０をリセットするのに使
用される「１１」ビット・フレーミング信号が検出され
る。Ｌ１クロックおよびＬ１ラッチによって、ｂ１ｂ２
コード化パターンが生成され、Ｌ２クロックおよびＬ２
ラッチによって、ｂ３ｂ４コード化パターンが生成され
る。Ｌ１ラッチおよびＬ２ラッチからの出力は、Ｃ１か
らＣ７という符号を付けられたＡＮＤゲートに供給され
る。負入力がくさび型によって示されるこれらのＡＮＤ
ゲートによって、図２のコード・テーブルでＣ１からＣ
７としてマークされたパターンが生成される。めいめい
のＡＮＤゲートからの出力が、ＯＲゲートの組に供給さ
れ、このＯＲゲートによって、２進パターンａ１ ａ２
ａ３が生成される。クロック・イネーブル・バス上の
クロック・イネーブル・パルスを伴う２進パターンによ
って、適当なビットが２進値Ｒｅｇ７２およびバス６８
にクロッキングされる。
述べたように、デコーダは、ステータス・チャネルおよ
びクロック・チャネルから４ビット信号およびクロック
信号を受け取り、４ビットを３ビット２進パターンに変
換し、ディジタル・ビット・ストリームに変換し、この
ディジタル・ビット・ストリームがバス６８に出力され
る。デコーダには、クロック・チャネルからクロックを
受け取り、Ｌ１クロック、Ｌ２クロック、およびＣＬＫ
イネーブル・バスという符号を付けられたバス上のクロ
ックを生成する、制御論理７０が含まれる。ＡＮＤゲー
ト７４によって、フレーミングという符号を付けられた
信号線に出力され、制御論理７０をリセットするのに使
用される「１１」ビット・フレーミング信号が検出され
る。Ｌ１クロックおよびＬ１ラッチによって、ｂ１ｂ２
コード化パターンが生成され、Ｌ２クロックおよびＬ２
ラッチによって、ｂ３ｂ４コード化パターンが生成され
る。Ｌ１ラッチおよびＬ２ラッチからの出力は、Ｃ１か
らＣ７という符号を付けられたＡＮＤゲートに供給され
る。負入力がくさび型によって示されるこれらのＡＮＤ
ゲートによって、図２のコード・テーブルでＣ１からＣ
７としてマークされたパターンが生成される。めいめい
のＡＮＤゲートからの出力が、ＯＲゲートの組に供給さ
れ、このＯＲゲートによって、２進パターンａ１ ａ２
ａ３が生成される。クロック・イネーブル・バス上の
クロック・イネーブル・パルスを伴う２進パターンによ
って、適当なビットが２進値Ｒｅｇ７２およびバス６８
にクロッキングされる。
【００２６】図８に、本発明の教示によるさまざまなイ
ンターフェースのグラフ表現を示す。図８（Ａ）に、ソ
ース・ステーションで生成され、データと共に送信され
るクロックを示す。図８（Ｂ）に、本発明の教示に従っ
てデータを送信する、ＣＨ１、ＣＨ２、およびＣＨ３と
いう符号を付けられたチャネルを示す。この実施形態で
は３つのチャネルが図示されているが、本発明が、設計
者によって選択される任意の数をｎとして、ｎ個のチャ
ネルを含むことが意図されていることに留意されたい。
ｎ個のチャネルを同時に稼動させることによって、比較
的広い帯域幅の伝送システムがもたらされる。
ンターフェースのグラフ表現を示す。図８（Ａ）に、ソ
ース・ステーションで生成され、データと共に送信され
るクロックを示す。図８（Ｂ）に、本発明の教示に従っ
てデータを送信する、ＣＨ１、ＣＨ２、およびＣＨ３と
いう符号を付けられたチャネルを示す。この実施形態で
は３つのチャネルが図示されているが、本発明が、設計
者によって選択される任意の数をｎとして、ｎ個のチャ
ネルを含むことが意図されていることに留意されたい。
ｎ個のチャネルを同時に稼動させることによって、比較
的広い帯域幅の伝送システムがもたらされる。
【００２７】さらに図８（Ｂ）を参照すると、チャネル
上のフレーミング・パターンは、「１１」コーディング
・パターンＡＢである。このフレーミング・パターン
は、上で述べ、標準規格で使用されるものと同一であ
る。例を使用して、このビットが、この例で図示された
３つのチャネルにまたがって拡散または分配される形を
説明する。伝送されるデータは、２進値という符号を付
けられた２４ビット２進数である。２進値は、３ビット
・パターン０００、０１１、００１などに区分される。
３つの２進値のそれぞれの英数字表現を、図８（Ｂ）の
それぞれの上に示す。たとえば、ａ１ａ２ａ３が、００
０値に関連し、ａ１ａ２ａ３が、０１１値に関連するな
どである。３ビット２進値は、その後、４ｂパターンに
変換され、この４ｂパターンが、チャネルにまたがって
拡散され、シンクに送信される。３ビット２進値を４ビ
ットに変換する際に、０００パターンが００００パター
ンに変換され、０１１が０１００パターンに変換され、
００１パターンが、０００１パターンに変換され、以下
同様である。２進３ビット・パターンと同様に、４ビッ
ト・パターンのそれぞれに関連する英数字表現は、ｂ１
ｂ２ｂ３ｂ４である。
上のフレーミング・パターンは、「１１」コーディング
・パターンＡＢである。このフレーミング・パターン
は、上で述べ、標準規格で使用されるものと同一であ
る。例を使用して、このビットが、この例で図示された
３つのチャネルにまたがって拡散または分配される形を
説明する。伝送されるデータは、２進値という符号を付
けられた２４ビット２進数である。２進値は、３ビット
・パターン０００、０１１、００１などに区分される。
３つの２進値のそれぞれの英数字表現を、図８（Ｂ）の
それぞれの上に示す。たとえば、ａ１ａ２ａ３が、００
０値に関連し、ａ１ａ２ａ３が、０１１値に関連するな
どである。３ビット２進値は、その後、４ｂパターンに
変換され、この４ｂパターンが、チャネルにまたがって
拡散され、シンクに送信される。３ビット２進値を４ビ
ットに変換する際に、０００パターンが００００パター
ンに変換され、０１１が０１００パターンに変換され、
００１パターンが、０００１パターンに変換され、以下
同様である。２進３ビット・パターンと同様に、４ビッ
ト・パターンのそれぞれに関連する英数字表現は、ｂ１
ｂ２ｂ３ｂ４である。
【００２８】さらに図８を参照すると、送信される４ビ
ット・パターンから括弧を指す矢印は、４ビット・パタ
ーンからのビットの対が拡散されるチャネルを示す。そ
の結果、フレーミング・ビット１１が、チャネル１のビ
ット位置Ａ１およびＢ１に配置される。本発明の教示に
よれば、フレーミング・パターンの後に分配される最初
の４ビット・パターンは、フレーミング・パターンが配
置されるのと同一のチャネル１に置くことができない。
伝送される最初の４ビット・パターンは、チャネル１以
外のチャネルに置かれる。その結果、フレーミング・パ
ターン１１に続いて伝送される最初の４ビット・パター
ン００００は、それぞれチャネル２およびチャネル３に
置かれ、フレーミング・パターン１１をゲーティングす
るのと同一のクロック・サイクルにゲーティングされ
る。具体的に言うと、最初の対００が、チャネル２のビ
ットＡ２およびビットＢ２にｂ１ｂ２として置かれる。
同様に、ビット００の第２の対（ｂ３ｂ４）が、それぞ
れチャネル３のビット位置Ａ３およびビット位置Ｂ３に
置かれる。同一のクロック・サイクルが、それぞれチャ
ネル１のフレーミング・ビットと、チャネル２およびチ
ャネル３の最初の４ビット・パターン００００のゲーテ
ィングに使用されることに留意されたい。その後、残り
の４ビット・パターンが、次のフレーミング・パターン
「１１」がチャネル３に置かれるまで、ラウンド・ロビ
ン式にチャネルＣＨ１、ＣＨ２、およびＣＨ３に拡散さ
れる。具体的に言うと、次の４ビット・パターン１００
１が、それぞれチャネル１およびチャネル２に拡散され
る。具体的に言うと、４ビット・パターンの０１が、チ
ャネル１に置かれ、４ビット・パターンの第２対である
１０が、チャネル２に置かれる。１０および０１を囲う
括弧と１００１の４ビット・パターンからの矢印によっ
て、４ビット・パターンが、それぞれチャネル１および
チャネル２に拡散されることが示される。類似する形
で、矢印および括弧によって、フレーミング・パターン
１１がチャネル３に置かれるまで、４ビット・パターン
の連続する１つが拡散される位置が示される。フレーム
１００１の最後の４ビット・パターンが、それぞれチャ
ネル１およびチャネル２に置かれ、同一のクロック・サ
イクルによって、これらと、フレームの終りを示す１１
パターンがゲーティングされる。フレームの終りに続く
最初の４ビット・パターンｂ１ｂ２ｂ３ｂ４が、チャネ
ル２およびチャネル１に置かれる。
ット・パターンから括弧を指す矢印は、４ビット・パタ
ーンからのビットの対が拡散されるチャネルを示す。そ
の結果、フレーミング・ビット１１が、チャネル１のビ
ット位置Ａ１およびＢ１に配置される。本発明の教示に
よれば、フレーミング・パターンの後に分配される最初
の４ビット・パターンは、フレーミング・パターンが配
置されるのと同一のチャネル１に置くことができない。
伝送される最初の４ビット・パターンは、チャネル１以
外のチャネルに置かれる。その結果、フレーミング・パ
ターン１１に続いて伝送される最初の４ビット・パター
ン００００は、それぞれチャネル２およびチャネル３に
置かれ、フレーミング・パターン１１をゲーティングす
るのと同一のクロック・サイクルにゲーティングされ
る。具体的に言うと、最初の対００が、チャネル２のビ
ットＡ２およびビットＢ２にｂ１ｂ２として置かれる。
同様に、ビット００の第２の対（ｂ３ｂ４）が、それぞ
れチャネル３のビット位置Ａ３およびビット位置Ｂ３に
置かれる。同一のクロック・サイクルが、それぞれチャ
ネル１のフレーミング・ビットと、チャネル２およびチ
ャネル３の最初の４ビット・パターン００００のゲーテ
ィングに使用されることに留意されたい。その後、残り
の４ビット・パターンが、次のフレーミング・パターン
「１１」がチャネル３に置かれるまで、ラウンド・ロビ
ン式にチャネルＣＨ１、ＣＨ２、およびＣＨ３に拡散さ
れる。具体的に言うと、次の４ビット・パターン１００
１が、それぞれチャネル１およびチャネル２に拡散され
る。具体的に言うと、４ビット・パターンの０１が、チ
ャネル１に置かれ、４ビット・パターンの第２対である
１０が、チャネル２に置かれる。１０および０１を囲う
括弧と１００１の４ビット・パターンからの矢印によっ
て、４ビット・パターンが、それぞれチャネル１および
チャネル２に拡散されることが示される。類似する形
で、矢印および括弧によって、フレーミング・パターン
１１がチャネル３に置かれるまで、４ビット・パターン
の連続する１つが拡散される位置が示される。フレーム
１００１の最後の４ビット・パターンが、それぞれチャ
ネル１およびチャネル２に置かれ、同一のクロック・サ
イクルによって、これらと、フレームの終りを示す１１
パターンがゲーティングされる。フレームの終りに続く
最初の４ビット・パターンｂ１ｂ２ｂ３ｂ４が、チャネ
ル２およびチャネル１に置かれる。
【００２９】図８（Ｃ）に、２進パターンａ１ａ２ａ３
とそれに対応する４ビット・コード化パターンｂ１ｂ２
ｂ３ｂ４を含むコード・テーブルを示す。上で述べたよ
うに、コード化パターンの一部は、４ビット・パターン
のあるビット位置でフレーミング・パターンを示すの
で、適格でないパターンである。これらは、不適格とさ
れ、使用することができず、コード・テーブルに示され
ていない。エンコードという符号を付けられた矢印は、
２進３ビット・パターンが４ビット２進パターンにエン
コードされることを示し、この４ビット２進パターン
が、拡散され、同時に稼動するチャネルで伝送される。
デコードという符号を付けられた矢印は、４ビット２進
パターンがチャネルから受け取られ、３ビット２進パタ
ーンにデコードされることを示す。Ｃ０からＣ７は、デ
コーダの第１ステージで使用される中間のデコードされ
たビット値を表し、Ｃ１からＣ７は、図７および図１０
に示された７つのＡＮＤゲートによって生成される。Ｃ
０が使用されないことに留意されたい。
とそれに対応する４ビット・コード化パターンｂ１ｂ２
ｂ３ｂ４を含むコード・テーブルを示す。上で述べたよ
うに、コード化パターンの一部は、４ビット・パターン
のあるビット位置でフレーミング・パターンを示すの
で、適格でないパターンである。これらは、不適格とさ
れ、使用することができず、コード・テーブルに示され
ていない。エンコードという符号を付けられた矢印は、
２進３ビット・パターンが４ビット２進パターンにエン
コードされることを示し、この４ビット２進パターン
が、拡散され、同時に稼動するチャネルで伝送される。
デコードという符号を付けられた矢印は、４ビット２進
パターンがチャネルから受け取られ、３ビット２進パタ
ーンにデコードされることを示す。Ｃ０からＣ７は、デ
コーダの第１ステージで使用される中間のデコードされ
たビット値を表し、Ｃ１からＣ７は、図７および図１０
に示された７つのＡＮＤゲートによって生成される。Ｃ
０が使用されないことに留意されたい。
【００３０】図９に、ビットをエンコードし、並列に動
作するようにされた３つの伝送チャネルを介して拡散す
るのに使用されるエンコーダを示す。エンコーダには、
バス１００からビットを受け取る２進値レジスタ（ｒｅ
ｇ）９８が含まれる。図８（Ｂ）に示された例に関し
て、２進値は、バス１００で受け取られ、２進値ｒｅｇ
９８内の位置に供給される。区分論理８０が、２進値ｒ
ｅｇ９８に結合され、ディジタル・ストリームを３ビッ
ト・パターンａ１、ａ２、およびａ３に区分する。この
実施形態では、区分論理８０に、３つのマルチプレクサ
が含まれ、このマルチプレクサのそれぞれが、８ビット
を受け取り、制御論理８６からの２進パターン制御信号
によって駆動されて、ａ１ａ２ａ３パターンを生成す
る。パターン生成論理８２が、３ビット・パターンを受
け取り、そのそれぞれを４ビット・パターンｂ１、ｂ
２、ｂ３、およびｂ４に変換する。本発明の実施形態で
は、パターン生成論理８２に、ｂ１を生成する１つのＡ
ＮＤゲートと、それぞれが他の４ビット・パターンｂ
２、ｂ３、およびｂ４の１つを生成する複数の２ウェイ
ＡＮＤ／ＯＲゲートが含まれる。ｂ１、ｂ２、ｂ３、お
よびｂ４信号は、分配論理８４に供給され、この分配論
理８４の機能は、各４ビット・パターンを適当な伝送チ
ャネル上に拡散または分配することである。図８（Ｂ）
に示された例では、３つのチャネルがあり、図９の論理
は、４ビットを３つのチャネルに拡散する。図示の例で
は、分配論理８４が、制御論理８６からの制御信号によ
って駆動される２つのマルチプレクサからなり、これら
のマルチプレクサが、６つのＯＲゲートに供給される信
号を生成し、これらのＯＲゲートの出力が、３つのラッ
チに供給される。マルチプレクサ、ＯＲゲート、および
ラッチの第１の組Ｌ１、Ｌ２、およびＬ３は、低速クロ
ックという符号を付けられた外部クロックより３倍速い
速度でクロッキングされる。ラッチＬ１、Ｌ２、および
Ｌ３からの出力が、３つのラッチＬ４、Ｌ５、およびＬ
６に供給される。これらのラッチは、低速クロックを用
いてクロッキングされ、チャネルで伝送されるデータを
供給する。低速クロックは、図８（Ａ）に示されたクロ
ックと同等である。制御論理８６は、システム・クロッ
クを受け取り、図９のめいめいの回路のゲーティングに
使用される制御信号を生成する。制御論理８６の詳細
は、図８（Ｂ）に関して述べた本発明の要件を知る当業
者の技量の範囲内である。
作するようにされた３つの伝送チャネルを介して拡散す
るのに使用されるエンコーダを示す。エンコーダには、
バス１００からビットを受け取る２進値レジスタ（ｒｅ
ｇ）９８が含まれる。図８（Ｂ）に示された例に関し
て、２進値は、バス１００で受け取られ、２進値ｒｅｇ
９８内の位置に供給される。区分論理８０が、２進値ｒ
ｅｇ９８に結合され、ディジタル・ストリームを３ビッ
ト・パターンａ１、ａ２、およびａ３に区分する。この
実施形態では、区分論理８０に、３つのマルチプレクサ
が含まれ、このマルチプレクサのそれぞれが、８ビット
を受け取り、制御論理８６からの２進パターン制御信号
によって駆動されて、ａ１ａ２ａ３パターンを生成す
る。パターン生成論理８２が、３ビット・パターンを受
け取り、そのそれぞれを４ビット・パターンｂ１、ｂ
２、ｂ３、およびｂ４に変換する。本発明の実施形態で
は、パターン生成論理８２に、ｂ１を生成する１つのＡ
ＮＤゲートと、それぞれが他の４ビット・パターンｂ
２、ｂ３、およびｂ４の１つを生成する複数の２ウェイ
ＡＮＤ／ＯＲゲートが含まれる。ｂ１、ｂ２、ｂ３、お
よびｂ４信号は、分配論理８４に供給され、この分配論
理８４の機能は、各４ビット・パターンを適当な伝送チ
ャネル上に拡散または分配することである。図８（Ｂ）
に示された例では、３つのチャネルがあり、図９の論理
は、４ビットを３つのチャネルに拡散する。図示の例で
は、分配論理８４が、制御論理８６からの制御信号によ
って駆動される２つのマルチプレクサからなり、これら
のマルチプレクサが、６つのＯＲゲートに供給される信
号を生成し、これらのＯＲゲートの出力が、３つのラッ
チに供給される。マルチプレクサ、ＯＲゲート、および
ラッチの第１の組Ｌ１、Ｌ２、およびＬ３は、低速クロ
ックという符号を付けられた外部クロックより３倍速い
速度でクロッキングされる。ラッチＬ１、Ｌ２、および
Ｌ３からの出力が、３つのラッチＬ４、Ｌ５、およびＬ
６に供給される。これらのラッチは、低速クロックを用
いてクロッキングされ、チャネルで伝送されるデータを
供給する。低速クロックは、図８（Ａ）に示されたクロ
ックと同等である。制御論理８６は、システム・クロッ
クを受け取り、図９のめいめいの回路のゲーティングに
使用される制御信号を生成する。制御論理８６の詳細
は、図８（Ｂ）に関して述べた本発明の要件を知る当業
者の技量の範囲内である。
【００３１】図１０に、めいめいのチャネルから４ビッ
ト・パターンを受け取り、図９のエンコーダに最初に供
給されたものに類似する直列ビット・ストリームをバス
９６上で生成するデコーダ構造を示す。デコーダには、
めいめいのチャネルからフレーミング・パターンを受け
取り、生成するフレーミング・パターン取込回路８８が
含まれる。この例では、フレーミング・パターン取込回
路８８に、複数のＡＮＤゲートが含まれ、これらのＡＮ
Ｄゲートのそれぞれが、チャネルの１つから入力信号の
対を受け取る。フレーミング・パターン取込回路８８か
らの出力フレーミング・パターンは、制御論理９４に供
給される。データと共に伝送されるクロックも、制御論
理９４に供給される。めいめいのチャネルで伝送される
４ビット・パターンｂ１ｂ２ｂ３ｂ４が、ビット・パタ
ーン取込回路９０によって受け取られる。好ましい実施
形態では、ビット・パターン取込回路９０に、ラッチＬ
１およびラッチＬ２に結合された複数のマルチプレクサ
が含まれる。ラッチＬ１からの出力は、ｂ１ｂ２ビット
を供給し、ラッチＬ２からの出力は、ｂ３ｂ４ビットを
供給する。ｂ１ｂ２ｂ３ｂ４パターンが、パターン変換
論理９２に供給され、このパターン変換論理９２が、３
ビットａ１、ａ２、およびａ３を生成する。本発明の好
ましい実施形態では、パターン変換論理９２に、３つの
ＯＲゲートに結合された複数のＡＮＤゲートが含まれ、
このＯＲゲートが、ａ１、ａ２、およびａ３を出力す
る。３ビット・パターンａ１ａ２ａ３が、２進値レジス
タに供給され、この２進値レジスタから、２進データ・
ストリームがバス９６に出力される。制御論理９４によ
って生成される、クロック・イネーブル・バスからのク
ロック・パルスによって、２進値レジスタの適当なビッ
トが、バス９６にゲーティングされる。
ト・パターンを受け取り、図９のエンコーダに最初に供
給されたものに類似する直列ビット・ストリームをバス
９６上で生成するデコーダ構造を示す。デコーダには、
めいめいのチャネルからフレーミング・パターンを受け
取り、生成するフレーミング・パターン取込回路８８が
含まれる。この例では、フレーミング・パターン取込回
路８８に、複数のＡＮＤゲートが含まれ、これらのＡＮ
Ｄゲートのそれぞれが、チャネルの１つから入力信号の
対を受け取る。フレーミング・パターン取込回路８８か
らの出力フレーミング・パターンは、制御論理９４に供
給される。データと共に伝送されるクロックも、制御論
理９４に供給される。めいめいのチャネルで伝送される
４ビット・パターンｂ１ｂ２ｂ３ｂ４が、ビット・パタ
ーン取込回路９０によって受け取られる。好ましい実施
形態では、ビット・パターン取込回路９０に、ラッチＬ
１およびラッチＬ２に結合された複数のマルチプレクサ
が含まれる。ラッチＬ１からの出力は、ｂ１ｂ２ビット
を供給し、ラッチＬ２からの出力は、ｂ３ｂ４ビットを
供給する。ｂ１ｂ２ｂ３ｂ４パターンが、パターン変換
論理９２に供給され、このパターン変換論理９２が、３
ビットａ１、ａ２、およびａ３を生成する。本発明の好
ましい実施形態では、パターン変換論理９２に、３つの
ＯＲゲートに結合された複数のＡＮＤゲートが含まれ、
このＯＲゲートが、ａ１、ａ２、およびａ３を出力す
る。３ビット・パターンａ１ａ２ａ３が、２進値レジス
タに供給され、この２進値レジスタから、２進データ・
ストリームがバス９６に出力される。制御論理９４によ
って生成される、クロック・イネーブル・バスからのク
ロック・パルスによって、２進値レジスタの適当なビッ
トが、バス９６にゲーティングされる。
【００３２】２ビット・チャネルなどの相対的に狭いチ
ャネル上でのデータ伝送の効率を高めるコーディング方
法およびスケーラブル・インターフェース・システムが
提供される。本発明を、図示の実施形態に従って説明し
てきたが、実施形態に対する変形形態がありえること
と、これらの変形形態が本発明の趣旨および範囲に含ま
れることを、当業者は容易に理解するであろう。したが
って、請求項の趣旨および範囲から逸脱せずに、当業者
が多数の修正を行うことができる。
ャネル上でのデータ伝送の効率を高めるコーディング方
法およびスケーラブル・インターフェース・システムが
提供される。本発明を、図示の実施形態に従って説明し
てきたが、実施形態に対する変形形態がありえること
と、これらの変形形態が本発明の趣旨および範囲に含ま
れることを、当業者は容易に理解するであろう。したが
って、請求項の趣旨および範囲から逸脱せずに、当業者
が多数の修正を行うことができる。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）システムであって、ｎ個の伝送チャ
ネルであって、ｎが１より大きい、ｎ個の伝送チャネル
と、前記ｎ個の別々のチャネル上で伝送されるデータを
コード化するエンコーダであって、前記エンコーダが、
ビット・ストリームを３ビット・パターンのグループに
区分する第１回路を含む、エンコーダと、３ビット・パ
ターンのグループごとに４ビット・パターンを生成する
第２回路と、伝送のために、各４ビット・パターンの対
のビットを前記ｎ個の別々のチャネルの異なる１つに分
配する第３回路とを含むシステム。 （２）さらに、インターフェース内の異なるチャネルか
ら４ビットのグループを受け取り、４ビットの前記グル
ープを直列ビット・ストリームに変換するデコーダを含
み、前記デコーダが、４ビットの各グループを３ビット
の対応するグループに変換する第４回路と、３ビットの
各グループを前記直列ビット・ストリームに変換する第
５回路とを含む、上記（１）に記載のシステム。 （３）同一の４ビット・パターンのビットの対を前記ｎ
個のチャネルの異なる１つにゲーティングするクロック
を含む、上記（１）に記載のシステム。 （４）隣接するクロック・サイクルが、同一の４ビット
・パターンからのビットの対を前記ｎ個のチャネルの異
なる１つにゲーティングする、上記（３）に記載のシス
テム。 （５）システムであって、ソース・デバイスと、シンク
・デバイスと、ソース・デバイスをシンク・デバイスに
相互接続する第１インターフェースとを含み、前記第１
インターフェースが、ｎ個の伝送チャネルであって、ｎ
が、１より大きい、ｎ個の伝送チャネルと、伝送される
各４ビット・パターンからのビットの対を前記ｎ個のチ
ャネルの異なる１つに拡散するエンコーダとを含む、シ
ステム。 （６）さらに、クロック信号を搬送するクロック・チャ
ネルを含み、前記クロック上の隣接するクロック・サイ
クルが、インターフェース内の異なる伝送チャネルでト
ランスポートされつつある４ビット・パターンの対のビ
ットに対応する、上記（５）に記載のシステム。 （７）さらに、前記ソース・デバイスを前記シンク・デ
バイスに相互接続する第２インターフェースを含み、前
記第２インターフェースが、ｍ個の伝送チャネルであっ
て、ｍ＞１である、ｍ個の伝送チャネルと、前記ｍ個の
伝送チャネルから４ビット・パターンのグループを収集
し、４ビット・パターンの前記グループを情報の直列ス
トリームに変換するデコーダとを含む、上記（６）に記
載のシステム。 （８）ｍ＝ｎ＝３である、上記（７）に記載のシステ
ム。 （９）データを伝送する方法であって、（ａ）ｎ個の伝
送チャネルを設ける動作であって、ｎ＞１である、動作
と、（ｂ）前記チャネルによってトランスポートされる
４ビット・パターンのグループを提供する動作と、
（ｃ）４ビット・パターンの各対のビットが、前記ｎ個
の伝送チャネルの別々の１つに配置される形で、４ビッ
ト・パターンの前記グループのそれぞれを分配する動作
とを含む方法。 （１０）さらに、クロック信号を提供する動作を含み、
１つのクロック・サイクルが、異なるチャネル上のビッ
トの各対をゲーティングする、上記（９）に記載の方
法。 （１１）４ビット・パターンの前記グループが、ラウン
ド・ロビン式に前記ｎ個のチャネルに分配される、上記
（９）に記載の方法。 （１２）さらに、フレーミング・パターンの対を用い
て、前記別々のチャネル上の情報の単位の輪郭を示す動
作を含む、上記（１１）に記載の方法。 （１３）前記フレーミング・パターンのそれぞれが、
「１１」パターンを含む、上記（１２）に記載の方法。 （１４）前記「１１」フレーミング・パターンの後に分
配される最初の４ビット・パターンが、前記フレーミン
グ・パターンを搬送するもの以外の別々の伝送チャネル
に分配される、上記（１３）に記載の方法。 （１５）前記「１１」フレーミング・パターンおよび前
記最初の４ビット・パターンのゲーティングに、同一の
クロック・サイクルが使用される、上記（１４）に記載
の方法。
ネルであって、ｎが１より大きい、ｎ個の伝送チャネル
と、前記ｎ個の別々のチャネル上で伝送されるデータを
コード化するエンコーダであって、前記エンコーダが、
ビット・ストリームを３ビット・パターンのグループに
区分する第１回路を含む、エンコーダと、３ビット・パ
ターンのグループごとに４ビット・パターンを生成する
第２回路と、伝送のために、各４ビット・パターンの対
のビットを前記ｎ個の別々のチャネルの異なる１つに分
配する第３回路とを含むシステム。 （２）さらに、インターフェース内の異なるチャネルか
ら４ビットのグループを受け取り、４ビットの前記グル
ープを直列ビット・ストリームに変換するデコーダを含
み、前記デコーダが、４ビットの各グループを３ビット
の対応するグループに変換する第４回路と、３ビットの
各グループを前記直列ビット・ストリームに変換する第
５回路とを含む、上記（１）に記載のシステム。 （３）同一の４ビット・パターンのビットの対を前記ｎ
個のチャネルの異なる１つにゲーティングするクロック
を含む、上記（１）に記載のシステム。 （４）隣接するクロック・サイクルが、同一の４ビット
・パターンからのビットの対を前記ｎ個のチャネルの異
なる１つにゲーティングする、上記（３）に記載のシス
テム。 （５）システムであって、ソース・デバイスと、シンク
・デバイスと、ソース・デバイスをシンク・デバイスに
相互接続する第１インターフェースとを含み、前記第１
インターフェースが、ｎ個の伝送チャネルであって、ｎ
が、１より大きい、ｎ個の伝送チャネルと、伝送される
各４ビット・パターンからのビットの対を前記ｎ個のチ
ャネルの異なる１つに拡散するエンコーダとを含む、シ
ステム。 （６）さらに、クロック信号を搬送するクロック・チャ
ネルを含み、前記クロック上の隣接するクロック・サイ
クルが、インターフェース内の異なる伝送チャネルでト
ランスポートされつつある４ビット・パターンの対のビ
ットに対応する、上記（５）に記載のシステム。 （７）さらに、前記ソース・デバイスを前記シンク・デ
バイスに相互接続する第２インターフェースを含み、前
記第２インターフェースが、ｍ個の伝送チャネルであっ
て、ｍ＞１である、ｍ個の伝送チャネルと、前記ｍ個の
伝送チャネルから４ビット・パターンのグループを収集
し、４ビット・パターンの前記グループを情報の直列ス
トリームに変換するデコーダとを含む、上記（６）に記
載のシステム。 （８）ｍ＝ｎ＝３である、上記（７）に記載のシステ
ム。 （９）データを伝送する方法であって、（ａ）ｎ個の伝
送チャネルを設ける動作であって、ｎ＞１である、動作
と、（ｂ）前記チャネルによってトランスポートされる
４ビット・パターンのグループを提供する動作と、
（ｃ）４ビット・パターンの各対のビットが、前記ｎ個
の伝送チャネルの別々の１つに配置される形で、４ビッ
ト・パターンの前記グループのそれぞれを分配する動作
とを含む方法。 （１０）さらに、クロック信号を提供する動作を含み、
１つのクロック・サイクルが、異なるチャネル上のビッ
トの各対をゲーティングする、上記（９）に記載の方
法。 （１１）４ビット・パターンの前記グループが、ラウン
ド・ロビン式に前記ｎ個のチャネルに分配される、上記
（９）に記載の方法。 （１２）さらに、フレーミング・パターンの対を用い
て、前記別々のチャネル上の情報の単位の輪郭を示す動
作を含む、上記（１１）に記載の方法。 （１３）前記フレーミング・パターンのそれぞれが、
「１１」パターンを含む、上記（１２）に記載の方法。 （１４）前記「１１」フレーミング・パターンの後に分
配される最初の４ビット・パターンが、前記フレーミン
グ・パターンを搬送するもの以外の別々の伝送チャネル
に分配される、上記（１３）に記載の方法。 （１５）前記「１１」フレーミング・パターンおよび前
記最初の４ビット・パターンのゲーティングに、同一の
クロック・サイクルが使用される、上記（１４）に記載
の方法。
【図１】ＰＨＹデバイスをリンク層デバイスに結合する
ＳＰＩ−４インターフェースを示すブロック図である。
ＳＰＩ−４インターフェースを示すブロック図である。
【図２】本発明の教示によるコード化方式のグラフ表現
を示す図である。
を示す図である。
【図３】本発明の教示を含むシステムのブロック図であ
る。
る。
【図４】制御点サブシステムのブロック図である。
【図５】本発明の教示を含むネットワーク・プロセッサ
のブロック図である。
のブロック図である。
【図６】単一のチャネルと共に使用されるエンコーダの
論理回路配置である。
論理回路配置である。
【図７】単一のチャネルと共に使用されるデコーダの論
理回路配置である。
理回路配置である。
【図８】本発明の教示によるスケーラブル・インターフ
ェースのグラフ表現を示す図である。
ェースのグラフ表現を示す図である。
【図９】スケーラブル・インターフェースのエンコーダ
の回路／論理図である。
の回路／論理図である。
【図１０】スケーラブル・インターフェースのデコーダ
の回路／論理図である。
の回路／論理図である。
３０ 送信データ・バス
３２ フロー制御入ステータス・チャネル
３４ フロー制御入クロック・チャネル
３５ 受信データ・バス
３６ フロー制御出ステータス・チャネル
３８ フロー制御出タイミング・チャネル
４０ 入力バス
４２ ２ビット・バス・デコーダ
４４ 送信フロー制御
４６ 受信フロー制御
４８ エンコーダ
５２ 受信データ・フロー
５４ 送信データ・フロー
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジーン・ルイス・カルビナック
アメリカ合衆国27511 ノースカロライナ
州キャリー スプリング・ハロー・レーン
112
(72)発明者 ジェフリー・ジェームズ・リンチ
アメリカ合衆国27502 ノースカロライナ
州アペックス パーラメント・プレース
1002
(72)発明者 ファブリス・ジャン・ヴェルプランケン
フランス06610 ラ・ゴードゥ ルート・
ド・カーニュ 9152
Claims (15)
- 【請求項１】システムであって、 ｎ個の伝送チャネルであって、ｎが１より大きい、ｎ個
の伝送チャネルと、 前記ｎ個の別々のチャネル上で伝送されるデータをコー
ド化するエンコーダであって、前記エンコーダが、ビッ
ト・ストリームを３ビット・パターンのグループに区分
する第１回路を含む、エンコーダと、 ３ビット・パターンのグループごとに４ビット・パター
ンを生成する第２回路と、 伝送のために、各４ビット・パターンの対のビットを前
記ｎ個の別々のチャネルの異なる１つに分配する第３回
路とを含むシステム。 - 【請求項２】さらに、インターフェース内の異なるチャ
ネルから４ビットのグループを受け取り、４ビットの前
記グループを直列ビット・ストリームに変換するデコー
ダを含み、前記デコーダが、 ４ビットの各グループを３ビットの対応するグループに
変換する第４回路と、 ３ビットの各グループを前記直列ビット・ストリームに
変換する第５回路とを含む、請求項１に記載のシステ
ム。 - 【請求項３】同一の４ビット・パターンのビットの対を
前記ｎ個のチャネルの異なる１つにゲーティングするク
ロックを含む、請求項１に記載のシステム。 - 【請求項４】隣接するクロック・サイクルが、同一の４
ビット・パターンからのビットの対を前記ｎ個のチャネ
ルの異なる１つにゲーティングする、請求項３に記載の
システム。 - 【請求項５】システムであって、 ソース・デバイスと、 シンク・デバイスと、 ソース・デバイスをシンク・デバイスに相互接続する第
１インターフェースとを含み、前記第１インターフェー
スが、 ｎ個の伝送チャネルであって、ｎが、１より大きい、ｎ
個の伝送チャネルと、伝送される各４ビット・パターン
からのビットの対を前記ｎ個のチャネルの異なる１つに
拡散するエンコーダとを含む、システム。 - 【請求項６】さらに、クロック信号を搬送するクロック
・チャネルを含み、前記クロック上の隣接するクロック
・サイクルが、インターフェース内の異なる伝送チャネ
ルでトランスポートされつつある４ビット・パターンの
対のビットに対応する、請求項５に記載のシステム。 - 【請求項７】さらに、前記ソース・デバイスを前記シン
ク・デバイスに相互接続する第２インターフェースを含
み、前記第２インターフェースが、 ｍ個の伝送チャネルであって、ｍ＞１である、ｍ個の伝
送チャネルと、 前記ｍ個の伝送チャネルから４ビット・パターンのグル
ープを収集し、４ビット・パターンの前記グループを情
報の直列ストリームに変換するデコーダとを含む、請求
項６に記載のシステム。 - 【請求項８】ｍ＝ｎ＝３である、請求項７に記載のシス
テム。 - 【請求項９】データを伝送する方法であって、 （ａ）ｎ個の伝送チャネルを設ける動作であって、ｎ＞
１である、動作と、 （ｂ）前記チャネルによってトランスポートされる４ビ
ット・パターンのグループを提供する動作と、 （ｃ）４ビット・パターンの各対のビットが、前記ｎ個
の伝送チャネルの別々の１つに配置される形で、４ビッ
ト・パターンの前記グループのそれぞれを分配する動作
とを含む方法。 - 【請求項１０】さらに、クロック信号を提供する動作を
含み、１つのクロック・サイクルが、異なるチャネル上
のビットの各対をゲーティングする、請求項９に記載の
方法。 - 【請求項１１】４ビット・パターンの前記グループが、
ラウンド・ロビン式に前記ｎ個のチャネルに分配され
る、請求項９に記載の方法。 - 【請求項１２】さらに、フレーミング・パターンの対を
用いて、前記別々のチャネル上の情報の単位の輪郭を示
す動作を含む、請求項１１に記載の方法。 - 【請求項１３】前記フレーミング・パターンのそれぞれ
が、「１１」パターンを含む、請求項１２に記載の方
法。 - 【請求項１４】前記「１１」フレーミング・パターンの
後に分配される最初の４ビット・パターンが、前記フレ
ーミング・パターンを搬送するもの以外の別々の伝送チ
ャネルに分配される、請求項１３に記載の方法。 - 【請求項１５】前記「１１」フレーミング・パターンお
よび前記最初の４ビット・パターンのゲーティングに、
同一のクロック・サイクルが使用される、請求項１４に
記載の方法。
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