CN112350800B - 数据处理方法、装置和系统 - Google Patents

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Abstract

一种处理数据的方法和装置，该方法包括：第一分发电路向FEC编码器1至FEC编码器N轮询分发第一比特流，经FEC编码器1至FEC编码器N编码输出的数字信号1至数字信号N分别与PAM电路输入信号的最低有效位至最高有效位一一对应，其中，FEC编码器X的编码增益GX大于FEC编码器Y的编码增益GY，1≦X<Y≦N，N≧2，X,Y,N均为整数。本申请实施例提供的方法，可以针对不同的误码率链路提供不同的FEC编码增益，满足高速以太网长距离传送数据对高增益的要求，同时减少了FEC对物理层资源的占用。

Description

数据处理方法、装置和系统
本申请是向中国知识产权局提交的申请日为2016年5月11日、申请号为201680034664.7、发明名称为“数据处理方法、装置和系统”的申请的分案申请。
技术领域
本申请涉及通信技术领域，尤其涉及一种数据处理方法、装置和系统。
背景技术
随着技术发展，以太网的速率从10兆比特/秒(megabit/s)、100megabit/s、1吉比特/秒(gigabit/s)、10gigabit/s发展到40gigabit/s和100gigabit/s。随着互联网协议(Internet Protocol，IP)视频和云计算的快速发展，业务流量每年增长50％-80％。这驱动着以太网向更高速率演进。速率大于100gigabit/s的以太网(本申请中统称为下一代以太网)的速率可能为400gigabit/s、1太比特/秒(terabit/s)或者1.6terabit/s。
随着以太网接口的速率的提升，单通道的带宽很难大于100gigabit/s。为了使得以太网接口的带宽超过100gigabit/s，多通道成为可选的方式。提升单通道的传输速率，会引入传输损耗的现象，导致在数据传输时出现误码。因此，对于下一代以太网接口而言，为了使得接收电路能够纠正数据传输过程中出现的错误，引入前向纠错(Forward ErrorCorrection，FEC)机制。
在现有的40gigabit/s以太网接口和100gigabit/s以太网接口的物理层架构中，为了纠正长距离传输时引入的错误，采用高增益的FEC机制。但是高增益的FEC机制增加了以太网接口的物理层的资源。
发明内容
为了降低对物理层的资源的占用，本申请实施例提供了一种数据处理方法、数据处理装置和数据处理系统。
本申请实施例提供的技术方案如下：
第一方面，本申请提供了一种数据处理方法，该方法由以太网接口中的发送电路执行，所述发送电路包括FEC编码电路，第一分发电路以及数据处理电路，所述方法包括：
所述FEC编码电路通过对第一比特流进行FEC编码，得到第二比特流；
所述第一分发电路向N个通道轮询分发所述第二比特流，所述N个通道分别表示为通道1至通道N，所述第二比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N分别通过通道1至通道N传输至所述数据处理电路的N个子电路，所述N个子电路分别表示为子电路1至子电路N，数字信号1至数字信号N与通道1至通道N一一对应，通道1至通道N与子电路1至子电路N一一对应，所述N个子电路中的L个子电路是L个FEC编码电路，所述N个子电路中W个子电路是W个延时器，所述L个子电路和所述W个子电路之间没有交集；
子电路1至子电路N分别对数字信号1至数字信号N进行处理，得到处理后的N个数字信号，所述处理后的N个数字信号分别表示为比特流1至比特流N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述L个FEC编码电路通过分别对输入的L个数字信号进行FEC编码处理，得到L个比特流，所述W个延时器通过分别对输入的W个数字信号进行延时处理，得到W个比特流，其中，子电路1至子电路N的编码增益(Coding gain)分别表示为G1至GN，子电路X的编码增益是GX,子电路Y的编码增益的GY,GX>GY,L+W＝N；L≧1；W≧0；1≦X<Y≦N；N≧2；L,W,X,Y和N均为整数；
子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N，所述PAM电路用于对比特流1至比特流N进行调制，比特流1至比特流N是所述PAM电路的输入信号，比特流1至比特流N与所述输入信号的最低有效位至最高有效位一一对应。
在本申请实施例中，具有不同编码增益的FEC编码器对应不同误码率的数字信号。其中，将高增益的FEC编码器对应高误码率的数字信号，低增益的FEC编码器对应低误码率的数字信号。使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，减少了FEC对芯片资源的占用，降低了整个系统实现的复杂度。
在一种可选的实施方式中，子电路1是FEC编码电路，G1>GN。使得对于误码率较高的数据，使用相对复杂的FEC进行纠错，而对于误码率较低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，减少了FEC对芯片资源的占用。
在一种可选的实施方式中，G1≧G2至GN-1中的每个编码增益。进一步减少FEC对芯片资源的占用，降低系统实现的复杂度。
在一种可选的实施方式中，所述发送电路还包括第一对齐标识添加电路，所述方法还包括：
所述第一分发电路向通道1至通道N轮询分发所述第一比特流之后，以及子电路1至子电路N分别对数字信号1至数字信号N进行处理之前之前，所述第一对齐标识添加电路接收数字信号1至数字信号N，所述第一对齐标识添加电路为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至对第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界；或
所述子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N之后，所述第一对齐标识添加电路接收比特流1至比特流N，所述第一对齐标识添加电路为比特流1至比特流N添加第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界。
在一种可选的实施方式中，所述发送电路还包括第二分发电路，所述PAM电路包括M个调制器，所述子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N之后，所述方法还包括：
第二分发电路接收比特流1至比特流N；
第二分发电路对比特流1至比特流N进行分发，得到N×M个比特流BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。
在本实施方式中，通过使用多个调制器对多个比特流进行调制，以满足高速率以太网对传输速率的需求。
在一种可选的实施方式中，所述发送电路还包括第二分发电路和多路复用电路，所述PAM电路包括M个调制器，所述子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N之后，所述方法还包括：
第二分发电路接收比特流1至比特流N；
所述第二分发电路对比特流1至比特流N进行分发，得到N×P个比特流AS11至ASNP，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数；
所述多路复用电路将所述N×P个比特流AS11至ASNP复用为N×M个比特流BS11至BSNM,其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述多路复用电路向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
在本实施方式中，通过采用上述多路复用电路，使得所述FEC编码电路与所述PAM电路可以分别设置在两块芯片上，使得本领域技术人员可以将所述FEC编码电路设置包括多个子电路，例如16个子电路。根据需要使用的调制器的数量，通过多路复用器完成FEC编码电路与调制器之间的数据传输，进而有利于提高电路设置的灵活性。
在一种可选的实施方式中，所述发送电路还包括第二对齐标识添加电路，所述第二分发电路向所述M个调制器发送BSi1至BSiM之后，所述方法还包括：
所述第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
在一种可选的实施方式中，所述发送电路还包括第二对齐标识添加电路，所述多路复用电路向所述M个调制器发送BSi1至BSiM之后，所述方法还包括：
所述第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
在一种可选的实施方式中，所述第二比特流包括FEC码字，所述FEC码字包括多个符号，
所述第一分发电路根据第一单元向通道P发送所述第二比特流；
所述第一分发电路根据第二单元向通道Q发送所述第二比特流；
所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量；
1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
在一种可选的实施方式中，所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。以该种方式进行分发，使得分发的数据单元为FEC码字中符号的整数倍，有利于避免发生连续错误，减少数据的误码率，提高某些场景下的FEC性能。
在一种可选的实施方式中，所述第一分发电路根据第一单元向通道P分发所述第二比特流，具体包括：
所述第一分发电路向通道P发送第一符号的第一部分，所述第一单元包括所述第一符号的第一部分；
所述方法还包括：
所述第一分发电路向通道P+1发送所述第一符号的第二部分；
所述第一符号包括所述第一部分和所述第二部分。
以该种方式进行分发，可以节省对第二比特流进行对齐操作所需的资源。
第二方面，本申请提供了一种数据处理方法，所述方法由以太网接口中的接收电路执行，所述接收电路包括处理电路、第一数据合并电路以及前向纠错FEC解码电路，所述方法包括：
所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流，所述N个子电路分别表示为子电路1至子电路N，所述N个比特流分别表示为比特流1至比特流N，比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应，子电路1至子电路N与比特流1至比特流N一一对应，所述N个子电路中的L个子电路是L个FEC解码器，所述N个子电路中的W个子电路是W个延时器，所述L个子电路与所述W个子电路之间没有交集，L+W＝N；L≧1；W≧0；N≧2；L,W和N均为整数；
子电路1至子电路N分别对比特流1至比特流N进行处理，得到数字信号1至数字信号N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述L个FEC解码器分别对输入的L个比特流进行FEC解码，得到L个数字信号，所述W个延时器通过分别对输入的W个比特流进行延时处理，得到W个数字信号，子电路1至子电路N的编码增益(Coding gain)分别表示为G1至GN，子电路X的编码增益是GX,子电路Y的编码增益的GY,GX>GY，1≦X<Y≦N，X,Y为整数；
子电路1至子电路N向第一合并电路发送数字信号1至数字信号N；
所述第一数据合并电路将数字信号1至数字信号N合并为串行的第一比特流；
所述FEC解码电路对所述第一比特流进行FEC解码，得到第二比特流。
由此使得，具有不同编码增益的FEC解码器对应不同误码率的数字信号。其中，将高增益的FEC解码器对应高误码率的数字信号，低增益的FEC解码器对应低误码率的数字信号。使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，减少了FEC对芯片资源的占用，降低了整个系统实现的复杂度。
在一种可能的实施方式中，子电路1是FEC解码器，G1>GN。使得对于误码率较高的数据，使用相对复杂的FEC进行纠错，而对于误码率较低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，减少了FEC对芯片资源的占用。
在一种可能的实施方式中，G1≧G2至GN-1中的每个编码增益。进一步减少FEC对芯片资源的占用，降低系统实现的复杂度。
在一种可能的实施方式中，所述接收电路还包括第一对齐标识识别电路，在所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
第一对齐标识识别电路识别包含在比特流1至比特流N中的第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，基于第一对齐标识1至第一对其标识N，确定比特流1至比特流N中的边界。
在一种可能的实施方式中，所述脉冲幅度解调电路包括M个解调器，所述接收电路还包括第二数据合并电路，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述第二数据合并电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二数据合并电路将BSi1至BSiM合并为所述比特流i，BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数。
在一种可能的实施方式中，所述脉冲幅度解调电路包括M个解调器，所述接收电路还包括解复用电路和第二数据合并电路，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述解复用电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，并将BS11至BSNM解复用为N×P个比特流，所述N×P个比特流分别表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
第二数据合并电路接收AS11至ASNP；以及
所述第二数据合并电路将ASi1至ASiP合并为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
在一种可能的实施方式中，所述接收电路还包括第二对齐标识识别电路，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述第二AM识别电路识别包含在BS11至BSNM中的N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
第三方面，本申请提供了一种用于以太网接口的数据处理装置，用于执行第一方面或第一方面的任一可能的实施方式中的方法。具体的，该数据处理装置包括用于执行第一方面或第一方面的任一可能的实施方式中的方法的电路。
第四方面，本申请提供了一种用于以太网接口的数据处理装置，用于执行第二方面或第二方面的任一可能的实施方式中的方法。具体的，该数据处理装置包括用于执行第二方面或第二方面的任一可能的实施方式中的方法的电路。
第五方面，本申请提供了一种数据处理方法，所述方法由以太网接口中的发送电路执行，所述发送电路包括第一分发电路和第一前向纠错FEC编码电路，所述方法包括：
所述第一分发电路向N个通道轮询分发第一比特流，所述N个通道分别表示为通道1至通道N，所述第一比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N分别通过通道1至通道N传输至所述第一FEC编码电路的N个FEC编码器，所述N个FEC编码器分别表示为FEC编码器1至FEC编码器N，数字信号1至数字信号N与通道1至通道N一一对应，通道1至通道N与FEC编码器1至FEC编码器N一一对应；FEC编码器1至FEC编码器N分别对数字信号1至数字信号N进行FEC编码，生成N个FEC码字，其中，FEC编码器X对数字信号X进行FEC编码，FEC编码器Y对数字信号Y进行FEC编码，所述N个FEC码字分别表示为F1至FN，数字信号1至数字信号N与F1至FN一一对应，FEC编码器1至FEC编码器N的编码增益分别表示为G1至GN,FEC编码器X的编码增益表示为GX,FEC编码器Y的编码增益表示为GY,GX>GY，1≦X<Y≦N，N≧2，X,Y,N均为整数；
FEC编码器1至FEC编码器N向脉冲幅度调制PAM电路发送F1至FN，所述PAM电路用于对F1至FN进行调制，F1至FN是所述PAM电路的输入信号，F1至FN与所述输入信号的最低有效位至最高有效位一一对应。
由此使得，具有不同编码增益的FEC编码器对应不同误码率的数字信号。其中，将高增益的FEC编码器对应高误码率的数字信号，低增益的FEC编码器对应低误码率的数字信号。使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，减少了FEC对芯片资源的占用，降低了整个系统实现的复杂度。
在一种可能的实施方式中，G1>GN。使得对于误码率较高的数据，使用相对复杂的FEC进行纠错，而对于误码率较低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，减少了FEC对芯片资源的占用。
在一种可能的实施方式中，G1≧G2至GN-1中的每个编码增益。进一步减少FEC对芯片资源的占用，降低系统实现的复杂度。
在一种可能的实施方式中，所述发送电路还包括第一对齐标识添加电路，所述方法还包括：
所述第一分发电路向通道1至通道N轮询分发所述第一比特流之后，以及FEC编码器1至FEC编码器N分别对数字信号1至数字信号N进行FEC编码，生成N个FEC码字之前，所述第一对齐标识添加电路分别为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N与F1至FN一一对应，第一对齐标识1至第一对齐标识N用于确定F1至FN的边界；或
FEC编码器1至FEC编码器N向PAM电路发送F1至FN之后，所述第一对齐标识添加电路接收F1至FN，分别为F1至FN添加第一对齐标识1至第一对齐标识N，第一对齐标识1至第一对齐标识N与F1至FN一一对应，第一对齐标识1至第一对齐标识N用于确定F1至FN的边界。
在一种可能的实施方式中，所述发送电路还包括第二分发电路，所述PAM电路包括M个调制器，FEC编码器1至FEC编码器N向PAM电路发送F1至FN之后，所述方法还包括：
所述第二分发电路接收F1至FN；
所述第二分发电路对F1至FN进行分发，得到N×M个比特流，所述N×M个比特流表示为BS11至BSNM，其中，Fi对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路向所述M个调制器分别发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。
通过使用多个调制器对所述N个FEC码字进行信号调制，以满足高速率以太网对传输速率的需求。
在一种可能的实施方式中，所述发送电路还包括第二分发电路和多路复用电路，所述PAM电路包括M个调制器，FEC编码器1至FEC编码器N向PAM电路发送F1至FN之后，所述方法还包括：
所述第二分发电路接收F1至FN；
所述第二分发电路对F1至FN进行分发，得到N×P个比特流，所述N×P个比特流表示为AS11至ASNP，其中，Fi对应ASi1至ASiP,i的取值是1至N中的所有整数；
所述多路复用电路将所述N×P个比特流AS11至ASNP复用为N×M个比特流，所述N×M个比特流表示为BS11至BSNM,其中，Fi对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述多路复用电路向所述M个调制器分别发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
通过采用上述多路复用电路，使得所述第一FEC编码电路与所述PAM电路可以分别设置在两块芯片上，使得本领域技术人员可以将所述第一FEC编码电路的输出设置为多路输出，例如16路输出。根据需要使用的调制器的数量，通过多路复用器完成FEC编码电路与调制器之间的数据传输，进而有利于提高电路设置的灵活性。
在一种可能的实施方式中，所述发送电路还包括第二对齐标识添加电路，所述第二分发电路向所述M个调制器分别发送BSi1至BSiM之后，所述方法还包括：
第二对齐标识接收电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，AM11至AMNM用于确定BS11至BSNM的边界。
在一种可能的实施方式中，所述发送电路还包括第二对齐标识添加电路，所述多路复用电路向所述M个调制器分别发送BSi1至BSiM之后，所述方法还包括：
第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，AM11至AMNM用于确定BS11至BSNM的边界。
在一种可能的实施方式中，所述发送电路还包括第二FEC编码电路，在所述第一分发电路向N个通道轮询分发第一比特流之前，所述方法还包括：
所述第二FEC编码电路通过对第二比特流进行FEC编码，生成所述第一比特流。
在一种可能的实施方式中，所述第一比特流包括FEC码字，所述FEC码字包括多个符号，
所述第一分发电路根据第一单元向通道P发送所述第一比特流；
所述第一分发电路根据第二单元向通道Q发送所述第一比特流；
所述第一单元包含的比特的数量等于不等于所述第二单元包含的比特的数量；
1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
在一种可能的实施方式中，所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。
在一种可能的实施方式中，所述第一分发电路根据第一单元向通道P分发所述第一比特流，具体包括：
所述第一分发电路向通道P发送第一符号的第一部分，所述第一单元包括所述第一符号的第一部分；
所述方法还包括：
所述第一分发电路向通道P+1发送所述第一符号的第二部分；
所述第一符号包括所述第一部分和所述第二部分。
第六方面，本申请提供了一种数据处理方法，所述方法由以太网接口中的接收电路执行，所述接收电路包括第一前向纠错FEC解码电路以及第一数据合并电路，所述方法包括：
所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流，所述N个FEC解码器分别表示为FEC解码器1至FEC解码器N，所述N个比特流分别表示为比特流1至比特流N，比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应，FEC解码器1至FEC解码器N与比特流1至比特流N一一对应，N为大于等于2的整数；
FEC解码器1至FEC解码器N分别对比特流1至比特流N进行FEC解码，得到N个数字信号，其中，FEC解码器X对比特流X进行FEC解码，FEC解码器Y对比特流Y进行FEC解码，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N与FEC解码器1至FEC解码器N一一对应，FEC解码器1至FEC解码器N的编码增益分别表示为G1至GN,FEC解码器x的编码增益表示为GX,FEC解码器Y的编码增益表示为GY,GX>GY，1≦X<Y≦N，N≧2，X,Y,N均为整数；
FEC解码器1至FEC解码器N将数字信号1至数字信号N分别发送到第一数据合并电路；
所述第一数据合并电路将数字信号1至数字信号N合并为串行的第一比特流。
在一种可能的实施方式中，G1>GN。使得对于误码率较高的数据，使用相对复杂的FEC进行纠错，而对于误码率较低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，减少了FEC对芯片资源的占用。
在一种可能的实施方式中，G1≧G2至GN-1中的每个编码增益。进一步减少FEC对芯片资源的占用，降低系统实现的复杂度。
在一种可能的实施方式中，所述接收电路还包括第一对齐标识识别电路，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
第一对齐标识识别电路识别包含在比特流1至比特流N中的对齐标识1至对比标识N，比特流1至比特流N与对比标识1至对齐标识N一一对应，基于对齐标识1至对齐标识N，确定比特流1至比特流N的边界。
在一种可能的实施方式中，所述接收电路还包括第二FEC解码电路，在所述所述第一数据合并电路将数字信号1至数字信号N合并为串行的第一比特流之后，所述方法还包括：
所述第二FEC解码电路对所述串行的第一比特流进行第二FEC解码，得到第二比特流。
在一种可能的实施方式中，所述接收电路还包括第二数据合并电路，所述脉冲幅度解调电路包括M个解调器，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述第二数据合并电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二数据合并电路将BSi1至BSiM合并为所述比特流i，BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数。
在一种可能的实施方式中，所述接收电路还包括解复用电路和第二数据合并电路，所述脉冲幅度解调电路包括M个解调器，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述解复用电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流表示为BS11至BSNM，并将所述N×M个比特流BS11至BSNM解复用为N×P个比特流，所述N×P个比特流表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
第二数据合并电路接收AS11至ASNP；以及
所述第二数据合并电路将ASi1至ASiP合并为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
在一种可能的实施方式中，所述接收电路还包括第二对齐标识识别电路，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前,所述方法还包括：
所述第二AM识别电路识别包含在BS11至BSNM中N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
第七方面，本申请提供了一种数据处理装置，用于执行第五方面或第五方面的任一可能的实施方式中的方法。具体的，该数据处理装置包括用于执行第五方面或第五方面的任一可能的实施方式中的方法的电路。
第八方面，本申请提供了一种数据处理装置，用于执行第六方面或第六方面的任一可能的实施方式中的方法。具体的，该数据处理装置包括用于执行第六方面或第六方面的任一可能的实施方式中的方法的电路。
第九方面，本申请提供了一种数据处理装置，该数据处理装置包括：输入接口，输出接口，处理器，存储器，所述处理器以及存储器之间通过总线相连，所述处理器用于执行所述存储器中的代码，当所述代码被执行时，该执行使得处理器执行第一方面、第二方面、第五方面、第六方面、第一方面的任一可能的实施方式、第二方面的任一可能的实施方式、第五方面的任一可能的实施方式或第六方面的任一可能的实施方式中的方法。
第十方面，本申请提供了一种计算机可读介质，用于存储计算机程序，该计算机程序包括用于执行第一方面、第二方面、第五方面、第六方面、第一方面的任一可能的实施方式、第二方面的任一可能的实施方式、第五方面的任一可能的实施方式或第六方面的任一可能的实施方式中的方法的指令。
附图说明
图1为本申请实施例所涉及的脉冲幅度调制(Pulse Amplitude Modulation,PAM)电路的结构示意图；
图2为本申请实施例所涉及的一种轮询分发数据的方法示意图；
图3为本申请实施例所涉及的一种分发场景示意图；
图4为本申请实施例所涉及的第一种分发方式示意图；
图5为本申请实施例所涉及的第二种分发方式示意图；
图6为本申请实施例所涉及的一种合并数据的方法示意图；
图7为本申请实施例所涉及的一种以太网参考模型示意图；
图8为本申请一实施例所涉及的数据处理方法的流程图；
图9为本申请一实施例所涉及的数据处理方法的示意图；
图10为本申请另一实施例所涉及的数据处理方法的流程图；
图11为本申请又一实施例所涉及的数据处理方法的流程图；
图12为本申请再一实施例所涉及的数据处理方法的流程图；
图13本申请实施例所涉及的一种数据处理装置的结构图；
图14为本申请实施例所涉及的一种数据处理装置的结构图；
图15为本申请实施例所涉及的一种数据处理装置的结构图；
图16为本申请实施例所涉及的一种数据处理装置的结构图；
图17为本申请实施例所涉及的一种数据处理装置的结构示意图。
具体实施方式
本申请实施例描述的应用场景仅是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定。本领域普通技术人员可知，本申请实施例所提供的技术方案也可以应用于其他场景中。
除非有相反的说明，本申请实施例提及“第一”、“第二”等序数词用于对多个对象进行区分，不用于限定多个对象的顺序。
本申请实施例提到的以太网接口是指能够执行以太网协议的电路。举例来说，以太网接口可以是安装在个人电脑(personal computer)、路由器、交换机或者工作站(workstation)上的电路板(circuit board)或者卡。例如，以太网接口可以使得个人电路或者交换机使用以太网这种传输机制连接到局域网(local area network)。例如，为了实现发送数据的功能，以太网接口可以包括发送电路。再例如，为了实现接收数据的功能，以太网接口可以包括接收电路。再例如，为了实现发送数据以及接收数据的功能，以太网接口可以包括发送电路以及接收电路。
本申请实施例提到的速率单位是比特每秒(bit/s)。“G”指示一种速率级别为千兆比特每秒或者吉比特每秒。“T”指示一种速率级别为万亿比特每秒。本文中提到的“GE”中的“E”指示数据的类别是以太数据，例如100GE是指以太数据的速率为100G比特每秒(gigabit/s)。
本申请实施例提到的“数据块”可以是一串连续的比特，也可以是一个比特。本申请中的数据块也可以称之为“码块”，“数据码块”。本申请实施例提到的“比特流”，是指一串连续的比特,也可以称之为连续的数据块。
本申请实施例中提到的“数据单元”可以包括一个或复数个数据块，每个数据单元可以包括一个或多个比特。
本申请实施例提到的“FEC码字”，是FEC编码器对比特流进行FEC编码，得到FEC码字。所述FEC码字包括连续的A个比特和针对所述A个比特进行FEC编码所产生的B个校验比特，A和B均为正整数。
本申请实施例提到的“粒度”，是指分发的数据单元所包含的比特数。在本申请中，粒度可以是一个或者复数个数据块，也可以是一个或者复数个FEC编码符号，即粒度可以是一个或多个比特。当以数据块为最小的分发粒度时，优选的，数据块的大小和FEC编码的编码符号的大小相同。本申请中的大小是指比特的数量。例如，数据块的大小是指数据块中的比特的数量。
本申请实施例提到的“编码增益(Coding gain)”是指：相同的误比特率(BitError Rate,BER)下，未编码系统和编码系统之间信噪比(signal to noise ratio,SNR)的差。比如，未编码系统的BER是10^-2，SNR是4dB(decibel)，若相应的编码系统在相同BER时的SNR是2.5dB，则编码增益为4dB-2.5dB＝1.5dB。编码增益是用于衡量FEC纠错能力的指标，增益越强，表示FEC纠错能力越强。
本申请实施例所提到的PAM电路是以太网中一种常用的调制电路。本申请所述的PAM电路可以包括一个或多个调制器，该调制器用于对二进制数据进行调制。下面结合图1对本申请实施例所述的PAM电路进行具体描述。对于PAM电路包括多个调制器的情况，每个调制器进行数据调制的方式相同。本文中仅以一个调制器为例，对PAM电路的调制方式进行说明。PAM具体可以是四电平脉冲幅度调制(PAM-4)，八电平脉冲幅度调制(PAM-8)或十六电平脉冲幅度调制(PAM-16)。用N表示调制器的输入电平的数量。PAM具体可以表示为PAM-2N。PAM-2N具有N个输入电平，所述N个输入电平分别表示为：Level_0至Level_(N-1)。如图1所示，N个通道分别和调制器的N个输入电平一一对应。该N个通道分别将数字信号发送到调制器的N个电平上进行调制，该N个通道分别表示为通道1至通道N，每个数字信号包括一个或多个数据块，每个数据块包含一个或多个比特。其中，该N个通道中通道K上传输的数字信号对应于到PAM电路的第(K-1)个输入电平。且在某一时间，通道K仅发送一个比特至PAM电路。其中，K＝1至N中的所有整数，N为大于等于2的整数。在同一时间，PAM电路接收通道1至通道N发送的N个数据，N个数据分别表示为数据1至数据N，数据1至数据N中每个数据为0或者1，数据1至数据N构成的二进制序列为调制器的输入信号，数据1至数据N与所述输入信号的最低有效位至最高有效位一一对应。调制器将同一时间接收到的由该N个数据构成的二进制序列调制成具有与该数据二进制序列相对应的幅度的脉冲信号，并将该脉冲信号发送至接收电路。
在一个具体的实施方式中，调制器采用PAM-4。在同一时间该调制器只能调制四种输入信号中的一种。四种输入信号分别是00，01,10以及11。该调制器对接收到的输入信号进行调制，得到对应幅度的脉冲信号，并向接收电路发送所述脉冲信号。
具体的，以该调制器对10进行调制为例进行说明。调制器接收通道1发送的数据1和通道2发送的数据2。数据1和数据2构成的二进制序列是所述调制器的输入信号。例如，数据1是0，数据2是1，数据1和数据2组成的二进制数据的序列为：数据2-数据1，对应的二进制数据为10。其中，数据1对应于输入信号的第0位，即最低有效位。数据2对应于输入信号的第1位，即最高有效位。数据1对应于调制器的Level_0，数据2对应于调制器的Level_1。调制器对接收到的数据10进行调制，得到相应幅度的脉冲信号，并将得到的脉冲信号发送到接收电路。
在另一个具体的实施方式中，调制器采用PAM-8。在同一时间，该调制器只能调制八种输入信号中的一种。八种输入信号分别是000，001,010,011,100,101,110以及111。该调制器对接收到的输入信号进行调制，得到对应幅度的脉冲信号，并向接收电路发送所述脉冲信号。
具体的，以该调制器对二进制数据101进行调制为例进行说明。调制器接收通道1发送的数据1，通道2发送的数据2以及通道3发送的数据3。数据1，数据2和数据3构成的二进制序列是所述调制器的输入信号。其中，数据1是1，数据2是0，数据3是1。数据1，数据2和数据3组成的二进制数据的序列为：数据3-数据2-数据1，对应的二进制数据为101。其中，数据1对应于输入信号的第0位，即最低有效位。数据2对应于输入信号的第1位。数据3对应于输入信号的第2位，即最高有效位。数据1对应于调制器的Level_0，数据2对应于调制到Level_1，数据3对应于调制器的Level_2。调制器对接收到的数据101进行调制，得到相应幅度的脉冲信号，并将得到的脉冲信号发送到接收电路。
下面结合图2，对本申请实施例中所提到的轮询分发的具体过程进行举例描述：
如图2所示，第一比特流中包括多个数据单元，每个数据单元包括一个或多个比特。轮询分发的过程为：第一比特流中的第一个数据单元被分发到通道1，第二个数据单元被分发到通道2……第N个数据单元被分发到通道N。第N+1个数据单元被分发到通道1，第N+2个数据单元被分发到通道2……第2N个数据单元被分发到通道N。依次类推，直到第一比特流中的最后一个数据单元被分发到相应的通道。每个数据单元包括一个或多个数据块，每个数据块包括一个或多个比特。
所述轮询分发的过程为也可以按照如下方式：第一比特流中的第一个数据单元被分发到通道1，第二个数据单元被分发到通道2……第N个数据单元被分发到通道N。在该种方式下，该第一比特流中的每个数据单元均包括多个比特。
本申请的实施例中所提到的在所述第一分发电路执行分发操作中，通过感知(aware)方式来对第一比特流进行分发，是指第一分发电路对所述第一比特流进行对齐(Align)操作以识别所述第一比特流中每个符号(symbol)的边界，并根据识别出每个符号的边界，以相同或者不同的粒度对第一比特流进行分发。其中第一比特流包括经过FEC编码电路编码后得到的FEC码字，所述FEC码字包括多个符号。其中，第一分发电路根据第一单元向通道P分发所述第一比特流；所述第一分发电路根据第二单元向通道Q分发所述第一比特流；所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。相同或不同的粒度，是指所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量；1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
第一分发电路以相同或者不同的粒度对所述第一比特流进行分发，。以相同的粒度进行分发即对应下文所提到第一种分发方式。以不同的粒度进行分发对应下文提及的第二种分发方式对所述第一比特流进行分发。Aware方式有利于减少数据的误码率，提高某些场景下的FEC性能。
本申请的实施例中所提到的在所述第一分发电路执行分发操作中，通过盲(blind)方式来对第一比特流进行分发，是指在blind分发场景中,第一分发电路不执行上述的对齐操作，也不识别所述第一比特流中每个符号的边界。具体来说，其中第一比特流包括经过FEC编码电路编码后得到的FEC码字，所述FEC码字包括多个符号。其中，第一分发电路根据第一单元向通道P分发所述第一比特流；所述第一分发电路根据第二单元向通道Q分发所述第一比特流；所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量；1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
其中，所述第一分发电路根据第一单元向通道P分发所述第一比特流，具体包括：所述第一分发电路向通道P发送第一符号的第一部分，所述第一单元包括所述第一符号的第一部分。所述第一分发电路向通道P+1发送所述第一符号的第二部分。所述第一符号包括所述第一部分和所述第二部分。blind分发方式相比于aware分发方式来说，可以节省第一分发电路对所述第一比特流执行对齐操作时所需的资源。
下面结合图3，对本申请实施例所涉及的aware方式和blind方式做进一步的举例说明。
如图3所示，第一比特流中比特序列是：……aaaabbbbaaaabbbb……，其中aware分发场景下，第一分发电路和第一对齐电路按照符号的边界进行对齐，识别出每个符号的边界，以相同或不同的粒度来分发所述第一比特流。例如，如图3所示，以一个符号中包含的比特的数量为粒度，将该第一比特流分发成N个数据单元。N个数据单元分别表示为数据单元1，数据单元2，……，数据单元N。图3中所示aaaa，bbbb，……aaaa，分别对应数据单元1，数据单元2，……，数据单元N。图3以每个数据单元包括一个符号，每个符号包括4比特进行举例说明。
在blind场景下，第一分发电路对第一比特流进行分发时，对于收到的第一比特流不进行对齐操作，不识别符号的边界，以相同或不同的粒度，将该第一比特流分发成N个数据单元。N个数据单元分别表示为数据单元1，数据单元2，……，数据单元N。图3中所示的aaab，bbba,……,aaab,分别对应数据单元1，数据单元2，……，数据单元N。
本领域技术人员可以理解，在aware和blind两种场景下，每个符号包括的比特数还可以是1bit，10bit或者66bit。每个数据单元包括的比特数可以是1bit或多个bit，本申请对此不作限制。
在本申请的实施例中，第一分发电路以两种方式向N个通道轮询分发第一比特流。第一种分发方式是：以相同粒度分发所述第一比特流。第二种分发方式是：以不同粒度分发所述第一比特流。
下面结合图4对第一种分发方式进行说明。
如图4所示，第一分发电路按照一定的粒度和一定的数据块数量向所述N个通道轮询分发所述第一比特流，所述N个通道分别表示为通道1至通道N。所述第一比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N。数字信号1至数字信号N分别通过通道1至通道N传输至N个子电路，所述N个子电路分别表示为子电路1至子电路N。在本申请的某些实施例中，子电路1至子电路N可以全部是FEC编码器。或者，子电路1至子电路N可以有的子电路是FEC编码器，其他子电路是延时器。数字信号1至数字信号N与所述通道1至通道N一一对应，通道1至通道N与子电路1至子电路N一一对应。
图4中所示的c1,c2,……cN分别是子电路1至子电路N所保存的编码校验位所包含的bit的数量。当子电路是延时器时，为延时器所预留的编码校验位所包含的bit的数量为0，延时器的编码增益为0。m1,m2,……mN分别表示数字信号1至数字信号N中每个数字信号的信息位所包含的bit的数量。c1+m1＝c2+m2＝……＝cN+mN。数字信号1至数字信号N中的每个数字信号均包括多个数据单元，数字信号i中的每个数据单元所包含的bit的数量相同，i为1至N中所有整数。数字信号1至数字信号N中的每个数字信号中的每个数据单元中的比特的数量分别是G1，G2，……GN。在该第一种分发方式中，G1：G2：……GN＝1:1:……1。即第一分发电路以相同的分发粒度向所述N个子电路轮询分发所述第一比特流。N个数字信号所包含的数据单元的数量分别为：p1,p2,……pN。在本申请实施例中，第一分发电路在相同时间片内向子电路1至子电路N分发的的比特的数量分别是Gin_1，Gin_2,……Gin_N。则满足：Gin_1：Gin_2：……Gin_N＝m1：m2：……mN＝G1*p1:G2*p2:……GN*Pn＝p1：p2：……pN。
本申请中的“编码校验位”是执行FEC时生成的FEC码。本申请中的“信息位”是执行FEC时被FEC编码器编码的信息。
下面结合图5对第二种分发方式进行说明。
如图5所示，第一分发电路按照一定的粒度和一定的数据块数量向所述N个通道轮询分发所述第一比特流，所述N个通道分别表示为通道1至通道N。所述第一比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N。数字信号1至数字信号N分别通过通道1至通道N传输至N个子电路，所述N个子电路分别表示为子电路1至子电路N。在本申请的某些实施例中，子电路1至子电路N可以全部是FEC编码器。或者，子电路1至子电路N可以有的子电路是FEC编码器，其他子电路是延时器。数字信号1至数字信号N与通道1至通道N一一对应，通道1至通道N与子电路1至子电路N一一对应。
图5中所示的c1,c2,……cN分别对应于为子电路1至子电路N所预留的编码校验位所包含的bit的数量，当子电路是延时器时，为延时器所预留的编码校验位所包含的bit的数量为0，延时器的编码增益为0。m1,m2,……mN分别表示数字信号1至数字信号N中每个数字信号的的信息位所包含的bit的数量。c1+m1＝c2+m2＝……＝cN+mN。数字信号1至数字信号N中，数字信号1至数字信号N分别包括多个数据单元，数字信号i中的每个数据块所包含的bit的数量相同，i为1至N中所有整数。数字信号1至数字信号N中的每个数字信号中的每个数据单元中的比特的数量分别是G1，G2，……GN。在该第二种分发方式中，G1-GN中至少有两个是不同的。可选的，G1-GN中任意两个均不相同。可选的，G1至GN依次递减。即第二分发电路以不同的分发粒度向所述N个子电路轮询分发所述第一比特流。本领域技术人员可以理解，G1-GN可以根据实际需要进行设置，本申请对此不作限制N个数字信号所包含的数据单元的数量分别为：p1,p2,……pN，其中，p1：p2:……pN＝1:1:……1。第一分发电路在相同时间片内向子电路1至子电路N分发的比特的数量分别是Gin_1至Gin_N。则满足：Gin_1：Gin_2：……Gin_N＝m1：m2：……mN＝G1*p1:G2*p2:……GN*Pn＝G1:G2:……GN。
下面结合图6，对本申请实施例中所提到的数据合并的具体过程进行举例描述：
如图6所示，通道1至通道N与数字信号1至数字信号N一一对应。数字信号1至数字信号N中每个数字信号包括多个数据单元，每个数据单元中包括一个或多个比特。数据合并的顺序为：依次发送通道1中的数据单元1，通道2中的数据单元2，……通道N中的数据单元N，通道1中的数据单元(N+1)，通道2中的数据单元(N+2)，……通道N中的数据单元2N被，……依次类推，直到N个通道中的最后一个数据单元。至此，将通道1至通道N中N个比特流合并为串行的该第一比特流。
所述数据合并的过程为也可以按照如下方式：依次发送通道1中的数据单元1，通道2中的数据单元2，……通道N中的数据单元N。至此，将通道1至通道N中N个数据单元合并为串行的该第一比特流。在该种方式下，通道1至通道N中的每个数据单元均包括多个比特。
下面结合附图7，对本申请实施例所涉及的应用场景进行说明。
从10M以太网到现今的100G以太网，他们的架构模型都是相似的。如图7所示，以太网包括：逻辑连接控制(Logic Link Control,LLC)层,媒体接入控制(Media AccessControl，MAC)层，协调子层(Reconciliation Sublayer,RS)和物理层实体(PhysicalLayer Entity，PHY)。其中，PHY包括：物理编码子层(Physical Coding Sublayer，PCS)、物理媒介适配(Physical Medium Attachment，PMA)子层和物理媒介相关(Physical MediumDependent,PMD)子层。所述PMA子层位于PCS和PMD子层之间，其功能是在PCS和PMD子层之间提供适配功能，将来自PCS的多个逻辑通道的数据适配到PMD子层中的通道，将来自PMD子层的多个通道的数据适配到PCS中的多个逻辑通道。
PCS和PMA子层之间通过通过适配单元接口(Attachment Unit Interface,AUI)连接。AUI是物理接口。例如，对于400G以太网，AUI接口为400G适配单元接口(400GigabitAttachment Unit Interface,CDAUI)。“CDAUI”中的“CD”为罗马数字中的“400”。以PCS将FEC码字分发到16个逻辑通道的场景为例，所述CDAUI接口可以定义为如下几种类型：
CDAUI-16，包括16个用于传输电信号的带宽为25G的电通道。
CDAUI-8，包括8个用于传输电信号的带宽为50G的电通道。
CDAUI-4，包括4个用于传输电信号的带宽为100G的电通道。
在本申请实施例中，电通道即为适配单元接口(AUI)的电通道。
LLC层和MAC层位于开放系统互联(Open System Interconnection，OSI)参考模型中的数据链路层，RS和PHY位于OSI参考模型的物理层。在其它的实施例中，LLC层和MAC层之间还可以包括MAC控制(MAC Control)层。
RS和PCS之间通过媒介无关接口(Media Independent Interface，MII)连接，MII是RS和PCS之间的逻辑接口。例如，对于400G以太网接口，MII为400G媒介无关接口(400Gigabit Meida Independent Interface,CDMII)。
本申请实施例中所提到的线路编码，可以采用64B/66B编码，或者256B/257B编码，或者512B/513B编码。其中，“64B/66B编码”、“256B/257B编码”和“512B/513B编码”中的“B”是指比特(bit)。源自MAC层的数据经过线路编码后变成了串行的多个数据码块，每个数据码块的大小相同，取决于线路编码所采用的编码方式。例如，如果线路编码采用的是64B/66B编码，则编码后得到的数据码块的大小就是66bit，该数据码块也可称之为66B码块。
在本申请实施例中，RS把来自MAC层的串行数据转换为与MII匹配的并行以太数据，并将并行数据通过媒介无关接口MII发送给PCS，然后在PCS中对通过MII传输过来的数据进行线路编码,得到串行的数据码块。
下面结合图8，对本申请实施例提供的一种以太网中的数据处理方法100进行详细说明。所述方法100由以太网接口中的发送电路执行。发送电路可以是图7所示的PHY。所述发送电路包括第一分发电路和第一前向纠错编码电路。本申请实施例可以在超100G以太网的PHY中实施。本领域技术人员可以理解，本申请的实施例在100G以下的以太网中同样适用。
S101：第一分发电路向N个通道轮询分发第一比特流。
在一个具体的实施方式中，RS把来自MAC层的串行以太数据转换为与MII匹配的并行以太数据，并将所述并行以太数据通过MII发送给PHY中的PCS，然后所述PCS对通过MII传输过来的数据进行线路编码，得到串行的数据码块，即所述第一比特流。
在另一个具体的实施方式中，RS把来自MAC层的串行以太数据转换为与MII匹配的并行以太数据，并将所述并行以太数据通过MII发送给PHY中的PCS。然后所述PCS对通过MII传输过来的数据进行线路编码，得到第二比特流。第二FEC编码电路通过对所述第二比特流进行FEC编码，得到所述第一比特流。
所述第一分发电路接收所述第一比特流，向N个通道轮询分发第一比特流。可选的，所述第一分发电路可以采用图4所示的第一种分发方式分发第一比特流或采用图5所示的第二种分发方式分发所述第一比特流。所述第一分发电路根据第一单元向通道P发送所述第二比特流。所述第一分发电路根据第二单元向通道Q发送所述第二比特流。所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量。1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
所述N个通道分别表示为通道1至通道N。所述第一比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N。数字信号1至数字信号N分别通过所述通道1至通道N传输至所述第一FEC编码电路中的N个FEC编码器。所述N个FEC编码器分别表示为FEC编码器1至FEC编码器N。数字信号1至数字信号N与通道1至通道N一一对应，通道1至通道N与FEC编码器1至FEC编码器N一一对应。
在一个具体的实施方式中，以第一分发电路向2个通道轮询分发第一比特流为例进行说明。第一比特流为：101010……101010101010，数字信号1为000……000000，数字信号2为111……111111。在同一时刻，数字信号1和数字信号2分别通过通道1至通道2被传输至所述第一FEC编码电路的FEC编码器1和FEC编码器2。
S102、FEC编码器1至FEC编码器N分别对数字信号1至数字信号N进行FEC编码，生成N个FEC码字。
FEC编码器1至FEC编码器N分别接收数字信号1至数字信号N。FEC编码器1至FEC编码器N分别对数字信号1至数字信号N进行FEC编码，生成N个FEC码字。所述N个FEC码字分别表示为F1至FN，数字信号1至数字信号N与F1至FN一一对应。
S103、FEC编码器1至FEC编码器N向脉冲幅度调制PAM电路发送F1至FN。
FEC编码器1至FEC编码器N向脉冲幅度调制PAM电路发送F1至FN，所述PAM电路用于对F1至FN进行调制，生成调制信号，并向接收电路发送所述调制信号。对于PAM电路具体的调制过程，参照本文对于图1所示的调制器的调制方式的具体说明，此处不再赘述。F1至FN是所述PAM电路的输入信号，F1至FN是所述PAM电路的输入信号，F1至FN与所述输入信号的最低有效位至最高有效位一一对应。
通常，与最低有效位对应的数字信号，经过PAM电路调制后，输出的信号的幅值相对较低，因此，与最低有效位对应的数字信号的误码率相对较高。而与最高有效位对应的数字信号，经过PAM电路调制后，输出的信号的幅值相对较高，因此，与最高有效位对应的数字信号的误码率相对较低。
可选的，在S102中，FEC编码器X对数字信号X进行FEC编码，FEC编码器Y对数字信号Y进行FEC编码。FEC编码器1至FEC编码器N的编码增益分别表示为G1至GN,FEC编码器X的编码增益表示为GX,FEC编码器Y的编码增益表示为GY,GX>GY，1≦X<Y≦N，N≧2，X,Y,N均为整数。具有不同编码增益的FEC编码器对应不同误码率的数字信号。其中，将高增益的FEC编码器对应高误码率的数字信号，低增益的FEC编码器对应低误码率的数字信号。使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，减少了FEC对芯片资源的占用，降低了整个系统实现的复杂度。
进一步可选的，G1>GN，即FEC编码器1的编码增益大于FEC编码器N的编码增益。在本申请的实施例中，G1>GN，使得对于误码率较高的数据，使用相对复杂的FEC进行纠错，而对于误码率较低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，减少了FEC对芯片资源的占用。
进一步可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。通过上述方式，进一步减少FEC对芯片资源的占用，降低系统实现的复杂度。
可选的，FEC编码器1至FEC编码器N可以采用KR4-FEC编码，KP4-FEC编码，里德所罗门(Reed-Solomen,RS)前向纠错码RS-FEC(n1,k1,t1,m)编码或BCH-FEC(n3,k3,t3)编码。也可以采用KR4-FEC编码，KP4-FEC编码德所罗门(Reed-Solomen,RS)前向纠错码RS-FEC(n1,k1,t1,m)编码以及BCH-FEC(n3,k3,t3)编码的任意组合。
下面结合图9，对第一FEC编码电路所采用的FEC编码的进行举例说明。如图11所示，第一FEC编码电路采用FEC编码器1和FEC编码器2分别对数字信号1和数字信号2进行FEC编码。其中，FEC编码器1的输入位宽为k bits，经FEC编码器1纠错编码后的输出位宽为ibits；FEC编码器2的输入位宽为j bits，经FEC编码器2纠错编码后的输出位宽为i bits，其中，j<k<i；i>0；j>0；k>0；i，j，k均为整数。
以FEC编码器1采用RS-FEC(n1,k1,t1,m)编码，FEC编码器2采用RS-FEC(n2,k2,t2,m)编码为例进行说明。上述举例中k是能够被k1*m整除或者能够整除k1*m的自然数；j是能够被k2*m整除或者能够整除k2*m的自然数；i是能够被n1*m整除或者能够整除n1*m的自然数，并且i还需要满足能够被n2*m整除或者能够被n2*m整除的自然数。
FEC编码器1具体可以采用RS(288,240,24,10)编码，RS(272，256，t＝8，m＝10)编码等，FEC编码器2具体可以采用RS(528,514，t＝7,m＝10),RS(544,514,t＝15,m＝10)编码等，也可以采用其它类型的编码，本申请对此不作限制。
以FEC编码器1采用BCH-FEC(n3,k3,t3)编码,FEC编码器2采用BCH-FEC(n4,k4,t4)编码为例。则k是能够被k3整除或者能够整除k3的自然数；j是能够被k4整除或者能够整除k4的自然数；i是能够被n3整除或者能够整除n3的自然数，并且i还需要满足能够被n4整除或者能够被n4整除的自然数。
FEC编码器1具体可以采用BCH(2960,2480,48),BCH(2880,2560,32,)编码等，FEC编码器2具体可以采用BCH(5920,4960,96)编码，BCH(5760，5120，64)编码等，也可以采用其它类型的编码，本申请对此不作限制。
在另一具体实施方式中，所述发送电路还包括第一对齐标识(Alignment Marker,AM)添加电路。在S101之后，以及S102之前，所述方法100还包括S104：所述第一对齐标识添加电路分别为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N与F1至FN一一对应，第一对齐标识1至第一对齐标识N用于确定F1至FN的边界。
本申请所述的第一对齐标识是指包含在数字信号1至数字信号N中的对齐标识。
在另一个具体的实施方式中，FEC编码器1至FEC编码器N向PAM电路发送F1至FN之后，即S103之后，所述方法还包括S105：所述第一对齐标识添加电路接收F1至FN，分别为F1至FN添加第一对齐标识1至第一对齐标识N，第一对齐标识1至第一对齐标识N与F1至FN一一对应，第一对齐标识1至第一对齐标识N用于确定F1至FN的边界。
所述第一对齐标识添加电路可以与所述第一分发电路一体集成。所述第一对齐标识添加电路与所述第一分发电路也可以是相互独立设置的两个电路，本申请对此不作限制。
第一对齐标识添加电路，在同一时刻，分别为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N。
本申请各实施例中，第一对齐标识1至第一对齐标识N的图案(pattern)可以采用现有的PCS中对齐标识的图案或者所述对齐标识图案的变形，也可以采用重新定义的图案，重新定义的图案可以是比如包括多个8字节的数据，在该数据中包括对应的PAM电路的电平，PAM电路的调制编号等信息，还可以为了保持直流平衡采用取反的操作使整个AM保持直流平衡。本申请对于第一对齐标识的图案不进行限制，只要能实现通过添加所述第一对齐标识，使得接收电路可以将接收到的数据通过所述第一对齐标识的图案将对应同一电平的不同数字信号进行对齐，进而能够恢复接收数字信号的原始格式即可。
下面以PAM电路采用两个调制器对FEC码字进行数据调制为例，对于与所述调制器中对应于第X个级别电平的数据(X介于最低有效位和最高有效位之间)的第一对齐标识的添加进行说明：
对于分发之后的第一个调制器的第一对齐标识做如下定义：
AM_pattern_for_PAM1[7:0]＝01010101；特殊图案表示AM的开始标志；
AM_pattern_for_PAM1[15:8]＝8’h1；表示第一个PAM调制信号；
AM_pattern_for_PAM1[23:16]＝8’hN；表示第一个PAM调制信号的第N个level的电平；
AM_pattern_for_PAM1[31:24]＝8’hxxxx；表示其他信息；
AM_pattern_for_PAM1[63:32]＝～AM_pattern_for_PAM1[31:0]；取反保证直流平衡。
对于分发之后第二个调制器的第一AM如下定义：
AM_pattern_for_PAM2[7:0]＝01010101；特殊图案表示AM的开始标志；
AM_pattern_for_PAM2[15:8]＝8’h1；表示第二个PAM调制信号；
AM_pattern_for_PAM2[23:16]＝8’hN；表示第二个PAM调制信号的第N个level的电平；
AM_pattern_for_PAM2[31:24]＝8’hxxxx；表示其他信息；AM_pattern_for_PAM2[63:32]＝～AM_pattern_for_PAM2[31:0]；取反保证直流平衡。
上述的“8’h1”，“8’hN”以及“8’hxxxx”表示8比特的二进制数据。
对于包括其它数量调制器的PAM电路，以此类推，本申请不再赘述。
在本申请一个具体的实施方式中，所述第一分发电路和所述第一FEC编码电路可以位于PCS芯片中，所述PAM电路可以位于PAM子层芯片中。可选的，当配置所述第二FEC编码电路时，所述第二FEC编码电路可以位于所述PCS芯片中。
在本申请另一个具体的实施方式中，所述第一分发电路，第一FEC编码电路以及所述PAM电路可以都位于所述PCS芯片中。可选的，当配置所述第二FEC编码电路时，所述第二FEC编码电路也位于所述PCS芯片中。
在本申请再一个具体的实施方式中，所述第一分发电路、所述第一FEC编码电路以及所述PAM电路可以都位于所述PAM子层芯片中。可选的，当配置所述第二FEC编码电路时，所述第二FEC编码电路可以位于所述PCS芯片中或所述PAM子层芯片中。
在本申请另一个具体的实施方式中，在S101之前，所述方法还可以包括S106：采用所述第二FEC编码电路通过对第二比特流进行FEC编码，生成所述第一比特流。
在S106生成的第一比特流包括FEC码字，所述FEC码字包括多个符号。所述第一分发电路根据第一单元向通道P发送所述第一比特流；所述第一分发电路根据第二单元向通道Q发送所述第一比特流；所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量；1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
可选的，所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。
可选的，所述第一分发电路向通道P发送第一符号的第一部分，所述第一单元包括所述第一符号的第一部分；所述第一分发电路向通道P+1发送所述第一符号的第二部分；所述第一符号包括所述第一部分和所述第二部分。
在本申请另一个具体的实施方式中，所述PAM电路包括M个调制器，所述发送电路还包括第二分发电路。在S103之后，所述方法还包括S107：
所述第二分发电路接收F1至FN；
所述第二分发电路对F1至FN进行分发，得到N×M个比特流，所述N×M个比特流表示为BS11至BSNM，其中，Fi对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路向所述M个调制器分别发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。所述第二分发电路对F1至FN进行分发，得到N×M个比特流，具体包括：第二分发电路将F1至FN中每个FEC码字均分发为M个比特流，得到所述N×P个比特流。
其中，BSi1至BSiM是对Fi进行分发得到的，Fi包括BSi1至BSiM。所述M个调制器中的每个调制器只接收BSi1至BSiM中的一个比特流。
在本实施方式中，通过使用多个调制器对多个比特流进行调制，以满足高速率以太网对传输速率的需求。
在另一个具体的实施方式中，所述PAM电路包括M个调制器，所述发送电路还包括第二分发电路和多路复用电路，在S103之后，所述方法还包括S108：
所述第二分发电路接收F1至FN；
所述第二分发电路对F1至FN进行分发，得到N×P个比特流，所述N×P个比特流表示为AS11至ASNP，其中，Fi对应ASi1至ASiP,i的取值是1至N中的所有整数；
所述多路复用电路将所述N×P个比特流AS11至ASNP复用为N×M个比特流，所述N×M个比特流表示为BS11至BSNM,其中，Fi对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述多路复用电路向所述M个调制器分别发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
所述第二分发电路对F1至FN进行分发，得到N×P个比特流，具体包括：第二分发电路将F1至FN中每个FEC码字均分发为P个比特流，得到所述N×P个比特流。
所述多路复用电路将所述N×P个比特流AS11至ASNP复用为N×M个比特流，具体包括：所述多路复用电路将每P个比特流分为M组，每组比特流包括P/M个比特流，将每组的P/M个比特流复用为一个比特流。例如，第二分发电路将每个FEC码字分发为16个数据，多路复用电路将所述16个数据分为4组，每组包含4个数据，将每组的4个数据轮询复用为一个数据。所述多路复用电路对N×P个比特流分别执行上述操作，进而得到N×M个比特流。
其中，ASi1至ASiP是对Fi进行分发得到的，Fi包括ASi1至ASiP。所述M个调制器中的每个调制器之接收BSi1至BSiM中的一个比特流。
在本实施方式中，通过采用上述多路复用电路，使得所述第一FEC编码电路与所述PAM电路可以分别设置在两块芯片上，使得本领域技术人员可以将所述第一FEC编码电路设置为包括多个FEC编码器，输出多个FEC码字，例如16个FEC码字。根据需要使用的调制器的数量，通过多路复用器完成FEC编码电路与调制器之间的数据传输，进而有利于提高电路设置的灵活性。本领域技术人员可以理解，所述第一FEC编码电路也可以输出8个FEC码字，或4个FEC码字等。调制器的数量可以根据数据处理速率的需要进行设置，本申请对此不做限制。
在本申请一个具体的实施方式中，所述发送电路还可以包括第二对齐标识添加电路，所述第二分发电路向所述M个调制器分别发送BSi1至BSiM之后，所述方法还包括S109：
第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，AM11至AMNM用于确定BS11至BSNM的边界。
在本申请另一个具体的实施方式中，所述发送电路还包括第二对齐标识添加电路，所述多路复用电路向所述M个调制器发送BSi1至BSiM之后，所述方法还包括S110：
所述第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
所述第二对齐标识添加电路可以与所述第二分发电路一体集成。所述第二对齐标识添加电路与所述第二分发电路也可以是相互独立设置的两个电路，本申请对此不作限制。
本申请所述的第二对齐标识是指包含在BS11至BSNM中的对齐标识。
接收电路利用该N×M个第二对齐标识进行BS11至BSNM的数据对齐，确认每个数据的边界对齐后,进一步通过第二分发的逆过程恢复分发前的数据格式。第二对齐标识的添加按照每个数据为一组进行同一时刻的添加。第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识和第一对齐标识添加电路为所述N个FEC码字添加N个第一对齐标识采用的方式相同，此处不再赘述。
下面结合图10，对本申请实施例提供的一种以太网中的数据进行处理的方法200进行详细说明。所述方法200由以太网接口中的接收电路执行，所述接收电路包括第一前向纠错FEC解码电路以及第一数据合并电路。所述接收电路可以是图7所示的PHY。举例来说，图10所示的方法与图8所示的方法可以构成一个完整的技术方案，从而实现FEC编码以及FEC解码。具体的，图10所示的方法可以用于恢复图8中S101涉及的第一比特流。所述方法200包括：
S201、所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流。
所述脉冲幅度解调电路接收发送电路发送的数据信号，将其解调为N个比特流，并向该第一FEC解码电路发送该N个比特流。所述N个比特流分别表示为比特流1至比特流N，比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应。所述N个FEC解码器分别表示为FEC解码器1至FEC解码器N，FEC解码器1至FEC解码器N与比特流1至比特流N一一对应，N为大于等于2的整数。
S202、FEC解码器1至FEC解码器N分别对比特流1至比特流N进行FEC解码，得到N个数字信号。
FEC解码器X对比特流X进行FEC解码，FEC解码器Y对比特流Y进行FEC解码，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N与FEC解码器1至FEC解码器N一一对应，FEC解码器1至FEC解码器N的编码增益分别表示为G1至GN,FEC解码器x的编码增益表示为GX,FEC解码器Y的编码增益表示为GY,GX>GY，1≦X<Y≦N，N≧2，X,Y,N均为整数
在一个可选的实施方式中，G1>GN，即FEC解码器1的编码增益大于FEC解码器N的编码增益。脉冲幅度解调电路向FEC解码器1发送比特流1，脉冲幅度解调电路向FEC解码器N发送比特流N。比特流1和比特流N为所述脉冲幅度解调电路的输出信号，其中，比特流1与所述输出信号的最低有效位对应，比特流N与所述输出信号的最高有效位对应。一般情况下，输入信号经过脉冲幅度解调电路解调后得到的输出信号中，最低有效位对应的输出信号的误码率最高，最高有效位对应的输出信号的误码率最低。
在本申请的实施例中，G1>GN，使得对于误码率最高的数据，使用相对复杂的FEC进行纠错，而对于误码率最低的数据，使用相对简单的FEC进行纠错，降低了系统的复杂度，节省了FEC对芯片资源的占用。
可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。通过上述方式，进一步节省FEC对芯片资源的占用，降低系统实现的复杂度。
FEC解码器1至FEC解码器N，根据发送电路中FEC编码器1至FEC编码器N所采用的编码码型，选择对应的码型进行FEC解码。即FEC解码器1至FEC解码器N对比特流1至比特流N进行FEC解码的过程是方法100中S102的逆过程，此处不再赘述。
S203、FEC解码器1至FEC解码器N将数字信号1至数字信号N分别发送到所述第一数据合并电路；
S204、所述第一数据合并电路第一数据合并电路根据发送电路中所述第一分发电路所采用的分发方式，具体选择相对应的合并方式。方法200中的S204是方法100中S101的逆过程，此处不再赘述。
在一个可选的实施方式中，所述接收电路还包括第一对齐标识识别电路，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括S205：
第一对齐标识识别电路识别包含在比特流1至比特流N中的对齐标识1至对比标识N，比特流1至比特流N与对比标识1至对齐标识N一一对应，基于对齐标识1至对齐标识N，确定比特流1至比特流N的边界。
步骤205为步骤104或步骤105的逆处理，此处不再赘述。
在一个可选的实施方式中，所述接收电路还包括第二FEC解码电路，在所述所述第一数据合并电路将数字信号1至数字信号N合并为串行的第一比特流之后，所述方法还包括S206：
所述第二FEC解码电路对所述串行的第一比特流进行第二FEC解码，得到第二比特流。
解码器步骤206为步骤106的逆处理，此处不再赘述。
在一个具体的实施方式中，所述接收电路还包括第二数据合并电路，所述脉冲幅度解调电路包括M个解调器，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括S207：
所述第二数据合并电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二数据合并电路将BSi1至BSiM合并为所述比特流i，BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数。
步骤207为步骤107的逆处理，此处不再赘述。
在另一个具体的实施方式中，所述接收电路还包括解复用电路和第二数据合并电路，所述脉冲幅度解调电路包括M个解调器，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括S208：
所述解复用电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流表示为BS11至BSNM，并将所述N×M个比特流BS11至BSNM解复用为N×P个比特流，所述N×P个比特流表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
第二数据合并电路接收AS11至ASNP；以及
所述第二数据合并电路将ASi1至ASiP合并为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
步骤208为步骤108的逆处理，此处不再赘述。
再一个具体的实施方式中，所述接收电路还包括第二对齐标识AM识别电路，所述第一FEC解码电路的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前,所述方法还包括S209：
所述第二AM识别电路识别包含在BS11至BSNM中N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
步骤209为步骤109的逆处理，此处不再赘述。
下面结合图11，对本申请实施例提供的另一种以太网中的数据处理的方法300进行详细说明，所述方法由以太网接口中的发送电路执行，发送电路可以是图7所示的PHY。本申请实施例可以在超100G以太网的PHY中实施。但本领域技术人员可以理解，本申请的实施例在100G以下的以太网中同样可以实施。
图11所示的方法是在图10所示的方法的基础上进行扩展得到的。图11实施例具体实现时，可以参考本申请对图10所示的方法的描述，此处不再赘述。图11所示的方法与图10所示的方法的不同之处在于：在第一分发电路向数据处理电路(对应于图10实施例中所述的第一FEC编码电路)分发第二比特流(对应于图10实施例中所述的第一比特流)之前，还具有FEC编码电路(对应于图10实施例中所述的第二FEC编码电路)，通过对第一比特流进行FEC编码，生成所述第二比特流；数据处理电路包括N个子电路，所述N个子电路中的L个子电路分别是L个FEC编码电路，所述N个子电路中W个子电路分别是W个延时器，所述X个子电路和所述Y个子电路之间没有交集。
下面，结合图11，对本申请所提供的数据处理方法300详细说明如下，所述方法由发送电路执行，所述发送电路包括FEC编码电路，第一分发电路，数据处理电路，所述方法300包括：
S301、所述FEC编码电路通过对第一比特流进行FEC编码，得到第二比特流。
在一个具体的实施方式中，RS把来自MAC层的串行以太数据转换为与MII匹配的并行以太数据，并将所述并行以太数据通过MII发送给PHY中的PCS，然后在所述PCS中对通过MII传输过来的数据进行线路编码，得到第一比特流，所述FEC编码电路通过对所述第一比特流进行FEC编码，得到所述第二比特流。
S302、所述第一分发电路向N个通道轮询分发所述第二比特流。
所述N个通道分别表示为通道1至通道N。所述第二比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N。数字信号1至数字信号N分别通过通道1至通道N传输至所述数据处理电路的N个子电路。所述N个子电路分别表示为子电路1至子电路N。数字信号1至数字信号N与通道1至通道N一一对应。通道1至通道N与子电路1至子电路N一一对应。所述N个子电路中的L个子电路是L个FEC编码器，所述N个子电路中W个子电路是W个延时器。所述L个子电路和所述W个子电路之间没有交集。L+W＝N；L≧1；W≧0；N≧2；L,W和N均为整数。
具体来说，所述N个子电路由所述L个FEC编码器和所述2个延时器组成。所述L个FEC编码器具有执行FEC编码的能力。所述W个延时器具有执行延时处理的能力，但是不具备执行FEC编码的能力，因此，所述W个延时器中的每个延时器的编码增益等于0。
具体分发方式同上述步骤S101，此处不再赘述。
所述第二比特流包括FEC码字，所述FEC码字包括多个符号。所述第一分发电路根据第一单元向通道P发送所述第二比特流；所述第一分发电路根据第二单元向通道Q发送所述第二比特流；所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量；1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
可选的，所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。
可选的，所述第一分发电路向通道P发送第一符号的第一部分，所述第一单元包括所述第一符号的第一部分；所述第一分发电路向通道P+1发送所述第一符号的第二部分；所述第一符号包括所述第一部分和所述第二部分。
S303、子电路1至子电路N分别对数字信号1至数字信号N进行处理。
子电路1至子电路N分别对数字信号1至数字信号N进行处理，得到比特流1至比特流N，比特流1至比特流N与数字信号1至数字信号N一一对应。所述PAM电路用于对比特流1至比特流N进行调制，比特流1至比特流N是所述PAM电路的输入信号，比特流1至比特流N与所述输入信号的最低有效位至最高有效位一一对应。
所述L个FEC编码器通过分别对输入的L个数字信号进行FEC编码处理，得到L个比特流，所述W个延时器通过分别对输入的W个数字信号进行延时处理，得到W个比特流。子电路1至子电路N的编码增益(Coding gain)分别表示为G1至GN，子电路X的编码增益是GX,子电路Y的编码增益的GY,GX>GY,其中，1≦X<Y≦N；N≧2；X,Y和N均为整数。其中，子电路是延时器时，该子电路的编码增益为0。具有不同编码增益(Coding gain)的子电路对应不同误码率的数字信号。
其中，所述输入的L个数字信号是指输入到所述L个FEC编码器的L个数字信号，输入的L个数字信号是数字信号1至数字信号N对应的N个数字信号的子集。所述输入的W个数字信号是指输入到所述W个延时器的W个数字信号，输入的W个数字信号是指数字信号1至数字信号N对应的N个数字信号的子集。
其中，将高增益的子电路对应高误码率的数字信号，低增益的子电路对应低误码率的数字信号。使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，减少了FEC对芯片资源的占用，降低了整个系统实现的复杂度。
可选的，子电路1是FEC编码器，G1>GN，即子电路1的编码增益大于子电路N的编码增益。在本申请的实施例中，G1>GN，使得对于误码率较高的数据，使用相对复杂的FEC进行纠错，而对于误码率较低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，节省了FEC对芯片资源的占用。
进一步可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。通过上述方式，进一步节省FEC对芯片资源的占用，降低系统实现的复杂度。
在本实施例中，L个FEC编码器所采用的FEC编码方式，同上述步骤S102中所述的FEC编码器1至FEC编码器N所采用的FEC编码方式，此处不再赘述。
S304、子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N。
比特流1至比特流N是所述PAM电路的输入信号，比特流1至比特流N与所述输入信号的最低有效位至最高有效位一一对应。所述PAM电路用于对比特流1至比特流N进行调制，生成调制信号，并向接收电路发送所述调制信号。对于PAM电路具体的调制过程，参照本文对于图1所示的调制器的调制方式的具体说明，此处不再赘述。在本实施例中，通过FEC编码电路，对第一比特流进行整体FEC编码得到第二比特流。第一分发电路对第二比特流进行轮询分发后，第一数据处理模块中，只需要对误码率相对较高的链路再次进行FEC编码，而对应于误码率相对较低的链路则使用延时器进行时间同步处理即可，由此，在支持长距离传输的基础上，减少了由于大量FEC编码所占用的物理层资源。
在另一具体实施方式中，所述发送电路还包括第一对齐标识添加电路。所述第一分发电路向通道1至通道N轮询分发所述第一比特流之后，以及子电路1至子电路N分别对数字信号1至数字信号N进行处理之前之前，所述方法还包括S305：
所述第一对齐标识添加电路接收数字信号1至数字信号N，所述第一对齐标识添加电路为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至对第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界。
本申请实施方式中所述的第一对齐标识是指包含在数字信号1至数字信号N中的对齐标识。
在另一具体的实施方式中，所述发送电路还包括第一对齐标识添加电路。所述子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N之后，所述方法还包括S306：所述第一对齐标识添加电路接收比特流1至比特流N，所述第一对齐标识添加电路为比特流1至比特流N添加第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界。
本申请实施方式中所述的第一对齐标识是指包含在比特流1至比特流N中的对齐标识。
步骤S305和步骤S306的具体过程同上述步骤S104和S105，此处不再赘述。
在本申请另一个具体的实施方式中，所述发送电路还包括第二分发电路，所述PAM电路包括M个调制器，在S304之后，所述方法还包括S307：
第二分发电路接收比特流1至比特流N；
第二分发电路对比特流1至比特流N进行分发，得到N×M个比特流BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。
所述第二分发电路对比特流1至比特流N进行分发，得到N×M个比特流，具体包括：第二分发电路将比特流1至比特流N中每个比特流均分发为M个比特流，得到所述N×M个比特流。
BSi1至BSiM是对比特流i进行分发得到的，比特流i包括BSi1至BSiM。所述M个调制器中的每个调制器只接收BSi1至BSiM中的一个比特流。
在本实施方式中，通过使用多个PAM调制器对所述比特流1至比特流N进行调制，满足了高速率以太网对传输速率的需求。
在另一个具体的实施方式中，所述发送电路还包括第二分发电路和多路复用电路，所述PAM电路包括M个调制器在S304之后，所述方法还包括S308：
第二分发电路接收比特流1至比特流N；
所述第二分发电路对比特流1至比特流N进行分发，得到N×P个比特流AS11至ASNP，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数。
所述多路复用电路将所述N×P个比特流AS11至ASNP复用为N×M个比特流BS11至BSNM,其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述多路复用电路向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
ASi1至ASiP是对比特流i进行分发得到的，比特流i包括ASi1至ASiP。所述M个调制器中的每个调制器只接收BSi1至BSiM中的一个比特流。
所述第二分发电路对比特流1至比特流N进行分发，得到N×P个比特流，具体包括：第二分发电路将比特流1至比特流N中每个比特流均分发为P个比特流，得到所述N×P个比特流。
所述多路复用电路将所述N×P个比特流AS11至ASNP复用为N×M个比特流，具体包括：所述多路复用电路将所述每P个比特流分为M组，每组比特流包括P/M个比特流，将每组的P/M个比特流复用为一个比特流。例如，第二分发电路将每个FEC码字分发为16个数据，多路复用电路将所述16个数据分为4组，每组包含4个数据，将每组的4个数据复用为一个数据。所述多路复用电路对N×P个比特流分别执行上述操作，进而得到N×M个比特流。
在本实施方式中，通过采用上述多路复用电路，使得所述数据处理电路与所述PAM电路可以设置在两块芯片上，使得本领域技术人员可以将所述数据处理电路电路设置为包括多个子电路，输出多个比特流，例如16个比特流，根据需要使用的调制器的数量，通过多路复用器完成数据处理电路与调制器之间的数据传输，进而有利于提高电路设置的灵活性。本领域技术人员可以理解，所述数据处理电路也可以输出8个比特流，或4比特流等，调制器的数量可以根据数据处理速率的需要进行设置，本申请对此不做限制。
在本申请一个具体的实施方式中，所述发送电路还包括第二对齐标识添加电路，所述第二分发电路向所述M个调制器发送BSi1至BSiM之后，所述方法还包括S309：
所述第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
在本申请另一个具体的实施方式中，所述发送电路还包括第二对齐标识添加电路，所述多路复用电路向所述M个调制器发送BSi1至BSiM之后，所述方法还包括S310：
所述第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
本申请中所述的第二对齐标识是指包含在BS11至BSNM中的对齐标识。
所述第二对齐标识添加电路可以与所述第二分发电路一体集成。所述第二对齐标识添加电路与所述第二分发电路也可以是相互独立设置的两个电路，本申请对此不作限制。
接收电路利用该N×M个第二对齐标识进行BS11至BSNM的数据对齐，确认每个数据的边界对齐后,进一步通过第二分发的逆过程恢复分发前的数据格式。第二对齐标识的添加按照每个数据为一组进行同一时刻的添加。第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识所采用的方法和方法100的步骤S104和S105中所采用的方法相同，此处不再赘述。
下面结合图12，对本申请实施例提供的一种以太网中的数据处理方法400进行详细说明。所述方法由以太网接口中的接收电路执行，所述接收电路包括处理电路、第一数据合并电路以及前向纠错FEC解码电路。所述接收电路可以是图7所示的PHY。举例来说，图12所示的方法与图10所示的方法可以构成一个完整的技术方案，从而实现FEC编码以及FEC解码。具体的，图12所示的方法可以用于恢复图10中S101涉及的第一比特流。本申请实施例可以在超100G以太网的PHY中实施，但本领域技术人员可以理解，本申请的实施例在100G以下的以太网中同样可以实施。
在接收电路的PMA子层和/或PCS中所实施的处理分别是在发送电路的PMA子层和/或PCS中所实施处理的逆处理。
S401、所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流。
所述脉冲幅度解调电路接收发送电路发送的数据信号，将其解调为N个比特流，并向该解码器信号处理电路发送该N个比特流。所述N个子电路分别表示为子电路1至子电路N，所述N个比特流分别表示为比特流1至比特流N。比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应。子电路1至子电路N与比特流1至比特流N一一对应。所述N个子电路中的L个子电路是L个FEC解码器，所述N个子电路中的W个子电路是W个延时器，所述L个子电路与所述W个子电路之间没有交集，L+W＝N；L≧1；W≧0；N≧2；L,W和N均为整数。
其中，所述L个FEC解码器具有执行FEC解码的能力。所述W个延时器具有执行延时处理的能力，但是不具备执行FEC解码的能力。因此，所述W个延时器中每个延时器的编码增益等于0。
S402、子电路1至子电路N分别对比特流1至比特流N进行处理，得到处理后的N个数字信号。
所述处理后的N个数字信号分别表示为数字信号1至数字信号N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述L个FEC解码器分别对输入的L个比特流进行FEC解码，得到L个数字信号，所述W个延时器通过分别对输入的W个比特流进行延时处理，得到W个数字信号，子电路1至子电路N的编码增益(Coding gain)分别表示为G1至GN，子电路X的编码增益是GX,子电路Y的编码增益的GY,GX>GY，1≦X<Y≦N，X,Y为整数。
其中，所述输入的L个比特流是指输入到所述L个FEC解码器的L个比特流，输入的L个比特流是比特流1至比特流N对应的N个比特流的子集。所述输入的W个比特流是指输入到所述W个延时器的W个比特流，输入的W个比特流是指比特流1至比特流N对应的N个比特流的子集。
在一个可选的实施方式中，G1>GN，即子电路1的编码增益大于子电路N的编码增益。在本申请的实施例中，G1>GN，使得对于误码率最高的数据，使用相对复杂的FEC进行纠错，而对于误码率最低的数据，使用相对简单的FEC进行纠错，降低了系统的复杂度，减少了FEC对芯片资源的占用。在本申请实施例中，当子电路是延时器时，该子电路的编码增益为0。
进一步可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。通过上述方式，进一步减少FEC对芯片资源的占用，降低系统实现的复杂度。
子电路1至子电路，根据发送电路中子电路1至子电路N中所采用的FEC编码器和延时器，而对应设置相应的FEC解码器和延时器。FEC解码器根据FEC编码器所采用的编码码型，选择对应的码型进行FEC解码。即方法400中FEC解码器对接收到的比特流进行FEC解码的过程是方法300中S303的逆过程，此处不再赘述。
S403、子电路1至子电路N向第一数据合并发电路发送数字信号1至数字信号N。
S404、所述第一数据合并电路轮询发送数字信号1至数字信号N，将数字信号1至数字信号N恢复为串行的第一比特流。
第一数据合并电路根据发送电路中第一分发电路所采用的分发方式，具体选择相对应的合并方式。方法400中的S404是方法300中S302的逆过程，此处不再赘述。
S405、所述FEC解码电路对所述第一比特流进行FEC解码，得到第二比特流。
步骤405是方法300中步骤S301的逆处理，此处不再赘述。
在一个可选的实施方式中，所述接收电路还包括第一对齐标识识别电路，在S401之前，所述方法还包括所述方法还包括S406：
第一对齐标识识别电路识别包含在比特流1至比特流N中的第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，基于第一对齐标识1至第一对其标识N，确定比特流1至比特流N中的边界。
步骤S406为上述步骤S305或S306的逆处理，此处不再赘述。
在一个具体的实施方式中，所述接收电路还包括第二数据合并电路，所述脉冲幅度解调电路包括M个解调器，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括S407：
所述第二数据合并电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二数据合并电路将BSi1至BSiM合并为所述比特流i，Bi1至BiM与所述M个解调器一一对应，M为大于或者等于2的整数。
步骤S407为步骤S307的逆处理，此处不再赘述。
在另一个具体的实施方式中，所述接收电路还包括解复用电路和第二数据合并电路，所述脉冲幅度解调电路包括M个解调器，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括S408：
所述解复用电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，并将BS11至BSNM解复用为N×P个比特流，所述N×P个比特流分别表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
第二数据合并电路接收AS11至ASNP；以及
所述第二数据合并电路将ASi1至ASiP合并为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
步骤S408为步骤S308的逆处理，此处不再赘述。
再一个具体的实施方式中，所述接收电路还包括第二对齐标识识别电路，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括S409：
所述第二AM识别电路识别包含在BS11至BSNM中的N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
步骤S409为步骤S309的逆处理，此处不再赘述。
为了执行上述实施例中的数据处理方法100，本申请实施例提供的一种用于以太网接口的数据处理装置，参见图13，该数据处理装置500包括：第一分发电路501和第一前向纠错FEC编码电路502，
所述第一分发电路501，用于向N个通道轮询分发第一比特流，所述N个通道分别表示为通道1至通道N，所述第一比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N与通道1至通道N一一对应，数字信号1至数字信号N分别通过通道1至通道N传输至所述第一FEC编码电路；
所述第一FEC编码电路502，用于对数字信号1至数字信号N进行FEC编码，生成N个FEC码字，所述第一FEC编码电路502包括N个FEC编码器，所述N个FEC编码器分别表示为FEC编码器1至FEC编码器N，通道1至通道N与FEC编码器1至FEC编码器N一一对应，其中，FEC编码器X对数字信号X进行FEC编码，FEC编码器Y对数字信号Y进行FEC编码，所述N个FEC码字分别表示为F1至FN，数字信号1至数字信号N与F1至FN一一对应，FEC编码器1至FEC编码器N的编码增益分别表示为G1至GN,FEC编码器X的编码增益表示为GX,FEC编码器Y的编码增益表示为GY,GX>GY，1≦X<Y≦N，N≧2，X,Y,N均为整数；
所述第一FEC编码电路502，还用于向脉冲幅度调制PAM电路发送F1至FN，所述PAM电路用于对F1至FN进行调制,F1至FN是所述PAM电路的输入信号，F1至FN与所述输入信号的最低有效位至最高有效位一一对应。
在本实施例中，具有不同编码增益(Coding gain)的FEC编码器对应不同误码率的数字信号。其中，将高增益的FEC编码器对应高误码率的数字信号，低增益的FEC编码器对应低误码率的数字信号。使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，减少了FEC对芯片资源的占用，降低了整个系统实现的复杂度。
在一个具体的实施方式中，G1>GN，即FEC编码器1的编码增益大于FEC编码器N的编码增益。在本申请的实施例中，G1>GN，使得对于误码率较高的数据，使用相对复杂的FEC进行纠错，而对于误码率较低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，减少量FEC对芯片资源的占用。
进一步可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。通过上述方式，进一步节省FEC对芯片资源的占用，降低系统实现的复杂度。
在一个具体的实施方式中，所述数据处理装置500还包括第一对齐标识添加电路503。所述第一对齐标识添加电路503用于在所述第一分发电路501向N个通道轮询分发第一比特流之后，以及在所述第一FEC编码电路502对数字信号1至数字信号N进行FEC编码之前，分别为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N与F1至FN一一对应，第一对齐标识1至第一对齐标识N用于确定F1至FN的边界。
在一个具体的实施方式中，所述数据处理装置500还包括第一对齐标识添加电路503，所述第一对齐标识添加电路503，用于在所述第一FEC编码电路502向脉冲幅度调制PAM电路发送F1至FN之后，接收F1至FN，并为F1至FN分别添加第一对齐标识1至第一对齐标识N，第一对齐标识1至第一对齐标识N与F1至FN一一对应，第一对齐标识1至第一对齐标识N用于确定F1至FN的边界。
在另一具体的实施方式中，所述PAM电路包括M个调制器，所述数据处理装置500还包括第二分发电路504。所述第二分发电路504，用于在所述第一FEC编码电路502向所述PAM电路发送F1至FN之后，接收F1至FN；所述第二分发电路还用于对F1至FN进行分发，得到N×M个比特流，所述N×M个比特流表示为BS11至BSNM，其中，Fi对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路504，还用于向所述M个调制器分别发送BSi1至BSiM，Bi1至BiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。
在本实施方式中，通过使用多个调制器对所述N个FEC码字进行调制，以满足高速率以太网对传输速率的需求。
在另一个具体的实施方式中，所述PAM电路包括M个调制器，所述数据处理装置500还包括所述第二分发电路504和多路复用电路505，
所述第二分发电路504，用于在所述第一FEC编码电路502向所述PAM电路发送F1至FN之后，接收F1至FN；
所述第二分发电路504，还用于对F1至FN进行分发，得到N×P个比特流，所述N×P个比特流表示为AS11至ASNP，其中，Fi对应ASi1至ASiP,i的取值是1至N中的所有整数；
所述多路复用电路505，用于将所述N×P个比特流AS11至ASNP复用为N×M个比特流，所述N×M个比特流表示为BS11至BSNM,其中，Fi对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述多路复用电路505，还用于向所述M个调制器分别发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
在本实施方式中，通过采用上述多路复用电路，使得所述第一FEC编码电路与所述PAM电路可以设置在两块芯片上，使得本领域技术人员可以将所述第一FEC编码电路设置为包括多个子电路，输出多个FEC码字，例如16个FEC码字，根据后续使用的调制器的数量，通过多路复用器完成FEC编码电路与调制器之间的数据传输，进而有利于增加电路设置的灵活性。本领域技术人员可以理解，所述第一FEC编码电路也可以输出8个FEC码字或4个FEC码字等，调制器的数量根据数据处理速率的需要进行设置，本申请对此不做限制。
在本申请另一个具体的实施方式中，所述数据处理装置还包括第二对齐标识添加电路506，
所述第二标识添加电路506，用于在所述第二分发电路504向所述M个调制器分别发送BSi1至BSiM之后，接收BS11至BSNM；
所述第二对齐标识添加电路506，还用于为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，AM11至AMNM用于确定BS11至BSNM的边界。
在本申请另一个具体的实施方式中，所述数据处理装置500还包括第二对齐标识添加电路506，
所述第二标识添加电路506，用于在所述多路复用电路505向所述M个调制器分别发送BSi1至BSiM之后，接收BS11至BSNM；
所述第二对齐标识添加电路506，还用于为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，AM11至AMNM用于确定BS11至BSNM的边界。
在本申请另一个具体的实施方式中，所述数据处理装置500还包括第二FEC编码电路507，用于对第二比特流进行FEC编码，得到所述第一比特流。在一个具体的实施方式中，经过第二FEC编码电路进行FEC编码得到的所述第一比特流包括FEC码字，所述FEC码字包括多个符号。所述第一分发电路，用于根据第一单元向通道P发送所述第一比特流；所述第一分发电路，还用于根据第二单元向通道Q发送所述第一比特流。所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量。其中，1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
在一种具体的实施方式中，所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。
在另一种具体的实施方式中，所述第一分发电路，用于根据第一单元向通道P分发所述第一比特流，具体包括：所述第一分发电路，用于向通道P发送第一符号的第一部分，所述第一单元包括所述第一符号的第一部分。
所述第一分发电路，还用于向通道P+1发送所述第一符号的第二部分；所述第一符号包括所述第一部分和所述第二部分。
为了执行上述实施例中的数据处理方法200，本申请实施例提供的一种用于以太网接口的数据处理装置，参见图14，该数据处理装置600包括：前向纠错FEC编码电路601，第一分发电路602和数据处理电路603，
所述FEC编码电路601，用于对第一比特流进行FEC编码，得到第二比特流；
所述第一分发电路602，用于向N个通道轮询分发所述第二比特流，所述N个通道分别表示为通道1至通道N，所述第二比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N分别通过通道1至通道N传输至所述数据处理电路的N个子电路，所述N个子电路分别表示为子电路1至子电路N，数字信号1至数字信号N与通道1至通道N一一对应，通道1至通道N与子电路1至子电路N一一对应，所述N个子电路中的L个子电路是L个FEC编码电路，所述N个子电路中W个子电路是W个延时器，所述L个子电路和所述W个子电路之间没有交集；
所述数据处理电路603，用于通过子电路1至子电路N分别对数字信号1至数字信号N进行处理，得到处理后的N个数字信号，所述处理后的N个数字信号分别表示为比特流1至比特流N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述L个FEC编码电路通过分别对输入的L个数字信号进行FEC编码处理，得到L个比特流，所述W个延时器通过分别对输入的W个数字信号进行延时处理，得到W个比特流，其中，子电路1至子电路N的编码增益(Coding gain)分别表示为G1至GN，子电路X的编码增益是GX,子电路Y的编码增益的GY,GX>GY,L+W＝N；L≧1；W≧0；1≦X<Y≦N；N≧2；L,W,X,Y和N均为整数；
所述数据处理电路603，还用于向脉冲幅度调制PAM电路发送比特流1至比特流N，所述PAM电路用于对比特流1至比特流N进行调制，比特流1至比特流N是所述PAM电路的输入信号，比特流1至比特流N与所述输入信号的最低有效位至最高有效位一一对应。
在本申请的实施例中，具有不同编码增益(Coding gain)的子电路对应不同误码率的数字信号。其中，将高增益的子电路对应高误码率的数字信号，低增益的子电路对应低误码率的数字信号。使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，降低了单一FEC对芯片资源的占用，降低了整个系统实现的复杂度。
在一个具体的实施方式中，G1>GN，即子电路1的编码增益大于子电路N的编码增益。子电路1向PAM电路发送比特流1，子电路N向PAM电路发送比特流N，比特流1和比特流N为所述PAM电路的输入信号，其中，比特流1与所述输入信号的最低有效位对应，比特流N与所述输入信号的最高有效位对应。
在本申请的实施例中，G1>GN，使得对于误码率最高的数据，使用相对复杂的FEC进行纠错，而对于误码率最低的数据，可以使用相对简单的FEC进行纠错，降低了系统的复杂度，节省了FEC对芯片资源的占用。
进一步可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。
通过上述方式，进一步节省FEC对芯片资源的占用，降低系统实现的复杂度。
在一种具体的实施方式中，所述第二比特流包括FEC码字，所述FEC码字包括多个符号。所述第一分发电路，用于根据第一单元向通道P发送所述第二比特流。所述第一分发电路，还用于根据第二单元向通道Q发送所述第二比特流。所述第一单元包含的比特的数量等于或不等于所述第二单元包含的比特的数量。其中，1≦P≦N-1，2≦Q≦N，P≠Q，P和Q均为整数。
在一种具体的实施方式中，所述第一单元是一个或多个符号，所述第二单元是一个或多个符号。
在一种可选的实施方式中，所述第一分发电路，用于根据第一单元向通道P分发所述第二比特流，具体包括：所述第一分发电路，用于向通道P发送第一符号的第一部分，所述第一单元包括所述第一符号的第一部分。
所述第一分发电路，还用于向通道P+1发送所述第一符号的第二部分；所述第一符号包括所述第一部分和所述第二部分。
在一个具体的实施方式中，所述数据处理装置600还包括第一对齐标识添加电路604，
所述第一对齐标识添加电路604，用于在所述第一分发电路向通道1至通道N轮询分发所述第一比特流之后，以及子电路1至子电路N分别对数字信号1至数字信号N进行处理之前之前，接收数字信号1至数字信号N，并为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至对第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界。
在另一个具体的实施方式中，所述所述第一对齐标识添加电路604，用于在所述子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N之后，接收比特流1至比特流N，并为比特流1至比特流N添加第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界。
在另一个具体的实施方式中，所述PAM电路包括M个调制器，所述数据处理装置600还包括第二分发电路605，
所述第二分发电路605，用于在所述子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N之后，接收比特流1至比特流N，并对比特流1至比特流N进行分发，得到N×M个比特流BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路，还用于向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。
在本实施方式中，通过使用多个调制器对比特流1至比特流N进行信号调制，以满足高速率以太网对传输速率的需求。
在另一个具体的实施方式中，所述PAM电路包括M个调制器，所述数据处理装置包括所述第二分发电路605和多路复用电路606，
所述第二分发电路605，用于在所述子电路1至子电路N将向脉冲幅度调制PAM电路发送比特流1至比特流N之后，接收比特流1至比特流N，并对比特流1至比特流N进行分发，得到N×P个比特流AS11至ASNP，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数；
所述多路复用电路606，用于将所述N×P个比特流AS11至ASNP复用为N×M个比特流BS11至BSNM,其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；
所述多路复用电路606，还用于向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
在本实施方式中，通过采用上述多路复用电路，使得所述数据处理电路与所述PAM电路可以设置在两块芯片上，使得本领域技术人员可以将所述数据处理电路603可以设置为包括多个子电路，例如16个子电路，输出16个比特流，根据后续使用的调制器的数量，通过多路复用器完成数据处理电路与调制器之间的数据传输，进而有利于增加电路设置的灵活性。本领域技术人员可以理解，所述数据处理电路603也可以输出8个比特流，或4个比特流等，调制器的数量根据数据处理速率的需要进行设置，本申请对此不做限制。
在一个具体的实施方式中，所述数据处理装置600还包括第二对齐标识添加电路607，
所述第二对齐标识添加电路607，用于在所述第二分发电路605向所述M个调制器发送BSi1至BSiM之后，接收BS11至BSNM；
所述第二对齐标识添加电路607，还用于为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
在另一个具体的实施方式中，所述第二对齐标识添加电路607，用于在所述多路复用电路606向所述M个调制器发送BSi1至BSiM之后，接收BS11至BSNM；
所述第二对齐标识添加电路607，还用于为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
为了执行上述实施例中的数据处理方法300，本申请实施例提供的一种用于以太网接口的数据处理装置700，参见图15，该数据处理装置700包括第一前向纠错FEC解码电路701以及第一数据合并电路702，所述第一FEC解码电路701包括N个FEC解码器，
所述第一FEC解码电路701，用于通过所述N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流，所述N个FEC解码器分别表示为FEC解码器1至FEC解码器N，所述N个比特流分别表示为比特流1至比特流N，比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应，FEC解码器1至FEC解码器N与比特流1至比特流N一一对应，N为大于等于2的整数；
所述第一FEC解码电路701，还用于通过FEC解码器1至FEC解码器N分别对比特流1至比特流N进行FEC解码，得到N个数字信号，其中，FEC解码器X对比特流X进行FEC解码，FEC解码器Y对比特流Y进行FEC解码，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N与FEC解码器1至FEC解码器N一一对应，FEC解码器1至FEC解码器N的编码增益分别表示为G1至GN,FEC解码器x的编码增益表示为GX,FEC解码器Y的编码增益表示为GY,GX>GY，1≦X<Y≦N，N≧2，X,Y,N均为整数；
所述FEC解码电路701，还用于通过FEC解码器1至FEC解码器N将数字信号1至数字信号N分别发送到第一数据合并电路702；
所述第一数据合并电路702，用于将数字信号1至数字信号N合并为串行的第一比特流。
在本实施例中，使得较高增益的FEC覆盖链路中容易发生误码的数据。通过使用不同增益的FEC，减少了FEC对芯片资源的占用，降低了整个系统实现的复杂度。
在一个可选的实施方式中，G1>GN，即FEC解码器1的编码增益大于FEC解码器N的编码增益。在本申请的实施例中，G1>GN，使得对于误码率最高的数据，使用相对复杂的FEC进行纠错，而对于误码率最低的数据，使用相对简单的FEC进行纠错，降低了系统的复杂度，节省了FEC对芯片资源的占用。
进一步可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。通过上述方式，进一步减少FEC对芯片资源的占用，降低系统实现的复杂度。
在一个具体的实施方式中，所述数据处理装置700还包括第一对齐标识识别电路703，
所述第一对齐标识识别电路703，用于识别包含在比特流1至比特流N中的对齐标识1至对比标识N，比特流1至比特流N与对比标识1至对齐标识N一一对应，基于对齐标识1至对齐标识N，确定比特流1至比特流N的边界。
在一个具体的实施方式中，所述数据处理装置700还包括第二FEC解码电路704，
所述第二FEC解码电路704，用于述所述第一数据合并电路702将数字信号1至数字信号N合并为串行的第一比特流之后，对所述第一比特流进行第二FEC解码，得到第二比特流。
在一个具体的实施方式中，所述脉冲幅度解调电路包括M个解调器，所述数据处理装置700还包括第二数据合并电路705，
所述第二数据合并电路705，用于在所述第一FEC解码电路701的N个FEC解码器分别接收脉冲幅度解调电路输出的N个比特流之前，接收所述M个解调器输出的N×M个比特流，所述N×M个比特流表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；
所述第二数据合并电路705，还用于将BSi1至BSiM合并为所述比特流i，Bi1至BiM与所述M个解调器一一对应，M为大于或者等于2的整数。
在一个具体的实施方式中，所述脉冲幅度解调电路包括M个解调器，所述数据处理装置700还包括所述第二数据合并电路705和解复用电路706，
所述解复用电路706，用于在所述第一FEC解码电路701的N个FEC解码器分别接收所述脉冲幅度解调电路输出的N个比特流之前，接收所述M个解调器输出的N×M个比特流，所述N×M个比特流表示为BS11至BSNM，并将所述N×M个比特流BS11至BSNM解复用为N×P个比特流，所述N×P个比特流表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
所述第二数据合并电路，用于接收AS11至ASNP，并将ASi1至ASiP合并为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
在一个具体的实施方式中，所述数据处理装置700还包括第二对齐标识识别电路707，
所述第二对齐标识识别电路707，用于在所述第一FEC解码电路704的N个FEC解码器分别接收所述脉冲幅度解调电路输出的N个比特流之前，识别包含在BS11至BSNM中N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
为了执行上述实施例中的数据处理方法400，本申请实施例提供的一种用于以太网接口的数据处理装置800，参见图16，该数据处理装置800包括处理电路801、第一数据合并电路802以及前向纠错FEC解码电路803，所述处理电路801包括N个子电路，
所述处理电路801，用于通过所述N个子电路分别接收脉冲幅度解调电路输出的N个比特流，所述N个子电路分别表示为子电路1至子电路N，所述N个比特流分别表示为比特流1至比特流N，比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应，子电路1至子电路N与比特流1至比特流N一一对应，所述N个子电路中的L个子电路是L个FEC解码器，所述N个子电路中的W个子电路是W个延时器，所述L个子电路与所述W个子电路之间没有交集，L+W＝N；L≧1；W≧0；N≧2；L,W和N均为整数；
所述处理电路801，还用于通过子电路1至子电路N分别对比特流1至比特流N进行处理，得到数字信号1至数字信号N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述L个FEC解码器分别对输入的L个比特流进行FEC解码，得到L个数字信号，所述W个延时器通过分别对输入的W个比特流进行延时处理，得到W个数字信号，子电路1至子电路N的编码增益(Coding gain)分别表示为G1至GN，子电路X的编码增益是GX,子电路Y的编码增益的GY,GX>GY，1≦X<Y≦N，X,Y为整数；
子电路1至子电路N向第一发送发电路发送数字信号1至数字信号N；
所述第一数据合并电路802，用于将数字信号1至数字信号N合并为串行的第一比特流；
所述FEC解码电路803，用于对所述第一比特流进行FEC解码，得到第二比特流。
在一个可选的实施方式中，子电路1是FEC解码器，G1>GN，即子电路1的编码增益大于子电路N的编码增益。在本申请的实施例中，G1>GN，使得对于误码率最高的数据，使用相对复杂的FEC进行纠错，而对于误码率最低的数据，使用相对简单的FEC进行纠错，降低了系统的复杂度，节省了FEC对芯片资源的占用。
进一步可选的，G1≧G2至GN-1中的每个编码增益。当N＝3时，G2＝GN-1。通过上述方式，进一步减少了FEC对芯片资源的占用，降低系统实现的复杂度。
在一个具体的实施方式中，所述数据处理装置800还可以包括第一对齐标识识别电路804，
所述第一对齐标识识别电路804，用于在所述处理电路801的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，识别包含在比特流1至比特流N中的第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，基于第一对齐标识1至第一对其标识N，确定比特流1至比特流N中的边界。
在一个具体的实施方式中，所述脉冲幅度解调电路包括M个解调器，所述数据处理装置800还可以包括第二数据合并电路805，
所述第二数据合并电路805，用于在所述处理电路801的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二数据合并电路805，还用于将BSi1至BSiM发送为所述比特流i，BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数。
在一个具体的实施方式中，所述脉冲幅度解调电路包括M个解调器，所述数据处理装置800还包括解复用电路806和所述第二数据合并电路805，
所述解复用电路806，用于在所述处理电路801的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，并将BS11至BSNM解复用为N×P个比特流，所述N×P个比特流分别表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
第二数据合并电路805，用于接收AS11至ASNP；以及
所述第二数据合并电路805，还用于将ASi1至ASiP发送为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
在一个具体的实施方式中，所述数据处理装置还包括第二对齐标识识别电路807，
第二对齐标识识别电路807，用于在所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，识别包含在BS11至BSNM中的N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
本申请各个实施例中各功能单元，可以由专用集成电路(英文：application-specific integrated circuit，缩写：ASIC)，可编程逻辑器件(英文：programmable logicdevice，缩写：PLD)等可以实现各电路所描述的操作功能组件中的一种或其任意组合来实现。上述PLD可以是复杂可编程逻辑器件(英文：complex programmable logic device，缩写：CPLD)，现场可编程逻辑门阵列(英文：field-programmable gate array，缩写：FPGA)，通用阵列逻辑(英文：generic array logic，缩写：GAL)或其任意组合。
图17示出了本申请实施例提供的另一种用于以太网接口的数据处理装置900的结构示意图，采用通用计算机系统结构。
计算机系统可具体是具有处理器的计算机，如通用个人计算机(PC)，便携式设备，如平板计算机，或智能手机等。所述数据处理装置900包括总线901，处理器902，存储器903，通信接口904，输入设备905和输出设备906。
所述存储器901，用于存储包括程序、指令或代码；
所述处理器902，用于执行存储器901中的程序、指令或代码，完成方法100中的S101-S110操作，或者完成方法200中的S201-S209的操作，或者完成方法300中的S301-S310的操作，或者完成方法400中的S401至S409的操作。
总线901可包括一通路，在计算机各个部件之间传送信息。
处理器902可以是一个或多个通用的中央处理器(CPU)，微处理器，专用集成电路ASIC，或一个或多个用于控制本申请方案程序执行的集成电路。计算机系统包括一个或多个存储器，所述存储器可以是但不限于是随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、光盘只读存储器(CD-ROM)、硬盘或者磁碟等各种可以存储程序指令代码的介质。这些存储器通过总线901与处理器902相连接。
输入设备905可包括一种装置或一种物理接口，以接收用户输入的数据或信息，例如键盘，鼠标，扫描仪，语音输入装置，触摸屏等。
输出设备可包括一种装置或一种物理接口，以允许输出信息给用户，包括显示屏，打印机，扬声器等。
通信接口904，使用任何收发器一类的装置，以便与其他设备或通信网络通信，如以太网，无线接入网，无线局域网等。
存储器903，如RAM，保存有执行本申请技术方案的程序，还可以保存有操作系统，其它应用程序和以太数据等。执行本申请技术方案的程序代码被保存在存储器903中，并由处理器904来执行。
本申请还提供了一种数据处理系统，所述数据处理系统包括数据处理装置500，数据处理装置600，数据处理装置700以及数据处理装置800中任意一个数据处理装置或其任意组合。所述数据处理装置500用于完成方法100中的S101-S110的操作，所述数据处理装置600用于完成方法200中的S201-S209的操作，所述数据处理装置700用于完成方法300中的S301-S310的操作，所述数据处理装置用于完成方法400中的S401至S409的操作。
本申请各个实施例中的各功能单元可以集成在一个处理器中，也可以是各个单元单独物理存在，也可以两个或两个以上电路集成在一个电路中。上述各功能单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的。例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的。作为单元显示的部件可以是或者也可以不是物理单元。即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
所述集成的单元如果以硬件结合软件的形式实现并作为独立的产品销售或使用时，所述软件可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案对现有技术做出贡献的部分技术特征可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的部分或全部步骤。而前述的存储介质可以是U盘、移动硬盘、只读存储器(简称：ROM，英文：Read-Only Memory)、随机存取存储器(简称：RAM，英文：Random Access Memory)、磁碟或者光盘。
本说明书的各个部分均采用递进的方式进行描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点介绍的都是与其他实施例不同之处。尤其，对于装置和系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例部分的说明即可。
应理解，在本申请的各种实施例中，上述各方法的序号的大小并不意味着执行顺序的先后，各方法的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的电路及方法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
最后，需要说明的是：以上所述仅为本申请技术方案的较佳实施例而已，并非用于限定本申请的保护范围。显然，本领域技术人员可以对本申请进行各种改动和变型而不脱离本申请的范围。倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (30)

1.一种数据处理方法，其特征在于，所述方法由以太网接口中的发送电路执行，所述发送电路包括前向纠错FEC编码电路，第一分发电路以及数据处理电路，所述方法包括：
所述FEC编码电路通过对第一比特流进行FEC编码，得到第二比特流；
所述第一分发电路向N个通道分发所述第二比特流，所述N个通道分别表示为通道1至通道N，所述第二比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N分别通过通道1至通道N传输至所述数据处理电路的N个子电路，所述N个子电路分别表示为子电路1至子电路N，数字信号1至数字信号N与通道1至通道N一一对应，通道1至通道N与子电路1至子电路N一一对应，所述N个子电路中的L个子电路是L个FEC编码器，所述L个FEC编码器分别表示为FEC编码器1至FEC编码器L，数字信号1至数字信号L与通道1至通道L一一对应，通道1至通道L与FEC编码器1至FEC编码器L一一对应；
子电路1至子电路N分别对数字信号1至数字信号N进行处理，得到处理后的N个数字信号，所述处理后的N个数字信号分别表示为比特流1至比特流N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述子电路1至子电路L通过分别对输入的L个数字信号进行FEC编码处理，得到L个比特流，其中，子电路1至子电路N的编码增益分别表示为G1至GN，FEC编码器X的编码增益是GX,子电路Y的编码增益的GY,GX>GY；L≧1；1≦X<Y≦N；N≧2；L,X,Y和N均为整数；
子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N，所述PAM电路用于对比特流1至比特流N进行调制，比特流1至比特流N是所述PAM电路的输入信号，比特流1至比特流N与所述输入信号的最低有效位至最高有效位一一对应。
2.根据权利要求1所述的方法，其特征在于：子电路1是FEC编码器，G1>GN，并且G1≧G2至GN-1中的每个编码增益。
3.根据权利要求1或2所述的方法，其特征在于，所述N个子电路中还包括延时器，所述延时器用于对误码率低的比特流进行时间同步处理。
4.根据权利要求1或2所述的方法，其特征在于，所述发送电路还包括第一对齐标识添加电路，所述方法还包括：
所述第一分发电路向通道1至通道N分发所述第二比特流之后，以及子电路1至子电路N分别对数字信号1至数字信号N进行处理之前，所述第一对齐标识添加电路接收数字信号1至数字信号N，所述第一对齐标识添加电路为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至对第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界；或
所述子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N之后，所述第一对齐标识添加电路接收比特流1至比特流N，所述第一对齐标识添加电路为比特流1至比特流N添加第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界。
5.根据权利要求1或2所述的方法，其特征在于，所述发送电路还包括第二分发电路，所述PAM电路包括M个调制器，所述子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N之后，所述方法还包括：
第二分发电路接收比特流1至比特流N；
第二分发电路对比特流1至比特流N进行分发，得到N×M个比特流BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。
6.根据权利要求1或2所述的方法，其特征在于，所述发送电路还包括第二分发电路和多路复用电路，所述PAM电路包括M个调制器，所述子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N之后，所述方法还包括：
第二分发电路接收比特流1至比特流N；
所述第二分发电路对比特流1至比特流N进行分发，得到N×P个比特流AS11至ASNP，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数；
所述多路复用电路将所述N×P个比特流AS11至ASNP复用为N×M个比特流BS11至BSNM,其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述多路复用电路向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
7.根据权利要求5所述的方法，其特征在于，所述发送电路还包括第二对齐标识添加电路，所述第二分发电路向所述M个调制器发送BSi1至BSiM之后，所述方法还包括：
所述第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
8.根据权利要求6所述的方法，其特征在于，所述发送电路还包括第二对齐标识添加电路，所述多路复用电路向所述M个调制器发送BSi1至BSiM之后，所述方法还包括：
所述第二对齐标识添加电路接收BS11至BSNM；
所述第二对齐标识添加电路为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
9.一种数据处理方法，其特征在于，所述方法由以太网接口中的接收电路执行，所述接收电路包括处理电路、第一数据合并电路以及前向纠错FEC解码电路，所述方法包括：
所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流，所述N个子电路分别表示为子电路1至子电路N，所述N个比特流分别表示为比特流1至比特流N，比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应，子电路1至子电路N与比特流1至比特流N一一对应，所述N个子电路中的L个子电路是L个FEC解码器，所述L个FEC解码器分别表示为FEC解码器1至FEC解码器L，数字信号1至数字信号L与通道1至通道L一一对应，通道1至通道L与FEC解码器1至FEC解码器L一一对应；L≧1；N≧2；L和N均为整数；
子电路1至子电路N分别对比特流1至比特流N进行处理，得到数字信号1至数字信号N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述子电路1至子电路L分别对输入的L个比特流进行FEC解码，得到L个数字信号，子电路1至子电路N的编码增益分别表示为G1至GN，FEC解码器X的编码增益是GX,子电路Y的编码增益的GY,GX>GY，1≦X<Y≦N，X,Y为整数；
子电路1至子电路N向第一合并电路发送数字信号1至数字信号N；
所述第一数据合并电路将数字信号1至数字信号N合并为串行的第一比特流；
所述FEC解码电路对所述第一比特流进行FEC解码，得到第二比特流。
10.根据权利要求9所述的方法，其特征在于，子电路1是FEC解码器，G1>GN，并且G1≧G2至GN-1中的每个编码增益。
11.根据权利要求9或10所述的方法，其特征在于，所述N个子电路中还包括延时器，所述延时器用于对误码率低的比特流进行时间同步处理。
12.根据权利要求9所述的方法，其特征在于，所述接收电路还包括第一对齐标识识别电路，在所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
第一对齐标识识别电路识别包含在比特流1至比特流N中的第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，基于第一对齐标识1至第一对齐标识N，确定比特流1至比特流N中的边界。
13.根据权利要求9或10所述的方法，其特征在于：所述脉冲幅度解调电路包括M个解调器，所述接收电路还包括第二数据合并电路，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述第二数据合并电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二数据合并电路将BSi1至BSiM合并为所述比特流i，BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数。
14.根据权利要求9或10所述的方法，其特征在于：所述脉冲幅度解调电路包括M个解调器，所述接收电路还包括解复用电路和第二数据合并电路，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述解复用电路接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，并将BS11至BSNM解复用为N×P个比特流，所述N×P个比特流分别表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
第二数据合并电路接收AS11至ASNP；以及
所述第二数据合并电路将ASi1至ASiP合并为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
15.根据权利要求13所述的方法，其特征在于，所述接收电路还包括第二对齐标识识别电路，所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，所述方法还包括：
所述第二对齐标识识别电路识别包含在BS11至BSNM中的N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
16.一种用于以太网接口的数据处理装置，其特征在于，所述数据处理装置包括：前向纠错FEC编码电路，第一分发电路和数据处理电路，
所述FEC编码电路，用于对第一比特流进行FEC编码，得到第二比特流；
所述第一分发电路，用于向N个通道分发所述第二比特流，所述N个通道分别表示为通道1至通道N，所述第二比特流包括N个数字信号，所述N个数字信号分别表示为数字信号1至数字信号N，数字信号1至数字信号N分别通过通道1至通道N传输至所述数据处理电路的N个子电路，所述N个子电路分别表示为子电路1至子电路N，数字信号1至数字信号N与通道1至通道N一一对应，通道1至通道N与子电路1至子电路N一一对应，所述N个子电路中的L个子电路是L个FEC编码器，所述L个FEC编码器分别表示为FEC编码器1至FEC编码器L，数字信号1至数字信号L与通道1至通道L一一对应，通道1至通道L与FEC编码器1至FEC编码器L一一对应；
所述数据处理电路，用于通过子电路1至子电路N分别对数字信号1至数字信号N进行处理，得到处理后的N个数字信号，所述处理后的N个数字信号分别表示为比特流1至比特流N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述子电路1至子电路L通过分别对输入的L个数字信号进行FEC编码处理，得到L个比特流，其中，子电路1至子电路N的编码增益分别表示为G1至GN，FEC编码器X的编码增益是GX,子电路Y的编码增益的GY,GX>GY；L≧1；1≦X<Y≦N；N≧2；L,X,Y和N均为整数；
所述数据处理电路，还用于向脉冲幅度调制PAM电路发送比特流1至比特流N，所述PAM电路用于对比特流1至比特流N进行调制，比特流1至比特流N是所述PAM电路的输入信号，比特流1至比特流N与所述输入信号的最低有效位至最高有效位一一对应。
17.根据权利要求16所述的数据处理装置，其特征在于：子电路1是FEC编码器，G1>GN，且G1≧G2至GN-1中的每个编码增益。
18.根据权利要求16或17所述的数据处理装置，其特征在于，所述N个子电路中还包括延时器，所述延时器用于对误码率低的比特流进行时间同步处理。
19.根据权利要求16或17所述的数据处理装置，其特征在于：所述数据处理装置还包括第一对齐标识添加电路，
所述第一对齐标识添加电路，用于在所述第一分发电路向通道1至通道N分发所述第二比特流之后，以及子电路1至子电路N分别对数字信号1至数字信号N进行处理之前，接收数字信号1至数字信号N，并为数字信号1至数字信号N添加第一对齐标识1至第一对齐标识N，数字信号1至数字信号N与第一对齐标识1至对第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界；或
所述第一对齐标识添加电路，用于在所述子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N之后，接收比特流1至比特流N，并为比特流1至比特流N添加第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，第一对齐标识1至第一对齐标识N用于确定比特流1至比特流N的边界。
20.根据权利要求16或17所述的数据处理装置，所述PAM电路包括M个调制器，其特征在于：所述数据处理装置还包括第二分发电路，
所述第二分发电路，用于在所述子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N之后，接收比特流1至比特流N，并对比特流1至比特流N进行分发，得到N×M个比特流BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二分发电路，还用于向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，M为大于或者等于2的整数。
21.根据权利要求16或17所述的数据处理装置，所述PAM电路包括M个调制器，其特征在于：所述数据处理装置还包括第二分发电路和多路复用电路，
所述第二分发电路，用于在所述子电路1至子电路N向脉冲幅度调制PAM电路发送比特流1至比特流N之后，接收比特流1至比特流N，并对比特流1至比特流N进行分发，得到N×P个比特流AS11至ASNP，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数；
所述多路复用电路，用于将所述N×P个比特流AS11至ASNP复用为N×M个比特流BS11至BSNM,其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；
所述多路复用电路，还用于向所述M个调制器发送BSi1至BSiM，BSi1至BSiM与所述M个调制器一一对应，所述M个调制器分别用于对BSi1至BSiM进行调制，P≧M，P是M的整数倍,M为大于或者等于2的整数。
22.根据权利要求20所述的数据处理装置，其特征在于：所述数据处理装置还包括第二对齐标识添加电路，
所述第二对齐标识添加电路，用于在所述第二分发电路向所述M个调制器发送BSi1至BSiM之后，接收BS11至BSNM；
所述第二对齐标识添加电路，还用于为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
23.根据权利要求21所述的数据处理装置，其特征在于：所述数据处理装置还包括第二对齐标识添加电路，
所述第二对齐标识添加电路，用于在所述多路复用电路向所述M个调制器发送BSi1至BSiM之后，接收BS11至BSNM；
所述第二对齐标识添加电路，还用于为BS11至BSNM分别添加N×M个第二对齐标识，所述N×M个第二对齐标识表示为AM11至AMNM，比特流BS11至BSNM与第二对齐标识AM11至AMNM一一对应，第二对齐标识AM11至AMNM用于确定比特流BS11至BSNM的边界。
24.一种用于以太网接口的数据处理装置，其特征在于，所述数据处理装置包括处理电路、第一数据合并电路以及前向纠错FEC解码电路，所述处理电路包括N个子电路，
所述处理电路，用于通过所述N个子电路分别接收脉冲幅度解调电路输出的N个比特流，所述N个子电路分别表示为子电路1至子电路N，所述N个比特流分别表示为比特流1至比特流N，比特流1至比特流N与所述脉冲幅度解调电路的输出信号的最低有效位至最高有效位一一对应，子电路1至子电路N与比特流1至比特流N一一对应，所述N个子电路中的L个子电路是L个FEC解码器，所述L个FEC解码器分别表示为FEC解码器1至FEC解码器L，数字信号1至数字信号L与通道1至通道L一一对应，通道1至通道L与FEC解码器1至FEC解码器L一一对应；L≧1；N≧2；L和N均为整数；
所述处理电路，还用于通过子电路1至子电路N分别对比特流1至比特流N进行处理，得到数字信号1至数字信号N，比特流1至比特流N与数字信号1至数字信号N一一对应，其中，所述子电路1至子电路L分别对输入的L个比特流进行FEC解码，得到L个数字信号，子电路1至子电路N的编码增益分别表示为G1至GN，FEC解码器X的编码增益是GX,子电路Y的编码增益的GY,GX>GY，1≦X<Y≦N，X,Y为整数；
子电路1至子电路N向第一数据合并电路发送数字信号1至数字信号N；
所述第一数据合并电路，用于将数字信号1至数字信号N合并为串行的第一比特流；
所述FEC解码电路，用于对所述第一比特流进行FEC解码，得到第二比特流。
25.根据权利要求24所述的数据处理装置，其特征在于，子电路1是FEC解码器，G1>GN，且G1≧G2至GN-1中的每个编码增益。
26.根据权利要求24或25所述的数据处理装置，其特征在于，所述N个子电路中还包括延时器，所述延时器用于对误码率低的比特流进行时间同步处理。
27.根据权利要求24或25所述的数据处理装置，其特征在于，所述数据处理装置还包括第一对齐标识识别电路，
所述第一对齐标识识别电路，用于在所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，识别包含在比特流1至比特流N中的第一对齐标识1至第一对齐标识N，比特流1至比特流N与第一对齐标识1至第一对齐标识N一一对应，基于第一对齐标识1至第一对齐标识N，确定比特流1至比特流N中的边界。
28.根据权利要求24或25所述的数据处理装置，其特征在于，所述脉冲幅度解调电路包括M个解调器，所述数据处理装置还包括第二数据合并电路，
所述第二数据合并电路，用于在所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数；以及
所述第二数据合并电路，还用于将BSi1至BSiM合并为所述比特流i，BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数。
29.根据权利要求28所述的数据处理装置，其特征在于，所述脉冲幅度解调电路包括M个解调器，所述数据处理装置还包括解复用电路和所述第二数据合并电路，
所述解复用电路，用于在所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，接收所述M个解调器输出的N×M个比特流，所述N×M个比特流分别表示为BS11至BSNM，并将BS11至BSNM解复用为N×P个比特流，所述N×P个比特流分别表示为AS11至ASNP，其中，比特流i对应BSi1至BSiM,i的取值是1至N中的所有整数，比特流BSi1至BSiM与所述M个解调器一一对应，M为大于或者等于2的整数；
所述第二数据合并电路，用于接收AS11至ASNP；以及
所述第二数据合并电路，还用于将ASi1至ASiP合并为所述比特流i，其中，比特流i对应ASi1至ASiP,i的取值是1至N中的所有整数,P≧M，P是M的整数倍,M为大于或者等于2的整数。
30.根据权利要求28所述的数据处理装置，其特征在于，所述数据处理装置还包括第二对齐标识识别电路，
第二对齐标识识别电路，用于在所述处理电路的N个子电路分别接收脉冲幅度解调电路输出的N个比特流之前，识别包含在BS11至BSNM中的N×M个第二对齐标识，所述N×M个第二对齐标识分别表示为AM11至AMNM，BS11至BSNM与AM11至AMNM一一对应，基于AM11至AMNM，确定BS11至BSNM中每个比特流的边界。
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