JP2003273653A - Mute circuit and reference voltage generating circuit - Google Patents
Mute circuit and reference voltage generating circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は基準電圧発生回路お
よびこれを用いたミュート回路に関し、特に、基準電圧
を発生し、発生した基準電圧を制御する基準電圧発生回
路と、該基準電圧発生回路で発生した基準電圧をアナロ
グ増幅回路のアナログコモン電圧端子に印加し、発生し
た基準電圧を制御してアナログ増幅回路の出力信号をミ
ュートするミュート回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generating circuit and a mute circuit using the same, and more particularly to a reference voltage generating circuit for generating a reference voltage and controlling the generated reference voltage, and a reference voltage generating circuit The present invention relates to a mute circuit that applies a generated reference voltage to an analog common voltage terminal of an analog amplifier circuit and controls the generated reference voltage to mute an output signal of the analog amplifier circuit.
【０００２】[0002]
【従来の技術】一般的に、図４に示すようなアナログ増
幅回路において、アナログ増幅回路をパワーアップする
と、アナログ増幅回路の出力ＶＯＵＴはハイインピーダ
ンスの不安定な状態から信号が出力される安定な状態に
なる。このため、瞬間的に出力負荷に電流が流れる。出
力負荷がヘッドフォンなどであった場合は、ボツ音（ま
たはポップノイズ）が発生してしまい、聴感上不都合で
ある。アナログ増幅回路をパワーダウンする際も同様で
あり、アナログ増幅回路の出力ＶＯＵＴは信号が出力さ
れる安定な状態からハイインピーダンスの不安定な状態
になり、ボツ音が発生する。よって、アナログ増幅回路
をパワーアップ、パワーダウンする際には、アナログ増
幅回路の出力信号をミュートしておき、ポップノイズが
発生しないようにする必要がある。2. Description of the Related Art Generally, in an analog amplifier circuit as shown in FIG. 4, when the analog amplifier circuit is powered up, the output VOUT of the analog amplifier circuit is stable when a signal is output from an unstable state of high impedance. It becomes a state. Therefore, current instantaneously flows through the output load. When the output load is a headphone or the like, a popping sound (or pop noise) is generated, which is inconvenient in hearing. The same applies when powering down the analog amplifier circuit, and the output VOUT of the analog amplifier circuit changes from a stable state in which a signal is output to a high impedance unstable state, and a popping sound is generated. Therefore, when powering up and powering down the analog amplifier circuit, it is necessary to mute the output signal of the analog amplifier circuit so that pop noise is not generated.
【０００３】アナログ増幅回路の出力をミュートしてボ
ツ音を発生させない方法としては、図５，図６に示すよ
うな方法がある。ミュート中はアナログ増幅回路のアナ
ログコモン電圧ＶＣを０Ｖにしてアナログ増幅回路の出
力ＶＯＵＴを０Ｖにしておき、ミュート中にアナログ増
幅回路をパワーアップまたはパワーダウンする。図５に
示すように、アナログ増幅回路のパワーアップ時は、パ
ワーダウン信号をＨからＬにしてパワーダウンを解除し
た後、ミュート信号をＨからＬにしてミュートを解除す
る。図６に示すように、アナログ増幅回路のパワーダウ
ン時は、ミュート信号をＬからＨにしてミュートした
後、パワーダウン信号をＬからＨにしてパワーダウンす
る。よって、ミュート中は出力ＶＯＵＴは常に０Ｖなの
で、パワーダウン信号の変化時にはボツ音は発生しな
い。As a method of muting the output of the analog amplifier circuit to prevent the generation of pop noise, there are methods shown in FIGS. During muting, the analog common voltage VC of the analog amplifying circuit is set to 0V and the output VOUT of the analog amplifying circuit is set to 0V, and the analog amplifying circuit is powered up or down during muting. As shown in FIG. 5, when the analog amplifier circuit is powered up, the power down signal is changed from H to L to cancel the power down, and then the mute signal is changed from H to L to cancel the mute. As shown in FIG. 6, when the analog amplifier circuit is powered down, the mute signal is changed from L to H to mute, and then the power down signal is changed from L to H for power down. Therefore, since the output VOUT is always 0V during mute, no popping sound is generated when the power down signal changes.
【０００４】しかし、図５，図６に示すように、ミュー
ト信号の変化時に、アナログコモン電圧ＶＣが０Ｖから
一定電圧ＶＡに（またはＶＡから０Ｖに）急激に変化す
ると、ここでもボツ音が発生する。However, as shown in FIGS. 5 and 6, when the analog common voltage VC changes rapidly from 0V to a constant voltage VA (or from VA to 0V) at the time of changing the mute signal, a clicking sound is generated here as well. To do.
【０００５】図５に示すように、アナログコモン電圧Ｖ
Ｃの立ち上がり時において、アナログコモン電圧ＶＣは
０ＶからＶＡになり、出力ＶＯＵＴも０ＶからＶＡにな
る。アナログコモン電圧ＶＣが０ＶからＶＡになる時刻
をそれぞれｔ１１，ｔ１２とすれば、ボツ音は時刻ｔ１
１およびｔ１２で発生する。時刻ｔ１１でのアナログコ
モン電圧ＶＣの傾きＶＡ／（ｔ１２−ｔ１１）が大きい
程、出力ＶＯＵＴにおいて大きなレベルのボツ音が発生
する。同様に、時刻ｔ１２においてもアナログコモン電
圧ＶＣの傾きが大きい程、大きなレベルのボツ音が発生
する。As shown in FIG. 5, the analog common voltage V
When C rises, the analog common voltage VC changes from 0V to VA, and the output VOUT also changes from 0V to VA. If the time when the analog common voltage VC changes from 0V to VA is t11 and t12, respectively, the popping sound is generated at the time t1.
It occurs at 1 and t12. The larger the slope VA / (t12-t11) of the analog common voltage VC at the time t11, the larger the popping sound is generated at the output VOUT. Similarly, at time t12, as the slope of the analog common voltage VC is larger, a larger level popping sound is generated.
【０００６】図６に示すように、アナログコモン電圧Ｖ
Ｃの立ち下がり時において、アナログコモン電圧ＶＣは
ＶＡから０Ｖになり、出力ＶＯＵＴもＶＡから０Ｖにな
る。アナログコモン電圧ＶＣがＶＡから０Ｖになる時刻
をそれぞれｔ２１，ｔ２２とすれば、ボツ音は時刻ｔ２
１およびｔ２２で発生する。時刻ｔ２１でのアナログコ
モン電圧ＶＣの傾きＶＡ／（ｔ２２−ｔ２１）が大きい
程、出力ＶＯＵＴにおいて大きなレベルのボツ音が発生
する。同様に、時刻ｔ２２においてもアナログコモン電
圧ＶＣの傾きが大きい程、大きなレベルのボツ音が発生
する。したがって、ミュート信号変化時の出力ＶＯＵＴ
におけるボツ音の発生を防ぐために、アナログコモン電
圧ＶＣは０ＶからＶＡに（またはＶＡから０Ｖに）緩や
かに変化させる必要がある。As shown in FIG. 6, the analog common voltage V
When C falls, the analog common voltage VC changes from VA to 0V, and the output VOUT also changes from VA to 0V. If the time at which the analog common voltage VC changes from VA to 0 V is t21 and t22, respectively, the clicking noise is at time t2.
It occurs at 1 and t22. The larger the slope VA / (t22-t21) of the analog common voltage VC at the time t21, the larger the level popping sound is generated at the output VOUT. Similarly, at time t22, as the slope of the analog common voltage VC is larger, a larger level popping sound is generated. Therefore, the output VOUT when the mute signal changes
In order to prevent the generation of the pop noise at, the analog common voltage VC needs to be gently changed from 0V to VA (or from VA to 0V).
【０００７】アナログ増幅回路のアナログコモン電圧Ｖ
Ｃを変化させて出力信号をミュートするための従来の回
路（ミュート回路）には、図７に示されるような回路が
ある。図７において、ミュート回路はアナログ増幅回路
と基準電圧発生回路で構成される。アナログ増幅回路の
アナログコモン端子は基準電圧発生回路の電圧発生端子
に接続されている。該電圧発生端子は抵抗Ｒ２１および
スイッチＳＷ２１を介して一定電圧ＶＳを発生する電圧
源に接続され、また該電圧発生端子は抵抗Ｒ２２および
スイッチＳＷ２２を介して接地されている。さらに、該
電圧発生端子はキャパシタＣ２を介し接地される。Analog common voltage V of the analog amplifier circuit
As a conventional circuit (mute circuit) for changing C to mute the output signal, there is a circuit as shown in FIG. In FIG. 7, the mute circuit is composed of an analog amplifier circuit and a reference voltage generation circuit. The analog common terminal of the analog amplifier circuit is connected to the voltage generation terminal of the reference voltage generation circuit. The voltage generating terminal is connected to a voltage source that generates a constant voltage VS via a resistor R21 and a switch SW21, and the voltage generating terminal is grounded via a resistor R22 and a switch SW22. Further, the voltage generation terminal is grounded via the capacitor C2.
【０００８】アナログコモン電圧ＶＣの立ち上がり時
は、スイッチＳＷ２１がオフ、スイッチＳＷ２２がオン
の状態から、スイッチＳＷ２１がオン、スイッチＳＷ２
２がオフの状態になる。When the analog common voltage VC rises, the switch SW21 is turned off and the switch SW22 is turned on. Then, the switch SW21 is turned on and the switch SW2 is turned on.
2 is turned off.
【０００９】図８は、図７のミュート回路における立ち
上がり時のアナログコモン電圧ＶＣとアナログ出力ＶＯ
ＵＴの状態を示すタイミングチャートである。図８に示
すように、アナログコモン電圧ＶＣはＶＣ＝ＶＳ×｛１
−ｅ−ｔ／（Ｒ２１×ｃ２）｝の式で表わされ、アナロ
グコモン電圧ＶＣは０Ｖから上昇し最終的にＶＳにセト
リングされ、定常状態（アナログコモン電圧ＶＣがＶＳ
の状態）の９５％に達する時間（セトリング時間）は、
キャパシタＣ２と抵抗Ｒ２１によって任意に決定するこ
とができる。このときのセトリング時間は、３×Ｃ２×
Ｒ２１となる。定常値ＶＳに緩やかに収束するため、前
述した時刻ｔ１２で発生するボツ音はこの回路構成では
小さい。FIG. 8 shows the analog common voltage VC and the analog output VO at the time of rising in the mute circuit of FIG.
It is a timing chart which shows the state of UT. As shown in FIG. 8, the analog common voltage VC is VC = VS × {1
-E- t / (R21 × c2) }, the analog common voltage VC rises from 0V and is finally settled to VS, and the steady state (the analog common voltage VC is VS
Time (settling time) to reach 95% of
It can be arbitrarily determined by the capacitor C2 and the resistor R21. The settling time at this time is 3 × C2 ×
It becomes R21. Since it gradually converges to the steady value VS, the clicking noise generated at the time t12 is small in this circuit configuration.
【００１０】アナログコモン電圧ＶＣの立ち下がり時
は、スイッチＳＷ２１がオン、スイッチＳＷ２２がオフ
の状態から、スイッチＳＷ２１がオフ、スイッチＳＷ２
２がオンの状態になる。When the analog common voltage VC falls, the switch SW21 is turned on and the switch SW22 is turned off. Then, the switch SW21 is turned off and the switch SW2 is turned on.
2 is turned on.
【００１１】図９は、図７のミュート回路における立ち
下がり時のアナログコモン電圧ＶＣとアナログ出力ＶＯ
ＵＴの状態を示すタイミングチャートである。図９に示
すように、アナログコモン電圧ＶＣはＶＳから低下し最
終的に０Ｖにセトリングされ、定常状態（アナログコモ
ン電圧ＶＣが０Ｖの状態）の９５％に達する時間（セト
リング時間）は、キャパシタＣ２と抵抗Ｒ２２によって
任意に決定することができる。このときのセトリング時
間は、３×Ｃ２×Ｒ２２となる。定常値０Ｖに緩やかに
収束するため、前述した時刻ｔ２２で発生するボツ音は
この回路構成では小さい。FIG. 9 shows the analog common voltage VC and the analog output VO at the fall in the mute circuit of FIG.
It is a timing chart which shows the state of UT. As shown in FIG. 9, the analog common voltage VC drops from VS and is finally settled to 0V, and the time (settling time) to reach 95% of the steady state (state where the analog common voltage VC is 0V) is the capacitor C2. And the resistance R22. The settling time at this time is 3 × C2 × R22. Since it gradually converges to the steady value 0V, the clicking noise generated at the time t22 is small in this circuit configuration.
【００１２】さらに、図８において、立ち上がり時の時
刻ｔ１におけるアナログコモン電圧ＶＣの傾きは、キャ
パシタＣ２と抵抗Ｒ２１で決まってしまい、ＶＳ／（Ｃ
２×Ｒ２１）となる。同様に、図９において、立ち下が
り時の時刻ｔ２におけるアナログコモン電圧ＶＣの傾き
は、ＶＳ／（Ｃ２×Ｒ２２）となる。例えば、通常使用
され得る容量値、抵抗値は、それぞれＶＳ＝１Ｖ，Ｃ２
＝１μＦ，Ｒ２１＝Ｒ２２＝１００ｋΩのオーダーであ
る。このとき、立ち上がり時の時刻ｔ１（または立ち下
がり時の時刻ｔ２）におけるアナログコモン電圧ＶＣ
（出力ＶＯＵＴ）の傾きは、約１０Ｖ／ｓとなる。Further, in FIG. 8, the slope of the analog common voltage VC at the time t1 at the time of rising is determined by the capacitor C2 and the resistor R21, and VS / (C
2 x R21). Similarly, in FIG. 9, the slope of the analog common voltage VC at the time t2 at the fall is VS / (C2 × R22). For example, normally used capacitance value and resistance value are VS = 1V and C2, respectively.
= 1 μF, R21 = R22 = 100 kΩ. At this time, the analog common voltage VC at the rising time t1 (or the falling time t2)
The slope of (output VOUT) is about 10 V / s.
【００１３】[0013]
【発明が解決しようとする課題】しかし、アナログコモ
ン電圧ＶＣは使用されるアプリケーションによって要求
される時間内に完全に立ち上がるまたは立ち下がる必要
があるため、それによって抵抗とキャップの値は決めら
れてしまう。したがって、アナログコモン電圧ＶＣの立
ち上がり時または立ち下がり時における傾きは、この抵
抗とキャパシタの値で決まってしまい、これ以上緩やか
にすることはできない。However, since the analog common voltage VC needs to rise or fall completely within the time required by the application used, it determines the values of the resistance and the cap. . Therefore, the slope of the analog common voltage VC at the time of rising or falling is determined by the values of the resistance and the capacitor, and cannot be made gentler than this.
【００１４】また、アナログコモン電圧ＶＣを決められ
た時間内には完全に立ち上がるまたは立ち下がるように
した上で、アナログコモン電圧ＶＣの立ち上がり時また
は立ち下がり時における傾きを緩やかにするために、抵
抗とキャップの値を可能な範囲で大きくしたとしても、
回路規模が大きくなってしまうという問題がある。In addition, the analog common voltage VC is made to completely rise or fall within a predetermined time, and then the resistor is used in order to make the inclination of the analog common voltage VC rise or fall gentle. Even if the value of and cap is increased as much as possible,
There is a problem that the circuit scale becomes large.
【００１５】そこで、本発明の目的は、抵抗とキャパシ
タの値を変えず、セトリング時間に影響を与えることな
く、アナログコモン電圧ＶＣの立ち上がり時または立ち
下がり時における傾きをさらに緩やかにすることで、ア
ナログアンプの回路の出力ＶＯＵＴにおけるボツ音の発
生を低減することができるミュート回路および基準電圧
発生回路を提供することである。Therefore, an object of the present invention is to make the slope of the analog common voltage VC rising or falling more gentle without changing the values of the resistor and the capacitor and affecting the settling time. An object of the present invention is to provide a mute circuit and a reference voltage generation circuit capable of reducing the generation of pop noise in the output VOUT of the analog amplifier circuit.
【００１６】[0016]
【課題を解決するための手段】上記の目的を達成するた
めに請求項１の発明では、所定の基準電圧を発生し、前
記発生した基準電圧を電圧発生端子より出力する電圧発
生手段と、前記電圧発生端子の電位を制御する電圧制御
手段とからなる基準電圧発生回路を有し、前記電圧発生
端子を演算増幅器の動作基準電圧端子に接続して前記発
生した基準電圧を前記動作基準電圧端子に印加し、前記
動作基準電圧端子の電位を接地レベルに制御して前記演
算増幅器の出力信号をミュートするミュート回路であっ
て、前記電圧発生手段は、前記基準電圧を発生する電圧
源が第１の半導体可変抵抗素子と第１のスイッチと第１
の抵抗とを介して前記電圧発生端子に接続され、前記電
圧発生端子がキャパシタを介し接地され、前記電圧発生
端子が第２の半導体可変抵抗素子と第２のスイッチと第
２の抵抗とを介して接地され、前記電圧発生端子から前
記基準電圧を前記動作基準電圧端子に印加し、前記電圧
制御手段は、ミュート動作時は、前記第１のスイッチを
オフにし、前記第２のスイッチをオンにすることで前記
動作基準電圧端子の電位を接地レベルとし、非ミュート
動作時は、前記第１のスイッチをオンにし、前記第２の
スイッチをオフにすることで前動作基準電圧端子の電位
を前記基準電圧とする形態のミュート回路を実施した。In order to achieve the above object, in the invention of claim 1, voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal, It has a reference voltage generating circuit consisting of voltage control means for controlling the potential of the voltage generating terminal, the voltage generating terminal is connected to an operation reference voltage terminal of an operational amplifier, and the generated reference voltage is applied to the operation reference voltage terminal. A mute circuit for applying the voltage to control the potential of the operation reference voltage terminal to the ground level to mute the output signal of the operational amplifier, wherein the voltage generating means has a first voltage source for generating the reference voltage. Semiconductor variable resistance element, first switch and first
Connected to the voltage generating terminal via a resistor, the voltage generating terminal is grounded via a capacitor, and the voltage generating terminal is connected via a second semiconductor variable resistance element, a second switch and a second resistor. Is grounded, the reference voltage is applied from the voltage generation terminal to the operation reference voltage terminal, and the voltage control means turns off the first switch and turns on the second switch during the mute operation. By doing so, the potential of the operation reference voltage terminal is set to the ground level, and in the non-mute operation, the first switch is turned on and the second switch is turned off to change the potential of the previous operation reference voltage terminal to the A mute circuit having the form of a reference voltage was implemented.
【００１７】請求項２の発明では、所定の基準電圧を発
生し、前記発生した基準電圧を電圧発生端子より出力す
る電圧発生手段と、前記電圧発生端子の電位を制御する
電圧制御手段とからなる基準電圧発生回路を有し、前記
電圧発生端子を演算増幅器の動作基準電圧端子に接続し
て前記発生した基準電圧を前記動作基準電圧端子に印加
し、前記動作基準電圧端子の電位を接地レベルに制御し
て前記演算増幅器の出力信号をミュートするミュート回
路であって、前記電圧発生手段は、前記基準電圧を発生
する電圧源が第１の半導体可変抵抗素子と第１のスイッ
チと第１の抵抗とを介して前記電圧発生端子に接続さ
れ、前記電圧発生端子がキャパシタを介し接地され、前
記電圧発生端子が第２のスイッチと第２の抵抗とを介し
て接地され、前記電圧発生端子から前記基準電圧を前記
動作基準電圧端子に印加し、前記電圧制御手段は、ミュ
ート動作時は、前記第１のスイッチをオフにし、前記第
２のスイッチをオンにすることで前記動作基準電圧端子
の電位を接地レベルとし、非ミュート動作時は、前記第
１のスイッチをオンにし、前記第２のスイッチをオフに
することで前動作基準電圧端子の電位を前記基準電圧と
する形態のミュート回路を実施した。According to a second aspect of the present invention, there is provided voltage generation means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generation terminal, and voltage control means for controlling the potential of the voltage generation terminal. A reference voltage generating circuit is provided, the voltage generating terminal is connected to an operation reference voltage terminal of an operational amplifier, the generated reference voltage is applied to the operation reference voltage terminal, and the potential of the operation reference voltage terminal is set to the ground level. A mute circuit for controlling and muting the output signal of the operational amplifier, wherein the voltage generating means includes a first semiconductor variable resistance element, a first switch, and a first resistance as a voltage source for generating the reference voltage. Is connected to the voltage generation terminal via a capacitor, the voltage generation terminal is grounded via a capacitor, and the voltage generation terminal is grounded via a second switch and a second resistor. The reference voltage is applied from the generation terminal to the operation reference voltage terminal, and the voltage control means turns off the first switch and turns on the second switch during the mute operation, thereby making the operation reference. The potential of the voltage terminal is set to the ground level, and during the non-mute operation, the first switch is turned on and the second switch is turned off to set the potential of the pre-operation reference voltage terminal to the reference voltage. Implemented the mute circuit.
【００１８】請求項３の発明では、所定の基準電圧を発
生し、前記発生した基準電圧を電圧発生端子より出力す
る電圧発生手段と、前記電圧発生端子の電位を制御する
電圧制御手段とからなる基準電圧発生回路を有し、前記
電圧発生端子を演算増幅器の動作基準電圧端子に接続し
て前記発生した基準電圧を前記動作基準電圧端子に印加
し、前記動作基準電圧端子の電位を接地レベルに制御し
て前記演算増幅器の出力信号をミュートするミュート回
路であって、前記電圧発生手段は、前記基準電圧を発生
する電圧源が第１のスイッチと第１の抵抗とを介して前
記電圧発生端子に接続され、前記電圧発生端子がキャパ
シタを介し接地され、前記電圧発生端子が第２の半導体
可変抵抗素子と第２のスイッチと第２の抵抗とを介して
接地され、前記電圧発生端子から前記基準電圧を前記動
作基準電圧端子に印加し、前記電圧制御手段は、ミュー
ト動作時は、前記第１のスイッチをオフにし、前記第２
のスイッチをオンにすることで前記動作基準電圧端子の
電位を接地レベルとし、非ミュート動作時は、前記第１
のスイッチをオンにし、前記第２のスイッチをオフにす
ることで前動作基準電圧端子の電位を前記基準電圧とす
る形態のミュート回路を実施した。According to another aspect of the invention, there is provided voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from the voltage generating terminal, and voltage control means for controlling the potential of the voltage generating terminal. A reference voltage generating circuit is provided, the voltage generating terminal is connected to an operation reference voltage terminal of an operational amplifier, the generated reference voltage is applied to the operation reference voltage terminal, and the potential of the operation reference voltage terminal is set to the ground level. A mute circuit for controlling to mute the output signal of the operational amplifier, wherein the voltage generating means includes a voltage source for generating the reference voltage, the voltage generating terminal via a first switch and a first resistor. The voltage generating terminal is grounded via a capacitor, the voltage generating terminal is grounded via a second semiconductor variable resistance element, a second switch and a second resistor, and Is applied from the generator terminal said reference voltage to said operating reference voltage terminal, said voltage control means is mute operation is turned off the first switch, the second
By turning on the switch, the potential of the operation reference voltage terminal is set to the ground level, and the first reference voltage is set during the non-mute operation.
The mute circuit in which the potential of the pre-operation reference voltage terminal is set to the reference voltage is implemented by turning on the switch and turning off the second switch.
【００１９】ここで、前記第１の半導体可変抵抗素子
は、Ｐ型ＭＯＳトランジスタのソースを入力とし、前記
Ｐ型ＭＯＳトランジスタのドレインを出力とし、前記Ｐ
型ＭＯＳトランジスタのゲートは接地される形態とする
ことができる。Here, in the first semiconductor variable resistance element, the source of the P-type MOS transistor is input, the drain of the P-type MOS transistor is output, and the P-type MOS transistor is output.
The gate of the MOS transistor may be grounded.
【００２０】また、前記第２の半導体可変抵抗素子は、
Ｎ型ＭＯＳトランジスタのソースを入力とし、前記Ｎ型
ＭＯＳトランジスタのドレインを出力とし、前記Ｎ型Ｍ
ＯＳトランジスタのゲートが前記電圧源に接続される形
態とすることができる。Further, the second semiconductor variable resistance element is
The source of the N-type MOS transistor is an input, the drain of the N-type MOS transistor is an output, and the N-type M-transistor is
The gate of the OS transistor may be connected to the voltage source.
【００２１】請求項６の発明では、所定の基準電圧を発
生し、前記発生した基準電圧を電圧発生端子より出力す
る電圧発生手段と、前記電圧発生端子の電位を制御する
電圧制御手段とを有する基準電圧発生回路であって、前
記電圧発生手段は、前記基準電圧を発生する電圧源が第
１の半導体可変抵抗素子と第１のスイッチと第１の抵抗
とを介して前記電圧発生端子に接続され、前記電圧発生
端子がキャパシタを介し接地され、前記電圧発生端子が
第２の半導体可変抵抗素子と第２のスイッチと第２の抵
抗とを介して接地され、前記電圧発生端子から前記基準
電圧を出力し、前記電圧制御手段は、前記第１のスイッ
チをオフにし、前記第２のスイッチをオンにすることで
前記電圧発生端子の電位を接地レベルとし、前記第１の
スイッチをオンにし、前記第２のスイッチをオフにする
ことで前記電圧発生端子の電位を前記基準電圧とする形
態の基準電圧発生回路を実施した。According to a sixth aspect of the present invention, there is provided voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal, and voltage control means for controlling the potential of the voltage generating terminal. In the reference voltage generating circuit, the voltage generating means has a voltage source for generating the reference voltage connected to the voltage generating terminal via a first semiconductor variable resistance element, a first switch and a first resistor. The voltage generation terminal is grounded via a capacitor, the voltage generation terminal is grounded via a second semiconductor variable resistance element, a second switch and a second resistor, and the reference voltage is supplied from the voltage generation terminal. And the voltage control means turns off the first switch and turns on the second switch to bring the potential of the voltage generation terminal to the ground level and turns on the first switch. And the potential of the voltage generating terminal by turning off the second switch performing a reference voltage generating circuit according to the reference voltage.
【００２２】請求項７の発明では、所定の基準電圧を発
生し、前記発生した基準電圧を電圧発生端子より出力す
る電圧発生手段と、前記電圧発生端子の電位を制御する
電圧制御手段とを有する基準電圧発生回路であって、前
記電圧発生手段は、前記基準電圧を発生する電圧源が第
１の半導体可変抵抗素子と第１のスイッチと第１の抵抗
とを介して前記電圧発生端子に接続され、前記電圧発生
端子がキャパシタを介し接地され、前記電圧発生端子が
第２のスイッチと第２の抵抗とを介して接地され、前記
電圧発生端子から前記基準電圧を出力し、前記電圧制御
手段は、前記第１のスイッチをオフにし、前記第２のス
イッチをオンにすることで前記電圧発生端子の電位を接
地レベルとし、前記第１のスイッチをオンにし、前記第
２のスイッチをオフにすることで前記電圧発生端子の電
位を前記基準電圧とする形態の基準電圧発生回路を実施
した。According to another aspect of the invention, there is provided voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal, and voltage control means for controlling the potential of the voltage generating terminal. In the reference voltage generating circuit, the voltage generating means has a voltage source for generating the reference voltage connected to the voltage generating terminal via a first semiconductor variable resistance element, a first switch and a first resistor. The voltage generating terminal is grounded via a capacitor, the voltage generating terminal is grounded via a second switch and a second resistor, the reference voltage is output from the voltage generating terminal, and the voltage control means is provided. Turns off the first switch and turns on the second switch to bring the potential of the voltage generating terminal to the ground level, turns on the first switch, and turns on the second switch. The potential of the voltage generating terminal by the was performed reference voltage generating circuit according to the reference voltage.
【００２３】請求項８の発明では、所定の基準電圧を発
生し、前記発生した基準電圧を電圧発生端子より出力す
る電圧発生手段と、前記電圧発生端子の電位を制御する
電圧制御手段とを有する基準電圧発生回路であって、前
記電圧発生手段は、前記基準電圧を発生する電圧源が第
１のスイッチと第１の抵抗とを介して前記電圧発生端子
に接続され、前記電圧発生端子がキャパシタを介し接地
され、前記電圧発生端子が第２の半導体可変抵抗素子と
第２のスイッチと第２の抵抗とを介して接地され、前記
電圧発生端子から前記基準電圧を出力し、前記電圧制御
手段は、前記第１のスイッチをオフにし、前記第２のス
イッチをオンにすることで前記電圧発生端子の電位を接
地レベルとし、前記第１のスイッチをオンにし、前記第
２のスイッチをオフにすることで前記電圧発生端子の電
位を前記基準電圧とする形態の基準電圧発生回路を実施
した。According to another aspect of the present invention, there is provided voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal, and voltage control means for controlling the potential of the voltage generating terminal. In the reference voltage generating circuit, the voltage generating means is configured such that a voltage source for generating the reference voltage is connected to the voltage generating terminal via a first switch and a first resistor, and the voltage generating terminal is a capacitor. Via the second semiconductor variable resistance element, the second switch and the second resistor, the voltage generation terminal outputs the reference voltage, and the voltage control means. Turns off the first switch and turns on the second switch to bring the potential of the voltage generating terminal to the ground level, turns on the first switch, and turns on the second switch. The potential of the voltage generating terminal by the was performed reference voltage generating circuit according to the reference voltage.
【００２４】ここで、前記第１の半導体可変抵抗素子
は、Ｐ型ＭＯＳトランジスタのソースを入力とし、前記
Ｐ型ＭＯＳトランジスタのドレインを出力とし、前記Ｐ
型ＭＯＳトランジスタのゲートは接地される形態とする
ことができる。Here, in the first semiconductor variable resistance element, the source of the P-type MOS transistor is an input, the drain of the P-type MOS transistor is an output, and the P-type MOS transistor is the P-type MOS transistor.
The gate of the MOS transistor may be grounded.
【００２５】また、前記第２の半導体可変抵抗素子は、
Ｎ型ＭＯＳトランジスタのソースを入力とし、前記Ｎ型
ＭＯＳトランジスタのドレインを出力とし、前記Ｎ型Ｍ
ＯＳトランジスタのゲートが前記電圧源に接続される形
態とすることができる。Further, the second semiconductor variable resistance element is
The source of the N-type MOS transistor is an input, the drain of the N-type MOS transistor is an output, and the N-type M-transistor is
The gate of the OS transistor may be connected to the voltage source.
【００２６】[0026]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明のミュート
回路および本発明の基準電圧発生回路を示す回路図であ
る。ミュート回路はアナログ増幅回路と基準電圧発生回
路で構成される。アナログ増幅回路のアナログコモン端
子は基準電圧発生回路の電圧発生端子に接続される。該
電圧発生端子はＰ型ＭＯＳトランジスタＭ１、抵抗Ｒ１
１およびスイッチＳＷ１１を介して一定電圧ＶＳを発生
する電圧源に直列に接続される。接続される順番はいず
れの場合でもよいが、好ましい順番は、電圧発生端子、
Ｐ型ＭＯＳトランジスタＭ１、抵抗Ｒ１１、スイッチＳ
Ｗ１１、一定電圧ＶＳを発生する電圧源の順である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a mute circuit of the present invention and a reference voltage generating circuit of the present invention. The mute circuit is composed of an analog amplifier circuit and a reference voltage generation circuit. The analog common terminal of the analog amplifier circuit is connected to the voltage generation terminal of the reference voltage generation circuit. The voltage generating terminal is a P-type MOS transistor M1 and a resistor R1.
1 and a switch SW11 to connect in series with a voltage source that generates a constant voltage VS. The order of connection may be any case, but the preferred order is the voltage generation terminal,
P-type MOS transistor M1, resistor R11, switch S
The order is W11 and the voltage source that generates the constant voltage VS.
【００２７】また該電圧発生端子はＮ型ＭＯＳトランジ
スタＭ２、抵抗Ｒ１２およびスイッチＳＷ１２を介して
接地されている。接続される順番はいずれの場合でもよ
いが、好ましい順番は、電圧発生端子、Ｎ型ＭＯＳトラ
ンジスタＭ２、抵抗Ｒ１２、スイッチＳＷ１２、接地端
子の順である。Ｐ型ＭＯＳトランジスタＭ１のゲートは
接地され、Ｎ型トランジスタＭ２のゲートは電圧ＶＳを
発生する電圧源に接続されている。さらに、該電圧発生
端子はキャパシタＣ１を介し接地される。The voltage generating terminal is grounded via an N-type MOS transistor M2, a resistor R12 and a switch SW12. The connection order may be any case, but the preferred order is the voltage generation terminal, the N-type MOS transistor M2, the resistor R12, the switch SW12, and the ground terminal. The gate of the P-type MOS transistor M1 is grounded, and the gate of the N-type transistor M2 is connected to the voltage source that generates the voltage VS. Further, the voltage generation terminal is grounded via the capacitor C1.
【００２８】図２は、アナログコモン電圧ＶＣの立ち上
がり時の本発明のミュート回路を模式的に示した回路図
である。図１に記載されたスイッチＳＷ１１はオン、ス
イッチＳＷ１２はオフしている状態である。アナログコ
モン端子はＰ型ＭＯＳトランジスタＭ１および抵抗Ｒ１
１を介して電圧ＶＳを発生する電圧源に接続され、この
Ｐ型ＭＯＳトランジスタＭ１のゲートは接地されてい
る。さらに、アナログコモン端子はキャパシタＣ１を介
し接地される。FIG. 2 is a circuit diagram schematically showing the mute circuit of the present invention when the analog common voltage VC rises. The switch SW11 illustrated in FIG. 1 is in the on state and the switch SW12 is in the off state. The analog common terminal is a P-type MOS transistor M1 and a resistor R1.
1 is connected to a voltage source that generates a voltage VS, and the gate of this P-type MOS transistor M1 is grounded. Further, the analog common terminal is grounded via the capacitor C1.
【００２９】図３は、アナログコモン電圧ＶＣの立ち下
がり時の本発明のミュート回路を模式的に示した回路図
である。図１に記載されたスイッチＳＷ１１はオフ、ス
イッチＳＷ１２はオンしている状態である。アナログコ
モン端子はＮ型ＭＯＳトランジスタＭ２および抵抗Ｒ１
２を介して接地され、このＮ型ＭＯＳトランジスタＭ２
のゲートは電圧ＶＳを発生する電圧源に接続されてい
る。さらに、アナログコモン端子はキャパシタＣ１を介
し接地される。FIG. 3 is a circuit diagram schematically showing the mute circuit of the present invention when the analog common voltage VC falls. The switch SW11 illustrated in FIG. 1 is in the off state and the switch SW12 is in the on state. The analog common terminal is an N-type MOS transistor M2 and a resistor R1.
This N-type MOS transistor M2 is grounded via
Has its gate connected to a voltage source that generates a voltage VS. Further, the analog common terminal is grounded via the capacitor C1.
【００３０】次に、本発明の実施の形態におけるミュー
ト回路および基準電圧発生回路の動作を説明する。Next, the operations of the mute circuit and the reference voltage generating circuit in the embodiment of the present invention will be described.
【００３１】図２において、アナログコモン電圧ＶＣの
立ち上がり時には、スイッチＳＷ１１はオフ、スイッチ
ＳＷ１２はオンしている状態から、スイッチＳＷ１１は
オン、スイッチＳＷ１２はオフしている状態になるの
で、立ち上がり時の時刻におけるアナログコモン電圧Ｖ
Ｃの初期値は０Ｖである。このとき、Ｐ型ＭＯＳトラン
ジスタＭ１のゲート電圧とドレイン電圧は等しいため、
このＰ型ＭＯＳトランジスタＭ１は飽和領域で動作し、
定電流源として動作して電流Ｉ１１が流れる。In FIG. 2, when the analog common voltage VC rises, the switch SW11 is off and the switch SW12 is on, so the switch SW11 is on and the switch SW12 is off. Analog common voltage V at time
The initial value of C is 0V. At this time, since the gate voltage and the drain voltage of the P-type MOS transistor M1 are equal,
This P-type MOS transistor M1 operates in the saturation region,
It operates as a constant current source and a current I11 flows.
【００３２】したがって、立ち上がり時の時刻Δｔにお
けるアナログコモン電圧ＶＣの傾きはΔＶ／Δｔ＝（Δ
Ｑ／Ｃ１）×（１／Δｔ）＝（ΔＱ／Δｔ）×（１／Ｃ
１）＝Ｉ１１／Ｃ１である。ここでΔＶは時刻Δｔにお
けるアナログコモン電圧ＶＣの電圧変化量、ΔＱは時刻
ΔｔにおけるキャパシタＣ１の電荷変化量である。Therefore, the slope of the analog common voltage VC at the rising time Δt is ΔV / Δt = (Δ
Q / C1) × (1 / Δt) = (ΔQ / Δt) × (1 / C
1) = I11 / C1. Here, ΔV is a voltage change amount of the analog common voltage VC at time Δt, and ΔQ is a charge change amount of the capacitor C1 at time Δt.
【００３３】例えば、通常使用され得る容量値、電流値
としては、Ｃ１＝１μＦ，Ｉ１１＝３．３μＡのオーダ
ーであり、ＶＳ＝１Ｖ、Ｐ型ＭＯＳトランジスタＭ１は
Ｗ＝２０μｍ，Ｌ＝５μｍ，そしてＮ型ＭＯＳトランジ
スタＭ１はＷ＝２０μｍ，Ｌ＝２０μｍとする。このと
き、立ち上がり時におけるアナログコモン電圧ＶＣ（出
力ＶＯＵＴ）の傾きは、約３．３Ｖ／ｓである。この値
は出力ＶＯＵＴにおいてボツ音として聞こえないレベル
であり、聴感上良好な状態である。For example, the capacitance value and the current value that can be normally used are in the order of C1 = 1 μF and I11 = 3.3 μA, VS = 1 V, the P-type MOS transistor M1 has W = 20 μm, L = 5 μm, and The N-type MOS transistor M1 has W = 20 μm and L = 20 μm. At this time, the slope of the analog common voltage VC (output VOUT) at the time of rising is about 3.3 V / s. This value is a level that cannot be heard as a clicking sound at the output VOUT, which is a good state of hearing.
【００３４】次に、アナログコモン電圧ＶＣが０Ｖから
さらに上昇すると、Ｐ型ＭＯＳトランジスタＭ１のドレ
イン電圧も上昇し、このＰ型ＭＯＳトランジスタＭ１は
線形動作領域に入り、Ｐ型ＭＯＳトランジスタＭ１の抵
抗成分は抵抗Ｒ１１（通常は数十ｋΩ〜数百ｋΩ）と比
較して無視できるほど非常に小さい値（通常は数百Ω〜
数ｋΩ）になる。Next, when the analog common voltage VC further rises from 0V, the drain voltage of the P-type MOS transistor M1 also rises, the P-type MOS transistor M1 enters the linear operation region, and the resistance component of the P-type MOS transistor M1. Is a very small value (usually several hundreds Ω-normally) as compared with the resistance R11 (normally several tens kΩ-several hundreds kΩ).
Several kΩ).
【００３５】したがって、アナログコモン電圧ＶＣは、
図８と同様に緩やかに上昇し、最終的にＶＳにセトリン
グされるが、定常状態（アナログコモン電圧ＶＣがＶＳ
の状態）の９５％に達する時間（セトリング時間）は３
×Ｃ１×Ｒ１１であり、Ｐ型ＭＯＳトランジスタＭ１の
影響を受けずに、キャパシタＣ１と抵抗Ｒ１１により決
定することができる。Therefore, the analog common voltage VC is
As in FIG. 8, the voltage gradually rises and finally settles to VS, but the steady state (the analog common voltage VC is VS
95% of the time) (settling time) is 3
× C1 × R11, which can be determined by the capacitor C1 and the resistor R11 without being affected by the P-type MOS transistor M1.
【００３６】図３において、アナログコモン電圧ＶＣの
立ち下がり時には、スイッチＳＷ１１はオン、スイッチ
ＳＷ１２はオフしている状態から、スイッチＳＷ１１は
オフ、スイッチＳＷ１２はオンしている状態になるの
で、立ち下がり時の時刻におけるアナログコモン電圧Ｖ
Ｃの初期値はＶＳである。このとき、Ｎ型ＭＯＳトラン
ジスタＭ２のゲート電圧とドレイン電圧は等しいため、
このＮ型ＭＯＳトランジスタＭ２は飽和領域で動作し、
定電流源として動作して電流Ｉ１２が流れる。In FIG. 3, when the analog common voltage VC falls, the switch SW11 is turned on and the switch SW12 is turned off, so that the switch SW11 is turned off and the switch SW12 is turned on. Analog common voltage V at time
The initial value of C is VS. At this time, since the gate voltage and the drain voltage of the N-type MOS transistor M2 are equal,
This N-type MOS transistor M2 operates in the saturation region,
It operates as a constant current source and a current I12 flows.
【００３７】したがって、立ち上がり時の時刻Δｔにお
けるアナログコモン電圧ＶＣの傾きは、Ｉ１２／Ｃ１で
あり、約３．３Ｖ／ｓである。この値は、Ｎ型ＭＯＳト
ランジスタを挿入しない場合と比較してはるかに小さ
く、出力ＶＯＵＴにおいてボツ音をさらに低減でき、聴
感上良好な状態とすることができる。Therefore, the slope of the analog common voltage VC at the rising time Δt is I12 / C1, which is about 3.3 V / s. This value is much smaller than that in the case where the N-type MOS transistor is not inserted, and the clicking noise can be further reduced at the output VOUT, so that the audible condition can be improved.
【００３８】次に、アナログコモン電圧ＶＣがＶＳから
低下すると、Ｎ型ＭＯＳトランジスタＭ２のドレイン電
圧も低下し、このＮ型ＭＯＳトランジスタＭ２は線形動
作領域に入り、Ｎ型ＭＯＳトランジスタＭ２の抵抗成分
は抵抗Ｒ１２通常は数十ｋΩ〜数百ｋΩ）と比較して無
視できるほど非常に小さい値（通常は数百Ω〜数ｋΩ）
になる。Next, when the analog common voltage VC decreases from VS, the drain voltage of the N-type MOS transistor M2 also decreases, the N-type MOS transistor M2 enters the linear operation region, and the resistance component of the N-type MOS transistor M2 changes. Resistor R12 is a value that is extremely small compared to the resistance R12 (typically several tens kΩ to several hundreds kΩ) (normally several hundreds Ω to several kΩ)
become.
【００３９】したがって、アナログコモン電圧ＶＣは、
図９と同様に緩やかに下降し、最終的に０Ｖにセトリン
グされるが、定常状態（アナログコモン電圧ＶＣが０Ｖ
の状態）の９５％に達する時間（セトリング時間）は３
×Ｃｌ×Ｒ１２であり、Ｎ型ＭＯＳトランジスタの影響
を受けずに、キャパシタＣ１と抵抗Ｒ１２により決定す
ることができる。Therefore, the analog common voltage VC is
As in the case of FIG. 9, the voltage gradually drops and finally settles to 0V, but in a steady state (the analog common voltage VC is 0V
95% of the time) (settling time) is 3
× Cl × R12, which can be determined by the capacitor C1 and the resistor R12 without being affected by the N-type MOS transistor.
【００４０】[0040]
【発明の効果】以上説明したように、本発明に係る基準
電圧発生回路によれば、従来回路にＭＯＳトランジスタ
を挿入した小規模の回路で構成することができる。ＭＯ
Ｓトランジスタは抵抗とキャパシタで決まるセトリング
時間に影響を与えることなしに、基準電圧発生回路の出
力電圧の立ち上がり時または立ち下がり時における傾き
をさらに緩やかにできる効果がある。As described above, the reference voltage generating circuit according to the present invention can be constituted by a small-scale circuit in which a MOS transistor is inserted in the conventional circuit. MO
The S-transistor has the effect of making the slope of the output voltage of the reference voltage generation circuit more gentle when the output voltage rises or falls without affecting the settling time determined by the resistance and the capacitor.
【００４１】本発明に係るミュート回路によれば、従来
回路にＭＯＳトランジスタを挿入した小規模の回路で構
成することができる。ＭＯＳトランジスタは抵抗とキャ
パシタで決まるセトリング時間に影響を与えることなし
に、アナログコモン電圧ＶＣの立ち上がり時または立ち
下がり時における傾きをさらに緩やかにすることができ
るため、アナログ増幅回路の出力ＶＯＵＴにおけるボツ
音の発生を低減できる効果がある。The mute circuit according to the present invention can be constructed by a small-scale circuit in which a MOS transistor is inserted in the conventional circuit. Since the MOS transistor can make the slope at the rising or falling of the analog common voltage VC gentler without affecting the settling time determined by the resistance and the capacitor, the popping noise at the output VOUT of the analog amplifier circuit can be reduced. The effect of reducing the occurrence of
【図１】本発明のミュート回路および本発明の基準電圧
発生回路を示す回路図である。FIG. 1 is a circuit diagram showing a mute circuit of the present invention and a reference voltage generation circuit of the present invention.
【図２】アナログコモン電圧の立ち上がり時の本発明の
ミュート回路を模式的に示す回路図である。FIG. 2 is a circuit diagram schematically showing a mute circuit of the present invention when an analog common voltage rises.
【図３】アナログコモン電圧の立ち下がり時の本発明の
ミュート回路を模式的に示す回路図である。FIG. 3 is a circuit diagram schematically showing a mute circuit of the present invention when an analog common voltage falls.
【図４】アナログ増幅回路を示す回路図である。FIG. 4 is a circuit diagram showing an analog amplifier circuit.
【図５】アナログコモン電圧とアナログ出力の立ち上が
り時の状態を示すタイミングチャートである。FIG. 5 is a timing chart showing a state when the analog common voltage and the analog output rise.
【図６】アナログコモン電圧とアナログ出力の立ち下が
り時の状態を示すタイミングチャートである。FIG. 6 is a timing chart showing a state when the analog common voltage and the analog output fall.
【図７】従来のミュート回路および従来の基準電圧発生
回路の例を示す回路図である。FIG. 7 is a circuit diagram showing an example of a conventional mute circuit and a conventional reference voltage generating circuit.
【図８】従来のミュート回路における立ち上がり時のア
ナログコモン電圧とアナログ出力の状態を示すタイミン
グチャートである。FIG. 8 is a timing chart showing a state of an analog common voltage and an analog output at the time of rising in the conventional mute circuit.
【図９】従来のミュート回路における立ち下がり時のア
ナログコモン電圧とアナログ出力の状態を示すタイミン
グチャートである。FIG. 9 is a timing chart showing the states of the analog common voltage and the analog output at the time of falling in the conventional mute circuit.
Ｃ１，Ｃ２ キャパシタ
Ｉ１１，Ｉ１２ 電流
Ｍ１ Ｐ型ＭＯＳトランジスタ
Ｍ２ Ｎ型ＭＯＳトランジスタ
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２ 抵抗
Ｒ１１，Ｒ１２，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ
２２ スイッチ
ＶＡ 一定電圧
ＶＣ アナログコモン電圧
ＶＯＵＴ アナログ出力
ＶＳ 一定電圧（定常値）C1, C2 capacitors I11, I12 current M1 P-type MOS transistor M2 N-type MOS transistors R11, R12, R21, R22 resistors R11, R12, SW11, SW12, SW21, SW
22 Switch VA Constant voltage VC Analog common voltage VOUT Analog output VS Constant voltage (steady value)
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J092 AA02 AA58 CA48 CA49 FA04 FA20 FR07 HA10 HA25 HA29 HA39 KA01 KA11 MA11 MA21 SA05 TA06 5J500 AA02 AA58 AC48 AC49 AF04 AF20 AH10 AH25 AH29 AH39 AK01 AK11 AM11 AM21 AS05 AT06 RF07 ─────────────────────────────────────────────────── ─── Continued front page F term (reference) 5J092 AA02 AA58 CA48 CA49 FA04 FA20 FR07 HA10 HA25 HA29 HA39 KA01 KA11 MA11 MA21 SA05 TA06 5J500 AA02 AA58 AC48 AC49 AF04 AF20 AH10 AH25 AH29 AH39 AK01 AK11 AM11 AM21 AS05 AT06 RF07
Claims (10)
基準電圧を電圧発生端子より出力する電圧発生手段と、
前記電圧発生端子の電位を制御する電圧制御手段とから
なる基準電圧発生回路を有し、前記電圧発生端子を演算
増幅器の動作基準電圧端子に接続して前記発生した基準
電圧を前記動作基準電圧端子に印加し、前記動作基準電
圧端子の電位を接地レベルに制御して前記演算増幅器の
出力信号をミュートするミュート回路であって、 前記電圧発生手段は、前記基準電圧を発生する電圧源が
第１の半導体可変抵抗素子と第１のスイッチと第１の抵
抗とを介して前記電圧発生端子に接続され、前記電圧発
生端子がキャパシタを介し接地され、前記電圧発生端子
が第２の半導体可変抵抗素子と第２のスイッチと第２の
抵抗とを介して接地され、前記電圧発生端子から前記基
準電圧を前記動作基準電圧端子に印加し、 前記電圧制御手段は、ミュート動作時は、前記第１のス
イッチをオフにし、前記第２のスイッチをオンにするこ
とで前記動作基準電圧端子の電位を接地レベルとし、非
ミュート動作時は、前記第１のスイッチをオンにし、前
記第２のスイッチをオフにすることで前動作基準電圧端
子の電位を前記基準電圧とすることを特徴とするミュー
ト回路。1. A voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal,
A reference voltage generating circuit comprising voltage control means for controlling the potential of the voltage generating terminal, wherein the voltage generating terminal is connected to an operation reference voltage terminal of an operational amplifier and the generated reference voltage is applied to the operation reference voltage terminal. A mute circuit for controlling the potential of the operation reference voltage terminal to the ground level to mute the output signal of the operational amplifier, wherein the voltage generating means has a first voltage source for generating the reference voltage. Of the semiconductor variable resistance element, the first switch, and the first resistor, the voltage generation terminal is connected to the voltage generation terminal, the voltage generation terminal is grounded through the capacitor, and the voltage generation terminal is the second semiconductor variable resistance element. Grounded via a second switch and a second resistor, applying the reference voltage from the voltage generating terminal to the operation reference voltage terminal, and the voltage control means performs a mute operation. Turns off the first switch and turns on the second switch to set the potential of the operation reference voltage terminal to the ground level, and turns on the first switch during non-mute operation. A mute circuit, wherein the potential of the pre-operation reference voltage terminal is set to the reference voltage by turning off the second switch.
基準電圧を電圧発生端子より出力する電圧発生手段と、
前記電圧発生端子の電位を制御する電圧制御手段とから
なる基準電圧発生回路を有し、前記電圧発生端子を演算
増幅器の動作基準電圧端子に接続して前記発生した基準
電圧を前記動作基準電圧端子に印加し、前記動作基準電
圧端子の電位を接地レベルに制御して前記演算増幅器の
出力信号をミュートするミュート回路であって、 前記電圧発生手段は、前記基準電圧を発生する電圧源が
第１の半導体可変抵抗素子と第１のスイッチと第１の抵
抗とを介して前記電圧発生端子に接続され、前記電圧発
生端子がキャパシタを介し接地され、前記電圧発生端子
が第２のスイッチと第２の抵抗とを介して接地され、前
記電圧発生端子から前記基準電圧を前記動作基準電圧端
子に印加し、 前記電圧制御手段は、ミュート動作時は、前記第１のス
イッチをオフにし、前記第２のスイッチをオンにするこ
とで前記動作基準電圧端子の電位を接地レベルとし、非
ミュート動作時は、前記第１のスイッチをオンにし、前
記第２のスイッチをオフにすることで前動作基準電圧端
子の電位を前記基準電圧とすることを特徴とするミュー
ト回路。2. A voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal,
A reference voltage generating circuit comprising voltage control means for controlling the potential of the voltage generating terminal, wherein the voltage generating terminal is connected to an operation reference voltage terminal of an operational amplifier and the generated reference voltage is applied to the operation reference voltage terminal. A mute circuit for controlling the potential of the operation reference voltage terminal to the ground level to mute the output signal of the operational amplifier, wherein the voltage generating means has a first voltage source for generating the reference voltage. Connected to the voltage generating terminal via the semiconductor variable resistance element, the first switch and the first resistor, the voltage generating terminal is grounded via the capacitor, and the voltage generating terminal is connected to the second switch and the second switch. Is grounded through the resistor and the reference voltage is applied from the voltage generation terminal to the operation reference voltage terminal, and the voltage control unit turns on the first switch during a mute operation. And the second switch is turned on to set the potential of the operation reference voltage terminal to the ground level, and the non-mute operation turns on the first switch and turns off the second switch. Therefore, the potential of the pre-operation reference voltage terminal is set to the reference voltage.
基準電圧を電圧発生端子より出力する電圧発生手段と、
前記電圧発生端子の電位を制御する電圧制御手段とから
なる基準電圧発生回路を有し、前記電圧発生端子を演算
増幅器の動作基準電圧端子に接続して前記発生した基準
電圧を前記動作基準電圧端子に印加し、前記動作基準電
圧端子の電位を接地レベルに制御して前記演算増幅器の
出力信号をミュートするミュート回路であって、 前記電圧発生手段は、前記基準電圧を発生する電圧源が
第１のスイッチと第１の抵抗とを介して前記電圧発生端
子に接続され、前記電圧発生端子がキャパシタを介し接
地され、前記電圧発生端子が第２の半導体可変抵抗素子
と第２のスイッチと第２の抵抗とを介して接地され、前
記電圧発生端子から前記基準電圧を前記動作基準電圧端
子に印加し、 前記電圧制御手段は、ミュート動作時は、前記第１のス
イッチをオフにし、前記第２のスイッチをオンにするこ
とで前記動作基準電圧端子の電位を接地レベルとし、非
ミュート動作時は、前記第１のスイッチをオンにし、前
記第２のスイッチをオフにすることで前動作基準電圧端
子の電位を前記基準電圧とすることを特徴とするミュー
ト回路。3. A voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal,
A reference voltage generating circuit comprising voltage control means for controlling the potential of the voltage generating terminal, wherein the voltage generating terminal is connected to an operation reference voltage terminal of an operational amplifier and the generated reference voltage is applied to the operation reference voltage terminal. A mute circuit for controlling the potential of the operation reference voltage terminal to the ground level to mute the output signal of the operational amplifier, wherein the voltage generating means has a first voltage source for generating the reference voltage. Connected to the voltage generation terminal via a switch and a first resistor, the voltage generation terminal is grounded via a capacitor, and the voltage generation terminal is a second semiconductor variable resistance element, a second switch, and a second switch. Is grounded through the resistor and the reference voltage is applied from the voltage generation terminal to the operation reference voltage terminal, and the voltage control unit turns on the first switch during a mute operation. And the second switch is turned on to set the potential of the operation reference voltage terminal to the ground level, and the non-mute operation turns on the first switch and turns off the second switch. Therefore, the potential of the pre-operation reference voltage terminal is set to the reference voltage.
ＭＯＳトランジスタのソースを入力とし、前記Ｐ型ＭＯ
Ｓトランジスタのドレインを出力とし、前記Ｐ型ＭＯＳ
トランジスタのゲートは接地されることを特徴とする請
求項１または請求項２に記載のミュート回路。4. The first semiconductor variable resistance element receives the source of a P-type MOS transistor as an input, and uses the P-type MO transistor as an input.
The drain of the S transistor is used as an output, and the P-type MOS is
The mute circuit according to claim 1, wherein the gate of the transistor is grounded.
ＭＯＳトランジスタのソースを入力とし、前記Ｎ型ＭＯ
Ｓトランジスタのドレインを出力とし、前記Ｎ型ＭＯＳ
トランジスタのゲートが前記電圧源に接続されることを
特徴とする請求項１または請求項３に記載のミュート回
路。5. The second semiconductor variable resistance element receives the source of an N-type MOS transistor as an input, and receives the N-type MO transistor.
The drain of the S transistor is used as an output, and the N-type MOS is
The mute circuit according to claim 1 or 3, wherein the gate of the transistor is connected to the voltage source.
基準電圧を電圧発生端子より出力する電圧発生手段と、
前記電圧発生端子の電位を制御する電圧制御手段とを有
する基準電圧発生回路であって、 前記電圧発生手段は、前記基準電圧を発生する電圧源が
第１の半導体可変抵抗素子と第１のスイッチと第１の抵
抗とを介して前記電圧発生端子に接続され、前記電圧発
生端子がキャパシタを介し接地され、前記電圧発生端子
が第２の半導体可変抵抗素子と第２のスイッチと第２の
抵抗とを介して接地され、前記電圧発生端子から前記基
準電圧を出力し、 前記電圧制御手段は、前記第１のスイッチをオフにし、
前記第２のスイッチをオンにすることで前記電圧発生端
子の電位を接地レベルとし、前記第１のスイッチをオン
にし、前記第２のスイッチをオフにすることで前記電圧
発生端子の電位を前記基準電圧とすることを特徴とする
基準電圧発生回路。6. A voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal,
A reference voltage generating circuit having voltage control means for controlling the potential of the voltage generating terminal, wherein the voltage generating means has a first semiconductor variable resistance element and a first switch, the voltage source for generating the reference voltage. And a first resistor, the voltage generating terminal is grounded via a capacitor, and the voltage generating terminal is a second semiconductor variable resistance element, a second switch, and a second resistor. Grounded via, and outputting the reference voltage from the voltage generation terminal, the voltage control means turns off the first switch,
Turning on the second switch brings the potential of the voltage generating terminal to the ground level, turning on the first switch and turning off the second switch causes the potential of the voltage generating terminal to change to the ground level. A reference voltage generating circuit characterized by using a reference voltage.
基準電圧を電圧発生端子より出力する電圧発生手段と、
前記電圧発生端子の電位を制御する電圧制御手段とを有
する基準電圧発生回路であって、 前記電圧発生手段は、前記基準電圧を発生する電圧源が
第１の半導体可変抵抗素子と第１のスイッチと第１の抵
抗とを介して前記電圧発生端子に接続され、前記電圧発
生端子がキャパシタを介し接地され、前記電圧発生端子
が第２のスイッチと第２の抵抗とを介して接地され、前
記電圧発生端子から前記基準電圧を出力し、 前記電圧制御手段は、前記第１のスイッチをオフにし、
前記第２のスイッチをオンにすることで前記電圧発生端
子の電位を接地レベルとし、前記第１のスイッチをオン
にし、前記第２のスイッチをオフにすることで前記電圧
発生端子の電位を前記基準電圧とすることを特徴とする
基準電圧発生回路。7. A voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal,
A reference voltage generating circuit having voltage control means for controlling the potential of the voltage generating terminal, wherein the voltage generating means has a first semiconductor variable resistance element and a first switch, the voltage source for generating the reference voltage. And a first resistor connected to the voltage generating terminal, the voltage generating terminal is grounded via a capacitor, the voltage generating terminal is grounded via a second switch and a second resistor, and Outputting the reference voltage from a voltage generating terminal, the voltage control means turning off the first switch,
Turning on the second switch brings the potential of the voltage generating terminal to the ground level, turning on the first switch and turning off the second switch causes the potential of the voltage generating terminal to change to the ground level. A reference voltage generating circuit characterized by using a reference voltage.
基準電圧を電圧発生端子より出力する電圧発生手段と、
前記電圧発生端子の電位を制御する電圧制御手段とを有
する基準電圧発生回路であって、 前記電圧発生手段は、前記基準電圧を発生する電圧源が
第１のスイッチと第１の抵抗とを介して前記電圧発生端
子に接続され、前記電圧発生端子がキャパシタを介し接
地され、前記電圧発生端子が第２の半導体可変抵抗素子
と第２のスイッチと第２の抵抗とを介して接地され、前
記電圧発生端子から前記基準電圧を出力し、 前記電圧制御手段は、前記第１のスイッチをオフにし、
前記第２のスイッチをオンにすることで前記電圧発生端
子の電位を接地レベルとし、前記第１のスイッチをオン
にし、前記第２のスイッチをオフにすることで前記電圧
発生端子の電位を前記基準電圧とすることを特徴とする
基準電圧発生回路。8. A voltage generating means for generating a predetermined reference voltage and outputting the generated reference voltage from a voltage generating terminal,
A reference voltage generating circuit having a voltage control unit for controlling the potential of the voltage generating terminal, wherein the voltage generating unit has a voltage source for generating the reference voltage via a first switch and a first resistor. Connected to the voltage generating terminal, the voltage generating terminal is grounded via a capacitor, the voltage generating terminal is grounded via a second semiconductor variable resistance element, a second switch, and a second resistor, and Outputting the reference voltage from a voltage generating terminal, the voltage control means turning off the first switch,
Turning on the second switch brings the potential of the voltage generating terminal to the ground level, turning on the first switch and turning off the second switch causes the potential of the voltage generating terminal to change to the ground level. A reference voltage generating circuit characterized by using a reference voltage.
ＭＯＳトランジスタのソースを入力とし、前記Ｐ型ＭＯ
Ｓトランジスタのドレインを出力とし、前記Ｐ型ＭＯＳ
トランジスタのゲートは接地されることを特徴とする請
求項６または請求項７に記載の基準電圧発生回路。9. The first semiconductor variable resistance element receives the source of a P-type MOS transistor as an input, and receives the P-type MO transistor.
The drain of the S transistor is used as an output, and the P-type MOS is
8. The reference voltage generating circuit according to claim 6, wherein the gate of the transistor is grounded.
型ＭＯＳトランジスタのソースを入力とし、前記Ｎ型Ｍ
ＯＳトランジスタのドレインを出力とし、前記Ｎ型ＭＯ
Ｓトランジスタのゲートが前記電圧源に接続されること
を特徴とする請求項６または請求項８に記載の基準電圧
発生回路。10. The second semiconductor variable resistance element is N
Type N-type M transistor
The drain of the OS transistor is used as an output, and the N-type MO is used.
9. The reference voltage generating circuit according to claim 6, wherein the gate of the S transistor is connected to the voltage source.
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