JP2003273287A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に関
する。TECHNICAL FIELD The present invention relates to a semiconductor device.
【０００２】[0002]
【従来の技術】図８は、従来の半導体装置を示す断面模
式図である。図８に示すように、半導体装置６００は、
半導体チップ２、半導体パッケージ６１０、金線３２及
び封止部材３６を含んで構成されている。2. Description of the Related Art FIG. 8 is a schematic sectional view showing a conventional semiconductor device. As shown in FIG. 8, the semiconductor device 600 is
The semiconductor chip 2, the semiconductor package 610, the gold wire 32, and the sealing member 36 are included.
【０００３】半導体パッケージ６１０は、ＦＢＧＡ（Fi
ne-pitch Ball Grid Array）と呼ばれる、表面実装型の
半導体パッケージである。半導体パッケージ６１０は、
基板１２を備える。基板１２には、スルーホール１６が
形成され、導電部材２０が充填されている。また、基板
１２の背面には、ボールランド２２を介して半田ボール
２４が所定のピッチで形成されている。一方、基板１２
の表面には配線２６が形成されている。このようにして
基板１２背面の半田ボール２４と、基板１２表面の配線
２６とは、スルーホール１８を介して接続されている。
また、基板１２の表面には絶縁性膜２８が形成されてい
る。The semiconductor package 610 is a FBGA (Fi
It is a surface-mount type semiconductor package called ne-pitch Ball Grid Array). The semiconductor package 610 is
A substrate 12 is provided. Through holes 16 are formed in the substrate 12 and filled with a conductive member 20. In addition, solder balls 24 are formed on the back surface of the substrate 12 with a predetermined pitch via ball lands 22. On the other hand, the substrate 12
A wiring 26 is formed on the surface of the. In this way, the solder balls 24 on the back surface of the substrate 12 and the wirings 26 on the front surface of the substrate 12 are connected via the through holes 18.
An insulating film 28 is formed on the surface of the substrate 12.
【０００４】基板１２表面の絶縁性膜２８の上部には、
半導体チップ２が、ダイボンド３０によって接着され、
搭載されている。また、金線３２は、半導体チップ２の
表面に形成された回路上の接続端子（図示せず）と、基
板１２表面の配線２６とを接続する。また、半導体装置
６００は、半導体パッケージ６１０に基板１２を搭載
し、金線３２をボンディングした状態で、封止部材３６
により封止されている。Above the insulating film 28 on the surface of the substrate 12,
The semiconductor chip 2 is bonded by the die bond 30,
It is installed. Further, the gold wire 32 connects the connection terminal (not shown) on the circuit formed on the surface of the semiconductor chip 2 and the wiring 26 on the surface of the substrate 12. In the semiconductor device 600, the substrate 12 is mounted on the semiconductor package 610, and the gold wire 32 is bonded to the sealing member 36.
It is sealed by.
【０００５】上述のように構成された半導体装置６００
は、例えば電子機器等において使用される場合、その電
子機器等に備えられた実装基板４０に、接合部４２を介
して接続されて用いられる。The semiconductor device 600 configured as described above.
When used in, for example, an electronic device or the like, it is used by being connected to a mounting substrate 40 provided in the electronic device or the like via a joint portion 42.
【０００６】[0006]
【発明が解決しようとする課題】ところで、電子機器等
の実装基板４０の熱膨張係数と、半導体パッケージ６１
０の熱膨張係数とは一般には異なっている。このため、
上述のような半導体装置６００を搭載した電子機器等の
使用の際に、内部に熱が発生した場合、この発生した熱
により、実装基板４０と半導体パッケージ６１０との接
合部４２において歪みが生じる場合がある。さらに、電
子機器等の使用の度に電源の入切を繰り返すことによ
り、この歪みは、繰り返し加わることとなり、接合部４
２には、亀裂が生じ、ひいては、接合部４２の破断に繋
がる場合もある。このようにして接合部４２が破断すれ
ば、その部分の端子は機能を失うため、半導体チップ６
００全体の機能も失われることになる。By the way, the thermal expansion coefficient of the mounting substrate 40 for electronic equipment and the like, and the semiconductor package 61.
A coefficient of thermal expansion of 0 is generally different. For this reason,
When heat is internally generated during use of an electronic device or the like equipped with the semiconductor device 600 as described above, the generated heat causes distortion in the joint portion 42 between the mounting substrate 40 and the semiconductor package 610. There is. Further, by repeatedly turning the power on and off every time the electronic device or the like is used, this distortion is repeatedly applied, and the joint 4
2 may have a crack, which may lead to the fracture of the joint 42. If the joint portion 42 breaks in this way, the terminals at that portion lose their function, and therefore the semiconductor chip 6
The entire function of 00 will be lost.
【０００７】また、半導体パッケージの外周部にリード
を持つＳＯＰ（Small Outline Package）、ＱＦＰ（Qua
d Flat Package）などの半導体パッケージにおいては、
リードが変形することにより、接合部４２において生じ
た歪みを吸収し、緩和することができる。しかし、上述
したような半導体パッケージ６１０のように、半導体パ
ッケージの基板１２直下に接合部４２を持つＦＢＧＡよ
うな半導体パッケージを用いた場合には、リード変形に
よる歪みの緩和は期待できない。In addition, SOP (Small Outline Package) and QFP (Qua
For semiconductor packages such as d Flat Package)
The deformation of the leads can absorb and alleviate the strain generated in the joint portion 42. However, when a semiconductor package such as the FBGA having the bonding portion 42 directly below the substrate 12 of the semiconductor package is used like the semiconductor package 610 as described above, relaxation of distortion due to lead deformation cannot be expected.
【０００８】また、歪みは、実装基板の熱膨張係数と、
半導体パッケージの熱膨張係数との差によって生じる。
このため、半導体パッケージにおいて、半導体チップを
搭載する領域であるチップ領域の内側においては、半導
体パッケージ中心から離れた接合部に大きな歪みが加わ
る。一方、チップ領域の外側においては、半導体パッケ
ージの上下方向への変形が容易なため、接合部４２へか
かる歪みを半導体パッケージの変形によって吸収するこ
とができる。Further, the strain is due to the coefficient of thermal expansion of the mounting board,
It is caused by the difference from the coefficient of thermal expansion of the semiconductor package.
Therefore, in the semiconductor package, inside the chip region, which is a region where the semiconductor chip is mounted, a large strain is applied to the joint portion away from the center of the semiconductor package. On the other hand, outside the chip region, the semiconductor package can be easily deformed in the vertical direction, so that the strain applied to the joint portion 42 can be absorbed by the deformation of the semiconductor package.
【０００９】従って、特に、半導体チップの外周部直下
に位置する部分において、接合部の歪みは大きくなる。
さらに、半導体チップのサイズが大きくなるほど、半導
体チップの外周部直下に位置する部分において接合部に
かかる歪みは大きくなる。また、一般には実装基板には
ガラスエポキシ基板等が用いられるが、この実装基板の
熱膨張係数と、半導体パッケージ全体の熱膨張係数との
差は、半導体チップが大きくなるにつれて大きくなるた
め、接合部にかかる歪みも大きくなる。Therefore, the distortion of the bonding portion becomes large especially in the portion located immediately below the outer peripheral portion of the semiconductor chip.
Furthermore, as the size of the semiconductor chip increases, the strain applied to the bonding portion in the portion located directly below the outer peripheral portion of the semiconductor chip increases. In general, a glass epoxy substrate or the like is used as the mounting board, but the difference between the thermal expansion coefficient of this mounting board and the thermal expansion coefficient of the entire semiconductor package increases as the size of the semiconductor chip increases. The strain on the will also increase.
【００１０】また、デバイス設計の際には、このような
事情は考慮されないため、半導体チップの大きさのわず
かな違いのために、同一半導体パッケージであっても、
半田接合部の寿命は異なってくる。一方、半導体チップ
のサイズにあわせて、ボールランドの配置を変更し、半
導体チップの外周部が半田接合部の直上となることを避
けることも考えられるが、これでは、半導体パッケージ
のボールランドの位置、即ち、半田接合部の位置が半導
体チップのサイズに依存することになるため、半導体パ
ッケージの量産性、互換性、汎用性を損なうという問題
がある。Since such a situation is not taken into consideration when designing a device, even if the same semiconductor package is used due to a slight difference in the size of the semiconductor chip,
The life of the solder joint will be different. On the other hand, it is possible to change the layout of the ball lands according to the size of the semiconductor chip to avoid that the outer peripheral part of the semiconductor chip is directly above the solder joint part. That is, since the position of the solder joint depends on the size of the semiconductor chip, there is a problem that the mass productivity, compatibility, and versatility of the semiconductor package are impaired.
【００１１】従って、この発明は、上述したような接合
部における歪みを抑えて半導体装置の寿命を延ばすこと
を目的として、改良した半導体装置及び半導体装置の製
造方法を提案するものである。Therefore, the present invention proposes an improved semiconductor device and a method of manufacturing the semiconductor device for the purpose of suppressing the strain in the above-mentioned junction and extending the life of the semiconductor device.
【００１２】[0012]
【課題を解決するための手段】この発明の半導体装置
は、基板と、前記基板の一面に備えられ、外部の電極に
接続するための外部電極端子と、を備える半導体パッケ
ージと、半導体チップと、前記半導体チップを前記半導
体パッケージに封止する封止部材と、を備え、前記半導
体チップは、厚さの薄い部分と厚い部分とを備え、前記
厚い部分においてのみ前記基板に接するようにして、前
記基板に載置されるものである。A semiconductor device according to the present invention includes a semiconductor package including a substrate, an external electrode terminal provided on one surface of the substrate and connected to an external electrode, and a semiconductor chip. A sealing member that seals the semiconductor chip in the semiconductor package, the semiconductor chip includes a thin portion and a thick portion, and the semiconductor chip is in contact with the substrate only in the thick portion, It is placed on the substrate.
【００１３】また、この発明の半導体装置は、前記薄い
部分が、半導体チップの外周部に配置されるものであ
る。In the semiconductor device of the present invention, the thin portion is arranged on the outer peripheral portion of the semiconductor chip.
【００１４】また、この発明の半導体装置は、前記半導
体チップが、前記基板に積み重ねられて複数配置され、
前記薄い部分は、前記複数の半導体チップのうち、少な
くとも前記基板に最も近い位置に配置される半導体チッ
プの外周部分に配置されるものである。In the semiconductor device according to the present invention, a plurality of the semiconductor chips are stacked on the substrate and arranged.
Among the plurality of semiconductor chips, the thin portion is arranged at least on the outer peripheral portion of the semiconductor chip arranged at the position closest to the substrate.
【００１５】また、この発明の半導体装置は、前記半導
体チップが、前記基板に水平方向に複数配置され、前記
薄い部分は、前記複数の半導体チップの各外周部のう
ち、少なくとも前記半導体パッケージの外周側面に対向
する部分に配置されるものである。Further, in the semiconductor device of the present invention, a plurality of the semiconductor chips are horizontally arranged on the substrate, and the thin portion is at least the outer periphery of the semiconductor package among the outer peripheral portions of the plurality of semiconductor chips. It is arranged in a portion facing the side surface.
【００１６】また、この発明の半導体装置は、前記半導
体パッケージが、ＦＢＧＡであるものである。Further, in the semiconductor device of the present invention, the semiconductor package is an FBGA.
【００１７】また、この発明の半導体装置は、前記半導
体パッケージが、ＦＬＧＡであるものである。In the semiconductor device of the present invention, the semiconductor package is FLGA.
【００１８】また、この発明の半導体装置は、前記半導
体パッケージが、ＱＦＮであるものである。Further, in the semiconductor device of the present invention, the semiconductor package is a QFN.
【００１９】[0019]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。なお、各図において、同一
または相当する部分には同一符号を付してその説明を簡
略化ないし省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are designated by the same reference numerals, and the description thereof will be simplified or omitted.
【００２０】実施の形態１．図１は、半導体装置１００
を示す断面模式図である。図２は、半導体パッケージ１
１０の一部透視図を含む背面図である。図１に示すよう
に、半導体装置１００は、半導体パッケージ１１０、半
導体チップ２、金線３２及び封止部材３６を含んで構成
される。Embodiment 1. FIG. 1 shows a semiconductor device 100.
It is a cross-sectional schematic diagram which shows. FIG. 2 shows a semiconductor package 1.
FIG. 10 is a rear view including a partial perspective view of FIG. 10. As shown in FIG. 1, the semiconductor device 100 includes a semiconductor package 110, a semiconductor chip 2, a gold wire 32, and a sealing member 36.
【００２１】半導体パッケージ１１０は、一般に、ＦＢ
ＧＡ（Fine-pitch Ball Grid Array）と呼ばれる表面実
装型の半導体パッケージである。半導体パッケージ１１
０の各辺の長さＬ１１０は、全て約１３ｍｍである。半
導体パッケージ１１０は、基板１２を備える。基板１２
には、スルーホール１６が形成されている。スルーホー
ル１６の内壁は、絶縁性膜１８であるソルダーレジスト
で覆われ、その内側には、導電部材２０が充填されてい
る。The semiconductor package 110 is generally FB
It is a surface mount type semiconductor package called GA (Fine-Pitch Ball Grid Array). Semiconductor package 11
The length L 110 of each side of 0 is all about 13 mm. The semiconductor package 110 includes a substrate 12. Board 12
A through hole 16 is formed in the. The inner wall of the through hole 16 is covered with a solder resist which is an insulating film 18, and the inside thereof is filled with a conductive member 20.
【００２２】また、基板１２背面のスルーホール１６に
接する部分には、それぞれボールランド２２が設けら
れ、ボールランド２２には、半田ボール２４が形成され
ている。図２に示すように、各半田ボール２４の配置さ
れる間隔Ｗ２４は、０．８ｍｍである。半田ボール２４
は、この間隔Ｗ２４で、基板１２の左右の外周辺付近に
４列×１５行、上下の外周辺付近に１５列×４行が配置
されている。また、基板１２の４つの角のうち１つの角
に最も近い部分には、半田ボール２４は配置されていな
い。従って、半田ボール２４は、基板１２の背面に合計
１７５個配置されている。Further, ball lands 22 are provided on the rear surface of the substrate 12 in contact with the through holes 16, and solder balls 24 are formed on the ball lands 22. As shown in FIG. 2, the distance W 24 between the solder balls 24 is 0.8 mm. Solder ball 24
Are arranged at the spacing W 24 of 4 columns × 15 rows near the left and right outer peripheries of the substrate 12, and 15 columns × 4 rows near the upper and lower outer peripheries. Further, the solder ball 24 is not arranged at the portion closest to one of the four corners of the substrate 12. Therefore, a total of 175 solder balls 24 are arranged on the back surface of the substrate 12.
【００２３】また、図１に示すように、基板１２表面の
スルーホール１６に接する部分には、配線２６が設けら
れている。さらに、基板１２の表面は絶縁性膜２８であ
るソルダーレジストで覆われている。Further, as shown in FIG. 1, a wiring 26 is provided on a portion of the surface of the substrate 12 which is in contact with the through hole 16. Further, the surface of the substrate 12 is covered with a solder resist which is an insulating film 28.
【００２４】以上説明したように、基板１２、スルーホ
ール１６、絶縁性膜１８、導電部材２０、ボールランド
２２、半田ボール２４、配線２６、及び絶縁性膜２８を
含んで半導体パッケージ１１０は構成される。As described above, the semiconductor package 110 includes the substrate 12, the through hole 16, the insulating film 18, the conductive member 20, the ball land 22, the solder ball 24, the wiring 26, and the insulating film 28. It
【００２５】半導体チップ２は、基板１２の表面の絶縁
性膜２８上に、ダイボンド３０を介して接着されて搭載
されている。また、半導体チップ２の各辺の長さＬ
２は、全て約９．４ｍｍである。また、半導体チップ２
において、内周部付近の厚さＨ２は、３００μｍであ
る。また、外周部４の厚さＨ４は、２５０μｍであり、
この厚さの薄くなっている外周部４の幅Ｗ４は、約０．
５ｍｍである。即ち、半導体チップ２において、外周部
４は、幅０．５ｍｍの帯状に、内周部に対して、５０μ
ｍ薄くなっている。The semiconductor chip 2 is mounted on the insulating film 28 on the surface of the substrate 12 by being bonded via a die bond 30. Also, the length L of each side of the semiconductor chip 2
2 are all about 9.4 mm. In addition, the semiconductor chip 2
In, the thickness H 2 near the inner peripheral portion is 300 μm. The thickness H 4 of the outer peripheral portion 4 is 250 μm,
The width W 4 of the outer peripheral portion 4 having the reduced thickness is about 0.
It is 5 mm. That is, in the semiconductor chip 2, the outer peripheral portion 4 has a width of 0.5 mm and is 50 μm away from the inner peripheral portion.
It has become thinner.
【００２６】金線３２は、一方において、半導体チップ
２の表面に形成された回路上の接続端子（図示せず）に
接続され、他方において、半導体パッケージ１１０の配
線２６に接続されている。The gold wire 32 is connected to a connection terminal (not shown) on the circuit formed on the surface of the semiconductor chip 2 on the one hand, and is connected to the wiring 26 of the semiconductor package 110 on the other hand.
【００２７】また、封止部材３６は、半導体パッケージ
１１０に、半導体チップ２を搭載し、金線３２を接続し
た状態で、半導体チップ２を半導体パッケージ１１０に
封止している。なお、ここでは、封止部材３６としては
モールド樹脂を用いている。The sealing member 36 seals the semiconductor chip 2 in the semiconductor package 110 with the semiconductor chip 2 mounted on the semiconductor package 110 and the gold wire 32 connected thereto. In addition, here, a molding resin is used as the sealing member 36.
【００２８】また、以上のように構成された半導体装置
１００は、電子機器等（図示せず）の実装基板４０上
に、接合部４２を介して搭載される。The semiconductor device 100 configured as described above is mounted on the mounting substrate 40 of an electronic device or the like (not shown) via the joint 42.
【００２９】このようにして、半導体チップ２の表面に
形成された金線３２は、半導体チップ２の表面に形成さ
れた回路上の接続端子（図示せず）と、配線２６とを電
気的に接続する。また、配線２６は、スルーホール１６
に充填された導電部材２０を介してボールランド２２及
び半田ボール２４に、電気的に接続される。さらに、半
田ボール２４は、接合部４２を介して実装基板４０に接
続される。このようにして、半導体チップ２は、電子機
器等と電気的に接続されている。In this way, the gold wire 32 formed on the surface of the semiconductor chip 2 electrically connects the connection terminal (not shown) on the circuit formed on the surface of the semiconductor chip 2 and the wiring 26. Connecting. Further, the wiring 26 is the through hole 16
Are electrically connected to the ball lands 22 and the solder balls 24 via the conductive members 20 filled in. Further, the solder balls 24 are connected to the mounting board 40 via the joints 42. In this way, the semiconductor chip 2 is electrically connected to an electronic device or the like.
【００３０】また、半導体チップ２の外周部４は、直接
ダイボンド３０に接着されていない。即ち、ダイボンド
３０を介して基板１２に直接接着されるのは、半導体チ
ップ２のうち、外周部４よりも厚く形成された内周部の
みである。The outer peripheral portion 4 of the semiconductor chip 2 is not directly bonded to the die bond 30. That is, only the inner peripheral portion of the semiconductor chip 2, which is formed thicker than the outer peripheral portion 4, is directly bonded to the substrate 12 via the die bond 30.
【００３１】図３は、半導体装置１００を形成する方法
を説明するためのフロー図である。以下、図３を用い
て、半導体装置１００の形成方法について説明する。ま
ず、半導体チップ２外周部４の彫り込みを行う（ステッ
プＳ２）。ここでは、複数の半導体チップ２の形成され
たウェーハ（図示せず）上のダイシングライン（図示せ
ず）を中心に、左右に０．５ｍｍずつ、即ち、幅１．０
ｍｍの溝を、幅広の回転刃を用いて形成する。FIG. 3 is a flow chart for explaining a method of forming the semiconductor device 100. Hereinafter, a method for forming the semiconductor device 100 will be described with reference to FIG. First, the outer peripheral portion 4 of the semiconductor chip 2 is engraved (step S2). Here, about the dicing line (not shown) on the wafer (not shown) on which the plurality of semiconductor chips 2 are formed, 0.5 mm to the left and right, that is, a width of 1.0.
A mm groove is formed using a wide rotary blade.
【００３２】次に、ウェーハのダイシングを行う（ステ
ップＳ４）。ここでは、ウェーハ上に形成された複数の
半導体チップ２を、それぞれ、ダイシングラインに沿っ
て、切り離す。Next, the wafer is diced (step S4). Here, the plurality of semiconductor chips 2 formed on the wafer are separated along the dicing line.
【００３３】一方、半導体チップ２外周部の彫り込み
（ステップＳ２）及びウェーハのダイシング（ステップ
Ｓ４）とは別に、半導体パッケージ１１０の形成を行う
（ステップＳ６）。ここでは、基板１２にスルーホール
１６を形成し、その内壁を絶縁性膜１８で覆い、ここ
に、導電部材２０を充填する。基板１２の背面のスルー
ホール１６に接する位置には、ボールランド２２を形成
する。一方、基板１２の表面のスルーホール１６に接す
る位置には、配線２６を形成する。その後、基板１２の
表面を、絶縁性膜２８で覆う。On the other hand, apart from engraving the outer peripheral portion of the semiconductor chip 2 (step S2) and dicing the wafer (step S4), the semiconductor package 110 is formed (step S6). Here, the through hole 16 is formed in the substrate 12, the inner wall thereof is covered with the insulating film 18, and the conductive member 20 is filled therein. A ball land 22 is formed on the back surface of the substrate 12 at a position in contact with the through hole 16. On the other hand, the wiring 26 is formed on the surface of the substrate 12 at a position in contact with the through hole 16. After that, the surface of the substrate 12 is covered with the insulating film 28.
【００３４】次に、半導体チップ２の接着を行う（ステ
ップＳ８）。ここでは、上述のように形成された半導体
パッケージ１１０の絶縁成膜２８の上部に、接着用のダ
イボンド３０を載せ、その後、半導体チップ２の、回路
形成面とは反対側の面を、ダイボンド３０の上に載せ、
半導体チップ２を接着する。ここで、ダイボンド３０に
よって直接接着されるのは、半導体チップ２のうち外周
部４に比して厚い内周部分のみであり、外周部４は、絶
縁成膜２８及びその下の基板１２とは隙間の空いた状態
で配置される。Next, the semiconductor chip 2 is bonded (step S8). Here, a die bond 30 for adhesion is placed on the insulating film 28 of the semiconductor package 110 formed as described above, and then the surface of the semiconductor chip 2 opposite to the circuit forming surface is die bonded 30. On top of
The semiconductor chip 2 is bonded. Here, only the inner peripheral portion of the semiconductor chip 2 that is thicker than the outer peripheral portion 4 is directly bonded by the die bond 30, and the outer peripheral portion 4 is not connected to the insulating film 28 and the substrate 12 therebelow. It is placed with a gap.
【００３５】次に、ワイヤリングを行う（ステップＳ１
０）。ここでは、半導体チップ２に形成された回路上の
接続端子（図示せず）と、対応する配線２６とを金線３
２により接続する。Next, wiring is performed (step S1).
0). Here, the connection terminal (not shown) on the circuit formed on the semiconductor chip 2 and the corresponding wiring 26 are connected to the gold wire 3
Connect by 2.
【００３６】次に、樹脂封止を行う（ステップＳ１
２）。ここでは、半導体パッケージ１１０に半導体チッ
プ２が搭載され、ワイヤリングが行われた状態で、封止
型（図示せず）にセットし、この封止型に封止部材３６
を充填する。なお、封止部材３６としては、モールド樹
脂を用いる。Next, resin sealing is performed (step S1).
2). Here, the semiconductor chip 2 is mounted on the semiconductor package 110 and is set in a sealed type (not shown) in a state where the wiring is performed, and the sealing member 36 is set in the sealed type.
To fill. A molding resin is used as the sealing member 36.
【００３７】次に、半田ボール２４の接着を行う（ステ
ップ１４）。ここでは、半導体パッケージ１１０のボー
ルランド２２のそれぞれに、半田ボール２４を接着す
る。ここでは、半田ボール２４は、図２に示すように、
基板１２背面の外周部分に、合計１７５個形成される。Next, the solder balls 24 are bonded (step 14). Here, the solder balls 24 are bonded to the ball lands 22 of the semiconductor package 110. Here, the solder balls 24 are, as shown in FIG.
A total of 175 pieces are formed on the outer peripheral portion of the back surface of the substrate 12.
【００３８】次に、樹脂封止された半導体装置１００
を、個々の半導体装置に個片化する（ステップＳ１
６）。Next, the semiconductor device 100 sealed with resin
Are separated into individual semiconductor devices (step S1)
6).
【００３９】このようにして形成された半導体装置１０
０を、必要に応じて、実装基板４０に搭載する（ステッ
プＳ１８）。The semiconductor device 10 thus formed
0 is mounted on the mounting substrate 40 as needed (step S18).
【００４０】以上説明したように、実施の形態１におけ
る半導体装置１００は、搭載されるチップ２の外周部４
が、全体の厚みに対して、薄く彫り込まれている。従っ
て、半導体チップ２の外周端部４Ａが、接合部４２の直
上において、基板１２に接着されるのを防ぐことができ
る。これにより、接合部４２における歪みを抑えること
ができる。また、半導体チップ２の彫り込まれた部分に
は、封止部材３６を充填することができる。これによ
り、接合部４２において生じる歪みを効率よく吸収する
ことができる。従って、実施の形態１によれば、電気的
に信頼性の高く、寿命の長い半導体装置を得ることがで
きる。As described above, the semiconductor device 100 according to the first embodiment has the outer peripheral portion 4 of the chip 2 to be mounted.
But, it is carved thinly to the whole thickness. Therefore, it is possible to prevent the outer peripheral end portion 4A of the semiconductor chip 2 from being adhered to the substrate 12 immediately above the bonding portion 42. Thereby, the distortion in the joint portion 42 can be suppressed. The engraved portion of the semiconductor chip 2 can be filled with the sealing member 36. Thereby, the strain generated in the joint portion 42 can be efficiently absorbed. Therefore, according to the first embodiment, it is possible to obtain a semiconductor device having high electrical reliability and a long life.
【００４１】なお、半導体パッケージ１１０の大きさ、
背面に配置される半田ボール２４の配置位置や個数は、
実施の形態１において説明したものに限るものではな
い。また、実施の形態１において、ＦＢＧＡの製造方法
について説明したが、ＦＢＧＡの製造方法も、これに限
るものではない。さらに、実施の形態１においては、半
導体パッケージ１１０としてＦＢＧＡを用いて説明した
が、この発明の半導体装置は、このような半導体パッケ
ージを用いるものに限るものではない。The size of the semiconductor package 110,
The arrangement position and the number of the solder balls 24 arranged on the back surface are
It is not limited to the one described in the first embodiment. Further, although the FBGA manufacturing method has been described in the first embodiment, the FBGA manufacturing method is not limited to this. Further, although the FBGA is used as the semiconductor package 110 in the first embodiment, the semiconductor device of the present invention is not limited to the one using such a semiconductor package.
【００４２】また、実施の形態１において、半導体チッ
プ２の外周部を彫り込む工程（ステップＳ２）について
説明したが、外周部を彫り込む方法はこれに限るもので
はなく、例えば、ウェーハダイシングを行った後、半導
体チップ２の外周部を個別に削るような方法等、他の方
法で彫り込んだものでもよい。Although the step of engraving the outer peripheral portion of the semiconductor chip 2 (step S2) has been described in the first embodiment, the method of engraving the outer peripheral portion is not limited to this, and for example, wafer dicing is performed. After that, the semiconductor chip 2 may be carved by another method such as shaving the outer peripheral portion of the semiconductor chip 2 individually.
【００４３】また、実施の形態１において、９．４ｍｍ
角の半導体チップ２の外周部を０．５ｍｍ彫り込む場合
について説明したが、半導体チップの形態は、このよう
なものに限られるものではない。これらは、半導体パッ
ケージの大きさやチップの大きさ、接合部の位置等を考
慮して決定すればよい。In the first embodiment, 9.4 mm
The case where the outer peripheral portion of the corner semiconductor chip 2 is engraved by 0.5 mm has been described, but the form of the semiconductor chip is not limited to this. These may be determined in consideration of the size of the semiconductor package, the size of the chip, the position of the joint, and the like.
【００４４】また、封止部材３６として、モールド樹脂
を用いたがこれに限るものではなく、他の封止部材であ
ってもよい。また、絶縁性膜１８及び２８としてソルダ
ーレジストを用いたがこれに限るものでもない。Further, the mold resin is used as the sealing member 36, but the sealing member is not limited to this, and another sealing member may be used. Further, the solder resist is used as the insulating films 18 and 28, but the invention is not limited to this.
【００４５】実施の形態２．図４は、半導体装置２００
を示す断面模式図である。半導体装置２００は、半導体
装置１００と類似するものであるが、半導体装置１００
においては、半導体パッケージ１１０として、ＦＢＧＡ
を用いたのに対して、半導体装置２００においては、半
導体パッケージ２１０として、ＦＬＧＡ（Fine-pitch L
and Grid Array）を用いる。半導体パッケージ１１０
は、外部電極と接続するための端子として、半田ボール
２４を備えるが、半導体パッケージ２１０は、半田ボー
ル２４を備えておらず、半導体パッケージ１１０から、
半田ボール２４を除いたものと同じ構造を有する。Embodiment 2. FIG. 4 shows a semiconductor device 200.
It is a cross-sectional schematic diagram which shows. The semiconductor device 200 is similar to the semiconductor device 100, but the semiconductor device 100
FBGA as the semiconductor package 110.
On the other hand, in the semiconductor device 200, as the semiconductor package 210, the FLGA (Fine-pitch L
and Grid Array). Semiconductor package 110
Is provided with the solder balls 24 as terminals for connecting to external electrodes, but the semiconductor package 210 does not have the solder balls 24.
It has the same structure as that excluding the solder balls 24.
【００４６】半導体装置２００を、電子機器等の実装基
板４２に搭載する場合には、実装基板４０上に盛られた
半田ペーストのみによって接続され、従って、接合部４
２は、半田ペーストのみによって形成される。When the semiconductor device 200 is mounted on the mounting substrate 42 of electronic equipment or the like, the semiconductor device 200 is connected only by the solder paste laid on the mounting substrate 40.
2 is formed only by solder paste.
【００４７】また、半導体パッケージ２１０を用いる場
合でも、実施の形態１と同様に、半導体チップ２の外周
部４を彫り込んで基板１２に搭載する。即ち、半導体チ
ップ２の外周部４は、５０μｍ彫り込まれている。この
厚みの薄くされた外周部４の幅Ｗ４は、０．５ｍｍであ
り、その厚さＨ４は、２５０μｍである。その他の部分
は実施の形態１と同様であるから説明を省略する。Even when the semiconductor package 210 is used, the outer peripheral portion 4 of the semiconductor chip 2 is engraved and mounted on the substrate 12 as in the first embodiment. That is, the outer peripheral portion 4 of the semiconductor chip 2 is engraved with 50 μm. The outer peripheral portion 4 having the reduced thickness has a width W 4 of 0.5 mm and a thickness H 4 of 250 μm. Since the other parts are the same as those in the first embodiment, the description thereof will be omitted.
【００４８】このようにすれば、接合部４２直上におい
て、半導体チップ２の外周端部４Ａが基板１２に接着さ
れるのを防ぐことがでる。このため、接合部４２におい
て歪みが生じるのを抑えることができる。また、半導体
チップ２を彫り込まれた部分には、封止部材３６を充填
することができる。これにより、接合部４２において生
じる歪みを効率よく吸収することができる。従って、実
施の形態２によれば、電気的に信頼性の高く、寿命の長
い半導体装置を得ることができる。By doing so, it is possible to prevent the outer peripheral end 4A of the semiconductor chip 2 from being adhered to the substrate 12 just above the joint 42. Therefore, it is possible to suppress the occurrence of distortion in the joint portion 42. Further, the engraved portion of the semiconductor chip 2 can be filled with the sealing member 36. Thereby, the strain generated in the joint portion 42 can be efficiently absorbed. Therefore, according to the second embodiment, it is possible to obtain a semiconductor device having high electrical reliability and a long life.
【００４９】実施の形態３．図５は、半導体装置３００
を示す断面模式図である。実施の形態２における半導体
装置３００は、半導体装置１００と類似するものである
が、半導体装置１００においては、半導体パッケージ１
１０としてＦＢＧＡを用いたのに対して、半導体装置３
００においては、半導体パッケージ３１０として、ＱＦ
Ｎ（Quad Flat Non-lead package）を用いる。半導体パ
ッケージ１１０は、外部電極と接続するための端子とし
て、半田ボール２４を備えるものである。一方、半導体
パッケージ３１０は、半田ボール２４のような外部リー
ドを持たす、端子部１４を備える。半導体装置３００を
搭載する際には、端子部１４を実装基板４２に接続す
る。Embodiment 3. FIG. 5 shows a semiconductor device 300.
It is a cross-sectional schematic diagram which shows. The semiconductor device 300 according to the second embodiment is similar to the semiconductor device 100, but in the semiconductor device 100, the semiconductor package 1
FBGA was used as 10, whereas semiconductor device 3
In 00, as the semiconductor package 310, QF
N (Quad Flat Non-lead package) is used. The semiconductor package 110 includes solder balls 24 as terminals for connecting to external electrodes. On the other hand, the semiconductor package 310 includes the terminal portion 14 having external leads such as the solder balls 24. When mounting the semiconductor device 300, the terminal portion 14 is connected to the mounting substrate 42.
【００５０】半導体装置３００において、半導体パッケ
ージ３１０の各辺の長さＬ１２は、全て約７．０ｍｍで
ある。また、半導体パッケージ３１０に搭載された半導
体チップ２の各辺の長さＬ３ １０は、４．３ｍｍであ
る。また、半導体チップ２の厚い部分の厚さＨ２は、約
３００μｍである。この半導体チップ２においても、実
施の形態１と同様に、半導体チップ２の外周部４を彫り
込んで基板１２に搭載する。即ち、半導体チップ２の外
周部４は、５０μｍ彫り込まれている。外周部４の幅Ｗ
４は、０．５ｍｍであり、その厚さＨ４は、２５０μｍ
である。In the semiconductor device 300, the lengths L 12 of the sides of the semiconductor package 310 are all about 7.0 mm. The length L 3 10 of each side of the semiconductor chip 2 mounted on the semiconductor package 310 is 4.3 mm. The thickness H 2 of the thick portion of the semiconductor chip 2 is about 300 [mu] m. Also in this semiconductor chip 2, the outer peripheral portion 4 of the semiconductor chip 2 is engraved and mounted on the substrate 12 as in the first embodiment. That is, the outer peripheral portion 4 of the semiconductor chip 2 is engraved with 50 μm. Width W of outer peripheral portion 4
4 is 0.5 mm, and its thickness H 4 is 250 μm.
Is.
【００５１】以上説明したように、半導体装置３００に
おいても、外周部４を薄くした半導体チップ２を用い
る。従って、半導体チップ２が彫り込まれた部分に、封
止部材３６を充填することができるため、パッケージの
変形による歪みの吸収を容易なものとし、接合部４２に
おける歪みを抑えることができる。As described above, also in the semiconductor device 300, the semiconductor chip 2 whose outer peripheral portion 4 is thin is used. Therefore, the engraved portion of the semiconductor chip 2 can be filled with the sealing member 36, so that the distortion due to the deformation of the package can be easily absorbed and the distortion at the joint portion 42 can be suppressed.
【００５２】なお、半導体パッケージ３１０の大きさＬ
３１０、搭載される半導体チップ２の大きさＬ３１０や
厚さＨ２、さらに外周部４の幅Ｗ４や厚さＨ４は、実施
の形態３で説明したものに限るものではない。The size L of the semiconductor package 310 is
310 , the size L 310 and the thickness H 2 of the semiconductor chip 2 to be mounted, and the width W 4 and the thickness H 4 of the outer peripheral portion 4 are not limited to those described in the third embodiment.
【００５３】実施の形態４．図６は、半導体装置４００
を示す断面模式図である。図６に示すように、半導体装
置４００は、半導体装置１００と類似するものである
が、半導体装置４００は、半導体チップ２の上に、さら
に、半導体チップ６を重ねた、積層チップ型の構造を有
する半導体装置である。Fourth Embodiment FIG. 6 shows a semiconductor device 400.
It is a cross-sectional schematic diagram which shows. As shown in FIG. 6, the semiconductor device 400 is similar to the semiconductor device 100, but the semiconductor device 400 has a laminated chip type structure in which a semiconductor chip 6 is further stacked on the semiconductor chip 2. The semiconductor device has.
【００５４】半導体装置４００に用いられている半導体
パッケージ１１０は、半導体装置１００において用いら
れている半導体パッケージ１１０と同じＦＢＧＡであ
る。また、半導体パッケージ１１０に搭載する半導体チ
ップ２も、半導体装置１００と同じ大きさのものであ
り、半導体チップ２の外周部４は、実施の形態１に説明
したものと同様に、彫り込まれて薄くなっている。即
ち、半導体チップ２の外周部４は、５０μｍ彫り込まれ
ている。外周部４の幅Ｗ４は、０．５ｍｍであり、その
厚さＨ４は、２５０μｍである。The semiconductor package 110 used in the semiconductor device 400 is the same FBGA as the semiconductor package 110 used in the semiconductor device 100. Further, the semiconductor chip 2 mounted on the semiconductor package 110 is also of the same size as the semiconductor device 100, and the outer peripheral portion 4 of the semiconductor chip 2 is engraved and thinned in the same manner as described in the first embodiment. Has become. That is, the outer peripheral portion 4 of the semiconductor chip 2 is engraved with 50 μm. The outer peripheral portion 4 has a width W 4 of 0.5 mm and a thickness H 4 of 250 μm.
【００５５】また、半導体装置４００においては、半導
体チップ２の上に、半導体チップ６が搭載されている。
半導体チップ６は、全体に均一な厚みを持ったものであ
る。また、半導体チップ６表面に形成された回路上の接
続端子（図示せず）と、半導体パッケージ１１０の配線
２６とは、金線３４とによって接続されている。その他
の部分は実施の形態１と同様であるから、説明を省略す
る。Further, in the semiconductor device 400, the semiconductor chip 6 is mounted on the semiconductor chip 2.
The semiconductor chip 6 has a uniform thickness as a whole. Further, a connection terminal (not shown) on the circuit formed on the surface of the semiconductor chip 6 and the wiring 26 of the semiconductor package 110 are connected by a gold wire 34. The other parts are the same as those in the first embodiment, and the description thereof will be omitted.
【００５６】以上説明したように、半導体装置４００に
おいても、半導体チップ２の外周部４は薄くなるように
彫り込まれている。従って、半導体チップの外周端部４
Ａが、接合部４２の直上において、基板１２に接着され
るのを防ぐことができる。これによって、接合部４２に
おける歪みを抑えることができ、電気的な信頼が高く、
寿命の長い半導体装置を得ることができる。As described above, also in the semiconductor device 400, the outer peripheral portion 4 of the semiconductor chip 2 is engraved so as to be thin. Therefore, the outer peripheral edge portion 4 of the semiconductor chip
It is possible to prevent A from being adhered to the substrate 12 immediately above the joint portion 42. As a result, distortion in the joint portion 42 can be suppressed, electrical reliability is high,
A semiconductor device having a long life can be obtained.
【００５７】なお、実施の形態４においては、積層され
た２つの半導体チップ２、６のうち、下層に配置される
半導体チップ２の外周部４のみを薄くしたものについて
説明した。これは、少なくとも最下層の半導体チップ２
の外周部４が薄くなっていれば、接合部４２直上に半導
体チップ２の外周端部４Ａが接着されることを避けるこ
とができるためであり、これによって、接合部４２にお
いて生じる歪みを、ある程度抑えることができるためで
ある。しかしこれに限るものではなく、上層に重ねられ
る半導体チップ６の外周部をも薄くしたものであっても
よい。このようにすれば、半導体チップ６の外周部の削
られた部分に封止部材３６を充填することができるた
め、接合部において生じる歪みをより効率よく吸収し、
抑えることができる。In the fourth embodiment, of the two stacked semiconductor chips 2 and 6, only the outer peripheral portion 4 of the semiconductor chip 2 arranged in the lower layer is thinned. This is at least the lowest semiconductor chip 2
This is because, if the outer peripheral portion 4 is thin, it is possible to prevent the outer peripheral end portion 4A of the semiconductor chip 2 from being adhered directly above the joint portion 42, and thereby, the distortion generated in the joint portion 42 can be suppressed to some extent. This is because it can be suppressed. However, the present invention is not limited to this, and the outer peripheral portion of the upper semiconductor chip 6 may be thin. With this configuration, the scraped portion of the outer peripheral portion of the semiconductor chip 6 can be filled with the sealing member 36, so that the strain generated at the joint portion can be absorbed more efficiently,
Can be suppressed.
【００５８】また、実施の形態４においては、半導体チ
ップを２重に重ねるものについて説明した。しかし、こ
れに限るものではなく、必要に応じて３重以上に重ねる
ものであってもよい。この場合においても少なくとも最
下層に配置される半導体チップ２の外周部４を薄く彫り
込むことにより、接合部４２における歪みを抑えること
ができる。Further, in the fourth embodiment, the case where the semiconductor chips are doubly stacked has been described. However, the number of layers is not limited to this, and three or more layers may be stacked as necessary. Even in this case, at least the outer peripheral portion 4 of the semiconductor chip 2 arranged in the lowermost layer is carved thinly, so that the distortion in the joint portion 42 can be suppressed.
【００５９】なお、半導体チップ２の外周部４の幅Ｗ４
や厚さＨ４は、実施の形態４で説明したものに限るもの
ではない。搭載される半導体チップ２、６の大きさや、
下層の半導体チップ２に施す金線３２の形状や、下層の
半導体チップ２から、上層の半導体チップ６までの距離
の寸法を考慮して、決定すればよい。The width W 4 of the outer peripheral portion 4 of the semiconductor chip 2 is
The thickness H 4 is not limited to that described in the fourth embodiment. The size of the semiconductor chips 2 and 6 to be mounted,
It may be determined in consideration of the shape of the gold wire 32 to be applied to the lower semiconductor chip 2 and the size of the distance from the lower semiconductor chip 2 to the upper semiconductor chip 6.
【００６０】また、実施の形態４においては、半導体パ
ッケージとしてＦＢＧＡを用いる場合について説明した
が、これに限るものではなく、例えば、実施の形態２、
３で説明したような、ＦＬＧＡや、ＱＦＮパッケージ３
１０等、他のパッケージを用いるものであってもよい。Further, although the case where the FBGA is used as the semiconductor package has been described in the fourth embodiment, the present invention is not limited to this, and the second embodiment, for example, can be used.
FLGA or QFN package 3 as described in 3.
Other packages such as 10 may be used.
【００６１】実施の形態５．図７は、この発明の実施の
形態５における半導体装置５００を説明するための断面
模式図である。実施の形態６における半導体装置５００
は、半導体装置１００と類似するものであるが、半導体
装置５００においては、ＦＢＧＡ半導体パッケージ１１
０の基板１２上に、水平に、複数のチップが搭載され
る。Embodiment 5. FIG. 7 is a schematic sectional view for illustrating a semiconductor device 500 according to the fifth embodiment of the present invention. Semiconductor device 500 according to the sixth embodiment
Is similar to the semiconductor device 100, but in the semiconductor device 500, the FBGA semiconductor package 11
A plurality of chips are horizontally mounted on the substrate 12 of 0.
【００６２】半導体装置５００に搭載される複数のチッ
プ８においては、半導体パッケージ１１０の中心部に近
い部分は、厚く、半導体チップ８の各外周部分のうち、
少なくとも半導体パッケージ１１０の外周側面に対向す
る部分１０は、薄くなっている。In the plurality of chips 8 mounted on the semiconductor device 500, the portion close to the center of the semiconductor package 110 is thick, and among the outer peripheral portions of the semiconductor chip 8,
At least the portion 10 facing the outer peripheral side surface of the semiconductor package 110 is thin.
【００６３】以上のようにすれば、大きな歪みが生じや
すい、半導体チップ８の外周端部１０Ａ直下の接合部４
２で発生する歪みを抑えることができ、これによって、
接合部４２における断線などを防止することができる。
また、半導体チップ８の彫り込まれた部分には、封止部
材３６を充填することができる。これにより、接合部４
２において生じる歪みを効率よく吸収することができ
る。従って、実施の形態５によれば、電気的に信頼性の
高く、寿命の長い半導体装置を得ることができる。With the above arrangement, the joint portion 4 immediately below the outer peripheral end portion 10A of the semiconductor chip 8 is liable to be largely distorted.
The distortion that occurs in 2 can be suppressed, so that
It is possible to prevent disconnection or the like at the joint portion 42.
Further, the engraved portion of the semiconductor chip 8 can be filled with the sealing member 36. As a result, the joint 4
The strain generated in No. 2 can be efficiently absorbed. Therefore, according to the fifth embodiment, it is possible to obtain a semiconductor device having high electrical reliability and a long life.
【００６４】なお、実施の形態５においては、半導体パ
ッケージ１１０の外周部に対向する部分のみ厚さを薄く
した半導体チップ８を用いる場合について説明した。こ
のようにすれば、歪みの矯正しにくい半導体チップ２の
外周端部１０Ａ直下の接合部における歪みの発生をある
程度抑えることができるからである。しかし、これに限
るものではなく、例えば半導体チップの外周部全体の厚
みを薄くした半導体チップを用いるものであってもよ
い。このようにすれば、半導体チップの彫り込まれた部
分にも封止部材３６を充填することができ、より効率よ
く歪みを吸収することができる。In the fifth embodiment, the case where the semiconductor chip 8 in which only the portion facing the outer peripheral portion of the semiconductor package 110 is thin is used has been described. By doing so, it is possible to suppress the occurrence of strain to some extent in the joint directly below the outer peripheral end 10A of the semiconductor chip 2 in which the strain is difficult to correct. However, the present invention is not limited to this, and for example, a semiconductor chip in which the entire outer peripheral portion of the semiconductor chip is thin may be used. In this way, the engraved portion of the semiconductor chip can be filled with the sealing member 36, and the strain can be absorbed more efficiently.
【００６５】また、実施の形態５においては、半導体パ
ッケージとしてＦＢＧＡを用いて説明したがこれに限る
ものではなく、例えば、実施の形態２、３で説明したよ
うな、ＦＬＧＡや、ＱＦＮパッケージ３１０等、他のパ
ッケージを用いるものであってもよい。In the fifth embodiment, the FBGA is used as the semiconductor package, but the present invention is not limited to this. For example, the FLGA, the QFN package 310, etc. described in the second and third embodiments. , Other packages may be used.
【００６６】また、実施の形態５では、水平に複数の半
導体チップ８を配置した場合について説明した。しか
し、これに限るものではなく、例えば、実施の形態４で
説明したようなチップ積層型の構造を組み合わせて、水
平に複数の半導体チップを配置し、さらに、それぞれの
上層に半導体チップを積層したようなもの等であっても
よい。この場合にも、最下層に位置する半導体チップ
の、パッケージの外周に対向する部分を薄くするように
すればよい。In the fifth embodiment, the case where a plurality of semiconductor chips 8 are horizontally arranged has been described. However, the present invention is not limited to this, and for example, a plurality of semiconductor chips are horizontally arranged by combining the chip stacking type structures described in the fourth embodiment, and the semiconductor chips are stacked on the respective upper layers. It may be something like this. Also in this case, the portion of the semiconductor chip located in the lowermost layer facing the outer periphery of the package may be thinned.
【００６７】なお、この発明において外部電極端子に
は、例えば、実施の形態１、２におけるボールランド２
２や、半田ボール２４、実施の形態３における配線端子
１４等が該当する。また、この発明において厚い部分に
は、例えば、実施の形態１〜３の半導体チップ２のう
ち、外周部４を除いた部分、薄い部分には、外周部４が
該当する。また、この発明の、複数の半導体チップの各
外周部のうち、パッケージの外周側面に対向する部分に
は、例えば、実施の形態５の外周部１０が該当する。In the present invention, the external electrode terminals are, for example, the ball lands 2 in the first and second embodiments.
2, the solder balls 24, the wiring terminals 14 in the third embodiment, and the like. Further, in the present invention, the thick portion corresponds to, for example, the portion of the semiconductor chip 2 of the first to third embodiments excluding the outer peripheral portion 4, and the thin portion corresponds to the outer peripheral portion 4. Further, of the outer peripheral portions of the plurality of semiconductor chips of the present invention, the outer peripheral portion 10 of the fifth embodiment corresponds to the portion facing the outer peripheral side surface of the package, for example.
【００６８】[0068]
【発明の効果】以上説明したように、この発明において
は、搭載される半導体チップの外周部の厚みが内周部に
対して薄くなっている。従って、半導体チップの外周端
部が、接合部の直上において、パッケージの基板に接着
されることを防ぐことができる。従って、大きな歪みが
発生しやすく、また、歪みの矯正しにくかった半導体チ
ップの外周端部直下の接合部においても歪みを効率よく
吸収し、接合部における歪みを抑えることができる。こ
れによって、電気的に信頼性が高く、寿命の長い半導体
装置を得ることができる。As described above, in the present invention, the outer peripheral portion of the semiconductor chip to be mounted is thinner than the inner peripheral portion. Therefore, it is possible to prevent the outer peripheral edge of the semiconductor chip from being adhered to the substrate of the package immediately above the joint. Therefore, a large strain is likely to occur, and the strain can be efficiently absorbed even in the joint portion directly below the outer peripheral edge of the semiconductor chip, which is difficult to correct the strain, and the strain in the joint portion can be suppressed. This makes it possible to obtain a semiconductor device that is electrically reliable and has a long life.
【００６９】また、半導体チップを薄く削った部分に
は、封止部材を充填することができる。従って、接合部
において生じる歪みを、より効率よく吸収することがで
きる。これにより、さらに、電気的に信頼性が高く、寿
命の長い半導体装置を得ることができる。Further, the thinly cut portion of the semiconductor chip can be filled with a sealing member. Therefore, the strain generated at the joint can be more efficiently absorbed. As a result, a semiconductor device that is electrically highly reliable and has a long life can be obtained.
【図１】 この発明の実施の形態１における半導体装置
を示す断面模式図である。FIG. 1 is a schematic sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】 この発明の実施の形態１における半導体パッ
ケージの一部透視図を含む背面図である。FIG. 2 is a rear view including a partially transparent view of the semiconductor package according to the first embodiment of the present invention.
【図３】 この発明の実施の形態１における半導体装置
を形成する方法を説明するためのフロー図である。FIG. 3 is a flowchart for illustrating the method for forming the semiconductor device according to the first embodiment of the present invention.
【図４】 この発明の実施の形態２における半導体装置
を示す断面模式図である。FIG. 4 is a schematic sectional view showing a semiconductor device according to a second embodiment of the present invention.
【図５】 この発明の実施の形態３における半導体装置
を示す断面模式図である。FIG. 5 is a schematic sectional view showing a semiconductor device according to a third embodiment of the present invention.
【図６】 この発明の実施の形態４における半導体装置
を示す断面模式図である。FIG. 6 is a schematic sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
【図７】 この発明の実施の形態５における半導体装置
を示す断面模式図である。FIG. 7 is a schematic sectional view showing a semiconductor device according to a fifth embodiment of the present invention.
【図８】 従来の半導体装置示す断面模式図である。FIG. 8 is a schematic sectional view showing a conventional semiconductor device.
１００、２００、３００、４００、５００、６００ 半
導体装置、 １１０、２１０、３１０ 半導体パッケー
ジ、 ２ 半導体チップ、 ４ 半導体チップの外周
部、 ４Ａ 半導体チップの外周端部、 ６ 半導体チ
ップ、 ８ 半導体チップ、 １０ 半導体チップの外
周部、 １０Ａ 半導体チップの外周端部、 １２ 基
板、 １４ 配線端子、 １６ スルーホール、 １８
絶縁性膜、 ２０ 導電部材、 ２２ ボールラン
ド、 ２４ 半田ボール、 ２６ 配線、 ２８ 絶縁
性膜、 ３０ ダイボンド、 ３２、３４ 金線、 ３
６ 封止部材、 ４０ 実装基板、 ４２ 接合部。100, 200, 300, 400, 500, 600 semiconductor device, 110, 210, 310 semiconductor package, 2 semiconductor chip, 4 outer peripheral portion of semiconductor chip, 4A outer peripheral end portion of semiconductor chip, 6 semiconductor chip, 8 semiconductor chip, 10 Outer peripheral part of semiconductor chip, 10A Outer peripheral part of semiconductor chip, 12 Substrate, 14 Wiring terminal, 16 Through hole, 18
Insulating film, 20 Conductive member, 22 Ball land, 24 Solder ball, 26 Wiring, 28 Insulating film, 30 Die bond, 32, 34 Gold wire, 3
6 sealing member, 40 mounting board, 42 joint part.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 友和 兵庫県伊丹市端原４丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Tomokazu Maeda Ryoden cicada 4-1, Hatahara, Itami City, Hyogo Prefecture Conductor system engineering stock Company
Claims (7)
の外部電極端子と、 を備える半導体パッケージと、 半導体チップと、 前記半導体チップを前記半導体パッケージに封止する封
止部材と、 を備え、 前記半導体チップは、厚さの薄い部分と厚い部分とを備
え、 前記厚い部分においてのみ前記基板に接するようにし
て、前記基板に載置されることを特徴とする半導体装
置。1. A semiconductor package comprising: a substrate; an external electrode terminal provided on one surface of the substrate for connecting to an external electrode; a semiconductor chip; and the semiconductor chip sealed in the semiconductor package. A sealing member; the semiconductor chip includes a thin portion and a thick portion, and is mounted on the substrate such that only the thick portion is in contact with the substrate. Semiconductor device.
に配置されることを特徴とする請求項１に記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the thin portion is arranged on an outer peripheral portion of a semiconductor chip.
ねられて複数配置され、 前記薄い部分は、前記複数の半導体チップのうち、少な
くとも前記基板に最も近い位置に配置される半導体チッ
プの外周部分に配置されることを特徴とする請求項１に
記載の半導体装置。3. A plurality of the semiconductor chips are stacked and arranged on the substrate, and the thin portion is at least an outer peripheral portion of the semiconductor chip arranged at a position closest to the substrate among the plurality of semiconductor chips. The semiconductor device according to claim 1, wherein the semiconductor device is arranged.
向に複数配置され、前記薄い部分は、前記複数の半導体
チップの各外周部のうち、少なくとも前記半導体パッケ
ージの外周側面に対向する部分に配置されることを特徴
とする請求項１に記載の半導体装置。4. A plurality of the semiconductor chips are horizontally arranged on the substrate, and the thin portion is arranged at least at a portion facing each outer peripheral side surface of the semiconductor package among the outer peripheral portions of the plurality of semiconductor chips. The semiconductor device according to claim 1, wherein the semiconductor device is provided.
ることを特徴とする請求項１から４のいずれかに記載の
半導体装置。5. The semiconductor device according to claim 1, wherein the semiconductor package is an FBGA.
ることを特徴とする請求項１から４のいずれかに記載の
半導体装置。6. The semiconductor device according to claim 1, wherein the semiconductor package is FLGA.
ことを特徴とする請求項１から４のいずれかに記載の半
導体装置。7. The semiconductor device according to claim 1, wherein the semiconductor package is a QFN.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071653A JP2003273287A (en) | 2002-03-15 | 2002-03-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128455A (en) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | Semiconductor device and manufacturing method therefor |
| JP2013532383A (en) * | 2010-06-25 | 2013-08-15 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Sealed control module for automobile |
-
2002
- 2002-03-15 JP JP2002071653A patent/JP2003273287A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006128455A (en) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | Semiconductor device and manufacturing method therefor |
| JP4651359B2 (en) * | 2004-10-29 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
| JP2013532383A (en) * | 2010-06-25 | 2013-08-15 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Sealed control module for automobile |
| US9637073B2 (en) | 2010-06-25 | 2017-05-02 | Robert Bosch Gmbh | Encapsulated control module for a motor vehicle |
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