JP2003273234A - 動作検証システム、及び適応制御システム - Google Patents

Abstract

(57)【要約】 【課題】 デバイス実装時における安定動作を検証する
ことが可能な動作検証システム、及び内部安定動作限界
まで演算高速化が可能、かつ、内部安定動作範囲内での
制御回路の負荷軽減が可能な適応制御システムを提供す
る。 【解決手段】 動作クロックを生成するクロック生成部
１０１、動作検証対象となる第１の記憶素子１０２、及
び演算回路群１０３から構成される通常動作回路１０４
と、第１の記憶素子１０２と同じデータを、位相の異な
るクロックで記憶する第２の記憶素子１０５と、第１の
記憶素子１０２、及び第２の記憶素子１０５の出力か
ら、通常動作回路１０４が安定動作しているか否かを判
定する判定器１０６とから構成される動作検証回路１０
７とを備え、判定器１０６の出力を監視して、低動作周
波数で第１の記憶素子１０２の高速動作の検証を行う構
成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
における動作検証システム、及び適応制御システムに関
し、特に、演算回路動作環境制御の最適化、および制御
回路負荷の軽減を行う動作検証システム、及び適応制御
システムに関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の微細化が進んで
きており、半導体集積回路の設計において、内部動作の
安定化機構、実回路の能力を最大限引き出す為の制御機
構が求められている。半導体集積回路の高速動作を保証
するためには、半導体集積回路出荷時に内部動作周波数
を高速化し検査を行っていた。また、製品としての動作
を保証するためには、半導体集積回路出荷時に、最悪条
件下において動作しうる動作周波数で半導体集積回路の
動作周波数上限を決定していた。

【０００３】

【特許文献１】特開平０５−２６４６６７号公報

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
動作検証システムでは以下のような問題点があった。高
速動作検証を行う際には動作周波数を高速にする必要が
あるため、検証用に高速クロックを入力可能な高性能の
テスタを搭載することが考えられるが、回路規模やコス
ト面等の問題から、実際問題としてかかるテスタを搭載
して高速動作の検証を行うことは困難である。

【０００５】また、高速動作時における安定動作保証、
電源電圧に対する安定動作保証、周辺温度に対する安定
化動作保証等の安定動作保証については実デバイス実装
時に安定動作検証を行っていない為、半導体集積回路出
荷検査時にすべての条件下を想定して検証を行う必要が
あり、実装された半導体集積回路の演算能力に余力があ
っても最低保証しかできない。また、実装時に安定動作
の保証が検証できないため、内部動作回路が安定で動作
する範囲内での周波数制御精度の緩和、電源電圧の低
減、温度制御設定目標および温度制御精度の緩和等の判
断の基準がなく、各制御回路は最適最低限以上の能力で
動作していた。

【０００６】本発明は上記のような問題点を解決するた
めになされたものであり、デバイス実装時における安定
動作を検証することが可能な動作検証システムを提供す
ることを目的とする。また、内部安定動作限界まで演算
高速化が可能、かつ、内部安定動作範囲内での制御回路
の負荷軽減が可能な適応制御システムを提供することを
目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の動作検証システムは、内
部動作のクロックを生成するクロック生成部と、動作検
証対象となる第１の記憶素子と、上記第１の記憶素子以
外の演算回路である演算回路群とから構成される通常動
作回路と、上記第１の記憶素子と同じデータを、該第１
の記憶素子と位相の異なるクロックで記憶する第２の記
憶素子と、上記第１の記憶素子、及び上記第２の記憶素
子の出力結果から、上記通常動作回路が安定動作してい
るか否かを判定する判定器とから構成される動作検証回
路とを備え、上記判定器の出力を監視して、低動作周波
数で上記第１の記憶素子の高速動作の検証を行う、こと
を特徴とするものである。

【０００８】本発明の請求項２に記載の動作検証システ
ムは、請求項１に記載の動作検証システムにおいて、上
記クロック生成部内に、リングオシュレータを備え、上
記位相の異なるクロックを、該リングオシュレータの位
相情報を元に生成する、ことを特徴とするものである。

【０００９】本発明の請求項３に記載の動作検証システ
ムは、請求項１に記載の動作検証システムにおいて、上
記位相の異なるクロックは、遅延素子を用いて、生成す
る、ことを特徴とするものである。

【００１０】本発明の請求項４に記載の動作検証システ
ムは、請求項１に記載の動作検証システムにおいて、上
記位相の異なるクロックは、半導体集積回路内部の配線
遅延を用いて生成する、ことを特徴とするものである。

【００１１】本発明の請求項５に記載の動作検証システ
ムは、請求項１に記載の動作検証システムにおいて、上
記位相の異なるクロックは、外部で生成し、半導体集積
回路内に供給する、ことを特徴とするものである。

【００１２】本発明の請求項６に記載の動作検証システ
ムは、請求項１ないし請求項５のいずれかに記載の動作
検証システムにおいて、上記クロック生成部を、半導体
集積回路外に備えた、ことを特徴とするものである。

【００１３】本発明の請求項７に記載の動作検証システ
ムは、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第１の記憶素子と、上記第１の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第１の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第１の
記憶素子と同じ位相のクロックで記憶する第２の記憶素
子と、上記第１の記憶素子、及び上記第２の記憶素子の
出力結果から、上記通常動作回路が安定動作しているか
否かを判定する判定器とから構成される動作検証回路と
を備え、上記判定器の出力を監視して、低動作周波数で
上記第１の記憶素子の高速動作の検証を行う、ことを特
徴とするものである。

【００１４】本発明の請求項８に記載の動作検証システ
ムは、請求項７に記載の動作検証システムにおいて、上
記遅延回路は、遅延素子を用いて上記第１の記憶素子が
ラッチする上記演算回路群からの出力データを遅延させ
る、ことを特徴とするものでらる。

【００１５】本発明の請求項９に記載の動作検証システ
ムは、請求項７に記載の動作検証システムにおいて、上
記遅延回路は、配線遅延を用いて上記第１の記憶素子が
ラッチする上記演算回路群からの出力データを遅延させ
る、ことを特徴とするものである。

【００１６】本発明の請求項１０に記載の動作検証シス
テムは、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第１の記憶素子と、上記第1の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第１の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第１の
記憶素子と位相の異なるクロックで記憶する第２の記憶
素子と、上記第１の記憶素子、及び上記第２の記憶素子
の出力結果から、上記通常動作回路が安定動作している
か否かを判定する判定器とから構成される動作検証回路
とを備え、上記判定器の出力を監視して、低動作周波数
で上記第１の記憶素子の高速動作の検証を行う、ことを
特徴とするものである。

【００１７】また、本発明の請求項１１に記載の適応制
御システムは、請求項１、７、又は１０の何れかに記載
の動作検証システムを有する適応制御システムであっ
て、上記判定器の出力結果に基づき、上記通常動作回路
内の内部演算時間を変化させる要素である因子を制御す
る因子制御回路を備え、上記判定器の出力を監視して、
低動作周波数で上記第１の記憶素子の高速動作の検証を
行いつつ、その検証結果を上記因子制御回路にフィード
バックし、該因子の制御可能な範囲内で該因子を制御し
て上記内部演算時間を短くするとともに、上記判定器の
出力結果から上記通常動作回路の安定動作可能と判定さ
れる範囲を、拡大することを特徴とするものである。

【００１８】また、本発明の請求項１２に記載の適応制
御システムは、請求項１１に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路を備え、上記
周波数制御回路は、上記判定器の出力結果から安定動作
可能と判定される範囲内で、より高い内部動作周波数を
設定する、ことを特徴とするものである。

【００１９】また、本発明の請求項１３に記載の適応制
御システムは、請求項１１に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部動作電圧を制御する電源電圧制御回
路を備え、上記周波数制御回路は、上記判定器の出力結
果から安定動作可能と判定される範囲内で、より高い内
部動作周波数を設定し、上記電源電圧制御回路は、上記
判定器の出力結果から安定動作可能と判定される範囲内
で、上記内部動作電圧を制御する、ことを特徴とするも
のである。

【００２０】また、本発明の請求項１４に記載の適応制
御システムは、請求項１１に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部温度を制御する温度制御回路を備
え、上記周波数制御回路は、上記判定器の出力結果から
安定動作可能と判定される範囲内で、より高い内部動作
周波数を設定し、上記温度制御回路は、上記判定器の出
力結果から安定動作可能と判定される範囲内で、内部温
度を制御する、ことを特徴とするものである。

【００２１】また、本発明の請求項１５に記載の適応制
御システムは、請求項１、７、又は１０の何れかに記載
の動作検証システムを有する適応制御システムであっ
て、上記判定器の出力結果に基づき、上記通常動作回路
内の内部演算時間を変化させる要素である因子を制御す
る因子制御回路を備え、上記因子制御回路は、上記判定
器の出力結果から安定動作可能と判定される範囲内で、
該適応制御システムの消費電力を低減するよう、制御を
行う、ことを特徴とするものである。

【００２２】また、本発明の請求項１６に記載の適応制
御システムは、請求項１５に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路を備え、上記
周波数制御回路は、上記判定器の出力結果から安定動作
可能と判定される範囲内で、該周波数制御の制御精度を
緩和させ、上記周波数制御回路の消費電力を低減する、
ことを特徴とするものである。

【００２３】また、本発明の請求項１７に記載の適応制
御システムは、請求項１５に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部動作電圧を制御する電源電圧制御回
路を備え、上記周波数制御回路は、上記判定器の出力結
果から安定動作可能と判定される範囲内で、該周波数制
御の制御精度を緩和させ、上記周波数制御回路の消費電
力を低減し、上記電源電圧制御回路は、上記判定器の出
力結果から安定動作可能と判定される範囲内で、上記内
部動作電圧を下げ、上記通常動作回路の消費電力を低減
する、ことを特徴とするものである。

【００２４】また、本発明の請求項１８に記載の適応制
御システムは、請求項１５に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部温度を制御する温度制御回路を備
え、上記周波数制御回路は、上記判定器の出力結果から
安定動作可能と判定される範囲内で、該周波数制御の制
御精度を緩和させ、上記周波数制御回路の消費電力を低
減し、上記温度制御回路は、上記判定器の出力結果から
安定動作可能と判定される範囲内で、温度制御の設定温
度を下げる、もしくは該温度制御の制御精度を緩和さ
せ、上記温度制御回路の消費電力を低減する、ことを特
徴とするものである。

【００２５】

【発明の実施の形態】（実施の形態１）図１は、本発明
の実施の形態１に係る動作検証システムの構成を示すブ
ロック図である。図１において、本動作検証システム１
００は、半導体集積回路本来の機能を実現する通常動作
回路１０４と、検査対象となるフリップフロップ（以下
ＦＦと略す）１０２が安定動作を行なっているか否かを
検証する動作検証回路１０７とからなる。

【００２６】通常動作回路１０４は、内部動作のクロッ
クを生成するクロック生成部１０１と、動作検証対象と
なる第１の記憶素子であるＦＦ１０２と、検査対象とな
るＦＦ以外の演算回路である演算回路群１０３とから構
成される。また、動作検証回路１０７は、ＦＦ１０２と
は異なるタイミングで記憶する第２の記憶素子であるＦ
Ｆ１０５と、通常動作回路１０４が安定動作を行ってい
るかを判定する判定器１０６とから構成される。

【００２７】なお、動作検証対象となるＦＦ１０２は、
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるＦＦを検査対象として選定したもので
ある。

【００２８】次に、図１中の各信号について説明する。
Ｓｉｇ１００はＦＦ１０２およびＦＦ１０５がラッチす
る演算回路群１０３からの出力信号、Ｓｉｇ１０１は演
算回路群１０３内の回路を駆動させるクロック、Ｓｉｇ
１０２はＦＦ１０２をラッチさせるためのクロック、Ｓ
ｉｇ１０３はＦＦ１０２の出力であり、演算回路群１０
３および判定器１０６への入力信号である。Ｓｉｇ１０
４はＦＦ１０５をラッチさせるためのクロックであり、
クロックＳｉｇ１０２より相対的に位相が進んだもので
ある。Ｓｉｇ１０５はＦＦ１０５からの出力であり、Ｓ
ｉｇ１０６はＦＦ１０２からの出力信号Ｓｉｇ１０３と
ＦＦ１０５からの出力信号Ｓｉｇ１０５を比較した判定
結果である。

【００２９】次に、上記のように構成される動作検証シ
ステムの動作について説明する。図２は、本発明の実施
の形態１に係る動作検証システムの動作検証判定タイミ
ング図である。ｔ０はＳｉｇ１００のデータが確定する
までの演算時間であり、動作周波数によらず一定であ
る。ｔ１はＳｉｇ１００のデータが確定している時間で
あり、動作周波数によって変化する。ｔ３はクロックＳ
ｉｇ１０２とクロックＳｉｇ１０４との相対的位相差で
ある。ＴはクロックＳｉｇ１０２のクロック周期であり
動作周波数の逆数に依存する。ＦＦ１０５のラッチタイ
ミングはＦＦ１０２のラッチタイミングよりｔ３だけ早
いため、ＦＦ１０５からの出力Ｓｉｇ１０５は実質（Ｔ
−ｔ３）の周期で動作した時のＦＦ１０２からの出力Ｓ
ｉｇ１０３とみなすことができ、ＦＦ１０２が１／Ｔの
高速動作周波数で動作している時に出力Ｓｉｇ１０５の
信号を観測することで、ＦＦ１０２が１／（Ｔ−ｔ３）
の動作周波数で動作したときの演算結果を得ることがで
きる。このことは通常動作回路を高速動作させることな
く高速時の動作検証ができる事を示しており、低速動作
で高速動作の検証が可能となり、また、実動作時に高速
動作の検証が可能であることを示している。

【００３０】以下に、動作検証の判定の方法を１：動作
余裕のある場合（クロックＳｉｇ１０４でラッチするデ
ータＳｉｇ１００が確定している場合）と、２：動作余
裕のない場合（クロックＳｉｇ１０４でラッチするデー
タＳｉｇ１００が遷移中の場合）とに分けて、図２を用
いて説明する。

【００３１】１：動作余裕のある場合（図２（ａ）） 動作余裕がある場合には、クロックＳｉｇ１０２、及び
クロックＳｉｇ１０４によって記憶されるＦＦ１０２出
力Ｓｉｇ１０３、及びＦＦ１０５出力Ｓｉｇ１０５と、
比較結果Ｓｉｇ１０６とは、図２（ａ）に示すとおりに
なり、Ｓｉｇ１０６の安定判定Ａを監視すると一致を示
す値“０”を常に確認することができ、１／（Ｔ−ｔ
３）の動作周波数でも動作することを確認できる。

【００３２】２：動作余裕のない場合（図２（ｂ）） 動作余裕がない場合には、クロックＳｉｇ１０２、及び
クロックＳｉｇ１０４によって記憶されるＦＦ１０２出
力Ｓｉｇ１０３、及びＦＦ１０５出力Ｓｉｇ１０５と、
および比較結果Ｓｉｇ１０６とは図２（b）に示すとお
りになり、Ｓｉｇ１０６の安定判定Ｂを監視すると、Ｓ
ｉｇ１００の値が確定していない為、判定結果Ｓｉｇ１
０６は不定となり１／（Ｔ−ｔ３）の動作周波数では安
定動作しないことを確認できる。

【００３３】以上のような、本発明の実施の形態１に係
る動作検証システムは、動作検証の対象となるＦＦ１０
２を含む通常動作回路１０４と、ＦＦ１０５を含む動作
検証回路１０７とを備え、同じデータを異なる位相のク
ロックでＦＦ１０２とＦＦ１０５に記憶し、これらＦＦ
１０２，ＦＦ１０５の出力結果から、通常動作回路１０
４が安定動作しているかを判定するようにしたから、従
来では動作周波数を高速にするため困難であった高速動
作の検証を、低周波数で行うことを実現でき、また、間
欠的に通常動作回路１０４が安定動作しているか否かの
判定を行なうことで、実装された実デバイス上でのリア
ルタイム検証を行うことができる。

【００３４】また、実デバイス実装時において通常動作
回路の安定動作の検証ができるので、実デバイス実装時
の半導体集積回路を取り巻く周辺温度、動作電圧等の周
辺環境下での動作検証を間欠的に行うことができ、ま
た、該周辺環境を制御することによって、内部動作の安
定化、実回路の能力を最大限引き出すことを可能とでき
る。

【００３５】なお、本発明の実施の形態1による動作検
証システムでは、説明の容易化のため1つのＦＦを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される２箇所以上のＦＦを検証対象
としてもよく、複数のＦＦを検査対象とする場合には、
検証対象となる複数のＦＦに対応する動作検証回路１０
７をそれぞれ設け、検証対象となるすべてのＦＦに対し
て高速動作の検証を行なうことにより、かかる動作検証
システムを実現可能である。

【００３６】また、位相の異なるクロックの生成手段と
して、クロック生成部１０１内に、リングオシュレータ
などの位相情報を持つ回路を備え、該回路から位相の異
なるクロックを取り出し生成することが可能である。ま
た、位相の異なるクロックの生成方法として、Ｓｉｇ１
０２もしくはＳｉｇ１０４に位相差を持たせる為の遅延
素子を挿入する方法、Ｓｉｇ１０２もしくはＳｉｇ１０
４の信号を半導体集積回路レイアウト上で配線を引き回
し生成した遅延量を用いて位相差を持たせる方法、及び
外部で位相の異なるクロックを生成し半導体集積回路内
に供給する方法により位相の異なるクロックを生成する
ことが可能である。

【００３７】また、演算回路群１０３内の動作クロック
は、クロックＳｉｇ１０１の一種類だけでなく複数系統
のクロックを用いていたとしても同様の効果が得られ
る。また、Ｓｉｇ１０６の判定は半導体集積回路内部に
て排他的論理和を用いて判定を行うほか、半導体集積回
路外部へ出力し外部判定回路にて判定を行ってもよい。
また、上記動作クロック生成部１０１が半導体集積回路
外にある場合においても同様の効果を得ることができ
る。

【００３８】（実施の形態２）図３は、本発明の実施の
形態２に係る動作検証システムの構成を示すブロック図
である。図３において、本動作検証システム２００は、
半導体集積回路本来の機能を実現する通常動作回路２０
４と、検査対象となるフリップフロップ（以下ＦＦと略
す）２０２が安定動作を行なっているか否かを検証する
動作検証回路２０７とからなる。

【００３９】通常動作回路２０４は、内部動作のクロッ
クを生成するクロック生成部２０１と、動作検証対象と
なる第１の記憶素子であるＦＦ２０２と、検査対象とな
るＦＦ以外の演算回路である演算回路群２０３とから構
成される。また、動作検証回路２０７は、動作検証対象
となるＦＦ２０２がラッチする演算回路群２０３からの
出力データを遅延させる遅延回路２０８と、遅延回路２
０８で遅延されたデータをＦＦ２０２と同じタイミング
で記憶する第２の記憶素子であるＦＦ２０５と、通常動
作回路２０４が安定動作を行っているかを判定する判定
器２０６とから構成される。

【００４０】なお、動作検証対象となるＦＦ２０２は、
容量、抵抗成分を反映させた遅延シュミレーションを行
なった結果、タイミング的にクリティカルとなるＦＦを
検査対象とするほか、設計上、配線を容易に行なうこと
が可能なＦＦを検査対象としてもよい。また、遅延回路
２０８による遅延時間は、半導体集積回路設計段階にお
いて、容量、抵抗成分を反映させた遅延シュミレーショ
ンを行ない、半導体集積回路本来の機能を実現する動作
回路２０４の中で、一番演算タイミングが厳しい演算パ
スよりもさらに厳くなるように設定される。

【００４１】次に、図３中の各信号について説明する。
Ｓｉｇ２００はＦＦ２０２がラッチする演算回路群２０
３からの出力信号、Ｓｉｇ２００ｄは、Ｓｉｇ２００を
動作回路２０４中で一番演算タイミングが厳しくなるよ
うに遅延回路２０８で遅延した信号、Ｓｉｇ２０１は演
算回路群２０３内の回路を駆動させるクロック、Ｓｉｇ
２０２はＦＦ２０２をラッチさせるためのクロック、Ｓ
ｉｇ２０３はＦＦ２０２の出力であり、演算回路群２０
３および判定器２０６への入力信号である。Ｓｉｇ２０
４はＦＦ２０５をラッチさせるためのクロックであり、
クロックＳｉｇ２０２と同じ位相のクロックである。Ｓ
ｉｇ２０５はＦＦ２０５からの出力であり、Ｓｉｇ２０
６はＦＦ２０２からの出力信号Ｓｉｇ２０３とＦＦ２０
５からの出力信号Ｓｉｇ２０５を比較した判定結果であ
る。

【００４２】次に、上記のように構成される動作検証シ
ステムの動作について説明する。図４は、本発明の実施
の形態２に係る動作検証システムの動作検証判定タイミ
ング図である。ｔ０はＳｉｇ２００のデータが確定する
までの演算時間であり、動作周波数によらず一定であ
る。ｔ１はＳｉｇ２００のデータが確定している時間で
あり、動作周波数によって変化する。ｔ３はＳｉｇ２０
０の信号を遅延回路２０８により遅らせた時間であり、
動作周波数によらず一定である。ＴはクロックＳｉｇ２
０２のクロック周期であり動作周波数の逆数に依存す
る。ＦＦ２０５でラッチされるデータはＳｉｇ２０２が
ラッチするデータよりｔ３だけ遅れているため、ＦＦ２
０５からの出力Ｓｉｇ２０５は実質（Ｔ−ｔ３）の周期
で動作した時のＦＦ２０２からの出力Ｓｉｇ２０３とみ
なすことができ、ＦＦ２０２が１／Ｔの高速動作周波数
で動作しているときに出力Ｓｉｇ２０５の信号を観測す
ることで、ＦＦ２０２が１／（Ｔ−ｔ３）の動作周波数
で動作した時の演算結果を得ることができる。このこと
は通常動作回路２０４を高速動作させることなく高速動
作時の動作検証ができることを示しており、低速動作で
高速動作の検証が可能となり、また、動作時に高速動作
の検証が可能であることを示している。

【００４３】以下に、動作検証の判定の方法を１：動作
余裕のある場合（クロックＳｉｇ２０４でラッチするデ
ータＳｉｇ２００ｄが確定している場合）と、２：動作
余裕のない場合（クロックＳｉｇ２０４でラッチするデ
ータＳｉｇ２００ｄが遷移中の場合）とに分けて、図４
を用いて説明する。

【００４４】１：動作余裕のある場合（図４（ａ）） 動作余裕がある場合には、クロックＳｉｇ２０２、及び
クロックＳｉｇ２０４によって記憶されるＦＦ２０２出
力Ｓｉｇ２０３、及びＦＦ２０５出力Ｓｉｇ２０５と、
比較結果Ｓｉｇ２０６とは、図４（ａ）に示すとおりに
なり、図示するように、ＦＦ２０５は安定範囲Ａ内でデ
ータをラッチすることができ、Ｓｉｇ２０５が確定す
る。そして、Ｓｉｇ２０６の値を監視すると一致を示す
値“０”を常に確認することができ、１／（Ｔ−ｔ３）
の動作周波数でも動作することを確認できる。

【００４５】２：動作余裕のない場合（図４（ｂ）） 動作余裕がない場合には、クロックＳｉｇ２０２、及び
クロックＳｉｇ２０４によって記憶されるＦＦ２０２出
力Ｓｉｇ２０３、及びＦＦ２０５出力Ｓｉｇ２０５と、
および比較結果Ｓｉｇ２０６とは図４（b）に示すとお
りになり、図示するように、ＦＦ２０５は安定範囲Ｂ内
でデータをラッチすることができずＳｉｇ１０５は不定
となり、Ｓｉｇ２０６の値を監視するとＳｉｇ２００の
値が確定していない。その為、判定結果Ｓｉｇ２０６は
不定となり１／（Ｔ−ｔ３）の動作周波数では安定動作
しないことを確認できる。

【００４６】以上のような、本発明の実施の形態２に係
る動作検証システムは、動作検証の対象となるＦＦ２０
２を含む通常動作回路２０４と、遅延回路２０８，ＦＦ
２０５を含む動作検証回路とを備え、ＦＦ２０２がラッ
チするデータを遅延回路２０８で遅延させたデータをＦ
Ｆ２０５でラッチし、これらＦＦ２０２，ＦＦ２０５の
出力結果から通常動作回路２０４が安定動作しているか
否かを判定するようにしたから、従来では動作周波数を
高速にする必要があり困難であった高速動作の検証を、
低周波数で行うことを実現でき、また、間欠的に通常動
作回路２０４が安定動作しているか否かの判定を行なう
ことで、実装された実デバイス上でのリアルタイム検証
を行うことが可能となる。

【００４７】また、実デバイス実装時において通常動作
回路の安定動作の検証ができるので、実デバイス実装時
の半導体集積回路を取り巻く周辺温度、動作電圧等の周
辺環境下での動作検証を間欠的に行うことができ、ま
た、該周辺環境を制御することによって、内部動作の安
定化、実回路の能力を最大限引き出すことを可能とでき
る。

【００４８】なお、本発明の実施の形態２による動作検
証システムでは、１つのＦＦを検証対象として高速動作
の検証を行なう場合について説明したが、半導体集積回
路設計段階において、容量、抵抗成分を反映させた遅延
シュミレーションにより、タイミングが厳しいことが予
想されるＦＦの正確な特定が困難な場合には、タイミン
グ的に厳しいことが予想される複数のＦＦを検査対象と
して、データの遅延を用いた高速動作の検証を行うよう
にすればよく、検査対象となる複数のＦＦにそれぞれ対
応する動作検証回路２０７を設けることにより、かかる
動作検証システムを実現可能である。

【００４９】また、本発明の実施の形態２による動作検
証システムでは、ＦＦ２０２と、ＦＦ２０５において、
同じ位相のクロックでデータをラッチするものについて
説明したが、前記実施の形態１による動作検証システム
のように、ＦＦ２０２と、ＦＦ２０５とが、位相の異な
るクロックでデータをラッチするようにしてもよい。こ
の場合、本発明の実施の形態２の動作検証システムによ
るデータを遅延させて高速動作検証を行なう方法に加え
て、さらにクロック遅延をも生じさせて高速動作検証を
おこなうことにより、設計上限られたエリア内に遅延回
路２０８を配置する必要がある等の制約がある場合であ
っても、高速動作検証を実現することが可能となる。

【００５０】また、遅延回路２０８による信号遅延の方
法としては、遅延素子の挿入により信号を遅延させる方
法のほか、半導体集積回路レイアウト上で配線を引き回
して信号遅延を生じさせる方法等がある。また、演算回
路群２０３内の動作クロックは、クロックＳｉｇ２０１
の一種類だけでなく複数系統のクロックを用いても同様
の効果が得られる。また、Ｓｉｇ２０６の判定は半導体
集積回路内部にて排他的論理和を用いて判定を行うよう
にしてもよく、また、半導体集積回路外部へ出力し外部
判定回路にて判定を行うようにしてもよい。

【００５１】（実施の形態３）図５は、本発明の実施の
形態３に係る適応制御システムの構成を示すブロック図
である。図５において、本適応制御システム３００は、
半導体集積回路本来の機能を実現する通常動作回路３０
４と、検査対象となるフリップフロップ（以下ＦＦと略
す）３０２が安定動作を行なっているか否かを検証する
動作検証回路３０７とを備え、また、通常動作回路内の
内部演算時間を変化させる要素となる因子を制御する因
子制御回路として、内部動作周波数の制御を行う周波数
制御回路３０８を備える。

【００５２】通常動作回路３０４は、内部動作のクロッ
クを生成するクロック生成部３０１と、動作検証対象と
なる第１の記憶素子であるＦＦ３０２と、検査対象とな
るＦＦ３０２以外の演算回路である演算回路群３０３と
から構成される。また、動作検証回路３０７は、ＦＦ３
０２とは異なるタイミングで記憶する第２の記憶素子で
あるＦＦ３０５と、通常動作回路３０４が安定動作を行
っているかを判定する判定器３０６とから構成される。

【００５３】なお、動作検証対象となるＦＦ３０２は、
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるＦＦを検査対象として選定したもので
ある。

【００５４】次に、図５中の各信号について説明する。
Ｓｉｇ３００はＦＦ３０２およびＦＦ３０５がラッチす
る演算回路群３０３からの出力信号、Ｓｉｇ３０１は演
算回路群３０３内の回路を駆動させるクロック、Ｓｉｇ
３０２はＦＦ３０２をラッチさせるためのクロック、Ｓ
ｉｇ３０３はＦＦ３０２の出力であり、演算回路群３０
３および判定器３０６への入力信号である。Ｓｉｇ３０
４はＦＦ３０５をラッチさせるためのクロックであり、
クロックＳｉｇ３０２より相対的に位相が進んだもので
ある。Ｓｉｇ３０５はＦＦ３０５からの出力であり、Ｓ
ｉｇ３０６はＦＦ３０２からの出力信号Ｓｉｇ３０３と
ＦＦ３０５からの出力信号Ｓｉｇ３０５とを比較した判
定結果である。Ｓｉｇ３０７は通常動作回路３０４内部
の動作周波数を変更するために、クロック生成部３０１
から出力されるクロックＳｉｇ３０１、Ｓｉｇ３０２、
及びＳｉｇ３０４の周波数を制御する制御信号である。

【００５５】次に、上記のように構成される適応制御シ
ステムの動作について図６を用いて説明する。図６は、
本発明の実施の形態３による適応制御システムの動作に
ついて説明するためのフローチャートである。図６
（ａ）は本適応制御システムの内部動作高速化のための
動作を説明するためのフローチャートである。

【００５６】まずステップＳ３０９で、周波数制御回路
３０８の最大動作周波数の初期値を通常動作回路３０４
が正常動作する動作周波数に設定する。次にステップＳ
３１０で動作検証回路の出力Ｓｉｇ３０６を間欠的に監
視し、ステップＳ３１１で内部動作周波数よりも高い周
波数で動作可能かどうかを判定する。もしより高い動作
周波数で動作可能であればステップＳ３１２に移り、周
波数制御回路３０８にて動作周波数を上げるようにクロ
ック生成部３０１に制御信号を与えた後、ステップＳ３
１０に戻り再度動作余裕の判定を行う。

【００５７】もし、より高い動作周波数で動作不可能で
あればステップＳ３１３に移り、周波数制御回路３０８
にて動作周波数を下げるようクロック生成部３０１に制
御信号を与えた後、ステップＳ３１０に戻り再度動作余
裕の判定を行う。

【００５８】図６（ｂ）は本適応制御システムの消費電
力低減のための動作を説明するためのフローチャートで
ある。ステップＳ３１４で、周波数制御回路の制御精度
の初期化を行う。次にステップＳ３１５で、動作検証回
路出力Ｓｉｇ３０６を間欠的に監視し、ステップＳ３１
６で、内部動作周波数よりも高い周波数で動作可能か否
かを内部動作安定の基準とし、安定動作していればステ
ップＳ３１７に移り周波数制御回路の制御精度を下げた
後、ステップＳ３１５に移り再度動作判定結果を監視す
る。

【００５９】ステップＳ３１６で内部動作周波数よりも
高い周波数で動作可能か否かを内部動作安定の基準と
し、もし安定動作していなければステップＳ３１８に移
り周波数制御回路の制御精度を上げた後、ステップＳ３
１５に移り再度動作判定結果を監視する。

【００６０】以上のような、本発明の実施の形態３に係
る適応制御システムは、通常動作回路３０４と動作検証
回路３０７を備えた動作検証システムを有する適応制御
システムであって、通常動作回路内の内部演算時間を変
化させる要素となる因子を制御する因子制御回路として
周波数制御回路３０８を備え、該周波数制御回路３０８
が通常動作回路３０４の内部動作周波数を制御できる構
成としたから、実デバイス実装時の半導体集積回路を取
り巻く周辺温度、動作電圧等の周辺環境下で内部動作回
路に余裕のある場合は、内部回路の安定動作を考慮しつ
つ、内部回路をリアルタイムに高速化するので、回路の
持つ演算スピード能力を状況に応じて引き出すことがで
きる。

【００６１】また、通常動作回路が安定である場合、周
波数制御回路の制御精度を下げることにより、周波数制
御回路の消費電力の低減を行うことができる。

【００６２】なお、上記実施の形態３では、周波数制御
回路３０８を半導体集積回路外部に設けたものについて
説明したが、周波数制御回路を半導体集積回路内部に備
えた構成としてもよく、上記実施の形態と同様の効果を
奏する。

【００６３】また、本発明の実施の形態３による適応制
御システムでは、説明の容易化のため１つのＦＦを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される２箇所以上のＦＦを検証対象
としてもよく、複数のＦＦを検査対象とする場合には、
検証対象となる複数のＦＦに対応する動作検証回路３０
７をそれぞれ設け、検証対象となるすべてのＦＦに対し
て高速動作の検証を行なうことにより、かかる適応制御
システムを実現可能である。

【００６４】（実施の形態４）図７は、本発明の実施の
形態４に係る適応制御システムの構成を示すブロック図
である。図７において、適応制御システム４００は、半
導体集積回路本来の機能を実現する通常動作回路４０４
と、該通常動作回路４０４における検査対象となるフリ
ップフロップ（以下ＦＦと略す）４０２が安定動作を行
なっているか否かを検証する動作検証回路４０７とを備
え、また、通常動作回路内の内部演算時間を変化させる
要素となる因子を制御する因子制御回路として、内部動
作電圧の制御を行う電源電圧制御回路４０８と、内部の
動作周波数を制御する周波数制御回路４０９を備える。

【００６５】通常動作回路４０４は、内部動作のクロッ
クを生成するクロック生成部４０１と、動作検証対象と
なる第１の記憶素子であるＦＦ４０２と、検査対象とな
るＦＦ４０２以外の演算回路である演算回路群４０３と
から構成される。また、動作検証回路４０７は、ＦＦ４
０２とは異なるタイミングで記憶する第２の記憶素子で
あるＦＦ４０５と、通常動作回路４０４が安定動作を行
っているかを判定する判定器４０６とから構成される。

【００６６】なお、動作検証対象となるＦＦ４０２は、
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるＦＦを検査対象として選定したもので
ある。

【００６７】次に、図７中の各信号について説明する。
Ｓｉｇ４００はＦＦ４０２、及びＦＦ４０５がラッチす
る演算回路群４０３からの出力信号である。Ｓｉｇ４０
１は演算回路群４０３内の回路を駆動させるクロックで
ある。Ｓｉｇ４０２はＦＦ４０２をラッチさせるための
クロックである。Ｓｉｇ４０３はＦＦ４０２の出力であ
り、演算回路群４０３、及び判定器４０６への入力信号
である。Ｓｉｇ４０４はＦＦ４０５をラッチさせるため
のクロックであり、クロックＳｉｇ４０２より相対的に
位相が進んだものである。Ｓｉｇ４０５はＦＦ４０５か
らの出力であり、Ｓｉｇ４０６はＦＦ４０２からの出力
信号Ｓｉｇ４０３と、ＦＦ４０５からの出力信号Ｓｉｇ
４０５とを比較した判定結果である。Ｓｉｇ４０７は通
常動作回路４０４内部の動作周波数を変更するためにク
ロック生成回路４０１から出力されるクロックＳｉｇ４
０１、Ｓｉｇ４０２、及びＳｉｇ４０４の周波数を制御
する制御信号である。

【００６８】以下に、上記のように構成される適応制御
システムの動作について図８及び図９を用いて説明す
る。図８及び図９は、本実施の形態４に係る適応制御シ
ステムの動作について説明するためのフローチャートで
ある。図８は本適応制御システムの消費電力低減のため
の動作について説明するためのフローチャートである。

【００６９】まずステップＳ４１０で、電源電圧制御回
路４０８にて電源電圧の初期化、及び周波数制御回路４
０９にて最大動作周波数の初期化を行い、通常動作回路
４０４が正常動作する電源電圧、動作周波数に設定す
る。次にステップＳ４１１で、動作検証回路の出力Ｓｉ
ｇ４０６を間欠的に監視し、ステップＳ４１２で、内部
動作周波数よりも高い周波数で動作可能かどうかを判定
する。もし、より高い動作周波数で動作可能であれば、
ステップＳ４１３に移り、周波数制御回路４０９にて動
作周波数を上げるようにクロック生成部４０１に制御信
号を与えた後、ステップＳ４１１に戻り再度動作余裕の
判定を行う。もし、より高い動作周波数で動作不可能で
あればステップＳ４１４に移り、電源電圧制御回路４０
８にて適応制御システム４００の電源電圧を上げること
が可能であれば、ステップＳ４１５に移り、電源電圧を
上げ内部動作スピードを改善した後、ステップＳ４１１
に戻る。もし、電源電圧が許容上限で上げることができ
なければ、ステップＳ４１６に移り、周波数制御回路４
０９にて動作周波数を下げるようクロック生成部４０１
に制御信号を与えた後、ステップＳ４１１に戻り再度動
作余裕の判定を行う。

【００７０】図９は、本適応制御システムの内部動作電
圧を下げて半導体集積回路の消費電力を低減するための
動作について説明するためのフローチャートである。

【００７１】まずステップＳ４１７で、電源電圧制御回
路４０８により電源電圧の初期化を行い、通常動作回路
４０４が正常動作する電源電圧に設定する。ステップＳ
４１８で、動作検証回路の出力Ｓｉｇ４０６を間欠的に
監視し、ステップＳ４１９で、内部動作周波数よりも高
い周波数で動作可能か否かを内部動作の安定の基準と
し、安定に動作していればステップＳ４２０に移り、電
源電圧制御回路４０８にて電源電圧を下げた後ステップ
Ｓ４１８に移り、再度動作判定結果を監視する。ステッ
プＳ４１９で、内部動作周波数よりも高い周波数で動作
可能か否かを内部動作安定の基準とし、もし安定動作し
ていなければステップＳ４２１に移り電源電圧制御回路
４０８にて電源電圧を上げ、半導体集積回路内部トラン
ジスタの能力を上げ、内部タイミングクリティカルパス
の改善を行った後、ステップＳ４１８に戻り再度動作判
定結果を監視する。

【００７２】以上のような、本発明の実施の形態４に係
る適応制御システムは、通常動作回路４０４と動作検証
回路４０７とを備えた動作検証システムを有する適応制
御システムであって、通常動作回路内の内部演算時間を
変化させる要素となる因子を制御する因子制御回路とし
て、周波数制御回路４０９と、電源電圧制御回路４０８
とを備え、周波数制御回路４０９が内部動作周波数を制
御し、電源電圧制御回路４０８が電源電圧を制御するこ
とができる構成としたから、上記実施の形態３による適
応制御システムと同様の効果を奏するとともに、電源電
圧が変動可能な範囲内で内部回路の安定動作を考慮しつ
つ、さらに内部回路をリアルタイムに高速化することが
でき、通常動作回路の安定動作範囲の拡大を行うことが
できる。また、安定動作可能な範囲内で電源電圧を下げ
ることにより、半導体集積回路内部の消費電力を低減で
きる。

【００７３】なお、上記実施の形態４では、周波数制御
回路４０９，電源電圧制御回路４０８を半導体集積回路
外部に設けたものについて説明したが、周波数制御回路
および電源電圧制御回路を半導体集積回路内部に備えた
構成としてもよく、上記実施の形態と同様の効果を奏す
る。

【００７４】また、本発明の実施の形態４による適応制
御システムでは、説明の容易化のため１つのＦＦを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される２箇所以上のＦＦを検証対象
としてもよく、複数のＦＦを検査対象とする場合には、
検証対象となる複数のＦＦに対応する動作検証回路４０
７をそれぞれ設け、検証対象となるすべてのＦＦに対し
て高速動作の検証を行なうことにより実現可能である。

【００７５】（実施の形態５）図１０は、本発明の実施
の形態５に係る適応制御システムの構成を示すブロック
図である。図１０において、適応制御システム５００
は、半導体集積回路本来の機能を実現する通常動作回路
５０４と、検査対象となるフリップフロップ（以下ＦＦ
と略す）５０２が安定動作を行なっているか否かを検証
する動作検証回路５０７とを備え、また、通常動作回路
内の内部演算時間を変化させる要素となる因子を制御す
る因子制御回路として内部温度の制御を行う温度制御回
路５０８と、内部の動作周波数を制御する周波数制御回
路５０９を備える。

【００７６】通常動作回路５０４は、内部動作のクロッ
クを生成するクロック生成部５０１と、動作検証対象と
なる第１の記憶素子であるＦＦ５０２と、検査対象とな
るＦＦ５０２以外の演算回路である演算回路群５０３と
から構成される。また、動作検証回路５０７は、ＦＦ５
０２とは異なるタイミングで記憶する第２の記憶素子で
あるＦＦ５０５と、通常動作回路５０４が安定動作を行
っているかを判定する判定器５０６とから構成される。

【００７７】なお、動作検証対象となるＦＦ５０２は、
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるＦＦを検査対象として選定したもので
ある。

【００７８】次に、図１０中の各信号について説明す
る。Ｓｉｇ５００はＦＦ５０２およびＦＦ５０５がラッ
チする演算回路群５０３からの出力信号である。Ｓｉｇ
５０１は演算回路群５０３内の回路を駆動させるクロッ
ク、Ｓｉｇ５０２はＦＦ５０２をラッチさせるためのク
ロック、Ｓｉｇ５０３はＦＦ５０２の出力であり、演算
回路群５０３および判定器５０６への入力信号である。
Ｓｉｇ５０４はＦＦ５０５をラッチさせるためのクロッ
クであり、クロックＳｉｇ５０２より相対的に位相が進
んだものである。Ｓｉｇ５０５はＦＦ５０５からの出力
であり、Ｓｉｇ５０６はＦＦ５０２出力信号Ｓｉｇ５０
３とＦＦ５０５出力信号Ｓｉｇ５０５とを比較した判定
結果である。Ｓｉｇ５０７は通常動作回路５０４内部の
動作周波数を変更するためにクロック生成回路５０１か
ら出力されるクロックＳｉｇ５０１、Ｓｉｇ５０２、及
びＳｉｇ５０４の周波数を制御する制御信号である。

【００７９】次に、上記のように構成される適応制御シ
ステムの動作について図１１、及び図１２を用いて説明
する。図１１及び図１２は本発明の実施の形態５による
適応制御システムの動作について説明するためのフロー
チャートである。図１１は本適応制御システムの内部動
作高速化のための動作について説明するためのフローチ
ャートである。

【００８０】まずステップＳ５１０で、温度制御回路５
０８により周辺温度設定値の初期化、周波数制御回路５
０９により最大動作周波数の初期化を行い、通常動作回
路５０４が正常動作する周辺温度、動作周波数に設定す
る。次に、ステップＳ５１１で、動作検証回路出力Ｓｉ
ｇ５０６を間欠的に監視し、ステップＳ５１２で、内部
動作周波数よりも高い周波数で動作可能かどうかを判定
する。もし、より高い動作周波数で動作可能であれば、
ステップＳ５１３に移り、周波数制御回路５０９により
動作周波数を上げるようにクロック生成部５０１に制御
信号を与えた後、ステップＳ５１１に戻り、再度動作余
裕の判定を行う。もし、より高い動作周波数で動作不可
能であれば、ステップＳ５１４に移り、温度制御回路５
０８にて適応制御システム５００の周辺温度を下げるこ
とが可能であれば、ステップＳ５１５に移り、周辺温度
を下げ内部動作スピードを改善した後、ステップＳ５１
１に戻る。もし、周辺温度設定が限界値であり周辺温度
をこれ以上下げることができなければ、ステップＳ５１
６に移り、周波数制御回路５０９で動作周波数を下げる
ようクロック生成部５０１に制御信号を与えた後、ステ
ップＳ５１１に戻り、再度動作余裕の判定を行う。

【００８１】図１２は本適応制御システムの、温度制御
回路の制御精度もしくは周辺温度設定値を緩和し、温度
制御回路の負荷を軽減させて消費電力の低減を行うため
の動作について説明するためのフローチャートである。

【００８２】まずステップＳ５１７で、温度制御回路５
０８にて周辺温度設定値の初期化を行い、通常動作回路
５０４が正常動作する周辺温度に設定する。ステップＳ
５１８で、動作検証回路出力Ｓｉｇ５０６を間欠的に監
視し、ステップＳ５１９で、内部動作周波数よりも高い
周波数で動作可能か否かを内部動作安定の基準とし、安
定動作していればステップＳ５２０に移り、温度制御回
路５０８にて周辺温度制御精度もしくは周辺温度設定値
を緩和させた後、ステップＳ５１８に移り、再度動作判
定結果を監視する。もし、ステップＳ５１９で、内部動
作周波数よりも高い周波数で動作可能か否かを内部動作
安定の基準とし、安定動作していなければステップＳ５
２１に移り、温度制御部５０８にて周辺温度制御精度も
しくは周辺温度設定値を変化させて半導体集積回路内部
トランジスタの動作環境を改善させた後、ステップＳ５
１８に戻り、再度動作判定結果を監視する。

【００８３】以上のような、本発明の実施の形態５に係
る適応制御システムは、通常動作回路５０４と動作検証
回路５０７を備えた動作検証システムを有する適応制御
システムであって、通常動作回路内の内部演算時間を変
化させる要素となる因子を制御する因子制御回路とし
て、周波数制御回路５０９と、温度制御回路５０８とを
備え、周波数制御回路５０９が内部動作周波数を制御
し、温度制御回路５０８が周辺温度を制御することがで
きる構成としたから、上記実施の形態３による適応制御
システムと同様の効果を奏するとともに、周辺温度変動
可能な範囲内で内部回路の安定動作を考慮しつつ、さら
に内部回路をリアルタイムに高速化することができ、通
常動作回路の安定動作範囲の拡大を行うことができる。

【００８４】また、安定動作可能な範囲内で周辺温度制
御精度もしくは周辺温度設定値を緩和させることによ
り、温度制御回路の消費電力を低減できる。

【００８５】なお、上記実施の形態５では、周波数制御
回路５０９，温度制御回路５０８を半導体集積回路外部
に設けたものについて説明したが、周波数制御回路およ
び温度制御回路を半導体集積回路内部に備えた構成とし
てもよく、上記実施の形態と同様の効果を奏する。

【００８６】また、本発明の実施の形態５による適応制
御システムでは、説明の容易化のため1つのＦＦを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される２箇所以上のＦＦを検証対象
としてもよく、複数のＦＦを検査対象とする場合には、
検証対象となる複数のＦＦに対応する動作検証回路５０
７をそれぞれ設け、検証対象となるすべてのＦＦに対し
て高速動作の検証を行なうことにより、かかる適応制御
システムを実現可能である。

【００８７】また、上記実施の形態３、４、および５で
は、上記実施の形態１による動作検証システムを用いて
適応制御システムを構成するものについて説明したが、
上記実施の形態２に示した検証対象のＦＦがラッチする
データを遅延させたデータを同じ位相のクロックで動作
検証回路のＦＦがラッチするようにした動作検証システ
ムを用いて、或いは、上記実施の形態２のなお書におい
て示した検証対象のＦＦがラッチするデータを遅延させ
たデータを異なる位相のクロックで動作検証回路のＦＦ
がラッチするようにした動作検証システムを用いて、適
応制御システムを構成してもよく、上記実施の形態３、
４、５による適応制御システムと同様の効果を奏する。

【００８８】

【発明の効果】以上のように、本発明に係る動作検証シ
ステムによれば、内部動作のクロックを生成するクロッ
ク生成部と、動作検証対象となる第１の記憶素子と、上
記第１の記憶素子以外の演算回路である演算回路群とか
ら構成される通常動作回路と、上記第１の記憶素子と同
じデータを、該第１の記憶素子と位相の異なるクロック
で記憶する第２の記憶素子と、上記第１の記憶素子、及
び上記第２の記憶素子の出力結果から、上記通常動作回
路が安定動作しているか否かを判定する判定器とから構
成される動作検証回路とを備え、上記判定器の出力を監
視して、低動作周波数で上記第１の記憶素子の高速動作
の検証を行なうことにより、低周波数で高速動作検証を
行うことができ、また、実装された実デバイス上でのリ
アルタイムの高速動作検証を行うことができる効果があ
る。

【００８９】また、本発明に係る動作検証システムによ
れば、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第１の記憶素子と、上記第１の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第１の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第１の
記憶素子と同じ位相のクロックで記憶する第２の記憶素
子と、上記第１の記憶素子、及び上記第２の記憶素子の
出力結果から、上記通常動作回路が安定動作しているか
否かを判定する判定器とから構成される動作検証回路と
を備え、上記判定器の出力を監視して、低動作周波数で
上記第１の記憶素子の高速動作の検証を行なうことによ
り、低周波数で高速動作検証を行うことができ、また、
実装された実デバイス上でのリアルタイムの高速動作検
証を行うことができる効果がある。

【００９０】また、本発明に係る動作検証システムによ
れば、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第１の記憶素子と、上記第１の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第１の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第１の
記憶素子と位相の異なるクロックで記憶する第２の記憶
素子と、上記第１の記憶素子、及び上記第２の記憶素子
の出力結果から、上記通常動作回路が安定動作している
か否かを判定する判定器とから構成される動作検証回路
とを備え、上記判定器の出力を監視して、低動作周波数
で上記第１の記憶素子の安定動作の検証を行なうことに
より、低周波数で高速動作検証を行うことができ、ま
た、実装された実デバイス上でのリアルタイムの高速動
作検証を行うことができる効果がある。

【００９１】また、本発明に係る適応制御システムによ
れば、上記本発明に係る動作検証システムを有する適応
制御システムであって、上記判定器の出力結果に基づ
き、上記通常動作回路内の内部演算時間を変化させる要
素である因子を制御する因子制御回路を備え、上記判定
器の出力を監視して、低動作周波数で上記第１の記憶素
子の高速動作の検証を行いつつ、その検証結果を上記因
子制御回路にフィードバックし、該因子の制御可能な範
囲内で該因子を制御して上記内部演算時間を短くすると
ともに、上記判定器の出力結果から上記通常動作回路の
安定動作可能と判定される範囲を拡大することにより、
通常動作回路の安定動作を考慮しつつ、演算時間を短く
でき、通常動作回路の安定動作可能な範囲を拡大できる
効果がある。

【００９２】また、本発明に係る適応制御システムによ
れば、上記本発明に係る動作検証システムを有する適応
制御システムであって、上記判定器の出力結果に基づ
き、上記通常動作回路内の内部演算時間を変化させる要
素である因子を制御する因子制御回路を備え、上記因子
制御回路は、上記判定器の出力結果から上記通常動作回
路が安定動作可能と判定される範囲内で、該適応制御シ
ステムの消費電力を低減するよう、制御を行うことによ
り、通常動作回路の安定動作可能な範囲内で、消費電力
を低減することができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る動作検証システム
の構成を示すブロック図である。

【図２】本発明の実施の形態１に係る動作検証システム
のタイミング図である。（ａ）は動作余裕のある場合、
（ｂ）は動作余裕のない場合である。

【図３】本発明の実施の形態２に係る動作検証システム
の構成を示すブロック図である。

【図４】本発明の実施の形態２に係る動作検証システム
のタイミング図である。（ａ）は動作余裕のある場合、
（ｂ）は動作余裕のない場合である。

【図５】本発明の実施の形態３に係る適応制御システム
の構成を示すブロック図である。

【図６】本発明の実施の形態３に係る適応制御システム
の動作を説明するためのフローチャートである。（ａ）
は内部動作高速化を目的とする適応制御システムの動作
を説明するためのフローチャートである。（ｂ）は消費
電力低減を目的とする適応制御システムの動作を説明す
るためのフローチャートである。

【図７】本発明の実施の形態４に係る適応制御システム
の構成を示すブロック図である。

【図８】本発明の実施の形態４に係る適応制御システム
の内部動作高速化に関する動作を説明するフローチャー
トである。

【図９】本発明の実施の形態４に係る適応制御システム
の内部動作低電圧化に関する動作を説明するフローチャ
ートである。

【図１０】本発明の実施の形態５に係る適応制御システ
ムのブロック図である。

【図１１】本発明の実施の形態５に係る適応制御システ
ムの内部動作高速化に関する動作を説明するフローチャ
ートである。

【図１２】本発明の実施の形態５による適応制御システ
ムの温度制御に関する動作のフローチャートである。

【符号の説明】

１００、２００ 動作検証システム １０１、２０１、３０１、４０１、５０１ クロック生
成部 １０２、２０２、３０２、４０２、５０２ 第１の記憶
素子であり、動作検証対象となるフリップフロップ １０３、２０３、３０３、４０３、５０３ 演算回路群 １０４、２０４、３０４、４０４、５０４ 通常動作回
路 １０５、２０５、３０５、４０５、５０５ 第２の記憶
素子 １０６、２０６、３０６、４０６、５０６ 判定器 １０７、２０７、３０７、４０７、５０７ 動作検証回
路 ２０８ 遅延回路 ３０８、４０９、５０９ 周波数制御回路 ４０８ 電源電圧制御回路 ５０８ 温度制御回路 ３００、４００、５００ 動作検証システムを用いた適
応制御システム

Claims (18)

【特許請求の範囲】
1. 【請求項１】 内部動作のクロックを生成するクロック
   生成部と、動作検証対象となる第１の記憶素子と、上記
   第１の記憶素子以外の演算回路である演算回路群とから
   構成される通常動作回路と、 上記第１の記憶素子と同じデータを、該第１の記憶素子
   と位相の異なるクロックで記憶する第２の記憶素子と、
   上記第１の記憶素子、及び上記第２の記憶素子の出力結
   果から、上記通常動作回路が安定動作しているか否かを
   判定する判定器とから構成される動作検証回路とを備
   え、 上記判定器の出力を監視して、低動作周波数で上記第１
   の記憶素子の高速動作の検証を行う、 ことを特徴とする動作検証システム。
2. 【請求項２】 請求項１に記載の動作検証システムにお
   いて、 上記クロック生成部内に、リングオシュレータを備え、 上記位相の異なるクロックを、該リングオシュレータの
   位相情報を元に生成する、 ことを特徴とする動作検証システム。
3. 【請求項３】 請求項１に記載の動作検証システムにお
   いて、 上記位相の異なるクロックは、遅延素子を用いて、生成
   する、 ことを特徴とする動作検証システム。
4. 【請求項４】 請求項１に記載の動作検証システムにお
   いて、 上記位相の異なるクロックは、半導体集積回路内部の配
   線遅延を用いて生成する、 ことを特徴とする動作検証システム。
5. 【請求項５】 請求項１に記載の動作検証システムにお
   いて、 上記位相の異なるクロックは、外部で生成し、半導体集
   積回路内に供給する、ことを特徴とする動作検証システ
   ム。
6. 【請求項６】 請求項１ないし請求項５のいずれかに記
   載の動作検証システムにおいて、 上記クロック生成部を、半導体集積回路外に備えた、 ことを特徴とする動作検証システム。
7. 【請求項７】 内部動作のクロックを生成するクロック
   生成部と、動作検証対象となる第１の記憶素子と、上記
   第１の記憶素子以外の演算回路である演算回路群とから
   構成される通常動作回路と、 上記第１の記憶素子がラッチする上記演算回路群からの
   出力データを遅延させる遅延回路と、上記遅延回路によ
   り遅延されたデータを、該第１の記憶素子と同じ位相の
   クロックで記憶する第２の記憶素子と、上記第１の記憶
   素子、及び上記第２の記憶素子の出力結果から、上記通
   常動作回路が安定動作しているか否かを判定する判定器
   とから構成される動作検証回路とを備え、 上記判定器の出力を監視して、低動作周波数で上記第１
   の記憶素子の高速動作の検証を行う、 ことを特徴とする動作検証システム。
8. 【請求項８】 請求項７に記載の動作検証システムにお
   いて、 上記遅延回路は、遅延素子を用いて上記第１の記憶素子
   がラッチする上記演算回路群からの出力データを遅延さ
   せる、 ことを特徴とする動作検証システム。
9. 【請求項９】 請求項７に記載の動作検証システムにお
   いて、 上記遅延回路は、配線遅延を用いて上記第１の記憶素子
   がラッチする上記演算回路群からの出力データを遅延さ
   せる、 ことを特徴とする動作検証システム。
10. 【請求項１０】 内部動作のクロックを生成するクロッ
    ク生成部と、動作検証対象となる第１の記憶素子と、上
    記第1の記憶素子以外の演算回路である演算回路群とか
    ら構成される通常動作回路と、 上記第１の記憶素子がラッチする上記演算回路群からの
    出力データを遅延させる遅延回路と、上記遅延回路によ
    り遅延されたデータを、該第１の記憶素子と位相の異な
    るクロックで記憶する第２の記憶素子と、上記第１の記
    憶素子、及び上記第２の記憶素子の出力結果から、上記
    通常動作回路が安定動作しているか否かを判定する判定
    器とから構成される動作検証回路とを備え、 上記判定器の出力を監視して、低動作周波数で上記第１
    の記憶素子の高速動作の検証を行う、 ことを特徴とする動作検証システム。
11. 【請求項１１】 請求項１、７、又は１０の何れかに記
    載の動作検証システムを有する適応制御システムであっ
    て、 上記判定器の出力結果に基づき、上記通常動作回路内の
    内部演算時間を変化させる要素である因子を制御する因
    子制御回路を備え、 上記判定器の出力を監視して、低動作周波数で上記第１
    の記憶素子の高速動作の検証を行いつつ、その検証結果
    を上記因子制御回路にフィードバックし、該因子の制御
    可能な範囲内で該因子を制御して上記内部演算時間を短
    くするとともに、上記判定器の出力結果から上記通常動
    作回路の安定動作可能と判定される範囲を、拡大する、 ことを特徴とする適応制御システム。
12. 【請求項１２】 請求項１１に記載の適応制御システム
    において、 上記因子制御回路として、上記通常動作回路の内部動作
    周波数を制御する周波数制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から安定
    動作可能と判定される範囲内で、より高い内部動作周波
    数を設定する、 ことを特徴とする適応制御システム。
13. 【請求項１３】 請求項１１に記載の適応制御システム
    において、 上記因子制御回路として、上記通常動作回路の内部動作
    周波数を制御する周波数制御回路、および上記通常動作
    回路の内部動作電圧を制御する電源電圧制御回路を備
    え、 上記周波数制御回路は、上記判定器の出力結果から安定
    動作可能と判定される範囲内で、より高い内部動作周波
    数を設定し、 上記電源電圧制御回路は、上記判定器の出力結果から安
    定動作可能と判定される範囲内で、上記内部動作電圧を
    制御する、 ことを特徴とする適応制御システム。
14. 【請求項１４】 請求項１１に記載の適応制御システム
    において、 上記因子制御回路として、上記通常動作回路の内部動作
    周波数を制御する周波数制御回路、および上記通常動作
    回路の内部温度を制御する温度制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から上記
    通常動作回路が安定動作可能と判定される範囲内で、よ
    り高い内部動作周波数を設定し、 上記温度制御回路は、上記判定器の出力結果から安定動
    作可能と判定される範囲内で、内部温度を制御する、 ことを特徴とする適応制御システム。
15. 【請求項１５】 請求項１、７、又は１０の何れかに記
    載の動作検証システムを有する適応制御システムであっ
    て、 上記判定器の出力結果に基づき、上記通常動作回路内の
    内部演算時間を変化させる要素である因子を制御する因
    子制御回路を備え、 上記因子制御回路は、上記判定器の出力結果から上記通
    常動作回路が安定動作可能と判定される範囲内で、該適
    応制御システムの消費電力を低減するよう、制御を行
    う、 ことを特徴とする適応制御システム。
16. 【請求項１６】 請求項１５に記載の適応制御システム
    において、 上記因子制御回路として、上記通常動作回路の内部動作
    周波数を制御する周波数制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から安定
    動作可能と判定される範囲内で、該周波数制御の制御精
    度を緩和させ、上記周波数制御回路の消費電力を低減す
    る、 ことを特徴とする適応制御システム。
17. 【請求項１７】 請求項１５に記載の適応制御システム
    において、 上記因子制御回路として、上記通常動作回路の内部動作
    周波数を制御する周波数制御回路、および上記通常動作
    回路の内部動作電圧を制御する電源電圧制御回路を備
    え、 上記周波数制御回路は、上記判定器の出力結果から安定
    動作可能と判定される範囲内で、該周波数制御の制御精
    度を緩和させ、上記周波数制御回路の消費電力を低減
    し、 上記電源電圧制御回路は、上記判定器の出力結果から安
    定動作可能と判定される範囲内で、上記内部動作電圧を
    下げ、上記通常動作回路の消費電力を低減する、 ことを特徴とする適応制御システム。
18. 【請求項１８】 請求項１５に記載の適応制御システム
    において、 上記因子制御回路として、上記通常動作回路の内部動作
    周波数を制御する周波数制御回路、および上記通常動作
    回路の内部温度を制御する温度制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から安定
    動作可能と判定される範囲内で、該周波数制御の制御精
    度を緩和させ、上記周波数制御回路の消費電力を低減
    し、 上記温度制御回路は、上記判定器の出力結果から安定動
    作可能と判定される範囲内で、温度制御の設定温度を下
    げる、もしくは該温度制御の制御精度を緩和させ、上記
    温度制御回路の消費電力を低減する、 ことを特徴とする適応制御システム。