JP2003273234A - 動作検証システム、及び適応制御システム - Google Patents
動作検証システム、及び適応制御システムInfo
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- JP2003273234A JP2003273234A JP2002337143A JP2002337143A JP2003273234A JP 2003273234 A JP2003273234 A JP 2003273234A JP 2002337143 A JP2002337143 A JP 2002337143A JP 2002337143 A JP2002337143 A JP 2002337143A JP 2003273234 A JP2003273234 A JP 2003273234A
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Abstract
ことが可能な動作検証システム、及び内部安定動作限界
まで演算高速化が可能、かつ、内部安定動作範囲内での
制御回路の負荷軽減が可能な適応制御システムを提供す
る。 【解決手段】 動作クロックを生成するクロック生成部
101、動作検証対象となる第1の記憶素子102、及
び演算回路群103から構成される通常動作回路104
と、第1の記憶素子102と同じデータを、位相の異な
るクロックで記憶する第2の記憶素子105と、第1の
記憶素子102、及び第2の記憶素子105の出力か
ら、通常動作回路104が安定動作しているか否かを判
定する判定器106とから構成される動作検証回路10
7とを備え、判定器106の出力を監視して、低動作周
波数で第1の記憶素子102の高速動作の検証を行う構
成とした。
Description
における動作検証システム、及び適応制御システムに関
し、特に、演算回路動作環境制御の最適化、および制御
回路負荷の軽減を行う動作検証システム、及び適応制御
システムに関するものである。
きており、半導体集積回路の設計において、内部動作の
安定化機構、実回路の能力を最大限引き出す為の制御機
構が求められている。半導体集積回路の高速動作を保証
するためには、半導体集積回路出荷時に内部動作周波数
を高速化し検査を行っていた。また、製品としての動作
を保証するためには、半導体集積回路出荷時に、最悪条
件下において動作しうる動作周波数で半導体集積回路の
動作周波数上限を決定していた。
動作検証システムでは以下のような問題点があった。高
速動作検証を行う際には動作周波数を高速にする必要が
あるため、検証用に高速クロックを入力可能な高性能の
テスタを搭載することが考えられるが、回路規模やコス
ト面等の問題から、実際問題としてかかるテスタを搭載
して高速動作の検証を行うことは困難である。
電源電圧に対する安定動作保証、周辺温度に対する安定
化動作保証等の安定動作保証については実デバイス実装
時に安定動作検証を行っていない為、半導体集積回路出
荷検査時にすべての条件下を想定して検証を行う必要が
あり、実装された半導体集積回路の演算能力に余力があ
っても最低保証しかできない。また、実装時に安定動作
の保証が検証できないため、内部動作回路が安定で動作
する範囲内での周波数制御精度の緩和、電源電圧の低
減、温度制御設定目標および温度制御精度の緩和等の判
断の基準がなく、各制御回路は最適最低限以上の能力で
動作していた。
めになされたものであり、デバイス実装時における安定
動作を検証することが可能な動作検証システムを提供す
ることを目的とする。また、内部安定動作限界まで演算
高速化が可能、かつ、内部安定動作範囲内での制御回路
の負荷軽減が可能な適応制御システムを提供することを
目的とする。
に、本発明の請求項1に記載の動作検証システムは、内
部動作のクロックを生成するクロック生成部と、動作検
証対象となる第1の記憶素子と、上記第1の記憶素子以
外の演算回路である演算回路群とから構成される通常動
作回路と、上記第1の記憶素子と同じデータを、該第1
の記憶素子と位相の異なるクロックで記憶する第2の記
憶素子と、上記第1の記憶素子、及び上記第2の記憶素
子の出力結果から、上記通常動作回路が安定動作してい
るか否かを判定する判定器とから構成される動作検証回
路とを備え、上記判定器の出力を監視して、低動作周波
数で上記第1の記憶素子の高速動作の検証を行う、こと
を特徴とするものである。
ムは、請求項1に記載の動作検証システムにおいて、上
記クロック生成部内に、リングオシュレータを備え、上
記位相の異なるクロックを、該リングオシュレータの位
相情報を元に生成する、ことを特徴とするものである。
ムは、請求項1に記載の動作検証システムにおいて、上
記位相の異なるクロックは、遅延素子を用いて、生成す
る、ことを特徴とするものである。
ムは、請求項1に記載の動作検証システムにおいて、上
記位相の異なるクロックは、半導体集積回路内部の配線
遅延を用いて生成する、ことを特徴とするものである。
ムは、請求項1に記載の動作検証システムにおいて、上
記位相の異なるクロックは、外部で生成し、半導体集積
回路内に供給する、ことを特徴とするものである。
ムは、請求項1ないし請求項5のいずれかに記載の動作
検証システムにおいて、上記クロック生成部を、半導体
集積回路外に備えた、ことを特徴とするものである。
ムは、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第1の記憶素子と、上記第1の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第1の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第1の
記憶素子と同じ位相のクロックで記憶する第2の記憶素
子と、上記第1の記憶素子、及び上記第2の記憶素子の
出力結果から、上記通常動作回路が安定動作しているか
否かを判定する判定器とから構成される動作検証回路と
を備え、上記判定器の出力を監視して、低動作周波数で
上記第1の記憶素子の高速動作の検証を行う、ことを特
徴とするものである。
ムは、請求項7に記載の動作検証システムにおいて、上
記遅延回路は、遅延素子を用いて上記第1の記憶素子が
ラッチする上記演算回路群からの出力データを遅延させ
る、ことを特徴とするものでらる。
ムは、請求項7に記載の動作検証システムにおいて、上
記遅延回路は、配線遅延を用いて上記第1の記憶素子が
ラッチする上記演算回路群からの出力データを遅延させ
る、ことを特徴とするものである。
テムは、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第1の記憶素子と、上記第1の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第1の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第1の
記憶素子と位相の異なるクロックで記憶する第2の記憶
素子と、上記第1の記憶素子、及び上記第2の記憶素子
の出力結果から、上記通常動作回路が安定動作している
か否かを判定する判定器とから構成される動作検証回路
とを備え、上記判定器の出力を監視して、低動作周波数
で上記第1の記憶素子の高速動作の検証を行う、ことを
特徴とするものである。
御システムは、請求項1、7、又は10の何れかに記載
の動作検証システムを有する適応制御システムであっ
て、上記判定器の出力結果に基づき、上記通常動作回路
内の内部演算時間を変化させる要素である因子を制御す
る因子制御回路を備え、上記判定器の出力を監視して、
低動作周波数で上記第1の記憶素子の高速動作の検証を
行いつつ、その検証結果を上記因子制御回路にフィード
バックし、該因子の制御可能な範囲内で該因子を制御し
て上記内部演算時間を短くするとともに、上記判定器の
出力結果から上記通常動作回路の安定動作可能と判定さ
れる範囲を、拡大することを特徴とするものである。
御システムは、請求項11に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路を備え、上記
周波数制御回路は、上記判定器の出力結果から安定動作
可能と判定される範囲内で、より高い内部動作周波数を
設定する、ことを特徴とするものである。
御システムは、請求項11に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部動作電圧を制御する電源電圧制御回
路を備え、上記周波数制御回路は、上記判定器の出力結
果から安定動作可能と判定される範囲内で、より高い内
部動作周波数を設定し、上記電源電圧制御回路は、上記
判定器の出力結果から安定動作可能と判定される範囲内
で、上記内部動作電圧を制御する、ことを特徴とするも
のである。
御システムは、請求項11に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部温度を制御する温度制御回路を備
え、上記周波数制御回路は、上記判定器の出力結果から
安定動作可能と判定される範囲内で、より高い内部動作
周波数を設定し、上記温度制御回路は、上記判定器の出
力結果から安定動作可能と判定される範囲内で、内部温
度を制御する、ことを特徴とするものである。
御システムは、請求項1、7、又は10の何れかに記載
の動作検証システムを有する適応制御システムであっ
て、上記判定器の出力結果に基づき、上記通常動作回路
内の内部演算時間を変化させる要素である因子を制御す
る因子制御回路を備え、上記因子制御回路は、上記判定
器の出力結果から安定動作可能と判定される範囲内で、
該適応制御システムの消費電力を低減するよう、制御を
行う、ことを特徴とするものである。
御システムは、請求項15に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路を備え、上記
周波数制御回路は、上記判定器の出力結果から安定動作
可能と判定される範囲内で、該周波数制御の制御精度を
緩和させ、上記周波数制御回路の消費電力を低減する、
ことを特徴とするものである。
御システムは、請求項15に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部動作電圧を制御する電源電圧制御回
路を備え、上記周波数制御回路は、上記判定器の出力結
果から安定動作可能と判定される範囲内で、該周波数制
御の制御精度を緩和させ、上記周波数制御回路の消費電
力を低減し、上記電源電圧制御回路は、上記判定器の出
力結果から安定動作可能と判定される範囲内で、上記内
部動作電圧を下げ、上記通常動作回路の消費電力を低減
する、ことを特徴とするものである。
御システムは、請求項15に記載の適応制御システムに
おいて、上記因子制御回路として、上記通常動作回路の
内部動作周波数を制御する周波数制御回路、および上記
通常動作回路の内部温度を制御する温度制御回路を備
え、上記周波数制御回路は、上記判定器の出力結果から
安定動作可能と判定される範囲内で、該周波数制御の制
御精度を緩和させ、上記周波数制御回路の消費電力を低
減し、上記温度制御回路は、上記判定器の出力結果から
安定動作可能と判定される範囲内で、温度制御の設定温
度を下げる、もしくは該温度制御の制御精度を緩和さ
せ、上記温度制御回路の消費電力を低減する、ことを特
徴とするものである。
の実施の形態1に係る動作検証システムの構成を示すブ
ロック図である。図1において、本動作検証システム1
00は、半導体集積回路本来の機能を実現する通常動作
回路104と、検査対象となるフリップフロップ(以下
FFと略す)102が安定動作を行なっているか否かを
検証する動作検証回路107とからなる。
クを生成するクロック生成部101と、動作検証対象と
なる第1の記憶素子であるFF102と、検査対象とな
るFF以外の演算回路である演算回路群103とから構
成される。また、動作検証回路107は、FF102と
は異なるタイミングで記憶する第2の記憶素子であるF
F105と、通常動作回路104が安定動作を行ってい
るかを判定する判定器106とから構成される。
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるFFを検査対象として選定したもので
ある。
Sig100はFF102およびFF105がラッチす
る演算回路群103からの出力信号、Sig101は演
算回路群103内の回路を駆動させるクロック、Sig
102はFF102をラッチさせるためのクロック、S
ig103はFF102の出力であり、演算回路群10
3および判定器106への入力信号である。Sig10
4はFF105をラッチさせるためのクロックであり、
クロックSig102より相対的に位相が進んだもので
ある。Sig105はFF105からの出力であり、S
ig106はFF102からの出力信号Sig103と
FF105からの出力信号Sig105を比較した判定
結果である。
ステムの動作について説明する。図2は、本発明の実施
の形態1に係る動作検証システムの動作検証判定タイミ
ング図である。t0はSig100のデータが確定する
までの演算時間であり、動作周波数によらず一定であ
る。t1はSig100のデータが確定している時間で
あり、動作周波数によって変化する。t3はクロックS
ig102とクロックSig104との相対的位相差で
ある。TはクロックSig102のクロック周期であり
動作周波数の逆数に依存する。FF105のラッチタイ
ミングはFF102のラッチタイミングよりt3だけ早
いため、FF105からの出力Sig105は実質(T
−t3)の周期で動作した時のFF102からの出力S
ig103とみなすことができ、FF102が1/Tの
高速動作周波数で動作している時に出力Sig105の
信号を観測することで、FF102が1/(T−t3)
の動作周波数で動作したときの演算結果を得ることがで
きる。このことは通常動作回路を高速動作させることな
く高速時の動作検証ができる事を示しており、低速動作
で高速動作の検証が可能となり、また、実動作時に高速
動作の検証が可能であることを示している。
余裕のある場合(クロックSig104でラッチするデ
ータSig100が確定している場合)と、2:動作余
裕のない場合(クロックSig104でラッチするデー
タSig100が遷移中の場合)とに分けて、図2を用
いて説明する。
クロックSig104によって記憶されるFF102出
力Sig103、及びFF105出力Sig105と、
比較結果Sig106とは、図2(a)に示すとおりに
なり、Sig106の安定判定Aを監視すると一致を示
す値“0”を常に確認することができ、1/(T−t
3)の動作周波数でも動作することを確認できる。
クロックSig104によって記憶されるFF102出
力Sig103、及びFF105出力Sig105と、
および比較結果Sig106とは図2(b)に示すとお
りになり、Sig106の安定判定Bを監視すると、S
ig100の値が確定していない為、判定結果Sig1
06は不定となり1/(T−t3)の動作周波数では安
定動作しないことを確認できる。
る動作検証システムは、動作検証の対象となるFF10
2を含む通常動作回路104と、FF105を含む動作
検証回路107とを備え、同じデータを異なる位相のク
ロックでFF102とFF105に記憶し、これらFF
102,FF105の出力結果から、通常動作回路10
4が安定動作しているかを判定するようにしたから、従
来では動作周波数を高速にするため困難であった高速動
作の検証を、低周波数で行うことを実現でき、また、間
欠的に通常動作回路104が安定動作しているか否かの
判定を行なうことで、実装された実デバイス上でのリア
ルタイム検証を行うことができる。
回路の安定動作の検証ができるので、実デバイス実装時
の半導体集積回路を取り巻く周辺温度、動作電圧等の周
辺環境下での動作検証を間欠的に行うことができ、ま
た、該周辺環境を制御することによって、内部動作の安
定化、実回路の能力を最大限引き出すことを可能とでき
る。
証システムでは、説明の容易化のため1つのFFを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される2箇所以上のFFを検証対象
としてもよく、複数のFFを検査対象とする場合には、
検証対象となる複数のFFに対応する動作検証回路10
7をそれぞれ設け、検証対象となるすべてのFFに対し
て高速動作の検証を行なうことにより、かかる動作検証
システムを実現可能である。
して、クロック生成部101内に、リングオシュレータ
などの位相情報を持つ回路を備え、該回路から位相の異
なるクロックを取り出し生成することが可能である。ま
た、位相の異なるクロックの生成方法として、Sig1
02もしくはSig104に位相差を持たせる為の遅延
素子を挿入する方法、Sig102もしくはSig10
4の信号を半導体集積回路レイアウト上で配線を引き回
し生成した遅延量を用いて位相差を持たせる方法、及び
外部で位相の異なるクロックを生成し半導体集積回路内
に供給する方法により位相の異なるクロックを生成する
ことが可能である。
は、クロックSig101の一種類だけでなく複数系統
のクロックを用いていたとしても同様の効果が得られ
る。また、Sig106の判定は半導体集積回路内部に
て排他的論理和を用いて判定を行うほか、半導体集積回
路外部へ出力し外部判定回路にて判定を行ってもよい。
また、上記動作クロック生成部101が半導体集積回路
外にある場合においても同様の効果を得ることができ
る。
形態2に係る動作検証システムの構成を示すブロック図
である。図3において、本動作検証システム200は、
半導体集積回路本来の機能を実現する通常動作回路20
4と、検査対象となるフリップフロップ(以下FFと略
す)202が安定動作を行なっているか否かを検証する
動作検証回路207とからなる。
クを生成するクロック生成部201と、動作検証対象と
なる第1の記憶素子であるFF202と、検査対象とな
るFF以外の演算回路である演算回路群203とから構
成される。また、動作検証回路207は、動作検証対象
となるFF202がラッチする演算回路群203からの
出力データを遅延させる遅延回路208と、遅延回路2
08で遅延されたデータをFF202と同じタイミング
で記憶する第2の記憶素子であるFF205と、通常動
作回路204が安定動作を行っているかを判定する判定
器206とから構成される。
容量、抵抗成分を反映させた遅延シュミレーションを行
なった結果、タイミング的にクリティカルとなるFFを
検査対象とするほか、設計上、配線を容易に行なうこと
が可能なFFを検査対象としてもよい。また、遅延回路
208による遅延時間は、半導体集積回路設計段階にお
いて、容量、抵抗成分を反映させた遅延シュミレーショ
ンを行ない、半導体集積回路本来の機能を実現する動作
回路204の中で、一番演算タイミングが厳しい演算パ
スよりもさらに厳くなるように設定される。
Sig200はFF202がラッチする演算回路群20
3からの出力信号、Sig200dは、Sig200を
動作回路204中で一番演算タイミングが厳しくなるよ
うに遅延回路208で遅延した信号、Sig201は演
算回路群203内の回路を駆動させるクロック、Sig
202はFF202をラッチさせるためのクロック、S
ig203はFF202の出力であり、演算回路群20
3および判定器206への入力信号である。Sig20
4はFF205をラッチさせるためのクロックであり、
クロックSig202と同じ位相のクロックである。S
ig205はFF205からの出力であり、Sig20
6はFF202からの出力信号Sig203とFF20
5からの出力信号Sig205を比較した判定結果であ
る。
ステムの動作について説明する。図4は、本発明の実施
の形態2に係る動作検証システムの動作検証判定タイミ
ング図である。t0はSig200のデータが確定する
までの演算時間であり、動作周波数によらず一定であ
る。t1はSig200のデータが確定している時間で
あり、動作周波数によって変化する。t3はSig20
0の信号を遅延回路208により遅らせた時間であり、
動作周波数によらず一定である。TはクロックSig2
02のクロック周期であり動作周波数の逆数に依存す
る。FF205でラッチされるデータはSig202が
ラッチするデータよりt3だけ遅れているため、FF2
05からの出力Sig205は実質(T−t3)の周期
で動作した時のFF202からの出力Sig203とみ
なすことができ、FF202が1/Tの高速動作周波数
で動作しているときに出力Sig205の信号を観測す
ることで、FF202が1/(T−t3)の動作周波数
で動作した時の演算結果を得ることができる。このこと
は通常動作回路204を高速動作させることなく高速動
作時の動作検証ができることを示しており、低速動作で
高速動作の検証が可能となり、また、動作時に高速動作
の検証が可能であることを示している。
余裕のある場合(クロックSig204でラッチするデ
ータSig200dが確定している場合)と、2:動作
余裕のない場合(クロックSig204でラッチするデ
ータSig200dが遷移中の場合)とに分けて、図4
を用いて説明する。
クロックSig204によって記憶されるFF202出
力Sig203、及びFF205出力Sig205と、
比較結果Sig206とは、図4(a)に示すとおりに
なり、図示するように、FF205は安定範囲A内でデ
ータをラッチすることができ、Sig205が確定す
る。そして、Sig206の値を監視すると一致を示す
値“0”を常に確認することができ、1/(T−t3)
の動作周波数でも動作することを確認できる。
クロックSig204によって記憶されるFF202出
力Sig203、及びFF205出力Sig205と、
および比較結果Sig206とは図4(b)に示すとお
りになり、図示するように、FF205は安定範囲B内
でデータをラッチすることができずSig105は不定
となり、Sig206の値を監視するとSig200の
値が確定していない。その為、判定結果Sig206は
不定となり1/(T−t3)の動作周波数では安定動作
しないことを確認できる。
る動作検証システムは、動作検証の対象となるFF20
2を含む通常動作回路204と、遅延回路208,FF
205を含む動作検証回路とを備え、FF202がラッ
チするデータを遅延回路208で遅延させたデータをF
F205でラッチし、これらFF202,FF205の
出力結果から通常動作回路204が安定動作しているか
否かを判定するようにしたから、従来では動作周波数を
高速にする必要があり困難であった高速動作の検証を、
低周波数で行うことを実現でき、また、間欠的に通常動
作回路204が安定動作しているか否かの判定を行なう
ことで、実装された実デバイス上でのリアルタイム検証
を行うことが可能となる。
回路の安定動作の検証ができるので、実デバイス実装時
の半導体集積回路を取り巻く周辺温度、動作電圧等の周
辺環境下での動作検証を間欠的に行うことができ、ま
た、該周辺環境を制御することによって、内部動作の安
定化、実回路の能力を最大限引き出すことを可能とでき
る。
証システムでは、1つのFFを検証対象として高速動作
の検証を行なう場合について説明したが、半導体集積回
路設計段階において、容量、抵抗成分を反映させた遅延
シュミレーションにより、タイミングが厳しいことが予
想されるFFの正確な特定が困難な場合には、タイミン
グ的に厳しいことが予想される複数のFFを検査対象と
して、データの遅延を用いた高速動作の検証を行うよう
にすればよく、検査対象となる複数のFFにそれぞれ対
応する動作検証回路207を設けることにより、かかる
動作検証システムを実現可能である。
証システムでは、FF202と、FF205において、
同じ位相のクロックでデータをラッチするものについて
説明したが、前記実施の形態1による動作検証システム
のように、FF202と、FF205とが、位相の異な
るクロックでデータをラッチするようにしてもよい。こ
の場合、本発明の実施の形態2の動作検証システムによ
るデータを遅延させて高速動作検証を行なう方法に加え
て、さらにクロック遅延をも生じさせて高速動作検証を
おこなうことにより、設計上限られたエリア内に遅延回
路208を配置する必要がある等の制約がある場合であ
っても、高速動作検証を実現することが可能となる。
法としては、遅延素子の挿入により信号を遅延させる方
法のほか、半導体集積回路レイアウト上で配線を引き回
して信号遅延を生じさせる方法等がある。また、演算回
路群203内の動作クロックは、クロックSig201
の一種類だけでなく複数系統のクロックを用いても同様
の効果が得られる。また、Sig206の判定は半導体
集積回路内部にて排他的論理和を用いて判定を行うよう
にしてもよく、また、半導体集積回路外部へ出力し外部
判定回路にて判定を行うようにしてもよい。
形態3に係る適応制御システムの構成を示すブロック図
である。図5において、本適応制御システム300は、
半導体集積回路本来の機能を実現する通常動作回路30
4と、検査対象となるフリップフロップ(以下FFと略
す)302が安定動作を行なっているか否かを検証する
動作検証回路307とを備え、また、通常動作回路内の
内部演算時間を変化させる要素となる因子を制御する因
子制御回路として、内部動作周波数の制御を行う周波数
制御回路308を備える。
クを生成するクロック生成部301と、動作検証対象と
なる第1の記憶素子であるFF302と、検査対象とな
るFF302以外の演算回路である演算回路群303と
から構成される。また、動作検証回路307は、FF3
02とは異なるタイミングで記憶する第2の記憶素子で
あるFF305と、通常動作回路304が安定動作を行
っているかを判定する判定器306とから構成される。
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるFFを検査対象として選定したもので
ある。
Sig300はFF302およびFF305がラッチす
る演算回路群303からの出力信号、Sig301は演
算回路群303内の回路を駆動させるクロック、Sig
302はFF302をラッチさせるためのクロック、S
ig303はFF302の出力であり、演算回路群30
3および判定器306への入力信号である。Sig30
4はFF305をラッチさせるためのクロックであり、
クロックSig302より相対的に位相が進んだもので
ある。Sig305はFF305からの出力であり、S
ig306はFF302からの出力信号Sig303と
FF305からの出力信号Sig305とを比較した判
定結果である。Sig307は通常動作回路304内部
の動作周波数を変更するために、クロック生成部301
から出力されるクロックSig301、Sig302、
及びSig304の周波数を制御する制御信号である。
ステムの動作について図6を用いて説明する。図6は、
本発明の実施の形態3による適応制御システムの動作に
ついて説明するためのフローチャートである。図6
(a)は本適応制御システムの内部動作高速化のための
動作を説明するためのフローチャートである。
308の最大動作周波数の初期値を通常動作回路304
が正常動作する動作周波数に設定する。次にステップS
310で動作検証回路の出力Sig306を間欠的に監
視し、ステップS311で内部動作周波数よりも高い周
波数で動作可能かどうかを判定する。もしより高い動作
周波数で動作可能であればステップS312に移り、周
波数制御回路308にて動作周波数を上げるようにクロ
ック生成部301に制御信号を与えた後、ステップS3
10に戻り再度動作余裕の判定を行う。
あればステップS313に移り、周波数制御回路308
にて動作周波数を下げるようクロック生成部301に制
御信号を与えた後、ステップS310に戻り再度動作余
裕の判定を行う。
力低減のための動作を説明するためのフローチャートで
ある。ステップS314で、周波数制御回路の制御精度
の初期化を行う。次にステップS315で、動作検証回
路出力Sig306を間欠的に監視し、ステップS31
6で、内部動作周波数よりも高い周波数で動作可能か否
かを内部動作安定の基準とし、安定動作していればステ
ップS317に移り周波数制御回路の制御精度を下げた
後、ステップS315に移り再度動作判定結果を監視す
る。
高い周波数で動作可能か否かを内部動作安定の基準と
し、もし安定動作していなければステップS318に移
り周波数制御回路の制御精度を上げた後、ステップS3
15に移り再度動作判定結果を監視する。
る適応制御システムは、通常動作回路304と動作検証
回路307を備えた動作検証システムを有する適応制御
システムであって、通常動作回路内の内部演算時間を変
化させる要素となる因子を制御する因子制御回路として
周波数制御回路308を備え、該周波数制御回路308
が通常動作回路304の内部動作周波数を制御できる構
成としたから、実デバイス実装時の半導体集積回路を取
り巻く周辺温度、動作電圧等の周辺環境下で内部動作回
路に余裕のある場合は、内部回路の安定動作を考慮しつ
つ、内部回路をリアルタイムに高速化するので、回路の
持つ演算スピード能力を状況に応じて引き出すことがで
きる。
波数制御回路の制御精度を下げることにより、周波数制
御回路の消費電力の低減を行うことができる。
回路308を半導体集積回路外部に設けたものについて
説明したが、周波数制御回路を半導体集積回路内部に備
えた構成としてもよく、上記実施の形態と同様の効果を
奏する。
御システムでは、説明の容易化のため1つのFFを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される2箇所以上のFFを検証対象
としてもよく、複数のFFを検査対象とする場合には、
検証対象となる複数のFFに対応する動作検証回路30
7をそれぞれ設け、検証対象となるすべてのFFに対し
て高速動作の検証を行なうことにより、かかる適応制御
システムを実現可能である。
形態4に係る適応制御システムの構成を示すブロック図
である。図7において、適応制御システム400は、半
導体集積回路本来の機能を実現する通常動作回路404
と、該通常動作回路404における検査対象となるフリ
ップフロップ(以下FFと略す)402が安定動作を行
なっているか否かを検証する動作検証回路407とを備
え、また、通常動作回路内の内部演算時間を変化させる
要素となる因子を制御する因子制御回路として、内部動
作電圧の制御を行う電源電圧制御回路408と、内部の
動作周波数を制御する周波数制御回路409を備える。
クを生成するクロック生成部401と、動作検証対象と
なる第1の記憶素子であるFF402と、検査対象とな
るFF402以外の演算回路である演算回路群403と
から構成される。また、動作検証回路407は、FF4
02とは異なるタイミングで記憶する第2の記憶素子で
あるFF405と、通常動作回路404が安定動作を行
っているかを判定する判定器406とから構成される。
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるFFを検査対象として選定したもので
ある。
Sig400はFF402、及びFF405がラッチす
る演算回路群403からの出力信号である。Sig40
1は演算回路群403内の回路を駆動させるクロックで
ある。Sig402はFF402をラッチさせるための
クロックである。Sig403はFF402の出力であ
り、演算回路群403、及び判定器406への入力信号
である。Sig404はFF405をラッチさせるため
のクロックであり、クロックSig402より相対的に
位相が進んだものである。Sig405はFF405か
らの出力であり、Sig406はFF402からの出力
信号Sig403と、FF405からの出力信号Sig
405とを比較した判定結果である。Sig407は通
常動作回路404内部の動作周波数を変更するためにク
ロック生成回路401から出力されるクロックSig4
01、Sig402、及びSig404の周波数を制御
する制御信号である。
システムの動作について図8及び図9を用いて説明す
る。図8及び図9は、本実施の形態4に係る適応制御シ
ステムの動作について説明するためのフローチャートで
ある。図8は本適応制御システムの消費電力低減のため
の動作について説明するためのフローチャートである。
路408にて電源電圧の初期化、及び周波数制御回路4
09にて最大動作周波数の初期化を行い、通常動作回路
404が正常動作する電源電圧、動作周波数に設定す
る。次にステップS411で、動作検証回路の出力Si
g406を間欠的に監視し、ステップS412で、内部
動作周波数よりも高い周波数で動作可能かどうかを判定
する。もし、より高い動作周波数で動作可能であれば、
ステップS413に移り、周波数制御回路409にて動
作周波数を上げるようにクロック生成部401に制御信
号を与えた後、ステップS411に戻り再度動作余裕の
判定を行う。もし、より高い動作周波数で動作不可能で
あればステップS414に移り、電源電圧制御回路40
8にて適応制御システム400の電源電圧を上げること
が可能であれば、ステップS415に移り、電源電圧を
上げ内部動作スピードを改善した後、ステップS411
に戻る。もし、電源電圧が許容上限で上げることができ
なければ、ステップS416に移り、周波数制御回路4
09にて動作周波数を下げるようクロック生成部401
に制御信号を与えた後、ステップS411に戻り再度動
作余裕の判定を行う。
圧を下げて半導体集積回路の消費電力を低減するための
動作について説明するためのフローチャートである。
路408により電源電圧の初期化を行い、通常動作回路
404が正常動作する電源電圧に設定する。ステップS
418で、動作検証回路の出力Sig406を間欠的に
監視し、ステップS419で、内部動作周波数よりも高
い周波数で動作可能か否かを内部動作の安定の基準と
し、安定に動作していればステップS420に移り、電
源電圧制御回路408にて電源電圧を下げた後ステップ
S418に移り、再度動作判定結果を監視する。ステッ
プS419で、内部動作周波数よりも高い周波数で動作
可能か否かを内部動作安定の基準とし、もし安定動作し
ていなければステップS421に移り電源電圧制御回路
408にて電源電圧を上げ、半導体集積回路内部トラン
ジスタの能力を上げ、内部タイミングクリティカルパス
の改善を行った後、ステップS418に戻り再度動作判
定結果を監視する。
る適応制御システムは、通常動作回路404と動作検証
回路407とを備えた動作検証システムを有する適応制
御システムであって、通常動作回路内の内部演算時間を
変化させる要素となる因子を制御する因子制御回路とし
て、周波数制御回路409と、電源電圧制御回路408
とを備え、周波数制御回路409が内部動作周波数を制
御し、電源電圧制御回路408が電源電圧を制御するこ
とができる構成としたから、上記実施の形態3による適
応制御システムと同様の効果を奏するとともに、電源電
圧が変動可能な範囲内で内部回路の安定動作を考慮しつ
つ、さらに内部回路をリアルタイムに高速化することが
でき、通常動作回路の安定動作範囲の拡大を行うことが
できる。また、安定動作可能な範囲内で電源電圧を下げ
ることにより、半導体集積回路内部の消費電力を低減で
きる。
回路409,電源電圧制御回路408を半導体集積回路
外部に設けたものについて説明したが、周波数制御回路
および電源電圧制御回路を半導体集積回路内部に備えた
構成としてもよく、上記実施の形態と同様の効果を奏す
る。
御システムでは、説明の容易化のため1つのFFを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される2箇所以上のFFを検証対象
としてもよく、複数のFFを検査対象とする場合には、
検証対象となる複数のFFに対応する動作検証回路40
7をそれぞれ設け、検証対象となるすべてのFFに対し
て高速動作の検証を行なうことにより実現可能である。
の形態5に係る適応制御システムの構成を示すブロック
図である。図10において、適応制御システム500
は、半導体集積回路本来の機能を実現する通常動作回路
504と、検査対象となるフリップフロップ(以下FF
と略す)502が安定動作を行なっているか否かを検証
する動作検証回路507とを備え、また、通常動作回路
内の内部演算時間を変化させる要素となる因子を制御す
る因子制御回路として内部温度の制御を行う温度制御回
路508と、内部の動作周波数を制御する周波数制御回
路509を備える。
クを生成するクロック生成部501と、動作検証対象と
なる第1の記憶素子であるFF502と、検査対象とな
るFF502以外の演算回路である演算回路群503と
から構成される。また、動作検証回路507は、FF5
02とは異なるタイミングで記憶する第2の記憶素子で
あるFF505と、通常動作回路504が安定動作を行
っているかを判定する判定器506とから構成される。
半導体集積回路設計段階において、容量、抵抗成分を反
映させた遅延シュミレーションによりタイミング的にク
リティカルとなるFFを検査対象として選定したもので
ある。
る。Sig500はFF502およびFF505がラッ
チする演算回路群503からの出力信号である。Sig
501は演算回路群503内の回路を駆動させるクロッ
ク、Sig502はFF502をラッチさせるためのク
ロック、Sig503はFF502の出力であり、演算
回路群503および判定器506への入力信号である。
Sig504はFF505をラッチさせるためのクロッ
クであり、クロックSig502より相対的に位相が進
んだものである。Sig505はFF505からの出力
であり、Sig506はFF502出力信号Sig50
3とFF505出力信号Sig505とを比較した判定
結果である。Sig507は通常動作回路504内部の
動作周波数を変更するためにクロック生成回路501か
ら出力されるクロックSig501、Sig502、及
びSig504の周波数を制御する制御信号である。
ステムの動作について図11、及び図12を用いて説明
する。図11及び図12は本発明の実施の形態5による
適応制御システムの動作について説明するためのフロー
チャートである。図11は本適応制御システムの内部動
作高速化のための動作について説明するためのフローチ
ャートである。
08により周辺温度設定値の初期化、周波数制御回路5
09により最大動作周波数の初期化を行い、通常動作回
路504が正常動作する周辺温度、動作周波数に設定す
る。次に、ステップS511で、動作検証回路出力Si
g506を間欠的に監視し、ステップS512で、内部
動作周波数よりも高い周波数で動作可能かどうかを判定
する。もし、より高い動作周波数で動作可能であれば、
ステップS513に移り、周波数制御回路509により
動作周波数を上げるようにクロック生成部501に制御
信号を与えた後、ステップS511に戻り、再度動作余
裕の判定を行う。もし、より高い動作周波数で動作不可
能であれば、ステップS514に移り、温度制御回路5
08にて適応制御システム500の周辺温度を下げるこ
とが可能であれば、ステップS515に移り、周辺温度
を下げ内部動作スピードを改善した後、ステップS51
1に戻る。もし、周辺温度設定が限界値であり周辺温度
をこれ以上下げることができなければ、ステップS51
6に移り、周波数制御回路509で動作周波数を下げる
ようクロック生成部501に制御信号を与えた後、ステ
ップS511に戻り、再度動作余裕の判定を行う。
回路の制御精度もしくは周辺温度設定値を緩和し、温度
制御回路の負荷を軽減させて消費電力の低減を行うため
の動作について説明するためのフローチャートである。
08にて周辺温度設定値の初期化を行い、通常動作回路
504が正常動作する周辺温度に設定する。ステップS
518で、動作検証回路出力Sig506を間欠的に監
視し、ステップS519で、内部動作周波数よりも高い
周波数で動作可能か否かを内部動作安定の基準とし、安
定動作していればステップS520に移り、温度制御回
路508にて周辺温度制御精度もしくは周辺温度設定値
を緩和させた後、ステップS518に移り、再度動作判
定結果を監視する。もし、ステップS519で、内部動
作周波数よりも高い周波数で動作可能か否かを内部動作
安定の基準とし、安定動作していなければステップS5
21に移り、温度制御部508にて周辺温度制御精度も
しくは周辺温度設定値を変化させて半導体集積回路内部
トランジスタの動作環境を改善させた後、ステップS5
18に戻り、再度動作判定結果を監視する。
る適応制御システムは、通常動作回路504と動作検証
回路507を備えた動作検証システムを有する適応制御
システムであって、通常動作回路内の内部演算時間を変
化させる要素となる因子を制御する因子制御回路とし
て、周波数制御回路509と、温度制御回路508とを
備え、周波数制御回路509が内部動作周波数を制御
し、温度制御回路508が周辺温度を制御することがで
きる構成としたから、上記実施の形態3による適応制御
システムと同様の効果を奏するとともに、周辺温度変動
可能な範囲内で内部回路の安定動作を考慮しつつ、さら
に内部回路をリアルタイムに高速化することができ、通
常動作回路の安定動作範囲の拡大を行うことができる。
御精度もしくは周辺温度設定値を緩和させることによ
り、温度制御回路の消費電力を低減できる。
回路509,温度制御回路508を半導体集積回路外部
に設けたものについて説明したが、周波数制御回路およ
び温度制御回路を半導体集積回路内部に備えた構成とし
てもよく、上記実施の形態と同様の効果を奏する。
御システムでは、説明の容易化のため1つのFFを検証
対象として高速動作の検証を行なう場合について説明し
たが、半導体集積回路設計段階において、容量、抵抗成
分を反映させた遅延シュミレーションによりタイミング
が厳しいことが予想される2箇所以上のFFを検証対象
としてもよく、複数のFFを検査対象とする場合には、
検証対象となる複数のFFに対応する動作検証回路50
7をそれぞれ設け、検証対象となるすべてのFFに対し
て高速動作の検証を行なうことにより、かかる適応制御
システムを実現可能である。
は、上記実施の形態1による動作検証システムを用いて
適応制御システムを構成するものについて説明したが、
上記実施の形態2に示した検証対象のFFがラッチする
データを遅延させたデータを同じ位相のクロックで動作
検証回路のFFがラッチするようにした動作検証システ
ムを用いて、或いは、上記実施の形態2のなお書におい
て示した検証対象のFFがラッチするデータを遅延させ
たデータを異なる位相のクロックで動作検証回路のFF
がラッチするようにした動作検証システムを用いて、適
応制御システムを構成してもよく、上記実施の形態3、
4、5による適応制御システムと同様の効果を奏する。
ステムによれば、内部動作のクロックを生成するクロッ
ク生成部と、動作検証対象となる第1の記憶素子と、上
記第1の記憶素子以外の演算回路である演算回路群とか
ら構成される通常動作回路と、上記第1の記憶素子と同
じデータを、該第1の記憶素子と位相の異なるクロック
で記憶する第2の記憶素子と、上記第1の記憶素子、及
び上記第2の記憶素子の出力結果から、上記通常動作回
路が安定動作しているか否かを判定する判定器とから構
成される動作検証回路とを備え、上記判定器の出力を監
視して、低動作周波数で上記第1の記憶素子の高速動作
の検証を行なうことにより、低周波数で高速動作検証を
行うことができ、また、実装された実デバイス上でのリ
アルタイムの高速動作検証を行うことができる効果があ
る。
れば、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第1の記憶素子と、上記第1の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第1の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第1の
記憶素子と同じ位相のクロックで記憶する第2の記憶素
子と、上記第1の記憶素子、及び上記第2の記憶素子の
出力結果から、上記通常動作回路が安定動作しているか
否かを判定する判定器とから構成される動作検証回路と
を備え、上記判定器の出力を監視して、低動作周波数で
上記第1の記憶素子の高速動作の検証を行なうことによ
り、低周波数で高速動作検証を行うことができ、また、
実装された実デバイス上でのリアルタイムの高速動作検
証を行うことができる効果がある。
れば、内部動作のクロックを生成するクロック生成部
と、動作検証対象となる第1の記憶素子と、上記第1の
記憶素子以外の演算回路である演算回路群とから構成さ
れる通常動作回路と、上記第1の記憶素子がラッチする
上記演算回路群からの出力データを遅延させる遅延回路
と、上記遅延回路により遅延されたデータを、該第1の
記憶素子と位相の異なるクロックで記憶する第2の記憶
素子と、上記第1の記憶素子、及び上記第2の記憶素子
の出力結果から、上記通常動作回路が安定動作している
か否かを判定する判定器とから構成される動作検証回路
とを備え、上記判定器の出力を監視して、低動作周波数
で上記第1の記憶素子の安定動作の検証を行なうことに
より、低周波数で高速動作検証を行うことができ、ま
た、実装された実デバイス上でのリアルタイムの高速動
作検証を行うことができる効果がある。
れば、上記本発明に係る動作検証システムを有する適応
制御システムであって、上記判定器の出力結果に基づ
き、上記通常動作回路内の内部演算時間を変化させる要
素である因子を制御する因子制御回路を備え、上記判定
器の出力を監視して、低動作周波数で上記第1の記憶素
子の高速動作の検証を行いつつ、その検証結果を上記因
子制御回路にフィードバックし、該因子の制御可能な範
囲内で該因子を制御して上記内部演算時間を短くすると
ともに、上記判定器の出力結果から上記通常動作回路の
安定動作可能と判定される範囲を拡大することにより、
通常動作回路の安定動作を考慮しつつ、演算時間を短く
でき、通常動作回路の安定動作可能な範囲を拡大できる
効果がある。
れば、上記本発明に係る動作検証システムを有する適応
制御システムであって、上記判定器の出力結果に基づ
き、上記通常動作回路内の内部演算時間を変化させる要
素である因子を制御する因子制御回路を備え、上記因子
制御回路は、上記判定器の出力結果から上記通常動作回
路が安定動作可能と判定される範囲内で、該適応制御シ
ステムの消費電力を低減するよう、制御を行うことによ
り、通常動作回路の安定動作可能な範囲内で、消費電力
を低減することができる効果がある。
の構成を示すブロック図である。
のタイミング図である。(a)は動作余裕のある場合、
(b)は動作余裕のない場合である。
の構成を示すブロック図である。
のタイミング図である。(a)は動作余裕のある場合、
(b)は動作余裕のない場合である。
の構成を示すブロック図である。
の動作を説明するためのフローチャートである。(a)
は内部動作高速化を目的とする適応制御システムの動作
を説明するためのフローチャートである。(b)は消費
電力低減を目的とする適応制御システムの動作を説明す
るためのフローチャートである。
の構成を示すブロック図である。
の内部動作高速化に関する動作を説明するフローチャー
トである。
の内部動作低電圧化に関する動作を説明するフローチャ
ートである。
ムのブロック図である。
ムの内部動作高速化に関する動作を説明するフローチャ
ートである。
ムの温度制御に関する動作のフローチャートである。
成部 102、202、302、402、502 第1の記憶
素子であり、動作検証対象となるフリップフロップ 103、203、303、403、503 演算回路群 104、204、304、404、504 通常動作回
路 105、205、305、405、505 第2の記憶
素子 106、206、306、406、506 判定器 107、207、307、407、507 動作検証回
路 208 遅延回路 308、409、509 周波数制御回路 408 電源電圧制御回路 508 温度制御回路 300、400、500 動作検証システムを用いた適
応制御システム
Claims (18)
- 【請求項1】 内部動作のクロックを生成するクロック
生成部と、動作検証対象となる第1の記憶素子と、上記
第1の記憶素子以外の演算回路である演算回路群とから
構成される通常動作回路と、 上記第1の記憶素子と同じデータを、該第1の記憶素子
と位相の異なるクロックで記憶する第2の記憶素子と、
上記第1の記憶素子、及び上記第2の記憶素子の出力結
果から、上記通常動作回路が安定動作しているか否かを
判定する判定器とから構成される動作検証回路とを備
え、 上記判定器の出力を監視して、低動作周波数で上記第1
の記憶素子の高速動作の検証を行う、 ことを特徴とする動作検証システム。 - 【請求項2】 請求項1に記載の動作検証システムにお
いて、 上記クロック生成部内に、リングオシュレータを備え、 上記位相の異なるクロックを、該リングオシュレータの
位相情報を元に生成する、 ことを特徴とする動作検証システム。 - 【請求項3】 請求項1に記載の動作検証システムにお
いて、 上記位相の異なるクロックは、遅延素子を用いて、生成
する、 ことを特徴とする動作検証システム。 - 【請求項4】 請求項1に記載の動作検証システムにお
いて、 上記位相の異なるクロックは、半導体集積回路内部の配
線遅延を用いて生成する、 ことを特徴とする動作検証システム。 - 【請求項5】 請求項1に記載の動作検証システムにお
いて、 上記位相の異なるクロックは、外部で生成し、半導体集
積回路内に供給する、ことを特徴とする動作検証システ
ム。 - 【請求項6】 請求項1ないし請求項5のいずれかに記
載の動作検証システムにおいて、 上記クロック生成部を、半導体集積回路外に備えた、 ことを特徴とする動作検証システム。 - 【請求項7】 内部動作のクロックを生成するクロック
生成部と、動作検証対象となる第1の記憶素子と、上記
第1の記憶素子以外の演算回路である演算回路群とから
構成される通常動作回路と、 上記第1の記憶素子がラッチする上記演算回路群からの
出力データを遅延させる遅延回路と、上記遅延回路によ
り遅延されたデータを、該第1の記憶素子と同じ位相の
クロックで記憶する第2の記憶素子と、上記第1の記憶
素子、及び上記第2の記憶素子の出力結果から、上記通
常動作回路が安定動作しているか否かを判定する判定器
とから構成される動作検証回路とを備え、 上記判定器の出力を監視して、低動作周波数で上記第1
の記憶素子の高速動作の検証を行う、 ことを特徴とする動作検証システム。 - 【請求項8】 請求項7に記載の動作検証システムにお
いて、 上記遅延回路は、遅延素子を用いて上記第1の記憶素子
がラッチする上記演算回路群からの出力データを遅延さ
せる、 ことを特徴とする動作検証システム。 - 【請求項9】 請求項7に記載の動作検証システムにお
いて、 上記遅延回路は、配線遅延を用いて上記第1の記憶素子
がラッチする上記演算回路群からの出力データを遅延さ
せる、 ことを特徴とする動作検証システム。 - 【請求項10】 内部動作のクロックを生成するクロッ
ク生成部と、動作検証対象となる第1の記憶素子と、上
記第1の記憶素子以外の演算回路である演算回路群とか
ら構成される通常動作回路と、 上記第1の記憶素子がラッチする上記演算回路群からの
出力データを遅延させる遅延回路と、上記遅延回路によ
り遅延されたデータを、該第1の記憶素子と位相の異な
るクロックで記憶する第2の記憶素子と、上記第1の記
憶素子、及び上記第2の記憶素子の出力結果から、上記
通常動作回路が安定動作しているか否かを判定する判定
器とから構成される動作検証回路とを備え、 上記判定器の出力を監視して、低動作周波数で上記第1
の記憶素子の高速動作の検証を行う、 ことを特徴とする動作検証システム。 - 【請求項11】 請求項1、7、又は10の何れかに記
載の動作検証システムを有する適応制御システムであっ
て、 上記判定器の出力結果に基づき、上記通常動作回路内の
内部演算時間を変化させる要素である因子を制御する因
子制御回路を備え、 上記判定器の出力を監視して、低動作周波数で上記第1
の記憶素子の高速動作の検証を行いつつ、その検証結果
を上記因子制御回路にフィードバックし、該因子の制御
可能な範囲内で該因子を制御して上記内部演算時間を短
くするとともに、上記判定器の出力結果から上記通常動
作回路の安定動作可能と判定される範囲を、拡大する、 ことを特徴とする適応制御システム。 - 【請求項12】 請求項11に記載の適応制御システム
において、 上記因子制御回路として、上記通常動作回路の内部動作
周波数を制御する周波数制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から安定
動作可能と判定される範囲内で、より高い内部動作周波
数を設定する、 ことを特徴とする適応制御システム。 - 【請求項13】 請求項11に記載の適応制御システム
において、 上記因子制御回路として、上記通常動作回路の内部動作
周波数を制御する周波数制御回路、および上記通常動作
回路の内部動作電圧を制御する電源電圧制御回路を備
え、 上記周波数制御回路は、上記判定器の出力結果から安定
動作可能と判定される範囲内で、より高い内部動作周波
数を設定し、 上記電源電圧制御回路は、上記判定器の出力結果から安
定動作可能と判定される範囲内で、上記内部動作電圧を
制御する、 ことを特徴とする適応制御システム。 - 【請求項14】 請求項11に記載の適応制御システム
において、 上記因子制御回路として、上記通常動作回路の内部動作
周波数を制御する周波数制御回路、および上記通常動作
回路の内部温度を制御する温度制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から上記
通常動作回路が安定動作可能と判定される範囲内で、よ
り高い内部動作周波数を設定し、 上記温度制御回路は、上記判定器の出力結果から安定動
作可能と判定される範囲内で、内部温度を制御する、 ことを特徴とする適応制御システム。 - 【請求項15】 請求項1、7、又は10の何れかに記
載の動作検証システムを有する適応制御システムであっ
て、 上記判定器の出力結果に基づき、上記通常動作回路内の
内部演算時間を変化させる要素である因子を制御する因
子制御回路を備え、 上記因子制御回路は、上記判定器の出力結果から上記通
常動作回路が安定動作可能と判定される範囲内で、該適
応制御システムの消費電力を低減するよう、制御を行
う、 ことを特徴とする適応制御システム。 - 【請求項16】 請求項15に記載の適応制御システム
において、 上記因子制御回路として、上記通常動作回路の内部動作
周波数を制御する周波数制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から安定
動作可能と判定される範囲内で、該周波数制御の制御精
度を緩和させ、上記周波数制御回路の消費電力を低減す
る、 ことを特徴とする適応制御システム。 - 【請求項17】 請求項15に記載の適応制御システム
において、 上記因子制御回路として、上記通常動作回路の内部動作
周波数を制御する周波数制御回路、および上記通常動作
回路の内部動作電圧を制御する電源電圧制御回路を備
え、 上記周波数制御回路は、上記判定器の出力結果から安定
動作可能と判定される範囲内で、該周波数制御の制御精
度を緩和させ、上記周波数制御回路の消費電力を低減
し、 上記電源電圧制御回路は、上記判定器の出力結果から安
定動作可能と判定される範囲内で、上記内部動作電圧を
下げ、上記通常動作回路の消費電力を低減する、 ことを特徴とする適応制御システム。 - 【請求項18】 請求項15に記載の適応制御システム
において、 上記因子制御回路として、上記通常動作回路の内部動作
周波数を制御する周波数制御回路、および上記通常動作
回路の内部温度を制御する温度制御回路を備え、 上記周波数制御回路は、上記判定器の出力結果から安定
動作可能と判定される範囲内で、該周波数制御の制御精
度を緩和させ、上記周波数制御回路の消費電力を低減
し、 上記温度制御回路は、上記判定器の出力結果から安定動
作可能と判定される範囲内で、温度制御の設定温度を下
げる、もしくは該温度制御の制御精度を緩和させ、上記
温度制御回路の消費電力を低減する、 ことを特徴とする適応制御システム。
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JP2010071750A (ja) * | 2008-09-17 | 2010-04-02 | Sony Corp | 半導体装置 |
US7911221B2 (en) | 2007-12-17 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor device with speed performance measurement |
JP2016188825A (ja) * | 2015-03-30 | 2016-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置及びシステム |
-
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- 2002-11-20 JP JP2002337143A patent/JP3873019B2/ja not_active Expired - Fee Related
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