JP2003273228A - Semiconductor device and display driving device - Google Patents

Semiconductor device and display driving device

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a display driving device which restrain current consumption and stabilize operation when a circuit like a shift register is constituted by using an a-SiTFT, and can improve display quality when a display driving device is constituted. <P>SOLUTION: Each transistor for constituting each stage RS (k) of a stage RS (1) to a stage RS (n) (n is a positive integer) which constitutes the shift register is formed of a thin film transistor, and Q50 is made to be a double gate structure. A prescribed voltage Vc is applied to a top gate terminal TG which voltage reduces a leakage current flowing across a drain and a source to a minimum when a 0 [V] is applied to a bottom gate terminal BG. Further, Q40 may be made to be a double gate structure, thereby enabling the restriction of the current consumption of the shift register and the stabilization of operation thereof. When the shift register is employed to the display driving device, display quality can be improved. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、薄膜トランジスタによる半導体装置およびそれを用いた表示駆動装置に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a display driving apparatus using the semiconductor device and its thin film transistor-based. 【0002】 【従来の技術】アモルファスシリコンTFT(薄膜トランジスタ:Thin Film Transistor)(以下「a−SiT [0002] amorphous silicon TFT (thin film transistor: Thin Film Transistor) (hereinafter referred to as "a-SiT
FT」と言う。 Says FT ". )は、例えば、液晶表示パネルの各画素を構成する液晶素子として用いられる。 ) Is used as, for example, liquid crystal elements forming each pixel of the liquid crystal display panel. また、液晶表示パネルはゲートドライバおよびソースドライバによって制御され、所望の画像を表示する。 The liquid crystal display panel is controlled by the gate driver and the source driver, a desired image is displayed. 具体的には、ゲートドライバは液晶素子を構成するa−SiTFTを順次選択駆動する。 Specifically, the gate driver sequentially selects drives a-SiTFT constituting the liquid crystal element. そしてソースドライバが同じく液晶素子を構成する液晶容量に対して表示データに応じた電圧を印加することにより、表示動作が行われ、液晶表示パネルに画像が表示される。 And by applying a voltage corresponding to display data to the liquid crystal capacity source driver constitutes also a liquid crystal element, display operation is performed, an image is displayed on the liquid crystal display panel. 【0003】また、近年、a−SiTFTを用いて種々の回路を構成することが検討されており、例えば表示駆動装置のゲートドライバまたはソースドライバあるいは両者をa−SiTFTによって構成することにより、該表示駆動装置と液晶表示パネルとを一体化して、モジュールサイズの縮小化、コストの低下等を図る技術が開発・研究されている。 In recent years, by constituting it has been considered to constitute various circuits, such as a gate driver or a source driver, or both of the display drive device by a-SiTFT with a-SiTFT, the display integrated drive device and the liquid crystal display panel, reduction in module size, a technique for achieving such as reduction of cost have been developed and studied. 【0004】 【発明が解決しようとする課題】しかしながら、例えばa−SiTFTは、ゲート端子に0[V]を印加しても完全なオフ状態とならず、ソース・ドレイン電極間にリーク電流が流れる特性を持つ。 [0004] The present invention is, however, for example, a-SiTFT is not even a complete off-state by applying 0 [V] to the gate terminal, a leakage current flows between the source and drain electrodes with the characteristics. 従って、a−SiTFT Thus, a-SiTFT
を用いて表示駆動装置を構成した場合、リーク電流によって回路の消費電流が増加する問題があった。 Case where the display driving apparatus using, there is a problem that the current consumption of the circuit by leakage current increases. また、リーク電流によって回路動作が不安定となり、その結果、 The circuit operates by the leakage current becomes unstable, as a result,
液晶表示パネルの各液晶画素の制御が不正確となって、 Control of each liquid crystal pixel of the liquid crystal display panel becomes inaccurate,
表示品位の低下を招く問題があった。 There has been a problem that leads to a decrease in display quality. 【0005】本発明の課題は、a−SiTFTによりシフトレジスタ等の回路を構成する場合において、消費電流を抑制するとともに動作を安定させ、表示駆動装置を構成した場合に表示品位を向上させることができる半導体装置および表示駆動装置を提供することである。 An object of the present invention, when constituting a circuit such as a shift register by a-SiTFT, to stabilize the operation while suppressing the current consumption, is possible to improve the display quality in the case where the display driver it is to provide a semiconductor device and a display driver device. 【0006】 【課題を解決するための手段】以上の課題を解決するため、請求項1記載の発明は、入力信号が印加される第1 [0006] To solve the above problems SUMMARY OF THE INVENTION The invention of claim 1, wherein the first input signal is applied
のトランジスタと、反転入力信号が印加される第2のトランジスタが直列に接続され、所定の出力信号を出力する第1のインバータ回路を含む半導体装置において、前記第1のトランジスタおよび前記第2のトランジスタは薄膜トランジスタからなり、少なくとも前記第1のトランジスタは、対向して配置される第1ゲート及び第2ゲートを備えるダブルゲート構造のトランジスタであり、 And transistor, the second transistor is connected in series to the inverting input signal is applied, in a semiconductor device including a first inverter circuit for outputting a predetermined output signal, the first transistor and the second transistor comprises a thin film transistor, at least said first transistor is a transistor of a double gate structure comprising a first gate and a second gate disposed opposite,
前記該第1ゲートを信号入力端とし、前記第2ゲートに、前記第1のトランジスタがオフ状態の時のリーク電流を低減する所定の電圧を印加する印加手段を備えることを特徴としている。 Wherein the first gate and a signal input terminal, the second gate, the first transistor is characterized in that it comprises a means for applying a predetermined voltage to reduce the leakage current of the off state. 【0007】この請求項1記載の発明によれば、薄膜トランジスタを用いて構成される、インバータ回路を含む半導体装置において、第1のトランジスタをダブルゲート構造とし、第2ゲートに所定の電圧を印加することによって、第1のトランジスタがオフ状態の時のリーク電流を抑制して半導体装置の消費電流を削減することができるとともに、回路動作を安定させることができる。 According to the invention of claim 1, wherein, constructed using thin film transistors, the semiconductor device including an inverter circuit, a double gate structure of the first transistor, a predetermined voltage is applied to the second gate it allows it is possible to first transistor to reduce the current consumption of the semiconductor device by suppressing the leakage current of the off state, it is possible to stabilize the circuit operation. 【0008】また、請求項2記載の発明は、請求項1記載の半導体装置において、前記半導体装置は、更に、前記入力信号が印加され、前記反転入力信号となる信号を出力する第2のインバータ回路を含み、該第2のインバータ回路は前記入力信号が印加される第3のトランジスタを備え、該第3のトランジスタは、対向して配置される第1ゲート及び第2ゲートを有するダブルゲート構造のトランジスタであり、前記第1ゲートを信号入力端とし、前記第2ゲートに、前記第3のトランジスタがオフ状態の時のリーク電流を低減する所定の電圧を印加する印加手段を備えることを特徴としている。 [0008] According to a second aspect of the invention, in the semiconductor device according to claim 1, wherein the semiconductor device is further the input signal is applied, a second inverter for outputting a signal which becomes the inverted input signal includes a circuit, the inverter circuit of the second comprises a third transistor the input signal is applied, the third transistor is a double gate structure having a first gate and a second gate disposed opposite a transistor, said first gate by a signal input terminal, characterized in that said second gate comprises applying means for applying a predetermined voltage to the third transistor to reduce leakage current of the off state It is set to. 【0009】この請求項2記載の発明によれば、第2のインバータ回路を備え、第3のトランジスタをダブルゲート構造としてリーク電流を抑制するように構成したことにより、半導体装置の回路動作を更に安定させることができる。 [0009] According to the invention as claimed in claim 2, comprising a second inverter circuit, by which is configured to suppress the leakage current of the third transistor as a double gate structure, further circuit operation of a semiconductor device it can be stabilized. 【0010】また、請求項3記載の発明は、請求項1または2記載の半導体装置において、前記ダブルゲート構造のトランジスタにおいて、前記第2ゲートに印加する前記所定の電圧は、前記第1のゲートにロウレベルが印加された際に、当該トランジスタのソース、ドレイン間に流れる電流が最小となる電圧であることを特徴としている。 [0010] The invention of claim 3, wherein, in the semiconductor device according to claim 1 or 2 wherein, in the transistor of the double gate structure, the predetermined voltage applied to the second gate, the first gate low level when applied, is characterized in that the source of the transistor, the current flowing between the drain is a voltage which becomes minimum. 【0011】この請求項3記載の発明によれば、第1、 According to the invention of claim 3 wherein the first,
第3のトランジスタにおけるダブルゲート構造のトランジスタのオフ状態でのソース、ドレイン間のリーク電流を最小に抑制することができて、半導体装置の消費電流を一層低減させることができ、また、半導体装置の回路動作を一層安定させることができる。 The source of the off state of the transistor having the double gate structure in the third transistor, a leakage current between the drain and can be suppressed to a minimum, it is possible to further reduce the current consumption of the semiconductor device, also in the semiconductor device it can be further stabilized circuit operation. また、請求項4記載の発明は、請求項1から3の何れかに記載の半導体装置において、前記半導体装置はシフトレジスタ回路であって、前記第1のインバータ回路の前記第1のトランジスタの一側端子がクロック信号入力端子に接続され、該クロック信号に応じて前記入力信号に基づく前記出力信号を出力することを特徴としている。 The invention of claim 4 is the semiconductor device according to any one of claims 1 to 3, the semiconductor device is a shift register circuit, one of said first transistor of said first inverter circuit side terminal is connected to the clock signal input terminal, is characterized by outputting the output signal based on the input signal in response to said clock signal. 【0012】この請求項4記載の発明によれば、薄膜トランジスタを用いてシフトレジスタ回路を構成する場合において、シフトレジスタ回路の消費電流を低減するとともに安定した回路動作を得ることができる。 According to the invention of the fourth aspect, in a case where a shift register circuit using thin film transistors, it is possible to obtain a stable circuit operation with reduced current consumption of the shift register circuit. 【0013】更に、請求項5記載の発明は、請求項1から4の何れかに記載の半導体装置を有して各段が構成された複数段のシフトレジスタを備え、前記クロック信号に応じて各段から出力される前記出力信号を、対応する表示パネルの走査線に印加することにより、該表示パネルを駆動することを特徴としている。 Furthermore, an invention according to claim 5, further comprising: a shift register of a plurality of stages, each stage is configured to have a semiconductor device according to any one of claims 1 to 4, depending on said clock signal It said output signal output from each stage, by applying to the scanning lines of the corresponding display panel, is characterized in that for driving the display panel. 【0014】この請求項5記載の発明によれば、薄膜トランジスタを用いて構成した複数段のシフトレジスタを用いて表示駆動装置を構成した場合に、表示駆動装置の動作を安定にすることができて、表示パネルの表示品位を向上させることができる。 According to the invention of claim 5, wherein, in case where the display driving apparatus using a shift register of a plurality of stages constituted by using the thin film transistor, and it is possible to stabilize the operation of the display driving device , thereby improving the display quality of the display panel. 【0015】 【発明の実施の形態】以下、本発明に係わる半導体装置について詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described in detail a semiconductor device according to the present invention. なお、図1〜図13に示す実施の形態では、一例として半導体装置によってシフトレジスタ回路を構成し、これにより表示駆動装置を構成して液晶表示装置に適用した場合について説明する。 In the embodiment shown in FIGS. 1 to 13 constitute a shift register circuit by a semiconductor device as an example, thereby described as applied to constitute a display driver in the liquid crystal display device. まず、図1は、液晶表示装置の構成を示したブロック図である。 First, FIG. 1 is a block diagram showing a configuration of a liquid crystal display device. 液晶表示装置は、液晶表示パネル11、ゲートドライバ12およびソースドライバ13を備える。 The liquid crystal display device includes a liquid crystal display panel 11, the gate driver 12 and source driver 13. 【0016】液晶表示パネル11には、行方向に延伸されたゲート線GL1、GL2、・・・(以下、包括的に「ゲート線GL」と言う。)と列方向に延伸されたデータ線DL1、DL2、・・・(以下、包括的に「データ線DL」と言う。)の交点に液晶表示素子111が設けられている。 [0016] For the liquid crystal display panel 11, a gate line GL1, which is extending in the row direction, GL2, ··· (hereinafter, generically referred to as "gate line GL".) And is extending in the column direction data line DL1 , DL2, ··· (hereinafter, generically referred to as "data lines DL".) the liquid crystal display element 111 is provided at the intersection of. 液晶表示素子111は、TFT112と画素容量113によって構成される。 The liquid crystal display device 111 is constituted by TFT112 pixel capacitor 113. 各TFT112のゲート端子はゲート線GLに接続され、ソース端子はデータ線DLに接続される。 The gate terminal of each TFT112 is connected to the gate line GL, a source terminal connected to the data line DL. 画素容量113は、TFT11 The pixel capacity 113, TFT11
2のドレイン端子に接続された画素電極と、この画素電極に対向する対向電極に挟時された液晶からなる。 And pixel electrodes connected to the second drain terminal, a liquid crystal which is Kyoji the counter electrode facing the pixel electrode. この液晶表示素子111が複数マトリクス状に配列されて液晶表示パネル11が構成される。 The liquid crystal display device 111 is a liquid crystal display panel 11 are arranged in a plurality matrix is ​​constructed. 【0017】表示駆動装置であるゲートドライバ12 [0017] The gate driver 12 is a display driving device
は、シフトレジスタ121を備え、スタート信号Vst It is provided with a shift register 121, the start signal Vst
が入力され、クロック信号CK1およびCK2の入力信号に応じてスタート信号Vstを順次シフト動作して、 There are input and sequentially shifting the start signal Vst in accordance with an input signal of the clock signal CK1 and CK2,
走査信号をゲート線GLへ順次出力する。 Sequentially outputs a scan signal to the gate line GL. これにより、 As a result,
各ゲート線GLに接続されたTFT112が順次オン状態となる。 TFT112 connected to each gate line GL are sequentially turned on. 【0018】ソースドライバ13は、図示していないが、入力される表示データを階調電圧に変換し、表示データ信号としてデータ線DLへ出力する。 [0018] The source driver 13 is not shown, it converts the display data input to the gray scale voltage, and outputs it to the data line DL as display data signals. そしてゲートドライバ12から出力された走査信号によってTFT1 Then the scan signal outputted from the gate driver 12 TFT 1
12がオン状態になったとき、表示データ信号がTFT When 12 is turned on, the display data signal TFT
112を介して画素容量113に供給されて画像表示動作が行われる。 112 is supplied to the pixel capacitance 113 through the image display operation is performed. 【0019】図2は、ゲートドライバ12を構成するシフトレジスタ121の回路構成図の一例である。 [0019] Figure 2 is an example of a circuit diagram of a shift register 121 constituting the gate driver 12. シフトレジスタ121は、ゲート線GLの本数をn(nは正の整数)本とすると、シフト回路からなるn個の段RS Shift register 121, when the number of gate lines GL (n is a positive integer) n and this, n-number of stages RS consisting shift circuit
(1)〜RS(n)によって構成されている。 (1) it is constituted by a to RS (n). 【0020】各段RS(k)(kは1〜nの整数)は、 [0020] each stage RS (k) (k is an integer of 1~n) is,
入力信号端子IN、出力信号端子OUT、クロック信号端子CKおよびリセット信号端子RSTを有する。 With the input signal terminal IN, an output signal terminal OUT, and a clock signal terminal CK and the reset signal terminal RST. 段R Stage R
S(1)の入力信号端子INには、図示していないがコントローラ回路等の外部回路からスタート信号Vstが入力される。 The input signal terminal IN of the S (1), although not shown, the start signal Vst is input from an external circuit such as a controller circuit. 段RS(2)〜段RS(n)の入力信号端子INには、前の段RS(k−1)(kは2〜nの整数)の出力信号端子OUTが接続され、出力信号out To the input signal terminal IN of the stage RS (2) ~ stage RS (n) is, prior to the stage RS (k-1) (k is an integer of 2- through n) is connected to the output signal terminal OUT of the output signal out
(k−1)がそれぞれ入力される。 (K-1) are input. 【0021】出力信号端子OUTは出力信号out [0021] The output signal terminal OUT is the output signal out
(k)をゲート線GLにそれぞれ出力する。 And outputs to the gate lines GL and (k). 【0022】クロック信号端子CKには、奇数の段RS [0022] to the clock signal terminal CK is, the odd-numbered stages RS
(k)にはクロック信号CK1、偶数の段RS(k)にはクロック信号CK2が外部回路から入力される。 The clock signal CK1 is in (k), the clock signal CK2 to the even-numbered stages RS (k) are input from an external circuit. クロック信号CK1およびCK2は同期パルス信号であり、 Clock signals CK1 and CK2 are synchronized pulse signals,
交互に段RS(k)の駆動レベルとなる。 Alternately the drive level stage RS (k). 最終段RS The final stage RS
(n)以外の段RS(k)のリセット信号端子RSTには、次の段RS(k+1)(kは1〜n−1の整数)の出力信号端子OUTが接続され、出力信号out(k+ The reset signal terminal RST of (n) other than the stage RS (k), (k is an integer of 1 to n-1) stage RS (k + 1) of the following is connected to the output signal terminal OUT of the output signal out (k +
1)(kは1〜n−1の整数)がそれぞれ入力される。 1) (k is 1 to n-1 integers) are input.
段RS(n)のリセット信号端子RSTには、外部回路から信号が入力される。 The reset signal terminal RST stage RS (n), the signal is input from an external circuit. 【0023】図3は、シフトレジスタ121の各段RS [0023] Figure 3, each stage of the shift register 121 RS
(k)の具体的な回路構成の一例である。 It is an example of a specific circuit configuration of a (k). 段RS(k) Stage RS (k)
は、クロック信号端子CKに入力されたクロック信号C A clock signal C input to the clock signal terminal CK
K1に応じて、入力信号端子INに入力された信号を出力信号端子OUTに出力する機能、および、リセット信号端子RSTに入力された信号によって出力をリセットする機能を有するとともに、出力信号端子OUTをインバータ回路によって構成している。 Depending on K1, function of outputting a signal inputted to the input signal terminal IN to the output signal terminal OUT, and has a function of resetting the output by a signal inputted to the reset signal terminal RST, the output signal terminal OUT It is constituted by an inverter circuit. また、図3におけるQ1〜Q6はN型a−SiTFT(以下、包括的には「TFTQ」と言う。)によって構成される。 Furthermore, Q1 to Q6 in FIG. 3 is N-type a-SiTFT (hereinafter, generally to say "TFTQ".) Composed of. 【0024】図3において、Q1のドレイン端子Dおよびゲート端子Gは、入力信号端子INに接続される。 [0024] In FIG. 3, the drain terminal D and the gate terminal G of Q1 is connected to the input signal terminal IN. Q
2のドレイン端子Dは、Q1のソース端子Sに接続され、ゲート端子Gはリセット信号端子RSTに接続される。 The drain terminal D of 2 is connected to the source terminal S of Q1, the gate terminal G is connected to the reset signal terminal RST. そしてソース端子Sには、電圧Vss(低電位)が印加される。 And the source terminal S, the voltage Vss (low potential) is applied. Q3(第3のトランジスタ)のドレイン端子Dおよびゲート端子Gには電圧Vdd(高電位)が印加される。 Q3 voltage Vdd (high potential) is applied to the drain terminal D and the gate terminal G of (third transistor). Q4のドレイン端子DはQ3のソース端子S Drain terminal D of Q4 is Q3 source terminal S of the
に接続され、ゲート端子GはQ1のソース端子Sに接続される。 It is connected to the gate terminal G is connected to the source terminal S of Q1. そしてソース端子Sには、電圧Vssが印加される。 And the source terminal S, the voltage Vss is applied. Q5のドレイン端子Dは、クロック信号端子CK Drain terminal D of the Q5 is, the clock signal terminal CK
に接続され、ゲート端子GはQ1のソース端子Sに接続される。 It is connected to the gate terminal G is connected to the source terminal S of Q1. そしてソース端子Sは出力信号端子OUTに接続される。 And a source terminal S is connected to the output signal terminal OUT. Q6(第2のトランジスタ)のドレイン端子Dは、出力信号端子OUTに接続され、ゲート端子GはQ3のソース端子Sに接続される。 The drain terminal D of Q6 (second transistor) is connected to the output signal terminal OUT, and the gate terminal G is connected to the source terminal S of Q3. そしてソース端子S And a source terminal S
には、電圧Vssが印加される。 , The voltage Vss is applied. 【0025】容量Aは、Q1のソース端子SとQ4、Q [0025] capacity A is, Q1 source terminal S and Q4, Q of
5のゲート端子Gとの間の配線およびQ1、Q4、Q5 Wiring and Q1 between the gate terminal G of the 5, Q4, Q5
の寄生容量によって形成される容量であり、容量BはQ A capacitance formed by the parasitic capacitance of the capacity B is Q
3のソース端子SとQ4のドレイン端子、Q6のゲート端子Gとの間の配線およびQ3、Q4、Q6の寄生容量によって形成される容量である。 The drain terminal of the third source terminal S and Q4, a capacitor formed by the parasitic capacitance of wiring and Q3, Q4, Q6 between the gate terminal G of Q6. まずTFTQの構造および特性を説明してから、段RS(k)の回路動作を説明する。 It must first describe the structure and properties of TFTs Q, illustrating the circuit operation of the stages RS (k). 【0026】図4は、各段RS(k)を構成するTFT [0026] Figure 4 constituting each stage RS (k) TFT
Qの構造を示す断面図である。 It is a sectional view showing the structure of Q. TFTQはガラス基板4 TFTQ the glass substrate 4
1、ゲート電極42、ゲート絶縁膜43、半導体膜4 1, the gate electrode 42, the gate insulating film 43, the semiconductor film 4
4、チャネル保護膜45、不純物半導体膜46、ソース電極47およびドレイン電極48とを具備し、これらが積層された構造となっている。 4, the channel protective film 45, the impurity semiconductor film 46, comprising a source electrode 47 and drain electrode 48, which is that these are stacked. ガラス基板41上にゲート電極42が形成され、ゲート電極42を覆うようにゲート絶縁膜43が形成される。 Gate electrode 42 is formed on the glass substrate 41, a gate insulating film 43 is formed to cover the gate electrode 42. ゲート絶縁膜43上に半導体膜44が形成され、半導体膜44上にチャネル保護膜45が形成される。 Semiconductor film 44 is formed on the gate insulating film 43, the channel protection film 45 is formed on the semiconductor film 44. そして、チャネル保護膜45の両端から半導体膜44上を覆うように不純物半導体膜46 Then, so as to cover the semiconductor film 44 from both ends of the channel protection film 45 impurity semiconductor film 46
が形成される。 There is formed. 一方の不純物半導体膜46の上にはソース電極47が形成され、他方の不純物半導体膜46の上にはドレイン電極48が形成される。 A source electrode 47 on top of one of the impurity semiconductor film 46 is formed, the drain electrode 48 is formed on the other of the impurity semiconductor film 46. 【0027】図5は、TFTQのVG−ID特性を測定するための回路図である。 [0027] FIG. 5 is a circuit diagram for measuring the VG-ID characteristics of TFTs Q. TFT51は、図4で示したTFTQと同じ構造および特性を持つN型a−SiTF TFT51 is, N-type a-SiTF having the same structure and characteristics as TFTQ shown in FIG. 4
Tである。 It is a T. TFT51のゲート端子Gには可変型の電源52(VG)の+極が接続され、電源52の−極は接地される。 The gate terminal G of the TFT51-variable power source 52 (VG) of the positive electrode is connected, the power supply 52 - pole is grounded. TFT51のドレイン端子Dには電流計53の一端が接続され、電流計53の他端には電源54の+極が接続される。 The drain terminal D of the TFT51 is connected to one end of a current meter 53, the other end of the ammeter 53 are connected to the positive pole of the power source 54. 電源54の−極およびTFT51のソース端子Sは接地される。 Power 54 - the source terminal S of the poles and TFT51 is grounded. そして、電源52の供給電圧を負の電圧から徐々に上昇させたときにTFT51に流れるドレイン電流IDを電流計53にて測定する。 Then, to measure the drain current ID flowing through TFT51 when gradually increasing the supply voltage of the power source 52 from the negative voltage at a current meter 53. 【0028】図6は、図5にて示した回路図を用いて測定したTFT51のVG−ID特性を示した図である。 [0028] FIG. 6 is a diagram showing the VG-ID characteristics of TFT51 measured using the circuit diagram shown in FIG.
横軸はゲート端子に印加する電圧VG、縦軸はドレイン電流IDの対数を表示している。 Voltage horizontal axis is applied to the gate terminal VG, the vertical axis shows the logarithm of the drain current ID. 【0029】例えば単結晶シリコンによるN型MOS− [0029] N-type by, for example, single crystal silicon MOS-
FETの場合、周知のように、VGが0[V]以下のとき、ドレイン電流IDは微小となり、実質的には流れない。 For FET, as is well known, when VG is 0 [V] or less, the drain current ID becomes small, does not flow substantially. そして、VGを0[V]より増加していくと、ドレイン電流IDが発生し、その電流値は増加していき、V Then, when the VG increases from 0 [V], the drain current ID is generated, and continue to increase its current value, V
Gがある値以上になるとドレイン電流IDは飽和してほぼ一定の電流となる。 The drain current ID when G is above a certain value to become substantially constant current is saturated. 【0030】これに対し、a−SiTFTであるTFT [0030] On the other hand, it is a-SiTFT TFT
51は、VGを0[V]より増加していった場合は、同様に、ドレイン電流IDは増加していき、VGがある値以上で飽和してほぼ一定の電流となる特性を有するが、 51, if went a VG increases from 0 [V], similarly, the drain current ID continue to increase, but has the property of substantially constant current saturated at VG certain value or more,
VGが0[V]のときのドレイン電流IDが最小とはならず、VGが0[V]以下の時もドレイン電流IDがある程度流れる。 VG is not the drain current ID is a minimum when the 0 [V], VG is 0 [V] is also the drain current ID flows to some extent when:. そして、VGが0[V]以下の電圧V Then, VG is 0 [V] or less of the voltage V
G'[V]の時にドレイン電流IDが最小値ID1となり、更にVGが低下するとドレイン電流は逆に増加していく特性を有する。 G 'minimum value ID1 becomes the drain current ID when [V], further drain when VG is decreased current has the property that increases in reverse. ここで、VG=0[V]の時のドレイン電流IDをID2とする。 Here, the drain current ID when the VG = 0 [V] and ID2. 【0031】このように、VGを0[V]としても、T [0031] In this way, even the VG as 0 [V], T
FT51にはドレイン電流ID=ID2が流れるため、 FT51 to flow the drain current ID = ID2 is in,
TFT51は十分なオフ状態とならない。 TFT51 is not a sufficient off state. つまり段RS That is the stage RS
(k)を構成するTFTQは、ゲート端子Gに0[V] (K) constituting the TFTQ is the gate terminal G 0 [V]
が印加されても十分にオフ状態とならないため、ドレイン端子Dに供給されている信号をソース端子S側へある程度出力してしまう。 Because but not sufficiently turned off be applied, resulting in some degree outputs a signal supplied to the drain terminal D to the source terminal S side. その結果、シフトレジスタ121 As a result, the shift register 121
の動作が不安定となって、液晶表示パネル11の液晶表示素子111の制御が不正確となり、表示品位の低下を招く原因となっていた。 Operation becomes unstable, the control of the liquid crystal display device 111 of the liquid crystal display panel 11 becomes inaccurate, causing deteriorating the display quality. 更にTFTのゲート端子Gに0 0 In addition to the gate terminal G of the TFT
[V]を印加した状態であってもリーク貫通電流としてTFTにドレイン電流ID=ID2が流れるため、シフトレジスタ121の消費電流が増大するという問題もあった。 [V] TFT to flow the drain current ID = ID2 to as leakage through current even in a state of applying the current consumption of the shift register 121 there is a problem of increasing. 【0032】次に、図3に示した各段RS(k)によって構成されたシフトレジスタ121の動作タイミング図を図7に示す。 Next, FIG. 7 shows the operation timing chart of the shift register 121 constituted by each stage RS (k) shown in FIG. 説明では段RS(1)〜段RS(4)を例に挙げて説明し、同時に図3に示した段RS(k)の回路動作について説明する。 In the description described taking the stage RS (1) ~ stage RS (4) as an example, a description will be given of the circuit operation of the stages RS (k) shown in FIG. 3 at the same time. 【0033】まず、サイクル1において、奇数の段RS [0033] First, in cycle 1, the odd-numbered stages RS
(k)には信号CK1として“Hi”レベル、偶数の段RS(k)には信号CK2として“Low”レベルの信号が入力される。 "Hi" level as the signal CK1 in (k), the even-numbered stages RS (k) "Low" level signal as the signal CK2 is input. この時、信号Vstは“Low”レベルなのでQ1はオフ状態であり、従ってQ4もオフ状態である。 At this time, signal Vst is "Low" level because Q1 is off, thus Q4 is also turned off. そして出力信号out(k)が全て“Low” Then, the output signal out (k) are all "Low"
レベルであるため、Q2もオフ状態である。 Since a level, Q2 is also turned off. 【0034】Q3はゲート端子Gに電圧Vddが印加されているため、常にオン状態である。 [0034] Q3 is because the voltage Vdd is applied to the gate terminal G, is always on. Q3がオン状態且つQ4がオフ状態であるため容量Bが充電状態となり、 Q3 is turned on and Q4 is the capacity B for in the OFF state become charged,
Q6はオン状態である。 Q6 is in the ON state. 【0035】ここで、Q1がオフ状態であるために容量Aは充電されないから、Q5はオフ状態であることが理想的である。 [0035] Here, since Q1 is not volume A to be the OFF state is charged, Q5 is ideally in an off state. しかし、図6で示した特性のように、TF However, as the characteristics shown in FIG. 6, TF
TQはゲート端子Gに0[V]が印加されても完全なオフ状態とならず、リーク電流が発生する。 TQ is not a complete off-state even to the gate terminal G 0 [V] is applied, leakage current is generated. このため奇数の段RS(k)では、例えば段RS(1)の出力信号である信号out(1)の信号P1aのように、Q5を介して微弱な信号レベルが出力信号out(k)(kは1 For this reason odd stage RS (k), for example, as in the signal P1a stage RS (1) signal out (1) is an output signal of, through Q5 weak signal level output signal out (k) ( k 1
〜nの奇数)として出力されてしまう。 ~n odd) would be output as. 【0036】次に、信号Vstが“Hi”レベル、信号CK1が“Low”レベル、信号CK2が“Hi”レベルとなると、Q1がオン状態となり、容量Aが充電される。 Next, signal Vst is "Hi" level, the signal CK1 is "Low" level, the signal CK2 becomes "Hi" level, Q1 is turned on, the capacitance A is charged. これにより、Q4およびQ5がオン状態となる。 Thus, Q4 and Q5 are turned on. Q
4がオン状態となると容量Bが放電され、Q6はオフ状態となる。 4 When turned on capacity B is discharged, Q6 are turned off. また、Q2のゲート端子Gには、次段から出力信号out(2)として微弱な信号レベルP1bが入力されるが、Q2をオン状態にするまでに至らず、Q2 Further, the gate terminal G of Q2, but weak signal level P1b as an output signal out (2) from the next stage is input, not enough before the Q2 in the ON state, Q2
はオフ状態のままである。 It remains in the off state. Q5はオン状態であるが、信号CK1が“Low”レベルであるため、出力信号ou Q5 is in the ON state, but because the signal CK1 is in the "Low" level, the output signal ou
tは“Low”レベルとなる。 t is the "Low" level. 【0037】そして、前述したように、Q5のリーク電流のために全ての偶数の段RS(k)において、信号C [0037] Then, as described above, in all the even-numbered stages RS (k) for the leakage current of the Q5, signal C
K2の“Hi”レベルを受けて、例えば信号P1bのような微弱な信号レベルが信号out(k)(kは1〜n In response to "Hi" level of K2, for example, signal weak signal level the signal out (k) (k as P1b is 1~n
の偶数)として出力される。 Is output even number) as. 【0038】続いてサイクル2において、信号CK1は“Hi”レベルとなり、信号CK2および信号Vstは“Low”レベルとなる。 [0038] Then, in cycle 2, the signal CK1 becomes "Hi" level, the signal CK2 and signal Vst becomes "Low" level. この時、Q1はオフ状態となるが、容量A(1)は充電の状態を保つ。 At this time, Q1 is turned off, volume A (1) keeps the state of charge. 従って、Q5 Therefore, Q5
もオン状態であるため、信号CK1の“Hi”レベルがQ5を介して出力信号out1として出力される。 Because also in an on state, "Hi" level signal CK1 is outputted as the output signal out1 via Q5. 同時に、信号CK1の“Hi”レベルを受けて、段RS At the same time, in response to the "Hi" level of the signal CK1, the stage RS
(1)を除く奇数の段RS(k)から微弱な信号レベルP2aが信号out(k)(kは1〜nの奇数)として出力される。 (1) a weak signal level P2a from the odd stage RS (k) except the signal out (k) (k is an odd number of 1 to n) are output as. 【0039】そして、信号out(1)は、次段RS [0039] Then, the signal out (1), the next stage RS
(2)の入力信号端子INに入力される。 Is input to the input signal terminal IN of the (2). このため、次段RS(2)において、Q1がオン状態となり、容量A Therefore, in the next stage RS (2), Q1 is turned on, capacitor A
が充電される。 There is charged. そして、Q4およびQ5はオン状態となる。 Then, Q4 and Q5 are turned on. 【0040】次に、信号CK1が“Low”レベル、信号CK2が“Hi”レベルとなったとき、容量Aが充電状態であるためQ5はオン状態であり、信号CK2の“Hi”レベルが信号out(2)として出力される。 Next, the signal CK1 is "Low" level when the signal CK2 becomes "Hi" level, the Q5 since the capacity A is charged state in the ON state, "Hi" level signal of the signal CK2 is output as out (2).
同時に、信号CK2の“Hi”レベルを受けて、段RS At the same time, in response to the "Hi" level of the signal CK2, the stage RS
(2)を除く偶数の段RS(k)から微弱な信号レベルP2bが信号out(k)(kは1〜nの偶数)として出力される。 (2) a weak signal level P2b from the even stage RS (k) except a signal out (k) (k is an even number of 1 to n) are output as. 【0041】そして、信号out(2)は次の段RS [0041] Then, the signal out (2) the next stage RS
(3)の入力信号端子INと前の段RS(1)のリセット端子RSTに入力される。 Is input to the reset terminal RST of the input signal terminal IN and the previous stage RS (3) (1). 即ち、段RS(1)のQ2 In other words, the stage Q2 of the RS (1)
はオン状態となり、容量Aは放電される。 Is turned on, capacitor A is discharged. また、段RS In addition, the stage RS
(3)のQ1はオン状態となって、容量Aは充電される。 (3) Q1 is turned on, capacitor A is charged. これにより、段RS(1)のQ4およびQ5はオフ状態となる。 Thus, Q4 and Q5 of stages RS (1) is turned off. そして、段RS(3)のQ4およびQ5がオン状態となり、サイクル3において信号CK1が“H Then, Q4 and Q5 stage RS (3) is turned on, the signal CK1 in cycle 3 "H
i”レベルになると、出力信号out(3)も“Hi” i "level, the output signal out (3) is also" Hi "
レベルとなる。 The level. 同時に、段RS(3)を除く奇数の段R At the same time, the odd number other than the stage RS and (3) stage R
S(k)からは、微弱な信号レベルP3aが出力信号o From the S (k), a weak signal level P3a the output signal o
ut(k)(kは1〜nの奇数)として出力される。 ut (k) (k is an odd number of 1 to n) are output as. 【0042】以上のように、各段RS(k)は信号Vs [0042] As described above, each stage RS (k) is the signal Vs
tとして“Hi”レベルになるパルスが印加された後、 After pulse becomes "Hi" level as t is applied,
信号CK1およびCK2に同期して各段RS(k)から順次パルスを出力する。 In synchronism with the signals CK1 and CK2 sequentially outputs pulses from each stage RS (k). しかし、各段RS(k)の出力が本来“Lo”レベルとなるべき状態のとき、即ち容量Aが放電状態でQ5のゲート端子Gに0[V]が印加される状態であっても、Q5は完全なオフ状態とならないため、信号CK1およびCK2に同期して、例えば信号P1aおよび信号P1bのような微弱なレベルの信号が出力されてしまう。 However, the state output to become the original "Lo" level of each stage RS (k), namely even if the capacitance A is 0 [V] is applied to the gate terminal G of the Q5 in a discharged state, Q5 is because not a perfect oFF state in synchronization with the signal CK1 and CK2, for example a weak level of signals such as signals P1a and signal P1b is output. 【0043】また、各段RS(k)の出力信号out [0043] In addition, the output signal out of each stage RS (k)
(k)は、液晶表示パネル11のゲート線GLを介してTFT112のゲート端子Gへ入力される。 (K) is input to the gate terminal G of the TFT112 through the gate line GL of the liquid crystal display panel 11. そこで、本来の走査信号とは異なるタイミングで、上記の信号P1 Therefore, at a timing different from that of the original scanning signals, said signals P1
aのような信号がTFT112のゲート端子Gに入力されることにより、本来液晶表示動作を行うべきではないタイミングで液晶表示素子111が若干駆動され、それにより、表示される画像が乱れ、表示品位が低下するという問題が発生する。 By signal such as a is input to the gate terminal G of the TFT 112, the original liquid crystal display device 111 at a timing not to make any liquid crystal display operation is driven slightly, thereby disturbed image displayed, display quality There occurs a problem of deterioration. 【0044】そこで、本発明においてはダブルゲート構造とし、リーク電流を最小限に抑えるようにした薄膜トランジスタを各段RS(k)のTFTQに用いることを特徴とする。 [0044] Therefore, a double gate structure in the present invention is characterized by using the thin film transistor so as to suppress the leakage current to a minimum the TFTQ of each stage RS (k). 【0045】以下、ダブルゲート構造と特性について説明し、その後この構造を適用したTFTを用いた時のシフトレジスタ121の動作を説明する。 [0045] Hereinafter, describes a double-gate structure and characteristics, for explaining the operation of the shift register 121 when using a subsequent TFT of applying this structure. 【0046】図8は、ダブルゲート構造を持つTFTの断面図である。 [0046] Figure 8 is a cross-sectional view of a TFT having a double gate structure. ダブルゲート構造とは、半導体膜44およびチャネル保護膜45を挟んで第1ゲートであるトップゲート電極82と、第2ゲートであるボトムゲート電極42とが対向して配置される構成を備える。 The double gate structure includes a top gate electrode 82 is a first gate across the semiconductor film 44 and channel protective film 45, a configuration in which the bottom gate electrode 42 is a second gate is arranged opposite. 図8に示す断面図は、図4に示した断面図に加え、層間絶縁膜8 Cross-sectional view shown in FIG. 8, in addition to the cross-sectional view shown in FIG. 4, an interlayer insulating film 8
1およびトップゲート電極82を付加したものであり、 Is obtained by adding a 1 and the top gate electrode 82,
ボトムゲート電極42は図4におけるゲート電極42と実質的に同じものである。 Bottom gate electrode 42 is substantially the same as the gate electrode 42 in FIG. 4. ここで、図4と同一の構成部分については、同一の符号を付し、詳細な説明は省略する。 Here, the same components as in FIG. 4, the same reference numerals, and detailed description thereof will be omitted. 【0047】層間絶縁膜81は、チャネル保護膜45、 The interlayer insulating film 81, the channel protection film 45,
ソース電極47およびドレイン電極48を覆うように形成される。 It is formed so as to cover the source electrode 47 and drain electrode 48. そしてトップゲート電極82は、層間絶縁膜81を介したチャネル保護膜45の上部に形成される。 The top gate electrode 82 is formed on the channel protection film 45 through an interlayer insulating film 81. 【0048】図9は、TFT91のVG−ID特性を測定するための回路図である。 [0048] Figure 9 is a circuit diagram for measuring the VG-ID characteristics of the TFT 91. TFT91は、図8で示したダブルゲート構造を持つN型a−SiTFTである。 TFT91 is an N-type a-SiTFT with double gate structure shown in FIG.
図9に示す回路図は、図5に示した回路図に加え、トップゲート端子TGを付加したものである。 Circuit diagram shown in FIG. 9, in addition to the circuit diagram shown in FIG. 5, it is obtained by adding a top gate terminal TG. このため、図5と同一の構成部分については、同一の符号を付し、詳細な説明は省略する。 Therefore, the same components as in FIG. 5, the same reference numerals, and detailed description thereof will be omitted. 【0049】TFT91のトップボトムゲート端子BG [0049] TFT91 top bottom gate terminal BG of
には、可変型の電源52(VG)の+極が接続され、電源52の−極は接地される。 , The variable power supply 52 (VG) of the positive electrode is connected, the power supply 52 - pole is grounded. そしてトップゲート端子T And the top gate terminal T
Gには負電圧92(Vc)が印加される。 The G negative voltage 92 (Vc) is applied. そして、電源52の供給電圧を負の電圧から徐々に上昇したときに流れるドレイン電流IDを電流計53にて測定する。 Then, to measure the drain current ID flowing when slowly rising supply voltage of the power source 52 from the negative voltage at a current meter 53. 【0050】図10は、図9にて示した回路図を用いて測定したTFT91のVG−ID特性を示した図である。 [0050] Figure 10 is a diagram showing the VG-ID characteristics of TFT91 measured using the circuit diagram shown in FIG. 横軸はボトムゲート端子BGに印加する電圧VG、 The horizontal axis voltage VG to be applied to the bottom gate terminal BG,
縦軸はドレイン電流IDの対数を表示している。 The vertical axis displays the logarithm of the drain current ID. また、 Also,
トップゲート端子TGに印加する負電圧Vcの値に応じてトップゲート端子TGの電圧VTGを変えた場合の特性を示している。 It shows the characteristics when changing the voltage VTG top gate terminal TG according to the value of the negative voltage Vc to be applied to the top gate terminal TG. 【0051】図10に示すVG−ID特性において、V [0051] In VG-ID characteristic shown in FIG. 10, V
TGを0[V]とした場合は図6に示したTFT51のVG−ID特性と実質的に同じとなる。 If the TG and 0 [V] TFT 51 becomes VG-ID characteristics substantially the same as that shown in FIG. 次いで、VTG Then, VTG
の値を負電圧側に大きくしていった場合(0→Vc'→ If it went by increasing the value to a negative voltage side (0 → Vc '→
Vc)ドレイン電流IDが最小値ID1となるときのゲート電圧VGの値が正の方向へシフトしていく。 The value of the gate voltage VG when Vc) drain current ID becomes the minimum value ID1 is gradually shifted in the positive direction. これは、ボトムゲート電極42に印加されるとトップゲート電極82に印加される電圧Vcとが、半導体膜44に作用し、ここで電圧Vcは負電圧であるため、ほぼ電圧V This is because when it is applied to the bottom gate electrode 42 and the voltage Vc applied to the top gate electrode 82 acts on the semiconductor film 44, where the voltage Vc is negative voltage, approximately voltage V
Gから電圧Vcを引いた電圧が半導体膜44に作用することになるためである。 Voltage obtained by subtracting the voltage Vc from G is because acts on the semiconductor film 44. 従って、トップゲート端子TG Therefore, the top gate terminal TG
に印加される電圧Vcに応じて、TFT91の特性はシフトする。 Depending on the voltage Vc to be applied to the characteristics of the TFT91 is shifted. 【0052】そこで、トップゲート端子TGに印加する電圧Vcを、TFT91のボトムゲート端子BGに0 [0052] Therefore, the voltage Vc to be applied to the top gate terminal TG, to the bottom gate terminal BG of TFT91 0
[V]を印加したときに流れるドレイン電流IDが最小値ID1となる電圧値に設定する。 The drain current ID flowing when applying a [V] is set to a voltage value which is a minimum value ID1. これにより、TFT As a result, TFT
91のボトムゲート端子BGに0[V]を印加したときのリーク電流を最小限に抑えることができる。 The leakage current upon application of a 0 [V] to the bottom gate terminal BG of 91 can be minimized. 【0053】次いで、図3に示した段RS(k)の回路において、Q5をTFT91と同じ特性を持つQ50 [0053] Then, in the circuit of stage RS (k) shown in FIG. 3, Q50 having the same characteristics as Q5 to TFT91
(第1のトランジスタ)に置き換えたときの回路図を図11に示す。 Figure 11 shows the circuit diagram when replaced (first transistor). 図11において、図3に示した回路の構成要素と同一の部分に関しては同一の符号を付し、詳細な説明は省略する。 11, the same reference numerals with respect to same components as those of the circuit shown in FIG. 3, a detailed description thereof will be omitted. 【0054】ここで、ダブルゲート構造のQ50のトップゲート端子TGには、ボトムゲート端子BGに“Lo [0054] In this case, the top gate terminal TG of Q50 of a double-gate structure, "Lo to the bottom gate terminal BG
w”レベルが入力したときに流れるドレイン電流IDが最小になるような電圧Vcが常に印加される。Q50のボトムゲート端子BGには、入力信号ラインであるQ1 The .Q50 bottom gate terminal BG of always applied voltage Vc as the drain current ID is minimized flowing when w "level is input, the input signal lines Q1
のソース端子Sが接続される。 The source terminal S is connected to. 電圧Vcは、図示していないが、ゲートドライバ121内の電源回路や、液晶表示装置の外部の電源回路から供給され、常に一定の電圧としてQ50のトップゲート端子TGに印加される。 Voltage Vc is not shown, and a power supply circuit in the gate driver 121 is supplied from an external power supply circuit of the liquid crystal display device, always applied to the top gate terminal TG of Q50 as a constant voltage. 【0055】図12は、図11で示した段RS(k)を用いたシフトレジスタ121の動作タイミング図である。 [0055] Figure 12 is a timing diagram of the shift register 121 using the stage RS (k) shown in FIG. 11. ここでは、図7で示した動作タイミング図との相違点のみを説明する。 Here, only differences from the operation timing chart shown in FIG. 【0056】図12で示すように、図7において、Q5 [0056] As shown in FIG. 12, in FIG. 7, Q5
のゲート端子Gに“Low”レベルが入力され、且つドレイン端子Dに信号CK1あるいはCK2のパルスが入力された時に出力信号out(k)に発生していた微弱な信号レベルP1a等が、Q50をダブルゲート構造とすることにより消滅する。 The "Low" level is input to the gate terminal G, and the like weak signal level P1a that occurred in the output signal out (k) when the pulse of signal CK1 or CK2 is input to the drain terminal D, the Q50 extinguished by a double-gate structure. これは、Q50のトップゲート端子TGに所定の電圧Vcを印加することによって、 This can be done by applying a predetermined voltage Vc to the top gate terminal TG of Q50,
ゲート端子Gに“Low”レベルが入力されたときに流れるリーク電流が最小限に抑えられたためである。 Leakage current flowing when the "Low" level to the gate terminal G is input is due to minimal. これにより、リーク電流が原因で発生していた微弱な信号レベルP1a等の発生を防ぐことができる。 This can prevent the occurrence of weak signal levels P1a leakage current was caused. 【0057】また、図11に示す段RS(k)の回路において、出力信号端子OUTはQ50とQ6とが直列に接続されて構成されたインバータとなっている。 [0057] Further, in the circuit of stage RS (k) shown in FIG. 11, the output signal terminal OUT has a inverter and Q50 and Q6 are configured by connecting in series. ここで、Q50がオフ、Q6がオンとなったとき出力信号o Here, Q50 is turned off, the output signal o when Q6 is turned on
utは“Low”レベルとなるが、この“Low”レベルが十分に電圧Vssの電位まで下がるためには、Q6 ut is the "Low" level, to the "Low" level is lowered to the potential of the well voltage Vss is, Q6
が十分なオン状態となっている必要がある。 It is necessary that a sufficient on state. 【0058】そこで、図13に示すように、図11の回路におけるQ4を、第2トランジスタであるダブルゲート構造を持つQ40に置き換えることにより、Q6を十分なオン状態にできるようにする。 [0058] Therefore, as shown in FIG. 13, the Q4 in the circuit of FIG. 11, by replacing Q40 having a double-gate structure as the second transistor, to be able to Q6 sufficient ON state. 【0059】即ち、図11において、Q4のゲート端子Gに“Low”レベルが入力された時、Q4が十分なオフ状態でなく、リーク電流が流れる状態であった場合、 [0059] That is, in FIG. 11, when "Low" level is input to the gate terminal G of Q4, Q4 is not sufficiently turned off, if a state in which leakage current flows,
容量Bに充電された電荷がリーク電流によって次第に放電される。 Electric charge charged in the capacitor B is gradually discharged by the leakage current. すると、Q6のゲート端子Gの電圧“Hi” Then, the voltage of the gate terminal G of the Q6 "Hi"
レベルから低下するため、十分なオン状態とならなくなる。 To decrease the level will not become sufficiently ON state. これによって出力信号outの“Low”レベルが電圧Vssの電位まで下がらなくなり、ゲート線GLに入力される信号が不安定となる。 This prevents drop is "Low" level of the output signal out to the potential of the voltage Vss, a signal input to the gate line GL becomes unstable. これは液晶表示パネル11の表示品位を損なう原因となる。 This is cause to impair the display quality of the liquid crystal display panel 11. 【0060】そこで、図13に示すように、Q4をダブルゲート構造を持つQ40(第4のトランジスタ)に置き換え、Q50と同様に、Q40のボトムゲート端子B [0060] Therefore, as shown in FIG. 13 is replaced with Q40 having the double gate structure Q4 (fourth transistor), as in Q50, the bottom gate terminal B of Q40
Gに“Low”レベルが入力したときに流れるドレイン電流IDが最小になる所定の電圧Vcをトップゲート端子TGに印加する。 The drain current ID flowing when "Low" level is input to the G applies a predetermined voltage Vc at a minimum to the top gate terminal TG. これにより、Q40のボトムゲート端子に“Low”レベルが入力された時のQ40の状態が十分なオフ状態となり、容量Bの充電状態を保つことができる。 This makes it Q40 state sufficient OFF state in which the bottom gate terminal "Low" level of Q40 is inputted, it is possible to maintain the state of charge of the capacitor B. そのため、Q6が十分なオン状態となり、安定した出力信号outの“Low”レベルを電圧Vss Therefore, Q6 becomes sufficient on state, voltage "Low" level of stable output signals out Vss
の電位まで下げることができて、安定した信号をゲート線GLに供給することができる。 And can be lowered to the potential, it is possible to supply a stable signal to the gate line GL. 【0061】また、Q40のトップゲート電極には、Q [0061] In addition, the top gate electrode of Q40, Q
50と同じく、ゲート端子Gに“Low”レベルが入力したときに流れるドレイン電流IDが最小になるような電圧Vcが常に一定に印加される。 50 As with the voltage Vc as the drain current ID becomes minimum flow when a "Low" level to the gate terminal G and input is always applied to the constant. 【0062】このように、Q40およびQ50をダブルゲート構造として、トップゲート端子TGに所定の電圧を印加することにより、各ボトムゲート端子BGに0 [0062] Thus, 0 a double gate structure Q40 and Q50, by applying a predetermined voltage to the top gate terminal TG, each bottom gate terminal BG
[V]が印加されたときのリーク電流を最小限に抑えることができる。 The leak current when [V] is applied can be minimized. これにより、シフトレジスタ121の消費電流を低減させることができる。 Thus, it is possible to reduce the current consumption of the shift register 121. 【0063】更に、シフトレジスタ121からゲート線GLへ正確で安定した信号を供給することができるため、液晶表示パネル11の誤表示を防ぎ、表示品位のよい液晶表示装置を実現できる。 [0063] Further, since it is possible to provide an accurate and stable signal to the gate lines GL from the shift register 121 prevents false indications of the liquid crystal display panel 11 can be realized a good display quality liquid crystal display device. 【0064】なお、上記実施の形態では、Q40およびQ50をダブルゲート構造のトランジスタとすることとしたが、本発明はこれに限るものではなく、更に他のトランジスタ、あるいは全てのトランジスタもダブルゲート構造のトランジスタとし、各トランジスタのトップゲート端子TGに所定の電圧を印加して、オフ時のリーク電流を抑制するようにしてもよい。 [0064] In the above embodiment, Q40 and Q50 it is assumed that the transistor having the double gate structure, the present invention is not limited thereto, still other transistors or even double gate structure all the transistors, of the transistor, the top gate terminal TG of each transistor by applying a predetermined voltage may be suppressed leakage current during oFF. これにより、シフトレジスタ121の消費電流をより一層低減させることができるとともに、表示品位をより一層向上させることができる。 This makes it possible to further reduce the current consumption of the shift register 121, it is possible to further improve the display quality. 【0065】なお、本発明における半導体装置は上記のように表示駆動装置に好適に適用できるものであるが、 [0065] Although the semiconductor device of the present invention are those can be suitably applied to a display driving apparatus as described above,
本発明はこれに限定されるものでないことはいうまでもなく、種々のデジタル回路、例えばAND回路、OR回路等の論理回路やカウンタ回路、デコーダ回路等にも好適に適用できるものである。 The present invention is not to mention not limited thereto, various digital circuits, such as those AND circuits, logic circuit or a counter circuit such as an OR circuit, can be suitably applied to a decoder circuit or the like. 【0066】 【発明の効果】請求項1記載の発明によれば、薄膜トランジスタを用いて構成される、インバータ回路を含む半導体装置において、第1のトランジスタをダブルゲート構造とし、第2ゲートに所定の電圧を印加することによって、第1のトランジスタがオフ状態の時のリーク電流を抑制して半導体装置の消費電流を削減することができるとともに、回路動作を安定させることができる。 [0066] [Effect of the Invention] According to the first aspect of the invention, constructed using thin film transistors, the semiconductor device including an inverter circuit, a first transistor of a double gate structure, a predetermined Second gate by applying a voltage, it is possible to first transistor to reduce the current consumption of the semiconductor device by suppressing the leakage current of the off state, it is possible to stabilize the circuit operation. 【0067】請求項2記載の発明によれば、第2のインバータ回路を備え、第3のトランジスタをダブルゲート構造としてリーク電流を抑制するように構成したことにより、半導体装置の回路動作を更に安定させることができる。 [0067] According to the invention of claim 2, further comprising a second inverter circuit, by which is configured to suppress the leakage current of the third transistor as a double gate structure, more stable circuit operation of a semiconductor device it can be. 【0068】請求項3記載の発明によれば、第1、第3 [0068] According to the third aspect of the present invention, first, third
のトランジスタにおけるダブルゲート構造のトランジスタのオフ状態でのソース、ドレイン間のリーク電流を最小に抑制することができて、半導体装置の消費電流を一層低減させることができ、また、半導体装置の回路動作を一層安定させることができる。 The source of the off state of the transistor having the double gate structure in the transistors, the leakage current between drain can be suppressed to a minimum, the current consumption of the semiconductor device can be further reduced, also, the circuit operation of the semiconductor device the can be further stabilized. 【0069】請求項4記載の発明によれば、薄膜トランジスタを用いてシフトレジスタ回路を構成する場合において、シフトレジスタ回路の消費電流を低減するとともに安定した回路動作を得ることができる。 [0069] According to a fourth aspect of the present invention, in a case where a shift register circuit using thin film transistors, it is possible to obtain a stable circuit operation with reduced current consumption of the shift register circuit. 【0070】請求項5記載の発明によれば、薄膜トランジスタを用いて構成した複数段のシフトレジスタを用いて表示駆動装置を構成した場合に、表示駆動装置の動作を安定にすることができて、表示パネルの表示品位を向上させることができる。 [0070] According to the invention of claim 5, wherein, in case where the display driving apparatus using a shift register of a plurality of stages constituted by using the thin film transistor, and it is possible to stabilize the operation of the display driving device, thereby improving the display quality of the display panel.

【図面の簡単な説明】 【図1】液晶表示装置の構成を示した回路ブロック図。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit block diagram showing a configuration of a liquid crystal display device. 【図2】シフトレジスタの回路構成図。 Figure 2 is a circuit diagram of a shift register. 【図3】シフトレジスタの段RS(k)の回路図。 FIG. 3 is a circuit diagram of the stages of the shift register RS ​​(k). 【図4】段RSを構成するN型a−SiTFTの断面図。 4 is a cross-sectional view of an N-type a-SiTFT constituting a stage RS. 【図5】N型a−SiTFTのVG−ID特性を測定するための回路図。 Figure 5 is a circuit for measuring the VG-ID characteristics of the N-type a-SiTFT view. 【図6】N型a−SiTFTのVG−ID特性を示した図。 6 is a diagram showing the VG-ID characteristics of the N-type a-SiTFT. 【図7】図3に示すシフトレジスタの動作タイミング図。 [7] Operation timing chart of the shift register shown in FIG. 【図8】ダブルゲート構造を持つN型a−SiTFTの断面図。 Figure 8 is a cross-sectional view of an N-type a-SiTFT with double gate structure. 【図9】図8に示すN型a−SiTFTのVG−ID特性を測定するための回路図。 Figure 9 is a circuit diagram for measuring the VG-ID characteristics of the N-type a-SiTFT shown in FIG. 【図10】図8に示すN型a−SiTFTのVG−ID [10] VG-ID of the N-type a-SiTFT shown in FIG. 8
特性を示した図。 Figure showing characteristics. 【図11】本実施の形態である段RS(k)の回路図。 Figure 11 is a circuit diagram of a stage RS (k) in this embodiment. 【図12】本実施の形態であるシフトレジスタの動作タイミング図。 [12] Operation timing chart of the shift register in this embodiment. 【図13】本実施の形態であるシフトレジスタの動作タイミング図。 [13] Operation timing chart of the shift register in this embodiment. 【符号の説明】 11 液晶表示パネル111 液晶表示素子112 TFT 113 画素容量12 ゲートドライバ121 シフトレジスタ13 ソースドライバ41 ガラス基板42 ゲート電極43 ゲート絶縁膜44 半導体膜45 チャネル保護膜46 不純物半導体膜47 ソース電極48 ドレイン電極81 層間絶縁膜82 トップゲート電極 [EXPLANATION OF SYMBOLS] 11 liquid crystal display panel 111 liquid crystal display device 112 TFT 113 pixel capacitor 12 gate driver 121 shift register 13 source driver 41 glass substrate 42 a gate electrode 43 a gate insulating film 44 the semiconductor layer 45 channel protection film 46 impurity semiconductor film 47 source electrode 48 drain electrode 81 interlayer insulating film 82 the top gate electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 29/786 H01L 29/78 614 H03K 19/0948 613Z H03K 19/094 B Fターム(参考) 5C006 AF75 BB16 BC03 BF03 BF26 BF27 BF34 EB05 FA36 FA47 5C080 AA10 BB05 DD26 DD30 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 5F038 AV06 CD04 CD06 DF01 EZ06 EZ20 5F110 AA06 AA09 BB02 BB03 CC07 DD02 EE30 GG02 GG15 NN12 5J056 AA05 BB17 BB49 CC01 CC18 DD29 DD52 EE06 FF07 FF08 GG09 KK03 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 29/786 H01L 29/78 614 H03K 19/0948 613Z H03K 19/094 B F term (reference) 5C006 AF75 BB16 BC03 BF03 BF26 BF27 BF34 EB05 FA36 FA47 5C080 AA10 BB05 DD26 DD30 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 5F038 AV06 CD04 CD06 DF01 EZ06 EZ20 5F110 AA06 AA09 BB02 BB03 CC07 DD02 EE30 GG02 GG15 NN12 5J056 AA05 BB17 BB49 CC01 CC18 DD29 DD52 EE06 FF07 FF08 GG09 KK03

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 入力信号が印加される第1のトランジスタと、反転入力信号が印加される第2のトランジスタが直列に接続され、所定の出力信号を出力する第1のインバータ回路を含む半導体装置において、前記第1のトランジスタおよび前記第2のトランジスタは薄膜トランジスタからなり、少なくとも前記第1のトランジスタは、 A first transistor Claims 1. A input signal is applied, a second transistor inverted input signal is applied are connected in series, a first for outputting a predetermined output signal in the semiconductor device including an inverter circuit, the first transistor and the second transistor is a thin film transistor, at least said first transistor,
    対向して配置される第1ゲート及び第2ゲートを備えるダブルゲート構造のトランジスタであり、前記該第1ゲートを信号入力端とし、前記第2ゲートに、前記第1のトランジスタがオフ状態の時のリーク電流を低減する所定の電圧を印加する印加手段を備えることを特徴とする半導体装置。 A transistor having the double gate structure comprising a first gate and a second gate disposed oppositely, the first gate and a signal input terminal and the second gate, when the first transistor is in the OFF state the semiconductor device characterized in that it comprises a means for applying a predetermined voltage to reduce the leakage current of. 【請求項2】 前記半導体装置は、更に、前記入力信号が印加され、前記反転入力信号となる信号を出力する第2のインバータ回路を含み、該第2のインバータ回路は前記入力信号が印加される第3のトランジスタを備え、 Wherein said semiconductor device further includes an input signal is applied, includes a second inverter circuit for outputting a signal which becomes the inverted input signal, the inverter circuit of said second said input signal is applied a third of the transistor that,
    該第3のトランジスタは、対向して配置される第1ゲート及び第2ゲートを有するダブルゲート構造のトランジスタであり、前記第1ゲートを信号入力端とし、前記第2ゲートに、前記第3のトランジスタがオフ状態の時のリーク電流を低減する所定の電圧を印加する印加手段を備えることを特徴とする請求項1記載の半導体装置。 The third transistor is a transistor of a double gate structure having a first gate and a second gate arranged to face said first gate by a signal input terminal, the second gate, the third transistor semiconductor device according to claim 1, characterized in that it comprises a means for applying a predetermined voltage to reduce the leakage current of the off state. 【請求項3】 前記ダブルゲート構造のトランジスタにおいて、前記第2ゲートに印加する前記所定の電圧は、 3. The transistor of the double gate structure, the predetermined voltage applied to the second gate,
    前記第1のゲートにロウレベルが印加された際に、当該トランジスタのソース、ドレイン間に流れる電流が最小となる電圧であることを特徴とする請求項1または2に記載の半導体装置。 Wherein when the low level to the first gate is applied, the semiconductor device according to claim 1 or 2 the source of the transistor, the current flowing between the drain characterized in that it is a voltage becomes minimum. 【請求項4】 前記半導体装置はシフトレジスタ回路であって、前記第1のインバータ回路の前記第1のトランジスタの一側端子がクロック信号入力端子に接続され、 Wherein said semiconductor device is a shift register circuit, one terminal of said first transistor of said first inverter circuit is connected to a clock signal input terminal,
    該クロック信号に応じて前記入力信号に基づく前記出力信号を出力することを特徴とする、請求項1から3の何れかに記載の半導体装置。 And outputs the output signal based on the input signal in response to the clock signal, the semiconductor device according to any one of claims 1 to 3. 【請求項5】 請求項1から4の何れかに記載の半導体装置を有して各段が構成された複数段のシフトレジスタを備え、前記クロック信号に応じて各段から出力される前記出力信号を、対応する表示パネルの走査線に印加することにより、該表示パネルを駆動することを特徴とする表示駆動装置。 5. a shift register of a plurality of stages, each stage is configured to have a semiconductor device according to any one of claims 1 to 4, wherein the output from each stage in response to the clock signal signal, by applying to the scanning lines of the corresponding display panel, a display drive device and drives the display panel.
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