JP2003249827A - Operational amplifier - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、演算増幅器に関
し、特に、高精度であって高速動作可能な演算増幅器に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier, and more particularly to an operational amplifier that is highly accurate and can operate at high speed.
【0002】[0002]
【従来の技術】近年、高速インターフェースを必要とす
る通信装置或いは液晶表示装置においては、入出力信号
の立ち上がり時間及び立ち下がり時間を短縮するために
小振幅信号が採用され、さらに、雑音耐量を大きくする
ために差動信号が用いられる。2. Description of the Related Art Recently, in a communication device or a liquid crystal display device which requires a high-speed interface, a small amplitude signal is adopted in order to shorten the rise time and fall time of an input / output signal, and the noise immunity is increased. A differential signal is used to do this.
【0003】小振幅差動信号を扱う高精度の演算増幅器
の従来例として、特許第3112899号公報に記載さ
れた図7に示す構成が知られている。図7に示すよう
に、従来例の演算増幅器は、ソースが高電位側電源端子
101に接続されドレインとゲートとが互いに接続され
るPチャネルMOSトランジスタ114と、ソースが高
電位側電源端子101に接続されゲートがPチャネルM
OSトランジスタ114のゲートに接続されるPチャネ
ルMOSトランジスタ115と、ソースがPチャネルM
OSトランジスタ114のドレインに接続されゲートが
PチャネルMOSトランジスタ115のドレインに接続
されるPチャネルMOSトランジスタ113と、ドレイ
ンがPチャネルMOSトランジスタ113のドレイン及
び反転出力端子107に接続されゲートがバイアス端子
103に接続されるNチャネルMOSトランジスタ11
1と、ドレインがPチャネルMOSトランジスタ115
のドレイン及び非反転出力端子106に接続されゲート
がバイアス端子103に接続されるNチャネルMOSト
ランジスタ112と、ドレインがNチャネルMOSトラ
ンジスタ111のソースに接続されゲートが非反転入力
端子104に接続されるNチャネルMOSトランジスタ
109と、ドレインがNチャネルMOSトランジスタ1
12のソースに接続されゲートが反転入力端子105に
接続されるNチャネルMOSトランジスタ110と、一
端がNチャネルMOSトランジスタ109及びNチャネ
ルMOSトランジスタ110のソースに共通に接続され
他端が低電位側電源端子102に接続される電流源10
8と、を備えている。As a conventional example of a high-precision operational amplifier that handles a small-amplitude differential signal, a configuration shown in FIG. 7 disclosed in Japanese Patent No. 3112899 is known. As shown in FIG. 7, a conventional operational amplifier has a P-channel MOS transistor 114 whose source is connected to the high potential side power supply terminal 101 and whose drain and gate are connected to each other, and whose source is connected to the high potential side power supply terminal 101. Connected and gate is P channel M
A P-channel MOS transistor 115 connected to the gate of the OS transistor 114 and a P-channel M transistor
A P-channel MOS transistor 113 connected to the drain of the OS transistor 114 and having a gate connected to the drain of the P-channel MOS transistor 115, and a drain connected to the drain of the P-channel MOS transistor 113 and the inverting output terminal 107 and a gate connected to the bias terminal 103. Channel MOS transistor 11 connected to
1 and the drain is a P-channel MOS transistor 115
Of the N-channel MOS transistor 112, the drain of which is connected to the non-inverting output terminal 106 and the gate of which is connected to the bias terminal 103, and the drain of which is connected to the source of the N-channel MOS transistor 111 and the gate of which is connected to the non-inverting input terminal 104. N-channel MOS transistor 109 and drain has N-channel MOS transistor 1
N-channel MOS transistor 110 connected to the source of 12 and the gate thereof connected to the inverting input terminal 105, and one end commonly connected to the sources of the N-channel MOS transistor 109 and N-channel MOS transistor 110 and the other end of the low-potential-side power supply Current source 10 connected to terminal 102
8 and.
【0004】そして、互いに同膜厚とされるPチャネル
MOSトランジスタ114及びPチャネルMOSトラン
ジスタ115のゲート酸化膜が、PチャネルMOSトラ
ンジスタ113のゲート酸化膜より薄く形成され、ま
た、互いに同膜厚とされるNチャネルMOSトランジス
タ109及びNチャネルMOSトランジスタ110のゲ
ート酸化膜が、互いに同膜厚とされるNチャネルMOS
トランジスタ111及びNチャネルMOSトランジスタ
112のゲート酸化膜より薄く形成されている。The gate oxide films of the P-channel MOS transistor 114 and the P-channel MOS transistor 115, which have the same film thickness, are formed thinner than the gate oxide film of the P-channel MOS transistor 113, and have the same film thickness. N-channel MOS transistor 109 and N-channel MOS transistor 110 have the same gate oxide film thickness.
It is formed thinner than the gate oxide films of the transistor 111 and the N-channel MOS transistor 112.
【0005】即ち、図7に示す従来例の演算増幅器は、
高精度が要求されるNチャネルMOSトランジスタ10
9及びNチャネルMOSトランジスタ110のペアとP
チャネルMOSトランジスタ114及びPチャネルMO
Sトランジスタ115のペアとがゲート酸化膜の薄いM
OSトランジスタにより構成され、ゲート酸化膜破壊に
対する耐圧が要求されるNチャネルMOSトランジスタ
111及びNチャネルMOSトランジスタ112のペア
とPチャネルMOSトランジスタ113とがゲート酸化
膜の厚いMOSトランジスタで構成されることにより、
入力オフセット電圧の小さい高精度な演算増幅器を実現
している。That is, the conventional operational amplifier shown in FIG.
N-channel MOS transistor 10 requiring high accuracy
9 and N-channel MOS transistor 110 pair and P
Channel MOS transistor 114 and P channel MO
The pair of S-transistors 115 has a thin gate oxide film M
The P-channel MOS transistor 113 and the pair of the N-channel MOS transistor 111 and the N-channel MOS transistor 112, which are composed of OS transistors and are required to withstand the breakdown voltage of the gate oxide film, are composed of MOS transistors having a thick gate oxide film. ,
We have realized a highly accurate operational amplifier with a small input offset voltage.
【0006】[0006]
【発明が解決しようとする課題】しかし、図7に示す従
来例の演算増幅器は、耐圧を確保するために、Nチャネ
ルMOSトランジスタ111及びNチャネルMOSトラ
ンジスタ112を、差動対であるNチャネルMOSトラ
ンジスタ109及びNチャネルMOSトランジスタ11
0にカスケード接続する構成であるため、高精度を実現
することはできても、NチャネルMOSトランジスタ1
11及びNチャネルMOSトランジスタ112の出力イ
ンピーダンスが高くなることにより、負荷に対する駆動
能力が低下して高速動作することができないという問題
が発生する。However, in the conventional operational amplifier shown in FIG. 7, in order to secure the breakdown voltage, the N channel MOS transistor 111 and the N channel MOS transistor 112 are connected to each other as an N channel MOS transistor which is a differential pair. Transistor 109 and N-channel MOS transistor 11
Since it is configured to be cascade-connected to 0, N-channel MOS transistor 1
Since the output impedances of 11 and the N-channel MOS transistor 112 become high, there arises a problem that the driving capability for the load is lowered and the high speed operation cannot be performed.
【0007】本発明は、かかる問題点に鑑みてなされた
ものであって、高精度であって高速動作可能な演算増幅
器を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide an operational amplifier having high accuracy and capable of operating at high speed.
【0008】[0008]
【課題を解決するための手段】本発明の演算増幅器は、
第1の電源電圧が入力されて前記第1の電源電圧より低
い第2の電源電圧を出力する電源電圧降圧回路と、前記
第2の電源電圧を電源電圧とする差動増幅回路と、を備
え、前記電源電圧降圧回路が有するトランジスタのゲー
ト酸化膜より前記差動増幅回路が有するトランジスタの
ゲート酸化膜が薄いことを特徴とする。The operational amplifier of the present invention comprises:
A power supply voltage step-down circuit that receives a first power supply voltage and outputs a second power supply voltage that is lower than the first power supply voltage, and a differential amplifier circuit that uses the second power supply voltage as the power supply voltage. The gate oxide film of the transistor included in the differential amplifier circuit is thinner than the gate oxide film of the transistor included in the power supply voltage down converter.
【0009】また、第1の電源電圧が入力されて前記第
1の電源電圧より低い第2の電源電圧を出力する電源電
圧降圧回路と、前記第2の電源電圧を電源電圧とする差
動対トランジスタを有する差動増幅回路と、を備え、前
記電源電圧降圧回路が有するトランジスタのゲート酸化
膜より前記差動対トランジスタのゲート酸化膜が薄いこ
とを特徴とする。Further, a power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential pair which uses the second power supply voltage as a power supply voltage. A differential amplifier circuit having a transistor, wherein the gate oxide film of the differential pair transistor is thinner than the gate oxide film of the transistor of the power supply voltage down converter.
【0010】また、第1の電源電圧が入力されて前記第
1の電源電圧より低い第2の電源電圧を出力する電源電
圧降圧回路と、前記第2の電源電圧を電源電圧とする差
動増幅回路と、を備え、前記電源電圧降圧回路が、電流
源として動作するトランジスタと、抵抗手段と、を有
し、前記トランジスタにより所定の電流を前記第1の電
源電圧から前記抵抗手段に流して前記第2の電源電圧を
発生させ、前記トランジスタのゲート酸化膜より前記差
動増幅回路が有するトランジスタのゲート酸化膜が薄い
ことを特徴とする。Further, a power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential amplifier which uses the second power supply voltage as a power supply voltage. A circuit, wherein the power supply voltage step-down circuit includes a transistor that operates as a current source and a resistance means, and the transistor causes a predetermined current to flow from the first power supply voltage to the resistance means. A second power supply voltage is generated, and a gate oxide film of a transistor included in the differential amplifier circuit is thinner than a gate oxide film of the transistor.
【0011】また、第1の電源電圧が入力されて前記第
1の電源電圧より低い第2の電源電圧を出力する電源電
圧降圧回路と、前記第2の電源電圧を電源電圧とする差
動増幅回路と、を備え、前記電源電圧降圧回路が、前記
第1の電源電圧が入力される高電位側電源端子にソース
が接続され前記電源電圧降圧回路の出力端にドレインが
接続されるトランジスタと、前記ドレインと前記第1の
電源電圧の基準電位が入力される低電位側電源端子との
間に接続される抵抗手段と、を有し、前記トランジスタ
のゲート酸化膜より前記差動増幅回路が有するトランジ
スタのゲート酸化膜が薄いことを特徴とする。Further, a power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential amplifier which uses the second power supply voltage as a power supply voltage. A circuit, wherein the power supply voltage step-down circuit has a source connected to a high-potential-side power supply terminal to which the first power supply voltage is input and a drain connected to an output terminal of the power supply voltage step-down circuit. Resistance means connected between the drain and a low-potential-side power supply terminal to which the reference potential of the first power supply voltage is input, and the differential amplifier circuit includes a gate oxide film of the transistor. The gate oxide film of the transistor is thin.
【0012】また、第1の電源電圧が入力されて前記第
1の電源電圧より低い第2の電源電圧を出力する電源電
圧降圧回路と、前記第2の電源電圧を電源電圧とする差
動増幅回路と、を備え、前記電源電圧降圧回路が、フィ
ルタを有し、前記フィルタを介して前記第2の電源電圧
を出力し、前記電源電圧降圧回路が有するトランジスタ
のゲート酸化膜より前記差動増幅回路が有するトランジ
スタのゲート酸化膜が薄いことを特徴とする。Further, a power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential amplifier which uses the second power supply voltage as a power supply voltage. A circuit, the power supply voltage down converter has a filter, outputs the second power supply voltage through the filter, and the differential amplification is performed from a gate oxide film of a transistor included in the power supply voltage down converter. The gate oxide film of the transistor included in the circuit is thin.
【0013】また、第1の電源電圧が入力されて前記第
1の電源電圧より低い第2の電源電圧を出力する電源電
圧降圧回路と、前記第2の電源電圧を電源電圧とする差
動対トランジスタを有する差動増幅回路と、を備え、前
記電源電圧降圧回路が、フィルタを有し、前記フィルタ
を介して前記第2の電源電圧を出力し、前記電源電圧降
圧回路が有するトランジスタのゲート酸化膜より前記差
動対トランジスタのゲート酸化膜が薄いことを特徴とす
る。Further, a power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential pair which uses the second power supply voltage as a power supply voltage. A differential amplifier circuit having a transistor, wherein the power supply voltage step-down circuit has a filter, outputs the second power supply voltage through the filter, and gate oxidation of a transistor included in the power supply voltage step-down circuit The gate oxide film of the differential pair transistor is thinner than the film.
【0014】また、第1の電源電圧が入力されて前記第
1の電源電圧より低い第2の電源電圧を出力する電源電
圧降圧回路と、前記第2の電源電圧を電源電圧とする差
動増幅回路と、を備え、前記電源電圧降圧回路が、電流
源として動作するトランジスタと、抵抗手段と、前記電
源電圧降圧回路の出力端に接続される静電容量手段と、
を有し、前記トランジスタにより所定の電流を前記第1
の電源電圧から前記抵抗手段に流して前記第2の電源電
圧を発生させ、前記トランジスタのゲート酸化膜より前
記差動増幅回路が有するトランジスタのゲート酸化膜が
薄いことを特徴とする。A power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential amplifier which uses the second power supply voltage as a power supply voltage. A power supply voltage step-down circuit, a transistor operating as a current source, a resistance means, and a capacitance means connected to the output terminal of the power supply voltage step-down circuit.
And a predetermined current is applied to the first transistor by the transistor.
The second power supply voltage is generated by flowing the power supply voltage from the power supply voltage to the resistance means, and the gate oxide film of the transistor included in the differential amplifier circuit is thinner than the gate oxide film of the transistor.
【0015】また、第1の電源電圧が入力されて前記第
1の電源電圧より低い第2の電源電圧を出力する電源電
圧降圧回路と、前記第2の電源電圧を電源電圧とする差
動増幅回路と、を備え、前記電源電圧降圧回路が、前記
第1の電源電圧が入力される高電位側電源端子にソース
が接続され前記電源電圧降圧回路の出力端にドレインが
接続されるトランジスタと、前記ドレインと前記第1の
電源電圧の基準電位が入力される低電位側電源端子との
間に接続される抵抗手段と、前記出力端に接続される静
電容量手段と、を有し、前記トランジスタのゲート酸化
膜より前記差動増幅回路が有するトランジスタのゲート
酸化膜が薄いことを特徴とする。Further, a power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential amplifier which uses the second power supply voltage as a power supply voltage. A circuit, wherein the power supply voltage step-down circuit has a source connected to a high-potential-side power supply terminal to which the first power supply voltage is input and a drain connected to an output terminal of the power supply voltage step-down circuit. A resistance unit connected between the drain and a low-potential-side power supply terminal to which a reference potential of the first power supply voltage is input; and a capacitance unit connected to the output end, The gate oxide film of the transistor included in the differential amplifier circuit is thinner than the gate oxide film of the transistor.
【0016】[0016]
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。図1は、本発明の第1の実施の形
態の演算増幅器の構成図である。図1に示すように、本
発明の第1の実施の形態の演算増幅器は、電源電圧降圧
回路10と、差動増幅回路20と、高電位側電源端子1
と、低電位側電源端子2と、非反転入力端子4と、反転
入力端子5と、非反転出力端子6と、を備える。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram of an operational amplifier according to the first embodiment of the present invention. As shown in FIG. 1, the operational amplifier according to the first embodiment of the present invention includes a power supply voltage step-down circuit 10, a differential amplifier circuit 20, and a high potential side power supply terminal 1.
A low-potential-side power supply terminal 2, a non-inverting input terminal 4, an inverting input terminal 5, and a non-inverting output terminal 6.
【0017】電源電圧降圧回路10は、電流源11と、
PチャネルMOSトランジスタ12と、PチャネルMO
Sトランジスタ13と、抵抗手段としての抵抗14と、
降圧出力端子3と、を備える。The power supply voltage down converter 10 includes a current source 11 and
P channel MOS transistor 12 and P channel MO
An S-transistor 13 and a resistor 14 as a resistance means,
And a step-down output terminal 3.
【0018】差動増幅回路20は、電流源21と、Nチ
ャネルMOSトランジスタ22と、NチャネルMOSト
ランジスタ23と、PチャネルMOSトランジスタ24
と、PチャネルMOSトランジスタ25と、を備える。The differential amplifier circuit 20 includes a current source 21, an N channel MOS transistor 22, an N channel MOS transistor 23, and a P channel MOS transistor 24.
And a P-channel MOS transistor 25.
【0019】電源電圧降圧回路10において、Pチャネ
ルMOSトランジスタ12のソースが高電位側電源端子
1に接続され、PチャネルMOSトランジスタ12のド
レインとPチャネルMOSトランジスタ12のゲートと
が互いに接続される。In the power supply voltage step-down circuit 10, the source of the P channel MOS transistor 12 is connected to the high potential side power supply terminal 1, and the drain of the P channel MOS transistor 12 and the gate of the P channel MOS transistor 12 are connected to each other.
【0020】電流源11の一端がPチャネルMOSトラ
ンジスタ12のドレインに接続され、電流源11の他端
が低電位側電源端子2に接続される。One end of the current source 11 is connected to the drain of the P-channel MOS transistor 12, and the other end of the current source 11 is connected to the low potential side power supply terminal 2.
【0021】PチャネルMOSトランジスタ13のソー
スが高電位側電源端子1に接続され、PチャネルMOS
トランジスタ13のゲートがPチャネルMOSトランジ
スタ12のゲートに接続される。The source of the P-channel MOS transistor 13 is connected to the high potential side power supply terminal 1,
The gate of transistor 13 is connected to the gate of P-channel MOS transistor 12.
【0022】抵抗14の一端がPチャネルMOSトラン
ジスタ13のドレインに接続され、抵抗14の他端が低
電位側電源端子2に接続される。One end of the resistor 14 is connected to the drain of the P-channel MOS transistor 13, and the other end of the resistor 14 is connected to the low potential side power supply terminal 2.
【0023】PチャネルMOSトランジスタ13のドレ
インが電源電圧降圧回路10の出力端としての降圧出力
端子3に接続される。The drain of the P-channel MOS transistor 13 is connected to the step-down output terminal 3 as the output terminal of the power supply voltage step-down circuit 10.
【0024】差動増幅回路20において、PチャネルM
OSトランジスタ24のソースが降圧出力端子3に接続
され、PチャネルMOSトランジスタ24のドレインと
PチャネルMOSトランジスタ24のゲートとが互いに
接続される。In the differential amplifier circuit 20, the P channel M
The source of the OS transistor 24 is connected to the step-down output terminal 3, and the drain of the P-channel MOS transistor 24 and the gate of the P-channel MOS transistor 24 are connected to each other.
【0025】PチャネルMOSトランジスタ25のソー
スが降圧出力端子3に接続され、PチャネルMOSトラ
ンジスタ25のゲートがPチャネルMOSトランジスタ
24のゲートに接続される。The source of the P channel MOS transistor 25 is connected to the step-down output terminal 3, and the gate of the P channel MOS transistor 25 is connected to the gate of the P channel MOS transistor 24.
【0026】NチャネルMOSトランジスタ22のドレ
インがPチャネルMOSトランジスタ24のドレインに
接続され、NチャネルMOSトランジスタ22のゲート
が非反転入力端子4に接続される。The drain of N channel MOS transistor 22 is connected to the drain of P channel MOS transistor 24, and the gate of N channel MOS transistor 22 is connected to non-inverting input terminal 4.
【0027】NチャネルMOSトランジスタ23のドレ
インがPチャネルMOSトランジスタ25のドレインに
接続され、NチャネルMOSトランジスタ23のゲート
が反転入力端子5に接続される。The drain of N channel MOS transistor 23 is connected to the drain of P channel MOS transistor 25, and the gate of N channel MOS transistor 23 is connected to inverting input terminal 5.
【0028】NチャネルMOSトランジスタ23のドレ
インが非反転出力端子6に接続される。The drain of the N-channel MOS transistor 23 is connected to the non-inverting output terminal 6.
【0029】NチャネルMOSトランジスタ22のソー
スとNチャネルMOSトランジスタ23のソースとが互
いに接続されて電流源21の一端に接続され、電流源2
1の他端が低電位側電源端子2に接続される。The source of the N-channel MOS transistor 22 and the source of the N-channel MOS transistor 23 are connected to each other and connected to one end of the current source 21.
The other end of 1 is connected to the low potential side power supply terminal 2.
【0030】電源電圧降圧回路10が有するPチャネル
MOSトランジスタ12及びPチャネルMOSトランジ
スタ13のそれぞれのゲート酸化膜が同膜厚に形成され
る。Gate oxide films of P-channel MOS transistor 12 and P-channel MOS transistor 13 included in power supply voltage step-down circuit 10 are formed to the same thickness.
【0031】差動増幅回路20が有するNチャネルMO
Sトランジスタ22及びNチャネルMOSトランジスタ
23のそれぞれのゲート酸化膜が同膜厚に形成される。N-channel MO of the differential amplifier circuit 20
Gate oxide films of the S-transistor 22 and the N-channel MOS transistor 23 are formed to the same thickness.
【0032】差動増幅回路20が有するPチャネルMO
Sトランジスタ24及びPチャネルMOSトランジスタ
25のそれぞれのゲート酸化膜が同膜厚に形成される。P channel MO included in the differential amplifier circuit 20
Gate oxide films of the S transistor 24 and the P channel MOS transistor 25 are formed to have the same thickness.
【0033】電源電圧降圧回路10が有するPチャネル
MOSトランジスタ12及びPチャネルMOSトランジ
スタ13のゲート酸化膜より、差動増幅回路20が有す
るNチャネルMOSトランジスタ22及びNチャネルM
OSトランジスタ23のゲート酸化膜と、PチャネルM
OSトランジスタ24及びPチャネルMOSトランジス
タ25のゲート酸化膜とが薄く形成される。From the gate oxide films of the P-channel MOS transistor 12 and the P-channel MOS transistor 13 of the power supply voltage step-down circuit 10, the N-channel MOS transistor 22 and the N-channel M of the differential amplifier circuit 20 are formed.
The gate oxide film of the OS transistor 23 and the P channel M
The gate oxide films of the OS transistor 24 and the P-channel MOS transistor 25 are thinly formed.
【0034】次に、電源電圧降圧回路10の動作につい
て説明する。電源電圧降圧回路10は、低電位側電源端
子2を基準電位として高電位側電源端子1に入力される
第1の電源電圧を降圧し、第1の電源電圧より低い第2
の電源電圧を降圧出力端子3から出力して、第2の電源
電圧を差動増幅回路20の電源電圧として供給する。Next, the operation of the power supply voltage down converter 10 will be described. The power supply voltage step-down circuit 10 steps down the first power supply voltage input to the high-potential-side power supply terminal 1 using the low-potential-side power supply terminal 2 as a reference potential and outputs the second power supply voltage lower than the first power-supply voltage.
The power supply voltage is output from the step-down output terminal 3 and the second power supply voltage is supplied as the power supply voltage of the differential amplifier circuit 20.
【0035】電流源11により所定の定電流が、カレン
トミラー接続されるPチャネルMOSトランジスタ12
及びPチャネルMOSトランジスタ13により第1の電
源電圧から折り返され、その定電流が、電流源として動
作するPチャネルMOSトランジスタ13により第1の
電源電圧から抵抗14に流れ、抵抗14の両端即ち降圧
出力端子3に第2の電源電圧を発生させる。A P-channel MOS transistor 12 in which a predetermined constant current is current-mirror connected by the current source 11 is connected.
And the P-channel MOS transistor 13 folds back from the first power supply voltage, and its constant current flows from the first power supply voltage to the resistor 14 by the P-channel MOS transistor 13 operating as a current source, and both ends of the resistor 14, that is, step-down output. A second power supply voltage is generated at terminal 3.
【0036】第2の電源電圧は、差動増幅回路20の消
費電力をできる限り低減するため、非反転入力端子4と
反転入力端子5との間に与えられる差動入力信号と非反
転出力端子6に発生する出力信号とのダイナミックレン
ジを確保できる最低限の電圧に設定する。In order to reduce the power consumption of the differential amplifier circuit 20 as much as possible, the second power supply voltage has a differential input signal applied between the non-inverting input terminal 4 and the inverting input terminal 5 and a non-inverting output terminal. The minimum voltage that can secure the dynamic range with the output signal generated in 6 is set.
【0037】PチャネルMOSトランジスタ12及びP
チャネルMOSトランジスタ13のゲート酸化膜には、
電源投入時を含めると、最大で第1の電源電圧程度の電
圧が印加されるが、MOSトランジスタのゲート酸化膜
は、5V/100オングストローム程度の電界により破
壊されることが一般に知られているので、第1の電源電
圧が5Vであれば100オングストローム以上、また第
1の電源電圧が3Vであれば60オングストローム以上
でPチャネルMOSトランジスタ12及びPチャネルM
OSトランジスタ13のゲート酸化膜を形成する。P-channel MOS transistor 12 and P
In the gate oxide film of the channel MOS transistor 13,
When the power is turned on, the maximum voltage of about the first power supply voltage is applied, but it is generally known that the gate oxide film of the MOS transistor is destroyed by the electric field of about 5 V / 100 angstrom. If the first power supply voltage is 5V, 100 angstroms or more, and if the first power supply voltage is 3V, 60 angstroms or more, the P channel MOS transistor 12 and the P channel M
A gate oxide film of the OS transistor 13 is formed.
【0038】次に、差動増幅回路20の動作について説
明する。非反転入力端子4と反転入力端子5との間に与
えられる差動入力信号振幅をviとし、低電位側電源端
子2を基準電位として非反転出力端子6に発生する出力
信号振幅をvoとし、NチャネルMOSトランジスタ2
2の相互コンダクタンスとNチャネルMOSトランジス
タ23の相互コンダクタンスとを等しくgm(23)と
し、NチャネルMOSトランジスタ23のドレイン抵抗
をrds(23)とし、NチャネルMOSトランジスタ
23のドレイン容量をcds(23)とし、Pチャネル
MOSトランジスタ25のドレイン抵抗をrds(2
5)とし、PチャネルMOSトランジスタ25のドレイ
ン容量をcds(25)として、差動増幅回路20の小
信号等価回路は、図2に示すように近似することがで
き、したがって電圧利得Avは、Av=vo÷vi=g
m(23)×rds(23)×rds(25)÷(rd
s(23)+rds(25)+jω(cds(23)+
cds(25))×rds(23)×rds(25))
となり、電圧利得Avが相互コンダクタンスgm(2
3)に比例する。Next, the operation of the differential amplifier circuit 20 will be described. The differential input signal amplitude given between the non-inverting input terminal 4 and the inverting input terminal 5 is vi, and the output signal amplitude generated at the non-inverting output terminal 6 with the low potential side power supply terminal 2 as a reference potential is vo, N-channel MOS transistor 2
The mutual conductance of 2 and the mutual conductance of the N-channel MOS transistor 23 are equal to gm (23), the drain resistance of the N-channel MOS transistor 23 is rds (23), and the drain capacitance of the N-channel MOS transistor 23 is cds (23). And the drain resistance of the P-channel MOS transistor 25 is rds (2
5) and the drain capacitance of the P-channel MOS transistor 25 as cds (25), the small signal equivalent circuit of the differential amplifier circuit 20 can be approximated as shown in FIG. 2, and therefore the voltage gain Av is Av. = Vo ÷ vi = g
m (23) × rds (23) × rds (25) ÷ (rd
s (23) + rds (25) + jω (cds (23) +
cds (25)) × rds (23) × rds (25))
And the voltage gain Av becomes the transconductance gm (2
Proportional to 3).
【0039】また、飽和領域で動作するMOSトランジ
スタの相互コンダクタンスが単位面積あたりのゲート容
量Coxの平方根に比例し、単位面積あたりのゲート容
量Coxがゲート酸化膜厚toxの逆数に比例すること
が、一般に知られている。The transconductance of a MOS transistor operating in the saturation region is proportional to the square root of the gate capacitance Cox per unit area, and the gate capacitance Cox per unit area is proportional to the reciprocal of the gate oxide film thickness tox. Is generally known.
【0040】したがって相互コンダクタンスgm(2
3)がNチャネルMOSトランジスタ22及びNチャネ
ルMOSトランジスタ23のゲート酸化膜厚tox(2
3)の平方根の逆数に比例するため、電圧利得Avがゲ
ート酸化膜厚tox(23)の平方根の逆数に比例する
ことになる。Therefore, the mutual conductance gm (2
3) indicates the gate oxide film thickness tox (2 of the N-channel MOS transistor 22 and the N-channel MOS transistor 23.
Since it is proportional to the reciprocal of the square root of 3), the voltage gain Av is proportional to the reciprocal of the square root of the gate oxide film thickness tox (23).
【0041】これより、差動対をなすNチャネルMOS
トランジスタ22及びNチャネルMOSトランジスタ2
3のゲート酸化膜厚tox(23)を薄く形成するほど
電圧利得Avが大きくなり、高速動作が可能となる。From this, an N channel MOS forming a differential pair
Transistor 22 and N-channel MOS transistor 2
As the gate oxide film thickness tox (23) of 3 is formed thinner, the voltage gain Av becomes larger, and high-speed operation becomes possible.
【0042】また、図3は、ゲート酸化膜厚toxをパ
ラメータとして変化させたときのゲートソース間電圧の
相対誤差電圧ΔVGSの実測例の説明図であり、相対誤
差電圧ΔVGSは、差動対をなす2つのMOSトランジ
スタのドレイン電流を等しくバランスさせたときのゲー
トオフセット電圧である。したがって相対誤差電圧ΔV
GSが小さいほど微小信号での動作が可能となり高精度
となる。FIG. 3 is an explanatory diagram of an example of actual measurement of the relative error voltage ΔVGS of the gate-source voltage when the gate oxide film thickness tox is changed as a parameter, and the relative error voltage ΔVGS represents a differential pair. It is a gate offset voltage when the drain currents of the two MOS transistors formed are balanced equally. Therefore, the relative error voltage ΔV
The smaller the GS, the more precise the signal becomes, and the higher the precision becomes.
【0043】図3によれば、同じゲート面積(ゲート長
L×ゲート幅W)であれば、ゲート酸化膜が薄いほど相
対誤差電圧ΔVGSが小さくなることがわかる。It can be seen from FIG. 3 that, if the gate area is the same (gate length L × gate width W), the thinner the gate oxide film, the smaller the relative error voltage ΔVGS.
【0044】これより、差動対をなすNチャネルMOS
トランジスタ22及びNチャネルMOSトランジスタ2
3のゲート酸化膜厚tox(23)を薄く形成するほど
高精度な動作が可能となる。From this, an N channel MOS forming a differential pair
Transistor 22 and N-channel MOS transistor 2
The thinner the gate oxide film thickness tox (23) of No. 3, the more accurate the operation becomes possible.
【0045】さらに、図7に示す従来例の演算増幅器の
説明において引用した特許第3112899号公報に記
載されているように、カレントミラーであるPチャネル
MOSトランジスタ24及びPチャネルMOSトランジ
スタ25のゲート酸化膜が薄いほどミラー比が高精度な
カレントミラーとなるので、結局、NチャネルMOSト
ランジスタ22及びNチャネルMOSトランジスタ23
のペアのゲート酸化膜とPチャネルMOSトランジスタ
24及びPチャネルMOSトランジスタ25のペアのゲ
ート酸化膜とをそれぞれ薄く形成することにより、さら
に高精度な高速動作が可能となる。Further, as described in Japanese Patent No. 3112899 cited in the description of the conventional operational amplifier shown in FIG. 7, the gate oxidation of the P-channel MOS transistor 24 and the P-channel MOS transistor 25, which are current mirrors, is performed. The thinner the film, the more accurately the mirror ratio becomes a current mirror, so that the N-channel MOS transistor 22 and the N-channel MOS transistor 23 are eventually connected.
By forming the pair of gate oxide films and the pair of gate oxide films of the P-channel MOS transistor 24 and the P-channel MOS transistor 25 thin, respectively, it is possible to operate with higher accuracy and at higher speed.
【0046】ここで、前述したように、MOSトランジ
スタのゲート酸化膜は、5V/100オングストローム
程度の電界により破壊されるので、降圧出力端子3から
供給される第2の電源電圧、非反転入力端子4と反転入
力端子5とに入力される所定の差動信号振幅及び非反転
出力端子6に発生する所定の出力信号振幅を考慮して、
NチャネルMOSトランジスタ22及びNチャネルMO
Sトランジスタ23のペアのゲート酸化膜とPチャネル
MOSトランジスタ24及びPチャネルMOSトランジ
スタ25のペアのゲート酸化膜とを、それぞれ破壊され
ない最低限のゲート酸化膜厚として形成する。As described above, since the gate oxide film of the MOS transistor is destroyed by the electric field of about 5 V / 100 angstrom, the second power supply voltage supplied from the step-down output terminal 3 and the non-inverting input terminal are supplied. 4 and the inverting input terminal 5, a predetermined differential signal amplitude and a non-inverting output terminal 6 generated a predetermined output signal amplitude are taken into consideration.
N-channel MOS transistor 22 and N-channel MO
The pair of gate oxide films of the S transistor 23 and the pair of gate oxide films of the P channel MOS transistor 24 and the P channel MOS transistor 25 are formed as the minimum gate oxide film thickness which is not destroyed.
【0047】以上説明したように、本発明の第1の実施
の形態の演算増幅器によれば、電源電圧降圧回路10に
より、高電位側電源端子1に入力される第1の電源電圧
を降圧して第1の電源電圧より低い第2の電源電圧を差
動増幅回路20の電源電圧として供給することにより、
差動増幅回路20が有するMOSトランジスタのゲート
酸化膜を、電源電圧降圧回路10が有するMOSトラン
ジスタのゲート酸化膜より薄く形成することが可能とな
るので、高精度であって高速動作可能な演算増幅器を実
現することができるという効果が得られる。As described above, according to the operational amplifier of the first embodiment of the present invention, the power supply voltage step-down circuit 10 steps down the first power supply voltage input to the high potential side power supply terminal 1. By supplying the second power supply voltage lower than the first power supply voltage as the power supply voltage of the differential amplifier circuit 20,
Since the gate oxide film of the MOS transistor included in the differential amplifier circuit 20 can be formed thinner than the gate oxide film of the MOS transistor included in the power supply voltage step-down circuit 10, it is highly accurate and can operate at high speed. The effect that can be realized is obtained.
【0048】次に、図4は、本発明の第2の実施の形態
の演算増幅器の構成図である。図4に示す本発明の第2
の実施の形態の演算増幅器の構成と、図1に示す本発明
の第1の実施の形態の演算増幅器の構成との相違部分
は、図1に示す電源電圧降圧回路10の降圧出力端子3
に静電容量手段としてのコンデンサ15を備えて電源電
圧降圧回路10aと変更した部分のみであり、他の構成
部分は同一であるため、図4に示す本発明の第2の実施
の形態の演算増幅器と図1に示す本発明の第1の実施の
形態の演算増幅器との同一構成部分には同一符号を付し
てその説明を省略する。Next, FIG. 4 is a configuration diagram of an operational amplifier according to a second embodiment of the present invention. Second aspect of the present invention shown in FIG.
1 differs from the configuration of the operational amplifier of the first embodiment of the present invention shown in FIG. 1 in that the step-down output terminal 3 of the power supply voltage step-down circuit 10 shown in FIG.
Since only the part that is different from the power supply voltage step-down circuit 10a by including the capacitor 15 as the electrostatic capacitance means and the other components are the same, the calculation of the second embodiment of the present invention shown in FIG. The same components as those of the amplifier and the operational amplifier of the first embodiment of the present invention shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【0049】図4に示すように、本発明の第2の実施の
形態の演算増幅器は、電源電圧降圧回路10aと、差動
増幅回路20と、高電位側電源端子1と、低電位側電源
端子2と、非反転入力端子4と、反転入力端子5と、非
反転出力端子6と、を備える。As shown in FIG. 4, the operational amplifier according to the second embodiment of the present invention includes a power supply voltage step-down circuit 10a, a differential amplifier circuit 20, a high potential side power supply terminal 1, and a low potential side power supply. A terminal 2, a non-inverting input terminal 4, an inverting input terminal 5, and a non-inverting output terminal 6 are provided.
【0050】電源電圧降圧回路10aは、電流源11
と、PチャネルMOSトランジスタ12と、Pチャネル
MOSトランジスタ13と、抵抗14と、降圧出力端子
3と、コンデンサ15と、を備える。The power supply voltage step-down circuit 10a includes a current source 11
A P-channel MOS transistor 12, a P-channel MOS transistor 13, a resistor 14, a step-down output terminal 3, and a capacitor 15.
【0051】コンデンサ15の一端が降圧出力端子3に
接続され、コンデンサ15の他端が低電位側電源端子2
に接続される。One end of the capacitor 15 is connected to the step-down output terminal 3, and the other end of the capacitor 15 is connected to the low potential side power supply terminal 2.
Connected to.
【0052】そして、高電位側電源端子1と降圧出力端
子3との間に接続されるPチャネルMOSトランジスタ
13のソースドレイン路の抵抗成分と、互いに並列接続
される抵抗14及びコンデンサ15と、によりローパス
フィルタが構成される。The resistance component of the source / drain path of the P-channel MOS transistor 13 connected between the high-potential-side power supply terminal 1 and the step-down output terminal 3 and the resistor 14 and the capacitor 15 connected in parallel are used. A low pass filter is constructed.
【0053】したがってこのローパスフィルタを介して
第2の電源電圧を出力することにより、高電位側電源端
子1に入力される第1の電源電圧に含まれる雑音成分を
除去することができるので、差動増幅回路20のノイズ
マージンが増大する。Therefore, by outputting the second power supply voltage through this low-pass filter, the noise component contained in the first power supply voltage input to the high-potential-side power supply terminal 1 can be removed. The noise margin of the dynamic amplification circuit 20 increases.
【0054】以上説明したように、本発明の第2の実施
の形態の演算増幅器によれば、より高精度であって高速
動作可能な演算増幅器を実現することができるという効
果が得られる。As described above, according to the operational amplifier of the second embodiment of the present invention, it is possible to obtain the effect that it is possible to realize an operational amplifier having higher accuracy and capable of operating at high speed.
【0055】次に、図5は、本発明の第3の実施の形態
の演算増幅器の構成図である。図5に示す本発明の第3
の実施の形態の演算増幅器の構成と、図4に示す本発明
の第2の実施の形態の演算増幅器の構成との相違部分
は、図4に示す差動増幅回路20におけるPチャネルM
OSトランジスタ24及びPチャネルMOSトランジス
タ25のアクティブ負荷を抵抗26及び抵抗27に置き
換えて差動増幅回路20aと変更し、さらに反転出力端
子7を設けた部分のみであり、他の構成部分は同一であ
るため、図5に示す本発明の第3の実施の形態の演算増
幅器と図4に示す本発明の第2の実施の形態の演算増幅
器との同一構成部分には同一符号を付してその説明を省
略する。Next, FIG. 5 is a configuration diagram of an operational amplifier according to a third embodiment of the present invention. The third aspect of the present invention shown in FIG.
4 is different from the configuration of the operational amplifier of the second embodiment of the present invention shown in FIG. 4 in that the P-channel M in the differential amplifier circuit 20 shown in FIG.
The active load of the OS transistor 24 and the P-channel MOS transistor 25 is replaced with the resistance 26 and the resistance 27 to be changed to the differential amplifier circuit 20a, and only the portion in which the inverting output terminal 7 is further provided is provided. The other components are the same. Therefore, the same components as those of the operational amplifier according to the third embodiment of the present invention shown in FIG. 5 and the operational amplifier according to the second embodiment of the present invention shown in FIG. The description is omitted.
【0056】図5に示すように、本発明の第3の実施の
形態の演算増幅器は、電源電圧降圧回路10aと、差動
増幅回路20aと、高電位側電源端子1と、低電位側電
源端子2と、非反転入力端子4と、反転入力端子5と、
非反転出力端子6と、反転出力端子7と、を備える。As shown in FIG. 5, the operational amplifier according to the third embodiment of the present invention includes a power supply voltage step-down circuit 10a, a differential amplifier circuit 20a, a high potential side power supply terminal 1, and a low potential side power supply. A terminal 2, a non-inverting input terminal 4, an inverting input terminal 5,
A non-inverting output terminal 6 and an inverting output terminal 7 are provided.
【0057】抵抗26の一端が降圧出力端子3に接続さ
れ、抵抗26の他端がNチャネルMOSトランジスタ2
2のドレインに接続され、NチャネルMOSトランジス
タ22のドレインが反転出力端子7に接続される。One end of the resistor 26 is connected to the step-down output terminal 3, and the other end of the resistor 26 is the N-channel MOS transistor 2
2 and the drain of the N-channel MOS transistor 22 is connected to the inverting output terminal 7.
【0058】抵抗27の一端が降圧出力端子3に接続さ
れ、抵抗27の他端がNチャネルMOSトランジスタ2
3のドレインに接続される。One end of the resistor 27 is connected to the step-down output terminal 3, and the other end of the resistor 27 is the N-channel MOS transistor 2
3 drain.
【0059】本実施の形態の演算増幅器は、入出力差動
信号レベルとして800mV程度を扱うCML(Cur
rent Mode Logic)系ドライバに適用す
ることができる。The operational amplifier according to the present embodiment uses a CML (Cur) that handles an input / output differential signal level of about 800 mV.
The present invention can be applied to a rent mode logic type driver.
【0060】以上説明したように、本発明の第3の実施
の形態の演算増幅器によれば、CML系ドライバに適用
することができ、高精度であって高速動作可能な演算増
幅器を実現することができるという効果が得られる。As described above, the operational amplifier according to the third embodiment of the present invention can be applied to a CML system driver, and can realize an operational amplifier with high precision and high speed operation. The effect of being able to do is obtained.
【0061】次に、図6は、本発明の第4の実施の形態
の演算増幅器の構成図である。図6に示す本発明の第4
の実施の形態の演算増幅器の構成と、図4に示す本発明
の第2の実施の形態の演算増幅器の構成との相違部分
は、図4に示す差動増幅回路20におけるPチャネルM
OSトランジスタ24及びPチャネルMOSトランジス
タ25のアクティブ負荷を、電流源28、PチャネルM
OSトランジスタ29及びPチャネルMOSトランジス
タ30からなる差動対に置き換えて差動増幅回路20b
と変更し、さらに反転出力端子7を設けた部分のみであ
り、他の構成部分は同一であるため、図6に示す本発明
の第4の実施の形態の演算増幅器と図4に示す本発明の
第2の実施の形態の演算増幅器との同一構成部分には同
一符号を付してその説明を省略する。Next, FIG. 6 is a configuration diagram of an operational amplifier according to a fourth embodiment of the present invention. Fourth Embodiment of the Invention Shown in FIG.
4 is different from the configuration of the operational amplifier of the second embodiment of the present invention shown in FIG. 4 in that the P-channel M in the differential amplifier circuit 20 shown in FIG.
The active load of the OS transistor 24 and the P-channel MOS transistor 25 is the current source 28, the P-channel M
The differential amplifier circuit 20b is replaced with a differential pair including an OS transistor 29 and a P-channel MOS transistor 30.
Since only the portion provided with the inverting output terminal 7 and the other components are the same, the operational amplifier according to the fourth embodiment of the present invention shown in FIG. 6 and the present invention shown in FIG. The same components as those of the operational amplifier of the second embodiment are designated by the same reference numerals, and the description thereof will be omitted.
【0062】図6に示すように、本発明の第4の実施の
形態の演算増幅器は、電源電圧降圧回路10aと、差動
増幅回路20bと、高電位側電源端子1と、低電位側電
源端子2と、非反転入力端子4と、反転入力端子5と、
非反転出力端子6と、反転出力端子7と、を備える。As shown in FIG. 6, the operational amplifier according to the fourth embodiment of the present invention includes a power supply voltage step-down circuit 10a, a differential amplifier circuit 20b, a high potential side power supply terminal 1, and a low potential side power supply. A terminal 2, a non-inverting input terminal 4, an inverting input terminal 5,
A non-inverting output terminal 6 and an inverting output terminal 7 are provided.
【0063】差動増幅回路20bは、電流源21と、N
チャネルMOSトランジスタ22と、NチャネルMOS
トランジスタ23と、電流源28と、PチャネルMOS
トランジスタ29と、PチャネルMOSトランジスタ3
0と、を備える。The differential amplifier circuit 20b includes a current source 21 and N
Channel MOS transistor 22 and N channel MOS
Transistor 23, current source 28, P-channel MOS
Transistor 29 and P-channel MOS transistor 3
0 and.
【0064】PチャネルMOSトランジスタ29のドレ
インがNチャネルMOSトランジスタ22のドレインに
接続され、NチャネルMOSトランジスタ22のドレイ
ンが反転出力端子7に接続され、PチャネルMOSトラ
ンジスタ29のゲートがNチャネルMOSトランジスタ
22のゲートに接続される。The drain of P-channel MOS transistor 29 is connected to the drain of N-channel MOS transistor 22, the drain of N-channel MOS transistor 22 is connected to inverting output terminal 7, and the gate of P-channel MOS transistor 29 is an N-channel MOS transistor. 22 gates.
【0065】PチャネルMOSトランジスタ30のドレ
インがNチャネルMOSトランジスタ23のドレインに
接続され、PチャネルMOSトランジスタ30のゲート
がNチャネルMOSトランジスタ23のゲートに接続さ
れる。The drain of P channel MOS transistor 30 is connected to the drain of N channel MOS transistor 23, and the gate of P channel MOS transistor 30 is connected to the gate of N channel MOS transistor 23.
【0066】電流源28の一端が降圧出力端子3に接続
され、PチャネルMOSトランジスタ29のソースとP
チャネルMOSトランジスタ30のソースとが互いに接
続されて電流源28の他端に接続される。One end of the current source 28 is connected to the step-down output terminal 3, and the source of the P-channel MOS transistor 29 and P
The source of the channel MOS transistor 30 is connected to each other and to the other end of the current source 28.
【0067】PチャネルMOSトランジスタ29及びP
チャネルMOSトランジスタ30のそれぞれのゲート酸
化膜が同膜厚に形成され、さらに電源電圧降圧回路10
が有するPチャネルMOSトランジスタ12及びPチャ
ネルMOSトランジスタ13のゲート酸化膜より薄く形
成される。P-channel MOS transistor 29 and P
The gate oxide films of the channel MOS transistors 30 are formed to have the same thickness, and the power supply voltage down converter 10
Is formed thinner than the gate oxide films of the P-channel MOS transistor 12 and the P-channel MOS transistor 13 included in.
【0068】本実施の形態の演算増幅器は、Nチャネル
MOSトランジスタ22及びPチャネルMOSトランジ
スタ29と、NチャネルMOSトランジスタ23及びP
チャネルMOSトランジスタ30と、がそれぞれプッシ
ュプル動作を行うため、入出力差動信号レベルとして3
00mV程度を扱うLVDS(Low Voltage
Differential Signaling)系
ドライバに適用することができる。The operational amplifier according to the present embodiment includes an N channel MOS transistor 22 and a P channel MOS transistor 29, and an N channel MOS transistor 23 and a P channel MOS transistor 23.
Since the channel MOS transistor 30 and the channel MOS transistor 30 respectively perform push-pull operation, the input / output differential signal level becomes 3
LVDS (Low Voltage) handling about 00 mV
It can be applied to a Differential Signaling type driver.
【0069】以上説明したように、本発明の第4の実施
の形態の演算増幅器によれば、LVDS系ドライバに適
用することができ、高精度であって高速動作可能な演算
増幅器を実現することができるという効果が得られる。As described above, according to the operational amplifier of the fourth embodiment of the present invention, it is possible to apply the operational amplifier to an LVDS system driver and realize an operational amplifier with high precision and high speed operation. The effect of being able to do is obtained.
【0070】[0070]
【発明の効果】本発明による効果は、高精度であって高
速動作可能な演算増幅器を実現することができることで
ある。The effect of the present invention is that it is possible to realize a highly accurate operational amplifier which can operate at high speed.
【0071】[0071]
【図1】本発明の第1の実施の形態の演算増幅器の構成
図である。FIG. 1 is a configuration diagram of an operational amplifier according to a first embodiment of the present invention.
【図2】差動増幅回路の等価回路図である。FIG. 2 is an equivalent circuit diagram of a differential amplifier circuit.
【図3】ゲートソース間電圧の相対誤差電圧ΔVGSの
実測例の説明図である。FIG. 3 is an explanatory diagram of an actual measurement example of a relative error voltage ΔVGS of a gate-source voltage.
【図4】本発明の第2の実施の形態の演算増幅器の構成
図である。FIG. 4 is a configuration diagram of an operational amplifier according to a second embodiment of the present invention.
【図5】本発明の第3の実施の形態の演算増幅器の構成
図である。FIG. 5 is a configuration diagram of an operational amplifier according to a third embodiment of the present invention.
【図6】本発明の第4の実施の形態の演算増幅器の構成
図である。FIG. 6 is a configuration diagram of an operational amplifier according to a fourth embodiment of the present invention.
【図7】従来例の演算増幅器の構成図である。FIG. 7 is a configuration diagram of a conventional operational amplifier.
1 高電位側電源端子 2 低電位側電源端子 3 降圧出力端子 4 非反転入力端子 5 反転入力端子 6 非反転出力端子 7 反転出力端子 10 電源電圧降圧回路 10a 電源電圧降圧回路 11 電流源 12 PチャネルMOSトランジスタ 13 PチャネルMOSトランジスタ 14 抵抗 15 コンデンサ 20 差動増幅回路 20a 差動増幅回路 20b 差動増幅回路 21 電流源 22 NチャネルMOSトランジスタ 23 NチャネルMOSトランジスタ 24 PチャネルMOSトランジスタ 25 PチャネルMOSトランジスタ 26 抵抗 27 抵抗 28 電流源 29 PチャネルMOSトランジスタ 30 PチャネルMOSトランジスタ 101 高電位側電源端子 102 低電位側電源端子 103 バイアス端子 104 非反転入力端子 105 反転入力端子 106 非反転出力端子 107 反転出力端子 108 電流源 109 NチャネルMOSトランジスタ 110 NチャネルMOSトランジスタ 111 NチャネルMOSトランジスタ 112 NチャネルMOSトランジスタ 113 PチャネルMOSトランジスタ 114 PチャネルMOSトランジスタ 115 PチャネルMOSトランジスタ 1 High potential side power supply terminal 2 Low potential side power supply terminal 3 Step-down output terminal 4 Non-inverting input terminal 5 Inverting input terminal 6 Non-inverting output terminal 7 Inversion output terminal 10 Power supply voltage step-down circuit 10a Power supply voltage step-down circuit 11 current source 12 P-channel MOS transistor 13 P-channel MOS transistor 14 Resistance 15 capacitors 20 Differential amplifier circuit 20a differential amplifier circuit 20b differential amplifier circuit 21 Current source 22 N-channel MOS transistor 23 N-channel MOS transistor 24 P-channel MOS transistor 25 P-channel MOS transistor 26 Resistance 27 Resistance 28 Current source 29 P-channel MOS transistor 30 P-channel MOS transistor 101 High potential side power supply terminal 102 Low potential side power supply terminal 103 Bias terminal 104 Non-inverting input terminal 105 Inverting input terminal 106 Non-inverting output terminal 107 Inversion output terminal 108 current source 109 N-channel MOS transistor 110 N-channel MOS transistor 111 N-channel MOS transistor 112 N-channel MOS transistor 113 P-channel MOS transistor 114 P-channel MOS transistor 115 P-channel MOS transistor
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F048 AA00 AB10 AC03 AC10 BB16 5J066 AA01 AA12 AA47 CA65 FA16 HA10 HA17 HA25 HA29 KA05 KA09 KA18 MA17 MA21 ND01 ND14 ND22 ND23 PD02 TA02 5J500 AA01 AA12 AA47 AC65 AF16 AH10 AH17 AH25 AH29 AK05 AK09 AK18 AM17 AM21 AT02 DN01 DN14 DN22 DN23 DP02 ─────────────────────────────────────────────────── ─── Continued front page F term (reference) 5F048 AA00 AB10 AC03 AC10 BB16 5J066 AA01 AA12 AA47 CA65 FA16 HA10 HA17 HA25 HA29 KA05 KA09 KA18 MA17 MA21 ND01 ND14 ND22 ND23 PD02 TA02 5J500 AA01 AA12 AA47 AC65 AF16 AH10 AH17 AH25 AH29 AK05 AK09 AK18 AM17 AM21 AT02 DN01 DN14 DN22 DN23 DP02
Claims (8)
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動増
幅回路と、を備え、前記電源電圧降圧回路が有するトラ
ンジスタのゲート酸化膜より前記差動増幅回路が有する
トランジスタのゲート酸化膜が薄いことを特徴とする演
算増幅器。1. A power supply voltage step-down circuit that receives a first power supply voltage and outputs a second power supply voltage that is lower than the first power supply voltage, and a differential amplifier that uses the second power supply voltage as the power supply voltage. And a gate oxide film of a transistor included in the differential amplifier circuit is thinner than a gate oxide film of a transistor included in the power supply voltage down converter.
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動対
トランジスタを有する差動増幅回路と、を備え、前記電
源電圧降圧回路が有するトランジスタのゲート酸化膜よ
り前記差動対トランジスタのゲート酸化膜が薄いことを
特徴とする演算増幅器。2. A power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential pair which uses the second power supply voltage as a power supply voltage. A differential amplifier circuit including a transistor, wherein the gate oxide film of the differential pair transistor is thinner than the gate oxide film of the transistor included in the power supply voltage down converter.
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動増
幅回路と、を備え、前記電源電圧降圧回路が、電流源と
して動作するトランジスタと、抵抗手段と、を有し、前
記トランジスタにより所定の電流を前記第1の電源電圧
から前記抵抗手段に流して前記第2の電源電圧を発生さ
せ、前記トランジスタのゲート酸化膜より前記差動増幅
回路が有するトランジスタのゲート酸化膜が薄いことを
特徴とする演算増幅器。3. A power supply voltage step-down circuit that receives a first power supply voltage and outputs a second power supply voltage that is lower than the first power supply voltage, and a differential amplifier that uses the second power supply voltage as the power supply voltage. A circuit, wherein the power supply voltage step-down circuit includes a transistor that operates as a current source and a resistance means, and the transistor causes a predetermined current to flow from the first power supply voltage to the resistance means. An operational amplifier characterized in that a gate oxide film of a transistor included in the differential amplifier circuit is thinner than a gate oxide film of the transistor by generating a second power supply voltage.
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動増
幅回路と、を備え、前記電源電圧降圧回路が、前記第1
の電源電圧が入力される高電位側電源端子にソースが接
続され前記電源電圧降圧回路の出力端にドレインが接続
されるトランジスタと、前記ドレインと前記第1の電源
電圧の基準電位が入力される低電位側電源端子との間に
接続される抵抗手段と、を有し、前記トランジスタのゲ
ート酸化膜より前記差動増幅回路が有するトランジスタ
のゲート酸化膜が薄いことを特徴とする演算増幅器。4. A power supply voltage step-down circuit that receives a first power supply voltage and outputs a second power supply voltage that is lower than the first power supply voltage, and a differential amplifier that uses the second power supply voltage as the power supply voltage. A circuit, wherein the power supply voltage step-down circuit is the first
A transistor having a source connected to the high-potential-side power supply terminal to which the power supply voltage is input and a drain connected to the output terminal of the power supply voltage down converter, and a reference potential of the drain and the first power supply voltage are input. And a resistance means connected between the low potential side power supply terminal and the low potential side power supply terminal, wherein the gate oxide film of the transistor included in the differential amplifier circuit is thinner than the gate oxide film of the transistor.
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動増
幅回路と、を備え、前記電源電圧降圧回路が、フィルタ
を有し、前記フィルタを介して前記第2の電源電圧を出
力し、前記電源電圧降圧回路が有するトランジスタのゲ
ート酸化膜より前記差動増幅回路が有するトランジスタ
のゲート酸化膜が薄いことを特徴とする演算増幅器。5. A power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential amplifier which uses the second power supply voltage as a power supply voltage. A circuit, the power supply voltage down converter has a filter, outputs the second power supply voltage through the filter, and the differential amplification is performed from a gate oxide film of a transistor included in the power supply voltage down converter. An operational amplifier characterized in that a gate oxide film of a transistor included in a circuit is thin.
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動対
トランジスタを有する差動増幅回路と、を備え、前記電
源電圧降圧回路が、フィルタを有し、前記フィルタを介
して前記第2の電源電圧を出力し、前記電源電圧降圧回
路が有するトランジスタのゲート酸化膜より前記差動対
トランジスタのゲート酸化膜が薄いことを特徴とする演
算増幅器。6. A power supply voltage step-down circuit which receives a first power supply voltage and outputs a second power supply voltage lower than the first power supply voltage, and a differential pair which uses the second power supply voltage as a power supply voltage. A differential amplifier circuit having a transistor, wherein the power supply voltage step-down circuit has a filter, outputs the second power supply voltage through the filter, and gate oxidation of a transistor included in the power supply voltage step-down circuit An operational amplifier characterized in that the gate oxide film of the differential pair transistor is thinner than the film.
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動増
幅回路と、を備え、前記電源電圧降圧回路が、電流源と
して動作するトランジスタと、抵抗手段と、前記電源電
圧降圧回路の出力端に接続される静電容量手段と、を有
し、前記トランジスタにより所定の電流を前記第1の電
源電圧から前記抵抗手段に流して前記第2の電源電圧を
発生させ、前記トランジスタのゲート酸化膜より前記差
動増幅回路が有するトランジスタのゲート酸化膜が薄い
ことを特徴とする演算増幅器。7. A power supply voltage step-down circuit that receives a first power supply voltage and outputs a second power supply voltage that is lower than the first power supply voltage, and a differential amplifier that uses the second power supply voltage as the power supply voltage. A circuit, wherein the power supply voltage step-down circuit has a transistor that operates as a current source, a resistance means, and a capacitance means that is connected to an output terminal of the power supply voltage step-down circuit. A predetermined current is caused to flow from the first power supply voltage to the resistance means to generate the second power supply voltage, and the gate oxide film of the transistor included in the differential amplifier circuit is thinner than the gate oxide film of the transistor. Characteristic operational amplifier.
電源電圧より低い第2の電源電圧を出力する電源電圧降
圧回路と、前記第2の電源電圧を電源電圧とする差動増
幅回路と、を備え、前記電源電圧降圧回路が、前記第1
の電源電圧が入力される高電位側電源端子にソースが接
続され前記電源電圧降圧回路の出力端にドレインが接続
されるトランジスタと、前記ドレインと前記第1の電源
電圧の基準電位が入力される低電位側電源端子との間に
接続される抵抗手段と、前記出力端に接続される静電容
量手段と、を有し、前記トランジスタのゲート酸化膜よ
り前記差動増幅回路が有するトランジスタのゲート酸化
膜が薄いことを特徴とする演算増幅器。8. A power supply voltage step-down circuit that receives a first power supply voltage and outputs a second power supply voltage that is lower than the first power supply voltage, and a differential amplifier that uses the second power supply voltage as the power supply voltage. A circuit, wherein the power supply voltage step-down circuit is the first
A transistor having a source connected to the high-potential-side power supply terminal to which the power supply voltage is input and a drain connected to the output terminal of the power supply voltage down converter, and a reference potential of the drain and the first power supply voltage are input. A gate of a transistor included in the differential amplifier circuit, which includes a resistance unit connected to a low-potential-side power supply terminal and a capacitance unit connected to the output terminal, and a gate oxide film of the transistor. An operational amplifier characterized by a thin oxide film.
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JP2002049486A JP2003249827A (en) | 2002-02-26 | 2002-02-26 | Operational amplifier |
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JP2002049486A JP2003249827A (en) | 2002-02-26 | 2002-02-26 | Operational amplifier |
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Country | Link |
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JP (1) | JP2003249827A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005123773A (en) * | 2003-10-15 | 2005-05-12 | Matsushita Electric Ind Co Ltd | Small amplitude differential interface circuit |
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CN117233458A (en) * | 2023-11-10 | 2023-12-15 | 成都明夷电子科技有限公司 | Power detection circuit and power detection system |
-
2002
- 2002-02-26 JP JP2002049486A patent/JP2003249827A/en active Pending
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CN117233458B (en) * | 2023-11-10 | 2024-03-19 | 成都明夷电子科技股份有限公司 | Power detection circuit and power detection system |
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