JP2003248485A - 楽音合成装置、メモリアクセス装置および波形メモリ型楽音合成装置 - Google Patents

Abstract

(57)【要約】 【課題】 電子楽器に実装される波形メモリ用のメモリ
デバイスとしては、ＲＯＭ，ＳＤＲＡＭ等様々な種類が
あり、これらの所要クロック数も様々なものが市販され
ている。そこで、実装できるメモリデバイスの種類をフ
レキシブルに設定でき、これらメモリデバイスの性能を
充分に引き出す。 【解決手段】 メモリデバイスをアクセスするためのア
ドレス信号に基づいて、当該メモリデバイスの種別（メ
モリタイプ信号ＴＹＰＥＨ，ＴＹＰＥＬ）が生成され
る。タイミング発生回路３４６，３６２は、これらメモ
リタイプ信号に基づいて、アウトプット・イネーブル信
号、ライト・イネーブル信号、アドレス信号等のタイミ
ングを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子楽器等に用い
て好適な楽音合成装置、メモリアクセス装置および波形
メモリ型楽音合成装置に関する。

【０００２】

【従来の技術】従来より、波形メモリとしてＲＡＭを備
え、波形データの内容を適宜更新することができる電子
楽器が知られている（例えば特開平１０−９７２５８号
公報）。この電子楽器においては、波形メモリに基づく
発音処理は主としてＤＳＰによって実行され、波形メモ
リの更新、あるいはユーザインタフェース処理は制御用
のＣＰＵによって実行される。そして、１サンプリング
周期が複数のスロットに分割され、ＤＳＰおよび制御用
ＣＰＵに対して、波形メモリにアクセスし得るスロット
が割り当てられる。これにより、ＤＳＰによる波形メモ
リのアクセス頻度が小さい場合には、制御用ＣＰＵに対
してより多くのスロットを割り当てることができ、発音
中であっても制御用ＣＰＵから波形メモリに対して高速
にアクセスすることができる。

【０００３】

【発明が解決しようとする課題】ところで、波形メモリ
として使用し得るメモリデバイスは、大別するとＲＯＭ
およびＲＡＭに分類される。使用頻度の高い波形データ
は予めＲＯＭに格納しておくことにより、制御用ＣＰＵ
からのロードを待たずに発音処理を開始することができ
る。一方、ＲＡＭを用いる場合は、ハードディスク等に
格納された多種類の波形データの中から所望のものをロ
ードすることができるから、多彩な発音処理が可能にな
る。

【０００４】また、１曲のうちで使用される音色が多い
場合には、これら波形メモリの記憶容量を大きくしてお
く必要がある。また、同時に発音される音色数が多い場
合には、アクセススピードの速い波形メモリを用いるこ
とが好適である。このように、経済面および性能面の双
方に鑑みて最適な波形メモリの構成は、エンドユーザの
使用態様に応じて異なることになる。そして、メモリデ
バイスの性能は日々進歩しているため、電子楽器の販売
後に、楽器メーカーがエンドユーザに対して高性能な波
形メモリを随時提供できれば便利である。

【０００５】しかし、従来の電子楽器においては、実装
可能なメモリデバイスは固定的であり、様々な種類のメ
モリデバイスに対応することができなかった。また、仮
に元々の波形メモリを高性能なメモリデバイスに差し替
えることが可能であったとしても、新たなメモリデバイ
スに高速にアクセスすることによって電子楽器の性能を
向上させることは困難であった。この発明は上述した事
情に鑑みてなされたものであり、フレキシブルに波形メ
モリの構成を設定でき、各種波形メモリの性能を充分に
引き出す楽音合成装置、メモリアクセス装置および波形
メモリ型楽音合成装置を提供することを目的としてい
る。

【０００６】

【課題を解決するための手段】上記課題を解決するため
本発明にあっては、下記構成を具備することを特徴とす
る。なお、括弧内は例示である。請求項１記載の楽音合
成装置にあっては、第１のアクセス方式によってアクセ
スされ、一または複数のメモリデバイスによって構成さ
れ、第１の波形データが記憶された第１のメモリ部（Ｒ
ＯＭ４１０）と、第２のアクセス方式によってアクセス
され、一または複数のメモリデバイスによって構成さ
れ、第２の波形データが記憶された第２のメモリ部（Ｓ
ＤＲＡＭ４１２，ＤＩＭＭ４１４，４１６）と、前記第
１および第２のメモリ部に対応して、各々独立に設けら
れた第１および第２のバス（アドレスバス３７２，３７
６）と、第１の発音チャンネルの波形データの読出しが
指示されると、前記第１のバスを介して前記第１のメモ
リ部をアクセスする一方、第２の発音チャンネルの波形
データの読出しが指示されると、前記第２のバスを介し
て前記第２のメモリ部をアクセスするアクセス制御回路
（メモリＩ／Ｏ部３００）とを有することを特徴とす
る。さらに、請求項２記載の構成にあっては、請求項１
記載の楽音合成装置において、前記アクセス制御回路
は、前記第１および第２のメモリ部における複数のエリ
アの境界情報（エリア終端アドレス）と、これら各エリ
アに対応する各メモリデバイスに係るアクセス制御情報
（メモリ種別）とを記憶するアクセス制御レジスタ（３
３２）と、供給されたアドレス信号（ＴＧＡ）と前記各
境界情報との比較結果に基づいて該アドレス信号（ＴＧ
Ａ）に対応するアクセス制御情報（メモリ種別）を特定
するエリア判定部（３２２，３２４）と、前記第１また
は第２のバスのうち特定されたアクセス制御情報に応じ
たバスに対して、該アドレス信号（ＴＧＡ）を必要に応
じて変換しつつ出力するコントローラ（３４０，３６
０）と有することを特徴とする。さらに、請求項３記載
の構成にあっては、請求項２記載の楽音合成装置におい
て、前記アクセス制御情報は、対応するメモリデバイス
のアクセス速度を特定するものであり、前記コントロー
ラ（３４０，３６０）は、該アクセス制御情報に応じ
て、アクセス時間を設定しつつ前記各メモリデバイスを
アクセスするものであることを特徴とする。さらに、請
求項４記載の構成にあっては、請求項１記載の楽音合成
装置において、アドレス信号（ＴＧＡ）によって指標さ
れるアドレスが前記第１または第２のメモリ部の何れに
属するかを判定し、前記第２のメモリ部がアクセスされ
る場合には所定の動作クロック（ＤＣＬＫ）を前記第２
のメモリ部に供給する一方、前記第１のメモリ部がアク
セスされる場合には該動作クロックを停止させるクロッ
ク制御回路（クロック発生部３６８）をさらに具備する
ことを特徴とする。また、請求項５記載のメモリアクセ
ス装置にあっては、第１のアクセス方式によってアクセ
スされる第１のメモリ部（ＲＯＭ４１０）と、第２のア
クセス方式によってアクセスされる第２のメモリ部（Ｓ
ＤＲＡＭ４１２，ＤＩＭＭ４１４，４１６）と、アドレ
ス信号（ＴＧＡ）によって指標されるアドレスが前記第
１または第２のメモリ部の何れに属するかを判定し、前
記第２のメモリ部がアクセスされる場合には所定の動作
クロック（ＤＣＬＫ）を発生させる一方、前記第１のメ
モリ部がアクセスされる場合には該動作クロックを停止
させるクロック制御回路（クロック発生部３６８）とを
具備することを特徴とする。また、請求項６記載の波形
メモリ型楽音合成装置にあっては、ｎビット幅の波形デ
ータを記憶するとともに一のアドレスのデータ幅がｎビ
ットである第１のメモリデバイス（ＲＯＭ４１０）と、
ｎビットの波形データを記憶するとともに一のアドレス
のデータ幅がｎ×ｍビットである第２のメモリデバイス
（ＤＩＭＭ４１４）の何れも使用可能な波形メモリ型楽
音合成装置であって、ｎビットの波形データを読み出す
ためのアドレスを発生するアドレス発生部（上位・下位
アドレス生成回路３１６）と、該アドレスの所定数の下
位ビットからメモリアドレスを生成するメモリアドレス
生成部（行・列アドレス発生部３６４）と、該アドレス
の前記下位ビットの所定数の上位ビットからメモリマス
クを生成するメモリマスク生成部（マスク抽出部３６
６）と、前記メモリアドレスを用いて前記第１のメモリ
デバイスをアクセスし、該第１のメモリデバイスからｎ
ビットの波形データを読み出す第１の読出部（ＲＯＭコ
ントローラ３４０）と、前記メモリアドレスを用いて前
記第２のメモリデバイスをアクセスするとともに、前記
メモリマスクにより第２のメモリデバイスのｎ×ｍビッ
トのデータのうちｎ×（ｍ−1）ビットをマスク状態に
設定することにより、前記第２のメモリデバイスからｎ
ビットの波形データを読出す第２の読出し部（ＳＤＲＡ
Ｍコントローラ３６０）とを有することを特徴とする。

【０００７】

【発明の実施の形態】1．実施形態の構成 1．1．電子楽器の全体構成 次に、本発明の一実施形態の電子楽器の全体構成を図１
を参照し説明する。図において１０２はパネルスイッチ
であり、ここで電子楽器の各種パラメータが設定され
る。１０４はパネル表示器であり、電子楽器の各種状態
等を表示する。１１４はネットワークインタフェース部
であり、ローカルエリアネットワーク（図示せず）を介
して、外部のパーソナルコンピュータ等との間で演奏情
報や波形データ等の入出力を行う。１１６はＭＩＤＩイ
ンタフェースであり、ここに鍵盤あるいはシーケンサ等
のＭＩＤＩ機器が接続され、ＭＩＤＩ信号を入出力す
る。

【０００８】１１８はディスクドライブであり、ＣＤ−
ＲＯＭ、ＣＤ−ＲＷ、ＭＯ等のディスク１２０に対して
波形データ、演奏情報等のデータの読出しおよび書込み
を行う。１２４はＣＰＵであり、ＲＯＭ１２６に格納さ
れた制御プログラムに基づいて、他の構成要素を制御す
る。１２２はタイマであり、ＣＰＵ１２４に対してタイ
マ割込みを発生させる。１２８はＲＡＭであり、ＣＰＵ
１２４のワークメモリとして用いられる。

【０００９】次に、４００は波形メモリ部であり、ＲＯ
ＭおよびＲＡＭの双方あるいは一方によって構成され、
波形データを記憶する。２００は音源部であり、ＣＰＵ
１２４の制御の下、これら波形データを読出し、所定の
サンプリング周波数の楽音信号を合成する。合成された
楽音信号は、ＤＡコンバータ１１０を介してアナログ信
号に変換され、サウンドシステム１１２を介して発音さ
れる。１０８は他の音源装置あるいはエフェクタ等の外
部回路である。この外部回路１０８から供給される楽音
信号も音源部２００において合成される楽音信号に混合
され、ＤＡコンバータ１１０を介してサウンドシステム
１１２に出力される。

【００１０】1．2．音源部２００の構成 次に、図２を参照し、所定のサンプリング周期を基本周
期として動作する音源部２００の詳細構成を説明する。
図において３００はメモリＩ／Ｏ部であり、波形メモリ
部４００内の各メモリデバイスにアクセスし、波形デー
タの読出し／書込み等の制御を行う。２０２は音源制御
レジスタであり、波形データ読出しのための読出しアド
レスの初期値、ループ部の開始アドレス、ピッチ、エン
ベロープ特性、エフェクト処理の内容等、楽音信号を発
生するための種々のパラメータが発音チャンネル毎に記
憶される。２０４はＸアクセス回路であり、ＣＰＵ１２
４の制御の下、メモリＩ／Ｏ部３００を介して波形メモ
リ部４００をアクセスすることにより、ＣＰＵ１２４に
よる波形データの読出し／書込み制御を行う。

【００１１】ここで、Ｘアクセス回路２０４の概要を説
明しておく。ＣＰＵ１２４によって直接的に波形メモリ
部４００をアクセスしようとすると、しばしば音源部２
００自体によるアクセスと衝突し、ＣＰＵ１２４による
アクセスに対して待ち時間が発生することがある。Ｘア
クセス回路２０４は、この待ち時間を解消することによ
ってＣＰＵ１２４の動作効率を高めようとするものであ
る。そこで、Ｘアクセス回路２０４においては、読出し
／書込み用のＦＩＦＯバッファが設けられている。

【００１２】ＣＰＵ１２４から波形メモリ部４００に対
して転送すべきデータおよびアドレスは、書込み用のＦ
ＩＦＯバッファにおいて予めストリームとしてまとめら
れる。そして、各発音チャンネルの波形合成のために波
形メモリ部４００がアクセスされていない期間内におい
ては、Ｘアクセス回路２０４の制御の下、これらのデー
タが波形メモリ部４００内のメモリデバイスに連続的に
書き込まれるようにした。

【００１３】同様に、ＣＰＵ１２４によって波形メモリ
部４００から読み出すべきデータのアドレスも予め読出
し用ＦＩＦＯバッファにストリームとしてまとめられ、
音源部２００の空き時間にこれらのデータが連続的に読
み出されるようにした。この読出し用ＦＩＦＯバッファ
に格納された情報は、必要に応じたタイミングでＣＰＵ
１２４によって読み出される。

【００１４】すなわち、発音チャンネルの波形合成のた
めに波形メモリ部４００が頻繁にアクセスされている場
合には、Ｘアクセス回路２０４によるデータ転送が遅く
なり、発音チャンネルが少ない場合等においては、Ｘア
クセス回路２０４によるデータ転送が高速になる。かか
る処理により、データの入出力が完了するまでの時間は
ある程度要求されるが、データの入出力に費やされる時
間そのものは短縮することができ、ＣＰＵ１２４を効率
的に動作させることができる。なお、Ｘアクセス回路２
０４の詳細は、上記特開平１０−９７２５８号公報に開
示されている。

【００１５】２０６はサンプリング周期毎に最大６４チ
ャンネル分の波形データを読出しないし書き込み可能な
読出書込回路であり、音源制御レジスタ２０２に記憶さ
れたパラメータに基づいて、メモリＩ／Ｏ部３００を介
して波形メモリ部４００をアクセスする。この読出書込
回路２０６を介して、各発音チャンネルの楽音信号の合
成に必要な波形データが波形メモリ部４００から読み出
されるのである。そして、読み出された波形データを所
定のサンプリング周波数でかつ該パラメータに応じたピ
ッチの波形でデータに変換して出力する。２０８はエン
ベロープ付与部であり、音源制御レジスタ２０２に記憶
されたエンベロープ特性に基づいて、読出書込回路２０
６からサンプリング周期毎に出力される波形データにエ
ンベロープを付与する。

【００１６】２１２はＤＳＰ（デジタル・シグナル・プ
ロセッサ）であり、予め設定されたマイクロプログラム
と、音源制御レジスタ２０２に記憶されたエフェクトパ
ラメータとに基づいて、サンプリング周期毎に入力され
る楽音信号に効果処理を施し、効果の付与された楽音信
号を出力する。２１０はミキサであり、サンプリング周
期毎に、エンベロープ付与部２０８、ＤＳＰ２１２およ
び外部回路１０８から出力された楽音信号をミキシング
し、その結果を必要に応じて外部回路１０８、ＤＳＰ２
１２およびＤＡコンバータ１１０に供給する。

【００１７】1．3．メモリＩ／Ｏ部３００の構成 1．3．1．エリア判定部３１０ (1)セレクタ３１２，３１４ 次に、メモリＩ／Ｏ部３００の詳細構成を図３および図
４を参照し説明する。まず、図３において３１０はエリ
ア判定部であり、読出書込回路２０６から供給されるア
ドレス信号ＴＧＡおよびＸアクセス回路２０４から供給
されるアドレス信号ＸＡＡに基づいて、対応するメモリ
デバイスの種類を特定する等の処理を行う。エリア判定
部３１０の内部において３１２はメモリ・モード信号セ
レクタであり、読出書込回路２０６から供給されるメモ
リ・モード信号ＴＧＷおよびＸアクセス回路２０４から
供給されるメモリ・モード信号ＸＡＷのうち一方を選択
し、メモリ・モード信号Ｗとして出力する。ここで、メ
モリ・モード信号ＸＡＷ，ＴＧＷ，Ｗは、読出し／書込
みのメモリ動作を区別する二値信号である。

【００１８】次に、３１４はアドレス信号セレクタであ
り、読出書込回路２０６から供給されるアドレス信号Ｔ
ＧＡおよびＸアクセス回路２０４から供給されるアドレ
ス信号ＸＡＡのうち一方を選択し、その結果をアドレス
信号ＷＡ０〜３１として出力する。なお、これらアドレ
ス信号ＴＧＡ，ＸＡＡ，ＷＡは、波形メモリのデータ幅
が「１６ビット」であると仮定した場合のアドレス信号
である。このアドレス信号ＴＧＡは、各発音チャンネル
毎に波形データを読み出すためのアドレスであり、各発
音チャンネル毎に異なるエリアのアドレスとすることが
できる。

【００１９】(2)上位・下位アドレス生成回路３１６ 後述する波形メモリ部４００においては、波形メモリの
データ幅として「１６ビット」および「３２ビット」の
双方を扱うことが可能になっている。「３２ビット」の
データ幅を用いる場合は、「１６ビット」構成の２系統
の波形メモリが同時にアクセスされることになる。これ
ら２系統の波形メモリを「上位」および「下位」と呼
ぶ。

【００２０】波形メモリ部４００が「３２ビット」構成
である時、アドレス信号ＷＡ０〜３１を「１ビット」だ
け右にシフトした結果が波形メモリ部４００におけるア
ドレスになる。そして、右シフトした結果、最下位ビッ
トからあふれた「あふれビット」が“０”であれば、下
位の「１６ビット」、「あふれビット」が“１”であれ
ば上位の「１６ビット」が指定されたことになる。

【００２１】従って、単に「１６ビット」空間のアドレ
ス信号ＷＡ０〜３１によって指定されたアドレスを「３
２ビット」空間のアドレスに変換するだけであれば、ア
ドレス信号ＷＡ０〜３１を単に「１ビット」右シフトす
ればよいことになる。しかし、本実施形態においては、
「１６ビット」空間のアドレス信号ＷＡ０〜３１による
アクセスを、「アドレス信号ＷＡによるアドレスと、次
の（ＷＡ０〜３１の値＋１の）アドレスとを同時にアク
セスして３２ビットのデータの読出し／書込みを行う動
作」であること定義している。

【００２２】これは、波形メモリにはサンプリングデー
タがアドレス順に記憶されているから、連続したアドレ
スに記憶されたデータは連続して読み出される場合が多
いことに鑑みてである。「１６ビット」空間における連
続する２つのアドレスを同時にアクセスできることは、
「３２ビット」のデータ幅を有効に利用し、メモリのア
クセス回数を削減できる。しかし、かかる動作を可能な
らしめるためには、単なるシフトのみでは「上位」およ
び「下位」の波形メモリを同時にアクセスできない場合
がある。

【００２３】すなわち、アドレス信号ＷＡ０〜３１を右
シフトした際の「あふれビット」が“０”であった場合
には、そのシフト結果を共通のアドレス信号として「上
位」および「下位」の波形メモリに供給すればよい。一
方、「あふれビット」が“１”であった場合には、この
シフト結果を「上位１６ビット」のアドレスとするとと
もに、「下位１６ビット」のアドレスはシフト結果に対
してさらに「１」を加算する必要がある。

【００２４】３１６は上位・下位アドレス生成回路であ
り、上述した原理に基づいて、アドレス信号ＷＡ０〜３
１から上位アドレス信号ＭＡＨ０〜３０および下位アド
レス信号ＭＡＬ０〜３０を出力するものである。その詳
細を説明する。まず、上位・下位アドレス生成回路３１
６には、バスモード信号Ｂ３２およびデータモード信号
ＤＭが供給される。ここで、バスモード信号Ｂ３２は、
波形メモリ部４００のデータバス幅が「３２ビット」で
あるか「１６ビット」であるかを指定する信号である。

【００２５】また、データモード信号ＤＭは、各発音チ
ャンネルにおける波形データのデータ幅を規定する二値
信号であり、“０”によって「１６ビット」、または
“１”によって「３２ビット」の何れかを指定する。換
言すれば、アドレス信号セレクタ３１４において選択さ
れたアドレス信号が「３２ビット」あるいは「１６ビッ
ト」の何れのビット数の波形データをアクセスするため
のアドレス信号であるかを指定する信号である。なお、
データモード信号ＤＭは、バスモード信号Ｂ３２とは独
立しており、例えばデータバス幅が「１６ビット」であ
り、波形データのデータ幅が「３２ビット」であっても
よいことは勿論である。

【００２６】波形メモリ部４００のデータバス幅が「１
６ビット」である場合、上位・下位アドレス生成回路３
１６に供給されたアドレス信号ＷＡ０〜３１の下位３１
ビットＷＡ０〜３０が、そのまま下位アドレス信号ＭＡ
Ｌ０〜３０として出力される。換言すれば、データバス
幅が「１６ビット」である場合、「下位」の波形メモリ
のみが波形メモリ部４００に実装されることになる。

【００２７】一方、データバス幅が「３２ビット」であ
って、データモード信号ＤＭが“０”（１６ビットデー
タ幅）である場合、アドレス信号ＷＡ０〜３１を「１ビ
ット」右シフトした結果が上位アドレス信号ＭＡＨ０〜
３０として出力される。そして、「あふれビット」が
“１”である場合は、上位アドレス信号ＭＡＨ０〜３０
と同一の値が下位アドレス信号ＭＡＬ０〜３０として出
力され、「あふれビット」が“０”である場合は上位ア
ドレス信号ＭＡＨ０〜３０に「１」を加算した結果が下
位アドレス信号ＭＡＬ０〜３０として出力される。

【００２８】また、データバス幅が「３２ビット」であ
って、かつ、データモード信号ＤＭが“１”（３２ビッ
トデータ幅）である場合も考えられる。かかる場合にお
いては、アドレス信号ＷＡ０〜３１の最上位ビットを除
いたアドレス信号ＷＡ１〜３１が、そのまま上位・下位
アドレス信号ＭＡＨ０〜３０，ＭＡＬ０〜３０として出
力される。

【００２９】(3)アクセス制御レジスタ３３２ 次に、３３２はアクセス制御レジスタであり、波形メモ
リ部４００に含まれる各メモリデバイスに対して、以下
のデータを格納している。

【００３０】(3．1)エリア終端アドレス まず、波形メモリ部４００には最大で８エリア（第０エ
リア〜第７エリア）のメモリデバイスを設けることがで
きる。１個のエリアは、「１６ビット」データバスの場
合、通常は１個のメモリデバイスによって構成され、
「３２ビット」データバスの場合は、通常は「上位」お
よび「下位」各１個づつのメモリデバイスによって構成
される。そして、これらエリア毎にチップセレクト信号
が供給される。但し、メモリデバイスの種類によって
は、１個のメモリデバイスで２個のエリアに割り当てら
れる場合もある。また、本実施例では「上位」と「下
位」の波形メモリについてアクセス制御線を共用してい
るので、「上位」と「下位」に各１個づつメモリデバイ
スを設ける場合、その２つのデバイスは相互に同じアク
セス速度でなければならない。

【００３１】アクセス制御レジスタ３３２には、これら
各エリアの終端アドレスが記憶される。なお、第１エリ
ア〜第７エリアの先頭アドレスは、必ず前のエリアの終
端アドレスの次のアドレスであり、第０エリアの先頭ア
ドレスは必ず「０」であるから、これによって各エリア
の先頭アドレスも特定される。なお、「エリア終端アド
レス」は、「１６ビット」アドレス空間におけるアドレ
スである。

【００３２】(3．2)メモリ種別 メモリ種別は３ビットのデータであり、その値に応じ
て、各エリア毎のメモリデバイスを例えば以下のように
特定する。ここで、ＳＲＡＭは「スタティックＲＡＭ
（Static Random Access Memory）」の略であり、ＳＤ
ＲＡＭは「シンクロナスＤＲＡＭ（Synchronous Dynami
c Random Access Memory）」の略である。また、ここで
「ＳＤＲＡＭ」とは、メモリデバイスが単体のＳＤＲＡ
Ｍチップである場合と、ＳＤＲＡＭを複数個（例えば８
個あるいは１６個）実装して成るＤＩＭＭ（Dual Inlin
e Memory Module）の場合との双方を含む意味である。

【００３３】０００：ＲＯＭまたはＳＲＡＭ（１６クロ
ックアクセス） ００１：ＲＯＭまたはＳＲＡＭ（１４クロックアクセ
ス） ０１０：ＲＯＭまたはＳＲＡＭ（１２クロックアクセ
ス） ０１１：ＲＯＭまたはＳＲＡＭ（１０クロックアクセ
ス） １００：ＲＯＭまたはＳＲＡＭ（８クロックアクセス） １０１：ＳＤＲＡＭ（１４クロックアクセス） １１０：ＳＤＲＡＭ（１２クロックアクセス） １１１：ＳＤＲＡＭ（８クロックアクセス）

【００３４】なお、以後の説明においては、冗長さを避
けるため、メモリ種別が「０００〜１００」である場合
には、当該メモリデバイスはＲＯＭであると仮定し、必
要な場合にＳＲＡＭについて言及することとする。

【００３５】(3．3)カラムビット 「カラムビット」は、２ビットのデータであり、各エリ
アのメモリデバイスがＳＤＲＡＭである場合に有効なデ
ータである。「カラムビット」は、ＳＤＲＡＭのカラム
アドレスのビット数を以下のように定義する。なお、参
考までに、各「カラムビット」に対応するメモリデバイ
スのメモリ容量の例を括弧内に挙げておく。 ００：カラムアドレスビット数 ８ビット（単体ＳＤＲ
ＡＭ６４ＭＢ，ＤＩＭＭ３２ＭＢ〜６４ＭＢ） ０１：カラムアドレスビット数 ９ビット（単体ＳＤＲ
ＡＭ１２８ＭＢ，ＤＩＭＭ６４ＭＢ〜１２８ＭＢ） １０：カラムアドレスビット数 １０ビット（単体ＳＤ
ＲＡＭ２５６ＭＢ，ＤＩＭＭ２５６ＭＢ〜５１２ＭＢ） １１：カラムアドレスビット数 １１ビット（ＤＩＭＭ
５１２ＭＢ〜）

【００３６】(3．4)ＤＱＭポジション 「ＤＱＭポジション」は２ビットのデータであり、メモ
リデバイスが主としてＳＤＲＡＭ型のＤＩＭＭである場
合に有効なデータである。ＤＩＭＭにおいては、データ
バス幅は６４ビット設けられているが、内部的にはＤＩ
ＭＭのデータバスは「８ビット」毎の「８」グループに
分かれており、これらグループのうち任意のものをアク
ティブにする８本のＤＱＭピンが設けられている。本実
施形態においては、波形メモリ部４００全体のデータバ
ス幅は「１６ビット」または「３２ビット」の何れかで
あるが、各メモリデバイスは「上位」または「下位」の
何れかに属するため、各メモリデバイスにおいては、必
要なデータバス幅は常に「１６ビット」である。

【００３７】そこで、本実施形態においては、「８ビッ
ト×２グループ」を一組として、上記８本のＤＱＭピン
を２本づつアクティブにすることにより、ＤＩＭＭを
「１６ビット」データ幅のメモリとして使用することと
する。このため、ＤＩＭＭの２本づつのＤＱＭピンに対
して供給される選択信号として、上位マスク信号ＤＱＭ
Ｈ０〜３あるいは下位マスク信号ＤＱＭＬ０〜３がメモ
リＩ／Ｏ部３００から出力される（詳細は後述する）。

【００３８】これらマスク信号ＤＱＭＨ０〜３あるいは
ＤＱＭＬ０〜３は、ＤＩＭＭに直接的に与えられるアド
レス信号のさらに上位にある「２ビット」をデコードす
ることにより生成される。「ＤＱＭポジション」は、上
記「カラムビット」と合せて、これらマスク信号ＤＱＭ
Ｈ０〜３あるいはＤＱＭＬ０〜３を生成するために、何
れの２ビットを使用するかを規定する情報である。具体
的には、「カラムビット」および「ＤＱＭポジション」
に応じて、上記２ビットは図１３(a)のように設定され
る。この図において、選択される２ビットの下の括弧内
に記載されている容量は、チップセレクトを２つ有する
ＤＩＭＭの場合の値であり、チップセレクトを２つ有す
るＤＩＭＭの場合の値であり、チップセレクトが１つの
ＤＩＭＭではその半分の容量になる。

【００３９】(4)エリア判定部３１８ 次に、３１８はエリア判定部であり、ここには発音処理
中の全ての発音チャンネルについて、波形メモリ読出ア
ドレスＴＧＷＡが供給される。エリア判定部３１８にお
いては、上記アクセス制御レジスタ３３２に記憶されて
いる各エリア終端アドレスと、上記各発音チャンネルの
波形メモリ読出アドレスＴＧＷＡとが比較され、各発音
チャンネルに対するエリアが特定される。

【００４０】そして、特定された各エリアについてメモ
リ種別が読み出され、各発音チャンネルに対するメモリ
種別が特定される。また、メモリ種別によって、当該エ
リアにアクセスするためのクロック数が特定される。従
って、エリア判定部３１８においては、これらの情報に
基づいて、発音処理中の全ての発音チャンネルについ
て、１回あたりのアクセスに必要なクロック数が判定さ
れる。

【００４１】(5)期間割当部３２０ 次に、３２０は期間割当部であり、発音処理中の各発音
チャンネルに対して、１サンプリング周期内のアクセス
期間を割り当てる。このため、期間割当部３２０には、
これら各発音チャンネルについて、１回あたりのアクセ
スに必要なクロック数が上記エリア判定部３１８から供
給され、アクセス回数が続出書込回路２０６から供給さ
れるとともに、各発音チャンネルについてデータモード
信号ＤＭと、補間モード信号ＩＭとが音源制御レジスタ
２０２から供給される。

【００４２】次に、アクセス回数指令信号ＩＭについて
説明する。まず、波形メモリ部４００に記憶されている
波形データは、所望のピッチにピッチシフトされるた
め、該ピッチシフト量に対応したアドレス速度で読み出
される。このアドレス速度は小数部を含む速度であるた
め、波形メモリ４００からは読出し時のアドレス位置の
前後におけるサンプリング値が読み出され、これら読み
出された値に対して補間が施され、読出し時のサンプリ
ング値が求められる。

【００４３】本実施形態においては、前後の２点のサン
プリング値に対して補間を施すモード（以下、２点補間
モードという）と、前後の４点のサンプリング値に対し
て補間を施すモード（以下、４点補間モードという）と
が各発音チャンネル毎に選択される。各発音チャンネル
には過去に読出されたサンプリング値を４つ保存するバ
ッファがそれぞれ設けられており、チャンネル毎に、基
本的にはアドレス速度に応じたアドレス整数部の進行数
に対応する数のサンプリング値が波形メモリから読み出
される。従って、１サンプリング周期毎に波形メモリ部
４００にアクセスすべき回数は発音チャンネル毎に異な
る。アクセス回数指令信号ＩＭは、この１サンプリング
周期に対するアクセス回数（要求回数）を指定する信号
である。この要求回数に基づき後述する期間割当部３２
０にて、各チャンネルのアクセス回数が確定される。

【００４４】あるチャンネルについて１回あたりのアク
セスに必要なクロック数（アクセスするメモリに応じて
決まる）と、データモード信号ＤＭと、アクセス回数指
令信号ＩＭとが特定されると、これによって、１サンプ
リング周期内において必要なクロック数が特定される。
一例として、１回あたりのアクセスに必要なクロック数
が「１０」であり、データバス幅が「３２ビット」であ
り、波形データのデータ幅が「１６ビット」ビットであ
り、「４点補間」モードで波形データを読み出す場合を
想定してみる。なお、音源のシステムクロックの周波数
は、このクロックと同じでもよいし、それよりも高い周
波数でもよい。

【００４５】「４点補間」を行うためには、「４サンプ
ル」すなわち（１ワード＝１６ビットとして）「４ワー
ド」のサンプルが必要である。ここでは、その全てを１
サンプリング周期毎に波形データから読み出す必要が生
じる場合を想定する。そして、先に上位・下位アドレス
生成回路３１６について説明したように、「３２ビッ
ト」データバスを用いた場合には、「２ワード」のデー
タを１回のアクセスで読み出すことができる。従って、
当該発音チャンネルについて「１サンプリング周期」内
のアクセス回数は「２回」であり、合計で「１０×２＝
２０クロック」が当該発音チャンネルに割り当てられる
ことになる。

【００４６】本実施形態においては、「１サンプリング
周期」は「２０４８クロック」から構成される。そし
て、期間割当部３２０においては、発音処理中の全チャ
ンネル、Ｘアクセス回路２０４および外部回路１０８に
対して、アクセスに必要なクロックタイミングが割り当
てられる。そして、その割当て結果に基づいて、各クロ
ック毎に、メモリ・モード信号セレクタ３１２およびア
ドレス信号セレクタ３１４に対して、期間割当部３２０
から選択信号ＴＳＥＬが供給される。

【００４７】ここで、期間割当部３２０において実行さ
れるクロックタイミングの割当方法について説明してお
く。 (1) まず、各発音チャンネルの１アクセス当たりのク
ロック数とアクセス回数(要求回数)とを乗算し、その積
を累計することにより、全チャンネルのアクセスに必要
なクロック数の総計を求める。 (2) この求めたクロック数の総計がＣＰＵ１２４によ
って設定された「最大クロック数」（例えば７００クロ
ック、詳細は後述する）を超えているか否かが判定され
る。超えていなければ、各発音チャンネルに対して、１
アクセス当たりのクロック数と要求回数との積であるク
ロック数が割り当てられ、割当処理は終了する。

【００４８】(3) 一方、クロック数の総計が最大クロ
ック数を超えている場合は、その超えたクロック数を
「超過クロック数」とするとともに、一番若い番号の発
音チャンネルを「対象チャンネル」とする。 (4) 対象チャンネルに対して、削減可能な範囲でアク
セス回数を削減する。例えば、アクセス回数指令信号Ｉ
Ｍによって４点補間が要求された設定された発音チャン
ネルについてはアクセス回数は「０〜４」の範囲になる
が、これを２点補間に変更することによって、必要なア
クセス回数は「０〜２」の範囲にまで削減される。 (5) 削減されたアクセス回数に相当するクロック数を
「超過クロック数」から減算する。

【００４９】(6) 超過クロック数がゼロ以下になった
か否かを判断し、ゼロ以下になっている場合は、変更後
のクロック数が各発音チャンネルに割り当てられ、割当
処理は終了する。 (7) 超過クロック数が「１」以上であって、対象チャ
ンネルが最終チャンネルでなければ、次に若い番号のチ
ャンネルを対象チャンネルにするとともに(４)の処理に
戻る。 (8)一方、対象チャンネルが最終チャンネルなら、処理
を終了する。

【００５０】以上処理により、各チャンネルが実際に波
形メモリをアクセスする回数(図８（ｃ）参照)が確定さ
れる。この処理は、波形メモリアクセスの行なわれる期
間に対し１／２サンプリング周期だけ前の周期に実行さ
れる。一方、エリア判定部３１０内の他の構成要件３１
２、３１４、３１６、３２２、３２４、３２６、３２
８、３３０の処理は、波形メモリアクセスの行なわれる
期間に実行される。

【００５１】なお、エリア判定部３２４内の動作は各サ
ンプリング周期ごとに行なわれているため、何れかのチ
ャンネルでアクセス回数が削減された(４点補間→２点
補間)としても、それはそのサンプリング周期での削減
であり、その次のサンプリング周期でもその削減が継続
されることを意味しない。従って、アクセス回数の削減
が行なわれたとしてもそれは一時的なものである場合が
多く、生成される楽音への影響は小さい。

【００５２】(6)エリア判定部３２２，３２４，他 次に、上位・下位アドレス生成回路３１６から出力され
た上位・下位アドレス信号ＭＡＨ０〜３０，ＭＡＬ０〜
３０は、各々エリア判定部３２２，３２４に供給され
る。エリア判定部３２２においては、アクセス制御レジ
スタ３３２の内容と下位アドレス信号ＭＡＬ０〜３０に
基づいて、下位メモリタイプ信号ＴＹＰＥＬが出力され
る。すなわち、下位アドレス信号ＭＡＬ０〜３０と各エ
リア終端アドレスとが比較されることによって下位アド
レス信号ＭＡＬ０〜３０に係るエリアが特定され、当該
エリアに係るメモリ種別が該下位メモリタイプ信号ＴＹ
ＰＥＬとして出力される。

【００５３】また、メモリ種別が決定されると、当該メ
モリデバイスを１回アクセスするために必要なクロック
数が特定される。３２６はアクセスカウンタであり、下
位メモリタイプ信号ＴＹＰＥＬに基づいて、クロックを
そのメモリ種別のアクセスに必要なクロック数だけカウ
ントし、アクセスカウント値ＣＮＴとして出力する。こ
こで、例えば、必要なクロック数が「１０」であれば、
アクセスカウンタ３２６は「０」から「９」までのカウ
ントを行なう。このカウント値は後述するタイミング発
生回路３４６，３６２におけるタイミング発生のベース
となる。また、エリア判定部３２２においては、下位ア
ドレス信号ＭＡＬ０〜３０に基づいて、「０〜７」の何
れかのエリア番号が特定される。

【００５４】本実施形態において、第０エリア〜第７エ
リアのうち前半ないし後半の一方の「４エリア」がＲＯ
ＭあるいはＳＤＲＭの共用エリア(簡略化のためのＳＤ
ＲＡＭ用と呼ぶ)として割り当てられ、他方の「４エリ
ア」がＲＯＭの専用エリア(同ＲＯＭ用と呼ぶ)として割
り当てられる。３２８は下位チップセレクト生成回路で
あり、特定されたエリア番号に基づいて、ＲＯＭ用の４
本のチップセレクト信号ＲＣＳＬ０〜３またはＳＤＲＡ
Ｍ用の４本のチップセレクト信号ＤＣＳＬ０〜３のうち
１本のみを“１”に設定し、残りの７本を“０”に設定
する。なお、データバス幅が「３２ビット」の場合で
も、上位と下位で独立にエリアを判定してチップセレク
ト信号を作成しているので、前後のメモリエリアのアク
セスクロック数が同じであれば、その2つのエリアをま
たいで記録された波形データを読み出すことができる。

【００５５】同様に、エリア判定部３２４においては、
上位アドレス信号ＭＡＨ０〜３０に基づいて、上位のメ
モリデバイスのメモリ種別を示す上位メモリタイプ信号
ＴＹＰＥＨが出力され、上位チップセレクト生成回路３
３０においては、上位のＲＯＭに対するチップセレクト
信号ＲＣＳＨ０〜３と、上位のＳＤＲＡＭに対するチッ
プセレクト信号ＤＣＳＨ０〜３が生成される。但し、本
実施形態において「上位」および「下位」には同一種類
の（同一アクセススピードの）メモリデバイスを実装す
べきこととしているため、アクセスカウント値ＣＮＴは
アクセスカウンタ３２６から出力されるものを「上位」
および「下位」にて共用している。

【００５６】1．3．2．ＲＯＭコントローラ３４０ (1)チップセレクト付加部３４４ 次に、図４において３４０はＲＯＭコントローラであ
り、波形メモリ部４００内のＲＯＭに供給されるアドレ
ス信号その他各種の信号を生成する。その内部において
３４４はチップセレクト付加部であり、チップセレクト
信号ＲＣＳＨ０〜３，ＲＣＳＬ０〜３を上位・下位アド
レス信号ＭＡＨ０〜３０，ＭＡＬ０〜３０に付加し、そ
の結果を上位・下位アドレス信号ＨＭＡ０〜３０，ＬＭ
Ａ０〜３０として、アドレスバス３７２，３７４を介し
て出力する。

【００５７】上位・下位アドレス信号ＨＭＡ０〜３０，
ＬＭＡ０〜３０は、各々「３１ビット」であるが、その
上位４ビットを必要に応じてチップセレクト信号として
用いることができる。その詳細を図１４および図１５を
参照し説明する。まず、図１４は、ＲＯＭが「下位」の
みに実装された場合におけるチップセレクト信号の付加
例を示す図である。

【００５８】まず、波形メモリ部４００内において、全
メモリ空間は「３１ビット」に対応して「２Ｇワード」
になる。ここに「２Ｇワード」のＲＯＭを１個実装する
場合は、「３１ビット」の下位アドレス信号ＭＡＬ０〜
３０をそのまま下位アドレス信号ＬＭＡ０〜３０として
当該ＲＯＭに供給しなければならないから、チップセレ
クト信号は混入されない。また、波形メモリ部４００が
アクセスされる時は、必ず当該ＲＯＭがアクセスされる
から、ＲＯＭのチップセレクト端子には別途チップセレ
クト信号を供給する必要がある。

【００５９】また、「１Ｇワード」のＲＯＭを１個実装
する場合は、最上位の下位アドレス信号ＭＡＬ３０に代
えて、チップセレクト信号ＲＣＳＬ０が下位アドレス信
号ＬＭＡ３０としてＲＯＭに供給されることになる。こ
こで、波形メモリ部４００内に割り当てられるＲＯＭの
エリアは、「前半４エリア」または「後半４エリア」の
うち何れかを選択することができる。「前半４エリア」
にＲＯＭが割り当てられる場合は、このチップセレクト
信号は第０エリアに対するチップセレクト信号であり、
一方、全エリア中の「後半４エリア」にＲＯＭが割り当
てられる場合は第４エリアに対するチップセレクト信号
になる。図中で「ＣＳ０／４」と表記されているのはこ
のためである。

【００６０】また、「５１２Ｍワード」のＲＯＭであれ
ば、最大２個実装可能であるが、アドレス信号は「２９
ビット」あればよい。このため、下位アドレス信号中の
ＭＡＬ３０，ＭＡＬ２９に代えて、チップセレクト信号
ＲＣＳＬ０，ＲＣＳＬ１が下位アドレス信号ＬＭＡ３
０，ＬＭＡ２９として波形メモリ部４００に供給され
る。同様に、「２５６Ｍワード」のＲＯＭであれば、最
大３個実装可能であり、上位３ビットの下位アドレス信
号ＬＭＡ２８〜３０に代えてチップセレクト信号ＲＣＳ
Ｌ０〜２が当該ＲＯＭに供給される。また、「１２８Ｍ
ワード」のＲＯＭであれば、最大４個実装可能であり、
上位４ビットの下位アドレス信号ＬＭＡ２７〜３０に代
えてチップセレクト信号ＲＣＳＬ０〜３が当該ＲＯＭに
供給される。

【００６１】次に、ＲＯＭが上位・下位の双方に実装さ
れた場合におけるチップセレクト信号の付加例を図１５
を参照し説明する。まず、「上位」および「下位」に各
々「２Ｇワード」（１ワード＝１６ビット）のＲＯＭを
実装する場合には、各ＲＯＭに対して「３１ビット」の
上位アドレス信号ＨＭＡ０〜３０および下位アドレス信
号ＬＭＡ０〜３０を全て供給しなければならない。

【００６２】上述したように、上位アドレス信号ＨＭＡ
０〜３０は、アドレス信号ＷＡ０〜３１を右に「１ビッ
ト」シフトした結果、すなわちアドレス信号ＷＡ１〜３
０であるから、図１５においてはそのように表記されて
いる。一方、下位アドレス信号ＬＭＡ０〜３０は、シフ
トの際の「あふれビット」が“０”であれば上位アドレ
ス信号ＨＭＡ０〜３０に等しく、「あふれビット」が
“１”であればアドレス信号ＷＡ１〜３０に「１」を加
算した値になる。図１５においては、両者を総称して、
「ＷＡ’０〜ＷＡ’３０」のように表記している。

【００６３】「上位」および「下位」の双方にＲＯＭを
実装する場合においても、チップセレクト信号を付加す
る態様は図１４の場合と同様である。すなわち、「１Ｇ
ワード」のＲＯＭを「上位」および「下位」に各１個実
装する場合は、最上位の上位アドレス信号ＭＡＨ３０
（＝ＷＡ３１）および下位アドレス信号ＭＡＬ３０（＝
ＷＡ’３１）に代えて、チップセレクト信号ＲＣＳＨ０
およびＲＣＳＬ０が上位アドレス信号ＨＭＡ３０および
下位アドレス信号ＬＭＡ３０として出力される。

【００６４】また、「５１２Ｍワード」のＲＯＭであれ
ば、上位および下位アドレス信号中の各上位２ビットに
代えて、チップセレクト信号ＲＣＳＨ０，ＲＣＳＨ１お
よびＲＣＳＬ０，ＲＣＳＬ１が出力され、「２５６Ｍワ
ード」のＲＯＭであれば、上位および下位アドレス信号
中の各上位３ビットに代えて、チップセレクト信号ＲＣ
ＳＨ０〜２およびＲＣＳＬ０〜２が出力され、「１２８
Ｍワード」のＲＯＭであれば、上位および下位アドレス
信号中の各上位４ビットに代えて、チップセレクト信号
ＲＣＳＨ０〜３およびＲＣＳＬ０〜４が出力される。

【００６５】(2)ＬＨマスク発生部３４２およびドライ
ブ回路３４８ 図４に戻り、３４８はドライブ回路であり、上位・下位
アドレス信号ＨＭＡ０〜３０，ＬＭＡ０〜３０等、波形
メモリ部４００に供給される信号をバッファリングして
出力する。その際、以下述べるように、必要に応じてこ
れらの信号がマスキングされる。また、外部回路１０８
のアクセス期間内においては、ドライブ回路３４８はハ
イインピーダンス状態に設定される。３４２はＬＨマス
ク発生部であり、データモード信号ＤＭ等に基づいて、
上位のチップセレクト信号をマスクする上位ＲＯＭマス
ク信号ＲＭＨおよび下位のチップセレクト信号をマスク
する下位ＲＯＭマスク信号ＲＭＬを出力する。

【００６６】上位・下位ＲＯＭマスク信号ＲＭＨ，ＲＭ
Ｌは、“１”であれば「チップセレクト可」、“０”で
あれば「チップセレクト不可」（マスク状態）を示す二
値信号である。上述したように、波形メモリ部４００の
データバス幅が「３２ビット」であれば、「上位」およ
び「下位」のＲＯＭを同時にアクセスする事が可能であ
るが、そのうち一方にのみアクセスしたい場合がある。
かかる場合には、他方のチップセレクト信号をマスキン
グしておくことにより、消費電力や電磁波の輻射を削減
することができる。

【００６７】また、ＲＯＭに代えてＳＲＡＭが実装され
る場合には、「上位」または「下位」の一方のみに対し
て「書込み」が行われる場合がある。かかる場合には、
他方に対する書込みは阻止しなければならないため、Ｒ
ＯＭマスク信号ＲＭＨ，ＲＭＬは必須である。具体的に
は、上位ＲＯＭマスク信号ＲＭＨが“０”になると、上
位アドレス信号ＨＭＡ０〜３０中のチップセレクト信号
（図１５参照）がマスクされる（強制的に“０”に設定
される）。同様に、下位ＲＯＭマスク信号ＲＭＬが
“０”になると、下位アドレス信号ＬＭＡ０〜３０中の
チップセレクト信号がマスクされる。

【００６８】但し、「２Ｇワード」のＲＯＭが実装され
る場合には、上位・下位アドレス信号ＨＭＡ０〜３０，
ＬＭＡ０〜３０中にはチップセレクト信号は付加されな
いため、上位・下位ＲＯＭマスク信号ＲＭＨ，ＲＭＬが
そのまま波形メモリ部４００に供給され、これらが「２
Ｇワード」のＲＯＭに対するチップセレクト信号として
用いられることになる。

【００６９】(3)タイミング発生回路３４６ 次に、３４６はタイミング発生回路であり、ここにはメ
モリ・モード信号セレクタ３１２からメモリ・モード信
号Ｗが供給されるとともに、アクセスカウンタ３２６か
らアクセスカウント値ＣＮＴが供給され、エリア判定部
３２２，３２４からメモリタイプ信号ＴＹＰＥＨ，ＴＹ
ＰＥＬが供給される。タイミング発生回路３４６におい
ては、これらの信号に基づいて、ＲＯＭ用のメモリ・ア
ウトプット・イネーブル信号ＭＯＥＮと、メモリ・ライ
ト・イネーブル信号ＭＷＥＮとが出力される。なお、メ
モリ・ライト・イネーブル信号ＭＷＥＮは、実際はＲＯ
Ｍに代えてＳＲＡＭが用いられる場合に使用される。

【００７０】さらに、タイミング発生回路３４６におい
ては、ドライブ回路３４８を介して上位・下位アドレス
信号ＨＭＡ０〜３０，ＬＭＡ０〜３０の出力タイミング
が制御されるとともに、後述するデータ・コントローラ
３５０を介して、上位・下位データ信号ＨＭＤ０〜１
５，ＬＭＤ０〜１５の入出力タイミングが制御される。
次に、タイミング発生回路３４６におけるタイミング制
御の内容を図９，図１０を参照し説明する。

【００７１】まず、図９において、１６クロックアクセ
スのＲＯＭまたはＳＲＡＭをアクセスする場合は、アド
レス信号（ＨＭＡ０〜３０またはＬＭＡ０〜３０）を第
０〜第１５クロックの「１６クロック」だけ保持する必
要がある。そして、読出しを行う場合には、メモリ・ア
ウトプット・イネーブル信号ＭＯＥＮを第４〜第１５ク
ロックの期間“０”に保持する必要がある。かかる制御
を行うと、第１４〜第１５クロックにおいて、データ信
号（ＨＭＤ０〜１５またはＬＭＤ０〜１５）が読み出さ
れ、第１３クロックの終わりの信号ＭＯＥＮの立ち上が
りに応じて読み出されたデータ信号がバッファアンプ３
５６の入力ラッチに取り込まれる。

【００７２】また、１６クロックアクセスのＳＲＡＭに
対して書込みを行う場合には、読出し時と同様にアドレ
ス信号を「１６クロック」だけ保持する必要がある。そ
して、メモリ・ライト・イネーブル信号ＭＷＥＮは、第
２〜第１３クロックの期間“０”に保持しておく必要が
ある。また、書込み用のデータ信号（ＨＭＤ０〜１５ま
たはＬＭＤ０〜１５）は第０〜第１５クロックに渡って
保持する必要がある。また、「１４，１２，１０または
８クロックアクセス」のＲＯＭまたはＳＲＡＭに対して
も、図９および図１０に示すように、各々のメモリ種別
に応じたタイミングで各種信号が入出力される。

【００７３】1．3．3．ＳＤＲＡＭコントローラ３６０ (1)タイミング発生回路３６２ 図４に戻り、３６０はＳＤＲＡＭコントローラであり、
波形メモリ部４００内のＳＤＲＡＭに供給されるアドレ
ス信号その他各種の信号を生成する。その内部において
３６２はタイミング発生回路であり、上述したＲＯＭコ
ントローラ３４０内のタイミング発生回路３４６と同様
に、ここにはメモリ・モード信号Ｗ、アクセスカウント
値ＣＮＴ、メモリタイプ信号ＴＹＰＥＨ，ＴＹＰＥＬが
供給される。

【００７４】タイミング発生回路３６２においては、こ
れらの信号に基づいて、ＳＤＲＡＭ用の行アドレススト
ローブ信号ＤＲＡＳ、列アドレスストローブ信号ＤＣＡ
Ｓおよびライト・イネーブル信号ＤＷＥＮが生成され
る。次に、タイミング発生回路３６２におけるタイミン
グ制御の内容を図１１，図１２を参照し説明する。

【００７５】まず、ＳＤＲＡＭに供給される動作クロッ
クＤＣＬＫは、ＲＯＭのタイミング制御に用いられたア
クセス用のクロックＣＬＫを２分周したクロック信号で
ある。上述したように、ＳＤＲＡＭには、例えば「８，
１０，１２クロックアクセス」のものが存在するが、こ
れは動作クロックＤＣＬＫを基準にすれば「４，５，６
クロックアクセス」になる。図１１，図１２におけるタ
イミングチャートは、この動作クロックＤＣＬＫを基準
としている。

【００７６】図１１において、８クロックアクセスのＳ
ＤＲＡＭをアクセスする場合は、動作クロックＤＣＬＫ
の第１周期において上位・下位アドレス信号ＤＭＡＨ０
〜１４，ＤＭＡＬ０〜１４がＲＯＷ（行）アドレス信号
に設定され、残りの３周期において、これらアドレス信
号はＣＯＬ（列）アドレス信号に設定される。

【００７７】そして、動作クロックＤＣＬＫの合計４周
期の期間中、バンクセレクト信号ＢＡ０，ＢＡ１は常時
出力される。そして、チップセレクト信号／Ｓ０〜３
（＝ＤＣＳＨ０〜３またはＤＣＳＬ０〜３）は、第１お
よび第２周期において“Ｌ”レベル（＝“０”）に設定
される。また、行・列アドレスストローブ信号／ＲＡ
Ｓ，／ＣＡＳ（＝ＤＲＡＳ，ＤＣＡＳ）は、各々第１周
期，第２周期において“Ｌ”レベルに設定される。

【００７８】また、マスク信号ＤＱＭＢ０〜７（詳細は
後述する）は、上記４周期の期間中、常に何れか２本が
選択される。ここで、読出しを行う場合においては、ラ
イト・イネーブル信号／ＷＥ（＝ＤＷＥＮ）は常に
“Ｈ”レベル（＝“１”）に設定される。これにより、
動作クロックＤＣＬＫの第４周期において、ＳＤＲＡＭ
から読み出されたデータが上位・下位データ信号ＨＭＤ
０〜１５，ＬＭＤ０〜１５として出力されることにな
る。

【００７９】ＳＤＲＡＭでは、４つの信号（／ＣＳ、／
ＲＡＳ、／ＣＡＳ、／ＷＥ）の組み合わせにより１つの
コマンドＣＭＮＤが決定される（図１１，図１２の「Ｃ
ＭＮＤ」欄参照。）動作クロックＤＣＬＫの第１周期の
信号(／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ)の状態
（Ｌ、Ｌ、Ｈ、Ｈ）は「アクティブ命令」である。ＳＤ
ＲＡＭにおいては当該「アクティブ命令」に応じてＲＯ
Ｗアドレス信号が取り込まれ、その後の読出しないし書
込み動作のための準備が実行される。

【００８０】第２周期の状態（Ｌ、Ｈ、Ｌ、Ｈ）は「Ｒ
ＥＡＤ命令」である。ＳＤＲＡＭにおいては当該「ＲＥ
ＡＤ命令」に応じてＣＯＬアドレスが取り込まれ、先に
取り込まれたＲＯＷアドレスとこのＣＯＬアドレスによ
り選択された記憶位置からのデータの読出しが開始され
る。

【００８１】第３周期と第４周期の状態（Ｈ、Ｈ、Ｈ、
Ｈ）はチップが選択されていない状態「ＤＥＳＬ」であ
り、当該ＳＤＲＡＭにおいては命令が受け取られず、既
に与えられている命令に応じた動作(この場合は読出し)
が継続される。この結果、読み出されたデータＲＥＡＤ
ＤＡＴＡは第４周期にデータバスＤ０〜６３に出力され
る。ただし、全６４ビットのうちマスクされたビットに
は出力されない。

【００８２】一方、書込みを行う場合においても、動作
クロックＤＣＬＫの第１周期の状態（Ｌ、Ｌ、Ｈ、Ｈ）
は「アクティブ命令」である。従って、ＳＤＲＡＭにお
いては、当該「アクティブ命令」に応じてＲＯＷアドレ
ス信号が取り込まれ、その後の読出しないし書込み動作
のための準備が行なわれる。そして、書込みを行う場合
においては、第２周期においてライト・イネーブル信号
／ＷＥが“Ｌ”レベルに設定される。そして、上位・下
位データ信号ＨＭＤ０〜１５，ＬＭＤ０〜１５は、第２
〜第４周期に渡って保持される。

【００８３】この第２の周期の状態（Ｌ、Ｈ、Ｌ、Ｌ）
は「ＷＲＩＴＥ命令」である。ＳＤＲＡＭにおいては当
該「ＷＲＩＴＥ命令」に応じてＣＯＬアドレス及び書込
むデータＷＲＩＴＥＤＴが取り込まれ、先に取り込まれ
たＲＯＷアドレスとこのＣＯＬアドレスにより選択され
た記憶位置に対してデータの書込みが開始される。但
し、マスクされたビットからはＷＲＩＴＥＤＴは取り込
まれず、同ビットに関しては書込みも行なわれない。

【００８４】第３周期と第４周期の状態（Ｈ、Ｈ、Ｈ、
Ｈ）はチップが選択されていない状態「ＤＥＳＬ」であ
り、当該ＳＤＲＡＭにおいては命令が受け取られず、既
に与えられている命令に応じた動作(この場合は書込み)
が継続される。そして、第４周期において、当該データ
がＳＤＲＡＭ内の対応するアドレスに書き込まれること
になる。また、「１４または１２クロックアクセス」の
ＳＤＲＡＭに対しても、図１１および図１２に示すよう
に、各々のメモリ種別に応じたタイミングで各種信号が
入出力される。

【００８５】(2)クロック発生部３６８ 図４に戻り、３６８はクロック発生部であり、クロック
ＣＬＫを分周してＳＤＲＡＭの動作クロックＤＣＬＫを
生成するとともに、当該動作クロックＤＣＬＫが発生中
であることを示すクロックイネーブル信号ＤＣＬＫＥを
出力する。ここで、クロック発生部３６８においては、
ＣＰＵ１２４により音源制御レジスタ２０２に設定され
たクロック制御信号ＤＣＬ＿ＯＮが“１”であれば、動
作クロックＤＣＬＫが常時発生されるとともに、クロッ
クイネーブル信号ＤＣＬＫＥも“１”（オン状態）に設
定される。

【００８６】一方、クロック制御信号ＤＣＬ＿ＯＮが
“０”であれば、これらの信号はアクセス中のメモリデ
バイスの種別、すなわち下位メモリタイプ信号ＴＹＰＥ
Ｌに応じて状態が切り換えられる。すなわち、下位メモ
リタイプ信号ＴＹＰＥＬが「ＳＤＲＡＭ」を指標してい
る場合は、動作クロックＤＣＬＫが発生されるととも
に、クロックイネーブル信号ＤＣＬＫＥも“１”（オン
状態）に設定される。

【００８７】一方、クロック制御信号ＤＣＬ＿ＯＮが
“０”であって下位メモリタイプ信号ＴＹＰＥＬが「Ｒ
ＯＭまたはＳＲＡＭ」を指標している場合は、動作クロ
ックＤＣＬＫが停止されるとともに、クロックイネーブ
ル信号ＤＣＬＫＥも“０”（オフ状態）に設定される。
ここで、かかる制御の意義について説明しておく。本発
明者が知る限りにおいて、現在市販されているＳＤＲＡ
Ｍは、仕様上は、動作クロックＤＣＬＫを常時供給しな
ければならないことになっている。

【００８８】しかし、本発明者が実験をしたところによ
れば、書込み／読出し時に動作クロックＤＣＬＫを供給
していれば、他の期間においてＳＤＲＡＭに動作クロッ
クＤＣＬＫを供給しなくても正常に動作することが判明
した。そこで、ＳＤＲＡＭに対してアクセスしない期間
すなわちＲＯＭをアクセスする期間は、動作クロックＤ
ＣＬＫをオフ状態に設定することを可能にした。これに
より、消費電力が低減されるとともに、電磁波の輻射も
抑制されることになる。

【００８９】但し、全てのＳＤＲＡＭに対してかかる動
作が可能である保証は無い。そこで、動作クロックＤＣ
ＬＫのオンオフ制御を行うか否かをエンドユーザが指示
し、それに応じてＣＰＵ１２４が音源制御レジスタ２０
２にクロック制御信号ＤＣＬ＿ＯＮを設定することによ
って自在に設定できるようにしたものであり、オンオフ
制御を行った際に支障が生じる場合には、動作クロック
ＤＣＬＫ等を常時オン状態に設定しておくとよい。な
お、クロック制御信号ＤＣＬ＿ＯＮを各エリアごとに独
立に設定できるようにしてもよい。

【００９０】また、詳細は後述するが、各サンプリング
周期の先頭には、ＳＤＲＡＭをリフレッシュするための
リフレッシュ期間が設けられる。そして、クロック制御
信号ＤＣＬ＿ＯＮが“０”である場合には（“１”であ
る場合には当然に）、当該リフレッシュ期間において動
作クロックＤＣＬＫがオン状態に設定される。

【００９１】(3)その他の構成 次に、３６４は行・列アドレス発生部であり、上位・下
位アドレス信号ＭＡＨ０〜３０，ＭＡＬ０〜３０からそ
れぞれＲＯＷ（行）アドレス信号、ＣＯＬ（列）アドレ
ス信号を生成し、その結果を時分割しつつ上位・下位ア
ドレス信号ＤＭＡＨ０〜１４，ＤＭＡＬ０〜１４とし
て、アドレスバス３７６，３７８を介して出力する。な
お、上位・下位アドレス信号ＭＡＨ０〜３０，ＭＡＬ０
〜３０がＲＯＷ（行）アドレス信号およびＣＯＬ（列）
アドレス信号に分割される態様は、アクセス制御レジス
タ３３２中の「カラムビット」データに応じて異なる。
その具体例を図１３(b)に示しておく。

【００９２】３６６はマスク抽出部であり、上位・下位
アドレス信号ＭＡＨ０〜３０，ＭＡＬ０〜３０から各々
所定の「２ビット」を抽出し、これをデコードすること
によって上位・下位マスク信号ＤＱＭＨ０〜３，ＤＱＭ
Ｌ０〜３を出力する。ここで、所定の「２ビット」は、
先に図１３(a)において説明したように、当該ＳＤＲＡ
ＭのエリアにおけるカラムビットおよびＤＱＭポジショ
ンによって決定される。なお、先述したように、これら
のマスク信号はデータバス幅が64ビットのＤＩＭＭから
１６ビットのデータを取り出すための信号であるため、
ＤＩＭＭ以外では使用しなくても良い。

【００９３】例えば、内部が２分割構造で２つのチップ
セレクトでそれぞれ指定される６４ＭＢのＤＩＭＭの場
合には、マスク抽出部３６６の設定は以下のようにな
る。まず、ＤＩＭＭの１２ビットのアドレス端子には、
８ビットのＣＯＬアドレスと１２ビットのＲＯＷアドレ
スの都合２０ビットのアドレスＭＡ０〜ＭＡ１９が出力
される。従って、「カラムビット」は、「００：８ビッ
ト」に設定される。その上の２ビットＭＡ２０、ＭＡ２
１はＤＩＭＭのバンクセレクトに使用されるので、マス
クには更にその上の２ビットＭＡ２２、ＭＡ２３が使用
される。すなわち「ＤＱＭポジション」は「１０：Ａ２
２、Ａ２３」に設定される。以上の全２４ビットによっ
て１６メガワード（＝３２ＭＢ）をアクセス可能であ
り、そのアドレス空間が２チップセレクト分設けられて
いるため合計のアドレス空間は全６４ＭＢになる。

【００９４】３６９はドライブ回路であり、上位・下位
アドレス信号ＤＭＡＨ０〜１４，ＤＭＡＬ０〜１４等、
波形メモリ部４００に供給される信号をバッファリング
して出力する。その際、図１１，図１２において説明し
たタイミングチャートが実現されるように、必要に応じ
てこれらの信号がマスキングされる。さらに、外部回路
１０８のアクセス期間内においては、ドライブ回路３６
９はハイインピーダンス状態に設定される。

【００９５】1．3．4．データ・コントローラ３５０ 次に、データ・コントローラ３５０の内部において３５
２はセレクタであり、読出書込回路２０６から書込みデ
ータ信号ＴＧＷＤが、また、Ｘアクセス回路２０４から
書込みデータ信号ＸＡＷＤが、各々供給される。セレク
タ３５２においては、期間割当部３２０から出力される
選択信号ＴＳＥＬに基づいて、そのうち一方が選択され
る。

【００９６】選択されたデータ信号のデータ幅が「３２
ビット」であれば、該データ信号の上位・下位各「１６
ビット」が各々上位・下位データ信号ＨＭＤ０〜１５，
ＬＭＤ０〜１５として、ドライブ３５４を介して波形メ
モリ部４００に供給される。また、選択されたデータ信
号のデータ幅が「１６ビット」であれば、該データ信号
はそのまま下位データ信号ＬＭＤ０〜１５として出力さ
れる。また、外部回路１０８のアクセス期間内において
は、ドライブ回路３５４はハイインピーダンス状態に設
定される。

【００９７】また、波形メモリ部４００において読み出
された上位・下位データ信号ＨＭＤ０〜１５，ＬＭＤ０
〜１５は、バッファアンプ３５６を介して、そのまま読
出書込回路２０６およびＸアクセス回路２０４に対する
読出しデータ信号ＴＧＲＤ，ＸＡＲＤとして供給され
る。なお、Ｘアクセス回路２０４および読出書込回路２
０６においては、当該回路において読出しタイミングで
は無い時にデータ信号が供給されたとしても無視され
る。

【００９８】ところで、本実施形態においては、ＲＯＭ
（またはＳＲＡＭ）用のアドレスバス３７２，３７４
と、ＳＤＲＡＭ用のアドレスバス３７６，３７８とが完
全に分離されている。かかる構成を採用した意義につい
て説明しておく。まず、ＳＤＲＡＭ（特にＤＩＭＭ）
は、ＲＯＭ等と比較してアドレスバスの負荷容量が大き
く、両者のアドレスバスを共用すると、大容量のドライ
ブ回路を設ける必要がある。

【００９９】本実施形態においては、ＲＯＭ用のアドレ
スバス３７２，３７４をＳＤＲＡＭ用のアドレスバス３
７６，３７８から完全に分離したため、ドライブ回路３
４８のドライブ能力を小さくすることができるという利
点がある。なお、アドレスバス３７６，３７８をドライ
ブするドライブ回路３６９には相当の負荷容量を有する
ものを採用する必要があるが、ＳＤＲＡＭはアドレスバ
スの本数が少ないため、全体的に見れば、ドライブ回路
に要求される負荷容量のドライブ能力を小さくすること
ができるのである。

【０１００】1．4．波形メモリ部４００の構成 1．4．1．単純な構成例 波形メモリ部４００としては、種々の構成を採ることが
可能であるが、最初に単純な構成例を図５を参照し説明
する。図において波形メモリ部４００は、各々６４メガ
ビット（４メガワード）のＲＯＭ４０２，４０４から構
成されている。これらのＲＯＭは、共に下位側に接続さ
れている。このため、メモリＩ／Ｏ部３００の上位側の
信号およびＳＤＲＡＭ用の信号は用いられていない。

【０１０１】ＲＯＭ４０２，４０４には、下位アドレス
信号ＬＭＡ０〜３０のうち下位２２ビットである（ＬＭ
Ａ０〜２１）がＲＯＭ４０２，４０４のアドレス信号Ａ
０〜２１として入力される。そして、下位アドレス信号
ＬＭＡ０〜３０のうち上位２ビット（ＬＭＡ３０，２
９）が各々ＲＯＭ４０２，４０４のチップセレクト信号
／ＣＳとして入力される。これは、図１４，図１５にお
いて説明したように、上位・下位アドレス信号ＨＭＡ０
〜３０，ＬＭＡ０〜３０の一部がチップセレクト信号と
して用いられているためである。

【０１０２】また、メモリ・アウトプット・イネーブル
信号ＭＯＥＮがこれらＲＯＭに対してアウトプット・イ
ネーブル信号／ＯＥとして入力される。アウトプット・
イネーブル信号／ＯＥによって出力が許可され、かつ、
チップセレクト信号／ＣＳによって何れかのＲＯＭが選
択されると、アドレス信号Ａ０〜２１に基づいて当該Ｒ
ＯＭの内容が読み出され、読み出されたデータは下位デ
ータ信号ＬＭＤ０〜１５としてメモリＩ／Ｏ部３００に
供給される。

【０１０３】1．4．2．一般的構成例 (1)ＲＯＭ４１０ 次に、波形メモリ部４００の一般的構成例を図６，図７
を参照し説明する。ここで、図６は上位側、図７は下位
側のメモリデバイスを示す。なお、繁雑を避けるため、
メモリＩ／Ｏ部３００とこれらメモリデバイスの結線は
省略し、メモリデバイスの各端子に対応する信号名を付
している。

【０１０４】図６において４１０は１２８メガビットの
ＲＯＭであり、メモリ・アウトプット・イネーブル信号
ＭＯＥＮがアウトプット・イネーブル信号／ＯＥとして
供給され、上位アドレス信号ＨＭＡ３０がチップセレク
ト信号／ＣＳとして供給される。また、上位アドレス信
号ＨＭＡ０〜３０のうち下位２３ビット（ＨＭＡ０〜２
２）がアドレス信号Ａ０〜２２として供給される。図５
におけるＲＯＭ４０２，４０４と同様に、出力が許可さ
れ、チップセレクト信号／ＣＳによって選択されると、
アドレス信号Ａ０〜２２によってＲＯＭ４１０のデータ
が読み出され、読み出されたデータは上位データ信号Ｈ
ＭＤ０〜１５として出力される。

【０１０５】(2)ＳＤＲＡＭ４１２ 次に、４１２は単体のＳＤＲＡＭである。メモリＩ／Ｏ
部３００から出力される行・列アドレスストローブ信号
ＤＲＡＳ，ＤＣＡＳ、ライト・イネーブル信号ＤＷＥ
Ｎ、動作クロックＤＣＬＫ、およびクロックイネーブル
信号ＤＣＬＫＥは、各々そのままＳＤＲＡＭ４１２の行
・列アドレスストローブ信号／ＲＡＳ，／ＣＡＳ、ライ
ト・イネーブル信号／ＷＥ、クロックＣＬＫ、およびク
ロックイネーブル信号ＣＫＥとして入力される。

【０１０６】また、ＳＤＲＡＭ用の４本の上位チップセ
レクト信号ＤＣＳＨ０〜３のうち信号ＤＣＳＨ０がＳＤ
ＲＡＭ４１２にチップセレクト信号／ＣＳとして供給さ
れる。また、ＳＤＲＡＭ４１２のデータバスは、「８ビ
ット」のグループ毎にマスクすることが可能になってい
るため、マスク信号ＤＱＭＢＨ，ＤＱＭＢＬが入力され
る。本実施形態においては、（上位のみについて考えれ
ば）データバス幅は常に「１６ビット」であるから、双
方のマスクが同時にオンオフされる。

【０１０７】そのため、上位マスク信号ＤＱＭＨ０〜３
のうち１本（図示の例ではＤＱＭＨ０）がマスク信号Ｄ
ＱＭＢＨ，ＤＱＭＢＬとして同時に供給される。なお、
マスク信号ＤＱＭＢＨ、ＤＱＭＢＬにマスク信号を入力
する代わりにその２つをアースに接続し、ＳＤＲＡＭ１
６ビットを常時マスクされないようにしてもよい。ＳＤ
ＲＡＭ４１２としては、「６４〜２５６メガビット（８
〜３２メガバイト）」のものが使用可能であるが、ここ
ではＳＤＲＡＭ４１２が「６４メガビット」であると仮
定してアドレス制御の詳細を説明しておく。まず、ＳＤ
ＲＡＭ４１２の内部は、４個のバンクに分割されてお
り、各バンクは「１６ビット×１メガワード」の容量を
有する。

【０１０８】このため、各バンクは、ＲＯＷ（行）アド
レス信号およびＣＯＬ（列）アドレス信号を合せて、
「２０ビット」のアドレス幅を有することになる。換言
すれば、ＳＤＲＡＭコントローラ３６０内の行・列アド
レス発生部３６４においては、上位アドレス信号ＭＡＨ
０〜３０のうち下位「２０ビット」である上位アドレス
信号ＭＡＨ０〜１９に基づいて、ＲＯＷ（行）およびＣ
ＯＬ（列）アドレス信号が生成される。

【０１０９】ＳＤＲＡＭ４１２のＣＯＬ（列）アドレス
の幅（アクセス制御レジスタ３３２内の「カラムビッ
ト」データ）が「８ビット」であるならば、ＲＯＷ
（行）アドレスの幅は必然的に「１２ビット」になる。
このため、ＳＤＲＡＭ４１２には、上位アドレス信号Ｄ
ＭＡＨ０〜１４のうち下位１２ビットの上位アドレス信
号ＤＭＡＨ０〜１１がアドレス信号Ａ０〜１１として供
給される。

【０１１０】また、上述した４個のバンクを選択するた
めに、ＳＤＲＡＭ４１２には「２ビット」のバンクセレ
クト信号ＢＡ０，ＢＡ１が入力可能になっている。本実
施形態においては、ＲＯＷ（行）アドレスおよびＣＯＬ
（列）アドレスの指定のために用いられていた上位アド
レス信号ＤＭＡＨ０〜１１のさらに上位２ビットである
ＤＭＡＨ１２，１３がこれらバンクセレクト信号ＢＡ
０，ＢＡ１として供給される。

【０１１１】従って、上位アドレス信号ＤＭＡＨ０〜１
１としてＲＯＷ（行）またはＣＯＬ（列）アドレス信号
の何れを出力中のタイミングにおいても、上位アドレス
信号ＤＭＡＨ１２，１３すなわちバンクセレクト信号Ｂ
Ａ０，ＢＡ１としては、上位アドレス信号ＭＡＨ２０，
２１の値が行・列アドレス発生部３６４から出力される
ことになる。また、上位マスク信号ＤＱＭＨ０〜３は、
そのさらに上位「２ビット」である上位アドレス信号Ｍ
ＡＨ２２，２３に基づいて生成されることになる。従っ
て、図１３(a)によれば、ＤＱＭポジションは“１０”
に設定すればよい。

【０１１２】(3)ＤＩＭＭ４１４ 次に、４１４はチップセレクトを１つだけ備えたＳＤＲ
ＡＭ型のＤＩＭＭであり、メモリ容量が「６４〜２５６
メガバイト」のものを想定している。行・列アドレスス
トローブ信号ＤＲＡＳ，ＤＣＡＳ、ライト・イネーブル
信号ＤＷＥＮ、動作クロックＤＣＬＫ、クロックイネー
ブル信号ＤＣＬＫＥ、上位アドレス信号ＤＭＡＨ０〜１
１は、ＳＤＲＡＭ４１２の場合と同様にＤＩＭＭ４１４
にも供給される。また、チップセレクト信号としては、
上記ＳＤＲＡＭ４１２のＤＣＳＨ０とは異なるＤＣＳＨ
１が供給される。

【０１１３】また、ＤＩＭＭ４１４においても、上位ア
ドレス信号ＤＭＡＨ１２，１３はバンクセレクト信号Ｂ
Ａ０，ＢＡ１として供給される。なお、ＤＩＭＭ４１４
は、複数のバンクに対して異なるチップセレクト信号あ
るいはクロック信号等を供給することが可能になってい
るため、上記各信号のうちの一部は複数の端子に入力さ
れる。また、ＤＩＭＭ４１４は、マスク信号ＤＱＭＢ０
〜７が入力可能になっている。

【０１１４】上述したように、ＤＩＭＭ４１４のデータ
バス幅は６４ビット設けられているが、内部的にはＤＩ
ＭＭのデータバスは「８ビット」毎の「８」グループに
分かれている。マスク信号ＤＱＭＢ０〜７は、これらグ
ループのうち任意のものをアクティブにするための信号
である。本実施形態においては、「２グループ」を「一
組」として、マスク状態が制御される。

【０１１５】すなわち、最下位の「１６ビット」に対す
るマスク信号ＤＱＭＢ０，ＤＱＭＢ１としては、上位マ
スク信号ＤＱＭＨ０が供給され、その上位の「１６ビッ
ト」に対するマスク信号ＤＱＭＢ２，ＤＱＭＢ３として
は、上位マスク信号ＤＱＭＨ１が供給され、さらに上位
の「１６ビット」に対するマスク信号ＤＱＭＢ４，ＤＱ
ＭＢ５としては、上位マスク信号ＤＱＭＨ２が供給さ
れ、最上位の「１６ビット」に対するマスク信号ＤＱＭ
Ｂ６，ＤＱＭＢ７としては、上位マスク信号ＤＱＭＨ３
が供給される。

【０１１６】例えば、ＤＩＭＭ４１４の容量が６４メガ
バイトであるとする。上述したようにＤＩＭＭ４１４に
は上位アドレス信号ＤＭＡＨ０〜１１の１２ビットがア
ドレス信号として入力されており、カラムビットが「９
ビット」であるとすると、ＣＯＬとＲＯＷとして入力さ
れるアドレスは、アドレスＭＡＨ０〜２０の全２１ビッ
トに相当する。さらに、バンクセレクト信号ＢＡ０、Ｂ
Ａ１として入力されるする上位アドレス信号ＤＭＡＨ１
２、１３は、その上位の２ビットＭＡＨ２１、２２に相
当する。さらに、その上位の２ビットＭＡＨ２３、２４
に基づいて上位マスク信号ＤＱＭＨ０〜３を生成させる
ため、「ＤＱＭポジション」は"１０"に設定しなければ
ならない。

【０１１７】換言すれば、行・列アドレス発生部３６４
においては、「カラムビット（ここでは「０９」）」お
よび「ＤＱＭポジション（ここでは“１０”）」が供給
されると、これらに基づいて上位アドレス信号ＭＡＨ０
〜３０の中から上位マスク信号ＤＱＭＨ０〜３を生成す
るための「２ビット」が特定される。この特定された
「２ビット」が「第２３および第２４ビット」になる。
そのさらに下位「２ビット（第２１および第２２ビッ
ト）」がバンクセレクト信号ＢＡ０，ＢＡ１を生成する
ためのビットとして用いられるのである。

【０１１８】ここで、上位アドレス信号ＭＡＨ０〜３０
中の特定の「２ビット」に基づいて上位マスク信号ＤＱ
ＭＨ０〜３が生成されると、全６４ビットのデータバス
のうち何れか「１６ビット」のみがアクティブ状態にさ
れ、他の「４８ビット」がマスク状態に設定される。Ｄ
ＩＭＭ４１４のデータ信号端は、上記「一組」を成す
「１６ビット」毎にまとめられ、異なる「組」の対応す
る信号端（例えばビット０，１６，３２，４８）同士が
接続されている。但し、これら信号端のうちマスク状態
になっているものはハイインピーダンス状態であるた
め、データが衝突することはない。このように、接続の
結果、「１６本」になった信号端を介して、上位データ
信号ＨＭＤ０〜１５が入出力される。この結果、ＤＩＭ
Ｍ４１４にアドレスＭＡＨ０〜２４の全２５ビットアド
レス相当のアドレス空間を有し、このアドレス３２メガ
ワード(６４メガバイト)全域をアクセスすることがでる
ようになる。

【０１１９】(4)ＤＩＭＭ４１６ 次に、４１６はＳＤＲＡＭ型のＤＩＭＭであり、上記Ｄ
ＩＭＭ４１４と同様の信号が入出力される。但し、ＤＩ
ＭＭ４１６は「２ＲＯＷＳ（２行）」型のＤＩＭＭであ
り、２個のＤＩＭＭと等価な動作を行う。従って、チッ
プセレクト信号としては、２系統（上位チップセレクト
信号ＤＣＳＨ２，３）が入力される。従って、ＤＩＭＭ
４１６は、１個のＤＩＭＭでありながら、「２エリア」
に対応することになる。

【０１２０】(5)下位側のメモリデバイス 次に、図７を参照し下位側のメモリデバイスの構成を説
明する。図において４２０はＲＯＭ、４２２はＳＤＲＡ
Ｍ、４２４，４２６はＤＩＭＭであり、それぞれＲＯＭ
４１０、ＳＤＲＡＭ４１２、ＤＩＭＭ４１４，４１６と
同様に構成されている。これらメモリデバイスに対して
入出力される信号は、上位側に対して対称的である。す
なわち、上位側の信号名中の「Ｈ」の文字を「Ｌ」に変
更した信号が入出力される。

【０１２１】2．実施形態の動作 2．1．メモリＩ／Ｏ部３００の動作 次に、本実施形態の動作を説明するが、最初にメモリＩ
／Ｏ部３００の動作を説明する。上述したように、本実
施形態において「１サンプリング周期」は「２０４８ク
ロック」から構成される。そして、期間割当部３２０に
おいては、発音処理中の全チャンネル、Ｘアクセス回路
２０４および読出書込回路２０６に対して、アクセスに
必要なクロックタイミングが割り当てられる。

【０１２２】ここで、「１サンプリング周期」の前半
（１０２４クロック）における割当状態の例を図８に示
す。読出書込回路２０６に割り当てられるアクセス期間
は、図８(b)において「音源アクセス期間（ＴＡＰ）」
と記されている期間であり、Ｘアクセス回路２０４に割
り当てられる期間は同図において「Ｘアクセス期間（Ｘ
ＡＰ）」と記されている期間である。なお、「１サンプ
リング周期」の後半の割当状態も「前半」と同様であ
る。すなわち、音源の最大発音チャンネル数「６４チャ
ンネル」のうち「前半」の期間に３２チャンネルの音源
アクセスが行われ、「後半」の期間に残り３２チャンネ
ルの音源アクセスが行われることになる。

【０１２３】図８(b)において、「１サンプリング周
期」の「前半」の先頭部分（「後半」についても同様）
は、ＳＤＲＡＭのリフレッシュ期間として確保される。
次に、音源アクセス期間が設けられ、しかる後にＸアク
セス回路２０４によるアクセス期間が設けられ、残りの
時間が空き時間になる。ここで、Ｘアクセス回路２０４
によるアクセス期間や、ＣＰＵ１２４による波形メモリ
部４００に対する直接アクセス等のために、予めある程
度のクロック数を残しておく必要があるため、音源アク
セス期間として割当て可能な最大クロック数を制限して
おく必要がある。本実施形態においては、その音源アク
セス期間の「最大クロック数」をＣＰＵ１２４が音源制
御レジスタ２０２に設定するようになっている。その値
として、例えば「７００クロック」が設定される。な
お、ＣＰＵ１２４は、ユーザー操作に応じてこのクロッ
ク数を設定してもよいし、電子楽器の動作状態に応じて
自動設定してもよい。

【０１２４】音源アクセス期間内においては、最大「３
２チャンネル」の発音チャンネルのアクセス期間を確保
することができる。なお、仮に外部回路１０８に対して
全くアクセス期間を割当てていない場合には、後半の１
０２４クロックにおいても同様に「３２チャンネル」の
音源アクセス期間を割り当てることができ、合計で最大
「６４チャンネル」の発音チャンネルを確保することが
できる。但し、実際に「３２チャンネル」あるいは「６
４チャンネル」の発音チャンネルを確保できるか否か
は、メモリデバイスの性能やデータバス幅等の要因に応
じて決定される。

【０１２５】次に、上記１０２４クロックの先頭８２ク
ロック分の割当例を同図(c)に示す。同図において
「Ｄ」の文字はＳＤＲＡＭ（またはＳＤＲＡＭ型のＤＩ
ＭＭ）、「Ｒ」の文字はＲＯＭ（またはＳＲＡＭ）に対
するアクセス期間であり、その後に続く数字は対応する
クロック数である。図において、先頭部分には、上述し
たＳＤＲＡＭのリフレッシュ期間として１６クロックが
確保される。次に、第０発音チャンネルに対して、ＳＤ
ＲＡＭに対する１２クロックのアクセス期間が確保され
ている。

【０１２６】図示の例では、第０発音チャンネルの波形
データは「１２クロックアクセス」のＳＤＲＡＭに記憶
されており、このタイミングにおいて、期間割当部３２
０により第０チャンネルに対し１回のアクセスが割当て
られている。次に、第１発音チャンネルに対し、期間割
当部３２０により１回のアクセス回数が割り当てられて
いる。但し、第１発音チャンネルの波形データは「１０
クロックアクセス」のＲＯＭに格納されていることを想
定しているため、１回のアクセスに割り当てられるクロ
ック数は「１０」である。

【０１２７】次に、第２発音チャンネルの波形データを
記憶したＲＯＭに対して、２回のアクセスが割当てられ
ている。第２発音チャンネルにおいてアクセスされるＲ
ＯＭも「１０クロックアクセス」であり、２回のアクセ
スには「２０」クロックが割当てられる。

【０１２８】以下、同様にして、第５発音チャンネルに
係るＳＤＲＡＭに対して「１回×８クロック」、第７発
音チャンネルに係るＲＯＭに対して「２回×１２クロッ
ク」、第１０発音チャンネルに係るＳＤＲＡＭに対して
「１回×８クロック」が割り当てられている。発音チャ
ンネル毎に１回あたりのアクセスに割り当てられるクロ
ック数が異なるのは、それぞれメモリ種別が異なるから
である。

【０１２９】ここに本実施形態の特徴の一つがある。す
なわち、本実施形態によれば、高性能な（所要クロック
数が少ない）メモリデバイスを用いると、対応する発音
チャンネルにより少ないクロック数を割り当てることが
でき、より多くの発音チャンネル数を確保することがで
きる。また、所要発音チャンネル数が少なくても良い場
合には、例えば全発音チャンネルに対して４点補間を適
用すること等により、合成される楽音信号の品位を向上
させることができる。

【０１３０】次に、図８(d)においては、クロック制御
信号ＤＣＬ＿ＯＮが“０”である場合における、ＳＤＲ
ＡＭの動作クロックＤＣＬＫのオンオフ状態を示す。図
示のように、ＳＤＲＡＭに対するリフレッシュ期間およ
びＳＤＲＡＭに対するアクセス期間においては、動作ク
ロックＤＣＬＫはオン状態にされ、ＲＯＭに対するアク
セス期間においては動作クロックＤＣＬＫはオフ状態に
設定される。

【０１３１】2．2．全体動作 2．2．1．ノートオン処理 次に、本実施形態の全体動作について説明する。まず、
ＭＩＤＩインタフェース１１６等を介してノートオンイ
ベントが発生すると、ＣＰＵ１２４において、図１６
(a)に示すノートオン処理ルーチンが起動される。図に
おいて処理がステップＳＰ２に進むと、このノートオン
イベントに対して、新たな発音チャンネルを追加したと
仮定した場合に、図８(b)に示す音源アクセス期間に追
加される平均のクロック数が計算される。平均のクロッ
ク数は、そのチャンネルで読み出す波形データを記憶し
たメモリが「下位」のみを実装されていれば、同メモリ
をアクセスする際の「クロック数」に、その波形データ
を所望の音高までピッチシフトするのに必要なアドレス
速度（Fナンバと呼ばれる）を乗算した積である。ま
た、そのメモリが「上位」と「下位」に実装されていれ
ば、該積に更に１／２を乗算した積である。ここで、算
出される平均のクロック数には小数部を含まれていても
よく、あるいは、所定の桁で四捨五入ないし切り上げて
計算しても良い。

【０１３２】次に、処理がステップＳＰ４に進むと、こ
の追加クロック数と既に発音処理中の発音チャンネルに
対して割り当てられているクロック数との合計が求めら
れ、この合計クロック数が最大クロック数（図８の例に
おいては７００クロック）以下の範囲に収まるか否かが
判定される。ここで、「ＹＥＳ」と判定されると、処理
はステップＳＰ１２に進み、音源制御レジスタ２０２に
おいて新たな発音チャンネルが確保され、その発音チャ
ンネルで当該ノートオンに対応した新たな楽音の生成が
開始される。さらに、エリア判定部３１８，期間割当部
３２０を介して、音源アクセス期間内に当該発音チャン
ネルのクロック数が割り当てられる。これにより、本ル
ーチンの処理は終了する。

【０１３３】一方、合計クロック数が最大クロック数を
超えていた場合にはステップＳＰ４において「ＮＯ」と
判定され、処理はステップＳＰ６に進む。ここでは、既
存の発音チャンネルの中からアクセス回数を削減できる
ものが存在するか否かが判定される。「アクセス回数を
削減できる発音チャンネル」とは、具体的には４点補間
を行っている発音チャンネルであって、２点補間に変更
することによってアクセス回数の削減が可能になるほど
Ｆナンバが高い（具体的にはＦナンバが２より大きい）
発音チャンネルである。

【０１３４】かかる発音チャンネルが存在すれば、ここ
で「ＹＥＳ」と判定され、処理はステップＳＰ８に進
み、「削減可能できる」と判断された発音チャンネルの
うち何れかの補間モードが２点補間に変更され、それに
応じて削減されたアクセス回数に対応するクロック数
（メモリ種類に応じても異なる）が上記合計クロック数
から減算される。なお、かかる処理により、当該発音チ
ャンネルに係る楽音信号の品位が若干低下するが、新た
なノートオンイベントに対して発音チャンネルを割り当
てることの方が重要である。また、２点補間に変更され
る可能性があるのはＦナンバの高い発音チャンネルだけ
であり、読み出す波形データをその録音時の音高から大
きくピッチアップしていない発音チャンルは４点補間か
ら２点補間に変更される恐れはない。そして、処理はス
テップＳＰ４に戻り、合計クロック数が最大クロック数
以下の範囲であれば、ステップＳＰ１２において新たな
発音チャンネルが確保されることになる。

【０１３５】これら発音チャンネルが解放される前に次
々にノートオンイベントが発生すると、その度に本ルー
チンが起動され、発音チャンネルの数が増加してゆくこ
とになる。そして、やがては全ての発音チャンネルにお
いてアクセス回数の削減が不可能な状態になる。この状
態において、さらにノートオンイベントが発生すると、
ステップＳＰ６において「ＮＯ」と判定され、処理はス
テップＳＰ１０に進む。

【０１３６】ステップＳＰ１０においては、リリース処
理中の発音チャンネルの中で音声レベルが最低である発
音チャンネルが強制的に解放される。なお、リリース処
理中の発音チャンネルが存在しない場合には、それ以外
の発音チャンネルの中から音声レベルが最低である発音
チャンネルが強制的に解放される。この場合は、解放さ
れた発音チャンネルのアクセス回数が丸ごと削減され、
そのアクセス回数に対応するクロック数が上記合計クロ
ック数から減算される。これは、やはり新たなノートオ
ンイベントに対して優先的に発音チャンネルを割り当て
るためである。そして、この発音チャンネルの解放処理
が終了すると、処理はステップＳＰ４に戻る。

【０１３７】2．2．2．ノートオフ処理 また、ＭＩＤＩインタフェース１１６等を介してノート
オフイベントが発生すると、ＣＰＵ１２４において、図
１６(b)に示すノートオフ処理ルーチンが起動される。
図において処理がステップＳＰ２０に進むと、このノー
トオフイベントに係る発音チャンネル対して、リリース
処理の開始が指示される。すなわち、当該発音チャンネ
ルの音量エンベロープレベルがＣＰＵ１２４により設定
されたリリースレートで減衰を開始し、所定時間後に音
量エンベロープレベルが「０」になると当該チャンネル
が解放される。

【０１３８】3．変形例 本発明は上述した実施形態に限定されるものではなく、
例えば以下のように種々の変形が可能である。 (1)上記各実施形態においては、ステップＳＰ８におい
てアクセス回数が削減された（２点補間に変更された）
発音チャンネルは、消音されるまで常に２点補間が適用
された状態になる。しかし、全発音チャンネルによって
占有されているクロック数を定期的にチェックし、クロ
ック数に余裕がある場合には、当該発音チャンネルの補
間モードを４点補間に戻すようにしてもよい。

【０１３９】(2)上記実施形態において、タイミング発
生回路３４６，３６２は、供給されたメモリタイプ信号
ＴＹＰＥＨ，ＴＹＰＥＬに基づいて、アクセスすべきメ
モリデバイスのクロックタイミング等を特定した。しか
し、メモリタイプ信号とクロックタイミング等との関係
をフラッシュメモリ等に記憶させることにより、メモリ
タイプ信号に応じて任意のクロックタイミング等で各種
制御信号を出力できるようにしてもよい。換言すれば、
メモリデバイスの進歩に応じて、フラッシュメモリに記
憶されたメモリタイプ信号の値（すなわちメモリ種別）
を再定義し、ほとんど使われなくなった古いメモリデバ
イスに代えて新たに出現したメモリデバイスを割り当て
るとよい。

【０１４０】(3)また、上記実施形態においては、クロ
ック発生部３６８は動作クロックＤＣＬＫを供給するか
否かを全ＳＤＲＡＭに対して共通に設定したが、実際に
アクセスされるＳＤＲＡＭチップあるいはＤＩＭＭに対
してのみ動作クロックＤＣＬＫが供給されるように、メ
モリデバイス毎に動作クロックＤＣＬＫのオンオフ状態
を設定できるようにしてもよい。

【０１４１】(4)また、上記実施形態においては、ＤＩ
ＭＭは全体のビット幅は６４ビットであり、４つのマス
ク信号によって１６ビット単位の書込み／読出しを行っ
たが、メモリのビット数やマスクの単位はこの組み合わ
せに限らない。例えば、メモリのデータバス幅は１２８
ビットや２５６ビットでもよく、マスクは２４ビット単
位、３２ビット単位等でもよい。

【０１４２】(5)また、上記実施形態において音源部２
００は、サンプリング周期ごとに楽音信号を生成するハ
ードウェアの音源部であったが、これに代えてＤＳＰや
ＣＰＵにより実現されるソフトウェア音源を用いてもよ
い。また、１サンプリング周期ではなく複数サンプリン
グ周期を単位とする動作を行ってもよい。

【０１４３】(6)音源部２００、ＤＡコンバータ１１
０、波形メモリ部４００等を専用のボード上に実装する
ことにより、上記実施形態における電子楽器を汎用パー
ソナルコンピュータによって実現することも可能であ
る。かかる場合には、図１６に示したルーチンは、該パ
ーソナルコンピュータ上で動作するアプリケーションプ
ログラムになる。このアプリケーションプログラムのみ
をＣＤ−ＲＯＭ、フレキシブルディスク等の記録媒体に
格納して頒布し、あるいは伝送路を通じて頒布すること
もできる。

【０１４４】

【発明の効果】以上説明したように、第１の発音チャン
ネルの波形データの読出しが指示されると、第１のバス
を介して第１のメモリ部をアクセスする一方、第２の発
音チャンネルの波形データの読出しが指示されると、第
２のバスを介して第２のメモリ部をアクセスするアクセ
ス制御回路を設けた構成によれば、発音チャンネル毎に
使用するバスを切り換えることができ、回路のドライブ
能力を低減させることができる。

【０１４５】また、アドレス信号によって指標されるア
ドレスが第１または第２のメモリ部の何れに属するかを
判定し、第２のメモリ部がアクセスされる場合には所定
の動作クロックを発生させる一方、第１のメモリ部がア
クセスされる場合には該動作クロックを停止させる構成
によれば、消費電力を低減し、電磁波の輻射を抑制する
ことができる。

【０１４６】また、共通のメモリアドレスを用いてｎビ
ット幅の第１のメモリデバイスと、ｎ×ｍビット幅の第
２のメモリデバイスとをアクセスする構成によれば、ビ
ット幅の異なる複数種類のメモリデバイスに対して同一
のアドレスを用いることができるため、回路構成を複雑
化することなく、柔軟性の高いメモリシステムを構成で
きる。

【図面の簡単な説明】

【図１】 本発明の一実施形態の電子楽器の全体ブロッ
ク図である。

【図２】 音源部２００の詳細ブロック図である。

【図３】 メモリＩ／Ｏ部３００の詳細ブロック図（１
／２）である。

【図４】 メモリＩ／Ｏ部３００の詳細ブロック図（２
／２）である。

【図５】 波形メモリ部４００の単純な構成例を示すブ
ロック図である。

【図６】 波形メモリ部４００の一般的構成例を示すブ
ロック図（１／２）である。

【図７】 波形メモリ部４００の一般的構成例を示すブ
ロック図（２／２）である。

【図８】 メモリＩ／Ｏ部３００の動作説明図である。

【図９】 各種ＲＯＭまたはＳＲＡＭに対するタイミン
グ発生回路３４６のタイミングチャート（１／２）であ
る。

【図１０】 各種ＲＯＭまたはＳＲＡＭに対するタイミ
ング発生回路３４６のタイミングチャート（２／２）で
ある。

【図１１】 各種ＳＤＲＡＭに対するタイミング発生回
路３６２のタイミングチャート（１／２）である。

【図１２】 各種ＳＤＲＡＭに対するタイミング発生回
路３６２のタイミングチャート（２／２）である。

【図１３】 行・列アドレス発生部３６４の動作説明図
である。

【図１４】 チップセレクト付加部３４４の動作説明図
（１／２）である。

【図１５】 チップセレクト付加部３４４の動作説明図
（２／２）である。

【図１６】 ＲＯＭ１２６に格納された制御プログラム
のフローチャートである。

【符号の説明】

１０２…パネルスイッチ、１０４…パネル表示器、１０
８…外部回路、１１０…ＤＡコンバータ、１１２…サウ
ンドシステム、１１４…ネットワークインタフェース
部、１１６…ＭＩＤＩインタフェース、１１８…ディス
クドライブ、１２０…ディスク、１２２…タイマ、１２
４…ＣＰＵ、１２６…ＲＯＭ、１２８…ＲＡＭ、２００
…音源部、２０２…音源制御レジスタ、２０４…Ｘアク
セス回路、２０６…読出書込回路、２０８…エンベロー
プ付与部、２１０…ミキサ、２１２…ＤＳＰ、３００…
メモリＩ／Ｏ部、３１０…エリア判定部、３１２…メモ
リ・モード信号セレクタ、３１４…アドレス信号セレク
タ、３１６…上位・下位アドレス生成回路、３１８…エ
リア判定部、３２０…期間割当部、３２２，３２４…エ
リア判定部、３２６…アクセスカウンタ、３２８…下位
チップセレクト生成回路、３３０…上位チップセレクト
生成回路、３３２…アクセス制御レジスタ、３４０…Ｒ
ＯＭコントローラ、３４２…ＬＨマスク発生部、３４４
…チップセレクト付加部、３４６…タイミング発生回
路、３４８，３５４，３６９…ドライブ回路、３５０…
データ・コントローラ、３５２…セレクタ、３５６…バ
ッファアンプ、３６０…ＳＤＲＡＭコントローラ、３６
２…タイミング発生回路、３６４…行・列アドレス発生
部、３６６…マスク抽出部、３６８…クロック発生部、
３７２，３７４，３７６，３７８…アドレスバス、４０
０…波形メモリ部、４０２，４０４，４１０，４２０…
ＲＯＭ、４１２，４２２…ＳＤＲＡＭ、４１４，４１
６，４２４，４２６…ＤＩＭＭ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のアクセス方式によってアクセスさ
   れ、一または複数のメモリデバイスによって構成され、
   第１の波形データが記憶された第１のメモリ部と、 第２のアクセス方式によってアクセスされ、一または複
   数のメモリデバイスによって構成され、第２の波形デー
   タが記憶された第２のメモリ部と、 前記第１および第２のメモリ部に対応して、各々独立に
   設けられた第１および第２のバスと、 第１の発音チャンネルの波形データの読出しが指示され
   ると、前記第１のバスを介して前記第１のメモリ部をア
   クセスする一方、第２の発音チャンネルの波形データの
   読出しが指示されると、前記第２のバスを介して前記第
   ２のメモリ部をアクセスするアクセス制御回路とを有す
   ることを特徴とする楽音合成装置。
2. 【請求項２】 前記アクセス制御回路は、 前記第１および第２のメモリ部における複数のエリアの
   境界情報と、これら各エリアに対応する各メモリデバイ
   スに係るアクセス制御情報とを記憶するアクセス制御レ
   ジスタと、 供給されたアドレス信号と前記各境界情報との比較結果
   に基づいて該アドレス信号に対応するアクセス制御情報
   を特定するエリア判定部と、 前記第１または第２のバスのうち特定されたアクセス制
   御情報に応じたバスに対して、該アドレス信号を必要に
   応じて変換しつつ出力するコントローラと有することを
   特徴とする請求項１記載の楽音合成装置。
3. 【請求項３】 前記アクセス制御情報は、対応するメモ
   リデバイスのアクセス速度を特定するものであり、前記
   コントローラは、該アクセス制御情報に応じて、アクセ
   ス時間を設定しつつ前記各メモリデバイスをアクセスす
   るものであることを特徴とする請求項２記載の楽音合成
   装置。
4. 【請求項４】 アドレス信号によって指標されるアドレ
   スが前記第１または第２のメモリ部の何れに属するかを
   判定し、前記第２のメモリ部がアクセスされる場合には
   所定の動作クロックを前記第２のメモリ部に供給する一
   方、前記第１のメモリ部がアクセスされる場合には該動
   作クロックを停止させるクロック制御回路をさらに具備
   することを特徴とする請求項１記載の楽音合成装置。
5. 【請求項５】 第１のアクセス方式によってアクセスさ
   れる第１のメモリ部と、第２のアクセス方式によってア
   クセスされる第２のメモリ部と、アドレス信号によって
   指標されるアドレスが前記第１または第２のメモリ部の
   何れに属するかを判定し、前記第２のメモリ部がアクセ
   スされる場合には所定の動作クロックを発生させる一
   方、前記第１のメモリ部がアクセスされる場合には該動
   作クロックを停止させるクロック制御回路とを具備する
   ことを特徴とするメモリアクセス装置。
6. 【請求項６】 ｎビット幅の波形データを記憶するとと
   もに一のアドレスのデータ幅がｎビットである第１のメ
   モリデバイスと、ｎビットの波形データを記憶するとと
   もに一のアドレスのデータ幅がｎ×ｍビットである第２
   のメモリデバイスの何れも使用可能な波形メモリ型楽音
   合成装置であって、ｎビットの波形データを読み出すた
   めのアドレスを発生するアドレス発生部と、該アドレス
   の所定数の下位ビットからメモリアドレスを生成するメ
   モリアドレス生成部と、該アドレスの前記下位ビットの
   所定数の上位ビットからメモリマスクを生成するメモリ
   マスク生成部と、前記メモリアドレスを用いて前記第１
   のメモリデバイスをアクセスし、該第１のメモリデバイ
   スからｎビットの波形データを読み出す第１の読出部
   と、前記メモリアドレスを用いて前記第２のメモリデバ
   イスをアクセスするとともに、前記メモリマスクにより
   第２のメモリデバイスのｎ×ｍビットのデータのうちｎ
   ×（ｍ−1）ビットをマスク状態に設定することによ
   り、前記第２のメモリデバイスからｎビットの波形デー
   タを読出す第２の読出し部とを有することを特徴とする
   波形メモリ型楽音合成装置。