JP2003243973A - デューティ比可変回路およびデューティ比調整回路 - Google Patents
デューティ比可変回路およびデューティ比調整回路Info
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Abstract
(57)【要約】
【課題】 ＬＳＩのクロック分配網の末端においてもデ
ューティ比５０％が実現できるようにする。 【解決手段】 被制御クロックＳ０は、ｐＭＯＳ Ｑ
１、Ｑ２、ｎＭＯＳ Ｑ３、Ｑ４によって構成されるイ
ンバータＩＮＶ１に入力される。制御クロックＳ１は、
電源とＩＮＶ１の出力端間に接続されたｐＭＯＳ Ｑ５
のゲートに入力される。Ｓ１はＳ０より位相の遅れたク
ロックである。Ｓ０がハイに転じ、Ｓ１が未だローであ
るとき、電圧変調クロックＳＳ０は、インバータＩＮＶ
２のしきい値より高くなるように設定されている。よっ
て、この時調整済クロックＳ２はローレベルのままであ
る。Ｓ０がローに転じるとＳ２もローとなる。よって、
調整済クロックＳ２として、ライズエッジがＳ１にフォ
ールエッジがＳ０に合わせられたクロックが得られる。
このようにして得られたクロックをＬＳＩに供給する。
ューティ比５０％が実現できるようにする。 【解決手段】 被制御クロックＳ０は、ｐＭＯＳ Ｑ
１、Ｑ２、ｎＭＯＳ Ｑ３、Ｑ４によって構成されるイ
ンバータＩＮＶ１に入力される。制御クロックＳ１は、
電源とＩＮＶ１の出力端間に接続されたｐＭＯＳ Ｑ５
のゲートに入力される。Ｓ１はＳ０より位相の遅れたク
ロックである。Ｓ０がハイに転じ、Ｓ１が未だローであ
るとき、電圧変調クロックＳＳ０は、インバータＩＮＶ
２のしきい値より高くなるように設定されている。よっ
て、この時調整済クロックＳ２はローレベルのままであ
る。Ｓ０がローに転じるとＳ２もローとなる。よって、
調整済クロックＳ２として、ライズエッジがＳ１にフォ
ールエッジがＳ０に合わせられたクロックが得られる。
このようにして得られたクロックをＬＳＩに供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ内に供給さ
れるクロックのデューティ比を変化させるデューティ比
可変回路と、このデューティ比可変回路を用いてＬＳＩ
内に供給されるクロックのデューティ比を調整するデュ
ーティ比調整回路に関するものである。
れるクロックのデューティ比を変化させるデューティ比
可変回路と、このデューティ比可変回路を用いてＬＳＩ
内に供給されるクロックのデューティ比を調整するデュ
ーティ比調整回路に関するものである。
【０００２】
【従来の技術】ＬＳＩ内においては内部回路を同期をと
って動作させる必要があるためＬＳＩ全面にクロックが
供給される。一般的にはクロックはＬＳＩ全面に均等に
分配されることが望ましい。この分配方式はいろいろ提
案されている。一例としては「ＶＬＳＩシステム設計
回路と実装の基礎」（中村喜三郎 中村宏 監訳 丸善
原書「Circuits, Interconnections and Packaging for
VLSI」 H.B. Bakoglu, Addison-Wesley Publishing C
ompany発行）の８章にＨクロックトリー方式が紹介され
ている。クロック入力端子は通常ＬＳＩに１つで、そこ
から全面に均等分配するためにはいかなる分配方式にせ
よ、クロックドライバと呼ばれるクロック分配専用のバ
ッファを多段に接続して分配している。段数はＬＳＩサ
イズなどによるが数段から十数段になることもある。ク
ロックドライバは一般にインバータまたはインバータを
縦続接続したバッファである。図１3は、クロック分配
の一方式を示す構成図であって、上記文献の図から引用
し、加筆したものである。クロック入力端子５１から入
力されたクロックは、ＰＬＬ（位相同期ループ）回路５
２で逓倍され、クロックトリーにてクロックドライバ５
３を介してａ、ｂ、ｃ、ｄ、ｅの順に分配される。この
図では三段のクロックドライバ５３が用いられている。
って動作させる必要があるためＬＳＩ全面にクロックが
供給される。一般的にはクロックはＬＳＩ全面に均等に
分配されることが望ましい。この分配方式はいろいろ提
案されている。一例としては「ＶＬＳＩシステム設計
回路と実装の基礎」（中村喜三郎 中村宏 監訳 丸善
原書「Circuits, Interconnections and Packaging for
VLSI」 H.B. Bakoglu, Addison-Wesley Publishing C
ompany発行）の８章にＨクロックトリー方式が紹介され
ている。クロック入力端子は通常ＬＳＩに１つで、そこ
から全面に均等分配するためにはいかなる分配方式にせ
よ、クロックドライバと呼ばれるクロック分配専用のバ
ッファを多段に接続して分配している。段数はＬＳＩサ
イズなどによるが数段から十数段になることもある。ク
ロックドライバは一般にインバータまたはインバータを
縦続接続したバッファである。図１3は、クロック分配
の一方式を示す構成図であって、上記文献の図から引用
し、加筆したものである。クロック入力端子５１から入
力されたクロックは、ＰＬＬ（位相同期ループ）回路５
２で逓倍され、クロックトリーにてクロックドライバ５
３を介してａ、ｂ、ｃ、ｄ、ｅの順に分配される。この
図では三段のクロックドライバ５３が用いられている。
【０００３】
【発明が解決しようとする課題】上述した従来のクロッ
ク分配方式では、ＰＬＬ回路出力ではデューティ比５０
％が補償されているが、クロックトリーにてａ〜ｅと分
配されたクロックではデューティ比はプロセスばらつき
により５０％からずれる。図１４は、その様子を説明す
る波形図であって、図１４の（ａ）〜（ｅ）は、図１３
のａ〜ｅに対応している。デューティ比のずれ幅はプロ
セスや段数、分配方式にもよるが、＋／−２０％程度は
崩れることがある。一方で、クロックの高周波化は不断
に進められており、２０％程度の崩れでも動作上重大な
問題を引き起こすようになってきている。例えば、２Ｇ
Ｈｚを超えるような高周波数の場合、分配末端ではフル
振幅せずにクロックがなくなってしまうようなことも起
こり得る。また、通常の論理回路ではクロックの立ち上
がりエッジ（以下、ライズエッジと記す）のみが使用さ
れてきたが、近年ではさらなる高速化や多機能化のた
め、立ち下がりエッジ（以下、フォールエッジと記す）
を使用することもあり、この場合分配末端でのデューテ
ィ比が５０％から大きくずれると正常動作が行われなく
なる可能性が生じる。本発明の課題は、上述した従来技
術の問題点を解決することであって、その目的は、分配
末端でのクロックデューティ比を例えば５０％に正確に
調整できるようにシリコン、これにより動作高速化され
た場合にもＬＳＩを安定して動作させ得るようにするこ
とである。
ク分配方式では、ＰＬＬ回路出力ではデューティ比５０
％が補償されているが、クロックトリーにてａ〜ｅと分
配されたクロックではデューティ比はプロセスばらつき
により５０％からずれる。図１４は、その様子を説明す
る波形図であって、図１４の（ａ）〜（ｅ）は、図１３
のａ〜ｅに対応している。デューティ比のずれ幅はプロ
セスや段数、分配方式にもよるが、＋／−２０％程度は
崩れることがある。一方で、クロックの高周波化は不断
に進められており、２０％程度の崩れでも動作上重大な
問題を引き起こすようになってきている。例えば、２Ｇ
Ｈｚを超えるような高周波数の場合、分配末端ではフル
振幅せずにクロックがなくなってしまうようなことも起
こり得る。また、通常の論理回路ではクロックの立ち上
がりエッジ（以下、ライズエッジと記す）のみが使用さ
れてきたが、近年ではさらなる高速化や多機能化のた
め、立ち下がりエッジ（以下、フォールエッジと記す）
を使用することもあり、この場合分配末端でのデューテ
ィ比が５０％から大きくずれると正常動作が行われなく
なる可能性が生じる。本発明の課題は、上述した従来技
術の問題点を解決することであって、その目的は、分配
末端でのクロックデューティ比を例えば５０％に正確に
調整できるようにシリコン、これにより動作高速化され
た場合にもＬＳＩを安定して動作させ得るようにするこ
とである。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、被制御クロック信号が入力される
インバータと、前記インバータの出力線と電源との間に
接続される、制御クロック信号によって制御される第１
種のスイッチング素子と、前記出力線の電圧を識別して
ハイ／ロ−の信号を出力する電圧弁別回路と、を有する
デューティ比可変回路、が提供される。また、上記の目
的を達成するため、本発明によれば、被制御クロック信
号が入力されるインバータと、前記インバータの出力線
と接地間に接続される、制御クロック信号によって制御
される第２種のスイッチング素子と、前記出力線の電圧
を識別してハイ／ロ−の信号を出力する電圧弁別回路
と、を有するデューティ比可変回路、が提供される。ま
た、上記の目的を達成するため、本発明によれば、被制
御クロック信号が入力されるインバータと、前記インバ
ータの出力線と電源との間に接続される、第１の制御ク
ロック信号によって制御される第１種のスイッチング素
子と、前記インバータの出力線と接地間に接続される、
第２の制御クロック信号によって制御される第２種のス
イッチング素子と、前記出力線の電圧を識別してハイ／
ロ−の信号を出力する電圧弁別回路と、を有するデュー
ティ比可変回路、が提供される。
め、本発明によれば、被制御クロック信号が入力される
インバータと、前記インバータの出力線と電源との間に
接続される、制御クロック信号によって制御される第１
種のスイッチング素子と、前記出力線の電圧を識別して
ハイ／ロ−の信号を出力する電圧弁別回路と、を有する
デューティ比可変回路、が提供される。また、上記の目
的を達成するため、本発明によれば、被制御クロック信
号が入力されるインバータと、前記インバータの出力線
と接地間に接続される、制御クロック信号によって制御
される第２種のスイッチング素子と、前記出力線の電圧
を識別してハイ／ロ−の信号を出力する電圧弁別回路
と、を有するデューティ比可変回路、が提供される。ま
た、上記の目的を達成するため、本発明によれば、被制
御クロック信号が入力されるインバータと、前記インバ
ータの出力線と電源との間に接続される、第１の制御ク
ロック信号によって制御される第１種のスイッチング素
子と、前記インバータの出力線と接地間に接続される、
第２の制御クロック信号によって制御される第２種のス
イッチング素子と、前記出力線の電圧を識別してハイ／
ロ−の信号を出力する電圧弁別回路と、を有するデュー
ティ比可変回路、が提供される。
【０００５】また、上記の目的を達成するため、本発明
によれば、クロックが入力され、被制御クロック信号お
よび遅延量の異なる複数の遅延クロックをセレクタ回路
に出力するディレイラインと、前記被制御クロック信号
と前記セレクタ回路の出力信号とが入力されバッファを
介して回路にクロックを供給するデューティ比可変回路
と、分配された回路内のクロックのデューティ比を検出
するデューティ比検出回路と、前記デューティ比検出回
路が検出したデューティ比に基づいて前記セレクタ回路
を制御して、所望の遅延量の遅延クロックを出力させる
セレクタ制御回路と、を備え、前記デューティ比可変回
路は、ライズエッジまたはフォールエッジを入力された
遅延クロックのそれに揃えることを特徴とするデューテ
ィ比調整回路、が提供される。
によれば、クロックが入力され、被制御クロック信号お
よび遅延量の異なる複数の遅延クロックをセレクタ回路
に出力するディレイラインと、前記被制御クロック信号
と前記セレクタ回路の出力信号とが入力されバッファを
介して回路にクロックを供給するデューティ比可変回路
と、分配された回路内のクロックのデューティ比を検出
するデューティ比検出回路と、前記デューティ比検出回
路が検出したデューティ比に基づいて前記セレクタ回路
を制御して、所望の遅延量の遅延クロックを出力させる
セレクタ制御回路と、を備え、前記デューティ比可変回
路は、ライズエッジまたはフォールエッジを入力された
遅延クロックのそれに揃えることを特徴とするデューテ
ィ比調整回路、が提供される。
【０００６】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。図１は、本発明の
デューティ可変回路の実施の形態を示すブロック図であ
る。図1に示すように、被制御クロックＳ０は、インバ
ータ１に入力され、反転される。インバータ１の出力線
には、制御クロックＳ１が入力されこれによって制御さ
れる電圧変調回路が接続され、この回路によりインバー
タ１の出力信号は電圧変調を受けインバータ１の出力線
の出力信号は電圧変調クロックＳＳ０に変換される。こ
の電圧変調クロックＳＳ０は、電圧弁別回路３に入力さ
れそのしきい値電圧にしたがってハイ／ロー（論理値"
１"、"０"）電圧に弁別され、これによりデューティ比
が例えば５０％に調整された調整済クロックＳ２に変換
される。ここで、制御クロックＳ１は、被制御クロック
Ｓ０の位相遅れの信号が用いられる。その位相遅れ量
は、デューティ比が調整されるクロックのデューティ比
によって決定される。
て、図面を参照して詳細に説明する。図１は、本発明の
デューティ可変回路の実施の形態を示すブロック図であ
る。図1に示すように、被制御クロックＳ０は、インバ
ータ１に入力され、反転される。インバータ１の出力線
には、制御クロックＳ１が入力されこれによって制御さ
れる電圧変調回路が接続され、この回路によりインバー
タ１の出力信号は電圧変調を受けインバータ１の出力線
の出力信号は電圧変調クロックＳＳ０に変換される。こ
の電圧変調クロックＳＳ０は、電圧弁別回路３に入力さ
れそのしきい値電圧にしたがってハイ／ロー（論理値"
１"、"０"）電圧に弁別され、これによりデューティ比
が例えば５０％に調整された調整済クロックＳ２に変換
される。ここで、制御クロックＳ１は、被制御クロック
Ｓ０の位相遅れの信号が用いられる。その位相遅れ量
は、デューティ比が調整されるクロックのデューティ比
によって決定される。
【０００７】インバータ１と電圧弁別回路３は、好まし
くはＣＭＯＳ構成のインバータにより構成される。ま
た、電圧変調回路２は、ゲートに制御クロックＳ１が入
力されドレインがインバータ１の出力線に接続されソー
スが電源に接続されたｐチャネルＭＯＳトランジスタ
（以下、ｐＭＯＳと記す）、またはゲートに制御クロッ
クＳ１が入力されドレインがインバータ１の出力線に接
続されソースが接地点に接続されたｎチャネルＭＯＳト
ランジスタ（以下、ｎＭＯＳと記す）、またはゲートに
第１の制御クロックが入力されドレインがインバータ１
の出力線に接続されソースが電源に接続されたｐＭＯＳ
およびゲートに第２の制御クロックが入力されドレイン
がインバータ１の出力線に接続されソースが接地点に接
続されたｎＭＯＳ、によって構成される。本発明によれ
ば、上記の構成において、制御クロックＳ１に被制御ク
ロックＳ０の位相遅れ信号を与えることによって、クロ
ック波形のライズエッジまたはフォールエッジのみを動
かすことができ、クロックのデューティ比を任意に変更
することができる。
くはＣＭＯＳ構成のインバータにより構成される。ま
た、電圧変調回路２は、ゲートに制御クロックＳ１が入
力されドレインがインバータ１の出力線に接続されソー
スが電源に接続されたｐチャネルＭＯＳトランジスタ
（以下、ｐＭＯＳと記す）、またはゲートに制御クロッ
クＳ１が入力されドレインがインバータ１の出力線に接
続されソースが接地点に接続されたｎチャネルＭＯＳト
ランジスタ（以下、ｎＭＯＳと記す）、またはゲートに
第１の制御クロックが入力されドレインがインバータ１
の出力線に接続されソースが電源に接続されたｐＭＯＳ
およびゲートに第２の制御クロックが入力されドレイン
がインバータ１の出力線に接続されソースが接地点に接
続されたｎＭＯＳ、によって構成される。本発明によれ
ば、上記の構成において、制御クロックＳ１に被制御ク
ロックＳ０の位相遅れ信号を与えることによって、クロ
ック波形のライズエッジまたはフォールエッジのみを動
かすことができ、クロックのデューティ比を任意に変更
することができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図２は、本発明の第１の実施例のデュ
ーティ比可変回路の回路図であり、図３は、本発明の第
１の実施例のデューティ比調整回路のブロック図であ
る。図２に示すように、被制御クロックＳ０は、直列接
続されたｐＭＯＳ Ｑ１、Ｑ２、ｎＭＯＳ Ｑ３、Ｑ４に
よって構成されるインバータＩＮＶ１に入力される。制
御クロックＳ１は、ソースが電源に接続されドレインが
インバータＩＮＶ１の出力端に接続されたｐＭＯＳ Ｑ
５のゲートに入力される。このｐＭＯＳ Ｑ５によって
電圧変調を受けることによって生成された電圧変調クロ
ックＳＳ０は、ＣＭＯＳによって構成されるインバータ
ＩＮＶ２に入力され、インバータＩＮＶ２からはデュー
ティ比の調整された調整済クロックＳ２が出力される。
て詳細に説明する。 ［第１の実施例］図２は、本発明の第１の実施例のデュ
ーティ比可変回路の回路図であり、図３は、本発明の第
１の実施例のデューティ比調整回路のブロック図であ
る。図２に示すように、被制御クロックＳ０は、直列接
続されたｐＭＯＳ Ｑ１、Ｑ２、ｎＭＯＳ Ｑ３、Ｑ４に
よって構成されるインバータＩＮＶ１に入力される。制
御クロックＳ１は、ソースが電源に接続されドレインが
インバータＩＮＶ１の出力端に接続されたｐＭＯＳ Ｑ
５のゲートに入力される。このｐＭＯＳ Ｑ５によって
電圧変調を受けることによって生成された電圧変調クロ
ックＳＳ０は、ＣＭＯＳによって構成されるインバータ
ＩＮＶ２に入力され、インバータＩＮＶ２からはデュー
ティ比の調整された調整済クロックＳ２が出力される。
【０００９】図３は、図２に示されたデューティ比可変
回路を含むデューティ調整回路のブロック図である。入
力クロックＣＬＫはディレイライン１１に入力され、デ
ィレイライン１１からは遅延された遅延クロックＳ６、
Ｓ７〜Ｓｎが出力される。遅延クロックＳ７〜Ｓｎはセ
レクタ１３に入力され、セレクタ１３はセレクト信号Ｓ
５によりそのうち一つを選択して制御クロックＳ１とし
て出力する。一方、遅延クロックＳ６はディレイ回路１
２に入力される。ディレイ回路１２の遅延量はセレクタ
１３のそれと等しく、セレクタ１３の遅延は遅延バッフ
ァであるディレイ回路１２により補償される。その出力
信号である被制御クロックＳ０は、制御クロックＳ１と
ともに本発明によって設けられるデューティ比可変回路
１４に入力される。その出力である調整済クロックＳ２
がクロック分配網１５によって分配される。クロックの
デューティを検出するために、クロック分配網１５の端
部から分配端クロックＳ３を抽出しデューティ比検出回
路１６に入力し、その出力でカウンタ１７をアップ／ダ
ウンさせる。そして、カウンタ１７から出力されるセレ
クト信号Ｓ５によりセレクタ１３を切り替える。
回路を含むデューティ調整回路のブロック図である。入
力クロックＣＬＫはディレイライン１１に入力され、デ
ィレイライン１１からは遅延された遅延クロックＳ６、
Ｓ７〜Ｓｎが出力される。遅延クロックＳ７〜Ｓｎはセ
レクタ１３に入力され、セレクタ１３はセレクト信号Ｓ
５によりそのうち一つを選択して制御クロックＳ１とし
て出力する。一方、遅延クロックＳ６はディレイ回路１
２に入力される。ディレイ回路１２の遅延量はセレクタ
１３のそれと等しく、セレクタ１３の遅延は遅延バッフ
ァであるディレイ回路１２により補償される。その出力
信号である被制御クロックＳ０は、制御クロックＳ１と
ともに本発明によって設けられるデューティ比可変回路
１４に入力される。その出力である調整済クロックＳ２
がクロック分配網１５によって分配される。クロックの
デューティを検出するために、クロック分配網１５の端
部から分配端クロックＳ３を抽出しデューティ比検出回
路１６に入力し、その出力でカウンタ１７をアップ／ダ
ウンさせる。そして、カウンタ１７から出力されるセレ
クト信号Ｓ５によりセレクタ１３を切り替える。
【００１０】次に、本実施例回路の動作について説明す
る。まず、図２のデューティ比可変回路の動作を、動作
説明図である図４とタイミングチャートである図５を参
照して説明する。図５に示した期間ａ、ｂ、ｃ、ｄでの
回路動作を図４の（ａ）、（ｂ）、（ｃ）、（ｄ）にて
示してある。図５において、ｔ１はＳ０に対するＳ１の
遅れ時間である。期間ａではＳ０とＳ１は共にローレベ
ルであり、ｐＭＯＳＱ１、Ｑ２、Ｑ５がオンして、ＳＳ
０がハイ、Ｓ２がローレベルとなる。期間ｂに入りＳ０
がハイレベルとなると、ｎＭＯＳ Ｑ３、Ｑ４がオンと
なり、ｐＭＯＳ Ｑ５を介して電流が流れるため、ドレ
インノードの電圧（ＳＳ０）はｐＭＯＳ Ｑ５、ｎＭＯ
Ｓ Ｑ３、Ｑ４のオン抵抗の抵抗分圧で決まる値Ｖｄに
なる。この電圧Ｖｄは、後段のインバータＩＮＶ２の論
理しきい値Ｖｔよりも高く設定されている。そのため、
期間bを通してＳ２はローレベルのままである。Ｓ０が
ハイとなった後、ｔ１が経過すると期間ｃが始まり、Ｓ
０と共にＳ１がハイレベルとなってｐＭＯＳ Ｑ５がオ
フするため、ＳＳ０はローレベル、Ｓ２はハイレベルと
なる。
る。まず、図２のデューティ比可変回路の動作を、動作
説明図である図４とタイミングチャートである図５を参
照して説明する。図５に示した期間ａ、ｂ、ｃ、ｄでの
回路動作を図４の（ａ）、（ｂ）、（ｃ）、（ｄ）にて
示してある。図５において、ｔ１はＳ０に対するＳ１の
遅れ時間である。期間ａではＳ０とＳ１は共にローレベ
ルであり、ｐＭＯＳＱ１、Ｑ２、Ｑ５がオンして、ＳＳ
０がハイ、Ｓ２がローレベルとなる。期間ｂに入りＳ０
がハイレベルとなると、ｎＭＯＳ Ｑ３、Ｑ４がオンと
なり、ｐＭＯＳ Ｑ５を介して電流が流れるため、ドレ
インノードの電圧（ＳＳ０）はｐＭＯＳ Ｑ５、ｎＭＯ
Ｓ Ｑ３、Ｑ４のオン抵抗の抵抗分圧で決まる値Ｖｄに
なる。この電圧Ｖｄは、後段のインバータＩＮＶ２の論
理しきい値Ｖｔよりも高く設定されている。そのため、
期間bを通してＳ２はローレベルのままである。Ｓ０が
ハイとなった後、ｔ１が経過すると期間ｃが始まり、Ｓ
０と共にＳ１がハイレベルとなってｐＭＯＳ Ｑ５がオ
フするため、ＳＳ０はローレベル、Ｓ２はハイレベルと
なる。
【００１１】従って、Ｓ２のライズエッジはＳ０に対し
てＳ０とＳ１の位相差（ｔ１）分遅れることになる。一
方、フォールエッジについては、期間ｄに入りＳ０がロ
ーレベルになると同時にｐＭＯＳ Ｑ１、Ｑ２がオンす
るので、ＳＳ０がハイ、Ｓ２がローレベルとなり、位相
差は生じない。上記の動作により、被制御クロックＳ０
に対してライズエッジの位相だけがＳ０とＳ１の位相差
分遅れた調整済クロックＳ２を取り出すことができる。
ここで、電圧変調クロックＳＳ０の電位Ｖｄはトランジ
スタのＤＣ特性で決まるので設計が容易である。
てＳ０とＳ１の位相差（ｔ１）分遅れることになる。一
方、フォールエッジについては、期間ｄに入りＳ０がロ
ーレベルになると同時にｐＭＯＳ Ｑ１、Ｑ２がオンす
るので、ＳＳ０がハイ、Ｓ２がローレベルとなり、位相
差は生じない。上記の動作により、被制御クロックＳ０
に対してライズエッジの位相だけがＳ０とＳ１の位相差
分遅れた調整済クロックＳ２を取り出すことができる。
ここで、電圧変調クロックＳＳ０の電位Ｖｄはトランジ
スタのＤＣ特性で決まるので設計が容易である。
【００１２】次に、図３を参照してデューティ比調整回
路１００の動作について説明する。図３において、ディ
レイライン１１により入力クロックＣＬＫの位相を遅ら
せた遅延クロックＳ６、Ｓ７〜Ｓｎを作成する。Ｓ７〜
Ｓｎは、等間隔で順次遅延時間が大きくなっている。セ
レクタ１３でその内の１つのクロックが選択され（以
下、これをＳｍとする）制御クロックＳ１として出力さ
れる。ディレイ回路１２は、Ｓ６が入力されＳ０を出力
する。ディレイ回路１２は、セレクタ１３を通ってクロ
ックＳ７〜ＳｎがＳ１として出てくる遅延時間を補償す
るためのもので、したがってその遅延時間はセレクタ１
３のそれと同じである。これによりＳ０とＳ１の位相関
係は、Ｓ６とＳｍの位相関係と同じになる。Ｓ０とＳ１
が入力されてデューティ比可変回路１４はクロックのデ
ューティ比を変更する。
路１００の動作について説明する。図３において、ディ
レイライン１１により入力クロックＣＬＫの位相を遅ら
せた遅延クロックＳ６、Ｓ７〜Ｓｎを作成する。Ｓ７〜
Ｓｎは、等間隔で順次遅延時間が大きくなっている。セ
レクタ１３でその内の１つのクロックが選択され（以
下、これをＳｍとする）制御クロックＳ１として出力さ
れる。ディレイ回路１２は、Ｓ６が入力されＳ０を出力
する。ディレイ回路１２は、セレクタ１３を通ってクロ
ックＳ７〜ＳｎがＳ１として出てくる遅延時間を補償す
るためのもので、したがってその遅延時間はセレクタ１
３のそれと同じである。これによりＳ０とＳ１の位相関
係は、Ｓ６とＳｍの位相関係と同じになる。Ｓ０とＳ１
が入力されてデューティ比可変回路１４はクロックのデ
ューティ比を変更する。
【００１３】このデューティ比可変回路１４で得られた
調整済クロックＳ２はクロック分配網１５によりＬＳＩ
内に分配される。デューティ比５０％のターゲットは、
クロックＳ２ではなく、別の観測ポイントで得られる分
配端クロックＳ３である。分配端クロックＳ３はデュー
ティ比検出回路１６に入力されここでデューティ比が調
べられる。デューティ比をあげるか下げるかによってア
ップまたはダウン信号をカウンタ１７に送り、カウンタ
１７はセレクト信号Ｓ５を生成しセレクタ１３を駆動す
る。この実施例のデューティ比可変回路１４は、被制御
クロックＳ０のデューティ比に対して、調整済Ｓ２のデ
ューティ比を下げる方向にのみ働く。すなわち、本実施
例回路は被制御クロックＳ０のデューティ比を高くする
ことはできない。
調整済クロックＳ２はクロック分配網１５によりＬＳＩ
内に分配される。デューティ比５０％のターゲットは、
クロックＳ２ではなく、別の観測ポイントで得られる分
配端クロックＳ３である。分配端クロックＳ３はデュー
ティ比検出回路１６に入力されここでデューティ比が調
べられる。デューティ比をあげるか下げるかによってア
ップまたはダウン信号をカウンタ１７に送り、カウンタ
１７はセレクト信号Ｓ５を生成しセレクタ１３を駆動す
る。この実施例のデューティ比可変回路１４は、被制御
クロックＳ０のデューティ比に対して、調整済Ｓ２のデ
ューティ比を下げる方向にのみ働く。すなわち、本実施
例回路は被制御クロックＳ０のデューティ比を高くする
ことはできない。
【００１４】［第２の実施例］図６は、本発明の第２の
実施例のデューティ比可変回路の回路図である。図６に
おいて、図２に示した第１の実施例の回路と同等の部分
には同一の参照符号を付し重複する説明は省略する。本
実施例においては、第１の実施例のｐＭＯＳＱ５に代え
て、インバータＩＮＶ１の出力端子と接地間にｎＭＯＳ
Ｑ６が接続されている。インバータＩＮＶ１とｎＭＯ
Ｓ Ｑ６に入力されるＳ０とＳ１のタイミングは第1の実
施例の場合と同じである。本実施例回路では、図７に示
すように、期間ａでは、ｐＭＯＳ Ｑ１、Ｑ２がオン、
ｎＭＯＳ Ｑ３、Ｑ４、Ｑ６がオフして、ＳＳ０がハ
イ、Ｓ２がローレベルとなる。期間ｂでは、ｎＭＯＳ
Ｑ３、Ｑ４がオン、期間ｃでは、ｎＭＯＳ Ｑ３、Ｑ
４、Ｑ６がオンとなって、ＳＳ０がロー、Ｓ２がハイレ
ベルとなる。期間ｄでは、ｐＭＯＳ Ｑ１、Ｑ２がオン
するため、ＳＳ０はｐＭＯＳ Ｑ１、Ｑ２、ｎＭＯＳ Ｑ
６のオン抵抗の抵抗分圧で決まる値Ｖｄ′になる。ここ
で、インバータＩＮＶ２の論理しきい値ＶｔはＶｄ′よ
り高く設定されている（ｐＭＯＳＱ１、Ｑ２の合計オン
抵抗はｎＭＯＳ Ｑ６のオン抵抗より高く設定されてい
る）ため、Ｓ２はハイレベルを維持する。期間ｄが終了
すると、期間ａの状態に戻る。本実施例においては、第
１の実施例と対照的に、Ｓ２のフォールエッジ側を可変
にして、デューティ比を大きくすることができる（調整
済クロックＳ２のデューティ比を被制御クロックＳ０の
それより小さくすることはできない）。
実施例のデューティ比可変回路の回路図である。図６に
おいて、図２に示した第１の実施例の回路と同等の部分
には同一の参照符号を付し重複する説明は省略する。本
実施例においては、第１の実施例のｐＭＯＳＱ５に代え
て、インバータＩＮＶ１の出力端子と接地間にｎＭＯＳ
Ｑ６が接続されている。インバータＩＮＶ１とｎＭＯ
Ｓ Ｑ６に入力されるＳ０とＳ１のタイミングは第1の実
施例の場合と同じである。本実施例回路では、図７に示
すように、期間ａでは、ｐＭＯＳ Ｑ１、Ｑ２がオン、
ｎＭＯＳ Ｑ３、Ｑ４、Ｑ６がオフして、ＳＳ０がハ
イ、Ｓ２がローレベルとなる。期間ｂでは、ｎＭＯＳ
Ｑ３、Ｑ４がオン、期間ｃでは、ｎＭＯＳ Ｑ３、Ｑ
４、Ｑ６がオンとなって、ＳＳ０がロー、Ｓ２がハイレ
ベルとなる。期間ｄでは、ｐＭＯＳ Ｑ１、Ｑ２がオン
するため、ＳＳ０はｐＭＯＳ Ｑ１、Ｑ２、ｎＭＯＳ Ｑ
６のオン抵抗の抵抗分圧で決まる値Ｖｄ′になる。ここ
で、インバータＩＮＶ２の論理しきい値ＶｔはＶｄ′よ
り高く設定されている（ｐＭＯＳＱ１、Ｑ２の合計オン
抵抗はｎＭＯＳ Ｑ６のオン抵抗より高く設定されてい
る）ため、Ｓ２はハイレベルを維持する。期間ｄが終了
すると、期間ａの状態に戻る。本実施例においては、第
１の実施例と対照的に、Ｓ２のフォールエッジ側を可変
にして、デューティ比を大きくすることができる（調整
済クロックＳ２のデューティ比を被制御クロックＳ０の
それより小さくすることはできない）。
【００１５】［第３の実施例］上記第１、第２の実施例
のデューティ比可変回路では、いずれもＳ０のデューテ
ィ比の変更方向が一方向に限定されていたが、これらを
組み合わせればＳ０に対しいずれの側にもＳ２のデュー
ティ比を可変にすることができる。図８は、本発明の第
３の実施例のデューティ調整回路２００の構成を示すブ
ロック図であって、先の二つの実施例を組み合わせたも
のである。図８において、図３に示した第１の実施例の
部分と同等の部分には同一の参照符号を付し重複する説
明は省略する。本実施例においては、デューティ比可変
回路として、第１デューティ比可変回路１４１と第２デ
ューティ比可変回路１４２との２つが使用され、それぞ
れカウンタ１７ａにより制御される。第１デューティ比
可変回路１４１には、図２に示された、第２デューティ
比可変回路１４２には、図６に示されたデューティ比可
変回路が用いられており、それぞれ第１、第２被制御ク
ロックＳ０１、Ｓ０ ２と、第１、第２制御クロックＳ１
１、Ｓ１２とが入力され、第１、第２調整済クロックＳ
２１、Ｓ２２を出力する。第１、第２デューティ比可変
回路１４１、１４２に対応して、セレクタも第１セレク
タ１３１と第２セレクタ１３２の２つが用意され、それ
ぞれの出力が第１、第２制御クロックＳ１１、Ｓ１２と
して第１、第２デューティ比可変回路１４１、１４２に
入力される。第１セレクタ１３１には、Ｓ７〜Ｓｎの外
にＳ０が入力される。また、第２セレクタ１３２には、
Ｓ７〜Ｓｎの外に第１デューティ比可変回１４１から出
力されるＳ２１が入力される。ディレイライン１１から
出力されるＳ７〜Ｓｎはディレイ回路１２ａを介して第
２セレクタ１３２に入力され、また第１デューティ比可
変回路１４１から出力されるＳ２１はディレイ回路１２
ｂを介して第２デューティ比可変回路１４２に入力され
る。ディレイ回路１２ａ、１２ｂは、第２デューティ比
可変回１４２に入力される第１調整済クロックＳ２１と
第２制御クロックＳ１２の位相を合わせるための回路で
あって、ディレイ回路１２ａは第１セレクタ１３１、第
１デューティ比可変回路１４１の遅延を、ディレイ回路
１２ｂは第２セレクタ１３２の遅延を補償するためのも
のである。Ｓ２１のディレイ回路１２ｂによって遅延さ
れたクロックが第２被制御クロックＳ０２となる。
のデューティ比可変回路では、いずれもＳ０のデューテ
ィ比の変更方向が一方向に限定されていたが、これらを
組み合わせればＳ０に対しいずれの側にもＳ２のデュー
ティ比を可変にすることができる。図８は、本発明の第
３の実施例のデューティ調整回路２００の構成を示すブ
ロック図であって、先の二つの実施例を組み合わせたも
のである。図８において、図３に示した第１の実施例の
部分と同等の部分には同一の参照符号を付し重複する説
明は省略する。本実施例においては、デューティ比可変
回路として、第１デューティ比可変回路１４１と第２デ
ューティ比可変回路１４２との２つが使用され、それぞ
れカウンタ１７ａにより制御される。第１デューティ比
可変回路１４１には、図２に示された、第２デューティ
比可変回路１４２には、図６に示されたデューティ比可
変回路が用いられており、それぞれ第１、第２被制御ク
ロックＳ０１、Ｓ０ ２と、第１、第２制御クロックＳ１
１、Ｓ１２とが入力され、第１、第２調整済クロックＳ
２１、Ｓ２２を出力する。第１、第２デューティ比可変
回路１４１、１４２に対応して、セレクタも第１セレク
タ１３１と第２セレクタ１３２の２つが用意され、それ
ぞれの出力が第１、第２制御クロックＳ１１、Ｓ１２と
して第１、第２デューティ比可変回路１４１、１４２に
入力される。第１セレクタ１３１には、Ｓ７〜Ｓｎの外
にＳ０が入力される。また、第２セレクタ１３２には、
Ｓ７〜Ｓｎの外に第１デューティ比可変回１４１から出
力されるＳ２１が入力される。ディレイライン１１から
出力されるＳ７〜Ｓｎはディレイ回路１２ａを介して第
２セレクタ１３２に入力され、また第１デューティ比可
変回路１４１から出力されるＳ２１はディレイ回路１２
ｂを介して第２デューティ比可変回路１４２に入力され
る。ディレイ回路１２ａ、１２ｂは、第２デューティ比
可変回１４２に入力される第１調整済クロックＳ２１と
第２制御クロックＳ１２の位相を合わせるための回路で
あって、ディレイ回路１２ａは第１セレクタ１３１、第
１デューティ比可変回路１４１の遅延を、ディレイ回路
１２ｂは第２セレクタ１３２の遅延を補償するためのも
のである。Ｓ２１のディレイ回路１２ｂによって遅延さ
れたクロックが第２被制御クロックＳ０２となる。
【００１６】次に、本実施例回路の動作について説明す
る。デューティ比を下げる場合、第１デューティ比可変
回路１４１側のみを実効的に動作させる。このとき第２
デューティ比可変回路１４２を実効的に動作させないよ
うにするため、第２セレクタ１３２は第１調整済クロッ
クＳ２１を選択する。デューティ比を大きくする場合、
第２デューティ比可変回路１４２側のみを実効的に動作
させる。このとき第１デューティ比可変回路１４１を実
効的に動作させないようにするため、第１セレクタ１３
１は遅延クロックＳ６を選択する。このような動作を可
能ならしめるために、カウンタ１７ａは、第１セレクタ
１３１にＳ７〜Ｓｎの一つを選択させる場合には、第２
セレクタ１３２に第１調整済クロックＳ２１を選択させ
る制御信号を生成し、第２セレクタ１３２にＳ７〜Ｓｎ
の一つを選択させる場合には、第１セレクタ１３１に遅
延クロックＳ６を選択させる制御信号を生成する。この
構成により、任意にデューティ比を調整することができ
る。
る。デューティ比を下げる場合、第１デューティ比可変
回路１４１側のみを実効的に動作させる。このとき第２
デューティ比可変回路１４２を実効的に動作させないよ
うにするため、第２セレクタ１３２は第１調整済クロッ
クＳ２１を選択する。デューティ比を大きくする場合、
第２デューティ比可変回路１４２側のみを実効的に動作
させる。このとき第１デューティ比可変回路１４１を実
効的に動作させないようにするため、第１セレクタ１３
１は遅延クロックＳ６を選択する。このような動作を可
能ならしめるために、カウンタ１７ａは、第１セレクタ
１３１にＳ７〜Ｓｎの一つを選択させる場合には、第２
セレクタ１３２に第１調整済クロックＳ２１を選択させ
る制御信号を生成し、第２セレクタ１３２にＳ７〜Ｓｎ
の一つを選択させる場合には、第１セレクタ１３１に遅
延クロックＳ６を選択させる制御信号を生成する。この
構成により、任意にデューティ比を調整することができ
る。
【００１７】［第４の実施例］図９は、本発明の第４の
実施例において用いられるデューティ比可変回路の回路
図であり、図１０は、本発明の第４の実施例のデューテ
ィ調整回路３００の構成を示すブロック図である。図
９、図１０において、他の実施例の部分と同等の部分に
は同一の参照符号を付し、重複する説明は省略する。図
９に示されるように、本実施例のデューティ比可変回路
では、インバータＩＮＶ１の出力端と電源の間にｐＭＯ
Ｓ Ｑ５、Ｑ７の直列接続回路が接続され、また接地電
位との間にｎＭＯＳ Ｑ８、Ｑ６の直列接続回路が接続
されている。Ｑ５とＱ６のゲートにはそれぞれ第１、第
２制御クロックＳ１１、Ｓ１２が入力される。Ｑ７とＱ
８のゲートには共通に切替信号Ｕ１が入力される。第１
制御クロックＳ１１はライズエッジを、第２制御クロッ
クＳ１２はフォールエッジを動かすための遅延クロック
である。Ｕ１はどちらのエッジを動かすかを制御する信
号である。
実施例において用いられるデューティ比可変回路の回路
図であり、図１０は、本発明の第４の実施例のデューテ
ィ調整回路３００の構成を示すブロック図である。図
９、図１０において、他の実施例の部分と同等の部分に
は同一の参照符号を付し、重複する説明は省略する。図
９に示されるように、本実施例のデューティ比可変回路
では、インバータＩＮＶ１の出力端と電源の間にｐＭＯ
Ｓ Ｑ５、Ｑ７の直列接続回路が接続され、また接地電
位との間にｎＭＯＳ Ｑ８、Ｑ６の直列接続回路が接続
されている。Ｑ５とＱ６のゲートにはそれぞれ第１、第
２制御クロックＳ１１、Ｓ１２が入力される。Ｑ７とＱ
８のゲートには共通に切替信号Ｕ１が入力される。第１
制御クロックＳ１１はライズエッジを、第２制御クロッ
クＳ１２はフォールエッジを動かすための遅延クロック
である。Ｕ１はどちらのエッジを動かすかを制御する信
号である。
【００１８】次に、図９に示す本実施例のデューティ比
可変回路の動作について説明する。図２のデューティ比
可変回路と同様にハイレベル期間を狭くするように働か
せるには、切替信号Ｕ１をローにする。この場合、ｐＭ
ＯＳ Ｑ７がオン、ｎＭＯＳ Ｑ８がオフするので、実質
的に図２の回路と同じになる。また、図６のデューティ
比可変回路と同様にクロックのハイレベル期間を広くす
るように働かせる場合には、切替信号Ｕ１をハイにす
る。これにより、ｎＭＯＳ Ｑ８がオン、ｐＭＯＳＱ７
がオフするので、この場合には実質的に図６の回路と同
じになる。クロックのハイレベル期間を狭くするか広く
するかは排他的に決められるので、切替信号Ｕ１は一意
に決めることが可能である。
可変回路の動作について説明する。図２のデューティ比
可変回路と同様にハイレベル期間を狭くするように働か
せるには、切替信号Ｕ１をローにする。この場合、ｐＭ
ＯＳ Ｑ７がオン、ｎＭＯＳ Ｑ８がオフするので、実質
的に図２の回路と同じになる。また、図６のデューティ
比可変回路と同様にクロックのハイレベル期間を広くす
るように働かせる場合には、切替信号Ｕ１をハイにす
る。これにより、ｎＭＯＳ Ｑ８がオン、ｐＭＯＳＱ７
がオフするので、この場合には実質的に図６の回路と同
じになる。クロックのハイレベル期間を狭くするか広く
するかは排他的に決められるので、切替信号Ｕ１は一意
に決めることが可能である。
【００１９】図１０は、このデューティ比可変回路を使
用したデューティ比調整回路３００のブロック図であ
る。デューティ比可変回路１４ａが図９に示される回路
である。本実施例においては、第１セレクタ１３３と第
２セレクタ１３４が用いられ、それぞれディレイライン
１１の出力する遅延クロックＳ７〜Ｓｎが入力され、第
１、第２制御クロックＳ１１、Ｓ１２を出力する。切替
信号Ｕ１はカウンタ１７ｂにおいて形成される。
用したデューティ比調整回路３００のブロック図であ
る。デューティ比可変回路１４ａが図９に示される回路
である。本実施例においては、第１セレクタ１３３と第
２セレクタ１３４が用いられ、それぞれディレイライン
１１の出力する遅延クロックＳ７〜Ｓｎが入力され、第
１、第２制御クロックＳ１１、Ｓ１２を出力する。切替
信号Ｕ１はカウンタ１７ｂにおいて形成される。
【００２０】［第５の実施例］図１１は、本発明の第５
の実施例において用いられるデューティ比可変回路の回
路図であり、図１２は、本発明の第５の実施例のデュー
ティ調整回路４００の構成を示すブロック図である。図
１１、図１２において、他の実施例の部分と同等の部分
には同一の参照符号を付し、重複する説明は省略する。
図１１に示されるように、本実施例のデューティ比可変
回路では、インバータＩＮＶ１の出力端と電源の間にｐ
ＭＯＳ Ｑ５が接続され、また接地電位との間にｎＭＯ
Ｓ Ｑ６が接続されている。Ｑ５とＱ６のゲートにはそ
れぞれ第１、第２制御クロックＳ１３、Ｓ１４が入力さ
れる。第１制御クロックＳ１３はライズエッジを、第２
制御クロックＳ１４はフォールエッジを動かすための遅
延クロックであるが、一方で、ライズエッジを動かす場
合には、Ｓ１４はローレベルにおかれ、フォールエッジ
を動かす場合には、Ｓ１３はハイレベルにおかれる。図
１１に示す本実施例のデューティ比可変回路は、Ｓ１４
がローレベルに維持されている場合には、実質的に図２
の回路と同じになり、Ｓ１３がハイレベルに維持されて
いる場合には、実質的に図６の回路と同じになる。
の実施例において用いられるデューティ比可変回路の回
路図であり、図１２は、本発明の第５の実施例のデュー
ティ調整回路４００の構成を示すブロック図である。図
１１、図１２において、他の実施例の部分と同等の部分
には同一の参照符号を付し、重複する説明は省略する。
図１１に示されるように、本実施例のデューティ比可変
回路では、インバータＩＮＶ１の出力端と電源の間にｐ
ＭＯＳ Ｑ５が接続され、また接地電位との間にｎＭＯ
Ｓ Ｑ６が接続されている。Ｑ５とＱ６のゲートにはそ
れぞれ第１、第２制御クロックＳ１３、Ｓ１４が入力さ
れる。第１制御クロックＳ１３はライズエッジを、第２
制御クロックＳ１４はフォールエッジを動かすための遅
延クロックであるが、一方で、ライズエッジを動かす場
合には、Ｓ１４はローレベルにおかれ、フォールエッジ
を動かす場合には、Ｓ１３はハイレベルにおかれる。図
１１に示す本実施例のデューティ比可変回路は、Ｓ１４
がローレベルに維持されている場合には、実質的に図２
の回路と同じになり、Ｓ１３がハイレベルに維持されて
いる場合には、実質的に図６の回路と同じになる。
【００２１】図１２は、このデューティ比可変回路を使
用したデューティ比調整回路４００のブロック図であ
る。デューティ比可変回路１４ｂが図１１に示される回
路である。本実施例においては、第１セレクタ１３５と
第２セレクタ１３６の二つが用いられている。第１セレ
クタ１３５には、ディレイライン１１の出力する遅延ク
ロックＳ７〜Ｓｎの外に電源電位が入力され、第２セレ
クタ１３６には、ディレイライン１１の出力する遅延ク
ロックＳ７〜Ｓｎの外に接地電位が入力されており、第
１セレクタ１３５と第２セレクタ１３６は、カウンタ１
７ａの出力するセレクト信号Ｓ５によりいずれかを選択
して、第１、第２制御クロックＳ１３、Ｓ１ ４として出
力する。
用したデューティ比調整回路４００のブロック図であ
る。デューティ比可変回路１４ｂが図１１に示される回
路である。本実施例においては、第１セレクタ１３５と
第２セレクタ１３６の二つが用いられている。第１セレ
クタ１３５には、ディレイライン１１の出力する遅延ク
ロックＳ７〜Ｓｎの外に電源電位が入力され、第２セレ
クタ１３６には、ディレイライン１１の出力する遅延ク
ロックＳ７〜Ｓｎの外に接地電位が入力されており、第
１セレクタ１３５と第２セレクタ１３６は、カウンタ１
７ａの出力するセレクト信号Ｓ５によりいずれかを選択
して、第１、第２制御クロックＳ１３、Ｓ１ ４として出
力する。
【００２２】以上説明した本発明のデューティ比可変回
路は、構成が非常に単純なので複雑はタイミング調整を
必要としない。そのため、セレクタ（１３）がいつ切り
替わっても調整済クロック（Ｓ２）に異常なパルスが発
生することはない。つまりタイミングフリーな回路であ
る。また、本発明のデューティ比調整回路は、デューテ
ィ比可変回路の出力においてはデューティ比を５０％に
するのではなく、別の観測ポイントのデューティ比を５
０％にするよう機能させることができるので、クロック
トリー内の任意の点に観測点を配置してその点のデュー
ティ比を５０％とすることが可能である。また、本発明
によれば、ターゲットのデューティ比は５０％でなくて
もよく、検出回路を工夫すれば、デューティ比を設計者
の想定する任意の値に調整することが可能である。さら
にこれらはすべてデジタル回路として設計できるので、
アナログ回路のような複雑な設計を必要としない。ま
た、デューティ比可変回路の可変範囲とピッチは別の機
構であるディレイライン１１により決めることができ
る。ディレイラインを単純なバッファ回路で構成した場
合、０．１８μｍプロセスでは２０ｐｓ／１ピッチ程度
であるが、さらに細かい単位で調整したい場合には本発
明のデューティ比可変回路はそのままでディレイライン
１１を改良すればよい。
路は、構成が非常に単純なので複雑はタイミング調整を
必要としない。そのため、セレクタ（１３）がいつ切り
替わっても調整済クロック（Ｓ２）に異常なパルスが発
生することはない。つまりタイミングフリーな回路であ
る。また、本発明のデューティ比調整回路は、デューテ
ィ比可変回路の出力においてはデューティ比を５０％に
するのではなく、別の観測ポイントのデューティ比を５
０％にするよう機能させることができるので、クロック
トリー内の任意の点に観測点を配置してその点のデュー
ティ比を５０％とすることが可能である。また、本発明
によれば、ターゲットのデューティ比は５０％でなくて
もよく、検出回路を工夫すれば、デューティ比を設計者
の想定する任意の値に調整することが可能である。さら
にこれらはすべてデジタル回路として設計できるので、
アナログ回路のような複雑な設計を必要としない。ま
た、デューティ比可変回路の可変範囲とピッチは別の機
構であるディレイライン１１により決めることができ
る。ディレイラインを単純なバッファ回路で構成した場
合、０．１８μｍプロセスでは２０ｐｓ／１ピッチ程度
であるが、さらに細かい単位で調整したい場合には本発
明のデューティ比可変回路はそのままでディレイライン
１１を改良すればよい。
【００２３】以上、好ましい実施例について説明した
が、本発明はこれら実施例に限定されるものではなく、
本発明の要旨を逸脱しない範囲内において適宜の変更が
可能なものである。例えば、インバータは必ずしもＣＭ
ＯＳによって構成する必要はなく、またトランジスタと
してバイポーラトランジスタを採用することもできる。
が、本発明はこれら実施例に限定されるものではなく、
本発明の要旨を逸脱しない範囲内において適宜の変更が
可能なものである。例えば、インバータは必ずしもＣＭ
ＯＳによって構成する必要はなく、またトランジスタと
してバイポーラトランジスタを採用することもできる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
入力クロックのライズエッジまたはフォールエッジを任
意の幅で遅らせあるいは早めることができるので、クロ
ックのデューティ比を例えば５０％に正確に調整するこ
とが可能になる。また、本発明によれば、デューティ比
の観測点のデューティ比を例えば５０％に調整すること
ができるので、製造ばらつきに起因するデューティ比の
ずれを吸収してＬＳＩ全面のデューティ比を５０％に近
付けることが可能になり、高速化されたＬＳＩを安定し
て動作させることが可能になる。
入力クロックのライズエッジまたはフォールエッジを任
意の幅で遅らせあるいは早めることができるので、クロ
ックのデューティ比を例えば５０％に正確に調整するこ
とが可能になる。また、本発明によれば、デューティ比
の観測点のデューティ比を例えば５０％に調整すること
ができるので、製造ばらつきに起因するデューティ比の
ずれを吸収してＬＳＩ全面のデューティ比を５０％に近
付けることが可能になり、高速化されたＬＳＩを安定し
て動作させることが可能になる。
【図１】 本発明の実施の形態を示すブロック図。
【図２】 本発明の第１の実施例におけるデューティ比
可変回路の回路図。
可変回路の回路図。
【図３】 本発明の第１の実施例のデューティ比調整回
路のブロック図。
路のブロック図。
【図４】 本発明の第１の実施例のデューティ比可変回
路の動作説明図。
路の動作説明図。
【図５】 本発明の第１の実施例のデューティ比可変回
路の動作を説明するためのタイミングチャート。
路の動作を説明するためのタイミングチャート。
【図６】 本発明の第２の実施例におけるデューティ比
可変回路の回路図。
可変回路の回路図。
【図７】 本発明の第２の実施例のデューティ比可変回
路の動作を説明するためのタイミングチャート。
路の動作を説明するためのタイミングチャート。
【図８】 本発明の第３の実施例のデューティ比調整回
路のブロック図。
路のブロック図。
【図９】 本発明の第４の実施例におけるデューティ比
可変回路の回路図。
可変回路の回路図。
【図１０】 本発明の第４の実施例のデューティ比調整
回路のブロック図。
回路のブロック図。
【図１１】 本発明の第５の実施例におけるデューティ
比可変回路の回路図。
比可変回路の回路図。
【図１２】 本発明の第５の実施例のデューティ比調整
回路のブロック図。
回路のブロック図。
【図１３】 従来のＨクロックトリー方式のクロック分
配網を示す構成図。
配網を示す構成図。
【図１４】 従来例の問題点を説明するためのクロック
波形図。
波形図。
１、ＩＮＶ１、ＩＮＶ２ インバータ
２ 電圧変調回路
３ 電圧弁別回路
１１ ディレイライン
１２、１２ａ、１２ｂ ディレイ回路
１３ セレクタ
１３１、１３３、１３５ 第１セレクタ
１３２、１３４、１３６ 第２セレクタ
１４ デューティ比可変回路
１４１ 第１デューティ比可変回路
１４２ 第２デューティ比可変回路
１５ クロック分配網
１６ デューティ比検出回路
１７、１７ａ、１７ｂ カウンタ
５１ 入力端子
５２ ＰＬＬ回路
５３ クロックドライバ
１００、２００、３００、４００ デューティ比調整回
路 ＣＬＫ 入力クロック Ｓ０ 被制御クロック Ｓ０１ 第１被制御クロック Ｓ０２ 第２被制御クロック Ｓ１ 制御クロック Ｓ１１、Ｓ１３ 第１制御クロック Ｓ１２、Ｓ１４ 第２制御クロック Ｓ２ 調整済クロック Ｓ２１ 第１調整済クロック Ｓ２２ 第２調整済クロック Ｓ３ 分配端クロック Ｓ４ デューティ比信号 Ｓ５ セレクト信号 Ｓ６〜Ｓｎ 遅延クロック ＳＳ０ 電圧変調クロック Ｕ１ 切替信号
路 ＣＬＫ 入力クロック Ｓ０ 被制御クロック Ｓ０１ 第１被制御クロック Ｓ０２ 第２被制御クロック Ｓ１ 制御クロック Ｓ１１、Ｓ１３ 第１制御クロック Ｓ１２、Ｓ１４ 第２制御クロック Ｓ２ 調整済クロック Ｓ２１ 第１調整済クロック Ｓ２２ 第２調整済クロック Ｓ３ 分配端クロック Ｓ４ デューティ比信号 Ｓ５ セレクト信号 Ｓ６〜Ｓｎ 遅延クロック ＳＳ０ 電圧変調クロック Ｕ１ 切替信号
Claims (14)
- 【請求項１】 被制御クロック信号が入力されるインバ
ータと、前記インバータの出力線と電源との間に接続さ
れる、制御クロック信号によって制御される第１種のス
イッチング素子と、前記出力線の電圧を識別してハイ／
ロ−の信号を出力する電圧弁別回路と、を有するデュー
ティ比可変回路。 - 【請求項２】 被制御クロック信号が入力されるインバ
ータと、前記インバータの出力線と接地電位間に接続さ
れる、制御クロック信号によって制御される第２種のス
イッチング素子と、前記出力線の電圧を識別してハイ／
ロ−の信号を出力する電圧弁別回路と、を有するデュー
ティ比可変回路。 - 【請求項３】 被制御クロック信号が入力されるインバ
ータと、前記インバータの出力線と電源との間に接続さ
れる、第１の制御クロック信号によって制御される第１
種のスイッチング素子と、前記インバータの出力線と接
地電位間に接続される、第２の制御クロック信号によっ
て制御される第２種のスイッチング素子と、前記出力線
の電圧を識別してハイ／ロ−の信号を出力する電圧弁別
回路と、を有するデューティ比可変回路。 - 【請求項４】 前記第１種のスイッチング素子と前記第
２種のスイッチング素子とは、相補的に前記インバータ
の出力線に対し非接続状態に制御されることを特徴とす
る請求項３に記載のデューティ比可変回路。 - 【請求項５】 前記第１種のスイッチング素子が、ゲー
トに前記制御クロック信号または前記第１の制御クロッ
ク信号が入力されるｐチャネル型ＭＯＳトランジスタに
よって構成されていることを特徴とする請求項１、３ま
たは４に記載のデューティ比可変回路。 - 【請求項６】 前記第２種のスイッチング素子が、ゲー
トに前記制御クロック信号または前記第２の制御クロッ
ク信号が入力されるｎチャネル型ＭＯＳトランジスタに
よって構成されていることを特徴とする請求項２から５
のいずれかに記載のデューティ比可変回路。 - 【請求項７】 前記インバータがＣＭＯＳ構成のインバ
ータであることを特徴とする請求項１〜６のいずれかに
記載のデューティ比可変回路。 - 【請求項８】 前記インバータは、直列接続された複数
のｐチャネル型ＭＯＳトランジスタと直列接続された複
数のｎチャネル型ＭＯＳトランジスタによって構成され
ていることを特徴とする請求項７に記載のデューティ比
可変回路。 - 【請求項９】 前記インバータを構成するｎチャネル型
ＭＯＳトランジスタまたは直列接続された複数のｎチャ
ネル型ＭＯＳトランジスタのオン抵抗は、前記第１のス
イッチング素子のオン抵抗より高いことを特徴とする請
求項７または８に記載のデューティ比可変回路。 - 【請求項１０】 前記インバータを構成するｐチャネル
型ＭＯＳトランジスタまたは直列接続された複数のｐチ
ャネル型ＭＯＳトランジスタのオン抵抗は、前記第２の
スイッチング素子のオン抵抗より高いことを特徴とする
請求項７から９のいずれかに記載のデューティ比可変回
路。 - 【請求項１１】 クロックが入力され、被制御クロック
信号および遅延量の異なる複数の遅延クロックをセレク
タ回路に出力するディレイラインと、前記被制御クロッ
ク信号と前記セレクタ回路の出力信号とが入力されバッ
ファを介して回路にクロックを供給するデューティ比可
変回路と、分配された回路内のクロックのデューティ比
を検出するデューティ比検出回路と、前記デューティ比
検出回路１６が検出したデューティ比に基づいて前記セ
レクタ回路を制御して、所望の遅延量の遅延クロックを
出力させるセレクタ制御回路と、を備え、前記デューテ
ィ比可変回路は、ライズエッジまたはフォールエッジを
入力された遅延クロックのそれに揃えることを特徴とす
るデューティ比調整回路。 - 【請求項１２】 ライズエッジまたはフォールエッジの
内、前記入力された遅延クロックのそれに揃えられなか
った方は、被制御クロック信号のそれに従うことを特徴
とする請求項１１に記載のデューティ比調整回路。 - 【請求項１３】 前記デューティ比検出回路は、分配末
端のクロックのデューティ比を検出することを特徴とす
る請求項１１または１２に記載のデューティ比調整回
路。 - 【請求項１４】 前記ディレイラインは、多段に縦続接
続されたバッファによって構成されていることを特徴と
する請求項１１から１３のいずれかに記載のデューティ
比調整回路。
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|---|---|---|---|
| JP2002036180A JP3772344B2 (ja) | 2002-02-14 | 2002-02-14 | デューティ比調整回路 |
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| JP2003243973A true JP2003243973A (ja) | 2003-08-29 |
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|---|---|---|---|---|
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| US7532052B2 (en) | 2006-12-26 | 2009-05-12 | Nec Electronics Corporation | Clock duty changing apparatus |
| JP2012156709A (ja) * | 2011-01-25 | 2012-08-16 | Advantest Corp | 信号発生装置および試験装置 |
| CN106444459A (zh) * | 2016-11-15 | 2017-02-22 | 贵州大学 | 一种实时检测矩形波信号占空比的控制装置及实现方法 |
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2002
- 2002-02-14 JP JP2002036180A patent/JP3772344B2/ja not_active Expired - Fee Related
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