JP2003242028A - 複数のタグおよび細分化された大容量アレイへの複数のエントリの使用による簡易化したキャッシュ階層 - Google Patents

複数のタグおよび細分化された大容量アレイへの複数のエントリの使用による簡易化したキャッシュ階層

Info

Publication number
JP2003242028A
JP2003242028A JP2003006722A JP2003006722A JP2003242028A JP 2003242028 A JP2003242028 A JP 2003242028A JP 2003006722 A JP2003006722 A JP 2003006722A JP 2003006722 A JP2003006722 A JP 2003006722A JP 2003242028 A JP2003242028 A JP 2003242028A
Authority
JP
Japan
Prior art keywords
cache
cache memory
tag
memory
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003006722A
Other languages
English (en)
Inventor
Eric S Fetzer
エリック・エス・フェッツアー
Eric Delano
エリック・デラノ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JP2003242028A publication Critical patent/JP2003242028A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

(57)【要約】 【課題】 全体的なＣＰＵパフォーマンスを向上させる
とともに、キャッシュメモリが消費する物理的なサイズ
および電力を低減する。 【解決手段】 Ｌ２キャッシュ５０２はバス５１０を介
してＬ２タグ５０６により、またバス５１２を介してＬ
３タグ５０８により制御される。Ｌ３キャッシュ５０４
はバス５１２を通してＬ３タグ５０８のみによって制御
される。Ｌ２キャッシュ５０２はＬ３キャッシュ５０４
の一部であるため、Ｌ２キャッシュ５０２に格納される
情報５１４はＬ３キャッシュ５０４にも格納される。Ｌ
２キャッシュ５０２に格納される情報５１４はＬ３キャ
ッシュ５０４にも同時に格納されるため、ライトバック
はＬ２キャッシュ５０２およびＬ３キャッシュ５０４の
双方において発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は概して電子回路に関
する。特に、本発明は、キャッシュメモリパフォーマン
スの向上とともに、キャッシュメモリサイズの低減に関
する。
【０００２】（関連出願の相互参照）本出願は、２００
２年１月３１日付けで出願された「Dynamically Adjust
ed Cache Power Supply to Optimize for Cache Access
or Power Consumption」と題する米国特許出願第１０
／０６２，２１２号に関連する。
【０００３】
【従来の技術】マイクロプロセッサのサイズが成長し続
けているため、マイクロプロセッサチップ上に含まれる
キャッシュメモリのサイズも同様に成長し得る。アプリ
ケーションによっては、キャッシュメモリがマイクロプ
ロセッサの物理的なサイズの半分以上を利用する場合が
ある。キャッシュメモリのサイズを低減する方法が必要
である。
【０００４】マイクロプロセッサ上のオンチップキャッ
シュメモリは、データを格納するグループとアドレスを
格納するグループとに分けることができる。これら各グ
ループ内で、情報にアクセスし得る速度に従ってキャッ
シュをさらに分類することができる。通常Ｌ１と呼ばれ
る第１のグループは、小容量、たとえば１６ｋバイトの
メモリからなり得る。Ｌ１は通常非常に高速なアクセス
時間を有する。通常Ｌ２と呼ばれる第２のグループは、
より大きな容量、たとえば２５６ｋバイトのメモリから
なり得るが、Ｌ２のアクセス時間はＬ１よりも遅い場合
もある。通常Ｌ３と呼ばれる第３のグループは、Ｌ２よ
りもさらに大きな容量、たとえば４Ｍバイトのメモリを
有し得る。Ｌ３に含まれるメモリは、Ｌ１およびＬ２よ
りも遅いアクセス時間を有し得る。
【０００５】ＣＰＵがキャッシュのあるセクションから
情報を要求し、そのセクションにおいて情報が見つかる
場合、「ヒット」が発生する。ＣＰＵがキャッシュのあ
るセクションから情報を要求し、そのセクションに情報
がない場合、「ミス」が発生する。ミスがキャッシュの
Ｌ１セクションにおいて発生すると、ＣＰＵはキャッシ
ュのＬ２セクションを確かめる。ミスがＬ２セクション
において発生すると、ＣＰＵはＬ３を確かめる。
【０００６】パフォーマンスはメモリ階層を有する主要
な理由であるため、ヒットおよびミスの速度は重要であ
る。ヒット時間とはメモリ階層のあるレベルにアクセス
する時間のことであり、これにはアクセスがヒットであ
るかそれともミスであるかの決定に必要な時間が含まれ
る。ミスペナルティとは、上位のキャッシュメモリから
の情報を置き換える時間に、ＣＰＵに情報を送る時間を
加えたものである。下位のキャッシュメモリ、たとえば
Ｌ１は通常小容量でより高速のメモリ回路で構築される
ため、ヒット時間は、上位のキャッシュメモリ、たとえ
ばＬ２からの情報にアクセスする時間よりもはるかに短
い。
【０００７】タグは、要求されたワードが特定のキャッ
シュメモリにあるか否かを決定するために使用される。
個々のタグをキャッシュ階層における個々のキャッシュ
メモリそれぞれに割り当てることができる。図１は、３
つのレベルのキャッシュメモリを有するキャッシュ階層
を示す。Ｌ１タグ１０８はＬ１キャッシュ１０２に割り
当てられ、バス１１８を介して接続される。Ｌ２タグ１
１０はＬ２キャッシュ１０４に割り当てられ、バス１２
０を介して接続される。Ｌ３タグ１１２はＬ３キャッシ
ュ１０６に割り当てられ、バス１２２を介して接続され
る。バス１１４はＬ１キャッシュ１０２とＬ２キャッシ
ュ１０４とを接続する。バス１１６は、Ｌ２キャッシュ
１０４とＬ３キャッシュ１０６とを接続する。タグは、
キャッシュに含まれるすべてのワードにアクセスするに
足るアドレスを有するべきである。容量の大きなキャッ
シュほど大きなタグを必要とし、容量の小さなキャッシ
ュほど小さなタグを必要とする。
【０００８】ミスが発生すると、ＣＰＵは、処理の続行
が可能になるまで特定数のサイクル分待つ必要がある。
これは一般に「ストール」と呼ばれる。ＣＰＵは、正し
い情報をメモリから検索するまでストールしうる。キャ
ッシュ階層は、処理のために情報を取得する全体的な時
間の低減を助ける。ミス中に費やされる時間の一部は、
上位のキャッシュメモリからの情報にアクセスするため
に費やされる時間である。上位からの情報にアクセスす
るために必要な時間を低減することができる場合、ＣＰ
Ｕの全体的なパフォーマンスを向上させることができ
る。
【０００９】
【発明が解決しようとする課題】記載する本発明は、全
体的なＣＰＵパフォーマンスを向上させるとともに、キ
ャッシュメモリが消費する物理的なサイズおよび電力を
低減する。
【００１０】
【課題を解決するための手段】本発明の一実施形態は、
複数のタグおよび細分化されて小容量の第２のキャッシ
ュを形成する大容量のキャッシュを使用することにより
キャッシュメモリを簡易化するシステムおよび方法を提
供する。あるタグが大容量のキャッシュおよび第２のキ
ャッシュの双方を制御する。別のタグは小容量の第２の
キャッシュのみを制御する。この手法を用いることによ
り、ＣＰＵのパフォーマンスを向上させることができ
る。キャッシュメモリの物理的なサイズおよびキャッシ
ュメモリが消費する電力を低減することが可能である。
加えて、マルチプロセッサシステムのキャッシュメモリ
スヌープ機能を向上させると共に、キャッシュメモリシ
ステムのライトスルー時間、ライトバック時間、待ち時
間、およびコヒーレンシも向上させることができる。
【００１１】本発明の他の態様および利点は、例として
本発明の原理を示す添付図面と併せて行われる以下の詳
細な説明から明白になろう。
【発明の実施の形態】図１は、３つのレベルのキャッシ
ュメモリを有するキャッシュ階層を示す。Ｌ１タグ１０
８がＬ１キャッシュ１０２に割り当てられ、バス１１８
を介して接続される。Ｌ２タグ１１０はＬ２キャッシュ
１０４に割り当てられ、バス１２０を介して接続され
る。Ｌ３タグ１１２はＬ３キャッシュ１０６に割り当て
られ、バス１２２を介して接続される。バス１１４はＬ
１キャッシュ１０２とＬ２キャッシュ１０４とを接続す
る。バス１１６は、Ｌ２キャッシュ１０４とＬ３キャッ
シュ１０６とを接続する。タグは、キャッシュに含まれ
るすべてのワードにアクセスするに足るアドレスを有す
るべきである。容量の大きなキャッシュほど大きなタグ
を必要とし、容量の小さなキャッシュほど小さなタグを
必要とする。
【００１２】図１における各キャッシュはそれぞれ互い
に物理的に別個のものである。各キャッシュは関連する
タグを有する。図２は、２つのキャッシュ間で物理メモ
リがどのように共有され得るかを示す。図２中、Ｌ１キ
ャッシュ２０２はＬ２キャッシュおよびＬ３キャッシュ
とは物理的に別個のものである。Ｌ１キャッシュ２０２
は、バス２１４を介してＬ１タグ２０８によって制御さ
れる。Ｌ２キャッシュ２０４は、Ｌ３キャッシュ２０６
の物理的なセクションからなる。Ｌ２タグ２１０はＬ２
キャッシュ２０４のみを制御し、Ｌ３タグ２１２はＬ３
キャッシュ２０６を制御する。Ｌ２キャッシュ２０４は
Ｌ３キャッシュ２０６の一部であるため、Ｌ３タグ２１
２はＬ２キャッシュ２０４も制御する。バス２２０がＬ
１キャッシュ２０２をＬ２キャッシュ２０４ならびにＬ
３キャッシュ２０６の一部に接続する。Ｌ２タグ２１０
はバス２１６を介してＬ２キャッシュ２０４を制御す
る。Ｌ３タグ２１２はバス２１８を介してＬ３キャッシ
ュ２０６を制御する。
【００１３】Ｌ２キャッシュ２０４はＬ３キャッシュ２
０６の部分集合であるため、Ｌ２キャッシュとＬ３キャ
ッシュの間にバスは必要ない。Ｌ２キャッシュ２０４に
含まれる情報は、Ｌ３キャッシュ２０６の一部でもあ
る。Ｌ２キャッシュ２０４とＬ３キャッシュ２０６の間
のバスの必要性をなくすことにより、キャッシュ階層の
サイズおよび複雑性が低減する。これはまた、キャッシ
ュ階層において消費される電力の低減も助ける。サイズ
および電力は、Ｌ２キャッシュ２０４がＬ３キャッシュ
２０６のメモリの一部を物理的に共有する場合にも低減
される。図１に示す標準的なキャッシュ階層では、Ｌ２
キャッシュ１０４はＬ３キャッシュ１０６とは物理的に
別個のものである。そのため、図１に示す標準的な階層
は、図２に示す階層よりも大きな面積およびより大きな
電力を使用し得る。
【００１４】Ｌ２キャッシュ３０４のサイズは、アプリ
ケーションに応じて変更することができる。アプリケー
ションにより比較的大容量のＬ２キャッシュ３０４が必
要とされる場合、Ｌ３キャッシュ３０６のより大きなセ
クションを使用する。アプリケーションにより比較的小
容量のＬ２キャッシュ３０４が必要とされる場合、Ｌ３
キャッシュ３０６のより小さなセクションを使用する。
Ｌ２キャッシュ３０４のサイズをアプリケーションのニ
ーズに従って調整することにより、ＣＰＵの全体的なパ
フォーマンスを向上させることができる。図３は、図２
におけるＬ２キャッシュ２０４と比較して、Ｌ２キャッ
シュ３０４のサイズをどのように増大することができる
かを示す。Ｌ２キャッシュ３０４のサイズは、Ｌ２キャ
ッシュ３０４を制御するタグであるＬ２タグ３１０のサ
イズによってのみ制限される。
【００１５】キャッシュ階層のサイズおよび電力を低減
することに加えて、図２に示すキャッシュ階層は、「ラ
イトスルー」および「ライトバック」時間を低減し、キ
ャッシュの「コヒーレンシ」を向上させ、かつＣＰＵの
待ち時間を低減することもできる。
【００１６】キャッシュに書き込む場合には、２つの基
本的な選択肢、すなわちライトスルーおよびライトバッ
クがある。ライトバックキャッシュおよびライトスルー
キャッシュの双方に利点がある。
【００１７】ライトバックキャッシュの場合、最下位キ
ャッシュの速度での書き込みに追加のハードウェアが必
要ない。ライトバックの別の利点は、下位のキャッシュ
に複数回書き込んでも上位キャッシュへの書き込みは１
回のみであることが多いため、より大きな帯域が生み出
されることである。
【００１８】ライトスルーキャッシュの１つの利点は、
１サイクルまたは２サイクル内で本来コヒーレントなこ
とである。ライトスルーキャッシュの別の利点は、読み
出しミス時に、新しいデータを読み込む前に下位のキャ
ッシュをフラッシュする必要がないことである。
【００１９】本明細書に記載するフレームベースの簡易
化されたキャッシュは本来、双方のレベルのキャッシュ
が同じセルに書き込まれるためライトスルーである。標
準的なライトスルーキャッシュ階層において必要な追加
のハードウェアは必要ない。フレームベースの簡易化さ
れたキャッシュにおいてより下位のキャッシュを定義す
るフレームは移動可能なため、フラッシュは必要ない。
図１０は、データのフラッシュを回避するために、フレ
ームによって定義される下位キャッシュをどのように再
定義することができるかを示す。フラッシュは、下位キ
ャッシュ中のデータが更新され、以前のデータが上位の
キャッシュに移動した場合に発生する。Ｌ２キャッシュ
１００２中のデータがフラッシュされる場合、データ１
００６をＬ３キャッシュ１００４におけるロケーション
に書き込み、Ｌ３キャッシュ１００４からの新しいデー
タをＬ２キャッシュ１００２にライトバックしなければ
ならない。これを達成するには、いくつかのサイクルが
必要である。しかし、Ｌ２キャッシュ１００２を定義す
るフレームがＬ２キャッシュ１００８として再定義され
る場合、フラッシュは必要ない。Ｌ２キャッシュを定義
するフレームを移動することにより、旧データが自動的
にＬ３キャッシュ１０１０に移動し、新しいデータが新
たに定義されたＬ２キャッシュ１００８に自動的に含め
られる。
【００２０】「コピーバック」または「ストアイン」と
も呼ばれるライトバックは、情報がキャッシュにおける
あるブロックにのみ書き込まれる場合に発生する。変更
されたキャッシュブロックは、置き換えられる場合のみ
上位のキャッシュメモリに書き込まれる。図４は、ライ
トバック構成で使用される２つのレベルのキャッシュメ
モリの図である。図４中、Ｌ２キャッシュ４０２はバス
４１０を介してＬ２タグ４０６によって制御される。Ｌ
３キャッシュ４０４はバス４１４を介してＬ３タグ４０
８によって制御される。情報４１６は、バス４１２を介
してＬ２キャッシュ４０２からＬ３キャッシュ４０４に
書き込むことができる。ライトバックキャッシュは、ポ
ートがビジーでなくなるまで書き込みを据え置くことに
よって書き込みを「隠す」ことができる。ライトスルー
キャッシュにはこの利点がない。
【００２１】ライトスルーは、情報が現在のキャッシュ
メモリレベルおよび上位のキャッシュメモリレベルに書
き込まれる場合に発生する。図６は、２つのレベルのキ
ャッシュに情報が書き込まれるキャッシュメモリの２つ
のレベルの図である。図６中、Ｌ２キャッシュ６０２は
バス６１０を介してＬ２タグ６０６によって制御され
る。Ｌ３キャッシュ６０４はバス６１４を介してＬ３タ
グ６０８によって制御される。情報は、Ｌ２キャッシュ
６０２およびＬ３キャッシュ６０４の双方に並列に書き
込むことができる。一度に１つのキャッシュに書き込む
こととは対照的に双方のキャッシュに並列に書き込むた
めに、少なくとも１つの追加の状態機械が必要であり、
より多くの接続が必要とされる。
【００２２】図５は、一度だけ物理的なロケーションに
書き込むことによってライトバック時間をどのように向
上させることができるかを示す。図５中、Ｌ２キャッシ
ュ５０２はバス５１０を介してＬ２タグ５０６により、
またバス５１２を介してＬ３タグ５０８により制御され
る。Ｌ３キャッシュ５０４はバス５１２を通してＬ３タ
グ５０８のみによって制御される。Ｌ２キャッシュ５０
２はＬ３キャッシュ５０４の一部であるため、Ｌ２キャ
ッシュ５０２に格納される情報５１４はＬ３キャッシュ
５０４にも格納される。Ｌ２キャッシュ５０２に格納さ
れる情報５１４はＬ３キャッシュ５０４にも同時に格納
されるため、ライトバックはＬ２キャッシュ５０２およ
びＬ３キャッシュ５０４の双方において発生する。加え
て、この簡易化した階層は、図４に示す標準的なライト
バックキャッシュにおいて必要とされる状態機械の数お
よび接続の量を低減する。必要な状態機械の数および必
要な接続の量の低減により、全体的なキャッシュの物理
的なサイズが低減されるとともに、キャッシュが消費す
る電力も低減される。
【００２３】図７は、一度だけ物理的なロケーションに
書き込むことによってライトスルー時間をどのように向
上させることができるかを示す。図７中、Ｌ２キャッシ
ュ７０２はバス７１０を介してＬ２タグ７０６により、
またバス７１２を介してＬ３タグ７０８により制御され
る。Ｌ３キャッシュ７０４はバス７１２を介してＬ３タ
グ７０８のみによって制御される。Ｌ２キャッシュ７０
２はＬ３キャッシュ７０４の一部であるため、Ｌ２キャ
ッシュ７０２に格納される情報７１４はＬ３キャッシュ
７０４にも格納される。Ｌ２キャッシュ７０２に格納さ
れる情報７１４はＬ３キャッシュ７０４にも同時に格納
されるため、ライトスルーはＬ２キャッシュ７０２およ
びＬ３キャッシュ７０４の双方において略同時に発生す
る。Ｌ２キャッシュおよびＬ３の双方に対して書き込み
が略同時に行われるため、図６に示す標準的なキャッシ
ュ階層におけるライトスルー時間と比較してライトスル
ー時間が低減される。加えて、この簡易化した階層は、
図６に示す標準的なライトスルーキャッシュにおいて必
要とされる状態機械の数および接続の量を低減する。必
要な状態機械の数および必要な接続の量の低減により、
全体的なキャッシュの物理的なサイズが低減されるとと
もに、キャッシュが消費する電力も低減される。
【００２４】コヒーレンシは、同じ情報がキャッシュメ
モリ階層のいくつかのレベルに格納される場合に問題と
なる。図８は、コヒーレンシの原理を示す。図８中、Ｌ
１キャッシュ８０２はバス８１８を介してＬ１タグ８０
８によって制御される。Ｌ２キャッシュ８０４はバス８
２０を介してＬ２タグ８１０によって制御される。Ｌ３
キャッシュ８０６はバス８２２を介してＬ３タグ８１２
によって制御される。情報は、バス８１４を介してＬ１
キャッシュ８０２とＬ２キャッシュ８０４の間で転送す
ることができる。情報は、バス８１６を介してＬ２キャ
ッシュ８０４とＬ３キャッシュ８０６の間で転送するこ
とができる。コヒーレンシを維持するため、情報はＬ１
キャッシュ８０２からＬ２キャッシュ８０４に転送し、
それからＬ２キャッシュ８０４からＬ３キャッシュ８０
６に転送しなければならない。あるキャッシュレベルか
ら別のキャッシュレベルに情報を転送するには、より多
くの回路、より大きな電力、およびより広い物理的な面
積が必要である。コヒーレンシの維持に必要な時間は、
ＣＰＵのメモリ帯域を低減させる。待ち時間が増大する
と、ＣＰＵのパフォーマンスが遅くなる。
【００２５】ライトスルーキャッシュは、コヒーレント
に設計される。キャッシュがコヒーレントである場合、
上位レベルにあるデータが下位レベルにあるデータと整
合することが保証されているため、外部リソースが確か
める必要があるのは上位レベルだけであり、下位レベル
を見る必要はない。
【００２６】ライトバックキャッシュはコヒーレントで
はない。外部ソースはキャッシュの双方のレベルを見な
ければならないため帯域が低減される。
【００２７】コヒーレンシは、より大容量の上位のキャ
ッシュメモリレベルの一部から下位のキャッシュメモリ
レベルを物理的に形成することによって得ることができ
る。図９中、Ｌ１キャッシュ９０２はバス９１４を介し
てＬ１タグ９０８によって制御される。Ｌ２キャッシュ
９０４はバス９１６を介してＬ２タグ９１０により、ま
たバス９１８を介してＬ３タグ９０６により制御され
る。Ｌ３キャッシュ９０６はバス９１８を介してＬ３タ
グ９１２によって制御される。情報９２２はバス９２０
を介してＬ１キャッシュ９０２およびＬ２キャッシュ９
０４間で転送することができる。Ｌ２キャッシュ９０４
はＬ３キャッシュ９０６の一部であるため、Ｌ２キャッ
シュ９０４に格納される情報９２２はＬ３キャッシュ９
０６にも格納される。Ｌ２キャッシュ９０４に格納され
る情報９２２はＬ３キャッシュ７９０６にも同時に格納
されるため、Ｌ２キャッシュ９０４とＬ３キャッシュ９
０６の間のコヒーレンシは常に維持される。これはま
た、必要な回路の量、電力、および必要な物理的な面積
を低減する。コヒーレンシを維持する時間が低減される
ため、ＣＰＵの帯域が増大する。待ち時間を低減すると
ＣＰＵのパフォーマンスが向上する。
【００２８】上述した改良に加えて、簡易化されたキャ
ッシュはマルチプロセッサシステムのキャッシュメモリ
を「スヌープ」する機能も向上させる。物理的なメモリ
のブロックからのデータのコピーを有するあらゆるキャ
ッシュは、そのデータについての情報のコピーも有す
る。これらキャッシュは、通常、共有メモリバス上にあ
り、すべてのキャッシュコントローラがバス上で監視ま
たは「スヌープ」して、共有ブロックのコピーを有する
か否かを決定する。
【００２９】スヌーププロトコルは、書き込むオブジェ
クトを共有するすべてのキャッシュを見つけるべきであ
る。標準的な階層のライトバックキャッシュでは、スヌ
ープ時に各レベルのキャッシュをチェックしなければな
らない。フレームベースの簡易化されたキャッシュに格
納される情報は、キャッシュメモリの２つのレベルにつ
いて同じ場所に物理的に配置されるため、スヌーピング
に費やされる時間を低減することができる。スヌープ時
間を低減すると、ＣＰＵの帯域を増大することができ
る。
【００３０】本発明の上記説明は例示および説明を目的
として提示されたものである。網羅的すなわち開示した
厳密な形態に本発明を限定する意図はなく、上記教示に
鑑みて他の変更および変形が可能である。実施形態は、
意図される特定の使用に合うように各種実施形態で、か
つ各種変更を行って当業者が本発明を最良に利用するこ
とができるように、本発明の原理および実際の適用を最
もよく説明するために選択され記載されたものである。
併記の特許請求の範囲は、従来技術によって制限される
範囲を除き、本発明の他の代替の実施形態を包含するも
のと解釈されるように意図される。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
全体的なＣＰＵパフォーマンスを向上させるとともに、
キャッシュメモリが消費する物理的なサイズおよび電力
を低減することができる。
【図面の簡単な説明】
【図１】３つのタグによって制御される３つのキャッシ
ュメモリ要素を含むキャッシュメモリ階層の概略図であ
る。
【図２】あるキャッシュメモリアレイが別のキャッシュ
メモリアレイの部分集合であるキャッシュメモリ階層の
概略図である。
【図３】あるキャッシュメモリに含まれる別のキャッシ
ュメモリアレイのサイズが変更可能なキャッシュメモリ
階層の概略図である。
【図４】標準的なキャッシュメモリ階層におけるライト
バックの原理を示す概略図である。
【図５】簡易化したキャッシュメモリ階層におけるライ
トバックの原理を示す概略図である。
【図６】標準的なキャッシュメモリ階層におけるライト
スルーの原理を示す概略図である。
【図７】簡易化したキャッシュメモリ階層におけるライ
トスルーの原理を示す概略図である。
【図８】標準的なキャッシュメモリ階層におけるコヒー
レンシの原理を示す概略図である。
【図９】簡易化したキャッシュメモリ階層におけるコヒ
ーレンシの原理を示す概略図である。
【図１０】キャッシュフレームが別のキャッシュ内でど
のように移動しうるかを示す概略図である。
【符号の説明】
１０２〜３０２，８０２，９０２・・・Ｌ１キャッシ
ュ、１０４〜１００４・・・Ｌ２キャッシュ、１０６〜
１００６・・・Ｌ３キャッシュ、１０８〜３０８，８０
８，９０８・・・Ｌ１タグ、１１０〜９１０・・・Ｌ２
タグ、１１２〜９１２，・・・Ｌ３タグ、４１６，５１
４，７１４，９２２・・・情報、１００６・・・デー
タ、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリック・デラノ アメリカ合衆国コロラド州フォートコリン ズ イーグルリッジ6237 Ｆターム(参考） 5B005 JJ12 JJ23 MM05 NN31 PP02 UU31 UU42

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】キャッシュメモリであって、 第１のキャッシュメモリ（５０２）と、 第２のキャッシュメモリ（５０４）と、 前記第１のキャッシュメモリ（５０２）に電気的に接続
    される第１のタグ（５０６）と、 前記第１のキャッシュメモリ（５０２）および前記第２
    のキャッシュメモリ（５０４）に電気的に接続（５１
    ２）される第２のタグ（５０８）と、を備え、 前記第１のキャッシュメモリ（５０２）は前記第２のキ
    ャッシュメモリ（５０４）のサブセットであり、 前記第１のタグ（５０６）は前記第１のキャッシュメモ
    リ（５０２）を制御し、前記第２のタグ（５０４）は前
    記第１のキャッシュメモリ（５０２）および前記第２の
    キャッシュメモリ（５０４）を制御するキャッシュメモ
    リシステム。
  2. 【請求項２】キャッシュメモリシステムの物理的なサイ
    ズを低減する方法であって、 第１のタグ（７０８）および第２のタグ（７０６）を組
    み立てることと、 第１のキャッシュメモリ（７０４）を組み立てること
    と、を含み、 第２のキャッシュメモリ（７０２）は前記第１のキャッ
    シュメモリ（７０４）のサブセットであり、 前記第２のタグ（７０６）は前記第２のキャッシュメモ
    リ（７０２）を制御し、前記第１のタグ（７０８）は前
    記第１のキャッシュメモリ（７０４）および前記第２の
    キャッシュメモリ（７０２）を制御する方法。
  3. 【請求項３】キャッシュメモリシステムにおける電力を
    低減する方法であって、 第１のタグ（７０８）および第２のタグ（７０６）を組
    み立てることと、 第１のキャッシュメモリ（７０４）を組み立てることと
    を含み、 第２のキャッシュメモリ（７０２）は前記第１のキャッ
    シュメモリ（７０４）の部分集合であり、 前記第２のタグ（７０６）は前記第２のキャッシュメモ
    リ（７０２）を制御し、前記第１のタグ（７０８）は前
    記第１のキャッシュメモリ（７０４）および前記第２の
    キャッシュメモリ（７０２）を制御する方法。
  4. 【請求項４】キャッシュメモリシステムにおける待ち時
    間を低減する方法であって、 第１のタグ（７０８）および第２のタグ（７０６）を組
    み立てることと、 第１のキャッシュメモリ（７０４）を組み立てることと
    を含み、 第２のキャッシュメモリ（７０２）は前記第１のキャッ
    シュメモリ（７０４）のサブセットであり、 前記第２のタグ（７０６）は前記第２のキャッシュメモ
    リ（７０２）を制御し、前記第１のタグ（７０８）は前
    記第１のキャッシュメモリ（７０４）および前記第２の
    キャッシュメモリ（７０２）を制御する方法。
  5. 【請求項５】キャッシュメモリシステムのライトスルー
    時間を向上させる方法であって、 第１のタグ（７０８）および第２のタグ（７０６）を組
    み立てることと、 第１のキャッシュメモリ（７０４）を組み立てることと
    を含み、 第２のキャッシュメモリ（７０２）は前記第１のキャッ
    シュメモリ（７０４）のサブセットであり、 前記第２のタグ（７０６）は前記第２のキャッシュメモ
    リ（７０２）を制御し、前記第１のタグ（７０８）は前
    記第１のキャッシュメモリ（７０４）および前記第２の
    キャッシュメモリ（７０２）を制御する方法。
  6. 【請求項６】キャッシュメモリシステムのコヒーレンシ
    を向上させる方法であって、 第１のタグ（７０８）および第２のタグ（７０６）を組
    み立てることと、 第１のキャッシュメモリ（７０４）を組み立てることと
    を含み、 第２のキャッシュメモリ（７０２）は前記第１のキャッ
    シュメモリ（７０４）のサブセットであり、 前記第２のタグ（７０６）は前記第２のキャッシュメモ
    リ（７０２）を制御し、前記第１のタグ（７０８）は前
    記第１のキャッシュメモリ（７０４）および前記第２の
    キャッシュメモリ（７０２）を制御する方法。
  7. 【請求項７】キャッシュメモリシステムのライトバック
    時間を向上させる方法であって、 第１のタグ（７０８）および第２のタグ（７０６）を組
    み立てることと、 第１のキャッシュメモリ（７０４）を組み立てることと
    を含み、 第２のキャッシュメモリ（７０２）は前記第１のキャッ
    シュメモリ（７０４）のサブセットであり、 前記第２のタグ（７０６）は前記第２のキャッシュメモ
    リ（７０２）を制御し、前記第１のタグ（７０８）は前
    記第１のキャッシュメモリ（７０４）および前記第２の
    キャッシュメモリ（７０２）を制御する方法。
JP2003006722A 2002-01-31 2003-01-15 複数のタグおよび細分化された大容量アレイへの複数のエントリの使用による簡易化したキャッシュ階層 Pending JP2003242028A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/062256 2002-01-31
US10/062,256 US20030145171A1 (en) 2002-01-31 2002-01-31 Simplified cache hierarchy by using multiple tags and entries into a large subdivided array

Publications (1)

Publication Number Publication Date
JP2003242028A true JP2003242028A (ja) 2003-08-29

Family

ID=27610281

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003006722A Pending JP2003242028A (ja) 2002-01-31 2003-01-15 複数のタグおよび細分化された大容量アレイへの複数のエントリの使用による簡易化したキャッシュ階層

Country Status (2)

Country Link
US (1) US20030145171A1 (ja)
JP (1) JP2003242028A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011527060A (ja) * 2008-07-07 2011-10-20 インターナショナル・ビジネス・マシーンズ・コーポレーション リージョン・キャッシュの援助によってデータ要求を効率的に処理する方法
JP2013517577A (ja) * 2010-01-14 2013-05-16 クアルコム，インコーポレイテッド レベル２メモリの一部分とレベル１メモリとにアクセスするシステムおよび方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10211054A1 (de) * 2002-03-13 2003-10-09 Advanced Micro Devices Inc USB-Hostcontroller

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011527060A (ja) * 2008-07-07 2011-10-20 インターナショナル・ビジネス・マシーンズ・コーポレーション リージョン・キャッシュの援助によってデータ要求を効率的に処理する方法
JP2013517577A (ja) * 2010-01-14 2013-05-16 クアルコム，インコーポレイテッド レベル２メモリの一部分とレベル１メモリとにアクセスするシステムおよび方法
JP2016042370A (ja) * 2010-01-14 2016-03-31 クアルコム，インコーポレイテッド レベル２メモリの一部分とレベル１メモリとにアクセスするシステムおよび方法
JP2018010680A (ja) * 2010-01-14 2018-01-18 クアルコム，インコーポレイテッド レベル２メモリの一部分とレベル１メモリとにアクセスするシステムおよび方法

Also Published As

Publication number Publication date
US20030145171A1 (en) 2003-07-31

Similar Documents

Publication Publication Date Title
US5325504A (en) Method and apparatus for incorporating cache line replacement and cache write policy information into tag directories in a cache system
US7698508B2 (en) System and method for reducing unnecessary cache operations
US6289420B1 (en) System and method for increasing the snoop bandwidth to cache tags in a multiport cache memory subsystem
US7669018B2 (en) Method and apparatus for filtering memory write snoop activity in a distributed shared memory computer
JP3281893B2 (ja) キャッシュ・メモリ階層内で利用するキャッシュ・コヒーレンシ機構を実施するための方法およびシステム
US7032074B2 (en) Method and mechanism to use a cache to translate from a virtual bus to a physical bus
US7711902B2 (en) Area effective cache with pseudo associative memory
US8015365B2 (en) Reducing back invalidation transactions from a snoop filter
US8185695B2 (en) Snoop filtering mechanism
US7552288B2 (en) Selectively inclusive cache architecture
US9727468B2 (en) Resolving multi-core shared cache access conflicts
US11500797B2 (en) Computer memory expansion device and method of operation
US20050132148A1 (en) Method and system for thread-based memory speculation in a memory subsystem of a data processing system
US20120102273A1 (en) Memory agent to access memory blade as part of the cache coherency domain
JP2008525901A (ja) 共有メモリコンピュータシステムにおける、所有されている複数のキャッシュブロックのライトバックの早期予測
JP2002536716A (ja) 仮想メモリシステムにおけるメモリアクセスの改善技術
JPH09259036A (ja) ライトバックキャッシュおよびライトバックキャッシュ内で整合性を維持する方法
US7117312B1 (en) Mechanism and method employing a plurality of hash functions for cache snoop filtering
US20030115402A1 (en) Multiprocessor system
US7325102B1 (en) Mechanism and method for cache snoop filtering
US10705977B2 (en) Method of dirty cache line eviction
JP2004199677A (ja) キャッシュを動作させるためのシステム及び方法
JP2003242028A (ja) 複数のタグおよび細分化された大容量アレイへの複数のエントリの使用による簡易化したキャッシュ階層