JP2003233634A - 回路機能検証方法及びプログラム - Google Patents

Abstract

(57)【要約】 【課題】ハードウェアの検証を迅速且つ確実に行うこと
のできる回路機能検証方法及びプログラムを提供する。 【解決手段】命令デコーダ１８は、バス１３ｇの内容を
監視してＣＰＵ１３ａが処理する命令を解析する。比較
回路１９は、命令デコーダ１８がロード命令を検出する
と、その命令により読み出すデータと該命令実行後にＣ
ＰＵ１３ａの内部レジスタ２０に読み込まれたデータと
を比較する。又、比較回路１９は、命令デコーダ１８が
ストア命令を検出すると、その命令により書き込む内部
レジスタ２０のデータと該命令実行後に書き込まれたデ
ータとを比較する。そして、論理シミュレータ１１は、
比較回路１９から不一致を示す判定信号が出力されると
き、ハードウェア１３に不具合があると判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は回路機能検証方法及
びプログラムに係り、詳しくは、ハードウェア記述言語
で設計されたハードウェアとそれを制御するソフトウェ
アとを含むデジタル回路における回路データの機能検証
を行う際に使用して好適な回路機能検証方法及びプログ
ラムに関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）は、その試作
を行う前に回路データの機能検証が行われる。例えば、
ハードウェアとそれを制御するソフトウェア（ファーム
ウェア）から構成されるデジタル回路等は、それを機能
記述した動作モデルを用いて実際の動作を論理シミュレ
ータにてシミュレートすることで回路データの機能検証
を行い、それにより回路試作後の動作精度を向上させ
る。従来、このようなデジタル回路（回路データ）の検
証を行うための方法として、例えば以下の２つの方法が
ある。

【０００３】第１従来例：ハードウェアの動作を検証す
る論理シミュレータとファームウェアの動作を検証する
ソフトウェアデバッガとを別々に動作させ、それら論理
シミュレータ及びソフトウェアデバッガでの各実行結果
を比較する。

【０００４】第２従来例：論理シミュレータとソフトウ
ェアデバッガをハードウェア／ソフトウェア（以下、Ｈ
Ｗ／ＳＷ）協調検証ツールを介して接続し、ソフトウェ
アデバッガの動作と同期させながらハードウェアのシミ
ュレーションを行い、論理シミュレータ及びソフトウェ
アデバッガでの各実行結果を比較する。

【０００５】図７は、第１従来例の検証方法を説明する
設計支援装置のブロック図である。同図に示すように、
設計支援装置は、ハードウェア５１の検証を行う論理シ
ミュレータ５２と、そのハードウェア５１を制御するフ
ァームウェア５３の検証を行うソフトウェアデバッガ５
４とを含む。

【０００６】ハードウェア５１は、ＶＨＤＬ等のハード
ウェア記述言語（以下、ＨＤＬ）で機能記述され、ＣＰ
Ｕ５１ａ、プログラムメモリ５１ｂ、データメモリ５１
ｃ及びユーザ回路５１ｄ等の各種機能ブロックを含み、
それらはバス５１ｅを介して相互に接続されるように関
連付けられている。尚、ハードウェア５１の構成は、図
７に示す構成のみに限らず、設計するハードウェアに応
じた各種機能ブロックを適宜含むようにして構成され
る。

【０００７】ファームウェア５３は、Ｃ言語等のプログ
ラミング言語（高級言語）で記述されたプログラムであ
って、このプログラムはコンパイラ／リンカ５５にてＣ
ＰＵ５１ａが実行可能な機械語等に変換（コンパイル／
リンク）された後、プログラムメモリ５１ｂ内に格納さ
れる。

【０００８】ソフトウェアデバッガ５４は、ＣＰＵ５１
ａの命令動作をシミュレートするインストラクション・
セット・シミュレータ（以下、ＩＳＳ）５６を備える。
つまり、ＩＳＳ５６は、ＣＰＵ５１ａに代わってファー
ムウェア５３を実行することでファームウェア５３の動
作を検証し、期待値を生成する。

【０００９】論理シミュレータ５２は、プログラムメモ
リ５１ｂ内に格納されたコンパイル／リンク処理後のフ
ァームウェア５３をＣＰＵ５１ａにて実行し、ハードウ
ェア５１の論理シミュレーションを行う。そして、論理
シミュレータ５２によるシミュレーション結果とソフト
ウェアデバッガ５４にて生成された期待値とを比較する
ことにより、ハードウェア５１の動作を検証する。つま
り、シミュレーション結果と期待値とを比較し、それら
が一致する場合はハードウェア５１の動作が正常である
と判断される。

【００１０】図８は、第２従来例の検証方法を説明する
設計支援装置のブロック図である。設計支援装置は、ハ
ードウェア６１の検証を行う論理シミュレータ６２と、
そのハードウェア６１を制御するファームウェア６３の
検証を行うソフトウェアデバッガ６４と、ＨＷ／ＳＷ協
調検証ツール（以下、協調検証ツール）６５とを含む。

【００１１】ハードウェア６１は、ＣＰＵモデル６１
ａ、プログラムメモリ６１ｂ、データメモリ６１ｃ及び
ユーザ回路６１ｄ等の各種機能ブロックを含み、それら
はバス６１ｅを介して相互に接続されるように関連付け
られている。ここで、ＣＰＵモデル６１ａは、ＨＤＬで
機能記述されるＣＰＵをＣ言語の記述に置き換えて構成
したものであり、プログラムメモリ６１ｂ、データメモ
リ６１ｃ及びユーザ回路６１ｄは、ＨＤＬで機能記述さ
れている。尚、ハードウェア６１の構成は、図８に示す
構成のみに限らず、設計するハードウェアに応じた各種
機能ブロックを適宜含むようにして構成される。

【００１２】ファームウェア６３は、前記ファームウェ
ア５３と同様に例えばＣ言語で記述されるプログラムで
あって、このプログラムはコンパイラ／リンカ６６にて
ＣＰＵモデル６１ａが実行可能な機械語等に変換（コン
パイル／リンク）された後、プログラムメモリ６１ｂ内
に格納される。

【００１３】ソフトウェアデバッガ６４は、協調検証ツ
ール６５を介して論理シミュレータ６２と接続されてい
る。具体的には、ソフトウェアデバッガ６４はＩＳＳ６
７を備え、そのＩＳＳ６７は協調検証ツール６５に接続
され、協調検証ツール６５はバスインタフェース６８を
介してＣＰＵモデル６１ａと接続される。

【００１４】ソフトウェアデバッガ６４において、ＩＳ
Ｓ６７は、前記と同様にＣＰＵモデル６１ａの命令動作
をシミュレートしてファームウェア６３の動作を検証
し、該ファームウェア６３のプログラム実行の際の期待
値を生成する。

【００１５】協調検証ツール６５は、そのＩＳＳ６７の
動作に基づいてＣＰＵモデル６１ａの動作を制御する。
ＣＰＵモデル６１ａは、その協調検証ツール６５からの
制御に基づいてプログラムメモリ６１ｂ内に格納された
上記コンパイル／リンク処理後のファームウェア６３を
実行する。これにより、論理シミュレータ６２にてハー
ドウェア６１のシミュレーションが実施される。

【００１６】このように、協調検証ツール６５は、ＩＳ
Ｓ６７の動作に対応してＣＰＵモデル６１ａの動作を制
御することで、ＩＳＳ６７の動作を論理シミュレータ６
２に反映させる。従って、論理シミュレータ６２は、ソ
フトウェアデバッガ６４の動作と同期してハードウェア
６１のシミュレーションを行う。

【００１７】そして、論理シミュレータ６２によるシミ
ュレーション結果とソフトウェアデバッガ６４にて生成
された期待値とを比較することにより、ハードウェア６
１の動作を検証する。即ち、シミュレーション結果と期
待値とを比較し、それらが一致する場合はハードウェア
６１の動作が正常であると判断される。

【００１８】このように、従来では、上述した第１又は
第２従来例の検証方法を用いて、回路試作前に論理シミ
ュレータにてハードウェア５１，６１のシミュレーショ
ンを行うことで、回路（回路データ）の機能を検証す
る。

【００１９】

【発明が解決しようとする課題】ところで、ハードウェ
ア記述言語（ＨＤＬ）で構成された回路を検証する論理
シミュレータの検証速度は一般的に遅い。従って、第１
従来例の検証方法では、ハードウェア５１を構成するＣ
ＰＵ５１ａの動作モデルがＨＤＬで記述されているた
め、論理シミュレータ５２の検証速度が遅く、その結
果、シミュレーションに多大な時間を費やしていた。

【００２０】一方、第２従来例の検証方法では、ハード
ウェア６１を構成するＣＰＵモデル６１ａはＣ言語等で
記述された動作モデルを持つため、ＨＤＬで記述されて
いる動作モデルより非常に高速な検証を行うことができ
る。従って、第１従来例に比べ、論理シミュレータ６２
でのシミュレーション時間を短くすることができる。

【００２１】また、第２従来例では、協調検証ツール６
５によってソフトウェアデバッガ６４と論理シミュレー
タ６２の強調動作（同期動作）が可能である。このた
め、ファームウェア６３のソースコードにおける任意の
個所にブレークポイントを設定して論理シミュレータ６
２によるシミュレーションを一時停止させ、その時点で
のハードウェア６１の動作を随時確認することもでき
る。

【００２２】しかしながら、第１従来例及び第２従来例
の検証方法では、論理シミュレータによるハードウェア
の検証に際して該ハードウェアに不具合が存在するか否
かを判断することが困難であるという問題があった。

【００２３】詳述すると、第１従来例においてハードウ
ェア５１の検証は、論理シミュレータ５２によるシミュ
レーション結果とソフトウェアデバッガ５４にて生成さ
れた期待値とを比較することにより行う。その際、シミ
ュレーション結果と期待値とが一致しなかった場合は、
その原因がハードウェア５１，６１かファームウェア５
３，６３の何れか、又は双方にあるのかを特定すること
が難しく、不具合個所を特定するために多大な時間を費
やしていた。従って、ハードウェア５１の検証を迅速か
つ確実に行うことができなかった。こうした問題は、第
２従来例においてハードウェア６１を検証する際にも同
様に生じていた。

【００２４】本発明はこうした実情に鑑みてなされたも
のであり、その目的は、ハードウェアの検証を迅速且つ
確実に行うことのできる回路機能検証方法及びプログラ
ムを提供することにある。

【００２５】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１記載の発明は、ハードウェアと該ハードウェアを制
御するソフトウェアとを含み記憶手段に記憶された回路
データを論理シミュレータにて検証する回路機能検証方
法として、前記回路データには、命令を実行するＣＰＵ
の動作を記述したＣＰＵブロックと、前記ソフトウェア
を記憶するメモリブロックと、前記ＣＰＵにバスを介し
て接続される周辺回路の動作を記述した少なくとも１つ
の周辺回路ブロックとが含まれ、前記メモリブロックか
ら読み出され前記ＣＰＵブロックにて処理される命令を
解析し、前記命令がデータの転送命令の場合に、該命令
に応じて転送元に格納されているデータ内容と転送先に
格納されているデータ内容とを該命令実行後に比較する
ようにした、ことをその要旨とする。

【００２６】上記方法によれば、論理シミュレータは、
ＣＰＵブロックにて処理する命令がロード命令又はスト
ア命令である際には、該命令が正常に実行されたか否か
を判定するようにしたため、ハードウェアに不具合が存
在する場合には、その異常を１回のシミュレーションで
確実に検出することができるようになる。

【００２７】請求項２記載の発明は、請求項１記載の回
路機能検証方法において、前記回路データは、前記ハー
ドウェアに存在するバスの状態を監視し、前記ＣＰＵブ
ロックにて処理する命令がデータの転送命令の場合に、
該命令のオペランドを解析し、前記ＣＰＵブロックが実
行するデータ転送の転送元及び転送先の情報を出力する
デコードブロックを含む、ことをその要旨とする。

【００２８】上記方法によれば、デコードブロックは、
ＣＰＵブロックにて処理する命令がロード命令又はスト
ア命令であると、該命令のオペランドを解析し、該命令
によるデータの転送元及び転送先の情報を出力する。そ
して、論理シミュレータは、このデコードブロックから
出力される情報に基づいてロード命令又はストア命令が
正常に実行されたか否かをデータ比較する。従って、こ
のようなデコードブロックを含むことでハードウェアの
不具合を迅速に特定することができるようになる。

【００２９】請求項３記載の発明は、請求項１又は２記
載の回路機能検証方法において、前記論理シミュレータ
は、前記命令がデータの転送命令の場合に前記転送元及
び転送先のデータ内容が一致しているか否かの判定信号
を出力するデータ比較手段を含む、ことをその要旨とす
る。

【００３０】上記方法によれば、データ比較手段は、Ｃ
ＰＵブロックにて処理する命令がロード命令又はストア
命令であると、該命令実行後に、データの転送元及び転
送先のデータ内容が一致しているか否かを判定する。そ
して、論理シミュレータは、このデータ比較手段からの
判定信号によって、ハードウェアの不具合を検出する。
これにより、仮にソフトウェア等に不具合がある場合で
あっても、ハードウェアにおける不具合の存在の有無を
確実に検出できるようになる。

【００３１】請求項４記載の発明は、ハードウェアと該
ハードウェアを制御するソフトウェアとを含み記憶手段
に記憶された回路データを検証する論理シミュレータ
と、前記ソフトウェアを検証するソフトウェアデバッガ
とを協調検証ツールにて協調動作させて検証する回路機
能検証方法として、前記回路データには、命令を実行す
るＣＰＵの動作を記述したＣＰＵブロックと、前記ソフ
トウェアを記憶するメモリブロックと、前記ＣＰＵにバ
スを介して接続される周辺回路の動作を記述した少なく
とも１つの周辺回路ブロックとが含まれ、前記ソフトウ
ェアデバッガにて解析した命令がデータの転送命令の場
合に、該命令に応じて転送元に格納されているデータ内
容と転送先に格納されているデータ内容とを該命令実行
後に前記論理シミュレータにて比較するようにした、こ
とをその要旨とする。

【００３２】上記方法によれば、論理シミュレータは、
ソフトウェアデバッガにて解析した命令がロード命令又
はストア命令である際には、該命令が正常に実行された
か否かを判定するようにしたため、ハードウェアに不具
合が存在する場合には、その異常を１回のシミュレーシ
ョンで確実に検出することができるようになる。この
際、ＣＰＵブロックはＣ言語等の高級言語で記述された
動作モデルであるため、論理シミュレータによるシミュ
レーションは協調検証ツールを介してソフトウェアデバ
ッガと協調動作して行われる。従って、検証速度を高速
にしながら、該検証を確実に実施することができる。

【００３３】請求項５記載の発明は、請求項４記載の回
路機能検証方法において、前記ソフトウェアデバッガは
前記命令がデータの転送命令の場合に検出信号を出力
し、前記論理シミュレータは、前記検出信号及び前記Ｃ
ＰＵブロックの動作状態を示す信号に基づいて前記転送
元及び転送先のデータ内容が一致しているか否かの判定
信号を出力するデータ比較手段を含む、ことをその要旨
とする。

【００３４】上記方法によれば、データ比較手段は、命
令がロード命令又はストア命令であると、ソフトウェア
デバッガからの検出信号及びＣＰＵブロックの動作状態
を示す信号に基づいて、該命令実行後に、データの転送
元及び転送先のデータ内容が一致しているか否かを判定
する。そして、論理シミュレータは、このデータ比較手
段からの判定信号によって、ハードウェアの不具合を検
出する。これにより、仮にソフトウェア等に不具合があ
る場合であっても、ハードウェアにおける不具合の存在
の有無を確実に検出できるようになる。

【００３５】請求項６記載の発明は、ハードウェアと該
ハードウェアを制御するソフトウェアとを含み記憶手段
に記憶された回路データを論理シミュレータにて機能検
証するために前記回路データに組み込まれるプログラム
として、前記プログラムは、前記ハードウェアに存在す
るバスの状態を監視し、ＣＰＵブロックにて処理する命
令がデータの転送命令の場合に、該命令のオペランドを
解析するステップと、前記ＣＰＵブロックが実行するデ
ータ転送の転送元及び転送先の情報を出力するステップ
とを含む、ことをその要旨とする。

【００３６】上記ステップを含むプログラムを実行する
ことで、論理シミュレータは、ＣＰＵブロックにて処理
する命令がロード命令又はストア命令である場合には、
該命令のオペランドを解析し、該命令によるデータの転
送元及び転送先の内容を比較することで、ロード命令又
はストア命令が正常に実行されたか否かを判定すること
ができる。これにより、ハードウェアの不具合の検出を
迅速に行うことができるようになる。

【００３７】

【発明の実施の形態】（第１の実施形態）以下、本発明
に係る第１の実施形態について、図面を参照して説明す
る。

【００３８】図１は、本実施形態の検証方法を説明する
設計支援装置のブロック図である。設計支援装置は、一
般的なＣＡＤ（Computer Aided Design） 装置であっ
て、論理シミュレータ１１及びソフトウェアデバッガ１
２を含む。論理シミュレータ１１は、図２に示すハード
ウェア１３を検証するシミュレータであり、ソフトウェ
アデバッガ１２は、そのハードウェア１３を制御するソ
フトウェアとしてのファームウェア１４を検証するシミ
ュレータである。

【００３９】このような論理シミュレータ１１によるハ
ードウェア１３の検証は、パーソナルコンピュータ、ワ
ークステーション等の汎用的な目的で使用される計算機
上で実行するコンピュータプログラムにより実現する。
尚、複数の計算機を接続したシステムによりシステムに
より実現することもできる。

【００４０】計算機は、処理装置、記憶手段としての主
記憶装置や補助記憶装置、入出力装置などから構成さ
れ、コンピュータプログラムを実行するものである。こ
のコンピュータプログラムは、ＣＤ−ＲＯＭ等の可搬型
媒体やネットワーク接続された他の計算機の主記憶装置
や補助記憶装置等に格納されて提供される。

【００４１】提供されたコンピュータプログラムは、可
搬型媒体から直接計算機の主記憶装置にロードされ、ま
たは可搬型媒体から一旦補助記憶装置にコピーまたはイ
ンストール後に主記憶装置にロードされ実行される。ま
た、ネットワーク接続された他の装置に格納されて提供
された場合も、他の装置からネットワークを経由して受
信後に補助記憶装置にコピーまたはインストールされ、
主記憶装置にロードされ実行される。

【００４２】本実施形態にて検証を行うハードウェア１
３は、図２に示すようにＣＰＵ１３ａ、プログラムメモ
リ１３ｂ、第１及び第２ユーザ回路１３ｃ，１３ｄ、デ
ータメモリ１３ｅ、バスコントローラ１３ｆを含む各種
機能ブロックから構成され、それらはバス１３ｇを介し
て相互に接続されるように関連付けられている。

【００４３】ここで、上記各種機能ブロックは、ＶＨＤ
Ｌ（Very High Speed IC-HardwareDescription Languag
e）等のハードウェア記述言語（以下、ＨＤＬ）で回路
動作を機能記述したハードウェア１３の回路データであ
り、この回路データは論理シミュレータ１１の記憶手段
に記憶される。尚、ハードウェア１３の構成は、図２に
示す構成のみに限らず、設計するハードウェアに応じた
各種機能ブロックを適宜含むようにして構成される。

【００４４】このようなハードウェア１３において、プ
ログラムメモリ１３ｂには、ファームウェア１４がＣＰ
Ｕ１３ａにて実行可能な形態で格納される。詳述する
と、ファームウェア１４は、Ｃ言語等のプログラミング
言語（高級言語）で記述され、コンパイラ１５及びリン
カ１６を介してＣＰＵ１３ａが実行可能とする機械語等
の命令列に変換されてプログラムメモリ１３ｂ内に格納
される。

【００４５】ソフトウェアデバッガ１２は、そのファー
ムウェア１４の動作を検証するためのインストラクショ
ン・セット・シミュレータ（以下、ＩＳＳ）１７を備え
ている。ＩＳＳ１７は、ＣＰＵ１３ａの命令動作をシミ
ュレートし、該ＣＰＵ１３ａに代わってファームウェア
１４を実行することにより、ファームウェア１４の動作
検証を行う。こうして、ソフトウェアデバッガ１２によ
る検証が完了したファームウェア１４は、上記した様に
コンパイラ１５及びリンカ１６を介してＣＰＵ１３ａが
実行可能な機械語に変換された後、プログラムメモリ１
３ｂ内に格納される。

【００４６】そして、論理シミュレータ１１は、プログ
ラムメモリ１３ｂに格納されたコンパイル／リンク処理
後のファームウェア１４をＣＰＵ１３ａにて実行し、ハ
ードウェア１３の動作をシミュレートすることで該ハー
ドウェア１３の機能検証を行う。

【００４７】本実施形態において、論理シミュレータ１
１によるこのようなハードウェア１３の機能検証を行う
際、該ハードウェア１３の回路データには、デコードブ
ロックとしての命令デコーダ１８がさらに含まれる。詳
しくは、この命令デコーダ１８は、図１に示すように、
ハードウェア１３の機能検証を行う際に該ハードウェア
１３に対して接続可能とするように関連付けられて記述
されたプログラムであり、前記同様に論理シミュレータ
１１の記憶手段に記憶されている。

【００４８】命令デコーダ１８は、シミュレーション時
にバス１３ｇを介してＣＰＵ１３ａと接続されるように
関連付けられ、ＣＰＵ１３ａによるファームウェア１４
の実行において該ＣＰＵ１３ａが処理する命令を解析す
る。そして、命令デコーダ１８は、その解析した命令が
データの転送命令である場合に、該転送命令の転送元及
び転送先の情報を持つ検出信号Ｄ１を該命令実行後に出
力する。

【００４９】ここで、本実施形態で説明するデータの転
送命令とは、具体的にはロード命令もしくはストア命令
である。ちなみに、ロード命令は、転送元のデータ記憶
領域（データメモリ１３ｅや第１及び第２ユーザ回路１
３ｃ，１３ｄが有するレジスタ（図示略）等）に格納さ
れたデータを、転送先のＣＰＵ１３ａの内部レジスタ２
０に読み出す命令である。一方、ストア命令は、転送元
のＣＰＵ１３ａの内部レジスタ２０に格納されているデ
ータを、転送先のデータ記憶領域に書き込む命令であ
る。

【００５０】論理シミュレータ１１は、データ比較手段
としての比較回路１９を備え、比較回路１９は、命令デ
コーダ１８からの検出信号Ｄ１に応答して、ＣＰＵ１３
ａが処理する命令が正常に実行されたか否かをデータ判
定し、判定信号Ｄ２を出力する。

【００５１】詳述すると、比較回路１９は、ロード命令
を検出した命令デコーダ１８からの検出信号Ｄ１に応答
して、その命令により読み出すＣＰＵ１３ａのアクセス
先のデータと該命令実行後に内部レジスタ２０に読み込
まれたデータとを比較する。そして、比較回路１９は、
それら互いのデータが一致するか否かを示す判定信号Ｄ
２を出力する。

【００５２】また、比較回路１９は、ストア命令を検出
した命令デコーダ１８からの検出信号Ｄ１に応答して、
その命令により書き込む内部レジスタ２０のデータと該
命令実行後に書き込まれたＣＰＵ１３ａのアクセス先の
データとを比較する。そして、比較回路１９は、それら
互いのデータが一致するか否かを示す判定信号Ｄ２を出
力する。

【００５３】その結果、論理シミュレータ１１は、比較
結果が一致する場合にハードウェア１３の動作が正常で
あると判断し、逆に、比較結果が一致しない場合は、ハ
ードウェア１３の動作に不具合があると判断して警告を
発生する。

【００５４】次に、ハードウェア１３の検証に際して論
理シミュレータ１１でのシミュレーション動作の詳細な
流れを、図１を参照しながら説明する。尚、検証を行う
にあたって、ファームウェア１４は、ソフトウェアデバ
ッガ１２に含まれるＩＳＳ１７により動作確認が行われ
る。また、ハードウェア１３に含まれる個々の機能ブロ
ック（ＣＰＵ１３ａ、プログラムメモリ１３ｂ，第１及
び第２ユーザ回路１３ｃ，１３ｄ、データメモリ１３
ｅ，バスコントローラ１３ｆ）については検証が完全に
終了しているとする。

【００５５】先ず、ＣＰＵ１３ａは、バス１３ｇ（具体
的にはアドレスバス）にプログラムメモリ１３ｂの先頭
アドレスである例えば0x10000000を送出する。バス１３
ｇの状態を監視するバスコントローラ１３ｆは、そのア
ドレスを察知し、図３に示すメモリマップ２１を参照し
て該アドレスの送信先をデコードし、アドレス送信先の
機能ブロックへのアクセスを許可する制御信号を生成す
る。即ち、バスコントローラ１３ｆは、バス１３ｇに送
出されたアドレス（0x10000000）がプログラムメモリ１
３ｂの領域に割り当てられたアドレスであることをメモ
リマップ２１から解釈し、そこへのアクセスを許可する
制御信号を生成する。

【００５６】その制御信号とアドレス（0x10000000）を
受け取ったプログラムメモリ１３ｂは、０番地に対応す
るインストラクション（命令）をバス１３ｇ（具体的に
はデータバス）に送出する。そして、ＣＰＵ１３ａは、
バス１３ｇから得たデータを命令であると解釈し、その
命令を実行する。この際、命令デコーダ１８は、バス１
３ｇの内容を監視してＣＰＵ１３ａが処理する命令を解
析する。

【００５７】図４は、一般的な命令形態の例を示す説明
図である。尚、図は例としてロード命令の形態例を示
す。命令は、命令の種類を示すオペコード部３１と、Ｃ
ＰＵ１３ａの内部レジスタ２０を指定する第１オペラン
ド３２と、ＣＰＵ１３ａのアクセス先のアドレスを指定
する第２オペランド３３とから構成されている。

【００５８】ここで、第２オペランド３３の指定方法と
しては、例えば以下のような方法がある。 （１）読み込むデータ（又は書き込むデータ）のアドレ
スをデータ内容として格納しているＣＰＵ１３ａの内部
レジスタ２０を指定する方法（例．［Ｒ２］）。 （２）ＣＰＵ１３ａの内部レジスタ２０が格納するデー
タ内容に、具体的な数値オフセットを足し合わせて指定
する方法（例．［Ｒ２］＋0x00000008）。 （３）ＣＰＵ１３ａの内部レジスタ２０が格納するデー
タ内容に、そのＣＰＵ１３ａが有する別の内部レジスタ
が示すデータ内容を足し合わせて指定する方法（例．
［Ｒ２］＋［Ｒ３］）。

【００５９】尚、図４は、上述した（１）の指定方法に
て第２オペランド３３が指定される場合のロード命令の
一形態を示す。即ち、このロード命令は、第２オペラン
ド３３が示すアドレス（内部レジスタ２０（図中、Ｒ
２）に格納されている）のデータメモリ１３ｅの内容を
第１オペランド３２が示す内部レジスタ２０（図中、Ｒ
１）に読み込む命令である。

【００６０】今、図１の命令デコーダ１８にて解析した
命令が、例えばデータメモリ１３ｅのアドレスに格納さ
れているデータをＣＰＵ１３ａの内部レジスタ２０に読
み出すロード命令である場合について説明する。

【００６１】ＣＰＵ１３ａは、第２オペランド３３が示
すアドレス（例えば0x40000000）をバス１３ｇ（具体的
にはアドレスバス）に送出する。このアドレスを察知し
たバスコントローラ１３ｆは、前記と同様に図３のメモ
リマップ２１に従ってデータメモリ１３ｅへのアクセス
を許可する制御信号を生成する。

【００６２】その制御信号に応答してデータメモリ１３
ｅは、該送出されたアドレス（0x40000000）に格納され
ているデータをバス１３ｇ（具体的にはデータバス）に
送出する。そして、ＣＰＵ１３ａは、データメモリ１３
ｅが送出したデータを受け取り、そのデータを第１オペ
ランド３２が示す内部レジスタ２０に格納する。以下、
このような手順を繰り返すことにより、論理シミュレー
ションが進められる。

【００６３】図５は、命令デコーダ１８にて解析される
命令列及び比較回路１９におけるデータ比較処理の概念
を示す説明図である。今、命令デコーダ１８は、解析し
た命令が例えばデータメモリ１３ｅのアドレスに格納さ
れているデータを内部レジスタ２０に読み出すロード命
令（Load R1[R5]）であるとき、該ロード命令の転送元
及び転送先の情報を持つ検出信号Ｄ１（図１参照）を出
力する。尚、ここで、転送元の情報はロード命令の第２
オペランド３３が示すアドレスであり、転送先の情報は
ロード命令の第１オペランド３２が示すＣＰＵ１３ａの
内部レジスタ２０である。

【００６４】検出信号Ｄ１に応答して比較回路１９は、
第２オペランド３３が示すアドレス（[Ｒ５]）のデータ
メモリ１３ｅの内容（0x07000004）と、第１オペランド
３２が示す内部レジスタ２０（Ｒ１）に読み込まれた内
容（0x07000004）とを該ロード命令の実行後に比較す
る。このとき、互いのデータは一致している。従って、
比較回路１９は、比較結果が一致することを示す判定信
号Ｄ２（図１参照）を出力する。

【００６５】その後、命令デコーダ１８は、ＣＰＵ１３
ａが処理する命令を順次解析する。命令デコーダ１８
は、解析した命令が内部レジスタ２０に格納されている
データを例えばデータメモリ１３ｅのアドレスに書き込
むストア命令（Str R5 [R6]）であるとき、該ストア命
令の転送元及び転送先の情報を持つ検出信号Ｄ１（図１
参照）を出力する。尚、ここで、転送元の情報はストア
命令の第１オペランド３２が示すＣＰＵ１３ａの内部レ
ジスタ２０であり、転送先の情報はストア命令の第２オ
ペランド３３が示すアドレスである。

【００６６】検出信号Ｄ１に応答して比較回路１９は、
第１オペランド３２が示す内部レジスタ（Ｒ５）の内容
（0x0000000c）と、第２オペランド３３が示すデータメ
モリ１３ｅのアドレス（[Ｒ６]）に書き込まれた内容
（0x000000cc）とを該ストア命令の実行後に比較する。
このとき、互いのデータは一致していない。従って、比
較回路１９は、比較結果が不一致であることを示す判定
信号Ｄ２（図１参照）を出力する。

【００６７】そして、論理シミュレータ１１は、比較結
果が一致する場合にハードウェア１３の動作が正常であ
ると判断し、逆に、比較結果が一致しない場合は、ハー
ドウェア１３の動作に不具合があると判断して警告を発
生する。

【００６８】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）命令デコーダ１８は、バス１３ｇの内容を監視し
てＣＰＵ１３ａが処理する命令を解析する。比較回路１
９は、命令デコーダ１８がロード命令を検出すると、そ
の命令により読み出すデータと該命令実行後にＣＰＵ１
３ａの内部レジスタ２０に読み込まれたデータとを比較
する。又、比較回路１９は、命令デコーダ１８がストア
命令を検出すると、その命令により書き込む内部レジス
タ２０のデータと該命令実行後に書き込まれたデータと
を比較する。そして、論理シミュレータ１１は、比較回
路１９から不一致を示す判定信号が出力されるとき、ハ
ードウェア１３に不具合があると判断して警告を発生す
る。従って、ハードウェア１３に不具合が存在する場合
には、その異常を１回のシミュレーションで確実に検出
することができるとともに、その不具合個所の特定を迅
速に行うことができる。これにより、ＬＳＩの設計期間
を短縮することができ、設計コストを低減させることが
できる。

【００６９】（２）本実施形態では、ロード命令又はス
トア命令の実行後にデータ比較をすることでハードウェ
ア１３の不具合の検出を行うようにした。このため、ハ
ードウェア１３のシミュレーション実施時に、ファーム
ウェア１４に仮に不具合があったとしてもハードウェア
１３の不具合を確実に抽出することができる。

【００７０】（第２の実施形態）以下、本発明に係る第
２の実施形態について、図面を参照して説明する。図６
は、本実施形態の検証方法を説明する設計支援装置のブ
ロック図である。尚、本実施形態は、論理シミュレータ
によるハードウェアの検証を、ハードウェア／ソフトウ
ェア（ＨＷ／ＳＷ）協調検証ツールを用いて行う場合に
ついて説明する。従って、上記第１の実施形態の構成と
同様の構成部分についてはその詳細な説明を一部省略す
る。

【００７１】この設計支援装置は、論理シミュレータ４
１、ソフトウェアデバッガ４２及びＨＷ／ＳＷ協調検証
ツール（以下、協調検証ツール）４３を含む。論理シミ
ュレータ４１はハードウェア４４を検証し、ソフトウェ
アデバッガ４２はそのハードウェア４４を制御するファ
ームウェア４５を検証する。

【００７２】このような論理シミュレータ４１、ソフト
ウェアデバッガ４２及び協調検証ツール４３によるハー
ドウェア１３の検証は、パーソナルコンピュータ、ワー
クステーション等の汎用的な目的で使用される計算機上
で実行するコンピュータプログラムにより実現する。

【００７３】ハードウェア４４は、ＣＰＵモデル４４
ａ、プログラムメモリ４４ｂ、第１及び第２ユーザ回路
４４ｃ，４４ｄ、データメモリ４４ｅ、バスコントロー
ラ４４ｆ等の各種機能ブロックを含み、それらはバス４
４ｇを介して相互に接続されるように関連付けられてい
る。

【００７４】ＣＰＵモデル４４ａは、Ｃ言語等の高級言
語で記述され、その他の機能ブロック（プログラムメモ
リ４４ｂ、第１及び第２ユーザ回路４４ｃ，４４ｄ、デ
ータメモリ４４ｅ、バスコントローラ４４ｆ）は、ＶＨ
ＤＬ等のＨＤＬで機能記述されている。尚、ハードウェ
ア４４の構成は、図６に示す構成のみに限らず、設計す
るハードウェアに応じた各種機能ブロックを適宜含むよ
うにして構成される。

【００７５】ソフトウェアデバッガ４２はＩＳＳ４６を
備え、ＩＳＳ４６は、前記同様にＣＰＵモデル４４ａの
命令動作をシミュレートすることにより、Ｃ言語等の高
級言語で記述されたファームウェア４５の動作を検証す
る。

【００７６】そして、ＩＳＳ４６による検証が完了した
ファームウェア４５は、前記と同様に図示しないコンパ
イラ及びリンカを介してＣＰＵモデル４４ａが実行可能
とする機械語等の命令列に変換された後、ソフトウェア
デバッガ４２が有するプログラムメモリ領域４７内に格
納される。従って、ハードウェア４４が有するプログラ
ムメモリ４４ｂのデータ内容は、ソフトウェアデバッガ
４２によって制御される。

【００７７】このソフトウェアデバッガ４２は、協調検
証ツール４３を介して論理シミュレータ４１と接続され
る。具体的には、ソフトウェアデバッガ４２は協調検証
ツール４３に接続され、その協調検証ツール４３はバス
インタフェース４８を介して論理シミュレータ４１と接
続される。

【００７８】協調検証ツール４３は、ＩＳＳ４６の動作
に基づいてＣＰＵモデル４４ａの動作を制御する。ＣＰ
Ｕモデル４４ａは、その協調検証ツール４３からの制御
に基づいてプログラムメモリ領域４７内に格納された上
記コンパイル／リンク処理後のファームウェア４５を実
行する。このように、協調検証ツール４３はＣＰＵモデ
ル４４ａを介してＩＳＳ４６の動作を論理シミュレータ
４１に反映させることで、論理シミュレータ４１はハー
ドウェア４４のシミュレーションをソフトウェアデバッ
ガ４２の動作と同期させて行う。

【００７９】論理シミュレータ４１は、第１の実施形態
と同様にデータ比較手段としての比較回路４９を備え
る。ちなみに、本実施形態では、ハードウェア４４のシ
ミュレーション時において、ソフトウェアデバッガ４２
のＩＳＳ４６は、ＣＰＵモデル４４ａの命令動作をシミ
ュレートする。従って、ＩＳＳ４６は第１の実施形態に
おけるデコードブロックとしての機能を実現する。

【００８０】即ち、ＩＳＳ４６は、ＣＰＵモデル４４ａ
によるファームウェア４５の実行において、該ＣＰＵモ
デル４４ａにて処理する命令を解析し、その命令がロー
ド命令もしくはストア命令である場合に検出信号Ｄ３を
出力する。

【００８１】この検出信号Ｄ３に応答した比較回路４９
は、ロード命令又はストア命令を実行するＣＰＵモデル
４４ａがその処理を終了したか否かを、該ＣＰＵモデル
４４ａから出力される動作状態を示す信号Ｄ４に基づい
て判断する。そして、比較回路４９は、命令が実行され
た後、その命令が正常に実行されたか否かをデータ判定
して判定信号Ｄ５を出力する。

【００８２】具体的には、ＩＳＳ４６は、ＣＰＵモデル
４４ａの内部レジスタ、即ちＣＰＵモデル４４ａの命令
動作をシミュレートするための内部レジスタ５０を備え
ている。従って、ＣＰＵモデル４４ａにて処理する命令
がロード命令又はストア命令の場合、比較回路４９は、
ＣＰＵモデル４４ａのアクセス先に格納されているデー
タとＩＳＳ４６の内部レジスタ５０のデータとを比較す
ることで、それら互いのデータ内容が一致するか否かを
判定する。

【００８３】そして、論理シミュレータ４１は、比較結
果が一致する場合にハードウェア４４の動作が正常であ
ると判断し、逆に、比較結果が一致しない場合は、ハー
ドウェア４４の動作に不具合があると判断して警告を発
生する。

【００８４】次に、ハードウェア４４の検証に際して論
理シミュレータ４１でのシミュレーション動作の詳細な
流れを、図６を参照しながら説明する。尚、第１の実施
形態と同様、検証に際してハードウェア４４に含まれる
個々の機能ブロックについては検証が完全に終了してい
る。

【００８５】先ず、ＣＰＵモデル４４ａは、協調検証ツ
ール４３からの指令に基づいてバス４４ｇ（具体的には
アドレスバス）にプログラムメモリ４４ｂの先頭アドレ
スを送出する。また、同時にＣＰＵモデル４４ａは、そ
のアドレスをＢＩＦ４８及び協調検証ツール４３を介し
てソフトウェアデバッガ４２に送信する。

【００８６】ソフトウェアデバッガ４２は、ＣＰＵモデ
ル４４ａから送信されたアドレスを受け取ると、そのア
ドレスに対応する命令をプログラムメモリ領域４７から
抽出し、協調検証ツール４３及びＢＩＦ４８を介して論
理シミュレータ４１に送信する。ＣＰＵモデル４４ａ
は、この命令を受け取って実行する。

【００８７】詳述すると、ＣＰＵモデル４４ａは、受信
した命令をＢＩＦ４８及び協調検証ツール４３を介して
ソフトウェアデバッガ４２に送信し、該デバッガ４２
は、その命令動作をＩＳＳ４６にてシミュレートする。
これにより、ＩＳＳ４６は、ＣＰＵモデル４４ａが処理
する命令を解析する。

【００８８】今、この命令がデータメモリ４４ｅのアド
レスに格納されているデータをＣＰＵモデル４４ａの内
部レジスタ（つまり、ＩＳＳ４６の内部レジスタ５０）
に読み出すロード命令である場合について説明する。

【００８９】ＩＳＳ４６は、ＣＰＵモデル４４ａにて処
理する命令を解析（図４参照）し、その命令がロード命
令である場合に、その解析情報を検出信号Ｄ３を比較回
路４９に出力する。また、ＩＳＳ４６は、該ロード命令
の第２オペランド３３が示すアドレスを協調検証ツール
４３及びＢＩＦ４８を介してバス４４ｇ（具体的にはア
ドレスバス）に送出する。

【００９０】このアドレスを察知したバスコントローラ
４４ｆは、前記と同様に図３のメモリマップ２１に従っ
てデータメモリ４４ｅへのアクセスを許可する制御信号
を生成する。この制御信号に応答してデータメモリ４４
ｅは、該送出されたアドレスに格納されているデータを
バス４４ｇ（具体的にはデータバス）に送出する。

【００９１】ＣＰＵモデル４４ａは、データメモリ４４
ｅが送出したデータを受け取ると、そのデータをＢＩＦ
４８及び協調検証ツール４３を介してソフトウェアデバ
ッガ４２に送信し、該データは第１オペランド３２が示
すＩＳＳ４６の内部レジスタ５０に格納される。

【００９２】比較回路４９は、ＩＳＳ４６からの検出信
号Ｄ３に応答して、ロード命令が終了したか否かをＣＰ
Ｕモデル４４ａから出力される信号Ｄ４に基づいて判断
し、命令実行後に、データメモリ４４ｅのデータとＩＳ
Ｓ４６の内部レジスタ５０に読み込まれたデータとを比
較し、判定信号Ｄ５を出力する。

【００９３】そして、論理シミュレータ４１は、その比
較結果が一致する場合にハードウェア４４の動作が正常
であると判断し、逆に、比較結果が一致しない場合は、
ハードウェア４４の動作に不具合があると判断して警告
を発生する。以下、このような手順を繰り返して論理シ
ミュレーションが進められることにより、ハードウェア
４４の検証を行う。

【００９４】以上記述したように、本実施形態によれ
ば、第１の実施形態で奏する効果に加えて以下の効果を
奏する。 （１）本実施形態では、協調検証ツール４３を介して論
理シミュレータ４１とソフトウェアデバッガ４２を接続
し、Ｃ言語の動作モデルを持つＣＰＵモデル４４ａにて
ハードウェア４４のシミュレートが行われる。従って、
第１の実施形態に比べて論理シミュレータ４１による検
証速度を高速に行うことができるため、ハードウェア４
４の不具合の検出をより迅速に行うことができる。

【００９５】尚、上記各実施形態は、以下の態様に変更
して実施してもよい。 ・第１の実施形態では、説明の都合上、ロード命令の際
のＣＰＵ１３ａのアクセス先をデータメモリ１３ｅとし
たが、その他の機能ブロック（第１及び第２ユーザ回路
１３ｃ，１３ｄ等）がアクセス先である場合にも、同様
な処理が行われる。

【００９６】・また、第２の実施形態では、ロード命令
の際のＣＰＵモデル４４ａのアクセス先をデータメモリ
４４ｅとしたが、その他の機能ブロック（第１及び第２
ユーザ回路４４ｃ，４４ｄ等）がアクセス先である場合
にも同様な処理が行われる。

【００９７】・第２の実施形態において、ＣＰＵモデル
４４ａが持つ内部レジスタ５０をＩＳＳ４６内に備えた
が、これに限らず内部レジスタ５０は他の個所に備える
ようにしてもよい。

【００９８】・第２の実施形態において、ＣＰＵモデル
４４ａはＣ言語で記述されるが、Ｃ＋＋言語等でもよ
い。 ・本実施形態では、データの転送命令としてＲＩＳＣ方
式のＣＰＵにおけるロード命令、ストア命令に適用した
が、ＣＩＳＣ方式のＣＰＵに適用してもよい。

【図面の簡単な説明】

【図１】 第１の実施形態の検証方法を説明するための
ブロック図である。

【図２】 ハードウェアの一構成例を示すブロック図で
ある。

【図３】 メモリマップを示す説明図である。

【図４】 命令形態の一例を示す説明図である。

【図５】 命令デコーダにて解析される命令列及びデー
タ比較処理の一例を示す説明図である。

【図６】 第２の実施形態の検証方法を説明するための
ブロック図である。

【図７】 第１従来例の検証方法を説明するためのブロ
ック図である。

【図８】 第２従来例の検証方法を説明するためのブロ
ック図である。

【符号の説明】

１１，４１…論理シミュレータ、１３，４４…ハードウ
ェア、１４，４５…ソフトウェアとしてのファームウェ
ア、４２…ソフトウェアデバッガ、４３…協調検証ツー
ルとしてのＨＷ／ＳＷ協調検証ツール、１３ａ…ＣＰＵ
ブロックとしてのＣＰＵ、４４ａ…ＣＰＵブロックとし
てのＣＰＵモデル、１３ｂ，４４ｂ…メモリブロックと
してのプログラムメモリ、１３ｃ，４４ｃ…周辺回路ブ
ロックとしての第１ユーザ回路、１３ｄ，４４ｄ…周辺
回路ブロックとしての第２ユーザ回路、１３ｅ，４４ｅ
…周辺回路ブロックとしてのデータメモリ、１３ｇ，４
４ｇ…バス、１８…デコードブロックとしての命令デコ
ーダ、１９，４９…データ比較手段としての比較回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ハードウェアと該ハードウェアを制御す
   るソフトウェアとを含み記憶手段に記憶された回路デー
   タを論理シミュレータにて検証する回路機能検証方法で
   あって、 前記回路データには、命令を実行するＣＰＵの動作を記
   述したＣＰＵブロックと、前記ソフトウェアを記憶する
   メモリブロックと、前記ＣＰＵにバスを介して接続され
   る周辺回路の動作を記述した少なくとも１つの周辺回路
   ブロックとが含まれ、 前記メモリブロックから読み出され前記ＣＰＵブロック
   にて処理される命令を解析し、前記命令がデータの転送
   命令の場合に、該命令に応じて転送元に格納されている
   データ内容と転送先に格納されているデータ内容とを該
   命令実行後に比較することを特徴とする回路機能検証方
   法。
2. 【請求項２】 前記回路データは、前記ハードウェアに
   存在するバスの状態を監視し、前記ＣＰＵブロックにて
   処理する命令がデータの転送命令の場合に、該命令のオ
   ペランドを解析し、前記ＣＰＵブロックが実行するデー
   タ転送の転送元及び転送先の情報を出力するデコードブ
   ロックを含む、ことを特徴とする請求項１記載の回路機
   能検証方法。
3. 【請求項３】 前記論理シミュレータは、前記命令がデ
   ータの転送命令の場合に前記転送元及び転送先のデータ
   内容が一致しているか否かの判定信号を出力するデータ
   比較手段を含むことを特徴とする請求項１又は２記載の
   回路機能検証方法。
4. 【請求項４】 ハードウェアと該ハードウェアを制御す
   るソフトウェアとを含み記憶手段に記憶された回路デー
   タを検証する論理シミュレータと、前記ソフトウェアを
   検証するソフトウェアデバッガとを協調検証ツールにて
   協調動作させて検証する回路機能検証方法であって、 前記回路データには、命令を実行するＣＰＵの動作を記
   述したＣＰＵブロックと、前記ソフトウェアを記憶する
   メモリブロックと、前記ＣＰＵにバスを介して接続され
   る周辺回路の動作を記述した少なくとも１つの周辺回路
   ブロックとが含まれ、 前記ソフトウェアデバッガにて解析した命令がデータの
   転送命令の場合に、該命令に応じて転送元に格納されて
   いるデータ内容と転送先に格納されているデータ内容と
   を該命令実行後に前記論理シミュレータにて比較するこ
   とを特徴とする回路機能検証方法。
5. 【請求項５】 前記ソフトウェアデバッガは前記命令が
   データの転送命令の場合に検出信号を出力し、前記論理
   シミュレータは、前記検出信号及び前記ＣＰＵブロック
   の動作状態を示す信号に基づいて前記転送元及び転送先
   のデータ内容が一致しているか否かの判定信号を出力す
   るデータ比較手段を含むことを特徴とする請求項４記載
   の回路機能検証方法。
6. 【請求項６】 ハードウェアと該ハードウェアを制御す
   るソフトウェアとを含み記憶手段に記憶された回路デー
   タを論理シミュレータにて機能検証するために前記回路
   データに組み込まれるプログラムであって、 前記プログラムは、前記ハードウェアに存在するバスの
   状態を監視し、ＣＰＵブロックにて処理する命令がデー
   タの転送命令の場合に、該命令のオペランドを解析する
   ステップと、前記ＣＰＵブロックが実行するデータ転送
   の転送元及び転送先の情報を出力するステップとを含む
   ことを特徴とするプログラム。