JP2003224274A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板の一面
に形成されたトレンチの内壁に積層膜が形成されてなる
半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which a laminated film is formed on the inner wall of a trench formed on one surface of a semiconductor substrate, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術および発明が解決しようとする課題】近
年、パワーＩＣにおけるゲート絶縁膜として、ゲート寿
命の向上が可能なＯＮＯ膜が用いられるようになってい
るが、このようなＯＮＯ膜を用いた場合、ＯＮＯ膜特有
の現象として、ＥＰＲＯＭのメモリ効果で用いられてい
るゲートバイアスによってＯＮＯ膜内にキャリアが蓄積
され、しきい値電圧（以下、Ｖｔｈという）を変動させ
るというチャージトラップ現象が発生する。2. Description of the Related Art In recent years, an ONO film capable of improving the gate life has been used as a gate insulating film in a power IC. Such an ONO film is used. In this case, as a phenomenon peculiar to the ONO film, a charge trap phenomenon occurs in which carriers are accumulated in the ONO film due to the gate bias used in the memory effect of the EPROM and the threshold voltage (hereinafter referred to as Vth) is changed. .
【０００３】パワーＩＣでは、電流を確保するために複
数のセルを並列に接続する構造が採用されることから、
特に、Ｖｔｈ変動によってＶｔｈが減少する場合に問題
となる。すなわち、ＩＣ内の一部のセルのＶｔｈが減少
すると、このＶｔｈが減少したセルに電流が集中し、そ
の結果、素子が破壊されてしまう可能性が生じるのであ
る。Since a power IC has a structure in which a plurality of cells are connected in parallel to secure a current,
In particular, this is a problem when Vth decreases due to Vth fluctuation. That is, when the Vth of some cells in the IC decreases, the current concentrates on the cells whose Vth has decreased, and as a result, the device may be destroyed.
【０００４】このため、長時間に渡るゲートバイアス時
に生じるＶｔｈ変動を抑制するために、ＯＮＯ膜中に蓄
積される電荷がどのようなメカニズムで蓄積されている
かの解析が重要となっているが、これについて統一的な
見解及び技術開示が成されていないのが実状であった。Therefore, in order to suppress the Vth fluctuation that occurs when the gate bias is applied for a long time, it is important to analyze the mechanism by which the charges accumulated in the ONO film are accumulated. The reality is that no unified view or technical disclosure has been made regarding this.
【０００５】本発明は上記点に鑑みて、ＯＮＯ膜中に電
荷が蓄積されることによって発生するチャージトラップ
現象のメカニズムを解析し、このメカニズムに基づいて
Ｖｔｈ変動を抑制することを目的とする。In view of the above points, an object of the present invention is to analyze the mechanism of the charge trap phenomenon caused by the accumulation of charges in the ONO film and suppress the Vth fluctuation based on this mechanism.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明者らは、チャージトラップ現象のメカニズム
についての解析を行なった。以下、図３を参照にしてチ
ャージトラップ現象のメカニズムを説明する。In order to achieve the above object, the present inventors analyzed the mechanism of the charge trap phenomenon. The mechanism of the charge trap phenomenon will be described below with reference to FIG.
【０００７】図３は、パワーＭＯＳＦＥＴのゲート絶縁
膜としてＯＮＯ膜を用いた場合のエネルギーバンド図を
示しており、具体的には、Ｓｉで構成されたｎ+型ソー
ス領域４ａと、シリコン酸化膜６ａとシリコン窒化膜６
ｂとシリコン酸化膜６ｃとからなるＯＮＯ膜と、Ｐｏｌ
ｙＳｉからなるゲート電極７とにおけるエネルギーバン
ド図を示している。FIG. 3 shows an energy band diagram when an ONO film is used as the gate insulating film of the power MOSFET. Specifically, the n + type source region 4a made of Si and the silicon oxide film are shown. 6a and silicon nitride film 6
b and a silicon oxide film 6c, an ONO film, and a Pol
The energy band diagram in the gate electrode 7 which consists of ySi is shown.
【０００８】この図に示すように、ゲートバイアス（ゲ
ートにプラス電位を印加した場合）により、ｎ+型ソー
ス領域４側の電子２１がシリコン酸化膜６ａを通ってシ
リコン窒化膜６ｂに蓄積され、また、ゲート電極７にお
けるホール２２がシリコン酸化膜６ｃを通ってシリコン
窒化膜６ｂに蓄積される。As shown in this figure, due to the gate bias (when a positive potential is applied to the gate), electrons 21 on the n + type source region 4 side are accumulated in the silicon nitride film 6b through the silicon oxide film 6a. Further, the holes 22 in the gate electrode 7 are accumulated in the silicon nitride film 6b through the silicon oxide film 6c.
【０００９】ここで、ホール２２は、シリコン窒化膜６
ｂのすべての領域に蓄積されるのに対し、電子２１は、
シリコン窒化膜６ｂの界面にしか蓄積されない。このた
め、シリコン窒化膜６ｂがある値よりも薄い場合には電
子２１の蓄積量がホール２２の蓄積量よりも多くなって
Ｖｔｈが増加し、逆に、ある値よりも厚い場合にはホー
ル２２の蓄積量が電子２１の蓄積量よりも多くなってＶ
ｔが減少する。Here, the holes 22 are formed by the silicon nitride film 6
Electrons 21 are accumulated in all regions of b,
It is accumulated only at the interface of the silicon nitride film 6b. Therefore, when the silicon nitride film 6b is thinner than a certain value, the accumulated amount of the electrons 21 is larger than the accumulated amount of the holes 22 and Vth is increased. The accumulated amount of V becomes larger than the accumulated amount of electrons 21, and V
t decreases.
【００１０】また、電子２１やホール２２の蓄積（トラ
ップ）は、ホール２２および電子２１の濃度に応じて進
行する。そして、シリコン酸化膜６ｃの厚さにより、シ
リコン窒化膜６ｂへのホール２２の移動が制限される
が、シリコン酸化膜６ｃの厚さがある値よりも薄い場合
には電子２１の蓄積前にホール２２が蓄積され、その結
果、シリコン窒化膜６ｂ中のホール２２の濃度が進行し
てＶｔｈが減少する。The accumulation (trap) of the electrons 21 and the holes 22 progresses according to the concentrations of the holes 22 and the electrons 21. The movement of the holes 22 to the silicon nitride film 6b is restricted by the thickness of the silicon oxide film 6c. However, if the thickness of the silicon oxide film 6c is smaller than a certain value, the holes are stored before the accumulation of the electrons 21. 22 is accumulated, and as a result, the concentration of the holes 22 in the silicon nitride film 6b progresses and Vth decreases.
【００１１】以上のようなメカニズムにより、チャージ
トラップ現象が発生すると言える。そこで、本発明者ら
は、上記メカニズムに基づいて、シリコン窒化膜６ｂや
シリコン酸化膜６ｃの膜厚とチャージトラップ現象との
関係について、さらなる実験、検討を行なった。その結
果、図４に示されるようなＶｔｈのシリコン窒化膜６ｂ
の膜厚に対する依存性や、図５に示されるようなＶｔｈ
のシリコン酸化膜６ｃの膜厚に対する依存性が確認され
た。It can be said that the charge trap phenomenon occurs due to the above mechanism. Therefore, the present inventors conducted further experiments and studies on the relationship between the film thickness of the silicon nitride film 6b and the silicon oxide film 6c and the charge trap phenomenon based on the above mechanism. As a result, the Vth silicon nitride film 6b as shown in FIG.
Dependence of the film thickness on the film thickness and Vth as shown in FIG.
It was confirmed that the dependency of the above on the film thickness of the silicon oxide film 6c.
【００１２】図４では、シリコン窒化膜６ｂの膜厚に対
するＶｔｈの変動量ΔＶｔｈの実測値および計算値を示
してある。この図に示されるように、シリコン窒化膜６
ｂの膜厚が１５ｎｍ（計算値では１２．５ｎｍ）よりも
大きくなってから、Ｖｔｈが減少（ΔＶｔｈ＜０）して
いることが分かる。このため、シリコン窒化膜６ｂに関
しては、その膜厚を１５ｎｍ以下とすれば、チャージト
ラップ現象によるＶｔｈの減少を防止することができ
る。FIG. 4 shows measured and calculated values of the variation ΔVth of Vth with respect to the film thickness of the silicon nitride film 6b. As shown in this figure, the silicon nitride film 6
It can be seen that Vth decreases (ΔVth <0) after the film thickness of b becomes larger than 15 nm (calculated value is 12.5 nm). Therefore, if the film thickness of the silicon nitride film 6b is set to 15 nm or less, the decrease in Vth due to the charge trap phenomenon can be prevented.
【００１３】また、図５に示されるように、シリコン酸
化膜６ｃの膜厚が５ｎｍ未満になっているとＶｔｈが減
少し、５ｎｍ以上になるとＶｔｈが増加していることが
分かる。このため、シリコン酸化膜６ｃに関しては、そ
の膜厚を５ｎｍ以上とすれば、チャージトラップ現象に
よるＶｔｈの減少を防止することができる。Further, as shown in FIG. 5, it can be seen that Vth decreases when the thickness of the silicon oxide film 6c is less than 5 nm, and increases when it exceeds 5 nm. Therefore, if the film thickness of the silicon oxide film 6c is set to 5 nm or more, the decrease of Vth due to the charge trap phenomenon can be prevented.
【００１４】そこで、請求項１に記載の発明では、半導
体基板（１〜４）の一面に形成されたトレンチ（５）の
側面に、第１のシリコン酸化膜（６ａ）とシリコン窒化
膜（６ｂ）と第２のシリコン酸化膜（６ｃ）からなるＯ
ＮＯ膜を有したゲート絶縁膜（６）が形成され、トレン
チ内においてゲート絶縁膜（６）の表面にゲート電極
（７）が形成された半導体装置において、ゲート電極
（７）へのバイアスにより、第１のシリコン酸化膜（６
ａ）とシリコン窒化膜（６ｂ）との界面に蓄積されるマ
イナス電荷が、シリコン窒化膜（６ｂ）中に蓄積される
プラス電荷よりも多くなるように、シリコン窒化膜（６
ｂ）およびシリコン酸化膜（６ｃ）の膜厚が設定されて
いることを特徴としている。Therefore, according to the first aspect of the invention, the first silicon oxide film (6a) and the silicon nitride film (6b) are formed on the side surface of the trench (5) formed on one surface of the semiconductor substrate (1-4). ) And a second silicon oxide film (6c)
In the semiconductor device in which the gate insulating film (6) having the NO film is formed and the gate electrode (7) is formed on the surface of the gate insulating film (6) in the trench, the bias to the gate electrode (7) causes First silicon oxide film (6
The silicon nitride film (6) is formed so that the negative charges accumulated at the interface between a) and the silicon nitride film (6b) are larger than the positive charges accumulated in the silicon nitride film (6b).
It is characterized in that the film thicknesses of b) and the silicon oxide film (6c) are set.
【００１５】このように、シリコン窒化膜（６ｂ）およ
びシリコン酸化膜（６ｃ）の膜厚が設定されるようにす
れば、チャージトラップ減少によるＶｔｈの減少を防止
することができる。これにより、ＩＣ内の一部のセルの
Ｖｔｈが減少することによる素子破壊を防止することが
できる。By thus setting the film thicknesses of the silicon nitride film (6b) and the silicon oxide film (6c), it is possible to prevent a decrease in Vth due to a decrease in charge traps. As a result, it is possible to prevent device breakdown due to a decrease in Vth of some cells in the IC.
【００１６】具体的には、請求項２又は３に示すよう
に、シリコン窒化膜（６ｂ）の膜厚を８ｎｍ以上かつ１
５ｎｍ以下に設定し、請求項４に示すように、第２のシ
リコン酸化膜（６ｃ）の膜厚を５ｎｍ以上に設定すれば
良い。Specifically, as described in claim 2 or 3, the silicon nitride film (6b) has a film thickness of 8 nm or more and 1 or more.
The thickness may be set to 5 nm or less, and the film thickness of the second silicon oxide film (6c) may be set to 5 nm or more.
【００１７】また、請求項５に記載の発明では、ゲート
絶縁膜（６）は、トレンチ（５）の側面においてのみＯ
ＮＯ膜で構成され、トレンチの上部および底部ではシリ
コン酸化膜（６ｄ、６ｅ）で構成されており、トレンチ
（５）の上部および底部に位置するシリコン酸化膜（６
ｄ、６ｅ）がトレンチ（５）の側面に位置するＯＮＯ膜
よりも膜厚が厚くなっていることを特徴としている。こ
のような構成とすることにより、ゲート信頼性の低下を
防止することができる。Further, in the invention described in claim 5, the gate insulating film (6) is O only on the side surface of the trench (5).
It is composed of an NO film, and is composed of silicon oxide films (6d, 6e) at the top and bottom of the trench, and is located at the top and bottom of the trench (5).
It is characterized in that d and 6e) are thicker than the ONO film located on the side surface of the trench (5). With such a structure, it is possible to prevent a decrease in gate reliability.
【００１８】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。The reference numerals in parentheses of the above-mentioned means indicate the correspondence with the concrete means described in the embodiments described later.
【００１９】[0019]
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態にかかる半導体装置の断面構成を示す。こ
の半導体装置は、パワーＭＯＳＦＥＴ、ＩＧＢＴ等のト
レンチゲート構造を持つトランジスタを有している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1 shows a sectional structure of a semiconductor device according to an embodiment of the present invention. This semiconductor device has a transistor having a trench gate structure such as a power MOSFET or an IGBT.
【００２０】図１において、ｎ+型あるいはｐ+型のシリ
コン基板１上にｎ-型ドリフト層２が形成され、その上
にｐ型ベース領域３が形成されている。ｐ型ベース領域
３の表層部にはｎ+型ソース領域４が形成され、これら
シリコン基板１、ｎ-型ドリフト層２、ｐ型ベース領域
３およびｎ+型ソース領域４によって半導体基板が構成
されている。この半導体基板には、ｎ+型ソース領域４
及びｐ型ベース領域３を貫通してｎ-型ドリフト層２に
達するようにトレンチ５が形成されており、このトレン
チ５の内壁にはゲート絶縁膜６が形成されている。In FIG. 1, an n − type drift layer 2 is formed on an n + type or p + type silicon substrate 1, and a p type base region 3 is formed thereon. An n + type source region 4 is formed in the surface layer portion of the p type base region 3, and the silicon substrate 1, the n − type drift layer 2, the p type base region 3 and the n + type source region 4 form a semiconductor substrate. ing. This semiconductor substrate has an n + type source region 4
A trench 5 is formed so as to penetrate the p-type base region 3 and the n − type drift layer 2, and a gate insulating film 6 is formed on the inner wall of the trench 5.
【００２１】このゲート絶縁膜６は、トレンチ５の側壁
部に形成されたシリコン酸化膜（第１のシリコン酸化
膜）６ａとシリコン窒化膜６ｂとシリコン酸化膜（第２
のシリコン酸化膜）６ｃとからなる積層膜と、トレンチ
５の上部、底部に形成されたシリコン酸化膜６ｄ、６ｅ
とからなる。これらのうち、シリコン酸化膜６ｃは５ｎ
ｍ以上、シリコン窒化膜６ｂは８ｎｍ以上かつ１５ｎｍ
以下となるように設定されている。また、シリコン窒化
膜６ｂは、その上端がｐ型ベース領域３とｎ+型ソース
領域４の境界より上に位置し、下端がｐ型ベース領域３
とｎ-型ドリフト層２との境界より下に位置するように
形成されて、トレンチ５の上部、底部に形成されたシリ
コン酸化膜６ｄ、６ｅは、トレンチ５の側壁部に形成さ
れた積層膜よりも膜厚が大きい膜とされている。The gate insulating film 6 is composed of a silicon oxide film (first silicon oxide film) 6a, a silicon nitride film 6b and a silicon oxide film (second silicon oxide film) formed on the side wall of the trench 5.
And a silicon oxide film 6d of 6c, and silicon oxide films 6d and 6e formed on the top and bottom of the trench 5, respectively.
Consists of. Of these, the silicon oxide film 6c is 5n
m or more, the silicon nitride film 6b is 8 nm or more and 15 nm or more
It is set as follows. Further, the silicon nitride film 6b has its upper end located above the boundary between the p-type base region 3 and the n + -type source region 4, and its lower end at the p-type base region 3.
And the n − -type drift layer 2 are formed below the boundary between the silicon oxide films 6d and 6e formed on the top and bottom of the trench 5, respectively. The film is thicker than the above.
【００２２】また、トレンチ５内におけるゲート絶縁膜
６の表面にはドープトポリシリコンで構成されたゲート
電極７が形成されている。そして、ゲート電極７上を含
み、ｐ型ベース領域３及びｎ+型ソース領域４の上には
ＢＰＳＧ等からなる層間絶縁膜８が形成されている。こ
の層間絶縁膜８に形成されたコンタクトホールを介し
て、ｐ型ベース領域３及びｎ+型ソース領域４に電気的
に接続されたソース電極９やゲート、ドレインに接続さ
れた各電極（図示せず）が形成され、図１に示す半導体
装置が構成されている。A gate electrode 7 made of doped polysilicon is formed on the surface of the gate insulating film 6 in the trench 5. An interlayer insulating film 8 made of BPSG or the like is formed on the p-type base region 3 and the n + -type source region 4 including the gate electrode 7. A source electrode 9 electrically connected to the p-type base region 3 and the n + -type source region 4 through the contact hole formed in the interlayer insulating film 8 and electrodes connected to the gate and the drain (not shown). No.) is formed, and the semiconductor device shown in FIG. 1 is configured.
【００２３】このような構成により、ｐ型ベース領域３
のうちトレンチ５の側面に位置する部分、つまりトレン
チ５の内壁に形成されたシリコン酸化膜６ａ、シリコン
窒化膜６ｂ、シリコン酸化膜６ｃからなる積層膜に隣接
する部分をチャネル領域とするトレンチゲート構造を持
つトランジスタが構成される。With this structure, the p-type base region 3 is formed.
A trench gate structure in which a portion located on the side surface of the trench 5, that is, a portion adjacent to the laminated film formed of the silicon oxide film 6a, the silicon nitride film 6b, and the silicon oxide film 6c formed on the inner wall of the trench 5 is a channel region A transistor having
【００２４】このような構成においては、ゲート絶縁膜
６のうちトレンチ５の側面に位置する部位をシリコン酸
化膜６ａ、シリコン窒化膜６ｂ、シリコン酸化膜６ｃか
らなる積層膜で構成している。In such a structure, the portion of the gate insulating film 6 located on the side surface of the trench 5 is formed of a laminated film composed of the silicon oxide film 6a, the silicon nitride film 6b, and the silicon oxide film 6c.
【００２５】そして、本実施形態では、シリコン酸化膜
６ｃが５ｎｍ以上、シリコン窒化膜６ｂが８ｎｍ以上か
つ１５ｎｍ以下となるように設定している。このため、
上述したように、シリコン窒化膜６ｂやシリコン酸化膜
６ｃの膜厚とＶｔｈ変動との相関関係に基づき、チャー
ジトラップ現象によるＶｔｈの減少を防止でき、Ｖｔｈ
が増加するように変動させることができる。In this embodiment, the silicon oxide film 6c is set to 5 nm or more and the silicon nitride film 6b is set to 8 nm or more and 15 nm or less. For this reason,
As described above, based on the correlation between the film thickness of the silicon nitride film 6b or the silicon oxide film 6c and the Vth fluctuation, it is possible to prevent the Vth from decreasing due to the charge trap phenomenon.
Can be varied to increase.
【００２６】また、トレンチ５の上部、底部に形成され
たシリコン酸化膜６ｄ、６ｅの膜厚をトレンチ５の側面
に形成された積層膜よりも厚くしているため、トレンチ
５の上下のコーナー部での電界集中が緩和され、その部
分での耐圧低下を防止することが可能となる。Further, since the silicon oxide films 6d and 6e formed on the upper and lower portions of the trench 5 are thicker than the laminated film formed on the side surfaces of the trench 5, the upper and lower corner portions of the trench 5 are formed. The electric field concentration is relaxed, and it is possible to prevent the breakdown voltage from decreasing at that portion.
【００２７】このため、チャージトラップ現象によって
Ｖｔｈが変動しても、Ｖｔｈを増加させる方向への変動
となるため、一部のセルに電流が集中し、素子が破壊さ
れてしまうことを防止することが可能となる。Therefore, even if Vth fluctuates due to the charge trap phenomenon, it also fluctuates in the direction of increasing Vth, so that it is possible to prevent current from being concentrated in a part of cells and destroying the element. Is possible.
【００２８】次に、上記した半導体装置の製造方法につ
いて、図２に示す工程図を参照して説明する。Next, a method of manufacturing the above semiconductor device will be described with reference to the process chart shown in FIG.
【００２９】まず、図２（ａ）に示す工程では、ｐ+型
あるいはｎ+型のシリコン基板１を用意し、このシリコ
ン基板１の上にｎ-型ドリフト層２を成膜する。つい
で、ｐ型ベース領域３、ｎ+型ソース領域４をイオン注
入及び熱拡散によって順次形成する。このとき、ｐ型ベ
ース領域３の深さをＩＧＢＴの場合には２〜３μｍ、Ｍ
ＯＳＦＥＴの場合には１〜２μｍ、ｎ+型ソース領域４
の深さをＩＧＢＴの場合及びＭＯＳＦＥＴの場合共に
０．５μｍとしている。First, in the step shown in FIG. 2A, a p + type or n + type silicon substrate 1 is prepared, and an n − type drift layer 2 is formed on the silicon substrate 1. Then, the p-type base region 3 and the n + -type source region 4 are sequentially formed by ion implantation and thermal diffusion. At this time, the depth of the p-type base region 3 is 2 to 3 μm in the case of IGBT, M
1 to 2 μm in the case of OSFET, n + type source region 4
Is 0.5 μm for both the IGBT and the MOSFET.
【００３０】次に、図２（ｂ）に示す工程では、第１の
マスク材となるシリコン酸化膜１０を堆積したのち、フ
ォトリソグラフィによってシリコン酸化膜１０をパター
ニングすることで、シリコン酸化膜１０に開口部を形成
する。続いて、パターニングされたシリコン酸化膜１０
をマスクとして用いた異方性ドライエッチングにより、
ｎ+型ソース領域４及びｐ型ベース領域３を貫通してｎ-
型ドリフト層２に達するトレンチ５を形成する。このと
き、例えば、トレンチ深さをＩＧＢＴの場合には４〜６
μｍ、ＭＯＳＦＥＴの場合には２〜３μｍとする。Next, in the step shown in FIG. 2B, after depositing the silicon oxide film 10 serving as the first mask material, the silicon oxide film 10 is patterned by photolithography to form the silicon oxide film 10. Form an opening. Then, the patterned silicon oxide film 10
By anisotropic dry etching using as a mask,
Penetrating the n + type source region 4 and the p type base region 3 into n −
A trench 5 reaching the mold drift layer 2 is formed. At this time, for example, when the trench depth is IGBT, it is 4 to 6
μm, and in the case of MOSFET, 2 to 3 μm.
【００３１】次に、図２（ｃ）に示す工程では、ＣＦ4
およびＯ2ガスを用いたケミカルドライエッチングによ
り、トレンチ５内のシリコンを０．１μｍ程度等方的に
エッチング除去する。そして、Ｈ2Ｏ又はＯ2雰囲気中で
の熱酸化により、５０〜１００ｎｍ程度の犠牲酸化膜を
形成する。この後、希フッ酸によるウェットエッチング
にて、犠牲酸化膜を除去する。このとき、エッチングの
時間として、犠牲酸化膜のみが除去される時間に設定し
てもよいが、犠牲酸化膜とトレンチマスク用のシリコン
酸化膜１０の両方が除去される時間に設定すれば、トレ
ンチマスク用のシリコン酸化膜１０も同時にエッチング
されるようにできる。この後、Ｈ2Ｏ又はＯ2雰囲気中で
の熱酸化により、ＩＧＢＴの場合には１０〜１００ｎｍ
程度、ＭＯＳの場合には３０〜７０μｍ程度のシリコン
酸化膜６ａを形成する。Next, in the step shown in FIG. 2C, CF 4
The silicon in the trench 5 is isotropically removed by about 0.1 μm by chemical dry etching using and O 2 gas. Then, a sacrificial oxide film of about 50 to 100 nm is formed by thermal oxidation in H 2 O or O 2 atmosphere. After that, the sacrificial oxide film is removed by wet etching with diluted hydrofluoric acid. At this time, the etching time may be set to the time when only the sacrificial oxide film is removed, but if it is set to the time when both the sacrificial oxide film and the silicon oxide film 10 for the trench mask are removed, the trench The masking silicon oxide film 10 can also be etched at the same time. Then, by thermal oxidation in H 2 O or O 2 atmosphere, 10 to 100 nm in the case of IGBT
In the case of MOS, a silicon oxide film 6a of about 30 to 70 μm is formed.
【００３２】次に、図２（ｄ）に示す工程では、ＬＰＣ
ＶＤ法により、１０〜２０ｎｍのシリコン窒化膜６ｂを
形成する。この膜厚は、後でシリコン酸化膜６ｃを形成
する時の膜減りを考慮し、完成後にシリコン窒化膜６ｂ
が８〜１５μｍ程度の膜厚となるような値となってい
る。Next, in the step shown in FIG.
A silicon nitride film 6b having a thickness of 10 to 20 nm is formed by the VD method. This film thickness is taken into consideration in consideration of film loss when the silicon oxide film 6c is formed later, and the silicon nitride film 6b is formed after completion.
Is a value such that the film thickness is about 8 to 15 μm.
【００３３】次に、図２（ｅ）に示す工程では、ＣＨＦ
4およびＯ2ガス系を用いた異方性ドライエッチングによ
り、シリコン窒化膜７ｂのうち、トレンチ５の側壁部に
位置する部分を残し、トレンチ５の上部や底部に位置す
る部分を除去して、シリコン酸化膜６ａを部分的に露出
させる。Next, in the step shown in FIG. 2 (e), CHF
By anisotropic dry etching using 4 and O 2 gas system, a portion of the silicon nitride film 7b located on the side wall portion of the trench 5 is left, and a portion located on the upper and bottom portions of the trench 5 is removed. The silicon oxide film 6a is partially exposed.
【００３４】次に、図２（ｆ）に示す工程では、例え
ば、９５０℃のＨ2Ｏ又はＯ2雰囲気中での熱酸化によ
り、シリコン窒化膜６ｂの上に５ｎｍ以上のシリコン酸
化膜６ｃを形成する。このとき、シリコン窒化膜７ｂが
除去されたトレンチ５の上部、底部には、熱酸化によっ
て膜厚が大きくなった約２００ｎｍのシリコン酸化膜６
ｄ、６ｅが形成される。Next, in the step shown in FIG. 2F, a silicon oxide film 6c having a thickness of 5 nm or more is formed on the silicon nitride film 6b by thermal oxidation in H 2 O or O 2 atmosphere at 950 ° C., for example. Form. At this time, the silicon oxide film 6 having a thickness of about 200 nm, which is thickened by thermal oxidation, is formed on the top and bottom of the trench 5 where the silicon nitride film 7b is removed.
d and 6e are formed.
【００３５】次に、図２（ｇ）に示す工程では、ＬＰＣ
ＶＤ法により、ゲート電極７を形成するためのドープト
ポリシリコン膜１１を成膜したのち、このドープトポリ
シリコン膜１１を所望の厚さにエッチバックする。Next, in the step shown in FIG.
After the doped polysilicon film 11 for forming the gate electrode 7 is formed by the VD method, the doped polysilicon film 11 is etched back to a desired thickness.
【００３６】次に、図２（ｈ）に示す工程では、ドープ
トポリシリコン膜１１をパターニングし、ゲート電極７
を形成する。Next, in the step shown in FIG. 2H, the doped polysilicon film 11 is patterned and the gate electrode 7 is formed.
To form.
【００３７】この後の製造工程については図示しないが
ＣＶＤ法による層間絶縁膜８の形成、フォトリソグラフ
ィ及び異方性エッチングによる層間絶縁膜８へのコンタ
クトホールの形成、スパッタ法によるソース電極９等の
電極形成を行うことで、図１に示す半導体装置が完成す
る。Although not shown in the subsequent manufacturing steps, the interlayer insulating film 8 is formed by the CVD method, contact holes are formed in the interlayer insulating film 8 by photolithography and anisotropic etching, and the source electrode 9 and the like are formed by the sputtering method. By forming electrodes, the semiconductor device shown in FIG. 1 is completed.
【００３８】以上説明したように、シリコン酸化膜６ｃ
が５ｎｍ以上、シリコン窒化膜６ｂが８ｎｍ以上かつ１
５ｎｍ以下となるように設定することにより、チャージ
トラップ現象によるＶｔｈの減少を防止でき、Ｖｔｈが
増加するように変動させることができるため、一部のセ
ルに電流が集中し、素子が破壊されてしまうことを防止
することができる。As described above, the silicon oxide film 6c
Is 5 nm or more, the silicon nitride film 6b is 8 nm or more and 1
By setting the thickness to be 5 nm or less, it is possible to prevent the Vth from decreasing due to the charge trap phenomenon, and it is possible to change the Vth so as to increase, so that the current concentrates on some cells and the element is destroyed. It can be prevented.
【００３９】また、本実施形態のように、シリコン窒化
膜６ｂのうちトレンチ５の上部と底部に位置する部分を
除去して熱酸化を行うことにより、トレンチ５の上部と
底部におけるコーナー部での電界集中を緩和でき、その
部分の耐圧低下を防止することができる。Further, as in the present embodiment, the portions of the silicon nitride film 6b located at the top and bottom of the trench 5 are removed and thermal oxidation is performed, so that the corners at the top and bottom of the trench 5 are formed. The electric field concentration can be relieved, and the breakdown voltage of that portion can be prevented from decreasing.
【００４０】（他の実施形態）上記実施形態では、トレ
ンチ５の上部および底部においてシリコン窒化膜６ｂを
除去した構造としているが、このような構造は本発明が
適用される一例であり、すべての領域にシリコン窒化膜
６ｂを残した構造のものにおいても本発明を適用するこ
とができる。(Other Embodiments) In the above embodiments, the silicon nitride film 6b is removed at the top and bottom of the trench 5, but such a structure is an example to which the present invention is applied, and all the structures are applicable. The present invention can be applied to a structure in which the silicon nitride film 6b is left in the region.
【００４１】なお、上記実施形態では、ｎチャネルタイ
プのトレンチゲート構造のトランジスタを例に挙げてい
るが、勿論、各構成要素の導電型が逆となるｐチャネル
タイプのものについても本発明を適用することが可能で
ある。In the above embodiment, an n-channel type trench gate structure transistor is taken as an example, but of course, the present invention is also applied to a p-channel type transistor in which the conductivity type of each constituent element is reversed. It is possible to
【図１】本発明の第１実施形態における半導体装置の断
面構成を示す図である。FIG. 1 is a diagram showing a cross-sectional structure of a semiconductor device according to a first embodiment of the present invention.
【図２】図１に示す半導体装置の製造工程を示す図であ
る。FIG. 2 is a diagram showing a manufacturing process of the semiconductor device shown in FIG.
【図３】パワーＭＯＳＦＥＴのゲート絶縁膜としてＯＮ
Ｏ膜を用いた場合のエネルギーバンド図である。FIG. 3 is ON as a gate insulating film of a power MOSFET
It is an energy band figure at the time of using an O film.
【図４】Ｖｔｈのシリコン窒化膜６ｂの膜厚に対する依
存性を示す図である。FIG. 4 is a diagram showing the dependence of Vth on the thickness of a silicon nitride film 6b.
【図５】Ｖｔｈのシリコン酸化膜６ｃの膜厚に対する依
存性を示す図である。FIG. 5 is a diagram showing the dependence of Vth on the thickness of a silicon oxide film 6c.
１…シリコン基板、２…ｎ-型ドリフト層、３…ｐ型ベ
ース領域、４…ｎ+型ソース領域、５…トレンチ、６…
ゲート絶縁膜、６ａ、６ｃ〜６ｅ…シリコン酸化膜、６
ｂ…シリコン窒化膜、７…ゲート電極、８…層間絶縁
膜、９…ソース電極。1 ... Silicon substrate, 2 ... N - type drift layer, 3 ... P-type base region, 4 ... N + type source region, 5 ... Trench, 6 ...
Gate insulating film, 6a, 6c to 6e ... Silicon oxide film, 6
b ... Silicon nitride film, 7 ... Gate electrode, 8 ... Interlayer insulating film, 9 ... Source electrode.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幹昌 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 青木 孝明 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Mikimasa Suzuki 1-1, Showa-cho, Kariya city, Aichi stock market Inside the company DENSO (72) Inventor Takaaki Aoki 1-1, Showa-cho, Kariya city, Aichi stock market Inside the company DENSO
Claims (5)
たトレンチ（５）の側面に、第１のシリコン酸化膜（６
ａ）とシリコン窒化膜（６ｂ）と第２のシリコン酸化膜
（６ｃ）からなるＯＮＯ膜を有したゲート絶縁膜（６）
が形成され、前記トレンチ内において前記ゲート絶縁膜
（６）の表面にゲート電極（７）が形成された半導体装
置において、 前記ゲート電極（７）へのバイアスにより、前記第１の
シリコン酸化膜（６ａ）と前記シリコン窒化膜（６ｂ）
との界面に蓄積されるマイナス電荷が、前記シリコン窒
化膜（６ｂ）中に蓄積されるプラス電荷よりも多くなる
ように、前記シリコン窒化膜（６ｂ）および前記シリコ
ン酸化膜（６ｃ）の膜厚が設定されていることを特徴と
する半導体装置。1. A first silicon oxide film (6) is formed on a side surface of a trench (5) formed on one surface of a semiconductor substrate (1-4).
a), a gate insulating film (6) having an ONO film composed of a silicon nitride film (6b) and a second silicon oxide film (6c)
And a gate electrode (7) is formed on the surface of the gate insulating film (6) in the trench, a bias to the gate electrode (7) causes the first silicon oxide film ( 6a) and the silicon nitride film (6b)
The film thicknesses of the silicon nitride film (6b) and the silicon oxide film (6c) so that the negative charges accumulated at the interface with and are larger than the positive charges accumulated in the silicon nitride film (6b). The semiconductor device is characterized in that
（６ｂ）の膜厚が８ｎｍ以上かつ１５ｎｍ以下に設定さ
れていることを特徴とする半導体装置。2. The semiconductor device according to claim 2, wherein the ONO film has a thickness of the silicon nitride film (6b) set to 8 nm or more and 15 nm or less.
たトレンチ（５）の側面に、第１のシリコン酸化膜（６
ａ）とシリコン窒化膜（６ｂ）と第２のシリコン酸化膜
（６ｃ）からなるＯＮＯ膜を有したゲート絶縁膜（６）
が形成され、前記トレンチ内において前記ゲート絶縁膜
（６）の表面にゲート電極（７）が形成された半導体装
置において、 前記ＯＮＯ膜は、前記シリコン窒化膜（６ｂ）の膜厚が
８ｎｍ以上かつ１５ｎｍ以下に設定されていることを特
徴とする半導体装置。3. A first silicon oxide film (6) is formed on a side surface of a trench (5) formed on one surface of a semiconductor substrate (1-4).
a), a gate insulating film (6) having an ONO film composed of a silicon nitride film (6b) and a second silicon oxide film (6c)
And the gate electrode (7) is formed on the surface of the gate insulating film (6) in the trench, the ONO film has a thickness of the silicon nitride film (6b) of 8 nm or more. A semiconductor device having a thickness of 15 nm or less.
化膜（６ｃ）の膜厚が５ｎｍ以上に設定されていること
を特徴とする請求項１乃至３のいずれか１つに記載の半
導体装置。4. The semiconductor according to claim 1, wherein in the ONO film, the film thickness of the second silicon oxide film (6c) is set to 5 nm or more. apparatus.
チ（５）の側面においてのみ前記ＯＮＯ膜で構成され、
前記トレンチの上部および底部ではシリコン酸化膜（６
ｄ、６ｅ）で構成されており、前記トレンチ（５）の上
部および底部に位置するシリコン酸化膜（６ｄ、６ｅ）
が前記トレンチ（５）の側面に位置するＯＮＯ膜よりも
膜厚が厚くなっていることを特徴とする請求項１乃至４
のいずれか１つに記載の半導体装置。5. The gate insulating film (6) is formed of the ONO film only on the side surface of the trench (5),
At the top and bottom of the trench, a silicon oxide film (6
d, 6e), and a silicon oxide film (6d, 6e) located at the top and bottom of the trench (5).
Is thicker than the ONO film located on the side surface of the trench (5).
The semiconductor device according to any one of 1.
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-
2002
- 2002-01-28 JP JP2002019039A patent/JP2003224274A/en active Pending
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