JP2003223362A - メモリ保護回路 - Google Patents

Abstract

(57)【要約】 【課題】不揮発性メモリに格納されているシステム情報
を保護するため、該メモリに対する非正常なアクセスを
排除するメモリ保護回路にある。 【解決手段】メモリ保護回路１０は、プロセッサ２から
のアクセスが正常であるか、あるいは非正常であるかを
判定するフラグ制御回路１２と、不揮発性メモリ１に対
するアクセスの許可あるいは不許可を指示する許可フラ
グ１１と、許可フラグ１１の状態によってアクセスを制
御するメモリ制御回路９と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ保護に関
し、特に、不揮発性メモリに格納されたＢＩＯＳなどの
システム情報が非正常なアクセスによって、更新あるい
は破壊されることを防ぐメモリ保護回路に関する。

【０００２】

【従来の技術】メモリ保護には、さまざまな方式があ
る。例えば、ソフトウェア手段とハードウェア手段とを
組み合わせて、メモリへのアクセスを２段構えにする。
ソフトウェア見えのレジスタにアクセス許可フラグを設
け、ソフトウェア手段で該許可フラグをアクセス許可
（イネーブル）にしてからメモリにアクセスし、アクセ
ス終了後にアクセス禁止（ディセーブル）に戻す処理を
追加して、非正常なメモリアクセスを排除する。つま
り、単にメモリにアクセスが発生しても、許可フラグが
イネーブルでない限りそのアクセスが無効となり、予期
せぬ非正常なアクセスからシステム情報を保護すること
ができる。

【０００３】この従来技術の構成を示す図１０を参照し
て説明する。システム情報が格納される不揮発性メモリ
１は、プロセッサ２からプロセッサ制御回路３を通して
アクセスされる。プロセッサ制御回路３には、プロセッ
サ２からのアドレス／コマンドを格納するアドレス／コ
マンドバッファ４と、ライトデータを格納するライトデ
ータバッファ５と、プロセッサ２へのリードデータを格
納するリードデータバッファ６と、アドレスとコマンド
をデコードするデコーダ７と、リードデータバッファ６
に格納するリードデータを選択するデータセレクタ８
と、不揮発性メモリ１に対する非正常アクセスを防止す
るメモリ保護回路１８と、メモリ保護回路１８に含まれ
るアクセスを許可／不許可する許可フラグ１１と、不揮
発性メモリ１へのアクセスを制御するメモリ制御回路１
０と、より構成される。

【０００４】このプロセッサ制御回路３の動作の流れを
図１１を参照して説明する。まず不揮発性メモリ１への
アクセスを許可するために許可フラグ１１にライトを行
う（ステップ３０１）。このとき、ライトデータはイネ
ーブルを設定するデータである。続いて、許可フラグ１
１をリードしてイネーブルに設定されていることを確認
する（ステップ３０２）。イネーブルの確認後、不揮発
性メモリ１へのアクセスを開始し（ステップ３０３）、
アクセスが終了すると（ステップ３０４のｙｅｓ）、再
び許可フラグへライトを行い、許可フラグ１１にディセ
ーブルを設定する（ステップ３０５）。

【０００５】この一連の動作を図１０及び図１１を援用
して更に具体的に説明すると、プロセッサ２は許可フラ
グ１１へのライトを行う（ステップ３０１）ために、ア
ドレスとコマンドおよびライトデータを出力し、アドレ
スとコマンドは、アドレス/コマンドバッファ４に、ラ
イトデータはライトデータバッファ５に、それぞれ格納
される。デコーダ７によりアドレスとコマンドはデコー
ドされ、許可フラグ１１へのライトで、かつライトデー
タがイネーブルを示していれば、許可フラグ１１をイネ
ーブルに設定する。続けて、プロセッサ２は、許可フラ
グ１１へのリードを行う（ステップ３０２）ために、ア
ドレスとコマンドを出力する。アドレスとコマンドは、
アドレス／コマンドバッファ４に格納され、デコーダ７
によりデコードされる。デコード結果が許可フラグ１１
へのリードならば、データセレクタ８は、許可フラグ１
１からのデータを選択してリードデータバッファ６に格
納し、プロセッサ２に返送する。その後、プロセッサ２
は不揮発性メモリ１へのアクセス（ステップ３０３）を
開始する。ライトアクセスであれば、アドレスとコマン
ドをアドレス／コマンドバッファ４に、ライトデータを
ライトデータバッファ５に格納する。アドレスとコマン
ドをデコーダ７でデコードした結果、不揮発性メモリ１
へのライトであればメモリ制御回路１０にライトアクセ
スを通知する。ここで許可フラグ１１がイネーブルにな
っているので、メモリ制御回路１０は、不揮発性メモリ
１に対してライトを行い、ライトデータバッファ５から
ライトデータを出力する。一連のアクセスが終了すると
（ステップ３０４のｙｅｓ）、プロセッサ２は許可フラ
グ１１をディセーブルにするためのライトを行い、同様
な手順で許可フラグ１１をディセーブルに設定する（ス
テップ３０５）。

【０００６】以上で説明したように許可フラグ１１とい
う非正常なアクセスの抑止手段を設けて、直接システム
情報へのアクセスができないようにしている。しかし、
許可フラグ１１が、プロセッサからのライト動作で更新
されるため、プログラムが原因の、イネーブルとディセ
ーブルの切り替え制御ミスあるいは暴走による許可フラ
グ１１の非正常な更新が発生すると、この抑止手段が外
れ、システム情報へのアクセスが可能となってしまう。

【０００７】更に、従来技術の特開平３−２７８２５５
号公報によれば、メモリに対するアクセスをイネーブル
あるいはディセーブルにするデータの保持手段を設け
て、該保持手段をイネーブルにした次のサイクルのメモ
リアクセスをイネーブルにし、該サイクルの終わりで、
該データをディセーブルにし、メモリアクセスを不許可
する発明が説明されている。この発明では、プログラム
の非正常な動作で、該保持手段をイネーブル状態にする
データ書き込みが行われても、正常な書き込みと判定さ
れるのでメモリ保護が十分機能しない。

【０００８】

【発明が解決しようとする課題】コンピュータシステム
において、ＯＳなど有償のシステム情報を不揮発性メモ
リ等のＡＣ電源を落としても消失しない記憶素子に保持
している場合、システム情報の破壊あるいは消失によ
り、システムそのものの立ち上げができなくなることが
ある。記憶素子そのものあるいはその他ハードウェアの
故障により、システム情報が破壊あるいは消失すること
はあるが、ソフトウェアのプログラムミスによる誤動作
または意図的あるいは偶発的な侵入などの非正常なアク
セスによってシステム情報を破壊することもある。その
ため、メモリに対する非正常なアクセスによるシステム
情報の破壊を防ぐ保護機能を設ける。

【０００９】従来の保護機能は、保護される領域あるい
は保護される対象にアクセスする手続き内に入り込まれ
る非正常な事態を想定していない。しかし、この非正常
な事態が、作為あるいは偶発または外乱によって生じた
とき、保護対象が破壊されることが発生する。

【００１０】そこで、アクセス手続きに、ソフトウェア
見えのレジスタを設けて、該レジスタをアクセスの許可
フラグとして機能させて、許可フラグが許可状態のと
き、アクセスできるようにすることの外に、所定のレジ
スタに設定されているデータを演算回路で処理した演算
結果と、該データを正常なソフトウェアのアクセス手段
が読み取って演算処理を施した結果と、を比較して一致
したとき、許可フラグを許可状態に設定する。つまり、
ソフトウェアのアクセス手段が出力する期待値と、許可
フラグ側のハードウェア手段が出力する期待値と、が一
致することで、メモリのアクセス手続きが正常に作動し
ていることを保証する。

【００１１】この発明の目的は、不揮発性メモリに格納
されているシステム情報を保護するため、該メモリに対
する非正常なアクセスを排除するメモリ保護回路にあ
る。

【００１２】

【課題を解決するための手段】そのため、この発明の、
システム情報を格納する不揮発性メモリと、不揮発性メ
モリにアクセスして、システム情報をリードライトする
プロセッサと、前記プロセッサから不揮発性メモリへの
アクセスを制御するプロセッサ制御回路と、を備え、前
記プロセッサ制御回路が、不揮発性メモリへのアクセス
に対してメモリを保護するメモリ保護回路と、プロセッ
サから送付されるアドレスあるいはコマンドを受け付け
るアドレス／コマンドバッファと、プロセッサから送付
されるライトデータを受け付けるライトデータバッファ
と、アドレス／コマンドバッファのデータをデコードす
るデコーダと、前記デコーダの出力によって、前記メモ
リ保護回路または不揮発性メモリの出力のいずれか一つ
を選択するデータセレクタと、前記データセレクタの出
力を受け取るリードバッファと、前記デコーダからのア
ドレス及びコマンド並びに前記メモリ保護回路によっ
て、不揮発性メモリに対するリードライトを実施するメ
モリ制御回路と、を備えてメモリ保護を実施するメモリ
保護回路において、前記メモリ保護回路が、プロセッサ
からのアクセスが正常かあるいは非正常かを判定するフ
ラグ制御回路と、前記メモリ制御回路に対して、前記不
揮発性メモリに対するアクセスを許可あるいは不許可に
する許可フラグと、を備え、てなることを特徴とする。

【００１３】更に、前記フラグ制御回路は、プロセッサ
からライトデータバッファを通じて送付される初期値あ
るいは演算処理結果のデータを一時記憶する一時バッフ
ァと、プロセッサからの前記データを記憶する制御レジ
スタと、前記制御レジスタのデータあるいは前記一時バ
ッファのデータを選択するセレクタと、前記制御レジス
タのデータを演算処理する演算回路と、前記演算回路の
出力データとプロセッサからの演算処理結果データとを
比較して、一致しているとき、前記許可フラグを許可状
態にし、前記制御レジスタを前記セレクタを通じて前記
演算回路出力データで更新し、不一致のとき、前記許可
フラグの状態を変更せずに前記制御レジスタのデータを
前記セレクタを通じて再格納する比較回路と、を備える
ことを特徴とする。

【００１４】更に、前記演算回路は、前記制御レジスタ
のデータに対して、所定値を加算する回路であることを
特徴とする。

【００１５】更に、前記演算回路は、前記制御レジスタ
のデータに対して、シフト演算を施す回路であることを
特徴とする。

【００１６】更に、前記フラグ制御回路は、プロセッサ
からライトデータバッファを通じて送付される初期値あ
るいは演算処理結果のデータを一時記憶する一時バッフ
ァと、プロセッサからの前記初期値のデータを記憶する
制御レジスタと、前記制御レジスタのデータあるいは前
記一時バッファのデータを選択するセレクタと、前記制
御レジスタのデータを演算処理する演算回路と、前記演
算回路の出力データとプロセッサからの演算処理結果デ
ータとを比較して、一致しているとき、前記許可フラグ
を許可状態に設定し、前記制御レジスタを前記セレクタ
を通じて前記演算回路出力データで更新し、不一致のと
き、前記許可フラグの状態を変更せずに前記制御レジス
タのデータを前記セレクタを通じて再格納する比較回路
と、プロセッサによってアクセス回数のデータが設定さ
れ，前記不揮発性メモリに対するアクセス毎に減算され
て、前記データが「０」に達したとき、前記許可フラグ
を不許可状態にするカウンタと、を備えることを特徴と
する。

【００１７】更に、前記演算処理結果データは、プロセ
ッサが前記制御レジスタから読み出したデータに対し
て、前記不揮発性メモリに対する正常なアクセス処理の
一部をなす演算処理で得られる結果データであることを
特徴とする。

【００１８】

【発明の実施の形態】この発明の実施の形態について図
面を参照して説明する。この発明の第1の実施の形態を
示す図１を用いて説明する。システム情報が格納される
不揮発性メモリ１はプロセッサ２からプロセッサ制御部
３を通してアクセスされる。プロセッサ制御部３には、
プロセッサ２からのアドレス/コマンドを格納するアド
レス/コマンドバッファ４と、ライトデータを格納する
ライトデータバッファ５と、プロセッサへのリードデー
タを格納するリードデータバッファ６と、アドレスとコ
マンドをデコードするデコーダ７と、リードデータを選
択するデータセレクタ８と、不揮発性メモリ１へのアク
セスを制御するメモリ制御回路９と、不揮発性メモリ１
のメモリ保護回路１０と、を備える。メモリ保護回路１
０は、不揮発性メモリ１へのアクセスを許可／禁止する
許可フラグ１１と、許可フラグ１１の許可状態及び不許
可状態を制御するフラグ制御回路１２と、を有する。

【００１９】更に、フラグ制御回路１２の構成を示す図
２を参照すると、フラグ制御回路１２には、プロセッサ
２から設定される初期値や演算処理結果のデータを設定
する制御レジスタ１２１と、制御レジスタ１２１へのラ
イトデータを一旦保持する一時バッファ１２２と、制御
レジスタ１２１のデータに演算を行う演算回路１２５
と、演算回路１２５の出力データと一時バッファ１２２
にあるプロッセサ２の演算処理結果データとを比較する
比較回路１２４と、制御レジスタ１２１に設定するデー
タを選択するセレクタ１２３と、を有する。

【００２０】次に、この第１の実施の形態の動作につい
て、処理の流れを示す図３（ａ）及び図３（ｂ）を参照
して説明する。まず、プロセッサ２によるプロセッサ制
御回路３の動作を示す図３（ａ）を参照すると、制御レ
ジスタ１２１の初期値のデータを確認するために制御レ
ジスタ１２１をリードする（ステップ２０１）。プロセ
ッサ２は、リードした制御レジスタ１２１の初期値のデ
ータに対して演算処理を実行する（ステップ２０２
Ａ）。演算結果データをライトデータとして、一時バッ
ファ１２２を通じて制御レジスタ１２１にライトを行う
（ステップ２０３）。更に、正常に処理が行われて、許
可フラグ１１が許可状態であることを確認するために、
許可フラグ１１をリードする（ステップ２０４）。ここ
から、不揮発性メモリ１へのアクセスを開始し（ステッ
プ２０５）、アクセスが終了すると（ステップ２０６の
ｙｅｓ）、許可フラグ１１へライトを行って、許可フラ
グ１１をディセーブルに設定する（ステップ２０７）。

【００２１】一方、フラグ制御回路１２の動作を示す図
３（ｂ）を参照すると、制御レジスタ１２１のデータを
リードする（ステップ２５１）。リードしたデータを演
算回路１２５で処理する（２５２Ａ）。この演算回路１
２５の出力データと一時バッファ１２２にあるデータと
を比較回路１２４で比較する（ステップ２５３）。比較
結果を許可フラグ１１に設定する（ステップ２５４）。
図３（ｂ）のステップ２５１からステップ２５４は、図
３（ａ）のステップ２０３が実行される段階におけるフ
ラグ制御回路１２の動作である。

【００２２】この第1の実施の形態の全体動作を図１と
図２と図３（ａ）と図３（ｂ）に沿って、具体的に説明
する。プロセッサ２は、制御レジスタ１２１のリードを
行う（ステップ２０１）ためにアドレスとコマンドを出
力する。アドレスとコマンドは、プロセッサ制御回路３
のアドレス／コマンドバッファ４に格納され、デコーダ
７にてデコードされる。デコード結果が制御レジスタ１
２１のリードのコマンドであるならば、データセレクタ
８は制御レジスタ１２１のデータを選択してリードデー
タバッファ６に格納し、プロセッサ２に返送する。プロ
セッサ２は、返送された制御レジスタ１２１のデータの
演算処理を行う（ステップ２０２Ａ）。

【００２３】ステップ２０２Ａにおけるプロセッサ２の
演算処理を、ここでは＋１の加算を想定する。制御レジ
スタ１２１の初期値であるデータが、０Ｘ００００００
００ならば、演算結果データは０Ｘ０００００００１と
なる。プロセッサ２は、この演算結果データを一時バッ
ファ１２２を通じて制御レジスタ１２１にライトする
（ステップ２０３）。このライトのアドレスとコマンド
は、アドレス／コマンドバッファ４に、ライトデータ
（演算結果データ）はライトデータバッファ５に、それ
ぞれ格納される。アドレスとコマンドをデコーダ７でデ
コードした結果、制御レジスタ１２１へのライトなら
ば、ライトデータバッファ５に格納されたライトデータ
は、一時バッファ１２２を通じて制御レジスタ１２１に
格納される。

【００２４】一方、制御レジスタ１２１のデータは、演
算回路１２５にて演算処理が行われる。ここでは、制御
レジスタ１２１の初期値のデータ０Ｘ００００００００
であるから、演算回路１２５の出力データは、０Ｘ００
０００００１となる。一時バッファ１２２に格納された
プロセッサ２の演算処理結果データと、演算回路１２５
の出力データとは、比較回路１２４にて比較される。こ
こでは、どちらのデータも０Ｘ０００００００１となる
ので、比較結果は一致となり、許可フラグ１１をイネー
ブルの許可状態に設定する。更に、セレクタ１２３は、
一時バッファ１２２のデータを選択して、制御レジスタ
１２１を更新する。ここでは、一時バッファ１２２のデ
ータは、０Ｘ０００００００１なので、制御レジスタ１
２１が０Ｘ０００００００１に更新され、次のアクセス
に対する初期値のデータとして使用される。

【００２５】次に、比較回路１２４の結果が不一致の場
合、許可フラグ１１の状態は、変更されず不許可状態
（ディセーブル）を保ち、セレクタ１２３は制御レジス
タ１２１のデータを選択するので制御レジスタ１２１の
データは、そのまま再格納される。その後、プロセッサ
２は、制御レジスタ１２１への書き込み処理が正しく行
われたことを確認するために許可フラグ１１をリードす
る（ステップ２０４）。

【００２６】プロセッサ２からのアドレスとコマンド
は、アドレス／コマンドバッファ４に格納され、デコー
ダ７にてデコードされる。デコード結果が許可フラグ１
１のリードならば、データセレクタ８は、許可フラグ１
１を選択してリードデータバッファ６に格納し、プロセ
ッサ２に返送される。プロセッサ２は、許可フラグ１１
がイネーブルになっていることを確認した後、不揮発性
メモリ１へのアクセスを開始する（ステップ２０５）。
アドレス／コマンドバッファ４のアドレスとコマンドが
ライトアクセスならば、ライトデータをライトデータバ
ッファ５に格納し、アドレスとコマンドをデコーダ７に
てデコードする。デコード結果が不揮発性メモリ１への
アクセスならば、メモリ制御回路９に通知し、メモリ制
御回路９は、許可フラグ１１がイネーブルなので、不揮
発性メモリ１にアクセスを行う。リードアクセスなら
ば、データセレクタ８は不揮発性メモリ１からのリード
データを選択してリードデータバッファ６に格納して、
プロセッサ２に返送する。ライトアクセスならば、ライ
トデータバッファ５のライトデータを不揮発性メモリ１
に出力して、ライトを実行する。

【００２７】一連のアクセスが終了すると（ステップ２
０６のｙｅｓ）、プロセッサ２は、許可フラグ１１へデ
ィセーブルを設定するためにライトを行う（ステップ２
０７）。プロセッサ２が、出力したアドレスとコマンド
をアドレス／コマンドバッファ４に、ライトデータをラ
イトデータバッファ５に、それぞれ格納し、アドレスと
コマンドをデコーダ７でデコードする。デコードの結
果、許可フラグ１１へのライトで、許可フラグ１１が不
許可状態（ディセーブル）を示していれば、許可フラグ
１１をディセーブルに更新する。なお、許可フラグ１１
へのライトは、不許可状態（ディセーブル）への設定の
みが可能で、許可状態（イネーブル）への設定は、プロ
セッサ２から直接設定することはできない。

【００２８】この発明の目的を逸脱しない範囲で、不揮
発性メモリ１の内容を破壊しないということであれば、
第１の実施の形態をリードアクセスに限り許可フラグ１
１の状態が許可状態あるいは不許可状態に関わらず、リ
ードアクセスを許可するように変更することができるこ
とは明らかである。

【００２９】次に、第２の実施の形態を図面を参照して
説明する。第１の実施の形態における図１のメモリ保護
回路１０のフラグ制御回路１２を、第２の実施の形態の
図４のメモリ保護回路１３では、フラグ制御回路１４に
変更する。フラグ制御回路１４の構成を示す図５を参照
すると、演算処理にシフト回路１２６を採用する点で、
第１の実施の形態の演算回路１２５と異なる。シフト演
算は、例えば、制御レジスタ１２１のデータを０Ｘ００
０００００１として、演算を左１ビットシフトとすると
演算結果は０Ｘ００００００１０となる。また、右１ビ
ットシフトでもよい。このシフト演算に対応して、プロ
セッサ２における演算処理がシフト処理に変更され、図
６（ａ）のステップ２０２Ｂの「プロセッサでシフト処
理」と、図６（ｂ）のステップ２５２Ｂの「シフト回路
で処理」と、にそれぞれ変更される。その他の構成及び
動作は、第１の実施の形態における図１，図２，図３
（ａ），図３（ｂ）のそれぞれ対応するものに同じであ
る。

【００３０】次に、第３の実施の形態を図面を参照して
説明する。第１の実施の形態におけるメモリ保護回路１
０が第３の実施の形態では、メモリ保護回路１５に変更
される。メモリ保護回路１０では、図３及び図６のステ
ップ２０７に示すように、不揮発性メモリ１へのアクセ
スが終了した毎に、許可フラグ１１を不許可状態のディ
セーブルに設定するため、プロセッサ２が許可フラグ１
１に直接ライトを行っていた。メモリ保護回路１５で変
更される点は、図３及び図６のステップ２０７に示す許
可フラグ１１への直接書き込みを一切無くすために、不
揮発性メモリ１へのアクセス回数のカウンタ１２７を設
け、規定回数のアクセスが終了すると、自動的に許可フ
ラグ１１を不許可状態のディセーブルに変更する。

【００３１】上述の変更点を図８を用いて説明する。メ
モリ保護回路１５のフラグ制御回路１６は、制御レジス
タ１２１と、一時バッファ１２２と、セレクタ１２３
と、比較回路１２４と、演算回路１２５と、に加え、不
揮発性メモリ１へのアクセス回数をカウントするカウン
タ１２７を備える。カウンタ１２７は、プロセッサ１か
ら、アクセス回数に相当するデータが初期値として設定
され、不揮発性メモリ１に対するアクセス毎に、減算さ
れて、「０」に達したとき、許可フラグ１１をディセー
ブルの不許可状態にする作用を有する。

【００３２】第３の実施の形態の動作を動作を図９
（ａ）及び図９（ｂ）を参照して説明する。まず、制御
レジスタ１２１の初期値のデータを確認するために制御
レジスタ１２１をリードする（ステップ２０１）。プロ
セッサ２は、リードした制御レジスタ１２１のデータに
対して演算処理を実行する（ステップ２０２Ａ）。演算
結果をライトデータとして、一時バッファ１２２を通じ
て制御レジスタ１２１にライトを行う（ステップ２０
３）。更に、正常に処理が行われたことを確認するため
に、許可フラグ１１をリードする（ステップ２０４）。
続いて不揮発性メモリ１へのアクセス回数をカウンタ１
２７にライトする（ステップ２０４Ａ）。ここから不揮
発性メモリ１へのアクセスを開始する（ステップ２０
５）。不揮発性メモリ１へのアクセスが発生するたびに
カウンタをデクリメントし、規定回数に達したかを判定
し、カウンタ１２７が「０」に達すると（ステップ２０
６のＡ）、許可フラグ１１をディセーブルに更新する
（ステップ２０７）。

【００３３】このカウンタ１２７の動作はハードウェア
でなされ、カウンタ１２７の動作を示す図９（ｂ）を参
照すると、カウンタ１２７はプロセッサ２からアクセス
される度に、設定されているアクセス回数を減算する
（ステップ２６１）。カウンタ１２７が所定のアクセス
回数に達して、カウント値「０」に達すると、許可フラ
グ１１をディセーブルの不許可状態にする（ステップ２
６２）。

【００３４】第３の実施の形態の動作の全体を図７と図
８と図９（ａ）と図９（ｂ）に沿って、具体的に説明す
る。プロセッサ２は、制御レジスタ１２１のリードを行
う（ステップ２０１）ためにアドレスとコマンドを出力
する。アドレスとコマンドはアドレス／コマンドバッフ
ァ４に格納され、デコーダ７にてデコードされる。デコ
ード結果が制御レジスタ１２１のリードの場合、データ
セレクタ８は制御レジスタ１２１のデータを選択して、
リードデータバッファ６に格納し、プロセッサ２に返送
する。プロセッサ２は、読み出した制御レジスタ１２１
のデータに演算処理を行う（ステップ２０２Ａ）。プロ
セッサ２は、この演算処理結果データを制御レジスタ１
２１に一時バッファ１２２を通じてライトする（ステッ
プ２０３）。このライトのアドレスとコマンドは、アド
レス／コマンドバッファ４に、ライトデータである演算
処理結果データはライトデータバッファ５に、それぞれ
格納される。アドレスとコマンドをデコーダ７でデコー
ドした結果、制御レジスタ１２１へのライトの場合、ラ
イトデータバッファ５に格納されたライトデータは、一
時バッファ１２２に格納される。一方、制御レジスタ１
２１のデータは、演算回路１２５にて演算が行われる。
一時バッファ１２２に格納された演算処理結果データ
と、演算回路１２５の出力データと、を比較回路１２４
にて比較する。比較結果が一致すれば、許可フラグ設定
信号で許可フラグ１１をイネーブルの許可状態に設定す
る。

【００３５】更に、セレクタ１２３は、一時バッファ１
２２のデータを選択し、制御レジスタ１２１を更新す
る。もし、比較回路１２４の結果が不一致の場合、許可
フラグ１１の状態は変更されず、不許可状態のディセー
ブルのままとなり、セレクタ１２３は、制御レジスタ１
２１のデータを選択するので、制御レジスタ１２１へデ
ータが書き戻されて、そのままのデータが再格納され
る。その後、プロセッサ２は、制御レジスタ１２１への
書き込み処理が正常に行われたことを確認するために許
可フラグ１１をリードする（ステップ２０４）。プロセ
ッサ２からのアドレスとコマンドは、アドレス／コマン
ドバッファ４に格納され、デコーダ７にてデコードされ
る。デコード結果が許可フラグ１１のリードならば、デ
ータセレクタ１２３は、許可フラグ１１の状態の値を選
択してリードデータバッファ６に格納し、プロセッサ２
に返送する。

【００３６】続いて、プロセッサ２は、カウンタ１２７
に不揮発性メモリ１へのアクセス回数をライトする（ス
テップ２０４Ａ）。アドレスとコマンドはアドレス／コ
マンドバッファ４に、ライトデータはライトデータバッ
ファ５に、それぞれ格納され、アドレスとコマンドは、
デコーダ７にてデコードされる。デコード結果がカウン
タ１２７へのライトの場合、ライトデータバッファ５の
ライトデータが初期値のデータとしてカウンタ１２７に
設定される。該データは不揮発性メモリ１に対するアク
セス回数である。ここから、プロセッサ２は、不揮発性
メモリ１へのアクセスを開始する（ステップ２０５）。
アドレスとコマンドは、アドレス／ コマンドバッファ
４に、ライトアクセスの場合は、ライトデータをライト
データバッファ５に、それぞれ格納し、アドレスとコマ
ンドをデコーダ７にてデコードする。デコード結果が不
揮発性メモリ１へのアクセスの場合、メモリ制御回路９
に通知し、メモリ制御回路９は許可フラグ１１が許可状
態のイネーブルなので、不揮発性メモリ１にアクセスを
行う。リードアクセスの場合、データセレクタ８は、不
揮発性メモリ１からのリードデータを選択してリードデ
ータバッファ６に格納して、プロセッサ２に返送する。
ライトアクセスの場合、ライトデータバッファ５のライ
トデータを不揮発性メモリ１に出力してライトを実行す
る。

【００３７】カウンタ１２７の動作は、図９（ｂ）を参
照すると、不揮発性メモリ１へのアクセスが発生する度
に、カウンタ１２７は、１ずつディクリメントを行い
（ステップ２６１）、規定回数に達するとカウント値が
「０」となり、許可フラグ１１をディセーブルに更新す
る（ステップ２６２）。プロセッサ２は、許可フラグ１
１を許可状態のイネーブルにも、不許可状態のディセー
ブルにも直接設定することはできない。

【００３８】

【発明の効果】ソフトウェアの非正常なアクセスからシ
ステム情報を保護するために、単にソフトウェア見えの
レジスタへのライトによりアクセスを許可／不許可する
のではなく、メモリ保護回路及びプロセッサの双方で個
別に演算処理した結果によって、許可状態にするか、あ
るいは不許可状態にするか、を判定する処理を挿入する
ことにより、正常なアクセスであることを保証する。

【００３９】更に、不揮発性メモリに対する予定のアク
セス回数を予めカウンタに設定し、アクセスの度に制御
レジスタに対して、データを正常に演算処理された結果
データに基づいて、アクセスを実行し、要求されるアク
セス回数を書き込む制御を受けるので、非正常なアクセ
スを取り除くことができる。

【００４０】更に、プログラム処理だけで非正常なアク
セスを防止するには、チェックを多重に行う必要があ
り、その分、プログラムが複雑になってしまうが、この
発明では、基本的にリード１回とライト１回でチェック
されるので、プログラムを簡単にできる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態２を示す図であ
る。

【図２】図１のフラグ制御回路の細部を示す図である。

【図３】第１の実施の形態の動作を示す図で、分図
（ａ）はプロセッサの動作を、分図（ｂ）はフラグ制御
回路の動作を、それぞれ示す図である。

【図４】この発明の第２の実施の形態２を示す図であ
る。

【図５】図４のフラグ制御回路の細部を示す図である。

【図６】第２の実施の形態の動作を示す図で、分図
（ａ）はプロセッサの動作を、分図（ｂ）はフラグ制御
回路の動作を、それぞれ示す図である。

【図７】この発明の第３の実施の形態２を示す図であ
る。

【図８】図７のフラグ制御回路の細部を示す図である。

【図９】第３の実施の形態の動作を示す図で、分図
（ａ）はプロセッサの動作を、分図（ｂ）はフラグ制御
回路の動作を、それぞれ示す図である。

【図１０】従来技術のメモリ保護回路の構成を示す図で
ある。

【図１１】図１０の動作を示す図である。

【符号の説明】

１ 不揮発性メモリ ２ プロセッサ ３ プロセッサ制御回路 ４ アドレス／コマンドバッファ ５ ライトデータバッファ ６ リードデータバッファ ７ デコーダ ８ データセレクタ ９ メモリ制御回路 １０ メモリ保護回路 １１ 許可フラグ １２ フラグ制御回路 １３ メモリ保護回路 １４ フラグ制御回路 １５ メモリ保護回路 １６ フラグ制御回路 １２１ 制御レジスタ １２２ 一時バッファ １２３ セレクタ １２４ 比較回路 １２５ 演算回路 １２６ シフト回路 １２７ カウンタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 システム情報を格納する不揮発性メモリ
   と、不揮発性メモリにアクセスして、システム情報をリ
   ードライトするプロセッサと、前記プロセッサから不揮
   発性メモリへのアクセスを制御するプロセッサ制御回路
   と、を備え、 前記プロセッサ制御回路が、 不揮発性メモリへのアクセスに対してメモリを保護する
   メモリ保護回路と、 プロセッサから送付されるアドレスあるいはコマンドを
   受け付けるアドレス／コマンドバッファと、 プロセッサから送付されるライトデータを受け付けるラ
   イトデータバッファと、 アドレス／コマンドバッファのデータをデコードするデ
   コーダと、 前記デコーダの出力によって、前記メモリ保護回路また
   は不揮発性メモリの出力のいずれか一つを選択するデー
   タセレクタと、 前記データセレクタの出力を受け取るリードバッファ
   と、 前記デコーダからのアドレス及びコマンド並びに前記メ
   モリ保護回路によって、不揮発性メモリに対するリード
   ライトを実施するメモリ制御回路と、 を備えてメモリ保護を実施するメモリ保護回路におい
   て、 前記メモリ保護回路が、 プロセッサからのアクセスが正常かあるいは非正常かを
   判定するフラグ制御回路と、 前記メモリ制御回路に対して、前記不揮発性メモリに対
   するアクセスを許可あるいは不許可にする許可フラグ
   と、 を備え、 てなることを特徴とするメモリ保護回路。
2. 【請求項２】 前記フラグ制御回路は、 プロセッサからライトデータバッファを通じて送付され
   る初期値あるいは演算処理結果のデータを一時記憶する
   一時バッファと、 プロセッサからの前記データを記憶する制御レジスタ
   と、 前記制御レジスタのデータあるいは前記一時バッファの
   データを選択するセレクタと、 前記制御レジスタのデータを演算処理する演算回路と、 前記演算回路の出力データとプロセッサからの演算処理
   結果データとを比較して、一致しているとき、前記許可
   フラグを許可状態にし、前記制御レジスタを前記セレク
   タを通じて前記演算回路出力データで更新し、不一致の
   とき、前記許可フラグの状態を変更せずに前記制御レジ
   スタのデータを前記セレクタを通じて再格納する比較回
   路と、 を備えることを特徴とする請求項１記載のメモリ保護回
   路。
3. 【請求項３】 前記演算回路は、 前記制御レジスタのデータに対して、所定値を加算する
   回路であることを特徴とする請求項２記載のメモリ保護
   回路。
4. 【請求項４】 前記演算回路は、 前記制御レジスタのデータに対して、シフト演算を施す
   回路であることを特徴とする請求項２記載のメモリ保護
   回路。
5. 【請求項５】 前記フラグ制御回路は、 プロセッサからライトデータバッファを通じて送付され
   る初期値あるいは演算処理結果のデータを一時記憶する
   一時バッファと、 プロセッサからの前記初期値のデータを記憶する制御レ
   ジスタと、 前記制御レジスタのデータあるいは前記一時バッファの
   データを選択するセレクタと、 前記制御レジスタのデータを演算処理する演算回路と、 前記演算回路の出力データとプロセッサからの演算処理
   結果データとを比較して、一致しているとき、前記許可
   フラグを許可状態に設定し、前記制御レジスタを前記セ
   レクタを通じて前記演算回路出力データで更新し、不一
   致のとき、前記許可フラグの状態を変更せずに前記制御
   レジスタのデータを前記セレクタを通じて再格納する比
   較回路と、 プロセッサによってアクセス回数のデータが設定され，
   前記不揮発性メモリに対するアクセス毎に減算されて、
   前記データが「０」に達したとき、前記許可フラグを不
   許可状態にするカウンタと、 を備えることを特徴とする請求項１記載のメモリ保護回
   路。
6. 【請求項６】 前記演算処理結果データは、 プロセッサが前記制御レジスタから読み出したデータに
   対して、前記不揮発性メモリに対する正常なアクセス処
   理の一部をなす演算処理で得られる結果データであるこ
   とを特徴とする請求項２及び請求項５記載のメモリ保護
   回路。