JP2003218705A - Serial data processor circuit - Google Patents
Serial data processor circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はシリアルデータ処理
回路に関し、特に外部装置からシリアル転送されて来た
シリアルデータを取り込み、パラレルデータに変換した
後に、所定のデータレジスタに書き込むように構成され
たシリアルデータ処理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial data processing circuit, and more particularly to a serial data processing circuit configured to fetch serial data serially transferred from an external device, convert the serial data into parallel data, and write the parallel data into a predetermined data register. The present invention relates to a data processing circuit.
【０００２】[0002]
【従来の技術】図３は従来のシリアルデータ処理回路を
示す回路図である。外部装置（例えば、マイクロコンピ
ュータ）のシリアル転送回路から転送されるシリアルデ
ータは、いわゆる３線のシリアル転送方式を利用して転
送され、図３に示すようなシリアルデータ処理回路に取
り込まれる。このシリアルデータ処理回路は例えばＬＣ
Ｄコントローラのインターフェース回路を構成してい
る。2. Description of the Related Art FIG. 3 is a circuit diagram showing a conventional serial data processing circuit. Serial data transferred from a serial transfer circuit of an external device (for example, a microcomputer) is transferred using a so-called three-wire serial transfer system and taken into a serial data processing circuit as shown in FIG. This serial data processing circuit is, for example, an LC
It constitutes the interface circuit of the D controller.
【０００３】係る３線のシリアル転送方式は、シリアル
データ転送をイネーブルにする為のデータイネーブル信
号SDENと、シリアル転送クロックSCLKと、このシリアル
転送クロックSCLKに同期したシリアルデータSDATAがそ
れぞれの信号線を介して転送される方式である。In such a three-wire serial transfer system, a data enable signal SDEN for enabling serial data transfer, a serial transfer clock SCLK, and serial data SDATA synchronized with this serial transfer clock SCLK are provided on respective signal lines. It is a method that is transferred via.
【０００４】データイネーブル信号SDEN、シリアル転送
クロックSCLK、シリアルデータSDATAの信号波形の一例
を図４に示す。データイネーブル信号SDENがハイレベル
に期間、シリアルデータSDATAの転送が有効となる。図
４の例において、このシリアルデータSDATAは、４ビッ
トのアドレスデータA3〜A0及び１６ビットのデータD15
〜D0を含んでいる。FIG. 4 shows an example of signal waveforms of the data enable signal SDEN, the serial transfer clock SCLK, and the serial data SDATA. The transfer of the serial data SDATA is valid while the data enable signal SDEN is at the high level. In the example of FIG. 4, the serial data SDATA is 4-bit address data A3 to A0 and 16-bit data D15.
Includes ~ D0.
【０００５】これらのデータイネーブル信号SDEN、シリ
アル転送クロックSCLK、シリアルデータSDATAは、シリ
アル・パラレル変換回路１０に入力される。シリアル・
パラレル変換回路１０は、シリアルデータSDATAをパラ
レルデータに変換する。このパラレルデータは、一般に
は図５に示すようにｎビットのアドレス部とｍビットの
データ部から構成される。The data enable signal SDEN, serial transfer clock SCLK, and serial data SDATA are input to the serial / parallel conversion circuit 10. Cereal·
The parallel conversion circuit 10 converts the serial data SDATA into parallel data. This parallel data is generally composed of an n-bit address part and an m-bit data part as shown in FIG.
【０００６】シリアル・パラレル変換回路１０から出力
されたｎビットのアドレスデータＡ0〜Ａn-1は、アドレ
スデコーダ２０に入力されデコードされる。そして、シ
リアル・パラレル変換回路１０から出力されたｍビット
のデータＤ0〜Ｄm-1は、アドレスデコーダ２０のデコー
ド出力ＤＯ1〜ＤＯXに応じて指定されたデータレジスタ
３０−１〜３０−Ｘの中の特定のデータレジスタに書き
込まれる。図６は、アドレスデータが４ビットの場合
に、アドレスデータＡ0〜Ａ3とこのアドレスデータＡ0
〜Ａ3によって指定されたデータレジスタとの関係を示
している。The n-bit address data A0 to An-1 output from the serial / parallel conversion circuit 10 are input to the address decoder 20 and decoded. The m-bit data D0 to Dm-1 output from the serial / parallel conversion circuit 10 are stored in the data registers 30-1 to 30-X designated according to the decode outputs DO1 to DOX of the address decoder 20. Written to a specific data register. FIG. 6 shows that when the address data is 4 bits, the address data A0 to A3 and this address data A0
~ A3 shows the relationship with the data register specified.
【０００７】したがって、上述のシリアルデータ処理回
路によれば、外部装置から転送されて来るシリアルデー
タをパラレル変換して、アドレスデータによって指定さ
れるデータレジスタにデータを書き込むことが可能であ
る。Therefore, according to the above-described serial data processing circuit, it is possible to convert the serial data transferred from the external device into parallel data and write the data in the data register designated by the address data.
【０００８】[0008]
【発明が解決しようとする課題】上述のシリアルデータ
処理回路をＩＣ内部に集積化した場合に、ＩＣの出荷時
に当該回路が正常に動作しているかどうかを検査するこ
とが必要である。特に、アドレスデコーダ２０の検査の
ためには、アドレスデータが正しくデコードされている
かの確認と共に、別のアドレスが選択されていないかど
うかの確認が必要となる。When the above serial data processing circuit is integrated inside the IC, it is necessary to check whether the circuit is operating normally when the IC is shipped. In particular, in order to check the address decoder 20, it is necessary to confirm whether the address data has been correctly decoded and also whether another address has been selected.
【０００９】その検査のためには、テスト回路等を用い
てアドレスデコーダ２０のデコード出力ＤＯ1〜ＤＯXの
全てをＩＣの出力ピンに出力させる方法がある。しかし
ながら、アドレス数が多くなるとそれに伴ってアドレス
デコーダ２０のデコード出力の数も増加するため、その
全てをＩＣの出力ピンに出力させることができなくな
り、ＩＣの出力ピン数の制約のためにアドレスデコーダ
２０の検査が困難になるという問題があった。For the inspection, there is a method of outputting all the decode outputs DO1 to DOX of the address decoder 20 to the output pins of the IC by using a test circuit or the like. However, as the number of addresses increases, the number of decode outputs of the address decoder 20 also increases, so that all of them cannot be output to the output pins of the IC, and the address decoder has a restriction due to the number of output pins of the IC. There was a problem that the inspection of 20 becomes difficult.
【００１０】そこで、本発明はアドレス数に関わらずデ
コーダ回路の検査を容易に行えるようにしたシリアルデ
ータ処理回路を提供することを目的としている。Therefore, an object of the present invention is to provide a serial data processing circuit which can easily inspect a decoder circuit regardless of the number of addresses.
【００１１】[0011]
【課題を解決するための手段】本発明は上記の従来技術
の課題に鑑みてなされたものであり、シリアルデータ処
理回路において、パラレル変換後のアドレスデータをデ
コードする為の、同一構成のデコーダ回路を複数個設
け、各デコーダ回路の出力が一致するかどうかを一致比
較器で検出することにより、デコーダ回路の検査を行う
ようにしたものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art. In a serial data processing circuit, a decoder circuit having the same structure for decoding address data after parallel conversion is provided. Is provided, and the decoder circuit is inspected by detecting whether or not the outputs of the respective decoder circuits match with each other by the coincidence comparator.
【００１２】かかる構成によると、同一構成の複数個の
デコーダの対応する出力ビットが同時に不良になる確率
は非常に希であるため、各デコーダ回路の出力が一致す
れば良品と判定し、一致しなければ不良品と判定するこ
とができる。With such a configuration, since it is extremely unlikely that the corresponding output bits of a plurality of decoders having the same configuration will be defective at the same time, if the outputs of the respective decoder circuits match, it is determined as a non-defective product and they match. If not, it can be determined as a defective product.
【００１３】したがって、デコーダ回路の出力の全てを
ＩＣの出力ピンに出力させる代わりに、一致比較器から
の一致比較信号のみを出力ピンに出力させればよいの
で、アドレス数に関わらずデコーダ回路の検査を行うこ
とが可能になる。Therefore, instead of outputting all the outputs of the decoder circuit to the output pins of the IC, only the match comparison signal from the match comparator needs to be output to the output pins. It becomes possible to carry out an inspection.
【００１４】また、上記構成に加えて、デコード回路の
出力に応じてデータが書き込まれるデータレジスタを、
一致比較器から出力される一致比較信号に応じて書き込
み可能にすることにより、デコーダ回路の不良があるた
めに別のアドレスのデータレジスタにデータが誤って書
き込まれる誤動作を防止することが可能となる。In addition to the above structure, a data register to which data is written according to the output of the decoding circuit is provided.
By enabling writing according to the match comparison signal output from the match comparator, it is possible to prevent a malfunction in which data is erroneously written in the data register of another address due to a defect in the decoder circuit. .
【００１５】[0015]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照しながら説明する。
（第１の実施の形態）図１は本発明の第１の実施の形態
に係るシリアルデータ処理回路を示す回路図である。な
お、図において従来例に係る図３と同一の構成部分につ
いては同一符号を付して説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings. (First Embodiment) FIG. 1 is a circuit diagram showing a serial data processing circuit according to a first embodiment of the present invention. It should be noted that, in the figure, the same components as those in FIG.
【００１６】シリアル・パラレル変換回路１０から出力
されたパラレル構成のｎビットのアドレスデータＡ0〜
Ａn-1は、同一の回路構成（例えばＲＯＭ回路と同様の
回路構成）を有する第１のアドレスデコーダ２０及び第
２のアドレスデコーダ２１に入力される。第１のアドレ
スデコーダ２０からはＸ個（２n個）のデコード出力Ｄ
Ｏ1〜ＤＯXが出力される。第１のアドレスデコーダ２０
はアドレスデータＡ0〜Ａn-1に応じて、デコード出力Ｄ
Ｏ1〜ＤＯXの中、いずれか１つのデコード出力のみが
「１」となり、残余のデコード出力は全て「０」となる
ように構成される。同様に、第２のアドレスデコーダ２
０からはＸ個（２n個）のデコード出力ＤＯ1’〜ＤＯ
X’が出力される。N-bit address data A0 of parallel structure output from the serial / parallel conversion circuit 10
An-1 is input to the first address decoder 20 and the second address decoder 21 having the same circuit configuration (for example, the same circuit configuration as the ROM circuit). X (2 n ) decoded outputs D from the first address decoder 20.
O1 to DOX are output. First address decoder 20
Is the decode output D according to the address data A0 to An-1.
Only one of the decode outputs of O1 to DOX is "1", and the remaining decode outputs are all "0". Similarly, the second address decoder 2
From 0 to X (2 n ) decoded outputs DO1 'to DO
X'is output.
【００１７】そして、一致比較器４０に設けられた各入
力端子に第１のアドレスデコーダ２０のデコード出力Ｄ
Ｏ1〜ＤＯX及び第２のアドレスデコーダ２０のデコード
出力ＤＯ1’〜ＤＯX’がそれぞれ入力される。一致比較
器４０は第１のアドレスデコーダ２０のデコード出力Ｄ
Ｏ1〜ＤＯX及び第２のアドレスデコーダ２０のデコード
出力ＤＯ1’〜ＤＯX’が一致するかどうか比較する。そ
の意味で、一致比較器４０は一致回路とも呼ばれるもの
である。The decode output D of the first address decoder 20 is applied to each input terminal provided in the coincidence comparator 40.
O1 to DOX and decode outputs DO1 'to DOX' of the second address decoder 20 are input, respectively. The coincidence comparator 40 outputs the decode output D of the first address decoder 20.
It is compared whether O1 to DOX and the decoded outputs DO1 'to DOX' of the second address decoder 20 match. In that sense, the coincidence comparator 40 is also called a coincidence circuit.
【００１８】そのような一致比較器４０は、例えば、対
応するビットのデコード出力（ＤＯ1，ＤＯ1’）、（Ｄ
Ｏ2，ＤＯ2’）、・・・（ＤＯX，ＤＯX’）をそれぞれ
排他的論理和回路に入力し、それらの排他的論理和回路
の出力をＮＯＲ回路に入力することで構成することがで
きる。Such a coincidence comparator 40, for example, decodes the corresponding bits (DO1, DO1 '), (D).
(O2, DO2 '), ... (DOX, DOX') are input to the exclusive OR circuits, and the outputs of these exclusive OR circuits are input to the NOR circuit.
【００１９】すると、一致比較器４０の出力は第１のア
ドレスデコーダ２０のデコード出力ＤＯ1〜ＤＯX及び第
２のアドレスデコーダ２０のデコード出力ＤＯ1’〜Ｄ
ＯX’が一致する場合には「１」を出力し、一致しない
場合には「０」を一致比較信号ＸＣとして出力端子４１
に出力する。Then, the outputs of the coincidence comparator 40 are the decode outputs DO1 to DOX of the first address decoder 20 and the decode outputs DO1 'to D of the second address decoder 20.
If OX 'matches, "1" is output, and if they do not match, "0" is output as the match comparison signal XC at the output terminal 41.
Output to.
【００２０】ここで、第１のアドレスデコーダ２０と第
２のアドレスデコーダ２１の同一箇所が同時に不良にな
る確率は非常に希であるから、各アドレスデコーダのデ
コーダ出力が一致すれば良品と判定し、一致しなければ
不良品と判定することができる。Here, since it is extremely unlikely that the same location of the first address decoder 20 and the second address decoder 21 will be defective at the same time, if the decoder outputs of the respective address decoders match, it is determined as a good product. If they do not match, it can be determined as a defective product.
【００２１】したがって、上記の一致比較信号ＸＣをテ
スト回路等を介してＩＣの１つの出力ピン（不図示）に
出力させることにより、実際に使用されている第２のア
ドレスデコーダ２１が正常かどうかを検査することがで
きる。Therefore, by outputting the above-mentioned coincidence comparison signal XC to one output pin (not shown) of the IC through a test circuit or the like, whether the second address decoder 21 actually used is normal or not. Can be inspected.
【００２２】なお、本実施の形態では２つのアドレスデ
コーダ２０，２１を設けているが、これに限定されるこ
となく、２個以上の同一構成のアドレスデコーダを設け
て、それらのデコード出力の一致比較を行うようにして
も良い。それにより、同一箇所が同時に不良になる確率
は更に小さくなるので検査の精度が向上すると考えられ
る。
（第２の実施の形態）図２は本発明の第２の実施の形態
に係るシリアルデータ処理回路を示す回路図である。な
お、図において図１と同一の構成部分については同一符
号を付して説明を省略する。Although the two address decoders 20 and 21 are provided in the present embodiment, the present invention is not limited to this, and two or more address decoders having the same structure are provided so that their decoded outputs match. You may make it compare. As a result, the probability that the same portion will be defective at the same time is further reduced, and it is considered that the inspection accuracy is improved. (Second Embodiment) FIG. 2 is a circuit diagram showing a serial data processing circuit according to a second embodiment of the present invention. In the figure, the same components as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００２３】本実施の形態の特徴とする点は、一致比較
器４０からの一致比較信号ＸＣは、データレジスタ３０
−１〜３０−Ｘに対応して設けられたＡＮＤ回路５０−
１，５０−２，・・・５０−Ｘの一方の各入力端子に入
力されている。ＡＮＤ回路５０−１，５０−２，・・・
５０−Ｘの他方の各入力端子には、第２のアドレスデコ
ーダ２１デコード出力ＤＯ1’〜ＤＯX’がそれぞれ入力
されている。The feature of this embodiment is that the coincidence comparison signal XC from the coincidence comparator 40 is stored in the data register 30.
-1 to 30-X AND circuit 50 provided corresponding to X-
50-X is input to one of the input terminals. AND circuits 50-1, 50-2, ...
The second address decoder 21 decode outputs DO1 'to DOX' are input to the other input terminals of the 50-X, respectively.
【００２４】そして、ＡＮＤ回路５０−１，５０−２，
・・・５０−Ｘは、それぞれデータレジスタ３０―１，
３０−２，３０−Ｘのデータ書き込みをイネーブルにす
るイネーブル端子ＥＮ1，ＥＮ1，・・・ＥＮXに入力さ
れている。ここで、データレジスタ３０―１，３０−
２，３０−Ｘは、シリアル・パラレル変換回路１０から
出力されるパラレル構成のデータＤ0〜Ｄm-1を保持でき
るように、例えばｍビットのラッチ回路で構成される。
その場合、イネーブル端子ＥＮ1，ＥＮ1，・・・ＥＮX
はラッチクロック入力端子に対応する。The AND circuits 50-1, 50-2,
... 50-X are data registers 30-1 and 30-, respectively.
It is inputted to enable terminals EN1, EN1, ... ENX which enable data writing of 30-2, 30-X. Here, the data registers 30-1, 30-
2, 30-X are configured by, for example, m-bit latch circuits so that the parallel configuration data D0 to Dm-1 output from the serial-parallel conversion circuit 10 can be held.
In that case, enable terminals EN1, EN1, ... ENX
Corresponds to the latch clock input terminal.
【００２５】上述した構成によると、一致比較器４０か
らの一致比較信号ＸＣが「１」の場合（つまり、第２の
アドレスデコーダ２１が正常の場合）にのみ、データレ
ジスタ３０―１，３０−２，３０−Ｘが書き込み可能と
なるため、通常動作時において、第２のアドレスデコー
ダ２１が不良の場合にはデータ書き込みが不可能となる
ので、データの誤書き込みを未然に防止することができ
る。According to the above configuration, the data registers 30-1 and 30-only when the match comparison signal XC from the match comparator 40 is "1" (that is, when the second address decoder 21 is normal). Since 2, 30-X are writable, data cannot be written when the second address decoder 21 is defective during normal operation, so that erroneous data writing can be prevented. .
【００２６】[0026]
【発明の効果】本発明のシリアルデータ処理回路によれ
ば、パラレル変換後のアドレスデータをデコードする為
の、同一構成のデコーダ回路を複数個設け、各デコーダ
回路の出力が一致するかどうかを一致比較器で検出する
ことにより、デコーダ回路の検査を行うようにした。こ
れにより、アドレスデータの数が増加した場合でも、デ
コーダ回路の検査を行うことが可能になる。According to the serial data processing circuit of the present invention, a plurality of decoder circuits having the same structure for decoding address data after parallel conversion are provided, and it is determined whether the outputs of the respective decoder circuits match. The decoder circuit is inspected by detecting with a comparator. As a result, even if the number of address data increases, the decoder circuit can be inspected.
【００２７】また、デコード回路の出力に応じてデータ
が書き込まれるデータレジスタを、一致比較器から出力
される一致比較信号に応じて書き込み可能にすることに
より、データレジスタへの誤書き込みを防止することが
可能となる。Further, by making the data register in which data is written according to the output of the decoding circuit writable according to the match comparison signal output from the match comparator, erroneous writing to the data register is prevented. Is possible.
【図１】本発明の実施形態に係るシリアルデータ処理回
路の回路図である。FIG. 1 is a circuit diagram of a serial data processing circuit according to an embodiment of the present invention.
【図２】本発明の実施形態に係るシリアルデータ処理回
路の回路図である。FIG. 2 is a circuit diagram of a serial data processing circuit according to an embodiment of the present invention.
【図３】従来例に係るシリアルデータ処理回路の回路図
である。FIG. 3 is a circuit diagram of a serial data processing circuit according to a conventional example.
【図４】３線のシリアルデータ転送方式の信号波形の一
例を示す図である。FIG. 4 is a diagram showing an example of a signal waveform of a 3-line serial data transfer system.
【図５】パラレルデータの構成を示す図である。FIG. 5 is a diagram showing a structure of parallel data.
【図６】アドレスデータと指定されたデータレジスタの
関係を示す図である。FIG. 6 is a diagram showing a relationship between address data and a designated data register.
１０ シリアル・パラレル変換回路 ２０ 第１のアドレスデコーダ ２１ 第２のアドレスデコーダ ３０−１〜３０−Ｘ データレジスタ ４０ 一致比較器 ４１ 出力端子 10 Serial-parallel conversion circuit 20 First Address Decoder 21 Second Address Decoder 30-1 to 30-X data register 40 coincidence comparator 41 output terminal
Claims (2)
び第２のデータを含むシリアルデータをデータ処理する
シリアルデータ処理回路において、 前記シリアルデータをパラレルデータに変換するシリア
ル・パラレル変換回路と、 前記シリアル・パラレル変換回路によってパラレルデー
タに変換された前記第１のデータをデコードする同一構
成の複数のデコーダ回路と、 前記複数のデコーダ回路の出力の一致を検出し、一致比
較信号を出力する一致比較器と、 前記デコーダ回路の出力に応じて指定されると共に前記
シリアル・パラレル変換回路によってパラレルデータに
変換された前記第２のデータが書き込まれる複数のデー
タレジスタと、を備えることを特徴とするシリアルデー
タ処理回路。1. A serial data processing circuit for processing serial data including first data and second data transferred from an external device, comprising: a serial / parallel conversion circuit for converting the serial data into parallel data; Matching that detects a match between outputs of the plurality of decoder circuits having the same configuration that decodes the first data converted into parallel data by the serial-parallel conversion circuit, and outputs a match comparison signal A comparator and a plurality of data registers in which the second data converted into parallel data by the serial-parallel conversion circuit are written, which are designated according to the output of the decoder circuit. Serial data processing circuit.
ら出力される前記一致比較信号に応じて書き込み可能と
すること特徴とする請求項１記載のシリアルデータ処理
回路。2. The serial data processing circuit according to claim 1, wherein the data register is writable in response to the match comparison signal output from the match comparator.
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