JP2003198958A - Cmos image sensor - Google Patents
Cmos image sensorInfo
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- JP2003198958A JP2003198958A JP2001395301A JP2001395301A JP2003198958A JP 2003198958 A JP2003198958 A JP 2003198958A JP 2001395301 A JP2001395301 A JP 2001395301A JP 2001395301 A JP2001395301 A JP 2001395301A JP 2003198958 A JP2003198958 A JP 2003198958A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、CMOS(Com
plementary Metal OxideSemi
conductor)トランジスタによって形成された
イメージセンサ(image sensor)に関し、
特に、構成要素が正常な動作をしているかどうかを判断
できる自己診断機能を有するCMOSイメージセンサに
関する。The present invention relates to a CMOS (Com)
Plenary Metal OxideSemi
and an image sensor formed by a transistor.
In particular, it relates to a CMOS image sensor having a self-diagnosis function capable of determining whether or not a component is operating normally.
【0002】[0002]
【従来の技術】画像表示装置は、通常、電荷結合素子
(Charge Coupled Device、以下C
CDと明記する)によって形成されたイメージセンサを
使用している。しかしながら、このような画像表示装置
は、動作時に比較的高い電源電圧(約12V)の印加が
必要であり、また、CCDを製造する際に多数の工程が
必要である。2. Description of the Related Art Generally, an image display device is a charge coupled device (hereinafter, referred to as C).
An image sensor formed by a CD) is used. However, such an image display device requires the application of a relatively high power supply voltage (about 12 V) during operation, and also requires a large number of steps when manufacturing a CCD.
【0003】さらに、CCDによって形成されたイメー
ジセンサは、アナログ信号をデジタル信号に変換するA
−D変換回路等のロジック回路が別途必要である。この
ため、CCDによって形成されたイメージセンサは、製
造工程において、センサ部分を形成する工程と、ロジッ
ク回路部分を形成する工程とが互いに異なり、1チップ
内にセンサ部分およびロジック回路部分を形成できない
おそれがある。Further, the image sensor formed by the CCD has an A for converting an analog signal into a digital signal.
A logic circuit such as a -D conversion circuit is required separately. Therefore, in the image sensor formed by the CCD, in the manufacturing process, the step of forming the sensor portion and the step of forming the logic circuit portion are different from each other, and the sensor portion and the logic circuit portion may not be formed in one chip. There is.
【0004】このような問題に対して、特開平11−3
31883号公報には、低電力にて駆動でき、イメージ
センシングに必要な全ての回路を1チップ内に形成する
ことによって集積度を高め、画像データの処理速度を高
速化させたCMOSイメージセンサの構成が開示されて
いる。また、このCMOSイメージセンサには、構成要
素である制御および外部システムインタフェース、アナ
ログ−デジタル変換器等の動作状態を検証できる診断ロ
ジック回路が内蔵されている。With respect to such a problem, Japanese Patent Laid-Open No. 11-3
Japanese Patent No. 31883 discloses a structure of a CMOS image sensor which can be driven at low power, and by forming all circuits necessary for image sensing in one chip to increase the degree of integration and speed up the processing speed of image data. Is disclosed. Further, this CMOS image sensor has a built-in diagnostic logic circuit capable of verifying the operating states of the components such as control and external system interface and analog-digital converter.
【0005】図6は、この公報に開示されたCMOSイ
メージセンサの構成を示すブロック図である。図6に示
すCMOSイメージセンサは、光による光信号を電気信
号に変換する複数のピクセル(画素)を配置して外部か
ら入射する像(光)に対する情報を検出するピクセルア
レイ部52が設けられている。ピクセルアレイ部52に
て生成された電気信号であるアナログ電圧は、アナログ
−デジタル変換器53に出力され、アナログ−デジタル
変換器53は、そのアナログ電圧をデジタルシステムに
て演算処理が可能になるようにデジタル電圧にアナログ
−デジタル変換する。また、制御および外部システムイ
ンタフェース51は、状態マシン(FSM:Finit
e State Machine)を利用して、イメージ
センサの全体的な動作を制御するように、ピクセルアレ
イ部52およびアナログ−デジタル変換器53に接続さ
れている。制御および外部システムインタフェース51
とアナログ−デジタル変換器53との間には、制御及び
外部システムインタフェース51およびアナログ−デジ
タル変換器53の動作状態が正常か否かを検証する診断
ロジック部54が接続されている。FIG. 6 is a block diagram showing the configuration of the CMOS image sensor disclosed in this publication. The CMOS image sensor shown in FIG. 6 is provided with a pixel array section 52 for arranging a plurality of pixels (pixels) for converting an optical signal by light into an electric signal and detecting information for an image (light) incident from the outside. There is. The analog voltage, which is an electric signal generated by the pixel array section 52, is output to the analog-digital converter 53, and the analog-digital converter 53 enables the analog voltage to be processed by a digital system. Analog-to-digital conversion to digital voltage. Further, the control and external system interface 51 is a state machine (FSM: Finish).
e State Machine), and is connected to the pixel array section 52 and the analog-digital converter 53 so as to control the overall operation of the image sensor. Control and external system interface 51
A diagnostic logic unit 54 for verifying whether the operating states of the control and external system interface 51 and the analog-digital converter 53 are normal is connected between the analog-digital converter 53 and the analog-digital converter 53.
【0006】アナログ−デジタル変換器53には、比較
器56が設けられており、ピクセルアレイ部52から出
力されたアナログ電圧が比較器56に入力される。比較
器56は、ランプ電圧発生器55から基準電圧が印加さ
れ、その基準電圧とピクセルアレイ部52から入力され
たアナログ電圧とを比較して、アナログ電圧をデジタル
データに変換する。そして、比較器56は、そのデジタ
ルデータを二重バッファ57に出力し、二重バッファ5
7はデジタルデータを記憶する。The analog-to-digital converter 53 is provided with a comparator 56, and the analog voltage output from the pixel array section 52 is input to the comparator 56. The comparator 56 receives the reference voltage from the ramp voltage generator 55, compares the reference voltage with the analog voltage input from the pixel array unit 52, and converts the analog voltage into digital data. Then, the comparator 56 outputs the digital data to the double buffer 57 and the double buffer 5
7 stores digital data.
【0007】また、診断ロジック部54は、制御及び外
部システムインタフェース51の動作状態が正常か否か
を検証するとともに、アナログ−デジタル変換器53内
の比較器56および二重バッファ57の動作状態が正常
か否かを検証する。Further, the diagnostic logic section 54 verifies whether the operating state of the control and external system interface 51 is normal, and the operating states of the comparator 56 and the double buffer 57 in the analog-digital converter 53 are confirmed. Verify whether it is normal.
【0008】[0008]
【発明が解決しようとする課題】このように、図6に示
すCMOSイメージセンサでは、診断ロジック部54に
よって、画素領域のピクセルアレイ部52の周辺部であ
る制御及び外部システムインタフェース51およびアナ
ログ−デジタル変換器53の動作状態を検証している
が、CMOSイメージセンサの中心部となるピクセルア
レイ部52の動作状態の検証は、テスタ等の他の装置を
用いて行わなければならない。As described above, in the CMOS image sensor shown in FIG. 6, the diagnostic logic section 54 allows the control / external system interface 51 and the analog-digital interface which are the peripheral portions of the pixel array section 52 in the pixel area. Although the operation state of the converter 53 is verified, the operation state of the pixel array section 52, which is the center of the CMOS image sensor, must be verified using another device such as a tester.
【0009】通常、CMOSイメージセンサは、製造工
程において、構成ブロック毎の動作状態を検証するデバ
イステストが行われが、ピクセルアレイ部の各ピクセル
(画素)をテストするためには、汎用ロジックデバイス
等に対してデバイステストを行うためのロジックテスタ
用回路とは別に、専用の回路を設ける必要がある。Normally, a CMOS image sensor is subjected to a device test for verifying the operation state of each constituent block in the manufacturing process. However, in order to test each pixel in the pixel array section, a general-purpose logic device or the like is used. It is necessary to provide a dedicated circuit in addition to the circuit for the logic tester for performing the device test.
【0010】また、CMOSイメージセンサに対するデ
バイステストは、CMOSイメージセンサのピクセルア
レイ部がフォトダイオードをそれぞれ有する複数のピク
セルが設けられているために、汎用ロジックデバイス等
に対して行うデバイステストに用いるテストプログラム
と異なり、CMOSイメージセンサ特有のテストプログ
ラムを用いる必要がある。A device test for a CMOS image sensor is a test used for a device test performed on a general-purpose logic device or the like because the pixel array section of the CMOS image sensor is provided with a plurality of pixels each having a photodiode. Unlike the program, it is necessary to use a test program specific to the CMOS image sensor.
【0011】例えば、図7は、図6に示すCMOSイメ
ージセンサをテスタにてデバイステストを行う場合のフ
ローチャートを示す図である。図7に示すように、CM
OSイメージセンサでは、テスタによって、導通テスト
および周辺ロジック部のテスト後に、ピクセルアレイ部
の撮像テストを実行する。また、CMOSイメージセン
サは、テスタ側において、前述の撮像テストを行うため
の演算処理と、ピクセルアレイ部にて検出された光信号
を電気信号に変換したアナログ電圧またはアナログ−デ
ジタル変換器(A/D)にてアナログ−デジタル変換さ
れたデジタル信号を格納するためのビットマップおよび
フェイルビットマップの生成とを実行しなければならな
い。そのため、テスタにおいて、演算処理を行うための
ソフトまたは専用ロジック回路が必要となる。For example, FIG. 7 is a flowchart showing a device test of the CMOS image sensor shown in FIG. 6 using a tester. As shown in FIG.
In the OS image sensor, the tester performs the imaging test of the pixel array unit after the continuity test and the peripheral logic unit test. In addition, the CMOS image sensor includes a calculation process for performing the above-described imaging test on the tester side, and an analog voltage or analog-digital converter (A / A / D) that converts an optical signal detected by the pixel array unit into an electric signal. In step D), a bitmap for storing the analog-to-digital converted digital signal and a fail bitmap must be generated. Therefore, the tester requires software or a dedicated logic circuit for performing arithmetic processing.
【0012】さらに、CMOSイメージセンサは、ピク
セルの高密度化が進み、CMOSイメージセンサを制御
する周辺ロジック回路に比較して、ゲート数および占有
面積が共に増加している。このため、CMOSイメージ
センサの画素の高密度化に伴い、ピクセルアレイ部の各
ピクセルに対するデバイステスト時間が増加し、周辺ロ
ジック回路を含めたCMOSイメージセンサ内のピクセ
ルアレイ部に対するデバイステスト時間の割合が大きく
なっている。Further, in the CMOS image sensor, the density of pixels has been increased, and both the number of gates and the occupied area are increased as compared with the peripheral logic circuit which controls the CMOS image sensor. Therefore, as the density of the pixels of the CMOS image sensor increases, the device test time for each pixel of the pixel array section increases, and the ratio of the device test time for the pixel array section in the CMOS image sensor including the peripheral logic circuit increases. It is getting bigger.
【0013】また、歩留り等の生産性の面から見ると、
ピクセルの高密度化が進むにつれ、1つのピクセルのサ
イズも縮小され、このため、ピクセルアレイ部における
不良率を抑制することは難しくなるおそれがあり、デバ
イステスト工程において、さらなるテスト精度の向上が
要求されている。From the viewpoint of productivity such as yield,
As the density of pixels increases, the size of one pixel also decreases, which may make it difficult to suppress the defect rate in the pixel array section, and further improvement in test accuracy is required in the device test process. Has been done.
【0014】本発明は、このような課題を解決するもの
であり、その目的は、CMOSイメージセンサにおい
て、ピクセルアレイ部の各ピクセルの動作状態の検証を
可能にするとともに、CMOSイメージセンサのデバイ
ステストを簡略化してテスト時間を短縮するCMOSイ
メージセンサを提供することにある。The present invention is intended to solve such a problem, and an object thereof is to make it possible to verify the operating state of each pixel of a pixel array section in a CMOS image sensor and to perform a device test of the CMOS image sensor. (EN) Provided is a CMOS image sensor that simplifies the process and shortens the test time.
【0015】[0015]
【課題を解決するための手段】本発明のCMOSイメー
ジセンサは、入射する光に対応したアナログ信号を出力
する複数のピクセルと、各ピクセルから出力されるアナ
ログ信号を、デジタル信号に変換するアナログ−デジタ
ル変換手段とを有するCMOSイメージセンサであっ
て、前記各ピクセルから出力されて、該アナログ−デジ
タル変換手段にて、アナログ−デジタル変換されたデジ
タル信号を用いて、各ピクセルの動作状態を検証する自
己診断実行手段が設けられているこを特徴とする。A CMOS image sensor of the present invention includes a plurality of pixels that output analog signals corresponding to incident light, and an analog-type converter that converts the analog signals output from each pixel into digital signals. A CMOS image sensor having digital conversion means, wherein the operation state of each pixel is verified using the digital signal output from each pixel and subjected to analog-digital conversion by the analog-digital conversion means. The self-diagnosis execution means is provided.
【0016】前記自己診断実行手段には、制御用端子が
設けられており、該制御用端子に入力される信号によっ
て、該自己診断実行手段は、通常動作モードと自己診断
モードとに切り換えられる。The self-diagnosis executing means is provided with a control terminal, and the self-diagnosis executing means is switched between a normal operation mode and a self-diagnosis mode by a signal inputted to the control terminal.
【0017】前記該制御用端子に入力される信号がHI
GH(H)レベル信号である。The signal input to the control terminal is HI.
This is a GH (H) level signal.
【0018】前記自己診断実行手段は、前記アナログ−
デジタル変換手段から出力されるデジタル信号を演算す
る演算回路ブロックと、該演算回路ブロックによる演算
処理のプログラムが格納されたプログラムメモリと、該
演算回路ブロックによる演算処理結果を記憶するデータ
格納用メモリと、前記自己診断モードの終了フラグを格
納するフラグレジスタとを有している。The self-diagnosis executing means is the analog-
An arithmetic circuit block for arithmetically operating a digital signal output from the digital converting means, a program memory in which a program for arithmetic processing by the arithmetic circuit block is stored, and a data storage memory for storing the arithmetic processing result by the arithmetic circuit block. , And a flag register for storing the end flag of the self-diagnosis mode.
【0019】前記データ格納用メモリは、前記アナログ
−デジタル変換手段から出力されるデジタル信号を記憶
するビットマップと、前記演算回路ブロックによる演算
処理結果を記憶するワークメモリと、前記各ピクセルの
自己診断結果を記憶するフェイルビットマップを有して
いる。The data storage memory stores a bit map for storing a digital signal output from the analog-digital conversion means, a work memory for storing a calculation processing result by the calculation circuit block, and a self-diagnosis for each pixel. It has a fail bitmap that stores the results.
【0020】前記自己診断実行手段には、前記フラグレ
ジスタのデータを外部デバイスに出力するインターフェ
イスが接続されている。An interface for outputting the data in the flag register to an external device is connected to the self-diagnosis executing means.
【0021】前記自己診断実行手段は、前記データ格納
用メモリと前記インターフェイスとを接続状態および遮
断状態に切り換える切り換え手段を有し、該データ格納
用メモリには、外部入出力用の端子が設けられている。The self-diagnosis execution means has a switching means for switching the data storage memory and the interface between a connected state and a disconnected state, and the data storage memory is provided with an external input / output terminal. ing.
【0022】[0022]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【0023】図1は、本発明の実施形態であるCMOS
イメージセンサの構成を示すブロック図である。FIG. 1 shows a CMOS which is an embodiment of the present invention.
It is a block diagram which shows the structure of an image sensor.
【0024】図1に示すCMOSイメージセンサは、低
電力にて駆動できるCMOSイメージセンシング素子に
て構成されたピクセルアレイ部12を有している。ピク
セルアレイ部12は、検出した光による光信号を電気的
信号に変換する特性を極大化させるように形成されたN
×M個のピクセル(画素)を有している。The CMOS image sensor shown in FIG. 1 has a pixel array section 12 composed of a CMOS image sensing element which can be driven with low power. The pixel array unit 12 is formed to maximize the characteristic of converting an optical signal of detected light into an electrical signal.
It has × M pixels.
【0025】図5は、ピクセルの構成の一例を示す回路
図である。各ピクセルは、光電変換を行うフォトダイオ
ード21と、フォトダイオード21に蓄積された信号電
荷を電気信号に変換し転送するトランスファー(tra
nsfer)トランジスタ22と、相関二重サンプリン
グ(Correlated Double Sampli
ng:CDS)処理を行うリセット(reset)トラ
ンジスタ23と、フォトダイオード21からの信号を選
択的に信号線に出力する選択(select)トランジ
スタ24とをそれぞれ有しており、各フォトダイオード
に入射する光の情報が検出される。FIG. 5 is a circuit diagram showing an example of a pixel configuration. Each pixel includes a photodiode 21 that performs photoelectric conversion and a transfer (tra) that converts and transfers the signal charge accumulated in the photodiode 21 into an electric signal.
transfer transistor 22 and correlated double sampling (correlated double sampling).
It has a reset transistor 23 for performing ng: CDS) processing and a select transistor 24 for selectively outputting a signal from the photodiode 21 to a signal line, and is incident on each photodiode. Light information is detected.
【0026】ピクセルアレイ部12の各ピクセルには、
アナログ−デジタル変換器(A/D)13が接続されて
おり、各ピクセルにて検出されたアナログ電圧値がアナ
ログ−デジタル変換器(A/D)13によって、デジタ
ルデータにそれぞれアナログ−デジタル変換される。ア
ナログ−デジタル変換器(A/D)13は、そのデジタ
ルデータをテストロジック部14に出力される。Each pixel of the pixel array section 12 has
The analog-digital converter (A / D) 13 is connected, and the analog voltage value detected at each pixel is converted into digital data by the analog-digital converter (A / D) 13. It The analog-digital converter (A / D) 13 outputs the digital data to the test logic unit 14.
【0027】テストロジック部14は、アナログ−デジ
タル変換器(A/D)13からのデジタルデータが入力
される演算回路ブロック19を有している。演算回路ブ
ロック19は、アナログ−デジタル変換器(A/D)1
3にてデジタル値にアナログ−デジタル変換された各ピ
クセルのデータに対して、プログラムメモリ(ROM)
20に格納されたプログラムに基づいて所定の加算、減
算、乗算、除算等の演算を行う。The test logic section 14 has an arithmetic circuit block 19 to which the digital data from the analog-digital converter (A / D) 13 is input. The arithmetic circuit block 19 includes an analog-digital converter (A / D) 1
Program memory (ROM) for each pixel data that has been converted from analog to digital in 3
Based on the program stored in 20, predetermined arithmetic operations such as addition, subtraction, multiplication and division are performed.
【0028】演算回路ブロック19には、タイミング発
生器(TG)11が接続されており、また、タイミング
発生器(TG)11は、アナログ−デジタル変換器(A
/D)13およびピクセルアレイ部12にも、それぞれ
接続されている。タイミング発生器(TG)11は、外
部クロック信号(SCLK)に基づいて、テストロジッ
ク部14の演算回路ブロック19、アナログ−デジタル
変換器(A/D)13およびピクセルアレイ部12にタ
イミング信号をそれぞれ出力して、演算回路ブロック1
9、アナログ−デジタル変換器(A/D)13およびピ
クセルアレイ部12を同期して動作させ、ピクセルアレ
イ部12の各ピクセルから出力される信号(アナログ電
圧)を順次、アナログ−デジタル変換器(A/D)13
によってアナログ−デジタル変換して、演算回路ブロッ
ク19に出力する。A timing generator (TG) 11 is connected to the arithmetic circuit block 19, and the timing generator (TG) 11 is an analog-digital converter (A).
/ D) 13 and the pixel array section 12 are also connected. The timing generator (TG) 11 supplies timing signals to the arithmetic circuit block 19 of the test logic unit 14, the analog-digital converter (A / D) 13 and the pixel array unit 12 based on the external clock signal (SCLK). Output, arithmetic circuit block 1
9. The analog-digital converter (A / D) 13 and the pixel array section 12 are operated in synchronization, and the signals (analog voltage) output from each pixel of the pixel array section 12 are sequentially converted into the analog-digital converter ( A / D) 13
The analog-to-digital conversion is performed by and output to the arithmetic circuit block 19.
【0029】プログラムメモリ(ROM)20には、演
算回路ブロック19にて実施される各ピクセルのデータ
に対する演算処理結果に基づいて、合否を判定し、その
合否判定結果を保存するためのフェイルビットマップ1
8cを作成するまでのフローが格納されている。In the program memory (ROM) 20, a fail bit map for judging pass / fail based on the operation processing result for each pixel data executed by the operation circuit block 19 and storing the pass / fail judgment result. 1
The flow until 8c is created is stored.
【0030】演算回路ブロック19による演算処理結果
は、データ格納用メモリ18およびフラグレジスタ17
に出力される。フラグレジスタ17は、ピクセルアレイ
部12の各ピクセルの動作状態を検証する自己診断テス
トモード時に実施される撮像テストのカテゴリーを記憶
している。データ格納用メモリ18は、ピクセルアレイ
部12の各ピクセルの座標に対応するビットマップ18
aと、演算回路ブロック19による演算処理結果を一時
記憶するワークメモリ18bと、テストの合否判定結果
を記憶するフェイルビットマップ18cとの3ブロック
が設けられている。データ格納用メモリ18は、インタ
ーフェイス(I/F)16に接続されており、ピクセル
アレイ部12の各ピクセルの動作状態を検証する自己診
断テストの合否判定結果、データ格納用メモリ18内の
フェイルビットマップ18cのデータ等がインターフェ
イス(I/F)16を介して外部デバイスに出力され
る。また、フラグレジスタ17もインターフェイス(I
/F)16に接続されており、自己診断テストの結果を
インターフェイス(I/F)16を介して外部デバイス
に出力する。The result of the arithmetic processing by the arithmetic circuit block 19 is the data storage memory 18 and the flag register 17.
Is output to. The flag register 17 stores the category of the imaging test performed in the self-diagnosis test mode for verifying the operation state of each pixel of the pixel array unit 12. The data storage memory 18 includes a bitmap 18 corresponding to the coordinates of each pixel of the pixel array unit 12.
a, a work memory 18b for temporarily storing the arithmetic processing result by the arithmetic circuit block 19, and a fail bit map 18c for storing the pass / fail judgment result of the test are provided. The data storage memory 18 is connected to the interface (I / F) 16, and a pass / fail judgment result of a self-diagnosis test for verifying an operation state of each pixel of the pixel array section 12 and a fail bit in the data storage memory 18 are provided. Data of the map 18c and the like are output to an external device via the interface (I / F) 16. Further, the flag register 17 also has an interface (I
/ F) 16 and outputs the result of the self-diagnosis test to an external device via the interface (I / F) 16.
【0031】テストロジック部14のフラグレジスタ1
7には、ピクセルアレイ部12の各ピクセルの動作状態
を検証する自己診断テストモードに移行する際にアクテ
ィブ(HIGHレベル)信号が印加される制御用端子1
5が接続されている。Flag register 1 of test logic unit 14
Reference numeral 7 denotes a control terminal 1 to which an active (HIGH level) signal is applied when shifting to a self-diagnostic test mode for verifying the operation state of each pixel of the pixel array section 12.
5 is connected.
【0032】データ格納用メモリ18内のビットマップ
18aは、ピクセルアレイ部12の各ピクセルにて検出
された光が電気信号のアナログ電圧に変換され、そのア
ナログ電圧がアナログ−デジタル変換器(A/D)13
にてアナログ−デジタル変換されたデジタル値を、各ピ
クセルの座標に対応して記憶するとともに、そのデジタ
ル値を演算回路ブロック19によって任意の数式で演算
したデータも記憶する。In the bit map 18a in the data storage memory 18, the light detected by each pixel of the pixel array section 12 is converted into an analog voltage of an electric signal, and the analog voltage is converted into an analog-digital converter (A / D) 13
The analog-to-digital converted digital value is stored in correspondence with the coordinates of each pixel, and the digital value calculated by the arithmetic circuit block 19 is stored.
【0033】ワークメモリ18bは、ピクセル(画素)
のスクリーニングを行うために演算処理加工されたデー
タを一時保存する。The work memory 18b is a pixel (picture element).
The data processed by the arithmetic processing for the purpose of screening is temporarily stored.
【0034】フェイルビットマップ18cは、アナログ
−デジタル変換器(A/D)13にてデジタル値にアナ
ログ−デジタル変換された各ピクセルのデータがテスト
された合否結果を記憶する。The fail bit map 18c stores a pass / fail result in which the data of each pixel analog-digital converted into a digital value by the analog-digital converter (A / D) 13 is tested.
【0035】次に、テストロジック部14の動作を説明
する。テストロジック部14は、ピクセルアレイ部12
の各ピクセルの動作状態を検証する自己診断テストモー
ドに移行するために、制御用端子15からアクティブ信
号が入力されると、演算回路ブロック19が、プログラ
ムメモリ(ROM)20に格納されているプログラムに
基づいてデジタル値に変換されたピクセルアレイ部12
の各ピクセルのデータの演算処理を開始する。まず、デ
ータ格納用メモリ18のビットマップ18aのエリア
に、ピクセルアレイ部12の各ピクセルにて検出された
光信号がデジタル値に変換されたデータを書き込み、撮
像テストのカテゴリーに基づいた演算を、プログラムメ
モリ(ROM)20から読み出して演算回路ブロック1
9が実行し、その演算結果をデータ格納用メモリ18の
ワークメモリ18bのエリアに書き込む。プログラムメ
モリ(ROM)20は、テストスペックが記憶されてお
り、そのスペックに対して、演算回路ブロック19での
演算結果がパス(合格)しているか否かを判定し、ピク
セルアレイ部12の各ピクセル毎の合否判定結果をデー
タ格納用メモリ18のフェイルビットマップ18cのエ
リアに書き込む。さらに、上記のカテゴリーに関する撮
像テストにおいて、ピクセルアレイ部12全体が最終的
にパス(合格)しているか、または、フェイル(不適)
しているかを各カテゴリー別のフラグレジスタ17に書
き込む。フラグレジスタ17に書き込まれたピクセルア
レイ部12に対する自己診断結果は、インターフェイス
(I/F)16を介して外部のテスタに出力され、テス
タがそのデータに基づいて、ピクセルアレイ部12の自
己診断結果を判定する。Next, the operation of the test logic section 14 will be described. The test logic unit 14 includes the pixel array unit 12
When an active signal is input from the control terminal 15 in order to shift to the self-diagnosis test mode for verifying the operation state of each pixel of, the arithmetic circuit block 19 stores the program stored in the program memory (ROM) 20. Pixel array unit 12 converted into a digital value based on
The calculation process of the data of each pixel is started. First, the data in which the optical signal detected by each pixel of the pixel array unit 12 is converted into a digital value is written in the area of the bitmap 18a of the data storage memory 18, and the calculation based on the category of the imaging test is performed. Operation circuit block 1 read from program memory (ROM) 20
9 and writes the calculation result in the area of the work memory 18b of the data storage memory 18. The program memory (ROM) 20 stores test specifications, and it is determined whether or not the operation result of the operation circuit block 19 passes (passes) the specifications. The pass / fail judgment result for each pixel is written in the area of the fail bit map 18c of the data storage memory 18. Furthermore, in the imaging test for the above categories, the entire pixel array section 12 has finally passed (passed) or failed (unsuitable).
It is written in the flag register 17 for each category. The self-diagnosis result of the pixel array unit 12 written in the flag register 17 is output to an external tester via the interface (I / F) 16, and the tester outputs the self-diagnosis result of the pixel array unit 12 based on the data. To judge.
【0036】また、テストロジック部14内のデータ格
納用メモリ18には、インターフェイス(I/F)16
との間にアドレスバス18dが設けられており、これに
より、テスタは、インターフェイス(I/F)16を介
して、データ格納用メモリ18に直接アクセスでき、デ
ータ格納用メモリ18内のビットマップ18aのエリア
およびフェイルビットマップ18cのエリアのデータを
読み出すことによって、各ピクセル毎の自己診断結果の
詳細を読み込むことができる。The data storage memory 18 in the test logic unit 14 has an interface (I / F) 16
An address bus 18d is provided between the data storage memory 18 and the address bus 18d, so that the tester can directly access the data storage memory 18 through the interface (I / F) 16 and the bit map 18a in the data storage memory 18 can be stored. The details of the self-diagnosis result for each pixel can be read by reading the data of the area and the area of the fail bit map 18c.
【0037】図2は、撮像テストのカテゴリーの一例と
して、暗状態での白キズのテストのフローチャートを示
す図である。暗状態での白キズとは、遮光した状態にお
いてピクセルアレイ部12の有効画素領域の各ピクセル
にて検出された出力値と、OB(Optical Bl
ack)領域における各ピクセルにて検出された出力値
との差を、それぞれ測定し、それらの差がテストスペッ
クで定められた値から外れていれば白キズと見なされ
る。白キズと見なされたピクセルは、データ格納用メモ
リ18のフェイルビットマップ18cに記憶される。FIG. 2 is a diagram showing a flow chart of a white flaw test in a dark state as an example of the category of the image pickup test. The white scratches in the dark state are the output value detected in each pixel of the effective pixel area of the pixel array unit 12 in the light-shielded state and the OB (Optical Bl).
The difference from the output value detected at each pixel in the ack area is measured, and if the difference deviates from the value specified in the test specifications, it is regarded as a white flaw. Pixels regarded as white defects are stored in the fail bit map 18c of the data storage memory 18.
【0038】撮像テストの内容については、CMOSイ
メージセンサ内の各デバイスの仕様により様々なスペッ
クとテスト手段がある。本実施形態では、それらの一例
として暗状態での白キズのテストのフローチャートを示
しながら各機能ブロックがどのように動作しているかを
説明する。Regarding the contents of the imaging test, there are various specifications and test means depending on the specifications of each device in the CMOS image sensor. In the present embodiment, as an example thereof, how each functional block operates will be described while showing a flowchart of a white defect test in a dark state.
【0039】まず、ピクセルアレイ部12の受光面を遮
光する(ステップS1)。次いで、通常動作モードから
自己診断モードに移行するために、制御用端子15を、
HIGHレベル’H’に設定する(ここでは、’H’を
アクティブ状態を表わす)(ステップS2)。これによ
り、テストロジック部14は、自己診断モードに切り替
わったことを判断し、プログラムメモリ(ROM)20
に格納された暗状態での白キズのテストフローを演算回
路ブロック19が読み込み、そのプログラムに基づいて
演算処理を行う。First, the light receiving surface of the pixel array section 12 is shielded from light (step S1). Then, in order to shift from the normal operation mode to the self-diagnosis mode, the control terminal 15 is
The HIGH level is set to "H" (here, "H" represents the active state) (step S2). As a result, the test logic unit 14 determines that the self-diagnosis mode has been selected, and the program memory (ROM) 20
The arithmetic circuit block 19 reads the test flow for white scratches in the dark state stored in, and performs arithmetic processing based on the program.
【0040】ピクセルアレイ部12の各ピクセルにて順
次検出された光信号が、タイミング発生器11から出力
されるタイミングクロック(タイミング信号)に基づい
て、アナログ−デジタル変換器(A/D)13に出力さ
れる(ステップS3)。ピクセルアレイ部12の各ピク
セルより出力されたアナログ電圧は、アナログ−デジタ
ル変換器(A/D)13によりデジタルデータに変換さ
れる(ステップS4)。アナログ−デジタル変換器(A
/D)13によって得られたそのデジタルデータは、演
算回路ブロック19では全く処理(加工)されずにデー
タ格納用メモリ18のビットマップエリアに書き込まれ
る(ステップS5)。The optical signal sequentially detected by each pixel of the pixel array section 12 is sent to the analog-digital converter (A / D) 13 based on the timing clock (timing signal) output from the timing generator 11. It is output (step S3). The analog voltage output from each pixel of the pixel array unit 12 is converted into digital data by the analog-digital converter (A / D) 13 (step S4). Analog-digital converter (A
The digital data obtained by the / D) 13 is not processed (processed) at all by the arithmetic circuit block 19 and is written in the bitmap area of the data storage memory 18 (step S5).
【0041】このようにして、ピクセルアレイ部12の
全ピクセルにて検出される光信号をデジタルデータに変
換して、ビットマップ18aのエリアに書き込まれる
と、次に、OB領域の各ピクセルにて検出された光信号
に対応するデジタルデータの平均値が演算回路ブロック
19によって求められる(ステップS6)。In this way, the optical signals detected by all the pixels of the pixel array section 12 are converted into digital data and written in the area of the bitmap 18a. Then, in each pixel of the OB area. The arithmetic circuit block 19 obtains the average value of the digital data corresponding to the detected optical signal (step S6).
【0042】次に、演算回路ブロック19によって、デ
ータ格納用メモリ18のビットマップエリアに書き込ま
れたピクセルアレイ部12の有効画素領域の各ピクセル
毎に得られたデジタルデータと、先に求めたOB領域の
デジタルデータの平均値とを減算し、減算されたデジタ
ルデータは、白キズデータとしてデータ格納用メモリ1
8のワークエリアに書き込まれる(ステップS7)。Next, the digital data obtained by the arithmetic circuit block 19 for each pixel in the effective pixel area of the pixel array section 12 written in the bit map area of the data storage memory 18 and the OB previously obtained. The average value of the digital data of the area is subtracted, and the subtracted digital data is stored in the data storage memory 1 as white defect data.
8 is written in the work area (step S7).
【0043】次に、プログラムメモリ(ROM)20に
格納されているテストスペックの値と、先に求めた白キ
ズデータとを比較し、有効画素領域の各ピクセルの合否
判定を行う。そして、その合否判定結果は、データ格納
用メモリ18のフェイルビットマップエリアに書き込ま
れる(ステップS8)。ここで、フェイル(不適)した
画素(ピクセル)は、’1’、パス(合格)したピクセ
ルは、’0’として、データ格納用メモリ18のフェイ
ルビットマップエリアに書き込まれる。Next, the value of the test spec stored in the program memory (ROM) 20 is compared with the previously obtained white defect data to determine whether each pixel in the effective pixel area is pass or fail. The pass / fail judgment result is written in the fail bit map area of the data storage memory 18 (step S8). Here, the failed (unsuitable) pixel (pixel) is written as "1", and the passed (passed) pixel is written as "0" in the fail bitmap area of the data storage memory 18.
【0044】次に、フェイルビットマップに書き込まれ
たフェイルビット数が、プログラムメモリ(ROM)2
0に格納されているテストスペックに対し、許容範囲で
あるか否かを判定し、暗状態での白キズのテストカテゴ
リーとして、最終的にパス(合格)したのかフェイル
(不適)したかを、フラグレジスタ17に合否結果を書
き込む(ステップS9)。ここで、フェイル(不適)
は、’1’、パス(合格)は、’0’とする。Next, the number of fail bits written in the fail bit map is stored in the program memory (ROM) 2
For the test spec stored in 0, it is judged whether it is within the allowable range, and as a test category of white scratches in the dark state, whether it finally passed (passed) or failed (unsuitable), The pass / fail result is written in the flag register 17 (step S9). Where fail (unsuitable)
Is "1" and the pass (pass) is "0".
【0045】CMOSイメージセンサにおける最終の自
己診断結果は、インターフェイス(I/F)16から外
部デバイスであるテスタに出力される。また、データ格
納用メモリ18のビットマップ18aのデータおよびフ
ェイルビットマップ18cのデータもインターフェイス
(I/F)16を介してテスタに出力される。また、デ
ータ格納用メモリ18とインターフェイス(I/F)1
6との間には、アドレスバスが設けられており、このた
め、テスタは、データ格納用メモリ18を指定すること
によって、インターフェイス(I/F)16を介して任
意のビットマップ18aのデータおよびフェイルビット
マップ18cのデータを読み出すことができる。The final self-diagnosis result in the CMOS image sensor is output from the interface (I / F) 16 to a tester which is an external device. Further, the data of the bit map 18 a and the data of the fail bit map 18 c of the data storage memory 18 are also output to the tester via the interface (I / F) 16. In addition, the data storage memory 18 and the interface (I / F) 1
6 is provided with an address bus, so that the tester designates the memory 18 for storing data so that the data of the arbitrary bitmap 18a and the data of the arbitrary bitmap 18a can be transmitted via the interface (I / F) 16. The data of the fail bit map 18c can be read.
【0046】図3は、フラグレジスタ17の構成の一例
を示す概念図である。フラグレジスタ17は、撮像テス
トのカテゴリー毎の合否結果と自己診断の終了フラグと
を格納するレジスタである。ここで、合否結果がフェイ
ル(不適)の場合は’1’、合否結果がパス(合格)の
場合は’0’とし、自己診断の終了フラグをテスト実行
中は’0’、テスト終了は’1’としている。フラグレ
ジスタ17のビット数は、撮像テストのカテゴリーの数
によって決まる。図3に示すフラグレジスタ17では、
一例としてカテゴリー数を7(7ビット)とし、自己診
断の終了フラグの1ビットをいれて8ビット構成のフラ
グレジスタ17を表している。FIG. 3 is a conceptual diagram showing an example of the configuration of the flag register 17. The flag register 17 is a register that stores a pass / fail result for each category of the imaging test and a self-diagnosis end flag. Here, if the pass / fail result is fail (unsuitable), it is '1', if the pass / fail result is pass (pass), it is set to '0'. 1 '. The number of bits of the flag register 17 depends on the number of categories of the imaging test. In the flag register 17 shown in FIG.
As an example, the number of categories is set to 7 (7 bits), and 1 bit of the self-diagnosis end flag is inserted to represent the flag register 17 of 8 bits.
【0047】尚、前述のデータ格納用メモリ18内のビ
ットマップ18aおよびフェイルビットマップ18cの
データ出力用端子と、ビットマップ18aおよびフェイ
ルビットマップ18cのアドレス端子と、CMOSイメ
ージセンサの制御用端子15とは、CMOSイメージセ
ンサが通常動作モードで使用している端子と共用しても
良い。The data output terminals of the bit map 18a and the fail bit map 18c in the data storage memory 18, the address terminals of the bit map 18a and the fail bit map 18c, and the control terminal 15 of the CMOS image sensor 15 are described. May be shared with the terminal used by the CMOS image sensor in the normal operation mode.
【0048】この場合、制御用端子15に’H’のアク
ティブ信号が印加されて、通常動作モードから自己診断
モードに移行すると、通常動作モードの際に使用してい
た端子は、マルチプレクサ(セレクタブロック)によっ
て、ビットマップ18aおよびフェイルビットマップ1
8cのデータ出力用端子と、ビットマップ18aおよび
フェイルビットマップ18cのアドレス端子とに切り替
わる。そして、データ出力用端子およびアドレス端子
は、アドレスバスによって、インターフェイス(I/
F)16に接続される。In this case, when the active signal of "H" is applied to the control terminal 15 to shift from the normal operation mode to the self-diagnosis mode, the terminal used in the normal operation mode is the multiplexer (selector block). ), The bitmap 18a and the fail bitmap 1
The data output terminal 8c and the address terminals of the bit map 18a and the fail bit map 18c are switched. The data output terminal and the address terminal are connected to the interface (I / I
F) 16 is connected.
【0049】図4は、本発明のCMOSイメージセンサ
をテスタにてデバイステストを行う場合のフローチャー
トを示す図である。FIG. 4 is a diagram showing a flow chart when a device test is performed on the CMOS image sensor of the present invention by a tester.
【0050】本発明のCMOSイメージセンサは、テス
トロジック部12を有しており、図4に示すように、テ
スタが導通テスト後に周辺ロジック部のテストを実行し
ている間に、CMOSイメージセンサにおいて自己診断
モードが設定されれば、周辺ロジック部のテストとピク
セルアレイ部12の撮像テストとがパラレルに実行さ
れ、従来のCMOSイメージセンサのテストに比較して
テスト時間の短縮が図れる。The CMOS image sensor of the present invention has the test logic unit 12, and as shown in FIG. 4, while the tester is executing the peripheral logic unit test after the continuity test, the CMOS image sensor When the self-diagnosis mode is set, the peripheral logic section test and the pixel array section 12 imaging test are executed in parallel, and the test time can be shortened compared to the conventional CMOS image sensor test.
【0051】図4のように、テスタは、周辺ロジック部
のテストが終了すると、CMOSイメージセンサが自己
診断した撮像テストの結果を読み出すだけでテスタのテ
スト作業が終了できる。As shown in FIG. 4, when the test of the peripheral logic portion of the tester is finished, the test work of the tester can be finished only by reading the result of the imaging test self-diagnosed by the CMOS image sensor.
【0052】この場合、図3に示すように、フラグレジ
スタ17には、本発明のCMOSイメージセンサが自己
診断した合否判定結果の情報の他に、自己診断を終了し
ているかどうかの自己診断終了フラグ信号(bit0)
が備えられており、そのbit0の端子により自己診断
テストが終了したことを、テスタは判断することができ
る。例えば、CMOSイメージセンサの自己診断が終了
した状態の自己診断終了フラグ信号の値は’1’、まだ
自己診断実行中なら自己診断終了フラグ信号の値は’
0’とすると、テスタは、フラグレジスタ17の自己診
断終了フラグ信号を出力しているbit0の端子をモニ
タし、そのbit0の端子から出力される値が’1’な
ら前述の撮像テストの結果が書き込まれているフラグレ
ジスタ17と、データ格納用メモリ18内のビットマッ
プデータおよびフェイルビットマップデータを読み出
す。一方、自己診断終了フラグ信号の値が’0’であれ
ば、テスタは、自己診断終了フラグ信号の値が’1’に
なるまで待機するホールド状態となる。In this case, as shown in FIG. 3, in the flag register 17, in addition to the information of the pass / fail judgment result of the self-diagnosis of the CMOS image sensor of the present invention, the self-diagnosis completion of whether the self-diagnosis is completed or not is completed. Flag signal (bit0)
Is provided, and the tester can judge that the self-diagnosis test is completed by the terminal of bit0. For example, the value of the self-diagnosis end flag signal is "1" when the self-diagnosis of the CMOS image sensor is completed, and the value of the self-diagnosis end flag signal is "1" if the self-diagnosis is still in progress.
When set to 0 ', the tester monitors the terminal of bit0 outputting the self-diagnosis end flag signal of the flag register 17, and if the value output from the terminal of bit0 is'1', the result of the above-mentioned imaging test is The bit map data and the fail bit map data in the written flag register 17 and the data storage memory 18 are read out. On the other hand, if the value of the self-diagnosis end flag signal is “0”, the tester is in a hold state of waiting until the value of the self-diagnosis end flag signal becomes “1”.
【0053】このように、テスタが周辺ロジック部のテ
ストを終了した時点で、CMOSイメージセンサが自己
診断を終了しているかどうかをテスタ側が判断できる。In this way, the tester side can determine whether the CMOS image sensor has completed the self-diagnosis when the tester completes the test of the peripheral logic section.
【0054】以上、説明したように、本発明のCMOS
イメージセンサは、ピクセルアレイ部12の自己診断を
実施し得るテストロジック部14が設けられているため
に、ピクセルアレイ部12の各ピクセルの動作状態を検
証する自己診断が可能となり、テスタによる周辺ロジッ
ク回路も含めたCMOSイメージセンサのデバイステス
トのテスト時間も短縮できる。As described above, the CMOS of the present invention
Since the image sensor is provided with the test logic unit 14 capable of performing the self-diagnosis of the pixel array unit 12, the self-diagnosis for verifying the operation state of each pixel of the pixel array unit 12 is possible, and the peripheral logic by the tester is enabled. The test time of the device test of the CMOS image sensor including the circuit can be shortened.
【0055】また、テスタは、テスタ側に設けられてい
たビットマップ用メモリ、ワーク用メモリおよびフェイ
ルビットマップ用メモリが不要になるとともに、CMO
Sイメージセンサ用のテストプログラムも不要になる。
これにより、テスタは、回路構成の簡略化およびテスト
プログラムの小容量化が図れる。Further, the tester does not require the bit map memory, the work memory and the fail bit map memory provided on the tester side, and the CMO is used.
A test program for the S image sensor is also unnecessary.
As a result, the tester can simplify the circuit configuration and reduce the capacity of the test program.
【0056】[0056]
【発明の効果】本発明のCMOSイメージセンサは、複
数のピクセルから出力されるアナログ信号を、アナログ
−デジタル変換手段にてデジタル信号に変換し、アナロ
グ−デジタル変換されたデジタル信号を用いて、各ピク
セルの動作状態が正常か否かを検証する自己診断実行手
段が設けられていることにより、ピクセルアレイ部の各
ピクセルの動作状態の検証を可能にするとともに、CM
OSイメージセンサのデバイステストも簡略化されテス
ト時間の短縮が図れる。According to the CMOS image sensor of the present invention, an analog signal output from a plurality of pixels is converted into a digital signal by an analog-to-digital conversion means, and each analog-to-digital converted digital signal is used. Since the self-diagnosis executing means for verifying whether or not the operation state of the pixel is normal is provided, the operation state of each pixel of the pixel array section can be verified, and the CM
The device test of the OS image sensor is also simplified and the test time can be shortened.
【図1】本発明のCMOSイメージセンサの構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a CMOS image sensor of the present invention.
【図2】撮像テストの一例である暗状態における白キズ
のテストのフローチャートを示す図である。FIG. 2 is a diagram showing a flowchart of a white defect test in a dark state, which is an example of an imaging test.
【図3】フラグレジスタの構成の一例を示す概念図であ
る。FIG. 3 is a conceptual diagram showing an example of a configuration of a flag register.
【図4】本発明のCMOSイメージセンサの撮像テスト
のフローチャートを示す図である。FIG. 4 is a diagram showing a flowchart of an imaging test of the CMOS image sensor of the present invention.
【図5】ピクセルの構成の一例を示す回路図である。FIG. 5 is a circuit diagram showing an example of a pixel configuration.
【図6】従来のCMOSイメージセンサの構成を示すブ
ロック図である。FIG. 6 is a block diagram showing a configuration of a conventional CMOS image sensor.
【図7】従来のCMOSイメージセンサの撮像テストの
フローチャートを示す図である。FIG. 7 is a diagram showing a flowchart of an imaging test of a conventional CMOS image sensor.
11 タイミング発生器 12 ピクセルアレイ部 13 アナログ−デジタル変換機(A/D) 14 テストロジック部 15 制御用端子 16 インターフェイス(I/F) 17 フラグレジスタ 18 データ格納用メモリ 18aビットマップ 18bワークメモリ 18cフェイルビットマップ 19 演算回路ブロック 20 プログラムメモリ(ROM) 21 フォトダイオード 22 トランスファートランジスタ 23 リセットトランジスタ 24 選択トランジスタ 51 制御および外部インターフェイス 52 ピクセルアレイ部 53 アナログ−デジタル変換器 54 診断ロジック部 55 ランプ電圧発生器 56 比較器 57 二重バッファ 11 Timing generator 12 pixel array section 13 Analog-digital converter (A / D) 14 Test logic section 15 Control terminal 16 interface (I / F) 17 Flag register 18 Data storage memory 18a bitmap 18b work memory 18c fail bitmap 19 Arithmetic circuit block 20 Program memory (ROM) 21 photodiode 22 Transfer transistor 23 Reset transistor 24 selection transistor 51 Control and external interface 52 Pixel array section 53 Analog-to-digital converter 54 Diagnostic logic section 55 Lamp voltage generator 56 comparator 57 double buffer
Claims (7)
力する複数のピクセルと、各ピクセルから出力されるア
ナログ信号を、デジタル信号に変換するアナログ−デジ
タル変換手段とを有するCMOSイメージセンサであっ
て、 前記各ピクセルから出力されて、該アナログ−デジタル
変換手段にて、アナログ−デジタル変換されたデジタル
信号を用いて、各ピクセルの動作状態を検証する自己診
断実行手段が設けられているこを特徴とするCMOSイ
メージセンサ。1. A CMOS image sensor having a plurality of pixels that output an analog signal corresponding to incident light and an analog-digital conversion unit that converts an analog signal output from each pixel into a digital signal. , Self-diagnosis execution means for verifying the operation state of each pixel using the digital signal output from each pixel and analog-digital converted by the analog-digital conversion means is provided. And CMOS image sensor.
が設けられており、該制御用端子に入力される信号によ
って、該自己診断実行手段は、通常動作モードと自己診
断モードとに切り換えられる請求項1に記載のCMOS
イメージセンサ。2. The self-diagnosis executing means is provided with a control terminal, and the self-diagnosis executing means switches between a normal operation mode and a self-diagnosis mode by a signal input to the control terminal. CMOS according to claim 1
Image sensor.
IGH(H)レベル信号である請求項2に記載のCMO
Sイメージセンサ。3. The signal input to the control terminal is H
The CMO according to claim 2, which is an IGH (H) level signal.
S image sensor.
−デジタル変換手段から出力されるデジタル信号を演算
する演算回路ブロックと、該演算回路ブロックによる演
算処理のプログラムが格納されたプログラムメモリと、
該演算回路ブロックによる演算処理結果を記憶するデー
タ格納用メモリと、前記自己診断モードの終了フラグを
格納するフラグレジスタとを有している請求項1に記載
のCMOSイメージセンサ。4. The self-diagnosis executing means, an arithmetic circuit block for arithmetically operating a digital signal output from the analog-digital converting means, and a program memory in which a program for arithmetic processing by the arithmetic circuit block is stored.
The CMOS image sensor according to claim 1, further comprising a data storage memory that stores a calculation processing result by the calculation circuit block, and a flag register that stores an end flag of the self-diagnosis mode.
グ−デジタル変換手段から出力されるデジタル信号を記
憶するビットマップと、前記演算回路ブロックによる演
算処理結果を記憶するワークメモリと、前記各ピクセル
の自己診断結果を記憶するフェイルビットマップを有し
ている請求項4に記載のCMOSイメージセンサ。5. The data storage memory stores a bit map for storing a digital signal output from the analog-digital conversion means, a work memory for storing a calculation processing result by the calculation circuit block, and a pixel for each pixel. The CMOS image sensor according to claim 4, further comprising a fail bit map that stores a self-diagnosis result.
レジスタのデータを外部デバイスに出力するインターフ
ェイスが接続されている請求項4に記載のCMOSイメ
ージセンサ。6. The CMOS image sensor according to claim 4, wherein the self-diagnosis executing means is connected to an interface for outputting the data of the flag register to an external device.
納用メモリと前記インターフェイスとを接続状態および
遮断状態に切り換える切り換え手段を有し、該データ格
納用メモリには、外部入出力用の端子が設けられている
請求項6に記載のCMOSイメージセンサ。7. The self-diagnosis executing means has a switching means for switching the data storage memory and the interface between a connected state and a disconnected state, and the data storage memory has a terminal for external input / output. The CMOS image sensor according to claim 6, which is provided.
Priority Applications (1)
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---|---|---|---|
JP2001395301A JP2003198958A (en) | 2001-12-26 | 2001-12-26 | Cmos image sensor |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101964876A (en) * | 2009-07-21 | 2011-02-02 | 索尼公司 | Solid-state imaging apparatus |
-
2001
- 2001-12-26 JP JP2001395301A patent/JP2003198958A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN101964876A (en) * | 2009-07-21 | 2011-02-02 | 索尼公司 | Solid-state imaging apparatus |
CN101964876B (en) * | 2009-07-21 | 2013-04-03 | 索尼公司 | Solid-state imaging device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |