JP2003197869A - Ferroelectric memory - Google Patents
Ferroelectric memoryInfo
- Publication number
- JP2003197869A JP2003197869A JP2001390756A JP2001390756A JP2003197869A JP 2003197869 A JP2003197869 A JP 2003197869A JP 2001390756 A JP2001390756 A JP 2001390756A JP 2001390756 A JP2001390756 A JP 2001390756A JP 2003197869 A JP2003197869 A JP 2003197869A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- bit line
- memory
- line
- view
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを記憶媒体とする強誘電体メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory using a ferroelectric capacitor as a storage medium.
【０００２】[0002]
【従来の技術】図２１は従来の強誘電体メモリの一例が
備えるメモリセルを示す回路図である。図２１中、ＭＣ
１〜ＭＣ４はメモリセル、ＦＣ１〜ＦＣ４は記憶媒体を
なす強誘電体キャパシタ、ＴＲ１〜ＴＲ４はＮＭＯＳト
ランジスタからなるメモリセルトランジスタ、ＷＬ１、
ＷＬ２はワード線、ＰＬ１、ＰＬ２はプレート線、ＢＬ
１、ＢＬ２はビット線である。2. Description of the Related Art FIG. 21 is a circuit diagram showing a memory cell included in an example of a conventional ferroelectric memory. 21, MC
1 to MC4 are memory cells, FC1 to FC4 are ferroelectric capacitors forming a storage medium, TR1 to TR4 are memory cell transistors formed of NMOS transistors, WL1,
WL2 is a word line, PL1 and PL2 are plate lines, and BL
1 and BL2 are bit lines.
【０００３】図２２は図２１に示すメモリセルのレイア
ウト例を示す概略的平面図である。図２２中、ＳＤ１は
メモリセルトランジスタＴＲ１のソースをなす拡散層、
ＳＤ２はメモリセルトランジスタＴＲ２のソースをなす
拡散層、ＤＤ１２はメモリセルトランジスタＴＲ１、Ｔ
Ｒ２のドレインをなす拡散層、ＭＥ１、ＭＥ２、ＭＥ１
２はコンタクト層をなすメタル層である。FIG. 22 is a schematic plan view showing a layout example of the memory cell shown in FIG. In FIG. 22, SD1 is a diffusion layer serving as the source of the memory cell transistor TR1.
SD2 is a diffusion layer serving as the source of the memory cell transistor TR2, and DD12 is the memory cell transistors TR1 and T.
Diffusion layer forming drain of R2, ME1, ME2, ME1
Reference numeral 2 is a metal layer forming a contact layer.
【０００４】ＳＤ３はメモリセルトランジスタＴＲ３の
ソースをなす拡散層、ＳＤ４はメモリセルトランジスタ
ＴＲ４のソースをなす拡散層、ＤＤ３４はメモリセルト
ランジスタＴＲ３、ＴＲ４のドレインをなす拡散層、Ｍ
Ｅ３、ＭＥ４、ＭＥ３４はコンタクト層をなすメタル層
である。SD3 is a diffusion layer serving as a source of the memory cell transistor TR3, SD4 is a diffusion layer serving as a source of the memory cell transistor TR4, DD34 is a diffusion layer serving as a drain of the memory cell transistors TR3 and TR4, and M.
E3, ME4, and ME34 are metal layers forming a contact layer.
【０００５】図２３は図２２のＡ−Ａ線に沿った概略的
断面図であり、図２３中、ＴＥＬ１はトップ電極、ＴＥ
Ｃ１はトップ電極コンタクト層、ＰＬＵＧ１、ＰＬＵＧ
１２はプラグ、ＶＩＡ１２はビア層である。FIG. 23 is a schematic sectional view taken along the line AA of FIG. 22, in which TEL1 is a top electrode and TE.
C1 is a top electrode contact layer, PLUG1, PLUG
12 is a plug, and VIA 12 is a via layer.
【０００６】図２４は従来の強誘電体メモリの一例が備
えるメモリセルアレイを示す回路図、図２５は図２４に
示すメモリセルアレイのレイアウト例を示す概略的平面
図である。図２４、図２５において、ＭＣＢ１、ＭＣＢ
２は図２１に示すメモリセルＭＣを６行６列に配列して
なるメモリセルブロックであり、メモリセルブロックＭ
ＣＢ１はワード線ＷＬ１〜ＷＬ６とプレート線ＰＬ２〜
ＰＬ５とビット線ＢＬ１〜ＢＬ６を使用し、メモリセル
ブロックＭＣＢ２はワード線ＷＬ１〜ＷＬ６とプレート
線ＰＬ１〜ＰＬ４とビット線ＢＬ７〜ＢＬ１２を使用し
ている。FIG. 24 is a circuit diagram showing a memory cell array included in an example of a conventional ferroelectric memory, and FIG. 25 is a schematic plan view showing a layout example of the memory cell array shown in FIG. 24 and 25, MCB1 and MCB
Reference numeral 2 denotes a memory cell block in which the memory cells MC shown in FIG. 21 are arranged in 6 rows and 6 columns.
CB1 includes word lines WL1 to WL6 and plate lines PL2 to
PL5 and bit lines BL1 to BL6 are used, and the memory cell block MCB2 uses word lines WL1 to WL6, plate lines PL1 to PL4, and bit lines BL7 to BL12.
【０００７】このメモリセルアレイは、メモリセルブロ
ックＭＣＢ１、ＭＣＢ２のワード線を垂直方向に２行分
ずらして接続し、プレート線とビット線が同時に活性化
されるメモリセルブロックをＭＣＢ１及びＭＣＢ２のい
ずれか一方とし、すなわち、一方のメモリセルブロック
のメモリセルを選択する場合には、他のメモリセルブロ
ックのメモリセルが選択されないようにし、消費電力の
低減化を図るようにしたものである。In this memory cell array, the word lines of the memory cell blocks MCB1 and MCB2 are connected while being shifted by two rows in the vertical direction, and the memory cell block in which the plate line and the bit line are simultaneously activated is either MCB1 or MCB2. That is, when the memory cells of one memory cell block are selected, that is, when the memory cells of the other memory cell block are not selected, the power consumption is reduced.
【０００８】[0008]
【発明が解決しようとする課題】図２２に示す強誘電体
キャパシタのレイアウト例は、ビット線と平行してメモ
リセルトランジスタのソース、ゲート（ワード線）、ド
レインを配列し、縦方向に並ぶ２個のメモリセルでビッ
ト線を共有しているので、例えば、図２４に示すように
メモリセルアレイを構成すると、図２５に示すようにビ
ット線が長くなり、ビット線の寄生容量や抵抗が大きく
なり、書き込みに必要とされる電力が増大すると共に、
他の信号線からのノイズが乗り易いという問題点があっ
た。In the layout example of the ferroelectric capacitor shown in FIG. 22, the source, the gate (word line) and the drain of the memory cell transistor are arranged in parallel with the bit line, and they are arranged in the vertical direction. Since the bit line is shared by the individual memory cells, for example, when the memory cell array is configured as shown in FIG. 24, the bit line becomes long as shown in FIG. 25, and the parasitic capacitance and resistance of the bit line increase. , As the power required for writing increases,
There is a problem that noise from other signal lines is likely to be picked up.
【０００９】本発明は、かかる点に鑑み、ビット線の長
さを短くし、消費電力の低減化と、ビット線へのノイズ
の重畳の低減化を図ることができるようにした強誘電体
メモリを提供することを目的とする。In view of the above point, the present invention makes it possible to shorten the length of the bit line to reduce the power consumption and the superposition of noise on the bit line. The purpose is to provide.
【００１０】[0010]
【課題を解決するための手段】本発明の強誘電体メモリ
は、メモリセルトランジスタの拡散層をビット線と直交
する方向に配列したメモリセルを備えるというものであ
る。A ferroelectric memory according to the present invention comprises a memory cell in which diffusion layers of a memory cell transistor are arranged in a direction orthogonal to a bit line.
【００１１】本発明の強誘電体メモリによれば、メモリ
セルトランジスタの拡散層をビット線と平行する方向に
配列したメモリセルを備える場合に比較して、ビット線
の長さを短くすることができる。According to the ferroelectric memory of the present invention, the length of the bit line can be shortened as compared with the case where the diffusion layer of the memory cell transistor is provided with the memory cells arranged in the direction parallel to the bit line. it can.
【００１２】[0012]
【発明の実施の形態】以下、図１〜図２０を参照して、
本発明の一実施形態について説明する。図１〜図２０に
おいて、図２１〜図２５に記載した部分と同一部分ない
し相当部分には、同一符号を付している。DETAILED DESCRIPTION OF THE INVENTION Referring to FIGS.
An embodiment of the present invention will be described. 1 to 20, the same parts or corresponding parts as those shown in FIGS. 21 to 25 are designated by the same reference numerals.
【００１３】図１は本発明の一実施形態が備えるメモリ
セルを示す回路図、図２は図１に示すメモリセルの全層
のレイアウトを示す概略的平面図、図３は図２のＢ−Ｂ
線に沿った概略的断面図である。FIG. 1 is a circuit diagram showing a memory cell included in one embodiment of the present invention, FIG. 2 is a schematic plan view showing a layout of all layers of the memory cell shown in FIG. 1, and FIG. B
It is a schematic sectional drawing along a line.
【００１４】すなわち、本発明の一実施形態が備えるメ
モリセルＭＣは、メモリセルトランジスタＴＲの拡散層
ＳＤ、ＤＤをビット線ＢＬと直交する方向に配列し、ビ
ット線ＢＬと直交する方向で隣り合うメモリセルとビッ
ト線ＢＬを共有し、ビット線ＢＬと平行する方向で隣り
合うメモリセルと共通のワード線を使用してなるもので
ある。That is, in the memory cell MC according to the embodiment of the present invention, the diffusion layers SD and DD of the memory cell transistor TR are arranged in the direction orthogonal to the bit line BL and are adjacent to each other in the direction orthogonal to the bit line BL. The bit line BL is shared with the memory cell, and a common word line is used with the memory cell adjacent in the direction parallel to the bit line BL.
【００１５】図４〜図１２は本発明の一実施形態が備え
るメモリセルＭＣの構成をより明確にするための図であ
り、図４は図２に示すレイアウト中のワード線ＷＬ１、
ＷＬ２及び拡散層ＳＤ１、ＳＤ２、ＤＤ１２、ＳＤ３、
ＳＤ４、ＤＤ３４の部分を示す概略的平面図、図５は図
２に示すレイアウト中のプレート線ＰＬ１、ＰＬ２及び
強誘電体キャパシタＦＣ１〜ＦＣ４の部分を示す概略的
平面図である。4 to 12 are views for clarifying the configuration of the memory cell MC included in one embodiment of the present invention. FIG. 4 is a diagram showing the word line WL1 in the layout shown in FIG.
WL2 and diffusion layers SD1, SD2, DD12, SD3,
FIG. 5 is a schematic plan view showing portions of SD4 and DD34, and FIG. 5 is a schematic plan view showing portions of plate lines PL1, PL2 and ferroelectric capacitors FC1 to FC4 in the layout shown in FIG.
【００１６】図６は図２に示すレイアウト中のワード線
ＷＬ１、ＷＬ２、拡散層ＳＤ１、ＳＤ２、ＤＤ１２、Ｓ
Ｄ３、ＳＤ４、ＤＤ３４、プレート線ＰＬ１、ＰＬ２及
び強誘電体キャパシタＦＣ１〜ＦＣ４の部分を示す概略
的平面図、図７は図６のＣ−Ｃ線に沿った概略的断面図
である。FIG. 6 shows word lines WL1, WL2, diffusion layers SD1, SD2, DD12, S in the layout shown in FIG.
D3, SD4, DD34, plate lines PL1, PL2, and ferroelectric capacitors FC1 to FC4 are schematic plan views, and FIG. 7 is a schematic cross-sectional view taken along line CC of FIG.
【００１７】このように、メモリセルＭＣは、メモリセ
ルトランジスタＴＲの拡散層ＳＤ、ＤＤをビット線ＢＬ
と直交する方向に配列しているので、強誘電体キャパシ
タＦＣのビット線ＢＬと直交する方向の辺をビット線Ｂ
Ｌと平行する方向の辺よりも長くすることができる。As described above, in the memory cell MC, the diffusion layers SD and DD of the memory cell transistor TR are connected to the bit line BL.
Since the ferroelectric capacitors FC are arranged in the direction orthogonal to the bit line B, the side of the ferroelectric capacitor FC in the direction orthogonal to the bit line BL is
It can be longer than the side in the direction parallel to L.
【００１８】図８は図２に示すレイアウト中のメタル層
ＭＥ１〜ＭＥ４、ＭＥ１２、ＭＥ３４、トップ電極コン
タクト層ＴＥＣ１〜ＴＥＣ４及びプラグＰＬＵＧ１〜Ｐ
ＬＵＧ４、ＰＬＵＧ１２、ＰＬＵＧ３４の部分を示す概
略的平面図、図９は図２に示すレイアウト中のビット線
ＢＬ１、ＢＬ２及びメタル層ＭＥ１２、ＭＥ３４の部分
を示す概略的平面図である。FIG. 8 shows metal layers ME1 to ME4, ME12, ME34, top electrode contact layers TEC1 to TEC4 and plugs PLUG1 to P in the layout shown in FIG.
FIG. 9 is a schematic plan view showing portions of LUG4, PLUG12, PLUG34, and FIG. 9 is a schematic plan view showing portions of bit lines BL1, BL2 and metal layers ME12, ME34 in the layout shown in FIG.
【００１９】図１０は図２に示すレイアウト中のビット
線ＢＬ１、ＢＬ２及びメタル層ＭＥ１〜ＭＥ４の部分を
示す概略的平面図、図１１は図１０のＤ−Ｄ線に沿った
概略的断面図、図１２は図１０のＥ−Ｅ線に沿った概略
的断面図である。FIG. 10 is a schematic plan view showing portions of the bit lines BL1 and BL2 and the metal layers ME1 to ME4 in the layout shown in FIG. 2, and FIG. 11 is a schematic sectional view taken along the line DD of FIG. 12 is a schematic sectional view taken along the line EE of FIG.
【００２０】また、図１３は本発明の一実施形態が備え
るメモリセルアレイを示す回路図、図１４は図１３に示
すメモリセルアレイの全層のレイアウトを示す概略的平
面図であり、このメモリセルアレイは、２個のメモリセ
ルブロックＭＣＢ１、ＭＣＢ２と、６本のワード線ＷＬ
１〜ＷＬ６と、５本のプレート線ＰＬ１〜ＰＬ５と、１
２本のビット線ＢＬ１〜ＢＬ１２を設けている。FIG. 13 is a circuit diagram showing a memory cell array included in one embodiment of the present invention, and FIG. 14 is a schematic plan view showing the layout of all layers of the memory cell array shown in FIG. Two memory cell blocks MCB1 and MCB2 and six word lines WL
1 to WL6, five plate lines PL1 to PL5, and 1
Two bit lines BL1 to BL12 are provided.
【００２１】すなわち、このメモリセルアレイは、図１
に示すメモリセルＭＣを６行６列に配列し、共通のワー
ド線ＷＬ１〜ＷＬ６を使用する２個のメモリセルブロッ
クＭＣＢ１、ＭＣＢ２を備え、選択的に１個のメモリセ
ルブロックのメモリセルのみがプレート線及びビット線
を同時に活性化されるようにワード線ＷＬ１〜ＷＬ６及
びプレート線ＰＬ１〜ＰＬ５を配線し、消費電力の低減
化を図るようにしたものである。That is, this memory cell array is shown in FIG.
The memory cells MC shown in are arranged in 6 rows and 6 columns, and two memory cell blocks MCB1 and MCB2 that use common word lines WL1 to WL6 are provided, and only the memory cells of one memory cell block are selectively selected. The word lines WL1 to WL6 and the plate lines PL1 to PL5 are wired so that the plate lines and the bit lines are activated at the same time, and the power consumption is reduced.
【００２２】図１５〜図２０は本発明の一実施形態が備
えるメモリセルアレイの構成をより明確にするための図
であり、図１５は図１４に示すレイアウト中のワード線
ＷＬ１〜ＷＬ６及び拡散層ＳＤ、ＤＤの部分を示す概略
的平面図、図１６は図１４に示すレイアウト中のプレー
ト線ＰＬ１〜ＰＬ５及び強誘電体キャパシタＦＣの部分
を示す概略的平面図である。15 to 20 are views for clarifying the configuration of the memory cell array included in one embodiment of the present invention. FIG. 15 is a diagram showing the word lines WL1 to WL6 and the diffusion layers in the layout shown in FIG. FIG. 16 is a schematic plan view showing portions SD and DD, and FIG. 16 is a schematic plan view showing portions of the plate lines PL1 to PL5 and the ferroelectric capacitor FC in the layout shown in FIG.
【００２３】図１７は図１４に示すレイアウト中のワー
ド線ＷＬ１〜ＷＬ６、拡散層ＳＤ、ＤＤ、プレート線Ｐ
Ｌ１〜ＰＬ５及び強誘電体キャパシタＦＣ１〜ＦＣ４の
部分を示す概略的平面図である。FIG. 17 shows word lines WL1 to WL6, diffusion layers SD and DD, and plate line P in the layout shown in FIG.
FIG. 3 is a schematic plan view showing portions of L1 to PL5 and ferroelectric capacitors FC1 to FC4.
【００２４】図１８は図１４に示すレイアウト中のコン
タクト層をなすメタル層ＭＥの部分を示す概略的平面
図、図１９は図１４に示すレイアウト中のビット線ＢＬ
１〜ＢＬ１２の部分を示す概略的平面図、図２０は図１
４に示すレイアウト中のビット線ＢＬ１〜ＢＬ１２及び
メタル層ＭＥの部分を示す概略的平面図である。FIG. 18 is a schematic plan view showing a portion of the metal layer ME forming the contact layer in the layout shown in FIG. 14, and FIG. 19 is a bit line BL in the layout shown in FIG.
1 to BL12 are schematic plan views showing portions 1 to BL12, and FIG.
4 is a schematic plan view showing portions of bit lines BL1 to BL12 and a metal layer ME in the layout shown in FIG.
【００２５】以上のように、本発明の一実施形態におい
ては、メモリセルトランジスタＴＲの拡散層ＳＤ、ＤＤ
をビット線ＢＬと直交する方向に配列し、ビット線ＢＬ
と直交する方向の辺をビット線ＢＬと平行する方向の辺
よりも長くしてなる強誘電体キャパシタＦＣを備え、か
つ、ビット線ＢＬと直交する方向で隣り合うメモリセル
とビット線ＢＬを共有し、ビット線ＢＬと平行する方向
で隣り合うメモリセルと共通のワード線を使用するよう
に構成している。As described above, in the embodiment of the present invention, the diffusion layers SD and DD of the memory cell transistor TR are used.
Are arranged in a direction orthogonal to the bit line BL, and the bit line BL
A ferroelectric capacitor FC having a side in a direction orthogonal to the bit line BL longer than a side in a direction parallel to the bit line BL is provided, and the bit line BL is shared with an adjacent memory cell in the direction orthogonal to the bit line BL. However, the word line common to the memory cells adjacent to each other in the direction parallel to the bit line BL is used.
【００２６】したがって、本発明の一実施形態によれ
ば、強誘電体キャパシタＦＣ上の部分のビット線ＢＬの
短縮化と、メモリセルトランジスタＴＲ上のビット線Ｂ
Ｌの短縮化を図ることにより、全体としてのビット線Ｂ
Ｌの短縮化を図ることができ、消費電力の低減化とビッ
ト線へのノイズの重畳の低減化を図ることができる。Therefore, according to one embodiment of the present invention, the bit line BL on the ferroelectric capacitor FC is shortened and the bit line B on the memory cell transistor TR is shortened.
By shortening L, the bit line B as a whole
L can be shortened, power consumption can be reduced, and superimposition of noise on the bit line can be reduced.
【００２７】ここで、本発明の一実施形態の場合におい
ても、従来例の場合においても、メモリセルブロックＭ
ＣＢ１、ＭＣＢ２間のワード線ＷＬは階段状に配線する
必要があり、このためには、垂直方向にポリシリコン配
線が必要となる。従来例の場合、垂直方向にポリシリコ
ン層を設ける領域がないため、メモリセルブロックＭＣ
Ｂ１、ＭＣＢ２間に隙間を設け、この隙間部分にポリシ
リコン層を挿入するようにしている。しかし、本発明の
一実施形態によれば、メモリセルブロックＭＣＢ１、Ｍ
ＣＢ２間に隙間を設ける必要がない。したがって、レイ
アウト面積の削減を図ることができる。Here, in both the case of one embodiment of the present invention and the conventional example, the memory cell block M is formed.
The word line WL between CB1 and MCB2 needs to be wired in a stepwise manner, and for this purpose, a polysilicon wiring is required in the vertical direction. In the case of the conventional example, since there is no region where the polysilicon layer is provided in the vertical direction, the memory cell block MC
A gap is provided between B1 and MCB2, and the polysilicon layer is inserted into this gap. However, according to an embodiment of the present invention, the memory cell blocks MCB1, MB
There is no need to provide a gap between CB2. Therefore, the layout area can be reduced.
【００２８】また、本発明の一実施形態によれば、メモ
リセルブロックＭＣＢ１、ＭＣＢ２間に隙間を設ける必
要がない分だけ、ワード線ＷＬ及びプレート線ＰＬを短
くすることができるので、ワード線駆動回路及びプレー
ト線駆動回路の電力を削減することができる。Further, according to the embodiment of the present invention, the word line WL and the plate line PL can be shortened by the amount that the gap is not required between the memory cell blocks MCB1 and MCB2. The power of the circuit and the plate line driving circuit can be reduced.
【００２９】なお、本発明の一実施形態においては、共
通のワード線群を使用する２個のメモリセルブロックＭ
ＣＢ１、ＭＣＢ２を設け、１個のメモリセルブロックの
メモリセルＭＣのみがプレート線ＰＬとビット線ＢＬが
同時に活性化されるように構成されたメモリセルアレイ
を設けるようにした場合について説明したが、共通のワ
ード線群を使用する３個以上のメモリセルブロックを設
け、１個のメモリセルブロックのメモリセルＭＣのみが
プレート線ＰＬとビット線ＢＬが同時に活性化されるよ
うに構成されたメモリセルアレイを設けるようにしても
良い。In one embodiment of the present invention, two memory cell blocks M that use a common word line group are used.
The case where CB1 and MCB2 are provided and only one memory cell MC of one memory cell block is provided with the memory cell array in which the plate line PL and the bit line BL are activated at the same time has been described. A memory cell array in which three or more memory cell blocks that use the word line group are provided, and only one memory cell MC of one memory cell block is configured to activate the plate line PL and the bit line BL at the same time. It may be provided.
【００３０】[0030]
【発明の効果】以上のように、本発明によれば、メモリ
セルトランジスタの拡散層をビット線と直交する方向に
配列したメモリセルを備えるとしているので、メモリセ
ルトランジスタの拡散層をビット線と平行する方向に配
列したメモリセルを備える場合に比較し、ビット線の長
さを短くすることができ、消費電力の低減化とビット線
へのノイズの重畳の低減化を図ることができる。As described above, according to the present invention, since the diffusion layer of the memory cell transistor is provided with the memory cells arranged in the direction orthogonal to the bit line, the diffusion layer of the memory cell transistor is formed as the bit line. Compared with the case where the memory cells arranged in the parallel direction are provided, the length of the bit line can be shortened, power consumption can be reduced, and superposition of noise on the bit line can be reduced.
【図１】図１は本発明の一実施形態が備えるメモリセル
を示す回路図である。FIG. 1 is a circuit diagram showing a memory cell included in an embodiment of the present invention.
【図２】図１に示すメモリセルの全層のレイアウトを示
す概略的平面図である。FIG. 2 is a schematic plan view showing a layout of all layers of the memory cell shown in FIG.
【図３】図２のＢ−Ｂ線に沿った概略的断面図である。3 is a schematic cross-sectional view taken along the line BB of FIG.
【図４】図２に示すレイアウト中のワード線及び拡散層
の部分を示す概略的平面図である。FIG. 4 is a schematic plan view showing a portion of a word line and a diffusion layer in the layout shown in FIG.
【図５】図２に示すレイアウト中のプレート線及び強誘
電体キャパシタの部分を示す概略的平面図である。5 is a schematic plan view showing a portion of a plate line and a ferroelectric capacitor in the layout shown in FIG.
【図６】図２に示すレイアウト中のワード線、拡散層、
プレート線及び強誘電体キャパシタの部分を示す概略的
平面図である。FIG. 6 is a diagram showing the word lines, diffusion layers, and
It is a schematic plan view which shows the plate line and the part of a ferroelectric capacitor.
【図７】図６のＣ−Ｃ線に沿った概略的断面図である。7 is a schematic cross-sectional view taken along the line CC of FIG.
【図８】図２に示すレイアウト中のメタル層、トップ電
極コンタクト層及びプラグの部分を示す概略的平面図で
ある。8 is a schematic plan view showing a portion of a metal layer, a top electrode contact layer and a plug in the layout shown in FIG.
【図９】図２に示すレイアウト中のビット線及びメタル
層の部分を示す概略的平面図である。9 is a schematic plan view showing a portion of a bit line and a metal layer in the layout shown in FIG.
【図１０】図２に示すレイアウト中のビット線及びメタ
ル層の部分を示す概略的平面図である。10 is a schematic plan view showing a portion of a bit line and a metal layer in the layout shown in FIG.
【図１１】図１０のＤ−Ｄ線に沿った概略的断面図であ
る。11 is a schematic cross-sectional view taken along the line DD of FIG.
【図１２】図１０のＥ−Ｅ線に沿った概略的断面図であ
る。12 is a schematic cross-sectional view taken along the line EE of FIG.
【図１３】本発明の一実施形態が備えるメモリセルアレ
イを示す回路図である。FIG. 13 is a circuit diagram showing a memory cell array included in one embodiment of the present invention.
【図１４】図１３に示すメモリセルアレイの全層のレイ
アウトを示す概略的平面図である。FIG. 14 is a schematic plan view showing a layout of all layers of the memory cell array shown in FIG.
【図１５】図１４に示すレイアウト中のワード線及び拡
散層の部分を示す概略的平面図である。FIG. 15 is a schematic plan view showing a portion of a word line and a diffusion layer in the layout shown in FIG.
【図１６】図１４に示すレイアウト中のプレート線及び
強誘電体キャパシタの部分を示す概略的平面図である。16 is a schematic plan view showing a portion of a plate line and a ferroelectric capacitor in the layout shown in FIG.
【図１７】図１４に示すレイアウト中のワード線、拡散
層、プレート線及び強誘電体キャパシタの部分を示す概
略的平面図である。17 is a schematic plan view showing a word line, a diffusion layer, a plate line, and a portion of a ferroelectric capacitor in the layout shown in FIG.
【図１８】図１４に示すレイアウト中のコンタクト層を
なすメタル層の部分を示す概略的平面図である。18 is a schematic plan view showing a portion of a metal layer forming a contact layer in the layout shown in FIG.
【図１９】図１４に示すレイアウト中のビット線の部分
を示す概略的平面図である。FIG. 19 is a schematic plan view showing a bit line portion in the layout shown in FIG. 14;
【図２０】図１４に示すレイアウト中のビット線及びメ
タル層の部分を示す概略的平面図である。20 is a schematic plan view showing a portion of a bit line and a metal layer in the layout shown in FIG.
【図２１】従来の強誘電体メモリの一例が備えるメモリ
セルを示す回路図である。FIG. 21 is a circuit diagram showing a memory cell included in an example of a conventional ferroelectric memory.
【図２２】図２１に示すメモリセルのレイアウト例を示
す概略的平面図である。22 is a schematic plan view showing a layout example of the memory cell shown in FIG. 21. FIG.
【図２３】図２２のＡ−Ａ線に沿った概略的断面図であ
る。23 is a schematic cross-sectional view taken along the line AA of FIG.
【図２４】従来の強誘電体メモリの一例が備えるメモリ
セルアレイを示す回路図である。FIG. 24 is a circuit diagram showing a memory cell array included in an example of a conventional ferroelectric memory.
【図２５】図２４に示すメモリセルアレイのレイアウト
例を示す概略的平面図である。FIG. 25 is a schematic plan view showing a layout example of the memory cell array shown in FIG. 24.
ＭＣ…メモリセル ＦＣ…強誘電体キャパシタ ＴＲ…メモリセルトランジスタ ＷＬ…ワード線 ＰＬ…プレート線 ＢＬ…ビット線 ＭＣＢ…メモリセルブロック MC ... Memory cell FC ... Ferroelectric capacitor TR: Memory cell transistor WL ... Word line PL ... Plate line BL ... bit line MCB ... Memory cell block
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 FR02 GA02 GA03 GA05 GA12 KA05 KA19 LA01 LA12 LA19 MA06 MA16 MA17 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5F083 FR02 GA02 GA03 GA05 GA12 KA05 KA19 LA01 LA12 LA19 MA06 MA16 MA17
Claims (5)
線と直交する方向に配列したメモリセルを有することを
特徴とする強誘電体メモリ。1. A ferroelectric memory having a memory cell in which a diffusion layer of a memory cell transistor is arranged in a direction orthogonal to a bit line.
る方向の辺をビット線と平行する方向の辺よりも長くす
る強誘電体キャパシタを有することを特徴とする請求項
１記載の強誘電体メモリ。2. The ferroelectric memory according to claim 1, wherein the memory cell has a ferroelectric capacitor in which a side in a direction orthogonal to the bit line is longer than a side in a direction parallel to the bit line. Body memory.
前記ビット線を共有とし、かつ、前記ビット線と接続す
べきメモリセルトランジスタの拡散層を共有とする第
１、第２の請求項１記載のメモリセルを有することを特
徴とする強誘電体メモリ。3. Adjacent to each other in a direction orthogonal to the bit line,
2. A ferroelectric memory having the memory cell according to claim 1, wherein the bit line is shared and a diffusion layer of a memory cell transistor to be connected to the bit line is shared. .
共通のワード線を使用する第１、第２の請求項１記載の
メモリセルを有することを特徴とする強誘電体メモリ。4. Adjacent to each other in a direction parallel to the bit line,
A ferroelectric memory having the memory cell according to claim 1 or 2 which uses a common word line.
に配列し、共通のワード線群を使用する複数のメモリセ
ルブロックを有し、選択的に１個のメモリセルブロック
のメモリセルのみがプレート線及びビット線が同時に活
性化されるようにワード線群及びプレート線群を配線し
ていることを特徴とする強誘電体メモリ。5. A plurality of memory cells according to claim 1 are arranged in a matrix, and a plurality of memory cell blocks that use a common word line group are provided, and a memory cell of one memory cell block is selectively provided. A ferroelectric memory characterized in that only the word line group and the plate line group are wired so that the plate line and the bit line are simultaneously activated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390756A JP4238502B2 (en) | 2001-12-25 | 2001-12-25 | Ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001390756A JP4238502B2 (en) | 2001-12-25 | 2001-12-25 | Ferroelectric memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197869A true JP2003197869A (en) | 2003-07-11 |
| JP4238502B2 JP4238502B2 (en) | 2009-03-18 |
Family
ID=27598545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001390756A Expired - Fee Related JP4238502B2 (en) | 2001-12-25 | 2001-12-25 | Ferroelectric memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4238502B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212430B2 (en) | 2005-01-06 | 2007-05-01 | Fujitsu Limited | Semiconductor memory |
| KR100821790B1 (en) * | 2005-07-07 | 2008-04-11 | 세이코 엡슨 가부시키가이샤 | Ferroelectric random access memory device, display drive ic and electronic equipment |
| WO2017179314A1 (en) * | 2016-04-13 | 2017-10-19 | ソニー株式会社 | Semiconductor storage element and electronic device |
-
2001
- 2001-12-25 JP JP2001390756A patent/JP4238502B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212430B2 (en) | 2005-01-06 | 2007-05-01 | Fujitsu Limited | Semiconductor memory |
| KR100821790B1 (en) * | 2005-07-07 | 2008-04-11 | 세이코 엡슨 가부시키가이샤 | Ferroelectric random access memory device, display drive ic and electronic equipment |
| US7394677B2 (en) | 2005-07-07 | 2008-07-01 | Seiko Epson Corporation | Ferroelectric random access memory device, display drive IC and electronic equipment |
| WO2017179314A1 (en) * | 2016-04-13 | 2017-10-19 | ソニー株式会社 | Semiconductor storage element and electronic device |
| US10665283B2 (en) | 2016-04-13 | 2020-05-26 | Sony Corporation | Semiconductor storage element and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4238502B2 (en) | 2009-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9202529B2 (en) | Semiconductor memory device having vertical transistors | |
| US6567287B2 (en) | Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays | |
| US6845033B2 (en) | Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology | |
| KR100564662B1 (en) | High Density Semiconductor Memory with Diagonal Bit Lines and Dual Word Lines | |
| JP4624198B2 (en) | Semiconductor memory device | |
| US6961271B2 (en) | Memory device in which memory cells having complementary data are arranged | |
| TW202209314A (en) | Three-dimensional semiconductor memory device | |
| KR960032735A (en) | A semiconductor memory device having a hierarchical bit line structure | |
| KR100835279B1 (en) | Semiconductor memory device comprising transistor of vertical channel structure | |
| US9966150B2 (en) | Method to program bitcells of a ROM array | |
| US7525829B2 (en) | Semiconductor storage device | |
| JP4005764B2 (en) | Semiconductor memory device | |
| US6930908B2 (en) | Semiconductor integrated circuit device having ferroelectric capacitor | |
| JP4238502B2 (en) | Ferroelectric memory | |
| JP2003110033A (en) | Semiconductor memory device | |
| US7002872B2 (en) | Semiconductor memory device with a decoupling capacitor | |
| JP2004119897A5 (en) | ||
| US7414874B2 (en) | Semiconductor memory device | |
| JP2003007852A (en) | Semiconductor memory device | |
| KR20240057915A (en) | Bit line sense amplifire of semiconductor memory device and semiconductor memory device having the same | |
| JP2003204042A (en) | Semiconductor integrated circuit device | |
| KR20050097121A (en) | Non volatile memory device | |
| JP2007220299A (en) | Semiconductor storage device | |
| JP2007164913A (en) | Ferroelectric storage device | |
| JP2011060397A (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070817 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081125 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081208 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4238502 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140109 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |