JP2003188683A - Analog filter circuit and disk device using the same - Google Patents

Analog filter circuit and disk device using the same

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JP2003188683A
JP2003188683A JP2001385478A JP2001385478A JP2003188683A JP 2003188683 A JP2003188683 A JP 2003188683A JP 2001385478 A JP2001385478 A JP 2001385478A JP 2001385478 A JP2001385478 A JP 2001385478A JP 2003188683 A JP2003188683 A JP 2003188683A
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JP2001385478A
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Japanese (ja)
Inventor
Yasumasa Hasegawa
恭正 長谷川
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To achieve a challenge in which a frequency tuning circuit with high tuning accuracy and by a simple method is desired without increasing a filter degree of a VCF (voltage-controlled filter) serving as a master VCF. <P>SOLUTION: A reference signal f<SB>0</SB>is made to pass through a digital pre-phase shifter 11 first, thereby generating clock signals of two systems having a relation of a desired phase difference (π/2 in this embodiment). One of the clock signals is input into a PFD (phase/frequency detector) 14 through a zero cross comparator 13A via the master VCF 12, and the other is input into the PFD 14 through a zero cross comparator 13B not via the VCF 12. In this way, the clock signals of the two systems in an input of the PFD 14 are made to be in phase. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、アナログフィルタ回路およびこれを用いたディスク装置に関し、特に素子ばらつきや素子の温度特性に起因するフィルタ特性値の変動を抑えるための周波数チューニング回路を具備するアナログフィルタ回路およびこれをディジタル記録データ再生系の等化フィルタ回路として用いたディスク装置に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a disk apparatus using the analog filter circuit and which, variations in filter characteristics in particular due to the temperature characteristic of the element variation or elements a disc device using the analog filter circuits and as a equalizing filter circuit of the digital recording data reproducing system comprising a frequency tuning circuit for suppressing. 【0002】 【従来の技術】従来より、主に能動素子を用いたアナログ集積化フィルタ回路として、SCF(Switched-Capaci 2. Description of the Related Art Conventionally, primarily as analog integrated filter circuit using active elements, SCF (Switched-Capaci
tor Filter)に代表される離散時間フィルタ回路と、トランスコンダクタンス−C(Gm−C)フィルタに代表される連続時間フィルタ回路とが広く応用されている。 A discrete-time filter circuit typified tor Filter), a continuous-time filter circuit that is represented by the transconductance -C (Gm-C) filter is widely used. 【0003】離散時間アナログフィルタ回路は、クロックによるサンプリング動作がその基本であり、その特性周波数がばらつき、変動の極めて小さい基準クロック周波数と、さらにマッチングが良好なキャパシタンス素子値同士の比で決まるため、結果として、精度の高いフィルタ特性周波数が容易に得られるという利点がある。 [0003] discrete time analog filter circuit, the sampling operation by the clock is its basic variation that characteristic frequency, determined depending on a very small reference clock frequency and, further matching better capacitance element value ratio between the variation, as a result, there is an advantage that high precision filter characteristic frequency can be easily obtained. その一方で、サンプリング動作に起因するエイリアシングを防止するための前置フィルタ回路が不可欠なことや、 On the other hand, and that the pre-filter circuit is essential to prevent aliasing due to sampling operation,
クロックサイクル内での回路セトリングを達成するために広帯域の演算増幅器が必要であるため、特に高周波フィルタ回路では消費電力が増大する傾向にあるといった欠点がある。 Since the clock cycle within which requires broadband operational amplifier in order to achieve the circuit settling in, especially in high-frequency filter circuit is a drawback is a tendency that power consumption increases. 【0004】これに対して、連続時間フィルタ回路はG [0004] On the other hand, the continuous-time filter circuit is G
m−Cフィルタのようにオープンループ動作を基本とし、演算増幅器を使わない構成が可能で高速化に適しており、エイリアシングの問題も当然無い。 The open-loop operation as m-C filter as a basic configuration that does not use an operational amplifier is suitable to allow a faster course no aliasing problem. このため、特に高速フィルタ回路への用途にはGm−CフィルタやM Therefore, and Gm-C filter in particular application to high-speed filter circuit M
OSFET−Cフィルタなど、あるいはそれらから派生した一連の連続時間フィルタ回路が適していると言える。 Such OSFET-C filter, or it can be said that a series of continuous time filter circuit that is derived from them are suitable. 【0005】しかしながら、これらの連続時間フィルタ回路はその特性周波数を決める基本パラメータが例えばg m /Cであり、通常の製造プロセスにおいてはトランスコンダクタンスg m 、キャパシタンスC共にばらつき幅が大きく、しかもこれらは相関無くばらつく結果、フィルタ特性周波数のばらつき、変動幅は±30%程度にもなる。 However, these continuous time filter circuit is a basic parameter for determining the characteristic frequency of, for example, g m / C, the transconductance g m, the capacitance C together variation width is large in the normal manufacturing process, yet these correlation without variations result, variations in filter characteristic frequency, the variation width becomes about ± 30%. 多くのフィルタアプリケーションでは、この変動幅は許容範囲を超えている。 In many filter applications, the variation width is beyond the allowable range. したがって、何らかのフィルタ特性周波数の自動チューニング回路を具備することが不可欠となる。 Therefore, it is essential to comprising an automatic tuning circuit of any filter characteristic frequency. 【0006】このような要求から、初めて外部調整機構を必要としない自動チューニング回路がKSTanおよび [0006] From such a request, the automatic tuning circuit that does not require for the first time external adjustment mechanism KSTan and
PRGrayによって提案された。 It was proposed by PRGray. すなわち、“Fully Inte In other words, "Fully Inte
grated Analog Filters Using Bipolar-JFET Technolog grated Analog Filters Using Bipolar-JFET Technolog
y,”IEEE JSSC, Dec.,1978において、VCO(Voltage-C y, "IEEE JSSC, Dec., in 1978, VCO (Voltage-C
ontrolled Oscillator)を含むPLL(Phase-Locked Loo ontrolled Oscillator) PLL, including (Phase-Locked Loo
p)回路によるマスター/スレーブ型の自動周波数チューニング回路が紹介されている。 Master / slave type automatic frequency tuning circuit has been introduced by p) circuit. 【0007】図10に、VCOを含むPLL回路によるマスター/スレーブ型の自動周波数チューニング回路の構成を示す。 [0007] FIG. 10 shows a configuration of a master / slave-type automatic frequency tuning circuit by a PLL circuit including a VCO. カットオフ周波数などのフィルタ特性周波数を所望の値にチューニングしたいメインフィルタ回路(スレーブ)101は、その特性周波数を決めるパラメータ(ここではGm)をマスターVCO102と共通に制御される。 Main filter circuit (slave) 101 to be the filter characteristic frequency, such as the cut-off frequency to tune to a desired value, the parameter for determining the characteristic frequency (here, Gm) is controlled in common with the master VCO 102. マスターVCO102は、メインフィルタ回路101を構成する積分器とその周波数特性が比例関係にあり、図示のようにGm制御信号によってその発振周波数が決まる。 Master VCO102 is in integrator and its frequency characteristic is proportional to constitute the main filter circuit 101, the oscillation frequency is determined by the Gm control signals as shown. 【0008】さらに、マスターVCO102は、位相周波数比較器(PFD;Phase/Frequency Detector)10 Furthermore, the master VCO102 is a phase frequency comparator (PFD; Phase / Frequency Detector) 10
3およびローパスフィルタ(LPF)104と共にPL 3 and the low-pass filter (LPF) 104 with PL
L回路を構成している。 Constitute the L circuit. このPLL回路は、マスターV The PLL circuit is, master V
CO102の発振周波数をリファレンス信号周波数に合致させるべく、マスターVCO102の特性周波数を決めるパラメータを制御するフィードバックループを形成している。 The oscillation frequency of CO102 order to conform to the reference signal frequency, and forms a feedback loop to control the parameters for determining the characteristic frequency of the master VCO 102. 【0009】かかる構成の周波数チューニング回路は、 [0009] Such frequency tuning circuit configuration,
半導体素子上のパラメータが、絶対値精度は低いが素子間マッチング精度は非常に高いことを利用している。 Parameters on the semiconductor element, the absolute value accuracy is low but the inter-element matching accuracy utilizes very high. 結局、スレーブとなるメインフィルタ回路101の特性周波数は、PLL回路のリファレンス信号周波数を精度良くトラックすることになる。 Eventually, the characteristic frequency of the main filter circuit 101 as a slave, will accurately track the reference signal frequency of the PLL circuit. 【0010】以上説明したTan/Gray方式は、精度良くフィルタ回路の特性周波数を自動調整できるという優れたチューニング方式である。 [0010] The above-described Tan / Gray method is an excellent tuning method that the characteristic frequency of the high precision filter circuit can be automatically adjusted. その一方で、実用上の課題として以下の点が挙げられる。 On the other hand, the following points can be cited as a practical problem. 【0011】例えば、Gm-C積分器を構成要素とするメインフィルタ回路101およびマスターVCO102 [0011] For example, the main filter circuit 101 and the master as a component of the Gm-C integrator VCO102
の場合、先ずメインフィルタ回路101は、システムとして許容される歪み特性を満たせるダイナミックレンジ以下にそのフィルタ入力信号振幅が制限される。 For, first, the main filter circuit 101, the filter input signal amplitude below the dynamic range can satisfy a distortion characteristic that is acceptable as a system is limited. しかしながら、マスターとなるVCO102は自走発振であるため、その振幅はVCO102の回路ゲインと帯域で決まり、通常、歪んだ状態で発振が維持される。 However, since VCO 102 as the master is free-running oscillation, whose amplitude is determined by the circuit gain and bandwidth of the VCO 102, typically oscillates at a distorted state is maintained. 【0012】結果として、大振幅動作時の平均Gmは、 [0012] As a result, the average Gm at the time of large amplitude operation,
動作点での小信号的な(歪まない場合の)Gmより遥かに小さくなり、マスターVCO102の等価Gm値とメインフィルタ回路101のGm値がかい離してしまう。 Much smaller than the small-signal specific (if not distorted) Gm at the operating point, Gm value of the equivalent Gm value and the main filter circuit 101 of the master VCO102 resulting in dissociation.
具体的には、PLL回路ではマスターVCO102の等価的に低下した平均Gmで所望の発振周波数となるようGm制御信号が得られるため、この同一のGm制御信号が供給されるメインフィルタ回路101の特性周波数は所望値よりも遥かに高い値となってしまう。 Specifically, since the Gm control signal is obtained such that a desired oscillation frequency at an average Gm which equivalently reduction of the master VCO102 the PLL circuit, characteristic of the main filter circuit 101 the same Gm control signal is supplied frequency becomes a much higher value than the desired value. 【0013】このため、上述したマスターVCOおよびPLL回路からなる周波数チューニング回路においては、何らかのVCO発振振幅制限機構、即ち波形を歪ませないで自走発振させる機構が不可欠であり、実回路設計上、このことが大きな足かせとなっている。 [0013] Therefore, in the master VCO and frequency tuning circuit comprising the PLL circuit described above, some VCO oscillation amplitude limiting mechanism, ie a mechanism for free-running oscillation without distorting the waveform is indispensable, actual circuit design, this is a major stumbling block. 【0014】このような問題が無い方式として、H.Khor [0014] as there is no such problem is a method, H.Khor
ramabadiおよびPRGrayは、“High-Frequency CMOS Co ramabadi and PRGray is, "High-Frequency CMOS Co
ntinuous-Time Filters,”IEEE JSSC, Dec.,1984において、VCF(Voltage-Controlled Filter)を含むDLL ntinuous-Time Filters, "IEEE JSSC, Dec., DLL, including the 1984, VCF a (Voltage-Controlled Filter)
(Delay-Locked Loop)回路によるマスター/スレーブ型の自動周波数チューニング回路を提案している。 (Delay-Locked Loop) has proposed an automatic frequency tuning circuit of the master / slave type by the circuit. 【0015】図11に、VCFを含むDLL回路によるマスター/スレーブ型の自動周波数チューニング回路の構成を示す。 [0015] FIG. 11 shows a configuration of a master / slave-type automatic frequency tuning circuit by DLL circuit including a VCF. Tan/Gray方式と同様に、カットオフ周波数などのフィルタ特性周波数を所望の値にチューニングしたいメインフィルタ回路(スレーブ)111は、その特性周波数を決めるパラメータ(ここではGm)をマスターVCF(Voltage-Controlled Filter)112と共通に制御される。 Tan / Like the Gray type, cut-off the main filter circuit (slave) 111 to be frequency filter characteristic frequency, such as tuning to a desired value, the parameter for determining the characteristic frequency master VCF (Voltage-Controlled the (Gm in this case) Filter) 112 and are controlled in common. Tan/Gray方式との違いは、マスター側がV The difference between Tan / Gray system, the master side V
COではなく、VCFである点である。 In CO rather, a point is VCF. 【0016】VCF112自体もメインフィルタ回路1 [0016] VCF112 itself is also the main filter circuit 1
11と同様に例えば積分器で構成されるフィルタ回路である。 11 and a filter circuit composed Similarly example integrator. このVCF112は、位相比較器(PD)113 This VCF112 comprises a phase comparator (PD) 113
およびローパスフィルタ114と共にDLL回路を構成している。 Constitute a DLL circuit with and the low pass filter 114. すなわち、図11の回路例では、Gm制御信号による制御により、VCF112の特性周波数、例えば当該VCFがローパスフィルタの構成となっている場合はその極周波数が変化する。 That is, in the circuit example of FIG. 11, the control by the Gm control signal, the characteristic frequency of VCF112, for example if the VCF is in the configuration of the low-pass filter varies its pole frequency. 【0017】マスターVCF112には、既知の単一周波数のリファレンス信号が入力される。 [0017] Master VCF112, the reference signal of known single frequency is input. 次段の位相比較器113は、VCF112の入力信号と出力信号との位相を比較し、その位相差に応じた位相誤差信号を出力する。 The next stage of the phase comparator 113 compares the phases of the input signal and the output signal of VCF112, and outputs a phase error signal corresponding to the phase difference. この位相誤差信号は、ローパスフィルタ114を通過した後、Gm制御信号としてマスターVCF112およびメインフィルタ回路111の特性周波数を決定する。 The phase error signal is passed through a low pass filter 114, to determine the characteristic frequency of the master VCF112 and main filter circuit 111 as Gm control signal. 【0018】一例として、マスターVCF112がバイクワッド(Biquad)構成である場合で説明すると、その位相特性は図12に示すように、低域では位相遅れが0に漸近し、極周波数f 0で位相がπ/2遅れ、 [0018] As an example, the master VCF112 is described in case of the bi-quad (Biquad) configuration, the phase characteristic as shown in FIG. 12, the phase lag in the low frequency asymptotic to 0, the pole at the frequency f 0 phase There π / 2 delay,
高域で位相遅れがπに漸近する特性となる。 A characteristic that the phase lag asymptotic to π in the high range. 【0019】したがって、リファレンス周波数をf 0とすると、位相比較器113の入力信号位相差がちょうどπ/2になるべくフィードバックループを構成することで、マスターVCF112の極周波数をf 0に、さらにマスターVCF112と同一のGm制御信号を供給されるメインフィルタ回路111の特性周波数もリファレンス周波数f 0にトラックすることになる。 [0019] Therefore, when the reference frequency is f 0, that the input signal phase difference of the phase comparator 113 constitutes a possible feedback loop just [pi / 2, the pole frequency of the master VCF112 to f 0, further master VCF112 characteristic frequency of the main filter circuit 111 is supplied with the same Gm control signal also becomes possible to track the reference frequency f 0 and. 【0020】図11の構成から明らかなように、この方式の優れた点は、VCOを使わないため、歪み回避のための振幅制御の問題が大きく緩和されることである。 [0020] As is apparent from the configuration of FIG. 11, the superior points of this method, since without VCO, is that the problem of the amplitude control for the distortion avoidance is greatly alleviated. すなわち、VCOの代わりにVCFを使用するため、その入力信号であるリファレンス信号f 0の振幅を予め制限しておけば良い。 That is, since the use of VCF in place of VCO, may be previously limiting the amplitude of the reference signal f 0 is the input signal. 【0021】この方式の実用性能を考える上で重要なのは、Tan/GrayによるVCOを含むPLL方式が周波数比較であり、その結果、VCO発振クロックとリファレンス信号との位相関係はチューニング精度に影響を及ぼさないため、位相関係には特に注意を払う必要がないのに対して、Khorramabadi/GrayによるVCFを含むDLL [0021] What is important in considering the practical performance of this scheme, PLL system including a VCO by Tan / Gray is the frequency comparison, a result, the phase relation between the VCO oscillation clock and reference signal affecting the tuning accuracy because there, whereas there is no need to pay particular attention to the phase relationship, DLL that contains the VCF due to Khorramabadi / Gray
方式は位相比較であり、位相誤差を引き起こす位相比較器のオフセットなどが直接チューニング精度に影響する点である。 Method is a phase comparator, in that an offset of the phase comparator to cause phase error directly affects the tuning accuracy. このことについては、後で詳細に説明する。 This will be described in detail later. 【0022】図11の構成における位相比較器の例として、例えばV.Gopinathan, YPTsividis, KSTanおよびRKHesterの“Design Considerations for High-Fre [0022] Examples of the phase comparator in the configuration of FIG. 11, for example V.Gopinathan, YPTsividis, the KSTan and RKHester "Design Considerations for High-Fre
quency Continuous-Time Filters and Implementation quency Continuous-Time Filters and Implementation
of an Antialiasing Filter for Digital Video,”IEEE of an Antialiasing Filter for Digital Video, "IEEE
JSSC, Dec.,1990 に示されるような単純なXOR(排他的論理和)ゲートを使用できる。 JSSC, Dec., a simple XOR (exclusive OR) gates, as shown in 1990 can be used. 図13にGopinathan Gopinathan in Figure 13
等によるXORゲートを位相比較器として用いた周波数チューニング回路の回路例を、図14にXOR−位相比較器(以下、XOR−PDと記す)の入出力特性を示す。 A circuit example of a frequency tuning circuit using the XOR gate as a phase comparator according to an equal, in FIG. 14 XOR-phase comparator (hereinafter referred to as XOR-PD) shows the input-output characteristics of the. 【0023】XOR−PDが適している理由は、図14 [0023] The reason why the XOR-PD is suitable, as shown in FIG. 14
から分かるように、その入力位相差がπ/2のときに出力される誤差信号がゼロになることである。 As can be seen from the error signal which the input phase difference is output when the [pi / 2 is to become zero. このため、 For this reason,
VCF121として、図12に示すように、極周波数で位相がπ/2遅れるフィルタを使用し、これを通過した信号と、バイパスされて位相遅れが0の信号とをそのままの位相関係でXOR−PD122に入力することが出来る。 As VCF121, as shown in FIG. 12, using a filter whose phase is delayed [pi / 2 in pole frequency, a signal passing through it, XOR-PD 122 is bypassed and the signal of the phase delay 0 as it is the phase relationship it can be entered into. XOR−PD122から出力される位相誤差信号は、ローパスフィルタ123を通過した後、Gm制御信号としてマスターVCF121およびメインフィルタ回路の特性周波数を決定する。 Phase error signal output from the XOR-PD 122 is passed through a low-pass filter 123, to determine the characteristic frequency of the master VCF121 and main filter circuit as Gm control signal. 【0024】なお、XOR−PD122は、ディジタル論理レベルの波形振幅で動作する。 [0024] Incidentally, XOR-PD 122 is operated by the waveform amplitude of the digital logic level. そのため、XOR− Therefore, XOR-
PD122の前段にゼロクロスコンパレータ124A, Zero-cross comparator 124A in front of the PD122,
124Bを設置し、アナログ小振幅信号をディジタル論理レベルに変換した後、XOR−PD122に入力するようにしている。 Established the 124B, it converts the analog small amplitude signal to a digital logic level, so that input to the XOR-PD 122. 【0025】このようなXOR−PD122を用いた構成の周波数チューニング回路は、何より簡便だという利点を持っている。 [0025] The frequency tuning circuit configuration using such a XOR-PD122 is, has the advantage that it is above all simple. その一方で、周波数チューニング精度と言う点で実用上の問題を抱えている。 On the other hand, we have had a practical problem in that say that frequency tuning accuracy. すなわち、先述したように、VCFを含むDLL方式は位相比較であり、位相ロックの精度が直接チューニング精度に影響する。 That is, as described above, DLL schemes, including VCF is a phase comparator, the accuracy of phase lock affects directly the tuning accuracy. XOR−PD122はその出力クロックのDC成分、言い換えればクロックデューティが位相誤差信号となる。 XOR-PD 122 is the DC component of the output clock, the clock duty in other words a phase error signal. このため、立ち上がり、立ち下がり時間の対称性が要求されるが、一般にこれを精度良く管理することは困難である。 Therefore, it rises, but the symmetry of the fall time is required, it is difficult to generally this is precisely managed. 【0026】また、図13の周波数チューニング回路はそのフィードバックループのDCゲインが有限である。 [0026] In addition, the frequency tuning circuit of FIG. 13 DC gain of the feedback loop is finite.
すなわち、XOR−PD122の入力に定常的な位相差(即ち、DC入力に相当)がある場合、フィードバックループは一定の入力位相誤差を残したまま安定してしまう。 That is, the constant phase difference to the input of the XOR-PD 122 (i.e., corresponding to the DC input) If there is, the feedback loop results in a stable leaving the constant input phase error. この結果、位相比較精度、ひいては周波数チューニング精度を上げることが困難となる。 As a result, the phase comparison accuracy, it is difficult to increase the turn frequency tuning accuracy. 【0027】 【発明が解決しようとする課題】上記のような位相比較精度、フィードバックループのDCゲインに起因するチューニング精度低下を解消できる有力な手法として、3 [0027] [0005] Phase comparison accuracy as described above, as an effective technique capable of eliminating the tuning accuracy degradation due to DC gain of the feedback loop, 3
値(UP,DOWN,HiZ)PFDとチャージポンプ回路を使った積分器によって構成されるチャージポンプDLL回路が考えられる。 Value (UP, DOWN, HiZ) charge pump DLL circuit is considered constituted by an integrator using the PFD and charge pump circuit. 【0028】図15に、このチャージポンプDLL回路を用いた周波数チューニング回路の構成を示す。 [0028] FIG. 15 shows a configuration of a frequency tuning circuit using the charge pump DLL circuit. なお、 It should be noted that,
図15において、図13と同等部分には同一符号を付して示している。 15 are denoted by the same reference numerals in FIG. 13 and like parts. また、構成要素である位相誤差の少ない3値PFDとしては、図16に示すように、Dフリップフロップ131,132およびANDゲート133からなる構成のものが、高性能であるため広く使われている。 As the ternary PFD small phase error that is a component, as shown in FIG. 16, having a structure consisting of D flip-flops 131, 132 and AND gates 133, are widely used for high performance . 図17に、図16の3値PFDの入出力特性を示す。 Figure 17 shows the input-output characteristic of the ternary PFD in Figure 16. 【0029】チャージポンプ回路126は、PFD12 [0029] The charge pump circuit 126, PFD12
5から出力される位相誤差信号に応じた出力電流でキャパシタンスCを充放電することによって位相誤差信号を積分して行く。 Output current corresponding to the phase error signal output from the 5 going integrates the phase error signal by charging and discharging the capacitance C. したがって、PFD125の入力に僅かでも定常的な位相差がある場合、(原理的には)その位相誤差は無限に積分される。 Therefore, if there is a constant phase difference even slightly to the input of PFD125, (in principle) the phase error is integrated indefinitely. これはすなわち、フィードバックループのDCゲインが無限大であることを意味し、チャージポンプ回路126を使わないループ構成には無い大きな利点である。 This means that means that the DC gain of the feedback loop is infinite, a major advantage not to loop configuration that does not use a charge pump circuit 126. したがって、位相比較精度、 Thus, the phase comparison accuracy,
ひいては周波数チューニング精度を上げるのに適している。 And thus it is suitable for increasing the frequency tuning accuracy. 【0030】このような利点を持つチャージポンプDL The charge pump DL with such advantages
L回路と組み合わせると最適なのが図16に示した3値PFDであることは既に述べたが、図17の入出力特性より明らかな通り、このPFD125は、先ほどのXO It has been already mentioned is combined with L circuit when optimally is three value PFD shown in FIG. 16, is clear as more input-output characteristic of Figure 17, this PFD125 the previous XO
R−PD122とは違い、その入力位相差が0のときに出力される誤差信号がゼロになる。 Unlike R-PD 122, an error signal whose input phase difference is output when 0 is zero. したがって、先述したように、図12に示すような位相特性、即ちその極周波数で位相遅れがπ/2となるフィルタをマスターVC Therefore, as described above, the phase characteristic as shown in FIG. 12, i.e. master filter phase lag becomes [pi / 2 at the pole frequency VC
F121に用いる場合、マスターVCF121をバイパスされたリファレンス信号Refについてもその位相をπ/2遅らせる必要がある。 When used in F 121, there is also a need to delay the phase [pi / 2 for bypassed reference signal Ref master VCF121. そのため、図15に示すように、ディジタル移相器127をバイパス経路中に設ける必要があった。 Therefore, as shown in FIG. 15, it is necessary to provide a digital phase shifter 127 in the bypass passage. 【0031】以上説明したことから明らかなように、バイパス経路のリファレンス信号Refは正確に固定の位相遅れを(上記の例では、π/2)持たせる必要がある。 As is apparent from the above description, the reference signal Ref of the bypass path (in the above example, [pi / 2) accurately fixed phase delay is necessary to have. つまり、ディジタル移相器127は正確な遅延時間を持つディレイラインである必要がある。 In other words, the digital phase shifter 127 should be delay lines having an accurate delay time. しかしながら、これを簡易な方法で実現するのは大変困難であり、 However, it is very difficult to achieve this in a simple way,
結果として、位相比較精度の高い3値PFDとチャージポンプDLLを採用しながらも、良好な位相ロック精度が得られず、ひいては周波数チューニング精度が向上しないと言う問題を抱えている。 As a result, even while employing a ternary PFD and charge pump DLL high phase comparison accuracy can not be obtained a good phase lock accuracy, have a problem called does not improve turn frequency tuning accuracy. 【0032】また、この問題に対する考え得る解決策として、例えばマスターVCF121として極周波数での位相遅れが2πとなるような構成にするとか、一般的にフィルタが差動構成であることを念頭に、マスターVC Further, as a solution possible to this problem, in mind example, whether the phase lag at the pole frequency is a configuration such that 2π as a master VCF121, is generally filter differential configuration, master VC
F121の極周波数での位相遅れがπで、その入出力の正相・逆相端子を反転させるなどしてディジタル移相器127を不要にするとか、さらにはマスターVCF12 In the phase lag at the pole frequency of the F121 is [pi, Toka eliminating the need for digital phase shifter 127 and the like to reverse the positive-phase and negative-phase terminal of the input and output, more master VCF12
1をバイパス側にも持たせ、一方を位相進み、他方を位相遅れとなるようにしてPFD入力での位相をインフェーズにするなどの方法も考えられる。 1 also imparted to the bypass side, one of the phase lead and the other as a phase lag also conceivable, such as the phase at the PFD input in-phase. しかしながら、いずれもマスターVCF121のトータルフィルタ次数を上げる必要があり、周波数チューニング回路の消費電力、回路規模を増大させてしまうという問題がある。 However, both must raise the total filter order of the master VCF121, power consumption of the frequency tuning circuit, there is a problem that increases the circuit scale. 【0033】そこで、本発明は、アクティブフィルタ回路、特にGm−CフィルタやMOSFET−Cフィルタに代表されるプログラマブルフィルタ回路の周波数チューニングにおいて、マスターとなるVCFのフィルタ次数を上げること無く、簡便な方法でチューニング精度の高い周波数チューニング回路を具備するアナログフィルタ回路およびこれを用いたディスク装置を提供することを目的とする。 [0033] Therefore, the present invention provides an active filter circuit, the frequency tuning of the programmable filter circuitry typified by particular Gm-C filter and MOSFET-C filter, without increasing the filter order of the VCF which the master, a simple method in an object to provide a disk apparatus using the analog filter circuit and which comprises a high frequency tuning circuit of the tuning accuracy. 【0034】 【課題を解決するための手段】本発明によるアナログフィルタ回路は、連続時間アナログフィルタ回路の特性周波数を設定するためのチューニング回路を具備し、このチューニング回路が、基準クロック信号に基づいて第1,第2のクロック信号を出力するディジタル移相手段と、第1のクロック信号を移相するアナログ移相手段と、アナログ移相手段を経由した第1のクロック信号とアナログ移相手段を経由しない第2のクロック信号との位相を比較し、その位相差に応じた位相誤差信号を出力する位相比較手段と、この位相比較手段から出力される位相誤差信号に応じてアナログ位相手段の特性周波数を制御する制御手段とを備え、第1のクロック信号に対して第2のクロック信号に、アナログ移相手段の特性周波数におけ The analog filter circuit according to the present invention SUMMARY OF THE INVENTION may comprise a tuning circuit for setting the characteristic frequency of the continuous-time analog filter circuit, this tuning circuit based on the reference clock signal a digital phase shifting means for outputting a first, second clock signals, an analog phase shifting means for phase shifting the first clock signal, the first clock signal and an analog phase shifting means passed through the analog phase shifting means comparing the phases of the second clock signal which does not pass through, the characteristics of the phase comparing means for outputting a phase error signal corresponding to the phase difference, the analog phase means according to the phase error signal outputted from the phase comparing means and control means for controlling the frequency, the second clock signal to the first clock signal, put to the characteristic frequency of the analog phase shifting means る位相遅延量とほぼ同じ位相差を持たせる構成となっている。 And it has a configuration in which substantially have the same phase difference as the phase delay that. このチューニング回路を具備するアナログフィルタ回路は、ディスク装置において、例えば、高密度磁気記録データの再生信号処理、即ちリードチャネルの主要素である連続時間等化フィルタ回路として用いられる。 Analog filter circuit comprising the tuning circuit, in the disk apparatus, for example, the reproduction signal processing high-density magnetic recording data, i.e. is used as a continuous-time equalization filter circuit which is a main component of the read channel. 【0035】上記構成のアナログフィルタ回路またはこれを等化フィルタ回路として用いたディスク装置において、先ずディジタル移相手段では、基準クロック信号に基づいてアナログ移相手段の特性周波数における位相遅延量とほぼ同じ位相差関係にある2系統のクロック信号が生成される。 [0035] In the disk apparatus using the analog filter circuit or which equalizing filter circuit having the above structure, first, the digital phase shifting means, about the same as the amount of phase delay in the characteristic frequency of the analog phase shifting means based on the reference clock signal clock signals of two systems in the phase difference relationship is generated. そして、これら2系統のクロック信号のうちの一方がアナログ移相手段を経由して位相比較手段に、他方がアナログ移相手段を経由しないで位相比較手段にそれぞれ入力されることで、2系統のクロック信号の位相がインフェーズ(ジャスト位相)になる。 And these one is via the analog phase shifting means phase comparing means of two systems of clock signals, that the other is input to the phase comparison means without passing through the analog phase shifting means, the two systems the phase of the clock signal is in-phase (just phase). その結果、良好な位相ロック精度が得られる。 As a result, good phase locking accuracy. 【0036】 【発明の実施の形態】以下、本発明の実施の形態について図面を参照して詳細に説明する。 [0036] BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to the drawings, embodiments of the present invention. 【0037】図1は、連続時間アナログフィルタ回路をメインフィルタ回路とし、その特性周波数の自動チューニングに用いられる本発明の一実施形態に係る周波数チューニング回路の構成を示すブロック図である。 [0037] Figure 1 is a continuous-time analog filter circuit and a main filter circuit is a block diagram showing a configuration of a frequency tuning circuit according to an embodiment of the present invention for use in automatic tuning of the characteristic frequency. 【0038】本実施形態に係る周波数チューニング回路は、前置ディジタル移相器11、アナログ移相器12、 The frequency tuning circuit according to this embodiment, the pre-digital phase shifter 11, analog phase shifter 12,
このアナログ移相器12と共にDLL回路を形成するコンパレータ13、位相比較器14およびGm制御信号発生回路15を基本的な構成要素として有し、メインフィルタ回路(スレーブ)に対してその素子ばらつきや素子の温度特性に起因するフィルタ特性値の変動を抑えるために、メインフィルタ回路の特性周波数をDLL内の移相器として動作するマスターフィルタ回路であるアナログ移相器12で自動的に周波数チューニングする構成となっている。 Comparator 13 to form a DLL circuit with the analog phase shifter 12, a phase comparator 14 and the Gm control signal generating circuit 15 as a basic component, the element variation and the element relative to the main filter circuit (slave) in order to suppress the fluctuation of the filter characteristics due to the temperature characteristics, automatically configured to frequency tuning analog phase shifter 12 which is the master filter circuit which operates the characteristic frequency of the main filter circuit as the phase shifter in the DLL It has become. 【0039】本周波数チューニング回路において、前置ディジタル移相器11にはリファレンス信号f 0が入力される。 In the present frequency tuning circuit, a reference signal f 0 is input to the pre-digital phase shifter 11. このリファレンス信号f 0は、例えば水晶発振子あるいはそれを元に分周・逓倍することによって得られた既知の周波数信号で、ディジタル論理レベル信号、 The reference signal f 0, for example at a known frequency signal obtained by a crystal oscillator or it divides, multiplied based, digital logic level signal,
即ちクロック信号である。 That is, the clock signal. 前置ディジタル移相器11 Pre digital phase shifter 11
は、入力されるリファレンス信号f 0を所望の固定位相差関係(本例では、0とπ/2)にある2系統のクロック信号に分ける。 (In this example, 0 and [pi / 2) the reference signal f 0 inputted desired fixed phase difference relationship divided into two systems of clock signals in the. 前置ディジタル移相器11の具体的な構成例については後述する。 Later detailed configuration example of the pre-digital phase shifter 11. 【0040】前置ディジタル移相器11から出力される2つのクロック信号は、先ず同一構成の振幅制限回路1 The two clock signals outputted from the pre-digital phase shifter 11, the first same configuration amplitude limiting circuit 1
6A,16Bにそれぞれ入力される。 6A, are input to 16B. 振幅制限回路16 Amplitude limiting circuit 16
A,16Bは、2つのクロック信号を次段のアナログ移相器12の入力ダイナミックレンジ、即ちシステム要求で決まる歪み性能を満足できるような入力信号振幅以内に制限する。 A, 16B restricts the two clock signals input dynamic range of the next stage of the analog phase shifter 12, i.e., within the input signal amplitude that can satisfy the distortion performance determined by the system requirements. これら振幅制限回路16A,16Bは、従来技術の冒頭で説明したように、歪みによる等価Gmの低下とそれによるマスターフィルタ回路(アナログ移相器12)とメインフィルタ回路(スレーブ)のGmマッチングのずれを防ぎ、チューニング精度を上げるために設置されている。 These amplitude limiting circuit 16A, 16B is, deviation of Gm matching as described in the beginning of the prior art, drop and master filter circuit according to that of the equivalent Gm due to the distortion (the analog phase shifter 12) main filter circuit (slave) the prevent, are installed in order to improve the tuning accuracy. 【0041】また、通常、フィルタ回路は差動構成とすることによって電源除去比の向上、信号振幅の増大によるS/Nの向上を図るが、本周波数チューニング回路の場合は、振幅制限回路16A,16Bがシングル→差動変換機能を併せ持っている。 Further, usually, the filter circuit is improved power supply rejection ratio by a differential configuration, improve the S / N due to the increase of the signal amplitude, when the present frequency tuning circuit, an amplitude limiting circuit 16A, 16B is has both a single → differential conversion function. なお、一般的には、振幅制限回路16A,16B以降も方形波で構わない。 Incidentally, in general, the amplitude limiting circuit 16A, and beyond 16B may a square wave. これは、方形波の高調波成分がマスターフィルタ回路の帯域外となるべくフィルタ回路を構成することで可能となる。 This is made possible by the harmonic components of the square wave constitutes the out-of-band and if possible filter circuit of the master filter circuit. そうでない場合は、マスターフィルタ回路の入力信号が高調波の無い基本のみによって構成されるように予め帯域制限がかけられる。 Otherwise, previously band-limited so that the input signal of the master filter circuit is constituted only by no fundamental harmonic is applied. 【0042】振幅制限回路16A,16Bで振幅制限された2系統の信号は、必要に応じて設置される差動変換回路や帯域制限回路などを等しく通過した後、その一方がアナログ移相器12を経由してコンパレータ13に入力され、他方がアナログ移相器12を経由せずにそのままコンパレータ13に入力される。 The amplitude limiting circuit 16A, the signals of two lines is amplitude limited at 16B, after passing through the same and differential conversion circuit and band limiting circuit which is installed if necessary, one of the analog phase shifter 12 via the input to the comparator 13, the other is directly input to the comparator 13 without passing through the analog phase shifter 12. アナログ移相器12 Analog phase shifter 12
としては、VCFが用いられている(以下、VCF12 The, VCF is used (hereinafter, VCF12
と記す)。 And referred to). 【0043】コンパレータ13は、2個のゼロクロスコンパレータ13A,13Bによって構成されており、入力される2系統の信号をそれぞれ再びディジタル論理レベル信号(クロック信号)に変換する。 The comparator 13 has two zero-cross comparators 13A, 13B is constituted by, for converting the signals of two systems are input again to the digital logic level signals, respectively (the clock signal). ここで、VCF Here, VCF
12を経由しないバイパス経路については、振幅制限回路16Bや、また必要に応じて付加される帯域制限回路(図示せず)は、VCF12以外による2系統間の位相差を無くすために設置されるのであり、必要とされる位相精度の要求程度によっては省略することも可能である。 The bypass path which does not pass through the 12, and the amplitude limiting circuit 16B, also (not shown) band limiting circuit which is added if necessary, because it is installed to eliminate the phase difference between the two systems other than by VCF12 There, depending on demand about the phase accuracy required it can be omitted. 【0044】コンパレータ13を経由した2系統の信号は、続く位相比較器、例えばPFD14に入力される。 The two signals having passed through the comparator 13 is input subsequent phase comparator, for example, the PFD 14.
具体的には、VCF12を経由した信号(以下、VCF Specifically, the signal (hereinafter referred to via the VCF12, VCF
信号と記す)はPFD14に被比較信号として入力され、VCF12を経由しない信号(以下、Ref信号と記す)はPFD14に比較基準信号として入力される。 Referred to as signals) are inputted as the comparison signal to the PFD 14, a signal which does not pass through the VCF12 (hereinafter referred to as Ref signal) is inputted as a comparison reference signal to the PFD 14.
ここからは良く知られたチャージポンプDLLの動作に従い、位相誤差がループフィルタ(キャパシタC)によって積分され、マスターフィルタ回路であるVCF12 According to the operation of the charge pump DLL known well from here, the phase error is integrated by the loop filter (capacitor C), which is the master filter circuit VCF12
とスレーブフィルタ回路であるメインフィルタ回路(図示せず)の特性周波数を決めるGm制御信号が得られる。 And Gm control signal for determining the characteristic frequency of the main filter circuit (not shown) is obtained which is the slave filter circuit. 【0045】すなわち、PFD14からは、2系統の信号(VCF信号およびRef信号)の位相の誤差に応じて3値(UP,DOWN,HiZ(ハイインピーダンス))をとる位相誤差信号が出力される。 [0045] That is, from the PFD 14, 3 value according to the error of the phase of the two signals (VCF signal and Ref signal) phase error signal taking (UP, DOWN, HiZ (high impedance)) is output. この位相誤差信号はGm制御信号発生回路15に入力される。 The phase error signal is input to Gm control signal generating circuit 15. Gm制御信号発生回路15としては、チャージポンプ(CP) The Gm control signal generating circuit 15, a charge pump (CP)
回路が用いられている。 Circuit is used. このチャージポンプ回路の出力端とグランドとの間にはキャパシタCが接続されてループフィルタを形成している。 Between the output terminal and ground of the charge pump circuit is connected to the capacitor C are a loop filter. 【0046】以上により、チャージポンプDLLが構成されている。 [0046] According to the above, the charge pump DLL is configured. そして、このチャージポンプDLLの動作により、2系統の信号、即ちVCF信号およびRef信号の位相誤差に応じたGm制御信号が生成される。 Then, by the operation of the charge pump DLL, 2 systems of signals, i.e. Gm control signal corresponding to the phase error of VCF signal and Ref signals are generated. このGm制御信号は、マスターフィルタ回路であるVCF1 The Gm control signal is a master filter circuit VCF1
2およびスレーブフィルタ回路であるメインフィルタ回路にそれぞれ供給される。 Are supplied to the second and main filter circuit is a slave filter circuit. 【0047】上記構成の本実施形態に係る周波数チューニング回路においては、前置ディジタル移相器11の作用により、バイパス経路側、即ちVCF12を経由しない経路側のRef信号の位相が、VCF12を経由する経路側のVCF信号に対してあらかじめπ/2だけ遅れている。 [0047] In the frequency tuning circuit of the present embodiment having the above structure by the action of the pre-digital phase shifter 11, the bypass path side, i.e., the phase of the path side of the Ref signal does not pass through the VCF12 is, through the VCF12 in advance [pi / 2 delayed with respect to the path side of the VCF signal. ここで、マスターフィルタ回路であるVCF1 Here, a master filter circuit VCF1
2の位相特性が、図12に示すように極周波数でπ/2 Second phase characteristics, with pole frequency as shown in FIG. 12 [pi / 2
の位相遅れとなるとすると、Gm制御信号による制御の下に極周波数がf 0となったところでPFD14の入力位相差がゼロとなる。 When a phase lag, pole frequency under the control of the Gm control signal input phase difference PFD14 upon reaching the f 0 becomes zero. 【0048】図17に示す入出力特性から分かる通り、 [0048] As can be seen from the input and output characteristics shown in FIG. 17,
位相比較精度が高く、チューニングループには好適な3 High phase comparison accuracy, suitable for tuning loop 3
値PFD14は、このとき出力がゼロとなる。 Value PFD14 is output at this time is zero. これにより、チューニングループはロック状態となる。 As a result, the tuning loop is in a locked state. 例えば、 For example,
極周波数がf 0よりも小さい場合は、図12に示すように、VCF12でのf 0周波数成分信号はπ/2以上の位相遅れとなり、PFD14からはUP信号が出力され、極周波数が高くなる方向のフィードバックが掛かる。 If the pole frequency is less than f 0, as shown in FIG. 12, f 0 frequency component signal in VCF12 becomes [pi / 2 or more phase delay, is output UP signal, is pole frequency increases from PFD14 the direction of the feedback is applied. 逆の場合も同様に正しいフィードバック制御が行なわれる。 It is performed similarly correct feedback control vice versa. 【0049】従来例と比較すると、上記構成の本実施形態に係る周波数チューニング回路の特徴は、リファレンス信号f 0を先ず前置ディジタル移相器11に通すことで、所望の位相差(本例では、π/2)の関係にある2 [0049] Compared to the conventional example, wherein the frequency tuning circuit of the present embodiment having the above configuration, by passing the reference signal f 0 is first in the pre-digital phase shifter 11, a desired phase difference (in this example , 2 in a relationship of π / 2)
系統のクロック信号を生成することにある。 It is to generate a clock signal of the system. そして、従来から知られた3値PDFを含むチャージポンプDLL Then, a charge pump DLL containing ternary PDF known conventionally
の構成を採ることで、以降のブロックでは精度の高い位相比較が可能となる。 By adopting the configuration, it is possible to highly accurate phase comparison in the subsequent block. したがって、前置ディジタル移相器11の位相精度が周波数チューニング精度を決めることになる。 Therefore, the phase accuracy of the pre-digital phase shifter 11 is to determine the frequency tuning accuracy. 【0050】続いて、前置ディジタル移相器11の構成および動作について説明する。 [0050] Next, the configuration and operation of the pre-digital phase shifter 11. 前置ディジタル移相器1 Pre digital phase shifter 1
1の構成例を図2に、その動作説明のためのタイミングチャートを図3にそれぞれ示す。 The first configuration example in FIG. 2, respectively a timing chart for explaining the operation thereof in FIG. なお、図3において、 In FIG. 3,
波形A〜Eは、図2の各部A〜Eの信号波形をそれぞれ示している。 Waveform A~E shows a signal waveform of each section A~E in FIG 2, respectively. 【0051】本例に係る前置ディジタル移相器11は、 [0051] Before the present example location digital phase shifter 11,
3個のDフリップフロップ(以下、D−FFと記す)2 Three of the D flip-flop (hereinafter referred to as D-FF) 2
1〜23、2個のANDゲート24,25および4個のインバータ26〜29からなる構成となっている。 1~23,2 amino has a structure consisting of AND gates 24, 25 and four inverters 26-29. この前置ディジタル移相器11においては、元になるクロック信号として、周波数4f 0のクロック信号Aと、これに対してゲート遅延マージン確保のために遅延させたクロック信号Adとを使用する。 In this pre-digital phase shifter 11, as a clock signal underlying, using a clock signal A frequency 4f 0, the clock signal Ad which is delayed for gate delay margin secured thereto. 【0052】クロック信号AはD−FF21のクロック入力になる。 [0052] The clock signal A is made to the clock input of the D-FF21. D−FF21のQ出力は、インバータ26 Q output of the D-FF21, the inverter 26
で反転されて自身のD(データ)入力になるとともに、 Together is inverted becomes its D (data) input in,
ANDゲート24の一方の入力に、さらにインバータ2 To one input of AND gate 24, further inverter 2
7で反転されてANDゲート25の一方の入力になる。 Is inverted becomes one input of AND gate 25 at 7.
ANDゲート24,25は共に、クロック信号Adを他方の入力としている。 AND gates 24 and 25 both have a clock signal Ad and the other input. ANDゲート24,25の各出力B,Cは、D−FF22,23の各クロック入力になる。 Each output B of the AND gates 24, 25, C will each clock input of the D-FF22,23. 【0053】D−FF22のQ出力は、インバータ28 [0053] Q output of the D-FF22, the inverter 28
で反転されて自身のD入力、さらにD−FF23の同期セット入力になるとともに、周波数f 0で位相0のクロック信号Dとして導出される。 In being inverted its D input, together with further becomes synchronous set input of the D-FF 23, at the frequency f 0 is derived as the clock signal D of the phase 0. D−FF23のQ出力は、インバータ29で反転されて自身のD入力になるとともに、周波数f 0で位相π/2のクロック信号Eとして導出される。 D-FF 23 Q output, along with inverted by the inverter 29 becomes its D input is derived as a clock signal E of the phase [pi / 2 at the frequency f 0. すなわち、D−FF22,23からそれぞれ導出される各クロック信号D,Eは、周波数f 0でπ/2の位相差を持つクロック信号となる。 In other words, each clock signal D, E derived respectively from D-FF22,23 becomes a clock signal having a phase difference of [pi / 2 at the frequency f 0. 【0054】上記構成の前置ディジタル移相器11において重要な点は、出力として得られる周波数f 0の2系統のクロック信号D,Eの位相差が、周波数4f 0のクロック信号Adの周期として正確に決まる点である。 [0054] An important point in the pre-digital phase shifter 11 of the above configuration, the clock signal D of the two systems of frequency f 0 obtained as output, the phase difference E is, as the period of the clock signal Ad of frequency 4f 0 it is that accurately determined. ちなみに、クロック信号Aからクロック信号Adへの遅延は、以降のフリップフロップあるいは論理ゲートの遅延を考慮したタイミングマージンを確保しているだけなので、簡単なゲート遅延で実現しても良い。 Incidentally, the delay from clock signal A to clock signal Ad is because only has secured timing margin in consideration of the delay of the subsequent flip-flop or logic gates may be realized by a simple gate delay. 【0055】ところで、実設計においては多くの場合、 [0055] By the way, in the actual design in many cases,
リングオシレータVCOを使ったPLL回路から、元になるクロックを生成することが多い。 From the PLL circuit using a ring oscillator VCO, often generates a clock underlying. この場合は、多相VCOの相間位相差によって直接、固定位相差を持つクロック信号を生成できる。 In this case, directly by the phase retardation of the multiphase VCO, it can generate a clock signal having a fixed phase difference. これを利用した前置ディジタル移相器11の別の構成例を図4に示す。 Another configuration example of a before utilizing location digital phase shifter 11 which is shown in FIG. 【0056】本例に係る前置ディジタル移相器11は、 [0056] Before the present example location digital phase shifter 11,
例えば4段の差動遅延セル31〜34が逆相で縦続接続され、最終段の差動遅延セル34の出力を同相で初段の差動遅延セル31に戻す構成のリングオシレータVCO For example 4-stage differential delay cells 31 to 34 are cascade-connected in opposite phase, the ring oscillator VCO configuration back to the initial-stage differential delay cells 31 in phase the output of the differential delay cell 34 in the last stage
を利用し、初段の差動遅延セル31の差動出力および3 Utilizing the differential output and 3 of the first-stage differential delay cells 31
段目の差動遅延セル33の差動出力を、差動−シングル変換用のコンパレータ35,36を通すことにより、周波数f 0で位相差がπ/2となる2系統のクロック信号、図3におけるクロック信号D,Eを得る構成となっている。 The differential output of the stage differential delay cells 33, differential - by passing the comparator 35, 36 for a single conversion, two systems of clock signals phase difference at the frequency f 0 becomes [pi / 2, 3 It has a clock signal D, configured to obtain E in. 【0057】この他の構成例に係る前置ディジタル移相器11においては、リングオシレータのサイクリック性によって、VCOを構成する遅延セル31〜34のマッチング精度で決まる高精度の固定位相差を持つ2系統のクロック信号を生成することが出来る。 [0057] In location digital phase shifter 11 before according to this another configuration example, by cyclic properties of the ring oscillator, with a high accuracy fixed phase difference determined by the matching accuracy of the delay cells 31 to 34 constituting the VCO it is possible to generate a clock signal of the two systems. 【0058】PFD14としては、図16に既に示した3値PFDが位相精度の点からも適している。 [0058] As PFD14 the ternary PFD already shown in FIG. 16 is suitable in terms of phase accuracy. ただし、 However,
VCF12を含むチャージポンプDLLに使用するには不都合な点がある。 To use the charge pump DLL containing VCF12 may disadvantages. 以下に、この不都合な点と、それを解消するための3値PFDの構成について説明する。 Hereinafter, the this disadvantage, the configuration of the 3 values ​​PFD for eliminating it. 【0059】図5に、従来例に係る3値PFDが正しい動作をしているとき(正しい動作シーケンスのとき)の各部の波形を示している。 [0059] Figure 5 illustrates the waveforms of various portions when (during the correct operation sequence) ternary PFD of the conventional example is the correct behavior. メインVCFの極周波数がf Pole frequency of the main VCF is f
0よりも高く、周波数f 0のVCF通過信号はその位相遅れがロック点のπ/2以下であり、PFD入力ではリファレンスRefに対して、フィルタ通過信号VCFが位相進みの関係にある。 Higher than 0, VCF passing signal of frequency f 0 is the phase lag is a lock point [pi / 2 or less, the PFD input with respect to the reference Ref, filter passing signal VCF is a relationship of phase lead. この結果、PFDはDN(DOW As a result, PFD is DN (DOW
N)信号を出力し、メインVCFの極周波数を下げるようにネガティブフィードバックが掛かる。 Outputs N) signal, a negative feedback is applied to reduce the pole frequency of the main VCF. 【0060】ところが、図6に示すように、何らかの理由、例えば電源立ち上げ時の初期状態、あるいは外乱ノイズなどによって初期シーケンスがずれると正反対の動作となり、上記の例で言うと、メインVCFの極周波数がf 0よりも高いにもかかわらず、さらに極周波数を上げるようにいわばポジティブフィードバックが掛かることになる。 [0060] However, as shown in FIG. 6, for some reason, for example, the opposite operation the initial sequence shifts power-up time in the initial state or the like external noise, in terms of the above example, the main VCF pole despite the frequency is higher than f 0, it will be applied so to speak positive feedback so as to further raise the pole frequency. 【0061】VCO-PLLに使う場合や、位相可変幅が少なくともπ/2以上あるDLLの場合は、従来のP [0061] or when using the VCO-PLL, if the DLL phase variable width is at least [pi / 2 or more, the conventional P
DFでもまるまる1周期逆方向に動いた後、正しいシーケンスに復帰するが、図12に示したように、一般にV After moving plump one period backward even DF, but returns to the correct sequence, as shown in FIG. 12, generally V
CFの位相特性は遥かに狭い範囲に限られる。 Phase characteristic of CF is limited to a much narrower range. この結果、誤動作をしたままフィルタ回路の極周波数は設定可能な最低周波数あるいは最高周波数でデッドロック状態となってしまう。 As a result, the pole frequency of the filter circuit while the malfunction becomes deadlocked state at the lowest frequency or the highest frequency that can be set. 【0062】上記のような不具合を解決するために、以下に説明する3値PFDを用いるようにする。 [0062] In order to solve the problem as described above, it is to use a ternary PFD described below. 図7に、 In Figure 7,
本例に係る3値PFDの構成を示す。 It shows the structure of a ternary PFD of the present embodiment. 本例に係る3値P 3 value P according to the present embodiment
FDは、2個のD−FF41,42および4入力AND FD includes two D-FF41,42 and 4-input AND
ゲート43を有する構成となっている。 It is configured to have a gate 43. 【0063】D−FF41は、VCF信号をクロック入力とし、論理ハイレベル(電源電圧Vdd)をD入力としている。 [0063] D-FF 41 is a VCF signal as a clock input and a logic high level (power supply voltage Vdd) to the D input. D−FF41のQ出力は、そのままDN信号として導出されるとともに、ANDゲート43の一入力となる。 Q output of the D-FF 41, as well is derived as DN signal as it serves as an input of AND gate 43. D−FF42は、Ref信号をクロック入力とし、論理ハイレベルをD入力としている。 D-FF 42 is a Ref signal as a clock input, and the logic high level to the D input. D−FF42 D-FF42
のQ出力は、そのままUP信号として導出されるとともに、ANDゲート43の他の一入力となる。 The Q output of, along with derived as UP signal as it is, becomes another input of AND gate 43. ANDゲート43は、VCF信号およびRef信号を残りの2入力とし、その出力をD−FF41,42に対して非同期リセット信号として与える。 AND gate 43, the VCF signal and Ref signals with the remaining two inputs, giving as an asynchronous reset signal that output to D-FF41,42. 【0064】上記構成の本例に係る3値PFDと従来例に係る3値PFDとの違いは次の点である。 [0064] The difference between the 3 values ​​PFD according to ternary PFD the conventional example of the present embodiment having the above configuration in the following points. すなわち、 That is,
従来例に係る3値PFD(図16参照)では、非同期リセット信号を生成するANDゲート43の入力としてD In ternary PFD according to the conventional example (see FIG. 16), D as inputs of the AND gate 43 which generates an asynchronous reset signal
N信号およびUP信号のみを用い、DN信号およびUP Using only the N signal and the UP signal, DN signal and UP
信号が共にアクティブになったときに、D−FF13 When the signal becomes active together, D-FF13
1,132が非同期リセットされる。 1,132 is an asynchronous reset. これに対し、本例に係る3値PFDでは、非同期リセット信号を生成するANDゲート43の入力に位相比較対象となるVCF信号およびRef信号を追加した構成を採っており、DN In contrast, in the ternary PFD according to the present embodiment, it adopts a configuration obtained by adding a VCF signal and Ref signal as a phase comparison target to an input of AND gate 43 which generates an asynchronous reset signal, DN
信号およびUP信号に加え、VCF信号およびRef信号の4信号全てがアクティブになったときだけ、D−F In addition to the signal and the UP signal only when all four signals of VCF signal and Ref signal is activated, D-F
F41,42が非同期リセットされる。 F41,42 is asynchronous reset. 【0065】図8に、本例に係る3値PFDの動作シーケンスを示す。 [0065] FIG. 8 shows an operation sequence of the 3 values ​​PFD of the present embodiment. この動作シーケンスから明らかなように、本例に係る3値PFDでは、誤動作モードになる初期シーケンスにおいても、必ず位相比較対象となる2つのクロック信号(VCF信号とRef信号)のうち、位相が遅れているクロック信号のエッジでリセットが行われるため、誤動作によってポジティブフィードバックが掛かることが無い。 As is apparent from this operation sequence, the 3 value PFD according to the present embodiment, even in the initial sequence of the malfunction mode, one of the two clock signals that serves as a phase comparison target (VCF signal and Ref signal), the phase is delayed the reset edge with which the clock signal is performed, not that positive feedback is applied by the malfunction. 【0066】以上の構成を採ることにより、連続時間アナログ集積化フィルタの特性周波数設定において、簡便な構成で精度の高い特性周波数の自動設定が可能になるとともに、位相比較精度が高い3値PFDとチャージポンプによるDLLを採用しながら、しかも付加的位相誤差要因の極めて少ない、さらに誤動作の可能性の無い安定した周波数チューニング回路を実現出来る。 [0066] By employing the above configuration, in the continuous time analog integrated filter characteristic frequency setting, it becomes possible to automatically set a high characteristic frequency accuracy with a simple configuration, and the phase comparison accuracy higher ternary PFD while employing the DLL by the charge pump, yet additional very small phase error factor, further no possibility of malfunction stable frequency tuning circuit can be realized. 【0067】特に、マスター/スレーブ方式の特性周波数の自動チューニングにおいて、マスターフィルタ回路の入力信号振幅をメインフィルタ回路となるスレーブ側と一致させることが可能で、歪みによる等価トランスコンダクタンスのずれに起因する周波数設定誤差を低減できる。 [0067] Particularly, in the automatic tuning characteristic frequency of the master / slave method, it can be matched with the slave side which is an input signal amplitude of the master filter circuit and main filter circuit, caused by the deviation of the equivalent transconductance due to strain it is possible to reduce the frequency setting error. 【0068】また、マスターフィルタ回路の次数を不必要に増大させること無く、しかも位相比較器は最も一般的な、入力位相誤差ゼロで誤差出力がゼロとなる原点対称特性を持つものを利用できるので、広範囲の位相ロック技術成果のメリットをそのまま適用でき、結果として低消費電力で高精度のフィルタ特性周波数設定が可能となる。 [0068] In addition, without increasing the order of the master filter circuit unnecessarily, yet phase comparator most common, since an input phase error zero available one having an origin symmetry properties error output is zero a wide range of benefits of the phase-locked technological achievements can directly applied, precise filter characteristic frequency set in a low power consumption can be as a result. 位相比較波形の初期位相差はディジタルクロックの周期、あるいはクロック生成PLL内のリング発振器の相間位相差といった、極めて位相精度の高い基準クロックであるので、高精度のフィルタ特性周波数設定が可能となる。 Since the initial phase difference of the phase comparator waveform cycle of a digital clock or such a phase retardation of the ring oscillator of the clock generator in PLL,, it is extremely high phase accuracy reference clock, thereby enabling highly accurate filter characteristics frequency setting. 【0069】以上説明した本実施形態に係る周波数チューニング回路は、例えば、PRML方式を採用した高密度ディスク装置において、そのリードチャネルにおける再生信号処理に不可欠な高域周波数信号の選択的ゲイン強調(ブースト)機能を持つ等化フィルタ回路の周波数チューニング回路として用いられる。 [0069] or more frequency tuning circuit according to the present embodiment described, for example, in a high density disc apparatus employing the PRML method, selective gain enhancement of critical high frequency signal to the reproduction signal processing in the read channel (boost ) it is used as a frequency tuning circuit of the equalizing filter circuit having a function. PRML方式を採用した高密度ディスク装置の構成の一例を図9に示す。 An example of a configuration of employing the high density disc apparatus PRML method shown in FIG. 【0070】図9において、ディスク51は、その記録情報がヘッド部52によって読み取られる。 [0070] In FIG. 9, the disk 51, the recording information is read by the head portion 52. このヘッド部52から出力される再生信号は、再生アンプ53およびAGCアンプ54を経て等化フィルタ回路55に供給される。 Reproduction signal output from the head unit 52 is supplied to the equalizing filter circuit 55 through a reproduction amplifier 53 and AGC amplifier 54. 等化フィルタ回路55では、高域周波数信号の選択的ゲイン強調(即ちブースト)処理が行われる。 The equalizing filter circuit 55, selective gain enhancement of the high frequency signal (i.e., boost) the process is carried out. この等化フィルタ回路55に対して、その素子ばらつきや素子の温度特性に起因するフィルタ特性値の変動を抑えるための特性周波数の自動チューニングが周波数チューニング回路56によって行われる。 For this equalizing filter circuit 55, automatic tuning characteristic frequency for suppressing the fluctuation of the filter characteristics due to the temperature characteristic of the element variation and the element is performed by the frequency tuning circuit 56. 【0071】等化フィルタ回路55を経た再生信号はA [0071] reproduced signal subjected to equalizing filter circuit 55 A
/Dコンバータ57に供給される。 It is supplied to the / D converter 57. クロックリカバリー回路58では、A/Dコンバータ57の出力信号に基づいて当該出力信号に同期したクロックの生成が行われる。 In the clock recovery circuit 58, it generates a clock synchronized with the output signal is performed based on the output signal of the A / D converter 57. その生成されたクロックは、A/Dコンバータ57 Its generated clock, A / D converter 57
に対してそのサンプリングクロックとして与えられる。 It is given as the sampling clock against. 【0072】A/Dコンバータ57は、クロックリカバリー回路58から与えられるサンプリングクロックに同期して再生信号をサンプリングすることによってディジタルデータに変換する。 [0072] A / D converter 57 converts the digital data by synchronization with the sampling clock supplied from the clock recovery circuit 58 samples the reproduced signal. このA/Dコンバータ57でA A In this A / D converter 57
/D変換されたディジタルデータは、ビタビ復号器59 / D converted digital data is Viterbi decoder 59
でビタビ復号が行われ、さらに復調回路60で復調が行われて出力される。 In Viterbi decoding is performed, it is outputted is performed further demodulated by the demodulation circuit 60. 【0073】一方、記録系(書き込み系)においては、 [0073] On the other hand, in the recording system (writing system),
記録データ(ディジタル入力系列)は変調回路61で変調が行われ、さらに書き込み補償回路62で書き込み補償が行われた後、記録ドライバ63を通してヘッド部5 After recording data (digital input sequence) is modulated is performed by the modulation circuit 61, which is further write compensation in the write compensation circuit 62 has been performed, the head unit 5 through the recording driver 63
2に供給される。 It is supplied to the 2. そして、このヘッド部52によってディスク51に対して情報の書き込み(記録)が行われる。 Then, writing information to the disk 51 (recording) is performed by the head unit 52. 【0074】上記構成の高密度ディスク装置において、 [0074] In a high-density disk device configured as described above,
等化フィルタ回路55として、例えばGm−Cバイクワッドフィルタを構成要素とする7-pole 2-zero フィルタ回路が用いられる。 As the equalizing filter circuit 55, for example 7-pole 2-zero filter circuit having a component the Gm-C biquad filter is used. また、この等化フィルタ回路55 Further, the equalizing filter circuit 55
の特性周波数の自動チューニングを行う周波数チューニング回路56として、先述した実施形態に係る周波数チューニング回路が用いられる。 As the frequency tuning circuit 56 for performing automatic tuning of the characteristic frequency, the frequency tuning circuit is used according to the above-described embodiment. この周波数チューニング回路は低消費電力で高精度のフィルタ特性周波数設定が可能であることから、当該周波数チューニング回路を用いることにより、低消費電力で、より優れた再生特性を持つディスク装置を提供できることになる。 Since this frequency tuning circuit is capable of high-precision filter characteristic frequency setting with low power consumption, by using the frequency tuning circuit with low power consumption, the ability to provide a disk device having a superior reproducing characteristics Become. 【0075】 【発明の効果】以上説明したように、本発明によれば、 [0075] As has been described in the foregoing, according to the present invention,
基準クロック信号から所望の位相差を持つ2系統のクロック信号を生成し、その一方をアナログ移相手段を経由させて位相比較手段に、その他方をアナログ移相手段を経由させないで位相比較手段にそれぞれ入力するようにしたことにより、位相比較手段の入力における2系統のクロック信号の位相がインフェーズになり、良好な位相ロック精度が得られるため、簡便な構成で精度の高い特性周波数の自動設定が可能となる。 It generates a clock signal of two systems having a reference clock signal from the desired phase difference, while the phase comparator by way of the analog phase shifting means, the other of the phase comparison means not let through the analog phase shifting means by which is adapted to enter respectively, becomes phase-in phase of the two systems of clock signals at the input of the phase comparing means, good for phase locking accuracy can be obtained, automatic setting of high characteristic frequency accuracy with a simple configuration it is possible.

【図面の簡単な説明】 【図1】本発明の一実施形態に係る周波数チューニング回路の構成を示すブロック図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of a frequency tuning circuit according to an embodiment of the present invention. 【図2】本発明に係る前置ディジタル移相器の構成例を示すブロック図である。 Is a block diagram showing a configuration example of the pre-digital phase shifter according to the present invention; FIG. 【図3】前置ディジタル移相器の動作説明のためのタイミングチャートである。 3 is a timing chart for explaining the operation of the pre-digital phase shifter. 【図4】本発明に係る前置ディジタル移相器の別の構成例を示すブロック図である。 Is a block diagram showing another configuration example of the pre-digital phase shifter according to the present invention; FIG. 【図5】従来例に係る3値PFDの正しい動作シーケンスを示すタイミングチャートである。 5 is a timing chart showing the correct operation sequence of the 3 values ​​PFD according to a conventional example. 【図6】従来例に係る3値PFDの誤動作シーケンスを示すタイミングチャートである。 6 is a timing chart showing a malfunction sequence of ternary PFD according to a conventional example. 【図7】本発明に係る3値PFDの構成例を示すブロック図である。 7 is a block diagram showing a configuration example of a ternary PFD of the present invention. 【図8】本発明に係る3値PFDの動作シーケンスを示すタイミングチャートである。 8 is a timing chart showing the operation sequence of the 3 values ​​PFD of the present invention. 【図9】PRML方式を採用した本発明に係るディスク装置の構成の一例を示すブロック図である。 9 is a block diagram showing an example of the configuration of a disk apparatus according to the present invention employing the PRML system. 【図10】従来例に係るVCOを含むPLL回路によるマスター/スレーブ型の自動周波数チューニング回路の構成を示すブロック図である。 10 is a block diagram showing the configuration of a master / slave-type automatic frequency tuning circuit by a PLL circuit including a VCO according to a conventional example. 【図11】従来例に係るVCFを含むDLL回路によるマスター/スレーブ型の自動周波数チューニング回路の構成を示すブロック図である。 11 is a block diagram showing the configuration of a master / slave-type automatic frequency tuning circuit according to the DLL circuit comprising a VCF according to a conventional example. 【図12】バイクワッド構成のマスターVCFの位相特性を示す特性図である。 12 is a characteristic diagram showing a phase characteristic of the master VCF biquad configuration. 【図13】従来例に係るXORゲートを位相比較器として用いた周波数チューニング回路の回路例を示すブロック図である。 13 is a block diagram showing a circuit example of a frequency tuning circuit using an XOR gate according to a conventional example as a phase comparator. 【図14】XOR−PDの入出力特性を示す特性図である。 14 is a characteristic diagram showing the input-output characteristic of the XOR-PD. 【図15】従来例に係るチャージポンプDLL回路を用いた周波数チューニング回路の構成を示すブロック図である。 15 is a block diagram showing a configuration of a frequency tuning circuit using a charge pump DLL circuit according to the conventional example. 【図16】従来例に係る3値PFDの構成を示すブロック図である。 16 is a block diagram showing a configuration of a ternary PFD according to a conventional example. 【図17】従来例に係る3値PFDの入出力特性を示す特性図である。 17 is a characteristic diagram showing the input-output characteristic of the ternary PFD according to a conventional example. 【符号の説明】 11…ディジタル移相器、12…VCF(アナログ移相器)、13…コンパレータ、13A,13B…ゼロクロスコンパレータ、14…位相比較器(PFD)、15… [DESCRIPTION OF REFERENCE NUMERALS] 11 ... digital phase shifters, 12 ... VCF (analog phase shifter), 13 ... comparator, 13A, 13B ... zero cross comparator, 14 ... phase comparator (PFD), 15 ...
Gm制御信号発生回路(チャージポンプ回路)、16 Gm control signal generating circuit (charge pump circuit), 16
A,16B…振幅制限回路 A, 16B ... amplitude limiting circuit

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5D044 BC01 BC03 CC04 FG01 FG16 5J098 AB15 AB16 AB32 AC02 AC09 AC22 AD16 AD18 CA01 CA08 5J106 AA04 CC27 CC41 CC59 DD06 DD24 DD32 FF05 GG10 HH02 KK05 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 5D044 BC01 BC03 CC04 FG01 FG16 5J098 AB15 AB16 AB32 AC02 AC09 AC22 AD16 AD18 CA01 CA08 5J106 AA04 CC27 CC41 CC59 DD06 DD24 DD32 FF05 GG10 HH02 KK05

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 連続時間アナログフィルタ回路の特性周波数を設定するためのチューニング回路を具備し、 前記チューニング回路は、 基準クロック信号に基づいて第1,第2のクロック信号を出力するディジタル移相手段と、 前記第1のクロック信号を移相するアナログ移相手段と、 前記アナログ移相手段を経由した前記第1のクロック信号と前記アナログ移相手段を経由しない前記第2のクロック信号との位相を比較し、その位相差に応じた位相誤差信号を出力する位相比較手段と、 前記位相比較手段から出力される前記位相誤差信号に応じて前記アナログ位相手段の特性周波数を制御する制御手段とを備え、 前記ディジタル移相手段は、前記第1のクロック信号に対して前記第2のクロック信号に、前記アナログ [Claims 1] comprising a tuning circuit for setting the characteristic frequency of the continuous-time analog filter circuit, said tuning circuit is first based on the reference clock signal, the second clock signal digital phase shifting means and said analog phase shifting means for phase shifting the first clock signal, said analog phase shifting means does not pass through the analog phase shifting means and said first clock signal through said second outputs of comparing the phases of the clock signal, a phase comparing means for outputting a phase error signal corresponding to the phase difference, the characteristic frequency of the analog phase means according to said phase error signal outputted from the phase comparing means and control means for controlling the digital phase shifting means, said second clock signal to the first clock signal, the analog 相手段の特性周波数における位相遅延量とほぼ同じ位相差を持たせることを特徴とするアナログフィルタ回路。 Analog filter circuit, characterized in that to have substantially the same phase difference as the phase delay amount of the characteristic frequency of the phase section. 【請求項2】 前記ディジタル位相手段は、第1の基準クロック信号をクロック入力とし、その反転出力をデータ入力とする第1のDフリップフロップと、前記第1のDフリップフロップの出力を第1の入力とし、前記第1 Wherein said digital phase means, the first reference clock signal as a clock input, a first D flip-flop to the inverted output and data input, output a first of said first D flip-flop an input, the first
    の基準クロックに対して遅延関係にある第2の基準クロック信号を第2の入力とする第1のANDゲートと、前記第1のDフリップフロップの反転出力を第1の入力とし、前記第2の基準クロック信号を第2の入力とする第2のANDゲートと、前記第1のANDゲートの出力をクロック入力とし、その反転出力をデータ入力とする第2のDフリップフロップと、前記第2のANDゲートの出力をクロック入力とし、その反転出力をデータ入力とし、前記第2のDフリップフロップの出力を同期セット入力とする第3のDフリップフロップとを有し、前記第2のDフリップフロップの出力を位相0のクロック信号として、前記第3のDフリップフロップの出力を位相π And of a first AND gate for receiving as a second reference clock signal in the delay relationship second input the reference clock, the inverted output of said first D flip-flop and the first input, the second the reference clock signal and a second aND gate for receiving as a second input, the output of the first aND gate as a clock input, a second D flip-flop to the inverted output and data input, said second the output of the aND gate to a clock input of the inverted output and data input, the output of the second D flip-flop and a third D flip-flop to synchronize the set input, said second D flip the output of the flop as the clock signal of the phase 0, the output of the third D flip-flop phase π
    /2のクロック信号としてそれぞれ導出することを特徴とする請求項1記載のアナログフィルタ回路。 / 2 of the analog filter circuit according to claim 1, wherein the deriving respectively as a clock signal. 【請求項3】 前記ディジタル移相手段は、差動遅延セルをリング状に繋いで構成してなるリングオシレータの多相出力端子のうちの2つから、位相0のクロック信号と位相π/2のクロック信号とをそれぞれ導出することを特徴とする請求項1記載のアナログフィルタ回路。 Wherein said digital phase shifting means, since two of the multi-phase output terminal of the ring oscillator formed by constituted by connecting a differential delay cells in a ring, clock signals of phase 0 and phase [pi / 2 analog filter circuit according to claim 1, wherein the deriving of the clock signal and respectively. 【請求項4】 前記制御手段は、チャージポンプ回路で構成されていることを特徴とする請求項1記載のアナログフィルタ回路。 Wherein said control means includes an analog filter circuit according to claim 1, characterized in that it is constituted by a charge pump circuit. 【請求項5】 前記連続時間アナログフィルタと前記アナログ移相器は、トランスコンダクタンスによって構成されており、 前記制御手段は、前記連続時間アナログフィルタおよび前記アナログ移相器のトランスコンダクタンス値を制御することを特徴とする請求項1記載のアナログフィルタ回路。 Wherein said analog phase shifter and the continuous-time analog filter is configured by a transconductance, said control means controls the transconductance value of the continuous time analog filters and the analog phase shifter analog filter circuit according to claim 1, wherein. 【請求項6】 前記位相比較手段は、被比較信号をクロック入力とし、論理ハイレベルをデータ入力とする第1 Wherein said phase comparing means, first the signal to be compared to a clock input to a logic high level data input
    のDフリップフロップと、比較基準信号をクロック入力とし、論理ハイレベルをデータ入力とする第2のDフリップフロップと、前記第1,第2のDフリップフロップの各出力とともに、前記被比較信号および前記比較基準信号を入力とし、そのゲート出力を前記第1,第2のD And D flip-flop, a comparison reference signal as a clock input, a second D flip-flop to a logic high level and the data input, the first, with each output of the second D flip-flop, the signal to be compared and and inputting the comparison reference signal, the said gate output first, second D
    フリップフロップの各非同期リセット入力とするAND AND to each asynchronous reset input of the flip-flop
    ゲートとを有し、前記第1,第2のDフリップフロップの各出力を比較結果信号として導出することを特徴とする請求項1記載のアナログフィルタ回路。 And a gate, said first analog filter circuit according to claim 1, wherein the deriving the comparison result signal to the output of the second D flip-flop. 【請求項7】 ディスクから記録情報を読み取るヘッド部と、前記ヘッド部から出力される再生信号の高域周波数成分のゲイン強調を行う等化フィルタ回路と、前記等化フィルタ回路の特性周波数を設定するためのチューニング回路とを具備し、 前記チューニング回路は、 リファレンス信号に基づいて第1,第2のクロック信号を出力するディジタル移相手段と、 前記第1のクロック信号を移相するアナログ移相手段と、 前記アナログ移相手段を経由した前記第1のクロック信号と前記アナログ移相手段を経由しない前記第2のクロック信号との位相を比較し、その位相差に応じた位相誤差信号を出力する位相比較手段と、 前記位相比較手段から出力される前記位相誤差信号に応じて前記アナログ位相手段の特性周波数を制御する制御手段 Settings from 7. disk and the head portion for reading the recorded information, the equalizing filter circuit for performing gain enhancement of the high frequency components of the reproduction signal outputted from the head portion, the characteristic frequency of the equalizing filter circuit ; and a tuning circuit for the tuning circuit includes a digital phase shifting means for outputting a first, second clock signal based on the reference signal, the analog phase shift to the phase shift of the first clock signal comparing means, the phase of the analog phase shifting means and the second clock signal which does not pass through the analog phase shifting means and said first clock signal via the output of the phase error signal corresponding to the phase difference phase comparing means and control means for controlling a characteristic frequency of the analog phase means according to said phase error signal outputted from said phase comparison means for を備え、 前記ディジタル移相手段は、前記第1のクロック信号に対して前記第2のクロック信号に、前記アナログ移相手段の特性周波数における位相遅延量とほぼ同じ位相差を持たせることを特徴とするディスク装置。 Wherein the digital phase shifting means, characterized in that said second clock signal to the first clock signal, having substantially the same phase difference as the phase delay amount of the characteristic frequency of the analog phase shifting means disk apparatus according to.
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