JP2003179201A - Method of manufacturing semiconductor chip - Google Patents
Method of manufacturing semiconductor chipInfo
- Publication number
- JP2003179201A JP2003179201A JP2002287566A JP2002287566A JP2003179201A JP 2003179201 A JP2003179201 A JP 2003179201A JP 2002287566 A JP2002287566 A JP 2002287566A JP 2002287566 A JP2002287566 A JP 2002287566A JP 2003179201 A JP2003179201 A JP 2003179201A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wire
- pad
- connection pad
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Abstract
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、他の半導体チッ
プの表面に重ね合わせて接合される半導体チップの製造
方法に関する。
【０００２】
【従来の技術】半導体チップの内部配線は、コストを低
く抑えるために、アルミニウムなどで構成されているの
が一般的である。このアルミニウムなどからなる配線
は、湿気による酸化を受けやすい。そのため、配線の表
面は、たとえば窒化シリコンからなる表面保護膜で覆わ
れていて、この表面保護膜に開口部を形成して配線の一
部を露出させることにより、リード端子のような外部端
子との接続のための外部接続用パッドが形成されてい
る。そして、たとえば金（Ａｕ）からなるワイヤの一端
を外部接続用パッドに付着させて接続し、ワイヤの他端
を外部端子に接続することにより、半導体チップの配線
と外部端子との電気接続が達成される。
【０００３】
【発明が解決しようとする課題】ワイヤが外部接続用パ
ッドに接続された後は、外部接続用パッドの表面がワイ
ヤで覆いつくされることが好ましい。ところが、たとえ
ば外部接続用パッド上におけるワイヤの付着面積が少な
い場合には、外部接続用パッドの表面がワイヤで覆いつ
くされず、外部接続用パッドの一部が露出したままにな
るおそれがある。外部接続用パッドは、アルミニウムな
どで構成されているから、露出していると湿気などで酸
化されて腐食されてしまうおそれがある。
【０００４】そこで、この発明の目的は、ワイヤの接続
状態にかかわらず、外部接続用パッドが腐食されるおそ
れのない半導体チップの製造方法を提供することであ
る。
【０００５】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、他の半導
体チップ（２）の表面（２１）に重ね合わせて接合され
る半導体チップ（１）を製造する方法であって、内部配
線（１５）上に表面保護膜（１６）を積層する工程と、
表面保護膜に開口（１７Ａ，１７Ｂ）を形成して上記内
部配線を部分的に露出させることにより外部接続用パッ
ド（１５Ｂ）およびチップ接続用パッド（１５Ａ）を形
成する工程と、上記外部接続用パッドおよびチップ接続
用パッド上に選択的にめっき（好ましくは、耐酸化性金
属によるめっき）を施すことにより、それぞれ外部端子
（５）との電気接続のためのワイヤ（４）が接続される
ワイヤ接続部（１２）および他の半導体チップとの電気
接続のためのバンプ（ＢＭ）を同時に形成する工程とを
含むことを特徴とする半導体チップの製造方法である。
【０００６】なお、括弧内の英数字は、後述の実施形態
における対応構成要素等を表す。以下、この項において
同じ。上記の方法によれば、内部配線（１５）を覆う表
面保護膜（１６）を有し、この表面保護膜を他の半導体
チップ（２）の表面（２１）に対向させた状態で、当該
他の半導体チップの表面に重ね合わされて接合される半
導体チップ（１）であって、上記表面保護膜から上記内
部配線を部分的に露出させることにより形成された外部
接続用パッド（１５Ｂ）と、この外部接続用パッドとは
異なる部分で、上記表面保護膜から上記内部配線を部分
的に露出させることにより形成されたチップ接続用パッ
ド（１５Ａ）と、他の半導体チップ（２）との電気接続
のために、（耐酸化性を有する）金属材料を用いて上記
チップ接続用パッド上に隆起して形成されたバンプ（Ｂ
Ｍ）と、上記外部接続用パッド上に（耐酸化性を有す
る）金属材料を用いて、上記バンプとほぼ同じ高さに形
成されており、外部端子（５）との電気接続のためのワ
イヤ（４）が接続されるワイヤ接続部（１２）とを含む
ことを特徴とする半導体チップを得ることができる。
【０００７】この半導体チップでは、外部接続用パッド
上に金属材料からなるワイヤ接続部が形成されており、
外部接続用パッドの表面は、その金属材料からなるワイ
ヤ接続部によって覆われている。これにより、ワイヤ接
続部へのワイヤの接続状態にかかわらず、外部接続用パ
ッドが外部に露呈することはないから、外部接続用パッ
ドが湿気などで酸化されて腐食されるおそれはない。ワ
イヤ接続部が耐酸化性を有する金属材料からなる場合に
は、外部接続用パッドが湿気などで酸化されて腐食され
ることをより良好に防止できる。
【０００８】また、上記の方法によれば、ワイヤ接続部
をバンプと同一の工程で形成することができるから、外
部接続用パッド上にワイヤ接続部を設けたことによっ
て、半導体チップの製造工程数が増加することはない。
さらに、上記ワイヤ接続部は、上記ワイヤと同一材料で
構成されていることが好ましい。こうすることにより、
ワイヤ接続部へのワイヤの付着性を向上させることがで
きる。
【０００９】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体チップが適用された半導
体装置の概略構成を示す図解的な断面図である。この半
導体装置は、いわゆるチップ・オン・チップ構造を有し
ており、親チップ１の表面１１に子チップ２を重ね合わ
せて接合した後、これらをパッケージ３に納めることに
よって構成されている。
【００１０】親チップ１および子チップ２は、たとえば
シリコンチップからなっている。親チップ１の表面１１
は、親チップ１の基体をなす半導体基板においてトラン
ジスタなどの機能素子が形成された活性表層領域側の表
面であり、最表面は、たとえば窒化シリコンで構成され
る表面保護膜で覆われている。この表面保護膜上には、
複数のワイヤ接続部１２が周縁付近に配置されており、
このワイヤ接続部１２は、たとえば金からなるボンディ
ングワイヤ４によってリードフレーム５に接続されてい
る。また、親チップ１の表面１１には、子チップ２との
電気接続のための複数個のバンプＢＭが配置されてい
る。
【００１１】子チップ２は、表面２１を親チップ１の表
面１１に対向させた、いわゆるフェースダウン方式で親
チップ１に接合されている。子チップ２の表面２１は、
子チップ２の基体をなす半導体基板においてトランジス
タなどの機能素子が形成された活性表層領域側の表面で
あり、最表面は、たとえば窒化シリコンからなる表面保
護膜で覆われている。この表面保護膜上には、内部配線
に接続された複数個のバンプＢＳが親チップ１のバンプ
ＢＭに対向して配置されており、子チップ２は、バンプ
ＢＳがそれぞれ対向する親チップ１のバンプＢＭに接続
されることによって、親チップ１の表面１１との間に所
定間隔を保持した状態で支持されるとともに、親チップ
１と電気的に接続されている。
【００１２】図２は、親チップ１の一部を拡大して示す
断面図である。親チップ１の基体をなす半導体基板１３
上には、たとえば酸化シリコンで構成される層間絶縁膜
１４が形成されており、この層間絶縁膜１４上には、た
とえばアルミニウムからなる内部配線１５が配設されて
いる。層間絶縁膜１４および内部配線１５の表面は、た
とえば窒化シリコンで構成される表面保護膜１６で覆わ
れている。そして、この表面保護膜１６に開口部１７
Ａ，１７Ｂを形成して、表面保護膜１６から内部配線１
５を部分的に露出させることにより、それぞれチップ間
接続用パッド１５Ａおよび外部接続用パッド１５Ｂが形
成されている。
【００１３】開口部１７Ａ内に形成されたチップ間接続
用パッド１５Ａ上には、耐酸化性の金属からなるバンプ
ＢＭが隆起して形成されている。一方、外部接続用パッ
ド１５Ｂは、親チップ１の周縁部に形成されており、こ
の外部接続用パッド１５Ｂ上には、耐酸化性の金属を用
いて、ボンディングワイヤ４（図１参照）を接続するた
めのワイヤ接続部１２が隆起して形成されている。バン
プＢＭおよびワイヤ接続部１２を構成する耐酸化性の金
属としては、たとえば金、プラチナ、銀、パラジウムま
たはイリジウムなどを例示することができ、特に金を用
いることが好ましい。また、ワイヤ接続部１２は、ボン
ディングワイヤ４と同一の材料で構成されることが好ま
しく、こうすることにより、ワイヤ接続部１２へのボン
ディングワイヤ４の付着性を向上させることができる。
【００１４】さらに、バンプＢＭとワイヤ接続部１２と
は、同じ材料を用いることにより、同一の工程で形成す
ることができる。たとえば、表面保護膜１６に開口部１
７Ａ，１７Ｂを形成した後、この開口部１７Ａ，１７Ｂ
が形成された表面保護膜１６上にシード膜を形成する。
そして、このシード膜上に、チップ間接続用パッド１５
Ａ（開口部１７Ａ）および外部接続用パッド１５Ｂ（開
口部１７Ｂ）に対応する開口を有するレジスト膜をパタ
ーン形成した後、バンプＢＭおよびワイヤ接続部１２の
材料を用いたメッキを行う。その後、シード膜上のレジ
スト膜を除去し、さらにレジスト膜の除去によって露出
したシード膜を除去することにより、チップ間接続用パ
ッド１５Ａおよび外部接続用パッド１５Ｂ上に、それぞ
れバンプＢＭおよびワイヤ接続部１２を得ることができ
る。
【００１５】以上のようにこの実施形態によれば、外部
接続用パッド１５Ｂ（配線１５）上には、耐酸化性を有
する金属材料からなるワイヤ接続部１２が隆起して形成
されている。言い換えれば、外部接続用パッド１５Ｂの
表面は、耐酸化性を有する金属材料からなるワイヤ接続
部１２によって覆われている。そして、リードフレーム
５との電気接続のためのボンディングワイヤ４は、ワイ
ヤ接続部１２に溶着されるようになっている。これによ
り、ワイヤ接続部１２へのボンディングワイヤ４の接続
状態にかかわらず、外部接続用パッド１５Ｂが外部に露
呈することはないから、外部接続用パッド１５Ｂが湿気
などで酸化されて腐食されるおそれはない。
【００１６】また、ワイヤ接続部１２は、バンプＢＭと
同じ材料を用いることにより同一の工程で形成すること
ができるから、このワイヤ接続部１２を設けたことによ
って、親チップ１の製造工程数が増加することはない。
ただし、バンプＢＭとワイヤ接続部１２とを異なる材料
で構成してもよく、この場合には、ワイヤ接続部１２は
バンプＢＭと別の工程で形成することになる。この発明
の一実施形態について説明したが、この発明は、他の形
態でも実施することができる。たとえば、親チップ１お
よび子チップ２は、いずれもシリコンからなるチップで
あるとしたが、シリコンの他にも、化合物半導体（たと
えばガリウム砒素半導体など）やゲルマニウム半導体な
どの他の任意の半導体材料を用いた半導体チップであっ
てもよい。この場合に、親チップ１の半導体材料と子チ
ップ２の半導体材料は、同じでもよいし異なっていても
よい。
【００１７】また、上述の実施形態では、チップ・オン
・チップ構造の半導体装置を取り上げたが、この発明に
係る半導体チップは、チップ・オン・チップ構造以外の
構造を有する半導体装置に広く適用することができる。
その他、特許請求の範囲に記載された事項の範囲内で、
種々の設計変更を施すことが可能である。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor chip which is bonded to a surface of another semiconductor chip while being superposed. 2. Description of the Related Art Internal wiring of a semiconductor chip is generally made of aluminum or the like in order to keep costs low. The wiring made of aluminum or the like is easily oxidized by moisture. For this reason, the surface of the wiring is covered with a surface protection film made of, for example, silicon nitride, and an opening is formed in the surface protection film to expose a part of the wiring, so that the wiring can be connected to an external terminal such as a lead terminal. External connection pads for the connection of. Then, by connecting one end of a wire made of, for example, gold (Au) to an external connection pad and connecting the other end of the wire to an external terminal, electrical connection between the wiring of the semiconductor chip and the external terminal is achieved. Is done. After the wires are connected to the external connection pads, the surface of the external connection pads is preferably covered with the wires. However, for example, when the area of the wire attached to the external connection pad is small, the surface of the external connection pad may not be covered with the wire, and a part of the external connection pad may remain exposed. Since the external connection pad is made of aluminum or the like, if it is exposed, the pad may be oxidized by moisture and corroded. It is an object of the present invention to provide a method of manufacturing a semiconductor chip in which external connection pads are not likely to be corroded regardless of the connection state of wires. Means for Solving the Problems and Effects of the Invention According to the first aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor chip; A method for manufacturing a semiconductor chip (1), comprising: laminating a surface protective film (16) on an internal wiring (15);
Forming an opening (17A, 17B) in the surface protective film to partially expose the internal wiring to form an external connection pad (15B) and a chip connection pad (15A); A wire to which a wire (4) for electrical connection with an external terminal (5) is connected by selectively plating (preferably, plating with an oxidation-resistant metal) on the pad and the chip connection pad. Forming a connection portion (12) and a bump (BM) for electrical connection with another semiconductor chip at the same time. [0006] Alphanumeric characters in parentheses indicate corresponding components in the embodiment described later. Hereinafter, the same applies in this section. According to the above method, the semiconductor device has the surface protection film (16) covering the internal wiring (15), and the surface protection film is opposed to the surface (21) of another semiconductor chip (2). An external connection pad (15B) formed by partially exposing the internal wiring from the surface protective film; A chip connection pad (15A) formed by partially exposing the internal wiring from the surface protective film at a portion different from the external connection pad, and an electric connection between the chip connection pad (15A) and another semiconductor chip (2). For this purpose, a bump (B) formed by using a metal material (having an oxidation resistance) to protrude above the chip connection pad.
M), and a metal material (having oxidation resistance) formed on the external connection pad at substantially the same height as the bump, and a wire for electrical connection with the external terminal (5). A semiconductor chip characterized by including (4) a wire connection part (12) to be connected can be obtained. In this semiconductor chip, a wire connection portion made of a metal material is formed on an external connection pad.
The surface of the external connection pad is covered with a wire connection made of the metal material. Thereby, regardless of the connection state of the wire to the wire connection portion, the external connection pad is not exposed to the outside, and therefore there is no possibility that the external connection pad is oxidized by moisture and corroded. When the wire connection portion is made of an oxidation-resistant metal material, the external connection pad can be more preferably prevented from being oxidized and corroded by moisture or the like. Further, according to the above method, since the wire connection portion can be formed in the same step as the bump, the number of semiconductor chip manufacturing steps can be reduced by providing the wire connection portion on the external connection pad. Does not increase.
Further, it is preferable that the wire connection part is made of the same material as the wire. By doing this,
Adhesion of the wire to the wire connection part can be improved. Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is an illustrative sectional view showing a schematic configuration of a semiconductor device to which a semiconductor chip according to an embodiment of the present invention is applied. This semiconductor device has a so-called chip-on-chip structure, and is configured by superposing and bonding a child chip 2 on a surface 11 of a parent chip 1 and then placing these in a package 3. The parent chip 1 and the child chip 2 are made of, for example, silicon chips. Surface 11 of parent chip 1
Is a surface on the active surface layer region side on which a functional element such as a transistor is formed on a semiconductor substrate serving as a base of the parent chip 1, and the outermost surface is covered with a surface protective film made of, for example, silicon nitride. On this surface protective film,
A plurality of wire connection parts 12 are arranged near the periphery,
The wire connection portion 12 is connected to the lead frame 5 by a bonding wire 4 made of, for example, gold. In addition, a plurality of bumps BM for electrical connection with the child chip 2 are arranged on the front surface 11 of the parent chip 1. The child chip 2 is joined to the parent chip 1 by a so-called face-down method in which the front surface 21 faces the front surface 11 of the parent chip 1. The surface 21 of the child chip 2
The surface on the active surface layer region side on which a functional element such as a transistor is formed on a semiconductor substrate serving as a base of the daughter chip 2, and the outermost surface is covered with a surface protective film made of, for example, silicon nitride. On this surface protection film, a plurality of bumps BS connected to the internal wiring are arranged so as to face the bumps BM of the parent chip 1, and the child chip 2 is formed of the parent chip 1 with the bumps BS facing each other. By being connected to the bump BM, it is supported while maintaining a predetermined distance from the front surface 11 of the parent chip 1 and is electrically connected to the parent chip 1. FIG. 2 is a sectional view showing a part of the parent chip 1 in an enlarged manner. Semiconductor substrate 13 serving as a base of parent chip 1
An interlayer insulating film 14 made of, for example, silicon oxide is formed thereon, and an internal wiring 15 made of, for example, aluminum is provided on the interlayer insulating film 14. The surfaces of interlayer insulating film 14 and internal wiring 15 are covered with a surface protection film 16 made of, for example, silicon nitride. The opening 17 is formed in the surface protection film 16.
A and 17B are formed, and the internal wiring 1 is removed from the surface protective film 16.
By partially exposing 5, an inter-chip connection pad 15A and an external connection pad 15B are formed, respectively. A bump BM made of an oxidation-resistant metal is formed on the inter-chip connection pad 15A formed in the opening 17A. On the other hand, the external connection pad 15B is formed on the periphery of the parent chip 1, and the bonding wire 4 (see FIG. 1) is connected to the external connection pad 15B using an oxidation-resistant metal. The wire connection portion 12 is formed so as to protrude. Examples of the oxidation-resistant metal forming the bump BM and the wire connection portion 12 include, for example, gold, platinum, silver, palladium, and iridium, and it is particularly preferable to use gold. In addition, it is preferable that the wire connecting portion 12 is made of the same material as the bonding wire 4, so that the adhesion of the bonding wire 4 to the wire connecting portion 12 can be improved. Further, the bump BM and the wire connection portion 12 can be formed in the same step by using the same material. For example, the opening 1 is formed in the surface protection film 16.
7A and 17B, the openings 17A and 17B are formed.
A seed film is formed on the surface protection film 16 on which is formed.
Then, on this seed film, an inter-chip connection pad 15 is provided.
After patterning a resist film having openings corresponding to A (opening 17A) and external connection pad 15B (opening 17B), plating using the material of bump BM and wire connection 12 is performed. Thereafter, the resist film on the seed film is removed, and the seed film exposed by the removal of the resist film is further removed, so that the bump BM and the wire connection portion are provided on the inter-chip connection pad 15A and the external connection pad 15B, respectively. 12 can be obtained. As described above, according to this embodiment, the wire connection portion 12 made of a metal material having oxidation resistance is formed on the external connection pad 15B (wiring 15) so as to protrude. In other words, the surface of the external connection pad 15B is covered with the wire connection portion 12 made of a metal material having oxidation resistance. The bonding wire 4 for electrical connection with the lead frame 5 is welded to the wire connection portion 12. Thereby, regardless of the connection state of the bonding wire 4 to the wire connection portion 12, the external connection pad 15B is not exposed to the outside, so that the external connection pad 15B is oxidized by moisture or the like and corroded. It is not. Further, since the wire connecting portion 12 can be formed in the same step by using the same material as the bump BM, the number of manufacturing steps of the parent chip 1 can be reduced by providing the wire connecting portion 12. It does not increase.
However, the bump BM and the wire connection portion 12 may be made of different materials, and in this case, the wire connection portion 12 is formed in a different process from the bump BM. Although one embodiment of the present invention has been described, the present invention can be implemented in other embodiments. For example, the parent chip 1 and the child chip 2 are both chips made of silicon. However, in addition to silicon, any other semiconductor material such as a compound semiconductor (eg, a gallium arsenide semiconductor) or a germanium semiconductor may be used. The used semiconductor chip may be used. In this case, the semiconductor material of the parent chip 1 and the semiconductor material of the child chip 2 may be the same or different. In the above-described embodiment, the semiconductor device having a chip-on-chip structure has been described. However, the semiconductor chip according to the present invention is widely applied to semiconductor devices having a structure other than the chip-on-chip structure. be able to.
In addition, within the scope of the matters described in the claims,
Various design changes can be made.
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップが適
用された半導体装置の概略構成を示す図解的な断面図で
ある。
【図２】図１に示す半導体装置に備えられている親チッ
プの一部を拡大して示す断面図である。
【符号の説明】
１ 親チップ（半導体チップ）
１１ 表面（半導体チップの表面）
１２ ワイヤ接続部
１５ 内部配線
１５Ａ チップ間接続用パッド
１５Ｂ 外部接続用パッド
１６ 表面保護膜
１７Ａ 開口部
１７Ｂ 開口部
２ 子チップ（他の半導体チップ）
２１ 表面（他の半導体チップの表面）
４ ボンディングワイヤ
５ リードフレーム（外部端子）
ＢＭ バンプBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is an illustrative sectional view showing a schematic configuration of a semiconductor device to which a semiconductor chip according to an embodiment of the present invention is applied. 2 is an enlarged cross-sectional view showing a part of a parent chip provided in the semiconductor device shown in FIG. 1; [Description of Signs] 1 Parent chip (semiconductor chip) 11 Surface (surface of semiconductor chip) 12 Wire connection part 15 Internal wiring 15A Pad for chip connection 15B Pad for external connection 16 Surface protection film 17A Opening 17B Opening 2 Chip (other semiconductor chip) 21 Surface (other semiconductor chip surface) 4 Bonding wire 5 Lead frame (external terminal) BM bump
Claims (1)
合される半導体チップを製造する方法であって、 内部配線上に表面保護膜を積層する工程と、 表面保護膜に開口を形成して上記内部配線を部分的に露
出させることにより外部接続用パッドおよびチップ接続
用パッドを形成する工程と、 上記外部接続用パッドおよびチップ接続用パッド上に選
択的にめっきを施すことにより、それぞれ外部端子との
電気接続のためのワイヤが接続されるワイヤ接続部およ
び他の半導体チップとの電気接続のためのバンプを同時
に形成する工程とを含むことを特徴とする半導体チップ
の製造方法。Claims: 1. A method of manufacturing a semiconductor chip to be joined by being superimposed on a surface of another semiconductor chip, comprising: laminating a surface protection film on an internal wiring; Forming an opening in the substrate to partially expose the internal wiring to form an external connection pad and a chip connection pad; and selectively plating the external connection pad and the chip connection pad. Simultaneously forming a wire connection portion to which a wire for electrical connection with an external terminal is connected and a bump for electrical connection with another semiconductor chip, respectively. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002287566A JP2003179201A (en) | 2002-09-30 | 2002-09-30 | Method of manufacturing semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002287566A JP2003179201A (en) | 2002-09-30 | 2002-09-30 | Method of manufacturing semiconductor chip |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26574499A Division JP3405697B2 (en) | 1999-09-20 | 1999-09-20 | Semiconductor chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003179201A true JP2003179201A (en) | 2003-06-27 |
Family
ID=19197128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002287566A Pending JP2003179201A (en) | 2002-09-30 | 2002-09-30 | Method of manufacturing semiconductor chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003179201A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886714B1 (en) | 2007-10-10 | 2009-03-04 | 주식회사 하이닉스반도체 | Semiconductor chip |
-
2002
- 2002-09-30 JP JP2002287566A patent/JP2003179201A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886714B1 (en) | 2007-10-10 | 2009-03-04 | 주식회사 하이닉스반도체 | Semiconductor chip |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5227501B2 (en) | Stack die package and method of manufacturing the same | |
| US7671451B2 (en) | Semiconductor package having double layer leadframe | |
| US7473584B1 (en) | Method for fabricating a fan-in leadframe semiconductor package | |
| US20090224381A1 (en) | Double-faced electrode package and its manufacturing method | |
| JP2006507686A5 (en) | ||
| JP2001024135A (en) | Manufacture of semiconductor device | |
| TWI524482B (en) | Chip package structure and manufacturing method thereof | |
| JP3402086B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3413120B2 (en) | Semiconductor device with chip-on-chip structure | |
| JP2838703B2 (en) | Semiconductor package manufacturing method | |
| TWI512925B (en) | A wirebond structure and method forming the same | |
| TW201216384A (en) | Chip package structure and chip packaging method | |
| JP2000349228A (en) | Laminated semiconductor package | |
| US7960213B2 (en) | Electronic package structure and method | |
| JP3715861B2 (en) | Assembling method of semiconductor device | |
| JP3405697B2 (en) | Semiconductor chip | |
| JP2003179201A (en) | Method of manufacturing semiconductor chip | |
| JP3734453B2 (en) | Manufacturing method of semiconductor device | |
| JP3715816B2 (en) | Semiconductor chip | |
| WO2001026146A1 (en) | Semiconductor device and method of manufacture thereof | |
| JP2885786B1 (en) | Semiconductor device manufacturing method and semiconductor device | |
| JP2000228485A (en) | Semiconductor device of chip-on-chip structure and semiconductor chip | |
| JP3255896B2 (en) | Semiconductor device with chip-on-chip structure | |
| JP2004071906A (en) | Semiconductor device | |
| JP2001274319A (en) | Semiconductor device and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050907 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051004 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051205 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051208 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051228 |