JP2003174173A

JP2003174173A - 半導体装置およびその作製方法

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Publication number: JP2003174173A
Application number: JP2002054875A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Hideomi Suzawa; 英臣須沢; Yoshihiro Kusuyama; 義弘楠山; Koji Ono; 幸治小野; Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-02-28
Filing date: 2002-02-28
Publication date: 2003-06-20
Anticipated expiration: 2022-02-28
Also published as: JP4079655B2

Abstract

(57)【要約】（修正有）【課題】本発明は、表示領域が大画面化しても低消費
電力を実現した半導体装置の構造およびその作製方法を
提供する。【解決手段】本発明は、画素部のゲート電極をＷを主
成分とする材料膜と、Ａｌを主成分とする材料膜と、Ｔ
ｉを主成分とする材料膜との３層構造として配線の低抵
抗化を図るものである。ＩＣＰエッチング装置を用いて
配線をエッチングする。また、ゲート電極はテーパー形
状を有し、テーパー形状となっている部分を１μｍ以上
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
装置（液晶モジュールを搭載）に代表される装置および
その様な装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、発光装置、半導体回路および電子
機器は全て半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。

【０００４】従来より、画像表示装置として液晶表示装
置が知られている。パッシブ型の液晶表示装置に比べ高
精細な画像が得られることからアクティブマトリクス型
の液晶表示装置が多く用いられるようになっている。ア
クティブマトリクス型の液晶表示装置においては、マト
リクス状に配置された画素電極を駆動することによっ
て、画面上に表示パターンが形成される。詳しくは選択
された画素電極と該画素電極に対応する対向電極との間
に電圧が印加されることによって、画素電極と対向電極
との間に配置された液晶層の光学変調が行われ、この光
学変調が表示パターンとして観察者に認識される。

【０００５】このようなアクティブマトリクス型の液晶
表示装置の用途は広がっており、画面サイズの大面積化
とともに高精細化や高開口率化や高信頼性の要求が高ま
っている。また、同時に生産性の向上や低コスト化の要
求も高まっている。

【０００６】

【発明が解決しようとする課題】従来、上記ＴＦＴのゲ
ート配線材料としてアルミニウムを用いてＴＦＴを作製
した場合、熱処理によってヒロックやウィスカー等の突
起物の形成や、アルミニウム原子のチャネル形成領域へ
の拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を
引き起こしていた。そこで、熱処理に耐え得る金属材
料、代表的には高い融点を有している金属元素を用いた
場合、画面サイズが大面積化すると配線抵抗が高くなる
等の問題が発生し、消費電力の増大等を引き起こしてい
た。

【０００７】そこで、本発明は、大画面化しても低消費
電力を実現した半導体装置の構造およびその作製方法を
提供することを課題としている。

【０００８】

【課題を解決するための手段】本発明は、ゲート電極構
造を、第１層として、チャネル形成領域への拡散を防ぐ
ためにＴａＮまたはＷを主成分とする材料膜を用い、第
２層としてＡｌ、Ｃｕ、Ａｇ、またはＡｕを主成分とす
る低抵抗な材料膜を用い、第３層としてＴｉまたはＴｉ
Ｎを主成分とする材料膜を用いた積層構造とすることに
よって、配線の低抵抗化を図るものである。

【０００９】本明細書で開示する発明の構成は、絶縁表
面上に形成された半導体層と、該半導体層上に形成され
た絶縁膜と、該絶縁膜上に形成されたゲート電極とを含
むＴＦＴを備えた半導体装置であって、前記ゲート電極
と同じ材料からなるソース配線を有する第１のｎチャネ
ル型ＴＦＴを備えた画素部と、第２のｎチャネル型ＴＦ
Ｔと第３のｎチャネル型ＴＦＴからなる回路とを備えた
駆動回路と、前記ゲート電極と同じ材料からなる端子部
と、を有することを特徴とする半導体装置である。

【００１０】上記構成において、前記ゲート電極は、Ｔ
ａＮを主成分とする材料膜（第１層）と、Ａｌを主成分
とする材料膜（第２層）と、Ｔｉを主成分とする材料膜
（第３層）との積層構造を有していることを特徴として
いる。

【００１１】または、上記構成において、前記ゲート電
極は、Ｗを主成分とする材料膜（第１層）と、Ａｌを主
成分とする材料膜（第２層）と、Ｔｉを主成分とする材
料膜（第３層）との積層構造を有していることを特徴と
している。

【００１２】または、上記構成において、前記ゲート電
極は、Ｗを主成分とする材料膜（第１層）と、Ａｌを主
成分とする材料膜（第２層）と、ＴｉＮを主成分とする
材料膜（第３層）との積層構造を有していることを特徴
としている。

【００１３】このようなゲート電極構造とすることで、
ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラ
ズマ）エッチング法を用いた場合、ゲート電極の端部を
テーパー形状とすることができる。

【００１４】なお、本明細書においてテーパー角とは、
水平面と材料層の側面とがなす角を指している。また、
本明細書中では便宜上、テーパー角を有している側面を
テーパー形状と呼び、テーパー形状を有している部分を
テーパー部と呼ぶ。

【００１５】また、上記構成において、前記第２のｎチ
ャネル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴでＥ
ＥＭＯＳ回路またはＥＤＭＯＳ回路が形成されたことを
特徴としている。また、本発明の駆動回路は、全てｎチ
ャネル型ＴＦＴからなるＮＭＯＳ回路で形成し、画素部
のＴＦＴもｎチャネル型ＴＦＴで形成することによって
プロセスの簡略化を図るものである。一般的な駆動回路
はｎチャネル型の半導体素子とｐチャネル型の半導体素
子とを相補的に組み合わせたＣＭＯＳ回路を基本に設計
されるが、本発明ではｎチャネル型のＴＦＴのみを組み
合わせて駆動回路を形成する。

【００１６】また、上記構造を実現するための発明の構
成は、絶縁表面上に駆動回路と画素部と端子部を備えた
半導体装置の作製方法であって、絶縁表面上に半導体層
を形成する工程と、前記半導体層に第１絶縁膜を形成す
る工程と、前記第１絶縁膜上にゲート電極と、画素部の
ソース配線と、端子部の電極を形成する工程と、前記ゲ
ート電極をマスクとして前記半導体層にｎ型を付与する
不純物元素を添加してｎ型の不純物領域を形成する工程
と、前記ゲート電極をエッチングしてテーパ−部を形成
する工程と、前記画素部のソース配線及び前記端子部を
覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上に
ゲート配線、及び駆動回路のソース配線を形成する工程
と、を有する半導体装置の作製方法である。

【００１７】上記構成において、前記ゲート電極と、画
素部のソース配線と、端子部の電極を形成する工程は、
ＴａＮを主成分とする材料膜を形成し、Ａｌを主成分と
する材料膜を形成し、Ｔｉを主成分とする材料膜を形成
して積層した後、マスクによりエッチングして形成する
ことを特徴としている。また、上記構成において、前記
ゲート電極と、画素部のソース配線と、端子部の電極を
形成する工程は、Ｗを主成分とする材料膜を形成し、Ａ
ｌを主成分とする材料膜を形成し、Ｔｉを主成分とする
材料膜を形成して積層した後、マスクによりエッチング
して形成することを特徴としている。

【００１８】また、本発明により、上記構成に示した画
素部及び駆動回路を有する液晶表示装置、或いは上記構
成に示した画素部及び駆動回路を有するＯＬＥＤを有す
る発光装置を作製することができる。

【００１９】また、本発明により、ｐチャネル型のＴＦ
Ｔの製造工程が削減されるため、液晶表示装置、または
発光装置の製造工程が簡略化され、トータルの製造コス
トを削減することができる。

【００２０】

【発明の実施の形態】本発明の実施形態について、以下
に説明する。

【００２１】まず、基板上に下地絶縁膜を形成した後、
第１のフォトリソグラフィ工程によって所望の形状の半
導体層を形成する。

【００２２】次いで、半導体層を覆う絶縁膜（ゲート絶
縁膜を含む）を形成する。絶縁膜上に第１の導電膜と第
２の導電膜と第３の導電膜とを積層形成する。これらの
積層膜を第２のフォトリソグラフィ工程により第１のエ
ッチング処理を行い、第１の導電層及び第２の導電層か
らなるゲート電極と、画素部のソース配線と、端子部の
電極とを形成する。なお、本発明においては、先にゲー
ト電極を形成した後、層間絶縁膜上にゲート配線を形成
する。

【００２３】次いで、第２のフォトリソグラフィ工程で
形成したレジストマスクをそのままの状態としたまま、
半導体にｎ型を付与する不純物元素（リン等）を添加し
て自己整合的にｎ型の不純物領域（高濃度）を形成す
る。

【００２４】次いで、第２のフォトリソグラフィ工程で
形成したレジストマスクをそのままの状態としたまま、
エッチング条件を変えて第２のエッチング処理を行い、
テーパー部を有する第１の導電層（第１の幅）と第２の
導電層（第２の幅）と第３の導電層（第３の幅）を形成
する。なお、第１の幅は第２の幅より大きく、第２の幅
は第３の幅より大きい。ここでの第１の導電層と第２の
導電層と第３の導電層とからなる電極がｎチャネル型Ｔ
ＦＴのゲート電極（第１のゲート電極）となる。

【００２５】絶縁膜と接する第１の導電層としては、チ
ャネル形成領域への拡散を防ぐためにＴａＮまたはＷを
主成分とする材料膜を用いればよい。また、第２の導電
層としては、Ａｌ、Ｃｕ、Ａｇ、またはＡｕを主成分と
する低抵抗な材料膜を用いればよい。また、第３の導電
層としては、コンタクト抵抗の低いＴｉを主成分とする
材料膜を用いればよい。

【００２６】なお、第１の導電層としては、比較的に電
気抵抗値の低い材料であるＷを用い、第２の導電層とし
て、耐熱性の高い２ｗｔ％のＳｉを含むアルミニウム
（Ａｌ−Ｓｉ）を用い、第３の導電層としてＴｉを用い
て、さらに第２の導電層の耐熱性を高めることが好まし
い。ただし、第３の導電層としてＴｉを用いる場合、後
の工程（熱活性化処理など）で３５０℃以上の熱処理を
行うと、Ｔｉ／Ａｌ−Ｓｉ界面で合金化してしまい、高
抵抗となってしまうため、後の工程で３５０℃以上の熱
処理を行う場合には、第３の導電層としてＴｉＮを用い
ることが好ましい。また、後の工程でレーザー光を照射
する場合（レーザー活性化処理など）、窒化物はレーザ
ー光を吸収しやすく、照射面にダメージを与えてしまう
恐れがあるため、第３の導電層としてＴｉＮを用い、さ
らに第４の導電層としてＴｉを用いることによってレー
ザー光によるダメージを保護することができる。

【００２７】次いで、レジストマスクを除去した後、前
記第１のゲート電極をマスクとし、前記絶縁膜を通過さ
せて半導体層にｎ型を付与する不純物元素を添加する。

【００２８】この後、第３のフォトリソグラフィ法によ
りレジストマスクを形成し、画素部のＴＦＴのオフ電流
を低減するために選択的にｎ型を付与する不純物元素を
添加する。

【００２９】次いで、層間絶縁膜の形成を行い、透明導
電膜の形成を行う。次いで、透明導電膜を第４のフォト
リソグラフィ法によりパターニングを行い、画素電極を
形成する。次いで、第５のフォトリソグラフィ工程によ
りコンタクトホールを形成する。ここでは不純物領域に
達するコンタクトホールと、ゲート電極に達するコンタ
クトホールと、ソース配線に達するコンタクトホールと
を形成する。

【００３０】次いで、低抵抗な金属材料からなる導電膜
を形成し、第６のフォトリソグラフィ工程によりゲート
配線、ソース配線と不純物領域とを接続する電極、及び
画素電極と不純物領域とを接続する電極を形成する。本
発明において、ゲート配線は層間絶縁膜に設けられたコ
ンタクトホールを通じて第１のゲート電極または第２の
ゲート電極と電気的に接続されている。また、ソース配
線は、層間絶縁膜に設けられたコンタクトホールを通じ
て不純物領域（ソース領域）と電気的に接続されてい
る。また、画素電極に接続する電極は、層間絶縁膜に設
けられたコンタクトホールを通じて不純物領域（ドレイ
ン領域）と電気的に接続されている。

【００３１】こうして、合計６回のフォトリソグラフィ
工程、即ち、６枚のマスク数で画素ＴＦＴ（ｎチャネル
型ＴＦＴ）を有する画素部と、図７（Ａ）に示すような
ＥＥＭＯＳ回路（ｎチャネル型ＴＦＴ）を有する駆動回
路とを備えた素子基板を形成することができる。なお、
ここでは透過型の表示装置を作製する例を示したが画素
電極に反射性の高い材料を用い、反射型の表示装置を作
製することも可能である。反射型の表示装置を作製する
場合は、ゲート配線と同時に形成することができるた
め、５枚のマスク数で素子基板を形成することができ
る。

【００３２】また、ＯＬＥＤ（Organic Light Emitting
Device）を有するアクティブマトリクス型の発光装置
を作製することもできる。発光装置においても、駆動回
路は全てｎチャネル型ＴＦＴで形成し、画素部も複数の
ｎチャネル型ＴＦＴで形成することになる。ＯＬＥＤを
用いた発光装置は、少なくとも、スイッチング素子とし
て機能するＴＦＴと、ＯＬＥＤに電流を供給するＴＦＴ
とが、各画素に設けられることになる。画素の回路構
成、及び駆動方法によらず、ＯＬＥＤと電気的に接続さ
れ、且つ、ＯＬＥＤに電流を供給するＴＦＴをｎチャネ
ル型ＴＦＴとする。

【００３３】ＯＬＥＤは、電場を加えることで発生する
ルミネッセンス（Electroluminescence）が得られる有
機化合物（有機発光材料）を含む層（以下、有機発光層
と記す）と、陽極と、陰極とを有している。有機化合物
におけるルミネッセンスには、一重項励起状態から基底
状態に戻る際の発光（蛍光）と三重項励起状態から基底
状態に戻る際の発光（リン光）とがあるが、本発明の発
光装置は、上述した発光のうちの、いずれか一方の発光
を用いていても良いし、または両方の発光を用いていて
も良い。

【００３４】なお、本明細書では、ＯＬＥＤの陽極と陰
極の間に形成された全ての層を有機発光層と定義する。
有機発光層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
ＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／
発光層／陰極や、陽極／正孔注入層／発光層／電子輸送
層／陰極等の順に積層した構造を有していることもあ
る。

【００３５】また、エンハンスメント型とデプレッショ
ン型とを組み合わせて図７（Ｂ）に示すようなＥＤＭＯ
Ｓ回路を形成する場合、導電膜を形成する前に予めマス
クを形成して、チャネル形成領域となる半導体に周期表
の１５族に属する元素（好ましくはリン）もしくは周期
表の１３族に属する元素（好ましくはボロン）を選択的
に添加すればよい。この場合には、７枚のマスク数で素
子基板を形成することができる。

【００３６】また、ここではｎチャネル型ＴＦＴを用い
て説明したが、ｎ型不純物元素に代えてｐ型不純物元素
を用いることによってｐチャネル型ＴＦＴを形成するこ
とができることは言うまでもない。その場合、駆動回路
は全てｐチャネル型ＴＦＴで形成し、画素部もｐチャネ
ル型ＴＦＴで形成することになる。

【００３７】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。

【００３８】（実施例）［実施例１］本発明の実施例を図１〜図６を用いて説明
する。ここでは、同一基板上に画素部と、画素部の周辺
に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴのみ）
を同時に作製する方法について詳細に説明する。

【００３９】図１（Ａ）において、基板１００はガラス
基板、石英基板、セラミック基板などを用いることがで
きる。また、シリコン基板、金属基板またはステンレス
基板の表面に絶縁膜を形成したものを用いても良い。ま
た、本実施例の処理温度に耐えうる耐熱性を有するプラ
スチック基板を用いてもよい。

【００４０】そして、図１（ａ）に示すように基板１０
０上に酸化シリコン膜、窒化シリコン膜または酸化窒化
シリコン膜（ＳｉＯ_xＮ_y）等の絶縁膜から成る下地絶縁
膜１０１を形成する。代表的な一例は下地絶縁膜１０１
として２層構造から成り、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏ
を反応ガスとして成膜される第１酸化窒化シリコン膜１
０１ａを５０〜１００ｎｍ、ＳｉＨ₄、及びＮ₂Ｏを反応
ガスとして成膜される第２酸化窒化シリコン膜１０１ｂ
を１００〜１５０ｎｍの厚さに積層形成する構造が採用
される。また、下地絶縁膜１０１として膜厚１０ｎｍ以
下の窒化シリコン膜を用いてもよい。窒化シリコン膜を
用いた場合、ブロッキング層としての効果に加え、後に
行われるゲッタリング工程でゲッタリング効率を向上さ
せる効果も有する。ゲッタリングの際、ニッケルは酸素
濃度の高い領域に移動しやすい傾向があるため、半導体
膜と接する下地絶縁膜を窒化シリコン膜とすることは極
めて有効である。また、第１酸化窒化シリコン膜、第２
酸化窒化シリコン膜、窒化シリコン膜とを順次積層した
３層構造を用いてもよい。

【００４１】活性層とする半導体膜は、下地膜１０１上
に形成した非晶質半導体膜を結晶化して得る。非晶質半
導体膜は３０〜６０ｎｍの厚さで形成し、その後、非晶
質半導体膜の表面に、結晶化を促進する触媒作用のある
金属元素（本実施例では、ニッケル）を重量換算で１〜
１００ppmのニッケルを含む酢酸ニッケル塩溶液をスピ
ナーで塗布して触媒含有層を形成する。

【００４２】非晶質半導体膜と触媒元素含有層とを接触
した状態を保持したまま結晶化のための加熱処理を行
う。本実施例では、ＲＴＡ法で加熱処理を行う。加熱用
のランプ光源を１〜６０秒、好ましくは３０〜６０秒点
灯させ、それを１〜１０回、好ましくは２〜６回繰り返
す。ランプ光源の発光強度は任意なものとするが、半導
体膜が瞬間的には６００〜１０００℃、好ましくは６５
０〜７５０℃程度にまで加熱されるようにする。このよ
うな高温になったとしても、半導体膜が瞬間的に加熱さ
れるのみであり、基板１００はそれ自身が歪んで変形す
ることはない。こうして、非晶質半導体膜を結晶化さ
せ、結晶質半導体膜を得ることができる。

【００４３】さらに結晶化率（膜の全体積における結晶
成分の割合）を高め、結晶粒内に残される欠陥を補修す
るためには結晶質半導体膜に対してレーザ光を照射す
る。レーザには波長４００nm以下のエキシマレーザ光
や、ＹＡＧレーザの第２高調波、第３高調波を用いるこ
とも可能である。いずれにしても、繰り返し周波数１０
〜１０００Hz程度のパルスレーザー光を用い、当該レー
ザ光を光学系にて１００〜４００mJ/cm²に集光し、９０
〜９５％のオーバーラップ率をもって結晶質半導体膜１
０４に対するレーザ処理を行っても良い。

【００４４】なお、ここではパルスレーザーを用いた例
を示したが、連続発振のレーザーを用いてもよく、非晶
質半導体膜の結晶化に際し、大粒径に結晶を得るために
は、連続発振が可能な固体レーザを用い、基本波の第２
高調波〜第４高調波を適用するのが好ましい。代表的に
は、Ｎｄ:ＹＶＯ₄レーザー（基本波１０６４nm）の第２
高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用
すればよい。連続発振のレーザーを用いる場合には、出
力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレ
ーザ光を非線形光学素子により高調波に変換する。ま
た、共振器の中にＹＶＯ₄結晶と非線形光学素子を入れ
て、高調波を射出する方法もある。そして、好ましくは
光学系により照射面にて矩形状または楕円形状のレーザ
光に成形して、被処理体に照射する。このときのエネル
ギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好まし
くは０．１〜１０ＭＷ／ｃｍ²）が必要である。そし
て、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対
して相対的に半導体膜を移動させて照射すればよい。

【００４５】なお、ここではシリコンの結晶化を助長す
る金属元素としてニッケルを用いた熱結晶化を行った後
にレーザー光を照射する技術を用いたが、ニッケルを添
加することなく、パルス発振のエキシマレーザー、或い
は連続発振のレーザー（ＹＶＯ ₄レーザーの第２高調
波）でアモルファスシリコン膜を結晶化させてもよい。

【００４６】次いで、結晶質半導体膜中に含まれる触媒
元素を除去するために以下に示すゲッタリング処理を行
う。結晶質半導体膜上にバリア層を形成する。バリア層
としては、熱処理を行うと、触媒元素（ニッケル）をゲ
ッタリングサイトに移動させることができ、さらにゲッ
タリングサイトの除去工程において用いるエッチング液
がしみこまない多孔質膜を形成する。例えば、オゾン水
で処理することにより形成されるケミカルオキサイド
膜、酸化シリコン膜（ＳｉＯx）を用いればよい。本明
細書中では、このような性質を有する膜を特に多孔質膜
という。

【００４７】次いで、ゲッタリングサイトとして希ガス
元素を含む半導体膜を形成する。本実施例では、プラズ
マＣＶＤ法やスパッタ法などで成膜した段階、あるいは
成膜後にイオンドーピング法またはイオン注入法によっ
て添加した段階で、希ガス元素を１×１０¹⁹〜１×１０
²²/cm³、好ましくは１×１０²⁰〜１×１０²¹/cm³の濃度
で含む半導体膜を形成する。

【００４８】その後、ランプ光源を用いたＲＴＡ法、炉
を用いた熱処理などの加熱処理を行い、触媒元素をゲッ
タリングサイトに縦方向に移動させる。この加熱処理は
アニールを兼ねている。加熱条件としては、加熱用のラ
ンプ光源を１〜６０秒、好ましくは３０〜６０秒点灯さ
せ、それを１〜１０回、好ましくは２〜６回繰り返す。
ランプ光源の発光強度は任意なものとするが、半導体膜
が瞬間的には６００〜１０００℃、好ましくは７００〜
７５０℃程度にまで加熱されるようにする。

【００４９】ゲッタリング工程終了後、非晶質半導体か
らなるゲッタリングサイトを選択的にエッチングして除
去する。エッチングの方法としては、ＣｌＦ₃によるプ
ラズマを用いないドライエッチング、或いはヒドラジン
や、テトラエチルアンモニウムハイドロオキサイド（化
学式（ＣＨ₃）₄ＮＯＨ）を含む水溶液などアルカリ溶
液によるウエットエッチングで行うことができる。この
時バリア層１０６はエッチングストッパーとして機能す
る。また、バリア層１０６はその後フッ酸により除去す
れば良い。結晶化を改善するために、結晶化工程後、レ
ーザ光を照射してもよい。

【００５０】その後、得られた結晶質半導体膜を所望の
形状にエッチング処理して島状に分離された半導体層１
０２〜１０６を形成する。

【００５１】また、半導体層１０２〜１０６を形成した
後、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御す
るためにｐ型を付与する不純物元素を添加してもよい。
半導体に対してｐ型を付与する不純物元素には、ボロン
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律第１３族元素が知られている。

【００５２】次いで、島状に分離された半導体層１０２
〜１０６を覆うゲート絶縁膜１０７を形成する。ゲート
絶縁膜１０７は、プラズマＣＶＤ法やスパッタ法で形成
し、その厚さを４０〜１５０ｎｍとしてシリコンを含む
絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコ
ンを含む絶縁膜を単層或いは積層構造として用いること
ができる。

【００５３】酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（TetraethylOrtho Silicate）と
Ｏ₂を混合し、反応圧力４０Ｐａ、基板温度３００〜４
００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．
５〜０．８Ｗ／ｃｍ²で放電させて形成することができ
る。このようにして作製される酸化シリコン膜は、形成
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００５４】ゲート絶縁膜１０７上には膜厚２０〜１０
０ｎｍの第１の導電膜としてタングステン（Ｗ）を主成
分とする膜１０８ａと、膜厚１００〜５００ｎｍの第２
の導電膜としてアルミニウム（Ａｌ）を主成分とする膜
１０８ｂと、膜厚２０〜１００ｎｍの第３の導電膜とし
てチタン（Ｔｉ）を主成分とする膜１０８ｃとを積層形
成する。これらの導電膜からなる積層のトータル膜厚
は、後の工程を考えると段差の面で６００ｎｍ未満とす
ることが好ましい。ここでは、ゲート絶縁膜１０７上に
膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアル
ミニウムとチタンの合金（Ａｌ−Ｔｉ）膜、膜厚３０ｎ
ｍのチタン膜を順次積層する。

【００５５】なお、上記材料に限定されず、後のエッチ
ングによりゲート電極となる第１の導電膜、第２の導電
膜、または第３の導電膜の導電性材料として、Ｔａ、
Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または
前記元素を主成分とする合金材料もしくは化合物材料を
適宜用いることができる。また、第１の導電膜としてリ
ン等の不純物元素をドーピングした多結晶シリコン膜に
代表される半導体膜を用いてもよい。例えば、第１の導
電膜をタングステン（Ｗ）膜で形成し、第２の導電膜を
アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３
の導電膜を窒化チタン（ＴｉＮ）膜とする組み合わせ、
或いは第１の導電膜をタングステン（Ｗ）膜で形成し、
第２の導電膜をＣｕ膜、第３の導電膜をチタン（Ｔｉ）
膜とする組み合わせ、或いは第１の導電膜をタンタル
（ＴａＮ）膜で形成し、第２の導電膜をアルミニウム
（Ａｌ−Ｔｉ）膜、第３の導電膜をチタン（Ｔｉ）膜と
する組み合わせ、或いは、第１の導電膜を窒化タンタル
（ＴａＮ）膜で形成し、第２の導電膜をアルミニウム
（Ａｌ−Ｔｉ）膜、第３の導電膜を窒化チタン（Ｔｉ
Ｎ）膜とする組み合わせ、或いは第１の導電膜を窒化タ
ンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜、
第３の導電膜をチタン（Ｔｉ）とする組み合わせとして
もよい。

【００５６】次に、図１（Ｂ）に示すように光露光工程
によりレジストからなるマスク１１０〜１１５を形成
し、ゲート電極及び配線を形成するための第１のエッチ
ング処理を行う。第１のエッチング処理では第１及び第
２のエッチング条件で行う。エッチングにはＩＣＰ（In
ductively Coupled Plasma：誘導結合型プラズマ）エッ
チング法を用いると良い。ＩＣＰエッチング法を用い、
エッチング条件（コイル型の電極に印加される電力量、
基板側の電極に印加される電力量、基板側の電極温度
等）を適宜調節することによって所望のテーパー形状に
膜をエッチングすることができる。なお、エッチング用
ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄な
どを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃
などを代表とするフッ素系ガス、またはＯ₂を適宜用い
ることができる。

【００５７】用いるエッチング用ガスに限定はないが、
ここではＢＣｌ₃とＣｌ₂とＯ₂とを用いることが適して
いる。それぞれのガス流量比を６５／１０／５（ｓｃｃ
ｍ）とし、１．２Ｐａの圧力でコイル型の電極に４５０
ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ
を生成して１１７秒のエッチングを行う。基板側（試料
ステージ）にも３００ＷのＲＦ（１３．５６ＭＨｚ）電
力を投入し、実質的に負の自己バイアス電圧を印加す
る。なお、基板側の電極面積サイズは、１２．５ｃｍ×
１２．５ｃｍであり、コイル型の電極面積サイズ（ここ
ではコイルの設けられた石英円板）は、直径２５ｃｍの
円板である。この第１のエッチング条件によりＡｌ−Ｔ
ｉ膜及びチタン膜をエッチングして第２の導電膜および
第３の導電膜の端部をテーパー形状とする。なお、第１
のエッチング条件でのＡｌ−Ｔｉ膜とチタン膜のエッチ
ングレートはほぼ同一である。

【００５８】この後、第２のエッチング条件に変え、エ
ッチング用ガスにＣＦ₄とＣｌ₂とＯ ₂とを用い、それぞ
れのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、
１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１
３．５６ＭＨｚ）電力を投入してプラズマを生成して約
３０秒程度のエッチングを行う。基板側（試料ステー
ジ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄
とＣｌ₂を混合した第２のエッチング条件ではＷ膜、Ａ
ｌ−Ｔｉ膜、及びチタン膜とも同程度にエッチングされ
る。なお、ゲート絶縁膜上に残渣を残すことなくエッチ
ングするためには、１０〜２０％程度の割合でエッチン
グ時間を増加させると良い。

【００５９】この第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層、第２の導電層、及び第３の導電層の端部がテーパー
形状となる。このテーパー部の角度は１５〜４５°とな
る。こうして、第１のエッチング処理により第１の導電
層と第２の導電層と第３の導電層から成る第１の形状の
導電層１１７〜１２２（第１の導電層１１１７ａ〜１１
２２ａと第２の導電層１１７ｂ〜１２２ｂと第３の導電
層１１７ｃ〜１２２ｃ）を形成する。１１６はゲート絶
縁膜であり、第１の形状の導電層１１７〜１２２で覆わ
れない領域は２０〜５０ｎｍ程度エッチングされ薄くな
った領域が形成される。

【００６０】ここで試料を用意してエッチング条件の実
験を行った。試料としては、石英基板上に本実施例と同
様に膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍの
アルミニウムとチタンの合金（Ａｌ−Ｔｉ）膜、膜厚３
０ｎｍのチタン膜を順次積層したものを用い、上記第１
のエッチング処理と同一の条件でエッチングを行った直
後にＳＥＭで観察した写真図が図１３である。従って、
図１３に示した導電層の形状が第１の形状の導電層と見
なすことができる。

【００６１】次に、レジストからなるマスク１１０〜１
１５を除去せずに図１（Ｃ）に示すように第２のエッチ
ング処理を行う。エッチング用ガスにＢＣｌ₃とＣｌ₂を
用い、それぞれのガス流量比を２０／６０（sccm）と
し、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲ
Ｆ（１３．５６ＭＨｚ）電力を投入してプラズマを生成
してエッチングを行う。基板側（試料ステージ）には１
００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入する。こ
の第２のエッチング処理に行う第３のエッチング条件に
より第２の導電層および第３の導電層をエッチングす
る。こうして、上記第３のエッチング条件によりチタン
を微量に含むアルミニウム膜及びチタン膜を異方性エッ
チングして第２の形状の導電層１２４〜１２９（第１の
導電層１２４ａ〜１２９ａと第２の導電層１２４ｂ〜１
２９ｂと第３の導電層１２４ｃ〜１２９ｃ）を形成す
る。１２３はゲート絶縁膜であり、第２の形状の導電層
１１７〜１２２で覆われない領域は若干エッチングされ
薄くなった領域が形成される。また、図１（Ｂ）および
図１（Ｃ）では、第１の導電層のテーパー部の長さは同
一として図示しているが、実際は、配線幅の依存性があ
るため、配線幅によって第１の導電層のテーパー部の長
さが変化する。

【００６２】ここでも同様に試料を用意してエッチング
条件の実験を行った。試料としては、石英基板上に本実
施例と同様に膜厚５０ｎｍのタングステン膜、膜厚５０
０ｎｍのアルミニウムとチタンの合金（Ａｌ−Ｔｉ）
膜、膜厚３０ｎｍのチタン膜を順次積層したものを用
い、上記第１のエッチング処理と同一の条件でエッチン
グを行い、さらに第２のエッチング処理した直後にＳＥ
Ｍで観察した写真図が図１４である。従って、図１４に
示した導電層の形状が第２の形状の導電層と見なすこと
ができる。

【００６３】また、本実施例では第１のエッチング処理
（第１のエッチング条件、第２のエッチング条件）と、
第２のエッチング処理（第３のエッチング条件）とを大
気に触れることなく連続的に行った例を示したが、特に
限定されず、エッチング後にチャンバーから取出し、反
応ガスなどを排気した後、再度チャンバーに配置して異
なる条件でエッチングを順次行ってもよい。

【００６４】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。なお、第１のドーピング
処理の前にレジストからなるマスクを除去しても構わな
い。ドーピング処理はイオンドープ法、レーザードープ
法、もしくはイオン注入法で行えば良い。イオンドープ
法の条件はドーズ量を１．５×１０¹⁴atoms/cm²とし、
加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与
する不純物元素として１５族に属する元素、典型的には
リン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第
２形状の導電層１２４〜１２８がｎ型を付与する不純物
元素に対するマスクとなり、自己整合的に第１の不純物
領域１２３〜１２７が形成される。第１の不純物領域１
３０〜１３４には１×１０¹⁶〜１×１０¹⁷/cm³の濃度範
囲でｎ型を付与する不純物元素を添加する。

【００６５】次いで、図２（Ａ）に示すようにレジスト
からなるマスク１３５、１３６を形成し第２のドーピン
グ処理を行う。マスク１３５は駆動回路のｎチャネル型
ＴＦＴの一つを形成する半導体層のチャネル形成領域及
びその周辺の領域を保護するマスクであり、マスク１３
６は画素部のＴＦＴを形成する半導体層のチャネル形成
領域及びその周辺の領域を保護するマスクである。ま
た、図２（Ａ）では、便宜上、第１の導電層のテーパー
部の長さは同一として図示しているが、実際は、配線幅
によって第１の導電層のテーパー部の長さが変化してい
る。従って、同一基板上に配線幅の異なる配線が複数設
けられている場合、ドーピングされる領域の幅もそれぞ
れ異なる。

【００６６】第２のドーピング処理におけるイオンドー
プ法の条件はドーズ量を１．５×１０¹⁵atoms/cm²と
し、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）を
ドーピングする。ここでは、第２形状の導電層１２４〜
１２８及びゲート絶縁膜１２３の膜厚の差を利用して各
半導体層に不純物領域を行う。勿論、マスク１３５、１
３６で覆われた領域にはリン（Ｐ）は添加されない。こ
うして、第２の不純物領域１８０〜１８２と第３の不純
物領域１３７〜１４１が形成される。第３の不純物領域
１３７〜１４１には１×１０²⁰〜１×１０²¹/cm³の濃度
範囲でｎ型を付与する不純物元素を添加されている。ま
た、第２の不純物領域はゲート絶縁膜の膜厚差により第
３の不純物領域よりも低濃度に形成され、１×１０¹⁸〜
１×１０¹⁹/cm³の濃度範囲でｎ型を付与する不純物元素
を添加されることになる。

【００６７】以上までの工程でそれぞれの半導体層にｎ
型の導電型を有する不純物領域が形成される。第２の形
状の導電層１２４〜１２７はゲート電極となる。また、
第２の形状の導電層１２８は画素部において保持容量を
形成する一方の電極となる。さらに、第２の形状の導電
層１２９は画素部においてソース配線を形成する。

【００６８】次いで、ほぼ全面を覆う第１の層間絶縁膜
１５１を形成する。この第１の層間絶縁膜１５１は、プ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを１００
〜２００ｎｍとしてシリコンと水素を含む絶縁膜で形成
する。その好適な一例は、プラズマＣＶＤ法により形成
される膜厚１５０ｎｍの酸化窒化シリコン膜である。勿
論、第１の層間絶縁膜１５１は酸化窒化シリコン膜に限
定されるものでなく、他のシリコンを含む絶縁膜を単層
または積層構造として用いても良い。

【００６９】その後、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この活性化は
ファーネスアニール炉またはクリーンオーブンを用いて
加熱処理を行うことで実現する。加熱処理の温度は窒素
雰囲気中で４００〜７００℃、代表的には４１０〜５０
０℃で行う。なお、このような熱活性化を行う場合に
は、耐熱性を向上させるため導電層の３層目の材料であ
るチタンに代えて、窒化チタンを用いることが好まし
い。なお、この他に、レーザーアニール法、またはラピ
ッドサーマルアニール法（ＲＴＡ法）を適用することも
できる。

【００７０】上記活性化処理と同時に、結晶化の際に触
媒として使用したニッケルが高濃度のリンを含む第３の
不純物領域１３７〜１４１ゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のニッケル濃度が低減さ
れる。その結果、チャネル形成領域を有するＴＦＴはオ
フ電流値が下がり、結晶性が良いことから高い電界効果
移動度が得られ、良好な特性を達成することができる。

【００７１】次いで、図３に示すように、第１の層間絶
縁膜１５１上に有機絶縁物材料から成る第２の層間絶縁
膜１５２を形成する。次いで、ソース配線１２７に達す
るコンタクトホールと各不純物領域に達するコンタクト
ホールを形成する。

【００７２】その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用い
て配線及び画素電極を形成する。例えば、膜厚５０〜２
５０ｎｍのＴｉ膜と、膜厚３００〜５００ｎｍの合金膜
（ＡｌとＴｉとの合金膜）との積層膜を用いる。こうし
て、ソースまたはドレイン配線１５３〜１５８、ゲート
配線１６０、接続配線１５９、画素電極１６１、容量配
線１６２が形成される。

【００７３】以上の様にして、ｎチャネル型ＴＦＴ４０
１、ｎチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４
０３を有する駆動回路４０６と、ｎチャネル型ＴＦＴ４
０４、保持容量４０５とを有する画素部４０７を同一基
板上に形成することができる。本明細書中ではこのよう
な基板を便宜上アクティブマトリクス基板と呼ぶ。尚、
ｎチャネル型ＴＦＴ４０１とｎチャネル型ＴＦＴ４０３
は同一構造である。

【００７４】また、従来の方法において、ドーピングの
条件によっては不純物元素がゲート電極の下方への廻り
込んで、ゲート電極と重なり、且つ濃度勾配を有する不
純物領域が０．１μｍ程度生じる場合もあったが、本実
施例は、０．５μｍ以上、好ましくは１μｍ以上として
おり、従来のＴＦＴ構造とは異なる。

【００７５】ｎチャネル型ＴＦＴ４０２にはチャネル形
成領域１６５、ゲート電極を形成する第２の形状の導電
層１２５と一部が重ならない第２不純物領域１６６とソ
ース領域またはドレイン領域として機能する第３の不純
物領域１６７を有している。

【００７６】ｎチャネル型ＴＦＴ４０３にはチャネル形
成領域１６８、ゲート電極を形成する第２の形状の導電
層１２６と一部が重なる第２の不純物領域１６９とソー
ス領域またはドレイン領域として機能する第３の不純物
領域１７０を有している。

【００７７】これらのｎチャネル型ＴＦＴによりシフト
レジスタ回路、バッファ回路、レベルシフタ回路、ラッ
チ回路などを形成する。特に、駆動電圧が高いバッファ
回路には、ホットキャリア効果による劣化を防ぐ目的か
ら、ｎチャネル型ＴＦＴ４０１または４０３の構造が適
している。

【００７８】画素部４０７の画素ＴＦＴ４０４にはチャ
ネル形成領域１７１、ゲート電極を形成する第２の形状
の導電層１２８の外側に形成される第１の不純物領域１
７２とソース領域またはドレイン領域として機能する第
３の不純物領域１７３を有している。また、保持容量４
０５の一方の電極として機能する半導体層には第３の不
純物領域１７６、第２の不純物領域１７７が形成されて
いる。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一
膜）を誘電体として、容量配線１６２と、半導体層１０
６とで形成されている。

【００７９】このような画素部４０７の上面図を図４に
示す。図４ではほぼ一画素分の上面図を示し、付与する
符号は図３と共通なものとしている。また、Ａ−Ａ'及
びＢ−Ｂ'線の断面構造が図３に対応している。図４の
画素構造において、ゲート配線とゲート電極とを異なる
層上に形成することにより、ゲート配線と半導体層を重
畳させることが可能となり、ゲート配線に遮光膜として
の機能が付加されている。また、画素電極間の隙間が遮
光されるように、画素電極の端部をソース配線と重なる
ように配置され、遮光膜（ブラックマトリクス）の形成
を省略できる構造としている。その結果、従来に比べ開
口率を向上させることが可能となっている。

【００８０】［実施例２］本実施例では、実施例１で得
られたアクティブマトリクス基板から、液晶モジュール
を作製する工程を以下に説明する。

【００８１】図３のアクティブマトリクス基板上に配向
膜を形成しラビング処理を行う。なお、本実施例では配
向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜を
パターニングすることによって基板間隔を保持するため
の柱状のスペーサを所望の位置に形成した。また、柱状
のスペーサに代えて、球状のスペーサを基板全面に散布
してもよい。

【００８２】次いで、対向基板を用意する。この対向基
板には、着色層、遮光層が各画素に対応して配置された
カラーフィルタが設けられている。また、駆動回路の部
分にも遮光層を設けた。このカラーフィルタと遮光層と
を覆う平坦化膜を設けた。次いで、平坦化膜上に透明導
電膜からなる対向電極を画素部に形成し、対向基板の全
面に配向膜を形成し、ラビング処理を施した。

【００８３】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材で貼り
合わせる。シール材にはフィラーが混入されていて、こ
のフィラーと柱状スペーサによって均一な間隔を持って
２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料を注入し、封止剤によって完全に封止する。液
晶材料には公知の液晶材料を用いれば良い。このように
して液晶モジュールが完成する。そして、必要があれ
ば、アクティブマトリクス基板または対向基板を所望の
形状に分断する。さらに、公知の技術を用いて偏光板等
を適宜設けた。そして、公知の技術を用いてＦＰＣを貼
りつけた。

【００８４】こうして得られた液晶モジュールの構成を
図５の上面図を用いて説明する。

【００８５】図５で示す上面図は、画素部、駆動回路、
ＦＰＣ（フレキシブルプリント配線板：Flexible Print
ed Circuit）２１１を貼り付ける外部入力端子２０９、
外部入力端子と各回路の入力部までを接続する配線２１
０などが形成されたアクティブマトリクス基板と、カラ
ーフィルタなどが設けられた対向基板２００とがシール
材２０７を介して貼り合わされている。

【００８６】ゲート配線側駆動回路２０１ａと重なるよ
うに対向基板側に遮光層２０３ａが設けられ、ソース配
線側駆動回路２０１ｂと重なるように対向基板側に遮光
層８０３ｂが形成されている。また、画素部２０５上の
対向基板側に設けられたカラーフィルタ２０２は遮光層
と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色
層とが各画素に対応して設けられている。実際に表示す
る際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、
青色（Ｂ）の着色層の３色でカラー表示を形成するが、
これら各色の着色層の配列は任意なものとする。

【００８７】ここでは、カラー化を図るためにカラーフ
ィルタ２０２を対向基板に設けているが特に限定され
ず、アクティブマトリクス基板を作製する際、アクティ
ブマトリクス基板にカラーフィルタを形成してもよい。

【００８８】また、カラーフィルタにおいて隣り合う画
素の間には遮光層が設けられており、表示領域以外の箇
所を遮光している。また、ここでは、駆動回路を覆う領
域にも遮光層２０３ａ、２０３ｂを設けているが、駆動
回路を覆う領域は、後に液晶表示装置を電子機器の表示
部として組み込む際、カバーで覆うため、特に遮光層を
設けない構成としてもよい。また、アクティブマトリク
ス基板を作製する際、アクティブマトリクス基板に遮光
層を形成してもよい。

【００８９】また、上記遮光層を設けずに、対向基板と
対向電極の間に、カラーフィルタを構成する着色層を複
数層重ねた積層で遮光するように適宜配置し、表示領域
以外の箇所（各画素電極の間隙）や、駆動回路を遮光し
てもよい。

【００９０】また、外部入力端子にはベースフィルムと
配線から成るＦＰＣ２１１が異方性導電性樹脂で貼り合
わされている。さらに補強板で機械的強度を高めてい
る。

【００９１】以上のようにして作製される液晶モジュー
ルは各種電子機器の表示部として用いることができる。

【００９２】［実施例３］実施例１では画素電極が反射
性を有する金属材料で形成された反射型の表示装置の例
を示したが、本実施例では画素電極を透光性を有する導
電膜で形成した透過型の表示装置の例を図６に示す。画
素電極を透明導電膜で形成すると、フォトマスクは１枚
増えるものの、透過型の表示装置を形成することができ
る。

【００９３】実施例１に従って層間絶縁膜を形成した
後、透光性を有する導電膜からなる画素電極を形成す
る。透光性を有する導電膜としては、ＩＴＯ（酸化イン
ジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金
（Ｉｎ₂Ｏ₃―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いれ
ばよい。

【００９４】その後、層間絶縁膜にコンタクトホールを
形成する。次いで、画素電極と重なる接続電極を形成す
る。この接続電極は、コンタクトホールを通じてドレイ
ン領域と接続されている。また、この接続電極と同時に
他のＴＦＴのソース電極またはドレイン電極も形成す
る。

【００９５】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のＩＣを
用いてもよい。

【００９６】以上のようにしてアクティブマトリクス基
板が形成される。このアクティブマトリクス基板を用
い、実施例２に従って液晶モジュールを作製し、バック
ライト３１０、導光板３１１を設け、カバー３１２で覆
えば、図６に示すアクティブマトリクス型液晶表示装置
が完成する。なお、カバー３１２と液晶モジュールは接
着剤や有機樹脂を用いて貼り合わせる。また、基板と対
向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基
板との間に充填して接着してもよい。また、透過型であ
るので偏光板３０９は、アクティブマトリクス基板と対
向基板の両方に貼り付ける。

【００９７】［実施例４］実施例１に示すｎチャネル型
ＴＦＴは、チャネル形成領域となる半導体に周期表の１
５族に属する元素（好ましくはリン）もしくは周期表の
１３族に属する元素（好ましくはボロン）を添加するこ
とによりエンハンスメント型とデプレッション型とを作
り分けることができる。

【００９８】また、ｎチャネル型ＴＦＴを組み合わせて
ＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦ
Ｔ同士で形成する場合（以下、ＥＥＭＯＳ回路という）
と、エンハンスメント型とデプレッション型とを組み合
わせて形成する場合（以下、ＥＤＭＯＳ回路という）が
ある。

【００９９】ここでＥＥＭＯＳ回路の例を図７（Ａ）
に、ＥＤＭＯＳ回路の例を図７（Ｂ）に示す。図７
（Ａ）において、３１、３２はどちらもエンハンスメン
ト型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴとい
う）である。また、図７（Ｂ）において、３３はＥ型Ｎ
ＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ
（以下、Ｄ型ＮＴＦＴという）である。

【０１００】なお、図７（Ａ）、（Ｂ）において、ＶDH
は正の電圧が印加される電源線（正電源線）であり、Ｖ
DLは負の電圧が印加される電源線（負電源線）である。
負電源線は接地電位の電源線（接地電源線）としても良
い。

【０１０１】さらに、図７（Ａ）に示したＥＥＭＯＳ回
路もしくは図７（Ｂ）に示したＥＤＭＯＳ回路を用いて
シフトレジスタを作製した例を図８に示す。図８におい
て、４０、４１はフリップフロップ回路である。また、
４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２の
ゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴ
ＦＴ４３のゲートには極性の反転したクロック信号（Ｃ
Ｌバー）が入力される。また、４４で示される記号はイ
ンバータ回路であり、図８（Ｂ）に示すように、図７
（Ａ）に示したＥＥＭＯＳ回路もしくは図７（Ｂ）に示
したＥＤＭＯＳ回路が用いられる。従って、表示装置の
駆動回路を全てｎチャネル型ＴＦＴで構成することも可
能である。

【０１０２】なお、本実施例は実施例１乃至３のいずれ
か一と自由に組み合わせることができる。

【０１０３】［実施例５］本実施例では、実施例１とは
異なる画素構造（ＩＰＳ方式）を図９に示し、断面構造
を図１０に示す。それぞれ、Ａ−Ａ’断面図、Ｈ−Ｈ’
断面図を示した。

【０１０４】本実施例は、ＩＰＳ（In-Plane Switchin
g）方式（横電界方式とも言う）のアクティブマトリク
ス型の液晶表示装置の一例を示す。ＩＰＳ方式は画素電
極と共通配線（以下、コモン配線と呼ぶ）との両方を一
方の基板に形成し、横方向に電界を印加することに特徴
があり、液晶分子の長軸が基板面にほぼ平行な方向に配
向制御されている。このＩＰＳ方式とすることで視野角
を広げることができる。

【０１０５】図９において、１１０１は第１の半導体
層、１１０２、１１０３は第２の半導体層、１１０４は
第１の電極、１１０５は第２の電極、１１０６はソース
配線、１１０７はゲート配線、１１０８、１１０９はコ
モン配線、１１１０は接続電極、１１１１は画素電極で
ある。なお、画素電極とコモン配線は、基板面と平行な
電界が生じるように配置されている。また、コモン配線
はソース配線と重なるように配置されており画素部の開
口率を向上させている。

【０１０６】また、図１０に示すように第１の電極１１
０４、第２の電極１１０５、及びソース配線１１０６
は、第１の半導体層及び第２の半導体層を覆う絶縁膜上
に同時に形成されている。また、画素電極１１１１、接
続電極１１１０、ゲート配線１１０７、及びコモン配線
１１０９は、ソース配線を覆う層間絶縁膜上に同時に形
成されている。

【０１０７】また、第１の電極はゲート配線と電気的に
接続されており、第１の半導体層と重なる第１の電極は
ゲート電極として機能する。

【０１０８】また、本実施例では、長方形状の画素電極
を示したが、画素電極及びコモン電極の形状をくの字の
電極構造として、さらに視野角を広げてもよい。

【０１０９】また、保持容量は、第２の半導体層と、第
２の半導体層を覆う絶縁膜と、第２の電極とで形成され
る。この第２の電極は隣り合う画素のゲート配線と電気
的に接続されている。また、第２の半導体層にはｎ型を
付与する不純物元素が添加されている。

【０１１０】なお、本実施例は、実施例１のマスクパタ
ーンを変更すれば実施例１と同じ工程で得られる画素構
成である。

【０１１１】実施例１を用いて図９及び図１０に示す状
態を得た後、実施例２に示した方法により液晶表示装置
を得る。画素間の隙間は実施例２と同様に対向基板に設
けたカラーフィルタを用いて遮光する。ただし、ＩＰＳ
方式とするため、配向処理などを変更する必要がある。

【０１１２】［実施例６］本実施例では、実施例１で得
られる駆動回路のＴＦＴ（チャネル長：Ｌ／チャネル
幅：Ｗ＝１０μｍ／８μｍ）において、ゲート電極と重
なる不純物領域（Ｌov領域とも呼ぶ）のチャネル長方向
における長さと信頼性との関係を示す。

【０１１３】ここでは、Ｌov領域の長さがある長さであ
る場合におけるＴＦＴの移動度の最大値（μＦＥ（ma
x））が１０％変動するまでの時間をそのＴＦＴの寿命
と仮定し、ドレイン電圧の逆数を片対数グラフにプロッ
トして、得られる直線的な関係から寿命が１０年となる
ドレイン電圧の値を１０年保証電圧として導出する。

【０１１４】本実施例では、Ｌov領域のチャネル長方向
における長さ（Ｌov長とも呼ぶ）を０．５μｍ、０．７
８μ、１μｍ、１．５μｍ、１．７μｍとした場合のそ
れぞれについて、ＴＦＴのオン電流値が１０％変動する
までの時間をそのＴＦＴの寿命と仮定し、ドレイン電圧
の逆数を片対数グラフにプロットして、得られる直線的
な関係から寿命が１０年となるドレイン電圧の値を１０
年保証電圧として導出して得られた結果を図１５に示
す。

【０１１５】なお、トランジェントストレス試験でＴＦ
Ｔのオン電流値が１０％変動するまでの時間が２０時間
となるドレイン電圧の値を２０時間保証電圧として得ら
れた結果も図１５中に示した。

【０１１６】図１５に示すように、１６Ｖ系の装置に用
いられることを想定し、２０％のマージンを考えた時、
１９．２Ｖ（１６×１．２）以上となるｎチャネル型Ｔ
ＦＴのＬov領域の長さは、２０時間保証電圧においては
１μｍ以上であり、１０年保証電圧となると１．５μｍ
以上であることが望ましい。

【０１１７】［実施例７］本実施例では、有機発光素子
（ＯＬＥＤ：Organic Light Emitting Device）を備え
た発光表示装置を作製する例を図１６に示す。

【０１１８】図１６（Ａ）は、ＯＬＥＤを有するモジュ
ール、いわゆるＥＬモジュールの上面図、図１６（Ｂ）
は図１６（Ａ）をＡ−Ａ’で切断した断面図である。絶
縁表面を有する基板９００（例えば、ガラス基板、結晶
化ガラス基板、もしくはプラスチック基板等）に、画素
部９０２、ソース側駆動回路９０１、及びゲート側駆動
回路９０３を形成する。これらの画素部や駆動回路は、
上記実施例１に従えば得ることができる。

【０１１９】また、９１８はシール材、９１９は窒化酸
化アルミニウムや窒化アルミニウムやＤＬＣ膜からなる
保護膜であり、画素部および駆動回路部はシール材９１
８で覆われ、そのシール材は保護膜９１９で覆われてい
る。さらに、接着材を用いてカバー材９２０で封止され
ている。カバー材９２０としては、プラスチック、ガラ
ス、金属、セラミックス等、いかなる組成の基材でもよ
い。また、カバー材９２０の形状および支持体の形状も
特に限定されず、平面を有するもの、曲面を有するも
の、可曲性を有するもの、フィルム状のものであっても
よい。熱や外力などによる変形に耐えるためカバー材９
２０は基板９００と同じ材質のもの、例えばガラス基板
を用いることが望ましく、本実施例では、サンドブラス
ト法などにより図１６に示す凹部形状（深さ３〜１０μ
ｍ）に加工する。さらに加工して乾燥剤９２１が設置で
きる凹部（深さ５０〜２００μｍ）を形成することが望
ましい。また、多面取りでＥＬモジュールを製造する場
合、基板とカバー材とを貼り合わせた後、ＣＯ₂レーザ
ー等を用いて端面が一致するように分断してもよい。

【０１２０】また、ここでは図示しないが、用いる金属
層（ここでは陰極など）の反射により背景が映り込むこ
とを防ぐために、位相差板（λ／４板）や偏光板からな
る円偏光板と呼ばれる円偏光手段を基板９００上に設け
てもよい。

【０１２１】なお、９０８はソース側駆動回路９０１及
びゲート側駆動回路９０３に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）９０９からビデオ信号やク
ロック信号を受け取る。また、本実施例の発光装置は、
デジタル駆動であってもよく、アナログ駆動であっても
よく、ビデオ信号はデジタル信号であってもよいし、ア
ナログ信号であってもよい。なお、ここではＦＰＣしか
図示されていないが、このＦＰＣにはプリント配線基盤
（ＰＷＢ）が取り付けられていても良い。本明細書にお
ける発光装置には、発光装置本体だけでなく、それにＦ
ＰＣもしくはＰＷＢが取り付けられた状態をも含むもの
とする。また、これらの画素部や駆動回路と同一基板上
に複雑な集積回路（メモリ、ＣＰＵ、コントローラ、Ｄ
／Ａコンバータ等）を形成することも可能であるが、少
ないマスク数での作製は困難である。従って、メモリ、
ＣＰＵ、コントローラ、Ｄ／Ａコンバータ等を備えたＩ
Ｃチップを、ＣＯＧ（chipon glass）方式やＴＡＢ（ta
pe automated bonding）方式やワイヤボンディング方法
で実装することが好ましい。

【０１２２】次に、断面構造について図１６（Ｂ）を用
いて説明する。基板９００上に絶縁膜９１０が設けら
れ、絶縁膜９１０の上方には画素部９０２、ゲート側駆
動回路９０３が形成されており、画素部９０２は電流制
御用ＴＦＴ９１１とそのドレインに電気的に接続された
画素電極９１２を含む複数の画素により形成される。実
際には一つの画素内に複数のＴＦＴが作り込まれるが、
ここでは簡略化のため、電流制御用ＴＦＴ９１１のみを
図示した。また、ゲート側駆動回路９０３はｎチャネル
型ＴＦＴ９１３、９１４とで形成される。

【０１２３】これらのＴＦＴ（９１１、９１３、９１４
を含む）は、上記実施例１のｎチャネル型ＴＦＴに従っ
て作製すればよい。

【０１２４】また、ＯＬＥＤを有する表示装置において
は、ＯＬＥＤに一定の電圧を印加して電流を供給するよ
うに回路設計を行った駆動方法や、ＯＬＥＤに一定の電
流が供給されるようにＯＬＥＤに印加する電圧を調節す
るように回路設計を行った駆動方法や、ＯＬＥＤに一定
の電流が供給されるように回路設計を行った駆動方法な
どがあるが、駆動方法によらず、ＯＬＥＤと電気的に接
続され、且つ、ＯＬＥＤに電流を供給するＴＦＴ（本明
細書中、このＴＦＴを電流制御用ＴＦＴと呼び、図１６
においては、電流制御用ＴＦＴ９１１に相当する）のオ
ン電流（Ｉ_on）で画素の輝度が決定される。

【０１２５】なお、本実施例では、スイッチングＴＦＴ
８０２にｎチャネル型ＴＦＴを用い、電流制御用ＴＦＴ
９１１にｎチャネル型ＴＦＴを用いたが、本発明はこの
構成に限定されず、一つの画素に設けるＴＦＴを３個、
４個、５個、６個もしくはそれ以上であってもよい。ス
イッチングＴＦＴと電流制御用ＴＦＴをｐチャネル型Ｔ
ＦＴで形成しても良い。ただし、ＯＬＥＤの陰極を画素
電極として用いる場合、電流制御用ＴＦＴはｎチャネル
型ＴＦＴであることが望ましく、ＯＬＥＤの陽極を画素
電極として用いる場合、電流制御用ＴＦＴはｐチャネル
型ＴＦＴであることが望ましい。

【０１２６】また、ＴＦＴの活性層とＯＬＥＤとの間に
設ける絶縁膜８０８は、平坦性の高く、透光性の高い絶
縁膜を用いることが望ましい。具体的には塗布法での有
機樹脂膜と、スパッタ法での窒化珪素膜とを積層すれば
よい。もしくは、絶縁膜の成膜後に平坦化処理を行うこ
とが好ましい。平坦化処理としては、平坦性を向上させ
る公知の技術、例えば化学的機械研磨（Chemical-Mecha
nical Polishing：以下、ＣＭＰと記す）と呼ばれる研
磨工程を用いればよい。ＣＭＰを用いる場合、絶縁膜に
対するＣＭＰの研磨剤（スラリー）には、例えば、塩化
シリコンガスを熱分解して得られるフュームドシリカ粒
子をＫＯＨ添加水溶液に分散したものを用いると良い。
ＣＭＰにより絶縁膜を０．１〜０．５μm程度除去し
て、表面を平坦化する。ＯＬＥＤは、有機化合物層の膜
厚が不均一であると発光にバラツキが生じるため可能な
限り均一な膜厚とすることが望ましい。

【０１２７】なお、ＴＦＴの活性層とＯＬＥＤとの間に
設ける絶縁膜８０７、８０８としては、アルカリ金属イ
オンやアルカリ土金属イオン等の不純物イオンの拡散を
ブロックするだけでなく、積極的にアルカリ金属イオン
やアルカリ土金属イオン等の不純物イオンを吸着する材
料が好ましく、更には後のプロセス温度に耐えうる材料
が適している。これらの条件に合う材料は、一例として
フッ素を多く含んだ窒化シリコン膜が挙げられる。窒化
シリコン膜の膜中に含まれるフッ素濃度は、１×１０¹⁹
／ｃｍ³以上、好ましくは窒化シリコン膜中でのフッ素
の組成比を１〜５％とすればよい。窒化シリコン膜中の
フッ素がアルカリ金属イオンやアルカリ土金属イオン等
と結合し、膜中に吸着される。また、他の例としてアル
カリ金属イオンやアルカリ土金属イオン等を吸着するア
ンチモン（Ｓｂ）化合物、スズ（Ｓｎ）化合物、または
インジウム（Ｉｎ）化合物からなる微粒子を含む有機樹
脂膜、例えば、五酸化アンチモン微粒子（Ｓｂ₂Ｏ₅・ｎ
Ｈ₂Ｏ）を含む有機樹脂膜も挙げられる。なお、この有
機樹脂膜は、平均粒径１０〜２０ｎｍの微粒子が含まれ
ており、光透過性も非常に高い。この五酸化アンチモン
微粒子で代表されるアンチモン化合物は、アルカリ金属
イオン等の不純物イオンやアルカリ土金属イオンを吸着
しやすい。

【０１２８】また、ＴＦＴの活性層とＯＬＥＤとの間に
設ける絶縁膜８０７、８０８の他の材料としては、Ａｌ
Ｎ_XＯ_Yで示される層を用いてもよい。スパッタ法を用
い、例えば、窒化アルミニウム（ＡｌＮ）ターゲットを
用い、アルゴンガスと窒素ガスと酸素ガスを混合した雰
囲気下にて成膜して得られるアルミニウムを含む窒化酸
化物層（ＡｌＮ_XＯ_Yで示される層）は、窒素を２．５at
m％〜４７．５atm％含む膜であり、水分や酸素をブロッ
キングすることができる効果に加え、熱伝導性が高く放
熱効果を有し、さらには透光性が非常に高いという特徴
を有している。加えて、アルカリ金属やアルカリ土類金
属などの不純物がＴＦＴの活性層に入り込むのを防ぐこ
とができる。

【０１２９】電流制御用ＴＦＴ９１１の一方の不純物領
域８０６と電気的に接続している電極８０９に電気的に
接続された画素電極９１２はＯＬＥＤの陽極として機能
する。陽極は、仕事関数の大きい導電膜、代表的には酸
化物導電膜が用いられる。酸化物導電膜としては、酸化
インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合
物を用いれば良い。また、画素電極９１２の両端には無
機絶縁物または有機絶縁物からなるバンク９１５が形成
され、画素電極９１２上にはＥＬ層９１６およびＯＬＥ
Ｄの陰極９１７が形成される。

【０１３０】ＥＬ層９１６としては、発光層、電荷輸送
層または電荷注入層を自由に組み合わせてＥＬ層（発光
及びそのためのキャリアの移動を行わせるための層）を
形成すれば良い。例えば、低分子系有機ＥＬ材料や高分
子系有機ＥＬ材料を用いればよい。また、ＥＬ層として
一重項励起により発光（蛍光）する発光材料（シングレ
ット化合物）からなる薄膜、または三重項励起により発
光（リン光）する発光材料（トリプレット化合物）から
なる薄膜を用いることができる。また、電荷輸送層や電
荷注入層として炭化珪素等の無機材料を用いることも可
能である。これらの有機ＥＬ材料や無機材料は公知の材
料を用いることができる。

【０１３１】陰極９１７は全画素に共通の配線としても
機能し、接続配線９０８を経由してＦＰＣ９０９に電気
的に接続されている。陰極９１７に用いる材料としては
仕事関数の小さい金属（代表的には周期表の１族もしく
は２族に属する金属元素）や、これらを含む合金を用い
ることが好ましいとされている。仕事関数が小さければ
小さいほど発光効率が向上するため、中でも、陰極に用
いる材料としては、アルカリ金属の一つであるＬｉ（リ
チウム）を含む合金材料が望ましい。さらに、画素部９
０２及びゲート側駆動回路９０３に含まれる素子は全て
陰極９１７、シール材９１８、及び保護膜９１９で覆わ
れている。

【０１３２】なお、シール材９１８としては、できるだ
け可視光に対して透明もしくは半透明な材料を用いるの
が好ましい。また、シール材９１８はできるだけ水分や
酸素を透過しない材料であることが望ましい。

【０１３３】また、シール材９１８を用いてＯＬＥＤを
完全に覆った後、すくなくとも図１６に示すようにＡｌ
ＯＮ膜、ＡｌＮ膜、Ａｌ₂Ｏ₃膜、またはＤＬＣ膜から選
ばれた単層または積層からなる保護膜９１９をシール材
９１８の表面（露呈面）に設けることが好ましい。ま
た、基板の裏面を含む全面に保護膜を設けてもよい。こ
こで、外部入力端子（ＦＰＣ）が設けられる部分に保護
膜が成膜されないように注意することが必要である。マ
スクを用いて保護膜が成膜されないようにしてもよい
し、ＣＶＤ装置で使用するマスキングテープ等のテープ
で外部入力端子部分を覆うことで保護膜が成膜されない
ようにしてもよい。

【０１３４】以上のような構造でＯＬＥＤをシール材９
１８及び保護膜で封入することにより、ＯＬＥＤを外部
から完全に遮断することができ、外部から水分や酸素等
のＥＬ層の酸化による劣化を促す物質が侵入することを
防ぐことができる。加えて、保護膜として熱伝導性を有
する膜（ＡｌＯＮ膜、ＡｌＮ膜など）を用いれば駆動さ
せたときに生じる発熱を発散することができる。従っ
て、信頼性の高い発光装置を得ることができる。

【０１３５】また、画素電極を陰極とし、ＥＬ層と陽極
を積層して図１６とは逆方向に発光する構成としてもよ
い。図１７にその一例を示す。なお、上面図は同一であ
るので省略する。

【０１３６】図１７に示した断面構造について以下に説
明する。基板１０００としては、ガラス基板や石英基板
の他にも、半導体基板または金属基板も使用することが
できる。基板１０００上に絶縁膜１０１０が設けられ、
絶縁膜１０１０の上方には画素部１００２、ゲート側駆
動回路１００３が形成されており、画素部１００２は電
流制御用ＴＦＴ１０１１とそのドレインに電気的に接続
された画素電極１０１２を含む複数の画素により形成さ
れる。また、ゲート側駆動回路１００３はｎチャネル型
ＴＦＴ１０１３とｎチャネル型ＴＦＴ１０１４とを組み
合わせて形成される。

【０１３７】画素電極１０１２はＯＬＥＤの陰極として
機能する。また、画素電極１０１２の両端にはバンク１
０１５が形成され、画素電極１０１２上にはＥＬ層１０
１６およびＯＬＥＤの陽極１０１７が形成される。

【０１３８】陽極１０１７は全画素に共通の配線として
も機能し、接続配線１００８を経由してＦＰＣ１００９
に電気的に接続されている。さらに、画素部１００２及
びゲート側駆動回路１００３に含まれる素子は全て陽極
１０１７、シール材１０１８、及び保護膜１０１９で覆
われている。また、カバー材１０２１と基板１０００と
を接着剤で貼り合わせた。また、カバー材には凹部を設
け、乾燥剤１０２１を設置する。

【０１３９】なお、シール材１０１８としては、できる
だけ可視光に対して透明もしくは半透明な材料を用いる
のが好ましい。また、シール材１０１８はできるだけ水
分や酸素を透過しない材料であることが望ましい。

【０１４０】また、図１７では、画素電極を陰極とし、
ＥＬ層と陽極を積層したため、発光方向は図１７に示す
矢印の方向となっている。

【０１４１】また、ここでは図示しないが、用いる金属
層（ここでは陰極となる画素電極など）の反射により背
景が映り込むことを防ぐために、位相差板（λ／４板）
や偏光板からなる円偏光板と呼ばれる円偏光手段をカバ
ー材１０２０上に設けてもよい。

【０１４２】また、本実施例は、実施例１、実施例４、
実施例６のいずれとも自由に組み合わせることができ
る。

【０１４３】実施例４に示したシフトレジスタを用いて
駆動回路を構成することも可能であるが、シフトレジス
タに代えてｎチャネル型ＴＦＴのみを用いたデコーダを
用い、ソース駆動回路およびゲート駆動回路を全てＥ型
ＴＦＴで形成した場合について図１８〜図２０を用いて
以下に説明する。

【０１４４】図１８はゲート側駆動回路の例である。図
１８において、４００がゲート側駆動回路のデコーダ、
４０１がゲート側駆動回路のバッファ部である。なお、
バッファ部とは複数のバッファ（緩衝増幅器）が集積化
された部分を指す。また、バッファとは後段の影響を前
段に与えずに駆動を行う回路を指す。

【０１４５】まずゲート側デコーダ４００を説明する。
まず４０２はデコーダ４００の入力信号線（以下、選択
線という）であり、ここではＡ１、Ａ１バー（Ａ１の極
性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反
転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転し
た信号）を示している。即ち、２ｎ本の選択線が並んで
いると考えれば良い。

【０１４６】選択線の本数はゲート側駆動回路から出力
されるゲート配線が何列あるかによってその数が決ま
る。例えばＶＧＡ表示の画素部をもつ場合はゲート配線
が４８０本となるため、９bit分（ｎ＝９に相当する）
で合計１８本の選択線が必要となる。選択線４０２は図
１９のタイミングチャートに示す信号を伝送する。図１
９に示すように、Ａ１の周波数を１とすると、Ａ２の周
波数は２^-1倍、Ａ３の周波数は２^-2倍、Ａｎの周波数は
２^-(n-1)倍となる。

【０１４７】また、４０３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、４０３bは第２段のＮＡＮ
Ｄ回路、４０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ
回路はゲート配線の本数分が必要であり、ここではｎ個
が必要となる。即ち、本実施例ではデコーダ４００が複
数のＮＡＮＤ回路からなる。

【０１４８】また、ＮＡＮＤ回路４０３a〜４０３cは、
ｎチャネル型ＴＦＴ４０４〜４０９が組み合わされてＮ
ＡＮＤ回路を形成している。なお、実際には２ｎ個のＴ
ＦＴがＮＡＮＤ回路４０３に用いられている。また、ｎ
チャネル型ＴＦＴ４０４〜４０９の各々のゲートは選択
線４０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａ
ｎバー）のいずれかに接続されている。

【０１４９】このとき、ＮＡＮＤ回路４０３aにおい
て、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）の
いずれかに接続されたゲートを有するｎチャネル型ＴＦ
Ｔ４０４〜４０６は、互いに並列に接続されており、共
通のソースとして負電源線（Ｖ _DL）４１０に接続され、
共通のドレインとして出力線４１１に接続されている。
また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選
択線と呼ぶ）のいずれかに接続されたゲートを有するｎ
チャネル型ＴＦＴ４０７〜４０９は、互いに直列に接続
されており、回路端に位置するｎチャネル型ＴＦＴ４０
９のソースが正電源線（Ｖ_DH）４１２に接続され、もう
一方の回路端に位置するｎチャネル型ＴＦＴ４０７のド
レインが出力線４１１に接続されている。

【０１５０】以上のように、本実施例においてＮＡＮＤ
回路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよ
び並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。
但し、ｎ個のＮＡＮＤ回路４０３a〜４０３cにおいて、
ｎチャネル型ＴＦＴと選択線との組み合わせはすべて異
なる。即ち、出力線４１１は必ず１本しか選択されない
ようになっており、選択線４０２には出力線４１１が端
から順番に選択されていくような信号が入力される。

【０１５１】次に、バッファ部４０１はＮＡＮＤ回路４
０３a〜４０３cの各々に対応して複数のバッファ４１３
a〜４１３cにより形成されている。但しバッファ４１３
a〜４１３cはいずれも同一構造で良い。

【０１５２】また、バッファ４１３a〜４１３cはｎチャ
ネル型ＴＦＴ４１４〜４１６を用いて形成される。デコ
ーダからの出力線４１１はｎチャネル型ＴＦＴ４１４
（第１のｎチャネル型ＴＦＴ）のゲートとして入力され
る。ｎチャネル型ＴＦＴ４１４は正電源線（Ｖ_DH）４１
７をソースとし、画素部に続くゲート配線４１８をドレ
インとする。また、ｎチャネル型ＴＦＴ４１５（第２の
ｎチャネル型ＴＦＴ）は正電源線（Ｖ_DH）４１７をゲー
トとし、負電源線（Ｖ_DL）４１９をソースとし、ゲート
配線４１８をドレインとして常時オン状態となってい
る。

【０１５３】即ち、本実施例において、バッファ４１３
a〜４１３cは第１のｎチャネル型ＴＦＴ（ｎチャネル型
ＴＦＴ４１４）および第１のｎチャネル型ＴＦＴに直列
に接続され、且つ、第１のｎチャネル型ＴＦＴのドレイ
ンをゲートとする第２のｎチャネル型ＴＦＴ（ｎチャネ
ル型ＴＦＴ４１５）を含む。

【０１５４】また、ｎチャネル型ＴＦＴ４１６（第３の
ｎチャネル型ＴＦＴ）はリセット信号線（Reset）をゲ
ートとし、負電源線（Ｖ_DL）４１９をソースとし、ゲー
ト配線４１８をドレインとする。なお、負電源線
（Ｖ_DL）４１９は接地電源線（ＧＮＤ）としても構わな
い。

【０１５５】このとき、ｎチャネル型ＴＦＴ４１５のチ
ャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ４１４の
チャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係
がある。なお、チャネル幅とはチャネル長に垂直な方向
におけるチャネル形成領域の長さである。

【０１５６】バッファ４１３aの動作は次の通りであ
る。まず出力線４１１に負電圧が加えられているとき、
ｎチャネル型ＴＦＴ４１４はオフ状態（チャネルが形成
されていない状態）となる。一方でｎチャネル型ＴＦＴ
４１５は常にオン状態（チャネルが形成されている状
態）であるため、ゲート配線４１８には負電源線４１９
の電圧が加えられる。

【０１５７】ところが、出力線４１１に正電圧が加えら
れた場合、ｎチャネル型ＴＦＴ４１４がオン状態とな
る。このとき、ｎチャネル型ＴＦＴ４１４のチャネル幅
がｎチャネル型ＴＦＴ４１５のチャネル幅よりも大きい
ため、ゲート配線４１８の電位はｎチャネル型ＴＦＴ４
１４側の出力に引っ張られ、結果的に正電源線４１７の
電圧がゲート配線４１８に加えられる。

【０１５８】従って、ゲート配線４１８は、出力線４１
１に正電圧が加えられるときは正電圧（画素のスイッチ
ング素子として用いるｎチャネル型ＴＦＴがオン状態に
なるような電圧）を出力し、出力線４１１に負電圧が加
えられているときは常に負電圧（画素のスイッチング素
子として用いるｎチャネル型ＴＦＴがオフ状態になるよ
うな電圧）を出力する。

【０１５９】なお、ｎチャネル型ＴＦＴ４１６は正電圧
が加えられたゲート配線４１８を強制的に負電圧に引き
下げるリセットスイッチとして用いられる。即ち、ゲー
ト配線４１８の選択期間が終了したら。リセット信号を
入力してゲート配線４１８に負電圧を加える。但しｎチ
ャネル型ＴＦＴ４１６は省略することもできる。

【０１６０】以上のような動作のゲート側駆動回路によ
りゲート配線が順番に選択されることになる。次に、ソ
ース側駆動回路の構成を図２０に示す。図２０に示すソ
ース側駆動回路はデコーダ４２１、ラッチ４２２および
バッファ部４２３を含む。なお、デコーダ４２１および
バッファ部４２３の構成はゲート側駆動回路と同様であ
るので、ここでの説明は省略する。

【０１６１】図２０に示すソース側駆動回路の場合、ラ
ッチ４２２は第１段目のラッチ４２４および第２段目の
ラッチ４２５からなる。また、第１段目のラッチ４２４
および第２段目のラッチ４２５は、各々ｍ個のｎチャネ
ル型ＴＦＴ４２６a〜４２６cで形成される複数の単位ユ
ニット４２７を有する。デコーダ４２１からの出力線４
２８は単位ユニット４２７を形成するｍ個のｎチャネル
型ＴＦＴ４２６a〜４２６cのゲートに入力される。な
お、ｍは任意の整数である。

【０１６２】例えば、ＶＧＡ表示の場合、ソース配線の
本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も
６４０個必要となり、選択線は２０本（１０bit分に相
当する）必要となる。しかし、ｍ＝８とすると必要なＮ
ＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数を
Ｍ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個とな
る。

【０１６３】そして、ｎチャネル型ＴＦＴ４２６a〜４
２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖ
ｋ）４２９に接続される。即ち、出力線４２８に正電圧
が加えられると一斉にｎチャネル型ＴＦＴ４２６a〜４
２６cがオン状態となり、各々に対応するビデオ信号が
取り込まれる。また、こうして取り込まれたビデオ信号
は、ｎチャネル型ＴＦＴ４２６a〜４２６cの各々に接続
されたコンデンサ４３０a〜４３０cに保持される。

【０１６４】また、第２段目のラッチ４２５も複数の単
位ユニット４２７bを有し、単位ユニット４２７bはｍ個
のｎチャネル型ＴＦＴ４３１a〜４３１cで形成される。
ｎチャネル型ＴＦＴ４３１a〜４３１cのゲートはすべて
ラッチ信号線４３２に接続され、ラッチ信号線４３２に
負電圧が加えられると一斉にｎチャネル型ＴＦＴ４３１
a〜４３１cがオン状態となる。

【０１６５】その結果、コンデンサ４３０a〜４３０cに
保持されていた信号が、ｎチャネル型ＴＦＴ４３１a〜
４３１cの各々に接続されたコンデンサ４３３a〜４３３
cに保持されると同時にバッファ４２３へと出力され
る。そして、図１９で説明したようにバッファを介して
ソース配線４３４に出力される。以上のような動作のソ
ース側駆動回路によりソース配線が順番に選択されるこ
とになる。

【０１６６】以上のように、ｎチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｎチャネル型Ｔ
ＦＴで形成することが可能となる。なお、本実施例はソ
ース側駆動回路もしくはゲート側駆動回路のいずれか片
方を外付けのＩＣチップとする場合にも適用できる。

【０１６７】また、本実施例は実施例１乃至６のいずれ
か一と自由に組みあわせることができる。

【０１６８】［実施例８］実施例１では、熱活性化を行
った例を示したが、ここではレーザー光を用いて活性化
させる場合に、導電層を３層構造ではなく４層構造とす
る例を示す。

【０１６９】まず、実施例１に従って同様にゲート絶縁
膜を形成する工程まで行う。次いで、第１の導電膜とし
て、Ｗ膜をスパッタ法で形成する。成膜条件は、Ｗター
ゲットを用い、圧力を０．２Ｐａ、スパッタ電力１ｋ
Ｗ、基板温度を２００℃、Ａｒ流量を２０ｓｃｃｍ、基
板とターゲットの距離を６０ｍｍとして３０〜５０ｎｍ
の成膜を行う。

【０１７０】次いで、第２の導電膜として、Ａｌ−Ｓｉ
膜をスパッタ法で形成する。成膜条件は、Ａｌターゲッ
ト（Ｓｉ：２ｗｔ％含有）を用い、圧力を０．４Ｐａ、
スパッタ電力４ｋＷ、基板温度を室温、Ａｒ流量を５０
ｓｃｃｍ、基板とターゲットの距離を６０ｍｍとして３
００〜５００ｎｍの成膜を行う。

【０１７１】次いで、第３の導電膜として、ＴｉＮ膜を
スパッタ法で形成する。成膜条件は、Ｔｉターゲットを
用い、圧力を０．２Ｐａ、スパッタ電力１２ｋＷ、基板
温度を室温、Ｎ₂流量を５０ｓｃｃｍ、基板とターゲッ
トの距離を４００ｍｍとして２０〜１００ｎｍの成膜を
行う。

【０１７２】次いで、第４の導電膜として、Ｔｉ膜をス
パッタ法で形成する。成膜条件は、Ｔｉターゲットを用
い、圧力を０．１Ｐａ、スパッタ電力１２ｋＷ、基板温
度を室温、Ａｒ流量を２０ｓｃｃｍ、基板とターゲット
の距離を４００ｍｍとして２０〜１００ｎｍの成膜を行
う。この第４の導電膜は、後に行われるレーザー光によ
る活性化の際に、レーザー光を反射させてゲート電極を
保護するために設けるものである。

【０１７３】次いで、実施例１と同様にエッチングを行
ってゲート電極となる導電層を形成すればよい。本実施
例では第４の導電膜を形成しているが、第３の導電膜と
ほぼ同一のエッチングレートである。

【０１７４】以降の工程は、実施例１に従えばよい。た
だし、本実施例では、実施例１に示した熱活性化に代え
て、パルス発振または連続発振のＹＡＧレーザの第２高
調波、第３高調波を用いた活性化を行う。

【０１７５】レーザー光を照射して活性化を行う場合、
最上層の材料がＴｉＮであると、ＴｉＮ膜がレーザーエ
ネルギーを吸収してダメージを受けやすい。

【０１７６】本発明人らは、以下に示す実験を行った。

【０１７７】基板上に第１の導電膜として５０ｎｍのタ
ングステン膜を形成し、その上に第２の導電膜として５
００ｎｍのＡｌ−Ｓｉ膜を形成し、さらに第３の導電膜
として５０ｎｍの窒化チタン膜をそれぞれ上記スパッタ
条件で形成した後、YAGレーザー光を照射した。レーザ
ー光の条件は、それぞれレーザーエネルギー密度を１２
０．６ｍＪ／ｃｍ²、９５．８ｍＪ／ｃｍ²とした。

【０１７８】上記レーザー光を照射した後、顕微鏡で観
察した写真図が図２１（Ａ）、図２１（Ｂ）である。図
２１（Ａ）がレーザーエネルギー密度１２０．６ｍＪ／
ｃｍ ²のレーザー光を照射したものであり、図２１
（Ｂ）が９５．８ｍＪ／ｃｍ²である。いずれもレーザ
ー光の照射が原因と思われる縞またはひび割れが観察さ
れた。この結果から、レーザー光によりＴｉＮ膜はダメ
ージを受けやすいことが読み取れる。

【０１７９】一方、第１の導電膜として５０ｎｍのタン
グステン膜を形成し、その上に第２の導電膜として５０
０ｎｍのＡｌ−Ｓｉ膜を形成し、さらに第３の導電膜と
して２０ｎｍの窒化チタン膜を形成し、さらに第４の導
電膜として３０ｎｍのチタン膜を形成した後、YAGレー
ザー光を照射した。レーザー光の条件は、それぞれレー
ザーエネルギー密度を１２０．６ｍＪ／ｃｍ²とした。
上記レーザー光を照射した後、顕微鏡で観察した写真図
が図２１（Ｃ）である。レーザー光を照射しても特に変
化は見られず、第４の導電膜によって保護されたことが
読み取れる。

【０１８０】本実施例に示す４層構造とすることによっ
て、レーザー光による活性化を可能とすることができ
る。特に基板がプラスチック基板のような耐熱性が低い
材料である場合、レーザー光による活性化を行うため、
４層構造とすることは有用である。

【０１８１】また、本実施例では４層構造とした例を示
したが、３層構造とした場合でも、第３の導電膜を５０
ｎｍのタングステン膜、または５０ｎｍのチタン膜とし
てもどちらも第３の導電膜の照射表面には変化が見られ
なかった。

【０１８２】また、本実施例は実施例１乃至７のいずれ
か一と自由に組みあわせることができる。

【０１８３】［実施例９］本発明を実施して形成された
駆動回路や画素部は様々なモジュール（アクティブマト
リクス型液晶モジュール、アクティブマトリクス型ＥＬ
モジュール、アクティブマトリクス型ＥＣモジュール）
を完成させることができる。即ち、本発明を実施するこ
とによって、それらを組み込んだ全ての電子機器が完成
される。

【０１８４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１１、図
１２に示す。

【０１８５】図１１（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。

【０１８６】図１１（Ｂ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。

【０１８７】図１１（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。

【０１８８】図１２（Ａ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。

【０１８９】図１２（Ｂ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は対角が１０〜５０インチのディスプレイを完成
させることができる。

【０１９０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施例１〜
８のどのような組み合わせからなる構成を用いても実現
することができる。

【０１９１】

【発明の効果】本発明によりアクティブマトリクス型の
液晶表示装置やアクティブマトリクス型のＯＬＥＤを有
する発光装置に代表される半導体装置において、画素部
の面積が大きくなり大画面化しても良好な表示を実現す
ることができる。画素部のソース配線の抵抗を大幅に低
下させたため、例えば、対角４０インチや対角５０イン
チの大画面にも本発明は対応しうる。

【図面の簡単な説明】

【図１】ＡＭ−ＬＣＤの作製工程を示す図。

【図２】ＡＭ−ＬＣＤの作製工程を示す図。

【図３】ＡＭ−ＬＣＤの作製工程を示す図。

【図４】画素の上面図を示す図。

【図５】液晶モジュールの外観を示す図。

【図６】透過型の液晶表示装置の断面を示す図。

【図７】ＮＭＯＳ回路の構成を示す図。

【図８】シフトレジスタの構成を示す図。

【図９】本発明の画素部上面図を示す図。

【図１０】本発明の画素部断面図を示す図。

【図１１】電子機器の一例を示す図。

【図１２】電子機器の一例を示す図。

【図１３】エッチング後の観察ＳＥＭ写真図。

【図１４】エッチング後の観察ＳＥＭ写真図。

【図１５】駆動回路のＴＦＴにおける信頼性（２０時
間保証電圧、１０年保証電圧）とＬov長との関係を示す
図である。

【図１６】ＥＬモジュールの上面及び断面を示す
図。

【図１７】ＥＬモジュールの断面を示す図。

【図１８】ゲート側駆動回路の構成を示す図。

【図１９】デコーダ入力信号のタイミングチャートを
示す図。

【図２０】ソース側駆動回路の構成を示す図。

【図２１】レーザー照射後の金属膜表面の観察写真を
示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 29/78 ６１２Ｃ 29/43 ６１２Ｂ６１７Ｋ 29/62 Ｇ 29/50 Ｕ (72)発明者小野幸治神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内 (72)発明者小山潤神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内Ｆターム(参考） 2H092 GA29 GA51 GA60 JA24 JA34 JA37 JA41 JA46 JB61 KA10 MA05 MA08 MA15 MA17 MA27 MA29 MA30 NA25 PA01 PA02 PA08 PA09 PA10 PA11 PA13 4M104 AA01 BB01 BB04 BB18 BB32 BB36 BB40 CC05 DD65 FF13 GG09 GG10 GG14 GG20 5C094 AA14 AA22 BA03 BA43 CA19 EA04 EA07 HA08 5F110 AA09 AA28 BB02 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE15 EE23 EE37 EE44 FF02 FF09 FF28 FF30 GG02 GG13 GG25 GG28 GG29 GG32 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL06 HL07 HL11 HM15 HM19 NN03 NN04 NN22 NN34 NN35 NN44 NN73 PP02 PP03 PP04 PP05 PP06 PP10 PP29 PP34 QQ04 QQ11 QQ19 QQ28 5G435 AA16 BB05 CC09 EE27 EE47 LL07 LL14

Claims

【特許請求の範囲】

【請求項１】絶縁表面上に形成された半導体層と、該半
導体層上に形成された絶縁膜と、該絶縁膜上に形成され
たゲート電極とを含むＴＦＴを備えた半導体装置であっ
て、前記ゲート電極と同じ材料からなるソース配線を有する
第１のｎチャネル型ＴＦＴを備えた画素部と、第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴ
からなる回路とを備えた駆動回路と、前記ゲート電極と同じ材料からなる端子部と、を有する
ことを特徴とする半導体装置。
【請求項２】請求項１において、前記前記ゲート電極
は、Ｗを主成分とする材料膜と、Ａｌを主成分とする材
料膜と、ＴｉＮを主成分とする材料膜との積層構造を有
していることを特徴とする半導体装置。
【請求項３】請求項１において、前記前記ゲート電極
は、Ｗを主成分とする材料膜と、Ａｌを主成分とする材
料膜と、Ｔｉを主成分とする材料膜との積層構造を有し
ていることを特徴とする半導体装置。
【請求項４】請求項１乃至３のいずれか一において、前
記第２のｎチャネル型ＴＦＴ及び前記第３のｎチャネル
型ＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路が形成
されたことを特徴とする半導体装置。
【請求項５】請求項１乃至４のいずれか一に記載された
半導体装置とは、透過型または反射型の液晶モジュール
であることを特徴とする半導体装置。
【請求項６】請求項１乃至４のいずれか一に記載された
半導体装置とは、ＯＬＥＤを有する発光装置であること
を特徴とする半導体装置。
【請求項７】請求項１乃至６のいずれか一に記載された
半導体装置とは、ビデオカメラ、デジタルカメラ、カー
ナビゲーション、パーソナルコンピュータ、携帯型情報
端末、または電子遊技機器であることを特徴とする半導
体装置。
【請求項８】絶縁表面上に駆動回路と画素部と端子部を
備えた半導体装置の作製方法であって、絶縁表面上に半導体層を形成する工程と、前記半導体層に第１絶縁膜を形成する工程と、前記第１絶縁膜上にゲート電極と、画素部のソース配線
と、端子部の電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層にｎ型を付
与する不純物元素を添加してｎ型の不純物領域を形成す
る工程と、前記ゲート電極をエッチングしてテーパ−部を形成する
工程と、前記画素部のソース配線及び前記端子部を覆う第２絶縁
膜を形成する工程と、前記第２絶縁膜上にゲート配線、及び駆動回路のソース
配線を形成する工程と、を有する半導体装置の作製方法。
【請求項９】請求項８において、前記ゲート電極と、画
素部のソース配線と、端子部の電極を形成する工程は、
Ｗを主成分とする材料膜を形成し、Ａｌを主成分とする
材料膜を形成し、ＴｉＮを主成分とする材料膜を形成し
て積層した後、マスクによりエッチングして形成するこ
とを特徴とする半導体装置の作製方法。
【請求項１０】請求項８において、前記ゲート電極と、
画素部のソース配線と、端子部の電極を形成する工程
は、Ｗを主成分とする材料膜を形成し、Ａｌを主成分と
する材料膜を形成し、Ｔｉを主成分とする材料膜を形成
して積層した後、マスクによりエッチングして形成する
ことを特徴とする半導体装置の作製方法。