JP2003153549A

JP2003153549A - 電力変換装置

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Publication number: JP2003153549A
Application number: JP2001346862A
Authority: JP
Inventors: Takeshi Uematsu; 武上松; Katsuaki Tanaka; 克明田中
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2001-11-13
Filing date: 2001-11-13
Publication date: 2003-05-23

Abstract

(57)【要約】【課題】簡単な制御により直流電力を交流に変換する
ことが可能な電力変換装置を提供する。【解決手段】直流電力を受けるスイッチング回路と、
スイッチング回路により生成すべき交流波形の単位時間
ごとの変化量を示す複数の波形データが格納されたテー
ブルと、テーブルに格納されている波形データを読み出
す第１の手段と、テーブルから読み出された波形データ
に基づいてスイッチング回路により生成すべき交流波形
の目標値を生成する第２の手段と、少なくとも目標値に
基づいてスイッチング回路を制御する第３の手段とを備
える。これにより、簡単な制御によって直流電力を交流
に変換することができるとともに、テーブルに必要とさ
れる記憶容量を抑えることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力変換装置に関
し、さらに詳細には、簡単な制御により直流電力を交流
に変換することが可能な電力変換装置に関する。

【０００２】

【従来の技術】近年、化石燃料の枯渇や地球環境の悪化
を背景として、化石燃料を用いないクリーンエネルギー
への関心が高まりをみせている。このような化石燃料を
用いないクリーンエネルギーの一つとして、太陽光を利
用した太陽光発電システムが注目されている。

【０００３】太陽光発電システムは、太陽光から直流電
圧を生成する太陽電池と、生成された直流電圧を商用電
源と同じ交流電圧に変換する電力変換装置とを備えてお
り、かかる交流電圧によって種々の電気機器（負荷）を
動作させるとともに、余剰電力を系統へ逆潮流させるこ
とができる。ここで、直流電圧を交流電圧に変換する電
力変換装置としては、従来より種々の提案がなされてお
り、例えば、特開平９−３０８２６３号公報に記載され
た電力変換装置が知られている。

【０００４】この種の電力変換装置には、フルブリッジ
型のインバータ回路及びこれを制御する制御回路が備え
られていることが一般的である。かかる制御回路は、出
力電流や系統電圧の極性等に基づいて電流指令値波を生
成し、かかる電流指令値波とのこぎり状の搬送波とを比
較することにより生成されるＰＷＭ信号によってインバ
ータを駆動するのが一般的である。

【０００５】

【発明が解決しようとする課題】しかしながら、ＰＷＭ
信号を生成に用いられる電流指令値波を生成するために
は、複雑な演算が必要であることが多く、そのため、制
御が複雑であるという問題があった。

【０００６】したがって、本発明の目的は、簡単な制御
により直流電力を交流に変換することが可能な電力変換
装置を提供することである。を提供することである。

【０００７】

【課題を解決するための手段】本発明のかかる目的は、
直流電力を交流に変換する電力変換装置であって、前記
直流電力を受けるスイッチング回路と、前記スイッチン
グ回路により生成すべき交流波形の単位時間ごとの変化
量を示す複数の波形データが格納されたテーブルと、前
記テーブルに格納されている前記波形データを読み出す
第１の手段と、前記テーブルから読み出された前記波形
データに基づいて前記スイッチング回路により生成すべ
き交流波形の目標値を生成する第２の手段と、少なくと
も前記目標値に基づいて前記スイッチング回路を制御す
る第３の手段とを備えることを特徴とする電力変換装置
によって達成される。

【０００８】本発明によれば、スイッチング回路により
生成すべき交流波形の単位時間ごとの変化量を示す複数
の波形データが格納されたテーブルを用い、これに基づ
いて交流波形の目標値を生成していることから、簡単な
制御によって直流電力を交流に変換することができると
ともに、テーブルに必要とされる記憶容量を抑えること
が可能となる。

【０００９】本発明の好ましい実施態様においては、前
記第３の手段が、前記スイッチング回路の出力電流値を
検出する検出手段と、前記検出手段により検出された出
力電流値と前記第２の手段により生成された目標値とを
比較する比較手段と、前記比較手段による比較の結果、
前記検出された出力電流値が前記目標値と比べて正の方
向にずれている場合には出力電流が負の方向に変動する
ように前記スイッチング回路を制御し、前記検出された
出力電流値が前記目標値と比べて負の方向にずれている
場合には出力電流が正の方向に変動するように前記スイ
ッチング回路を制御する制御手段とを備える。

【００１０】本発明の好ましい実施態様によれば、出力
電流値のズレ方向を検出し、出力電流がその逆方向に変
動するように制御を行っていることから、複雑なＰＷＭ
制御を必要としない。このため、非常に簡単な制御によ
って直流電力を交流に変換することが可能となる。

【００１１】本発明のさらに好ましい実施態様において
は、前記スイッチング回路が第１及び第２のアームを有
するフルブリッジ型のスイッチング回路であり、前記制
御手段は、前記検出された出力電流値が前記目標値と比
べて正の方向にずれている場合には前記第１のアームの
低位側スイッチ及び前記第２のアームの高位側スイッチ
を導通状態とし、前記検出された出力電流値が前記目標
値と比べて負の方向にずれている場合には前記第１のア
ームの高位側スイッチ及び前記第２のアームの低位側ス
イッチを導通状態とする。

【００１２】本発明のさらに好ましい実施態様において
は、前記制御回路は、前記第１のアームの前記低位側ス
イッチを制御する制御信号と前記第２のアームの前記高
位側スイッチを制御する制御信号とを実質的に同一波形
とし、前記第１のアームの前記高位側スイッチを制御す
る制御信号と前記第２のアームの前記低位側スイッチを
制御する制御信号とを実質的に同一波形とする。

【００１３】本発明のさらに好ましい実施態様において
は、前記制御回路は、前記第１のアームの前記低位側ス
イッチを制御する制御信号及び前記第２のアームの前記
高位側スイッチを制御する制御信号の波形を、実質的
に、前記第１のアームの前記高位側スイッチを制御する
制御信号及び前記第２のアームの前記低位側スイッチを
制御する制御信号の逆相波形とする。

【００１４】本発明のさらに好ましい実施態様において
は、前記複数の波形データがそれぞれ１ビットの信号で
ある。

【００１５】本発明のさらに好ましい実施態様において
は、前記第１の手段は、前記テーブルの先頭アドレスに
格納されている波形データから最終アドレスに格納され
ている波形データを往復的に読み出す。

【００１６】本発明のさらに好ましい実施態様において
は、前記第２の手段がカウンタであり、前記テーブルか
ら読み出された前記波形データに基づいてカウントアッ
プ若しくはカウントダウンを行う。

【００１７】本発明のさらに好ましい実施態様において
は、前記第２の手段により生成された目標値と系統電源
との位相差を検出する第４の手段をさらに備え、前記第
１の手段は、前記第４の手段による検出の結果に基づい
て、前記テーブルに供給するアドレス信号の進行ペース
を変化させる。

【００１８】本発明のさらに好ましい実施態様において
は、前記第１の手段は、前記波形データの読み出し頻度
を変更することなく、前記アドレス信号の進行ペースを
変化させる。

【００１９】本発明の前記目的はまた、直流電力を交流
に変換する電力変換装置であって、前記直流電力を受け
るスイッチング回路と、それぞれ１ビットの信号である
複数の波形データからなるテーブルと、前記テーブルか
ら読み出された前記波形データをデルタシグマ変調する
ことにより基準信号を生成する手段と、前記スイッチン
グ回路の出力電流値と前記基準信号とを比較することに
より前記スイッチング回路を制御する手段とを備えるこ
とを特徴とする電力変換装置によって達成される。

【００２０】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。

【００２１】図１は、本発明の好ましい実施態様にかか
る電力変換装置１０の回路図である。

【００２２】図１に示されるように、本実施態様にかか
る電力変換装置１０は、入力電源端子１、２間に接続さ
れる入力電源３からの直流電力を交流に変換し、これを
交流負荷４に供給する装置であり、入力コンデンサ１１
と、フルブリッジ回路１２と、平滑リアクトル１３と、
平滑コンデンサ１４と、電流検出回路１５と、制御回路
１６とを備える。特に限定されるものではないが、入力
電源端子１、２間に接続される入力電源３として、太陽
電池を用いることができる。このように、入力電源３と
して太陽電池を用いれば、太陽光発電システムを構成す
ることができる。

【００２３】入力コンデンサ１１は、入力電源端子１、
２間に供給される電圧Ｖｉｎを安定させるために用いら
れる。かかる電圧Ｖｉｎをより安定させるためには、入
力コンデンサ１１には十分な容量、例えば約５０００μ
Ｆ程度の容量が必要となることから、かかる入力コンデ
ンサ１１としては電解コンデンサを用いることが好まし
い。尚、入力コンデンサ１１は、本実施態様にかかる電
力変換装置１０の一部とすることは必須でなく、入力電
源端子１、２からみて入力電源３の側に設けることによ
って、電力変換装置１０の構成要素から外しても構わな
い。

【００２４】フルブリッジ回路１２は、第１〜第４の主
トランジスタ２１〜２４によって構成されており、第１
の主トランジスタ２１及び第２の主トランジスタ２２は
入力電源端子１、２間に直列に接続されて第１アームを
構成し、第３の主トランジスタ２３及び第４の主トラン
ジスタ２４は入力電源端子１、２間に直列に接続されて
第２アームを構成している。また、図１に示されるよう
に、これら第１〜第４の主トランジスタ２１〜２４に
は、それぞれ並列に接続された環流ダイオードが設けら
れている。これら第１〜第４の主トランジスタ２１〜２
４の制御電極にはそれぞれ制御信号ａ，ｂ，ｃ，ｄが供
給され、第１〜第４の主トランジスタ２１〜２４はそれ
ぞれ対応する制御信号がハイレベルである場合にオン
し、ローレベルである場合にオフする。以下に詳述する
が、これら制御信号ａ，ｂ，ｃ，ｄは、制御回路１６に
よって生成される。

【００２５】尚、以下の説明においては、フルブリッジ
回路１２の第１アームを構成する第１の主トランジスタ
２１と第２の主トランジスタ２２との節点を「第１アー
ムの中点」と呼び、第２アームを構成する第３の主トラ
ンジスタ２３と第４の主トランジスタ２４との節点を
「第２アームの中点」と呼ぶことがある。

【００２６】平滑リアクトル１３は、第１アームの中点
と交流負荷４の一端との間に接続されており、交流負荷
４の両端間に接続された平滑コンデンサ１４とともに、
フルブリッジ回路１２より供給されるパルス状の出力電
圧を平滑する。

【００２７】電流検出回路１５は、フルブリッジ回路１
２の出力電流を検出し、検出した電流量に応じた電圧値
を有する検出信号Ｓ１を生成する回路である。特に限定
されるものではないが、電流検出回路１５としてはカレ
ントトランスを用いることが好ましい。

【００２８】制御回路１６は、電流検出回路１５より供
給される制御信号Ｓ１を受け、これに基づいて制御信号
ａ，ｂ，ｃ，ｄを生成することによりフルブリッジ回路
１２の動作を制御する回路である。以下に詳述するよう
に、本実施態様にかかる電力変換回路１０においては、
制御回路１６はいわゆるＰＷＭ制御を行うのではなく、
いわゆるデルタシグマ変調による制御を行う。

【００２９】図２は、制御回路１６の回路図である。

【００３０】図２に示されるように、制御回路１６は、
Ａ／Ｄコンバータ３１と、基準信号生成回路３２と、コ
ンパレータ３３と、インバータ回路３４と、バッファ回
路３５〜３８とを備えている。

【００３１】Ａ／Ｄコンバータ３１は、クロック信号Ｃ
ＬＫに応答して、アナログ信号である制御信号Ｓ１をデ
ジタル信号である制御信号Ｓ２に変換する回路であり、
かかる制御信号Ｓ２はコンパレータ３３に供給される。

【００３２】基準信号生成回路３２は、交流負荷４に供
給すべき電力波形をデジタル値によって示す基準信号Ｓ
３を生成する回路であり、その具体的構成については後
述する。

【００３３】コンパレータ３３は、反転入力端子（−）
に制御信号Ｓ２を受け、非反転入力端子（＋）に基準信
号Ｓ３を受けて両者の値を比較し、これに基づいて制御
信号Ｓ４を生成する回路である。具体的には、コンパレ
ータ３３は、制御信号Ｓ２が示すデジタル値と基準信号
Ｓ３が示すデジタル値とを比較し、制御信号Ｓ２が示す
デジタル値よりも基準信号Ｓ３が示すデジタル値の方が
大きければ、制御信号Ｓ４をハイレベルとし、逆に、制
御信号Ｓ２が示すデジタル値よりも基準信号Ｓ３が示す
デジタル値の方が小さければ、制御信号Ｓ４をローレベ
ルとする。すなわち、コンパレータ３２の出力である制
御信号Ｓ３は２値信号であり、ハイレベルまたはローレ
ベルのいずれかとなる。コンパレータ３３出力は、イン
バータ回路３４及びバッファ回路３５〜３８によって増
幅され、制御信号ａ，ｂ，ｃ，ｄとして用いられる。

【００３４】図３は、基準信号生成回路３２の回路図で
ある。

【００３５】図３に示されるように、基準信号生成回路
３２は、Ｓｉｎテーブル４１及びカウンタ４２によって
構成される。

【００３６】Ｓｉｎテーブル４１は、ＲＯＭ（リード・
オンリ・メモリ）によって構成され、格納されている内
容をクロック信号ＣＬＫに応答して連続的に読み出し、
これをカウント信号ＣＮＴとして連続的に出力するテー
ブルである。本実施態様においては、Ｓｉｎテーブル４
１に格納されている内容は「０」及び「１」の一方、す
なわち１ビットのデータであり、読み出された内容が
「０」であればカウント信号ＣＮＴをローレベルとし、
読み出された内容が「１」であればカウント信号ＣＮＴ
をハイレベルとする。以下に詳述するが、Ｓｉｎテーブ
ル４１に格納されているかかるデータは、交流負荷４に
与えるべき交流波形の波長λの半分に相当する波形デー
タであり、これがクロック信号ＣＬＫに応答して往復す
るように読み出される。さらに、Ｓｉｎテーブル４１
は、かかる読み出しが最終アドレスに達する度に、アッ
プダウン信号ＵＰ／ＤＮのレベルを反転させる。

【００３７】ここで、Ｓｉｎテーブル４１に格納されて
いる波形データは、交流負荷４に与えるべき交流波形の
クロック信号ＣＬＫの１周期ごとの変化量を示してい
る。

【００３８】カウンタ４２は、クロック信号ＣＬＫ、カ
ウント信号ＣＮＴ及びアップダウン信号ＵＰ／ＤＮを受
け、クロック信号ＣＬＫに同期したカウントアップ動作
及びカウントダウン動作を行う回路である。より具体的
には、クロック信号ＣＬＫが活性化したタイミングにお
いてカウント信号ＣＮＴ及びアップダウン信号ＵＰ／Ｄ
Ｎがいずれもハイレベルであればカウント値のインクリ
メント（＋１）を行い、クロック信号ＣＬＫが活性化し
たタイミングにおいてカウント信号ＣＮＴがハイレベル
であり且つアップダウン信号ＵＰ／ＤＮがローレベルで
あればカウント値のデクリメント（−１）を行う。一
方、クロック信号ＣＬＫが活性化したタイミングにおい
てカウント信号ＣＮＴがローレベルであれば、アップダ
ウン信号ＵＰ／ＤＮのレベルにかかわらず、カウント値
の変更は行わない。このようにして得られるカウント値
は、基準信号Ｓ３として用いられる。

【００３９】これにより、Ｓｉｎテーブル４１より与え
られる１ビットのカウント信号ＣＮＴはデルタシグマ変
調され、その結果、基準信号生成回路４０からは、正弦
波をデジタル的に示す基準信号Ｓ３が出力されることに
なる。

【００４０】図４は、デジタル信号である基準信号Ｓ３
の変化をアナログ的に示す波形図である。

【００４１】図４に示されるように、Ｓｉｎテーブル４
１に格納されている波形データは、基準信号Ｓ３の区間
における１クロック周期ごとの変化量からなり、テー
ブルの始点ＳＴＡＲＴ（先頭アドレス）は生成される正
弦波のゼロクロス点に相当し、テーブルの終点ＥＮＤ
（最終アドレス）は生成される正弦波のピークに相当す
る。このようなＳｉｎテーブル４１に対し、まずアップ
ダウン信号ＵＰ／ＤＮがハイレベルの状態で、始点ＳＴ
ＡＲＴから終点ＥＮＤに向かってクロック信号ＣＬＫに
同期した読み出しが行われることによりカウンタ４２が
カウントアップされ、基準信号Ｓ３の区間に対応する
部分が生成される。Ｓｉｎテーブル４１の始点ＳＴＡＲ
Ｔから終点ＥＮＤまでの読み出しが終了すると、アップ
ダウン信号ＵＰ／ＤＮがローレベルに反転するととも
に、今度は逆に、終点ＥＮＤから始点ＳＴＡＲＴに向か
ってクロック信号ＣＬＫに同期した読み出しが行われ
る。これにより、カウンタ４２がカウントダウンされ、
基準信号Ｓ３の区間に対応する部分が生成される。

【００４２】終点ＥＮＤから始点ＳＴＡＲＴまでの読み
出しが終了すると、再び始点ＳＴＡＲＴから終点ＥＮＤ
に向かってクロック信号ＣＬＫに同期した読み出しが行
われる。これにより、カウンタ４２がさらにカウントダ
ウンされ、基準信号Ｓ３の区間に対応する部分が生成
される。そして、始点ＳＴＡＲＴから終点ＥＮＤまでの
読み出しが終了すると、アップダウン信号ＵＰ／ＤＮが
ハイレベルに反転するとともに、終点ＥＮＤから始点Ｓ
ＴＡＲＴに向かってクロック信号ＣＬＫに同期した読み
出しが行われる。これにより、カウンタ４２がカウント
アップされ、基準信号Ｓ３の区間に対応する部分が生
成される。

【００４３】このような動作を繰り返すことにより、基
準信号Ｓ３は正弦波をデジタル的に表現した信号とな
り、上述のとおり、これがコンパレータ３３に供給され
て制御信号ａ，ｂ，ｃ，ｄが生成される。

【００４４】図２に示されるように、制御信号ａ，ｄの
論理レベルは、コンパレータ３３の出力論理レベルと一
致し、逆に、制御信号ｂ，ｃの論理レベルは、コンパレ
ータ３３の出力論理レベルを反転した論理レベルとな
る。すなわち、本実施態様においては、制御信号１６に
より生成される制御信号ａ，ｂ，ｃ，ｄの論理レベルの
パターンとしては、制御信号ａ，ｄがハイレベルで制御
信号ｂ，ｃがローレベルであるパターンと、制御信号
ａ，ｄがローレベルで制御信号ｂ，ｃがハイレベルであ
るパターンの２種類しか存在しない。

【００４５】ここで、制御信号ａ，ｄがハイレベルで制
御信号ｂ，ｃがローレベルである場合には、第１及び第
４の主トランジスタ２１、２４がオン、第２及び第３の
主トランジスタ２２、２３がオフとなるので、出力電流
Ｉｏは、正（＋）方向に向かって変化する。つまり、出
力電流Ｉｏが正である場合には出力電流が増大し、出力
電流Ｉｏが負である場合には出力電流が減少することに
なる。一方、制御信号ａ，ｄがローレベルで制御信号
ｂ，ｃがハイレベルである場合には、第１及び第４の主
トランジスタ２１、２４がオフ、第２及び第３の主トラ
ンジスタ２２、２３がオンとなるので、出力電流Ｉｏは
負（−）方向に向かって変化する。つまり、出力電流Ｉ
ｏが正である場合には出力電流が減少し、出力電流Ｉｏ
が負である場合には出力電流が増大することになる。

【００４６】したがって、出力電流Ｉｏが目標値である
基準信号Ｓ３により示されるレベルよりも負（−）の方
向にずれている場合には、第１及び第４の主トランジス
タ２１、２４がオン、第２及び第３の主トランジスタ２
２、２３がオフとなって、出力電流Ｉｏが正（＋）方向
に向かって変化し、逆に、出力電流Ｉｏが基準信号Ｓ３
により示されるレベルよりも正（＋）の方向にずれてい
る場合には、第１及び第４の主トランジスタ２１、２４
がオフ、第２及び第３の主トランジスタ２２、２３がオ
ンとなって、出力電流Ｉｏが負（−）方向に向かって変
化する。このため、クロック信号ＣＬＫの周波数を十分
に高く設定すれば、出力電流Ｉｏの波形を実質的に正弦
波形とすることが可能となる。

【００４７】ここで、クロック信号ＣＬＫの周波数をよ
り高く設定すれば、出力電流Ｉｏの波形をより正確に正
弦波形に近づけることが可能となるが、クロック信号Ｃ
ＬＫの周波数を高く設定すればするほど、Ｓｉｎテーブ
ル４１を構成するＲＯＭに必要な記憶容量が増大してし
まう。これを考慮すれば、クロック信号ＣＬＫの周波数
としては、１６ｋＨｚ程度に設定することが好ましい。

【００４８】以上説明したとおり、本実施態様にかかる
電力変換装置１０においては、ＰＷＭ制御を行うことな
く、出力電流Ｉｏに基づいて生成される制御信号Ｓ２と
基準信号生成回路３２により生成される基準信号Ｓ３と
を比較し、その結果に基づいてフルブリッジ回路１２を
制御しているので、極めて簡単な制御によって直流電力
を交流に変換することが可能となる。

【００４９】また、上記実施態様にかかる電力変換装置
１０においては、基準信号Ｓ３の生成に用いるＳｉｎテ
ーブル４１を変化量に基づくデータによって構成し、カ
ウンタ４２によってこれをデルタシグマ変調しているこ
とから、Ｓｉｎテーブル４１を構成するＲＯＭに必要な
記録容量は極めて少なくて済む。具体的には、クロック
信号ＣＬＫの周波数が１６ＫＨｚであり、交流負荷４に
供給する交流電力の周波数が５０Ｈｚであるとすれば、
ＲＯＭの容量は、１６ＫＨｚ／（５０Ｈｚ×４）＝８０ｂｉｔとなる。

【００５０】さらに、上記実施態様にかかる電力変換装
置１０においては、制御信号Ｓ２及び基準信号Ｓ３とし
てデジタル信号を用いていることから、制御回路１６の
ワンチップ化が容易であり、低コストの実現が容易とな
る。

【００５１】次に、本発明の好ましい他の実施態様につ
いて説明する。

【００５２】図５は、本発明の好ましい他の実施態様に
かかる電力変換装置５０の回路図である。

【００５３】図５に示されるように、本実施態様にかか
る電力変換装置５０は、上記実施態様にかかる電力変換
装置１０と類似の回路構成を有し、系統電源５との連系
を行う点において上記実施態様にかかる電力変換装置１
０と異なる。したがって、入力電源端子１、２間に接続
される入力電源３として太陽電池を用いることにより太
陽光発電システムを構成すれば、太陽電池による発電量
が交流負荷４による電力消費量を超えている場合、太陽
電池からの電力を系統電源５に供給することができる。
さらに、本実施態様にかかる電力変換装置５０は、系統
電源５と連係していることから、ＵＰＳ（無停電電源）
として用いることも可能である。

【００５４】本実施態様において用いられる制御回路５
６は、電流検出回路１５より供給される制御信号Ｓ１の
みならず系統電源５の電圧レベルを受け、これに基づい
て制御信号ａ，ｂ，ｃ，ｄを生成する。

【００５５】図６は、制御回路５６の回路図である。

【００５６】図６に示されるように、制御回路５６は、
上記実施態様において用いた基準信号生成回路３２が基
準信号生成回路５２に置き換えられている点において、
上記実施態様と異なる。その他の構成は、上記実施態様
において用いた制御回路１６と同様である。

【００５７】図７は基準信号生成回路５２の回路図であ
り、図８は基準信号生成回路５２内の各種制御信号の波
形を示す波形図である。

【００５８】図７に示されるように、基準信号生成回路
５２は、Ｓｉｎテーブル６１、カウンタ６２、コンパレ
ータ６３、排他的非論理和回路（ＥＸＮＯＲ）６４、デ
ジタルフィルタ６５及び補償器６６によって構成され
る。

【００５９】Ｓｉｎテーブル６１は、上述したＳｉｎテ
ーブル４１と同様、ＲＯＭ（リード・オンリ・メモリ）
によって構成され、アドレス信号ＡＤＤに基づいて格納
されている内容を読み出し、これをカウント信号ＣＮＴ
として出力する。本実施態様においても、Ｓｉｎテーブ
ル６１に格納されている内容は「０」及び「１」の一
方、すなわち１ビットのデータであり、読み出された内
容が「０」であればカウント信号ＣＮＴをローレベルと
し、読み出された内容が「１」であればカウント信号Ｃ
ＮＴをハイレベルとする。また、Ｓｉｎテーブル６１に
格納されている波形データは、交流負荷４及び系統電源
５に与えるべき交流波形の波長λの半分に相当する波形
データである。さらに、Ｓｉｎテーブル６１は、かかる
読み出しが最終アドレスに達する度に、アップダウン信
号ＵＰ／ＤＮのレベルを反転させる。

【００６０】Ｓｉｎテーブル６１に格納されている波形
データは、上述したＳｉｎテーブル４１と同様、交流負
荷４及び系統電源５に与えるべき交流波形のクロック信
号ＣＬＫの１周期ごとの交流波形の変化量を示してい
る。

【００６１】カウンタ６２は、クロック信号ＣＬＫ、カ
ウント信号ＣＮＴ及びアップダウン信号ＵＰ／ＤＮを受
け、クロック信号ＣＬＫに同期したカウントアップ動作
及びカウントダウン動作を行う回路であり、上述したカ
ウンタ４２と同様、クロック信号ＣＬＫが活性化したタ
イミングにおいてカウント信号ＣＮＴ及びアップダウン
信号ＵＰ／ＤＮがいずれもハイレベルであればカウント
値のインクリメント（＋１）を行い、クロック信号ＣＬ
Ｋが活性化したタイミングにおいてカウント信号ＣＮＴ
がハイレベルであり且つアップダウン信号ＵＰ／ＤＮが
ローレベルであればカウント値のデクリメント（−１）
を行う。一方、クロック信号ＣＬＫが活性化したタイミ
ングにおいてカウント信号ＣＮＴがローレベルであれ
ば、アップダウン信号ＵＰ／ＤＮのレベルにかかわら
ず、カウント値の変更は行わない。このようにして得ら
れるカウント値は、基準信号Ｓ３として用いられる。

【００６２】さらに、カウンタ６２は、カウント値が負
（−）から正（＋）に変化（ゼロクロス）した後、系統
電源５の１／４周期に相当する時間が経過したことに応
答して制御信号Ｓ６のレベルをハイレベルとし、カウン
ト値が正（＋）から負（−）に変化（ゼロクロス）した
後、系統電源５の１／４周期に相当する時間が経過した
ことに応答して制御信号Ｓ６のレベルをローレベルとす
る。図７に示すように、制御信号Ｓ６は排他的非論理和
回路（ＥＸＮＯＲ）６４の一方の入力端に供給される。

【００６３】コンパレータ６３は、非反転入力端子
（＋）に系統電源５の電圧Ｖｏを受け、反転入力端子
（−）に接地レベルを受けて両者の電圧レベルを比較
し、これに基づいて制御信号Ｓ５を生成する回路であ
る。したがって、コンパレータ６３は、系統電源５の電
圧Ｖｏが正（＋）であれば制御信号Ｓ５をハイレベルと
し、逆に、系統電源５の電圧Ｖｏが負（−）であれば制
御信号Ｓ５をローレベルとする。制御信号Ｓ５は排他的
非論理和回路（ＥＸＮＯＲ）６４の他方の入力端に供給
される。

【００６４】排他的非論理和回路（ＥＸＮＯＲ）６４
は、コンパレータ６３より供給される制御信号Ｓ５及び
カウンタ６２より供給される制御信号Ｓ６を受け、これ
らに基づいて制御信号Ｓ７を生成するゲート回路であ
る。したがって、制御信号Ｓ７は、図８に示すように系
統電源５の周波数の２倍の周波数を持つパルス波形とな
り、そのデューティは系統電源５と基準信号Ｓ３の位相
差によって決まることになる。詳細には、基準信号Ｓ３
の位相が系統電源５の位相よりも遅れているほど制御信
号Ｓ７のデューティは大きくなり、逆に、基準信号Ｓ３
の位相が系統電源５の位相よりも進んでいるほど制御信
号Ｓ７のデューティは小さくなる。

【００６５】デジタルフィルタ６５は、排他的非論理和
回路（ＥＸＮＯＲ）６４より供給される制御信号Ｓ７を
受け、その単位時間当たりの平均値を算出する回路であ
り、得られた値は制御信号Ｓ８として用いられる。制御
信号Ｓ８は、数ビットのデジタル信号である。したがっ
て、制御信号Ｓ８の値は、制御信号Ｓ７のデューティ、
すなわち、系統電源５と基準信号Ｓ３の位相差によって
決まることになる。より具体的には、系統電源５と基準
信号Ｓ３の位相が実質的に一致している場合には、制御
信号Ｓ８の値は所定値をとり、基準信号Ｓ３の位相が系
統電源５の位相よりも遅れているほど制御信号Ｓ８の値
は大きく、逆に、基準信号Ｓ３の位相が系統電源５の位
相よりも進んでいるほど制御信号Ｓ８の値は小さくな
る。ここで、上記単位時間としては、特に限定されるも
のではないが、系統電源５の周期の５００〜１０００倍
程度に設定することが好ましい。

【００６６】補償器６６は、デジタルフィルタ６５より
供給される制御信号Ｓ８及びクロック信号ＣＬＫを受
け、これらに基づいてＳｉｎテーブル６１に供給するア
ドレス信号ＡＤＤを生成する回路であり、先頭アドレス
から最終アドレスに向かってアドレス値をインクリメン
トするとともに、アドレス信号ＡＤＤが最終アドレスに
達すると、今度は逆に、最終アドレスから先頭アドレス
に向かってその値をデクリメントする。これにより、補
償器６６が生成するアドレス信号ＡＤＤは、先頭アドレ
スと最終アドレスとの間を往復することになる。

【００６７】ここで補償器６６は、制御信号Ｓ８により
示される値が所定の値（所定の範囲内）であり、系統電
源５と基準信号Ｓ３の位相の実質的な一致を示している
場合には、クロック信号ＣＬＫに同期して連続的にアド
レス信号をインクリメント或いはデクリメントするが、
制御信号Ｓ８により示される値が上記所定の値或いは所
定の範囲よりも大きければ、生成するアドレス信号ＡＤ
Ｄを所定クロックごとにスキップし、これによってアド
レス信号ＡＤＤの進行を早める。逆に、制御信号Ｓ８に
より示される値が上記所定の値或いは所定の範囲よりも
小さければ、所定クロックごとに同じアドレス信号ＡＤ
Ｄを生成し、これによってアドレス信号ＡＤＤの進行を
遅らせる。ここで、上記所定クロック数は固定的であっ
てもよいが、制御信号Ｓ８により示される値に応じて変
化させることが好ましい。すなわち、制御信号Ｓ８によ
り示される値が上記所定の値或いは所定の範囲から離れ
れば離れるほど上記所定クロック数を少なくすることが
好ましい。

【００６８】このような構成を有する基準信号生成回路
５２においては、系統電源５と基準信号Ｓ３の位相が実
質的に一致している場合には、Ｓｉｎテーブル６１に格
納されている波形データはクロック信号ＣＬＫに同期し
て連続的に読み出され、カウンタ６２によりデルタシグ
マ変調されることから、上記実施態様と同じ動作を行
う。

【００６９】しかしながら、基準信号Ｓ３の位相が系統
電源５の位相よりも遅れている場合には、Ｓｉｎテーブ
ル６１に格納されている波形データは定期的にスキップ
されながらクロック信号ＣＬＫに同期して読み出される
ので、基準信号Ｓ３の変化はより早められる。一方、基
準信号Ｓ３の位相が系統電源５の位相よりも進んでいる
場合には、Ｓｉｎテーブル６１に格納されている波形デ
ータは定期的に同じアドレスが指定されながらクロック
信号ＣＬＫに同期して読み出されるので、基準信号Ｓ３
の変化はより遅らせられる。これにより、系統電源５と
基準信号Ｓ３の位相のずれが補正され、両者が一致する
ように制御されることになる。

【００７０】以上説明したとおり、本実施態様にかかる
電力変換装置５０においては、既に説明した電力変換装
置１０による効果に加え、系統電源５との連系を行うこ
とが可能であることから、系統電源５への電力回生が可
能な太陽光発電システムやＵＰＳへの適用が好適とな
る。

【００７１】尚、上記実施態様にかかる電力変換装置５
０をＵＰＳに適用する場合、交流負荷４に与えるべき交
流電力の位相と系統電源５の位相とを故意にずらすこと
を要求される場合がある。このような場合には、図９に
示すように、かかる位相差を決める制御信号Ｓ９を用
い、デジタルフィルタ６５より生成される制御信号Ｓ８
とかかる制御信号Ｓ９との減算を行う減算回路６７を用
いることによって制御信号Ｓ８の値を補正すればよい。
この場合、補償器６６は、補正後の制御信号Ｓ１０に基
づいて上述した動作を行うことから、基準信号Ｓ３の位
相は系統電源５の位相から制御信号Ｓ９により定められ
る位相差分だけずれた位相となり、交流負荷４に与える
交流電力の位相をずらすことが可能となる。

【００７２】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【００７３】例えば、上記実施態様にかかる電力変換装
置１０、５０においては、各種制御信号及び基準信号と
してデジタル信号を用いているが、これらの全てにデジ
タル信号を用いることは必須でなく、その一部にアナロ
グ信号を用いても構わない。

【００７４】また、上記実施態様にかかる電力変換装置
５０においては、補償器６６は、制御信号Ｓ８が基準信
号Ｓ３の位相の遅れを示している場合には、アドレス信
号ＡＤＤを所定クロックごとにスキップし、逆に、制御
信号Ｓ８が基準信号Ｓ３の位相の進みを示している場合
には、所定クロックごとに同じアドレス信号ＡＤＤを生
成しているが、制御信号Ｓ８が示す値に基づいてクロッ
ク信号ＣＬＫの周波数を変化させても構わない。この場
合、制御信号Ｓ８が基準信号Ｓ３の位相の遅れを示して
いる場合にはクロック信号ＣＬＫの周波数を高め、制御
信号Ｓ８が基準信号Ｓ３の位相の進みを示している場合
にはクロック信号ＣＬＫの周波数を下げればよい。

【００７５】

【発明の効果】以上説明したように、本発明において
は、デルタ・シグマ変調による制御を採用していること
から、簡単な制御により直流電力を交流に変換可能な電
力変換装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様にかかる電力変換装
置１０を示す回路図である。

【図２】制御回路１６の回路図である。

【図３】基準信号生成回路３２の回路図である。

【図４】デジタル信号である基準信号Ｓ３の変化をアナ
ログ的に示す波形図である。

【図５】本発明の好ましい他の実施態様にかかる電力変
換装置５０の回路図である。

【図６】制御回路５６の回路図である。

【図７】基準信号生成回路５２の回路図である。

【図８】基準信号生成回路５２内の各種制御信号の波形
を示す波形図である。

【図９】基準信号生成回路５２に減算回路６７を付加し
た例による回路図である。

【符号の説明】

１，２入力電源端子３入力電源４交流負荷５系統１０電力変換装置１１入力コンデンサ１２フルブリッジ回路１３平滑リアクトル１４平滑コンデンサ１５電流検出回路１６制御回路２１第１の主トランジスタ２２第２の主トランジスタ２３第３の主トランジスタ２４第４の主トランジスタ３１Ａ／Ｄコンバータ３２基準信号生成回路３３コンパレータ３４インバータ回路３５〜３８バッファ回路４１Ｓｉｎテーブル４２カウンタ５０電力変換装置５２基準信号生成回路５６制御回路６１Ｓｉｎテーブル６２カウンタ６３コンパレータ６４排他的非論理和回路（ＥＸＮＯＲ）６５デジタルフィルタ６６補償器６７減算回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5H007 CA01 CB04 CB05 CC07 DA03 DA06 DB01 DB07 DC02 DC05 EA02

Claims

【特許請求の範囲】

【請求項１】直流電力を交流に変換する電力変換装置
であって、前記直流電力を受けるスイッチング回路と、
前記スイッチング回路により生成すべき交流波形の単位
時間ごとの変化量を示す複数の波形データが格納された
テーブルと、前記テーブルに格納されている前記波形デ
ータを読み出す第１の手段と、前記テーブルから読み出
された前記波形データに基づいて前記スイッチング回路
により生成すべき交流波形の目標値を生成する第２の手
段と、少なくとも前記目標値に基づいて前記スイッチン
グ回路を制御する第３の手段とを備えることを特徴とす
る電力変換装置。
【請求項２】前記第３の手段が、前記スイッチング回
路の出力電流値を検出する検出手段と、前記検出手段に
より検出された出力電流値と前記第２の手段により生成
された目標値とを比較する比較手段と、前記比較手段に
よる比較の結果、前記検出された出力電流値が前記目標
値と比べて正の方向にずれている場合には出力電流が負
の方向に変動するように前記スイッチング回路を制御
し、前記検出された出力電流値が前記目標値と比べて負
の方向にずれている場合には出力電流が正の方向に変動
するように前記スイッチング回路を制御する制御手段と
を備えることを特徴とする請求項１に記載の電力変換装
置。
【請求項３】前記スイッチング回路が第１及び第２の
アームを有するフルブリッジ型のスイッチング回路であ
り、前記制御手段は、前記検出された出力電流値が前記
目標値と比べて正の方向にずれている場合には前記第１
のアームの低位側スイッチ及び前記第２のアームの高位
側スイッチを導通状態とし、前記検出された出力電流値
が前記目標値と比べて負の方向にずれている場合には前
記第１のアームの高位側スイッチ及び前記第２のアーム
の低位側スイッチを導通状態とすることを特徴とする請
求項２に記載の電力変換装置。
【請求項４】前記制御回路は、前記第１のアームの前
記低位側スイッチを制御する制御信号と前記第２のアー
ムの前記高位側スイッチを制御する制御信号とを実質的
に同一波形とし、前記第１のアームの前記高位側スイッ
チを制御する制御信号と前記第２のアームの前記低位側
スイッチを制御する制御信号とを実質的に同一波形とす
ることを特徴とする請求項３に記載の電力変換装置。
【請求項５】前記制御回路は、前記第１のアームの前
記低位側スイッチを制御する制御信号及び前記第２のア
ームの前記高位側スイッチを制御する制御信号の波形
を、実質的に、前記第１のアームの前記高位側スイッチ
を制御する制御信号及び前記第２のアームの前記低位側
スイッチを制御する制御信号の逆相波形とすることを特
徴とする請求項４に記載の電力変換装置。
【請求項６】前記複数の波形データがそれぞれ１ビッ
トの信号であることを特徴とする請求項１乃至５のいず
れか１項に記載の電力変換装置。
【請求項７】前記第１の手段は、前記テーブルの先頭
アドレスに格納されている波形データから最終アドレス
に格納されている波形データを往復的に読み出すことを
特徴とする請求項１乃至６のいずれか１項に記載の電力
変換装置。
【請求項８】前記第２の手段がカウンタであり、前記
テーブルから読み出された前記波形データに基づいてカ
ウントアップ若しくはカウントダウンを行うことを特徴
とする請求項６または７に記載の電力変換装置。
【請求項９】前記第２の手段により生成された目標値
と系統電源との位相差を検出する第４の手段をさらに備
え、前記第１の手段は、前記第４の手段による検出の結
果に基づいて、前記テーブルに供給するアドレス信号の
進行ペースを変化させることを特徴とする請求項１乃至
８のいずれか１項に記載の電力変換装置。
【請求項１０】前記第１の手段は、前記波形データの
読み出し頻度を変更することなく、前記アドレス信号の
進行ペースを変化させることを特徴とする請求項９に記
載の電力変換装置。
【請求項１１】直流電力を交流に変換する電力変換装
置であって、前記直流電力を受けるスイッチング回路
と、それぞれ１ビットの信号である複数の波形データか
らなるテーブルと、前記テーブルから読み出された前記
波形データをデルタシグマ変調することにより基準信号
を生成する手段と、前記スイッチング回路の出力電流値
と前記基準信号とを比較することにより前記スイッチン
グ回路を制御する手段とを備えることを特徴とする電力
変換装置。