JP2003150658A - 半導体集積回路の設計方法およびスキャンテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 通常動作時に異なる周波数のクロックで動作
するブロック相互間のデータ信号が、スキャンテストの
キャプチャー動作時にクロックスキューによってミスラ
ッチされないようにする。 【解決手段】 通常動作時に異なる周波数のクロックで
動作するブロック相互間のデータ信号線に遅延調整用バ
ッファを挿入し（１１）、一旦レイアウトを行い（１
２）、タイミングデータを抽出し、キャプチャー動作時
のタイミング要求に違反しないようにデータ遅延量を算
出し（１３）、算出された遅延調整量に合うように遅延
調整バッファを配線接続する（１４）。スキャンテスト
は各クロック端子へ供給するクロックの位相をキャプチ
ャー動作時のタイミング要求に違反しないように調節し
て実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャンテストに
より回路の故障検査を効率的に行う半導体集積回路の設
計方法およびスキャンテスト方法に関するものである。

【０００２】

【従来の技術】半導体集積回路の故障テストは、プロセ
スの微細化、高集積化に伴いますます重要になってお
り、故障テストを容易に行える手段としてスキャンテス
トが一般的になっている。以下、スキャンテストを行う
半導体集積回路の従来の設計方法を、図面を参照しなが
ら説明する。

【０００３】図５は従来の半導体集積回路の設計方法を
示すフロー図である。

【０００４】図５において、５１はクロック遅延量を通
常動作時に異なる周波数のクロックで動作するブロック
相互間で合わせるために使用する遅延調整バッファを挿
入する工程、５２はセルの配置や信号の配線を行ない、
クロック遅延量を抽出するレイアウト工程、５３はレイ
アウト工程５２で抽出されたクロック遅延量からクロッ
クの遅延調整量を算出する遅延調整量算出工程、５４は
遅延調整量算出工程５３で算出された遅延調整量に合う
ようにクロック遅延調整バッファを配線接続する工程を
示す。

【０００５】各ブロック内のレジスタ間を正常にデータ
授受させるためには、マスクレイアウト時に、クロック
信号のずれであるクロックスキューが最小になるよう
に、ブロック内のクロックバッファの配置、クロックの
配線処理を行うクロックツリーシンセシス法が一般的で
ある。レイアウト工程５２において、このクロックツリ
ーシンセシスを実施してクロックバッファーツリーを生
成させる。

【０００６】以下、従来の設計方法を実施して得られる
半導体集積回路の動作およびスキャンテスト方法につい
て説明する。

【０００７】図６は図５に示す従来の設計方法を実施し
て得られる半導体集積回路を示す概念図である。図６に
おいて、半導体集積回路６０１にクロックＡ端子６０２
とクロックＢ端子６０３が有り、通常動作時は異なる周
波数のクロックがそれぞれの端子に与えられる。６０
６，６０７はクロックツリーシンセシスを実施して得ら
れたクロックバッファツリーである。

【０００８】クロックツリーシンセシスを行なうと、各
ブロックの回路規模、レイアウト面積、レジスタの数等
によってツリーの階層やバッファの数が異なるクロック
バッファツリー６０６，６０７がブロック毎に生成され
る。クロックツリーシンセシスを行ってもクロックスキ
ューをゼロにはできないが、各レジスタの入力端子のホ
ールドタイムを最悪条件でも満足できるレベルまでクロ
ックスキューを抑えこむ方法がとられる。

【０００９】ブロックＡ６０４内部のレジスタ６０８，
６０９，６１０，６１１はクロックＡ端子６０２に与え
られるクロックにより動作し、ブロックＢ６０５内部の
レジスタ６１２，６１３，６１４，６１５は通常動作時
はクロックＢ端子６０３に与えられるクロックにより動
作する。６２０，６２１は組み合わせ回路を示す。

【００１０】通常動作時、異なる周波数のクロックで動
作するブロック間すなわちブロックＡ６０４とブロック
Ｂ６０５との間のデータ授受は、データストローブ信号
の授受等により、論理的にデータの取りこみミスが起こ
らないような回路構成がとられる。

【００１１】スキャンテストは、クロックＡとクロック
Ｂを同一周波数にして行なう。セレクタ６３１を切り換
えてブロックＢ６０５に供給するクロックをクロックＡ
端子６０２から分配する。クロックＡ端子６０２からセ
レクタ６３１までの間に遅延調整バッファ６３０を挿入
し遅延量を調整することにより、ブロックＡ６０４とブ
ロックＢ６０５相互間のデータ授受すなわちキャプチャ
ー動作が正しく行なわれるように、ブロックＡ６０４内
部のレジスタに供給されるクロックとブロックＢ６０５
内部のレジスタに供給されるクロックのスキューを抑え
こむ方法がとられる。

【００１２】

【発明が解決しようとする課題】しかしながら、半導体
集積回路の製造プロセスの微細化による素子や回路の高
速化により、ブロック内部でさえタイミング要求を満足
するレベルまでクロックスキューを抑えこむことが厳し
くなってきている。ブロック相互間のデータの授受にと
っては各ブロックのクロックスキューが合算されるの
で、スキャンテスト時のブロック相互間のキャプチャ動
作のタイミング要求を満足させるのはさらに厳しくなっ
てきている。

【００１３】また、クロック遅延調整バッファ６３０は
精度良く遅延調整できレイアウト面積が小さくて済むよ
うに一般的にクロックバッファツリー６０６，６０７を
構成するバッファと異なるタイプのものを使用するの
で、温度や電源電圧の変化による遅延量の変化特性がク
ロックバッファツリーのバッファとは異なり、温度や電
源電圧の条件によっては、クロックＡ端子６０２からブ
ロックＡ６０４内部の各レジスタまでとブロックＢ６０
５内部の各レジスタまでのクロック遅延量の差がタイミ
ング要求を満足できないレベルまで大きくなることがあ
るので、温度や電源電圧の使用条件全てにおいて、タイ
ミング要求を満足させるのは困難になってきている。

【００１４】スキャンテストのキャプチャ動作のタイミ
ング要求すなわちレジスタのデータ入力端子のホールド
タイムを満足しないとデータのミスラッチが起こる。こ
の現象から逃れるために、ブロックＡ６０４およびブロ
ックＢ６０５相互間のキャプチャ動作を無視して、すな
わちキャプチャ動作で取りこまれたデータを不定にして
検査を行うと、ブロック相互間の信号およびその信号に
関係する回路の故障検出ができず、全体として故障検出
率の低下をまねく。また、温度や電源電圧の条件によっ
て、この現象が起こったり起こらなかったりするとテス
トが不安定になる。

【００１５】本発明は、上記従来の課題を解決するもの
で、内部に複数種類の周波数のクロック配線がある回路
を有する半導体集積回路のスキャンテスト時において、
通常動作時の異なるクロックで動作するブロック相互間
のデータ授受に対して、クロックスキューの影響をなく
し、故障検出率の高いテストを安定して行える半導体集
積回路の設計方法およびスキャンテスト方法を提供する
ことを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路の設計方法は、内部に複数
種類の周波数のクロック配線がある半導体集積回路にお
いて、通常動作時に異なる周波数のクロックで動作する
ブロック相互間のデータ信号線に遅延調整用バッファを
挿入する遅延調整バッファ挿入工程と、一旦自動配置配
線およびクロックツリーシンセシスを行い、クロックス
キュー量や信号遅延量等のタイミングデータを抽出する
レイアウト工程と、前記レイアウト工程で抽出されたタ
イミングデータから、スキャンテスト時のタイミング要
求に違反しないようにデータ信号線に付加する遅延量を
算出するデータ遅延量算出工程と、前記データ遅延量算
出工程で算出された遅延量に合うように遅延調整バッフ
ァを配線接続する遅延調整バッファ配線接続工程とを含
むことを特徴とする。

【００１７】また、本発明の半導体集積回路の設計方法
は、内部に複数種類の周波数のクロック配線がある半導
体集積回路において、通常動作時に異なる周波数のクロ
ックで動作する複数ブロックのうち、一つのブロックを
選ぶブロック選択工程と、前記ブロック選択工程で選ば
れたブロックから出力される信号以外の信号線に遅延調
整用バッファを挿入する遅延調整バッファ挿入工程と、
一旦自動配置配線およびクロックツリーシンセシスを行
い、クロックスキュー量や信号遅延量等のタイミングデ
ータを抽出するレイアウト工程と、前記レイアウト工程
で抽出されたタイミングデータから、スキャンテスト
時、遅延調整用バッファを挿入しなかった信号を出力す
るブロックに供給されるクロックの位相を、他のブロッ
クに供給されるクロックに対して相対的にずらす時間
と、遅延調整用バッファに設定する遅延量を算出するク
ロック位相およびデータ遅延量算出工程と、前記クロッ
ク位相およびデータ遅延量算出工程で算出されたデータ
遅延量に合うように遅延調整バッファを配線接続する遅
延調整バッファ配線接続工程を含むことを特徴とする。

【００１８】また、本発明のスキャンテスト方法は、内
部に複数種類の周波数のクロック配線がある半導体集積
回路のスキャンテストにおいて、通常動作時に異なる周
波数のクロックで動作するブロック相互間のデータ信号
線に関して、キャプチャー動作時のタイミング要求に違
反しないように各クロック端子へ供給するクロックの位
相を調節してテストすることを特徴とする。

【００１９】上記方法によって、内部に複数種類の周波
数のクロック配線がある半導体集積回路において、通常
動作時に異なる周波数のクロックで動作するブロック相
互間のデータ信号が、遅延調整用バッファを通って遅延
することにより、クロックスキューがたし合わされても
レジスタの入力端子のホールドタイム不足がおきず、キ
ャプチャー動作時のデータのミスラッチをなくすことが
できるため、安定にテストができ、ブロック相互間の信
号を含めて全ブロックを同時にテストできるため、故障
検出率の高いテストができる。

【００２０】また、複数ブロックのうちの一つのブロッ
クから出力される信号には遅延調整バッファを挿入せ
ず、他のブロックから出力される信号に遅延調整バッフ
ァを挿入することにより得られる半導体集積回路に対し
て、スキャンテスト時に供給するクロックの位相を調整
する方法によって、遅延調整用バッファの挿入数を減ら
すことができるため、ＬＳＩのチップ面積の増大および
消費電力の増大をおさえることができる。なお、テスト
時の供給クロックの位相調整は、ＬＳＩテスタで簡単に
精度良く行える。

【００２１】 ［発明の詳細な説明］以下、本発明の一実施の形態に係
る半導体集積回路の設計方法について、図面を参照しな
がら説明する。

【００２２】（第１の実施の形態）図１は本発明の第１
の実施の形態に係る半導体集積回路の設計方法を示すフ
ロー図である。

【００２３】図１において、１１は通常動作時に異なる
周波数のクロックで動作するブロック相互間のデータ信
号線に遅延調整バッファを挿入する工程、１２はセルの
配置や信号の配線およびクロックツリーシンセシスを行
い、クロックスキュー量やクロックおよびデータ遅延量
等のタイミングデータを抽出するレイアウト工程、１３
はレイアウト工程１２で抽出されたタイミングデータと
回路のタイミング要求値からデータの遅延調整量を算出
する遅延調整量算出工程、１４は遅延調整量算出工程１
３で算出された遅延調整量に合うようにデータ遅延調整
バッファを配線接続する工程を示す。

【００２４】図２は、図１に示す設計方法を実施して得
られる半導体集積回路を示す概念図である。図２におい
て、２０１は半導体集積回路、２０２はクロック周波数
Ａ用のクロックＡ端子、２０３はクロック周波数Ｂ用の
クロックＢ端子、２０４は通常動作時クロック周波数Ａ
で動作するブロックＡ、２０５は通常動作時クロック周
波数Ｂで動作するブロックＢ、２０６はクロックツリ−
シンセシスによりブロックＡ２０４内に配置配線された
クロックバッファツリー、２０７はクロックツリーシン
セシスによりブロックＢ２０５内に配置配線されたクロ
ックバッファツリーである。

【００２５】２０８，２０９，２１０，２１１は各々ブ
ロックＡ２０４内のレジスタ、２１２，２１３，２１
４，２１５は各々ブロックＢ２０５内のレジスタ、２１
６，２１７，２１８，２１９は各々データの遅延調整用
バッファ、２２０，２２１はそれぞれ組み合わせ回路、
２２２，２２３はそれぞれブロックＡ２０４から出てブ
ロックＢ２０５へ入るデータ信号線、２２４，２２５は
それぞれブロックＢ２０５から出てブロックＡ２０４へ
入るデータ信号線、２２６はブロックＡ２０４のスキャ
ンイン信号線、２２７はブロックＡ２０４のスキャンア
ウト信号線、２２８はブロックＢ２０５のスキャンイン
信号線、２２９はブロックＢ２０５のスキャンアウト信
号線である。

【００２６】以上のように構成された本実施の形態の半
導体集積回路の設計方法および得られる半導体集積回路
について、以下その設計方法、動作を説明する。回路記
述において、レジスタ２０８，２１０のＱ出力からデー
タ信号線２２２，２２３のブロックＡ２０４側の出口ま
での間に予め遅延調整用のバッファ２１６，２１７を挿
入する。同様にレジスタ２１３，２１５のＱ出力からデ
ータ信号線２２４，２２５のブロックＢ２０５側の出口
までの間に予め遅延調整用のバッファ２１８，２１９を
挿入する。この回路記述を用いてマスクレイアウト、即
ち配置配線を行う。

【００２７】遅延調整用バッファ２１６，２１７，２１
８，２１９の出力端子は仮接続とする。クロックツリー
シンセシスはブロックＡ２０４とブロックＢ２０５とで
クロック系統が別であるので、各ブロック毎に行う。ブ
ロックＡ２０４とブロックＢ２０５とで回路規模が異な
り、ブロックＡ２０４の方が回路規模が大きい場合、ク
ロックツリーシンセシスを行うと、一般的にクロックバ
ッファツリー２０６の方がクロックバッファツリー２０
７よりもツリー構造の階層が多くクロックバッファの数
も多くなる。

【００２８】配置配線およびクロックツリーシンセシス
の結果、各データ信号の遅延量およびブロックＡ２０
４、ブロックＢ２０５の各内部のクロックスキュー量、
クロックＡ端子２０２からレジスタ２０８，２０９，２
１０，２１１までのクロック遅延量、クロックＢ端子２
０３からレジスタ２１２，２１３，２１４，２１５まで
のクロック遅延量が抽出される。

【００２９】スキャンテストのクロック周期をＴｃｌ
ｋ、レジスタ２０８のＱ出力の配線を含む遅延量をＴｄ
ｑ２０８、ブロックＡ２０４内部のクロックスキュー量
の絶対値をＴｓｋｗＡ、クロックＡ端子２０２からレジ
スタ２０８までのクロック遅延量をＴｄｃｋＡ、レジス
タ２１２のＤ入力のセットアップタイムをＴｓｕ２１
２、ホールドタイムをＴｈｄ２１２、ブロックＢ２０５
内部のクロックスキュー量の絶対値をＴｓｋｗＢ、クロ
ックＢ端子２０３からレジスタ２１２までのクロック遅
延量をＴｄｃｋＢ、クロックＡ端子２０２へ入力するク
ロックとクロックＢ端子２０３へ入力するクロックとの
相互スキューをＴｓｋｗＡＢ、遅延調整用バッファ２１
６のデータ遅延調整量の最小許容値をＴｄｂｕｆ２１６
ｍｉｎ、最大許容値をＴｄｂｕｆ２１６ｍａｘとする
と、下記の二つの式を満足するＴｄｂｕｆ２１６ｍｉ
ｎ，Ｔｄｂｕｆ２１６ｍａｘを求める。

【００３０】Ｔｈｄ２１２＜Ｔｄｂｕｆ２１６ｍｉｎ＋
Ｔｄｑ２０８＋ＴｄｃｋＡ−ＴｄｃｋＢ＋ＴｓｋｗＡ＋
ＴｓｋｗＢ＋ＴｓｋｗＡＢ Ｔｃｌｋ−Ｔｓｕ２１２＞Ｔｄｂｕｆ２１６ｍａｘ＋Ｔ
ｄｑ２０８＋ＴｄｃｋＡ−ＴｄｃｋＢ＋ＴｓｋｗＡ＋Ｔ
ｓｋｗＢ＋ＴｓｋｗＡＢ 温度や電源電圧を変えて最悪条件での値を求める。この
Ｔｄｂｕｆ２１６ｍｉｎとＴｄｂｕｆ２１６ｍａｘの中
間値を目標に遅延調整用バッファ２１６の出力端子を配
線接続する。

【００３１】同様に、遅延調整用バッファ２１７，２１
８，２１９についても、それぞれ遅延調整量を求め、配
線接続する。ただし、遅延調整バッファ２１７の遅延調
整量は組み合わせ回路２２０による信号遅延量を差し引
く必要がある。同様に、遅延調整バッファ２１９の遅延
調整量は組み合わせ回路２２１による信号遅延量を差し
引く必要がある。

【００３２】ところで、上記のように遅延調整量が算出
された後、データ信号の遅延量を調整する手段として、
レイアウト工程前に遅延調整バッファを挿入せずにレイ
アウト工程後に算出された遅延調整量に見合うバッファ
を挿入する方法が考えられるが、その場合、配置配線や
クロックツリーシンセシスをやり直すことになるので、
設計に要する手間や時間が多く必要になり、効率が悪
い。本発明は配置配線やクロックツリーシンセシスのや
り直しが不要で遅延調整バッファの出力端子をつなぎ替
えるだけで済む。

【００３３】以上のように本実施の形態によれば、遅延
調整用バッファ２１６，２１７，２１８，２１９を挿入
して、通常動作時に異なる周波数で動作するブロックＡ
２０４とブロックＢ２０５との間の信号線２２２，２２
３，２２４，２２５の信号遅延を調整することにより、
スキャンテストのキャプチャー動作時にレジスタ２０
８，２１０，２１３，２１５から出力される信号が、レ
ジスタ２０９，２１１，２１２，２１４に入力する際の
クロックスキューによるミスラッチを無くすことができ
るので、データ信号線２２２，２２３，２２４，２２５
に関係する回路の故障検出が正しく安定して実施できる
半導体集積回路を設計することができる。

【００３４】（第２の実施の形態）次に、本発明の第２
の実施の形態に係る半導体集積回路の設計方法およびス
キャンテスト方法について図面を参照しながら説明す
る。

【００３５】図３は、本発明の第２の実施の形態におけ
る半導体集積回路の設計方法を示すフロー図である。図
３において、３１は通常動作時に異なる周波数のクロッ
クで動作する複数ブロックのうち、遅延調整バッファを
挿入しないブロックをひとつ選ぶブロック選択工程、３
２はブロック選択工程３１で選ばれたブロックから出力
される信号以外の信号線に遅延調整用バッファを挿入す
る工程、３３はセルの配置や信号の配線およびクロック
ツリーシンセシスを行い、クロックスキュー量やクロッ
ク及びデータ遅延量等のタイミングデータを抽出するレ
イアウト工程、３４はレイアウト工程３３で抽出された
タイミングデータと回路のタイミング要求値から、スキ
ャンテスト時、遅延調整用バッファを挿入しなかった信
号を出力するブロックに供給されるクロックの位相を、
他のブロックに供給されるクロックの位相に対して相対
的にずらす時間と、データの遅延調整量を算出するクロ
ック位相およびデータ遅延量算出工程、３５はクロック
位相およびデータ遅延量算出工程３４で算出されたデー
タ遅延量に合うように遅延調整バッファを配線接続する
工程を示す。

【００３６】図４は、図３に示す設計方法を実施して得
られる半導体集積回路を示す概念図である。図４におい
て、４０１は半導体集積回路、４０２はクロック周波数
Ａ用のクロックＡ端子、４０３はクロック周波数Ｂ用の
クロックＢ端子、４０４は通常動作時クロック周波数Ａ
で動作するブロックＡ、４０５は通常動作時クロック周
波数Ｂで動作するブロックＢ、４０６はクロックツリー
シンセシスによりブロックＡ４０４内に配置配線された
クロックバッファツリー、４０７はクロックツリーシン
セシスによりブロックＢ４０５内に配置配線されたクロ
ックバッファツリーである。

【００３７】４０８，４０９，４１０，４１１はそれぞ
れブロックＡ４０４内のレジスタ、４１２，４１３，４
１４，４１５はそれぞれブロックＢ４０５内のレジス
タ、４１６，４１７はそれぞれデータの遅延調整用バッ
ファ、４２０，４２１はそれぞれ組み合わせ回路、４２
２，４２３はそれぞれブロックＡ４０４から出てブロッ
クＢ４０５へ入るデータ信号線、４２４，４２５はそれ
ぞれブロックＢ４０５から出てブロックＡ４０４へ入る
データ信号線、４２６はブロックＡ４０４のスキャンイ
ン信号線、４２７はブロックＡ４０４のスキャンアウト
信号線、４２８はブロックＢ４０５のスキャンイン信号
線、４２９はブロックＢ４０５のスキャンアウト信号線
である。

【００３８】以上のように構成された本実施の形態の半
導体集積回路の設計方法および得られる半導体集積回路
について、以下、その設計方法、動作、スキャンテスト
方法を説明する。

【００３９】出力信号の数が一番多いまたはレイアウト
後のクロックバッファツリーの規模が一番小さくなるの
で、クロック遅延量が一番小さくなると予想される等の
基準により、通常動作時に異なる周波数のクロックで動
作する複数ブロックのうち、遅延調整バッファを挿入し
ないブロックを一つ選ぶ。この実施の形態の場合は、選
ばれたブロックがブロックＢ４０５である。回路記述に
おいて、レジスタ４０８，４１０のＱ出力からデータ信
号線４２２，４２３のブロックＡ４０４側の出口までの
間に予め遅延調整用のバッファ４１６，４１７を挿入す
る。この回路記述を用いてマスクレイアウト、即ち、配
置配線を行う。遅延調整用バッファ４１６，４１７の出
力端子は仮接続とする。クロックツリーシンセシスはブ
ロックＡ４０４とブロックＢ４０５とでクロック系統が
別であるので、各ブロック毎に行う。

【００４０】配置配線およびクロックツリーシンセシス
の結果、各データ信号の遅延量およびブロックＡ４０
４、ブロックＢ４０５の各内部のクロックスキュー量、
クロックＡ端子４０２からレジスタ４０８，４０９，４
１０，４１１までのクロック遅延量、クロックＢ端子４
０３からレジスタ４１２，４１３，４１４，４１５まで
のクロック遅延量が抽出される。

【００４１】スキャンテストのクロック周期をＴｃｌ
ｋ、ブロックＡ４０４内部のクロックスキュー量の絶対
値をＴｓｋｗＡ、クロックＡ端子４０２からレジスタ４
０８，４０９までのクロック遅延量をＴｄｃｋＡ、レジ
スタ４０９のＤ入力のセットアップタイムをＴｓｕ４０
９、ホールドタイムをＴｈｄ４０９、レジスタ４１３の
Ｑ出力の配線を含む遅延量をＴｄｑ４１３、ブロックＢ
４０５内部のクロックスキュー量の絶対値をＴｓｋｗ
Ｂ、クロックＢ端子４０３からレジスタ４１２，４１３
までのクロック遅延量をＴｄｃｋＢ、スキャンテスト時
クロックＡ端子４０２へ入力するクロックとクロックＢ
端子４０３へ入力するクロックとの相互スキューをＴｓ
ｋｗＡＢ、スキャンテスト時にクロックＡ端子４０２へ
入力するクロックに対してクロックＢ端子４０３へ入力
するクロックの位相を遅らせる時間の最小許容値をＴｐ
ｃｋＢｍｉｎ、最大許容値をＴｐｃｋＢｍａｘとする
と、下記の二つの式を満足するＴｐｃｋＢｍｉｎ，Ｔｐ
ｃｋＢｍａｘを求める。

【００４２】Ｔｈｄ４０９＜ＴｐｃｋＢｍｉｎ＋Ｔｄｑ
４１３＋ＴｄｃｋＡ−ＴｄｃｋＢ＋ＴｓｋｗＡ＋Ｔｓｋ
ｗＢ＋ＴｓｋｗＡＢ Ｔｃｌｋ−Ｔｓｕ４０９＞ＴｐｃｋＢｍａｘ＋Ｔｄｑ４
１３＋ＴｄｃｋＡ−ＴｄｃｋＢ＋ＴｓｋｗＡ＋Ｔｓｋｗ
Ｂ＋ＴｓｋｗＡＢ 温度や電源電圧を変えて最悪条件での値を求める。クロ
ックの位相を遅らせる時間ＴｐｃｋＢは、求められたＴ
ｐｃｋＢｍｉｎとＴｐｃｋＢｍａｘの中間値をとる。

【００４３】そして、レジスタ４０８のＱ出力の配線を
含む遅延量をＴｄｑ４０８、レジスタ４１２のＤ入力の
セットアップタイムをＴｓｕ４１２、ホールドタイムを
Ｔｈｄ４１２、遅延調整用バッファ４１６のデータ遅延
調整量の最小許容値をＴｄｂｕｆ４１６ｍｉｎ、最大許
容値をＴｄｂｕｆ４１６ｍａｘとすると、下記の二つの
式を満足するＴｄｂｕｆ４１６ｍｉｎ，Ｔｄｂｕｆ４１
６ｍａｘを求める。

【００４４】Ｔｈｄ４１２＜Ｔｄｂｕｆ４１６ｍｉｎ−
ＴｐｃｋＢ＋Ｔｄｑ４０８＋ＴｄｃｋＡ−ＴｄｃｋＢ＋
ＴｓｋｗＡ＋ＴｓｋｗＢ＋ＴｓｋｗＡＢ Ｔｃｌｋ−Ｔｓｕ４１２＞Ｔｄｂｕｆ４１６ｍａｘ−Ｔ
ｐｃｋＢ＋Ｔｄｑ４０８＋ＴｄｃｋＡ−ＴｄｃｋＢ＋Ｔ
ｓｋｗＡ＋ＴｓｋｗＢ＋ＴｓｋｗＡＢ 温度や電源電圧を変えて最悪条件での値を求める。この
Ｔｄｂｕｆ４１６ｍｉｎとＴｄｂｕｆ４１６ｍａｘの中
間値を目標に遅延調整用バッファ４１６の出力端子を配
線接続する。

【００４５】同様に、遅延調整用バッファ４１７につい
ても、遅延調整量を求め、配線接続する。ただし、遅延
調整バッファ４１７の遅延調整量は組み合わせ回路４２
０による信号遅延量を差し引く必要がある。

【００４６】スキャンテストは、クロックＡ端子４０２
へ入力するクロックの位相に対してクロックＢ端子４０
３へ入力するクロックの位相をＴｐｃｋＢだけ遅らせる
ように位相調節したクロックを入力して実施する。

【００４７】以上のように本実施の形態によれば、スキ
ャンテストにおいて、クロックＡ端子４０２へ入力され
るクロックの位相に対してクロックＢ端子４０３へ入力
されるクロックの位相がＴｐｃｋＢだけ遅れるように調
節して入力されることによって、レジスタ４０８，４０
９，４１０，４１１へ供給されるクロックの位相に対し
てレジスタ４１２，４１３，４１４，４１５へ供給され
るクロックの位相がキャプチャー動作時のホールドタイ
ム要求を満足するように遅れるので、レジスタ４１３，
４１５から出力される信号が、レジスタ４０９，４１１
へ入力する際のクロックスキューによるミスラッチを無
くすことができる。

【００４８】さらに遅延調整用バッファ４１６，４１７
を挿入して、通常動作時異なる周波数で動作するブロッ
クＡ４０４とブロックＢ４０５との間の信号線４２２，
４２３の信号遅延量を調整することにより、キャプチャ
ー動作時にレジスタ４０８，４１０から出力される信号
が、レジスタ４１２，４１４に入力する際のクロックス
キューによるミスラッチを無くすことができるので、デ
ータ信号線４２２，４２３，４２４，４２５に関係する
回路の故障検出が正常に行なえる半導体集積回路を設計
でき、故障検出率の高いスキャンテストを安定に実施で
きる。

【００４９】また、第１の実施の形態に比べて、遅延調
整用バッファの挿入数を少なくすることができるため、
半導体集積回路４０１のチップ面積を小さくでき、消費
電力を少なくできる。

【００５０】

【発明の効果】以上のように、本発明は、通常動作時に
異なる周波数のクロックで動作するブロック相互間のデ
ータ信号の遅延量を、遅延調整用バッファを挿入して調
整することにより、スキャンテストのキャプチャー動作
時、クロックスキューによるデータのミスラッチをなく
し、テストを安定に行うことができ、故障検出率の低下
を防ぐことができる半導体集積回路を設計できる。

【００５１】また、通常動作時に異なる周波数のクロッ
クで動作する複数ブロックのうちの一つのブロックに入
力するクロックの位相を、スキャンテスト時、他のブロ
ックに入力するクロックに対して遅れるように調節して
入力し、他のブロックから出力されるデータ信号の遅延
量を遅延調整用バッファを挿入して調整することによ
り、スキャンテストのキャプチャー動作時のクロックス
キューによるデータのミスラッチをなくし、テストを安
定に行うことができ、故障検出率の低下を防ぐことがで
きるとともに、遅延調整用バッファの挿入数を少なくす
ることができるため、チップ面積を小さくでき、消費電
力を少なくすることができる半導体集積回路を設計で
き、故障検出率が高く安定性の良いスキャンテストを実
施できる。

【図面の簡単な説明】

【図１】本発明の第1の実施の形態に係る半導体集積回
路の設計方法を示すフロー図

【図２】本発明の第１の実施の形態に係る半導体集積回
路の概念図

【図３】本発明の第２の実施の形態に係る半導体集積回
路の設計方法を示すフロー図

【図４】本発明の第２の実施の形態に係る半導体集積回
路の概念図

【図５】従来の半導体集積回路の設計方法を示すフロー
図

【図６】従来の半導体集積回路の概念図

【符号の説明】

２０１ 半導体集積回路 ２０２，２０３ クロック入力端子 ２０４，２０５ ブロック ２０６，２０７ クロックバッファツリー ２０８〜２１５ レジスタ ２１６〜２１９ 遅延調整バッファ ２２０，２２１ 組み合わせ回路 ２２２〜２２５ 信号線 ２２６ スキャンイン信号線 ２２７ スキャンアウト信号線 ２２８ スキャンイン信号線 ２２９ スキャンアウト信号線 ４０１ 半導体集積回路 ４０２，４０３ クロック入力端子 ４０４，４０５ ブロック ４０６，４０７ クロックバッファツリー ４０８〜４１５ レジスタ ４１６，４１７ 遅延調整バッファ ４２０，４２１ 組み合わせ回路 ４２２〜４２５ 信号線 ４２６ スキャンイン信号線 ４２７ スキャンアウト信号線 ４２８ スキャンイン信号線 ４２９ スキャンアウト信号線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ａ 27/04 21/82 Ｔ Ｃ Ｆターム(参考） 2G132 AA01 AB01 AC14 AG08 AK21 AL16 5B046 AA08 BA05 BA06 JA01 5F038 CA03 CD06 CD09 DF01 DT06 EZ09 EZ20 5F064 BB19 BB31 DD02 DD04 DD39 EE02 EE47 EE54 HH06

Claims (3)

【特許請求の範囲】
1. 【請求項１】内部に複数種類の周波数のクロック配線が
   ある半導体集積回路において、通常動作時に異なる周波
   数のクロックで動作するブロック相互間のデータ信号線
   に遅延調整用バッファを挿入する遅延調整バッファ挿入
   工程と、 一旦自動配置配線およびクロックツリーシンセシスを行
   い、クロックスキュー量や信号遅延量等のタイミングデ
   ータを抽出するレイアウト工程と、 前記レイアウト工程で抽出されたタイミングデータか
   ら、スキャンテスト時のタイミング要求に違反しないよ
   うにデータ信号線に付加する遅延量を算出するデータ遅
   延量算出工程と、 前記データ遅延量算出工程で算出された遅延量に合うよ
   うに遅延調整バッファを配線接続する遅延調整バッファ
   配線接続工程とを含むことを特徴とする半導体集積回路
   の設計方法。
2. 【請求項２】内部に複数種類の周波数のクロック配線が
   ある半導体集積回路において、通常動作時に異なる周波
   数のクロックで動作する複数ブロックのうち、遅延調整
   バッファを挿入しない一つのブロックを選ぶブロック選
   択工程と、 前記ブロック選択工程で選ばれたブロックから出力され
   る信号以外の信号線に遅延調整用バッファを挿入する遅
   延調整バッファ挿入工程と、 一旦自動配置配線およびクロックツリーシンセシスを行
   い、クロックスキュー量や信号遅延量等のタイミングデ
   ータを抽出するレイアウト工程と、 前記レイアウト工程で抽出されたタイミングデータか
   ら、スキャンテスト時、遅延調整用バッファを挿入しな
   かった信号を出力するブロックに供給されるクロックの
   位相を、他のブロックに供給されるクロックに対して相
   対的にずらす時間と、遅延調整用バッファに設定する遅
   延量を算出するクロック位相およびデータ遅延量算出工
   程と、 前記クロック位相およびデータ遅延量算出工程で算出さ
   れたデータ遅延量に合うように遅延調整バッファを配線
   接続する遅延調整バッファ配線接続工程を含むことを特
   徴とする半導体集積回路の設計方法。
3. 【請求項３】内部に複数種類の周波数のクロック配線が
   ある半導体集積回路のスキャンテスト方法であって、ス
   キャンテストのキャプチャ動作において、通常動作時に
   異なる周波数のクロックで動作するブロック相互間のデ
   ータ信号線のタイミング要求に違反しないように各クロ
   ック端子へ供給するクロックの位相を調節してテストす
   ることを特徴とするスキャンテスト方法。