JP2003143238A - バッファ回路及びその制御方法 - Google Patents
バッファ回路及びその制御方法Info
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- JP2003143238A JP2003143238A JP2001341902A JP2001341902A JP2003143238A JP 2003143238 A JP2003143238 A JP 2003143238A JP 2001341902 A JP2001341902 A JP 2001341902A JP 2001341902 A JP2001341902 A JP 2001341902A JP 2003143238 A JP2003143238 A JP 2003143238A
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Abstract
(57)【要約】
【課題】 ウォーターマークを容易に最適値に設定する
ことが可能なバッファ回路及びその制御方法を提供す
る。 【解決手段】 High Water Markの値とカウント値が一
致する第１のカウンタと、Low Water Markの値とカウン
ト値が一致する第２のカウンタとを備え、第１のカウン
タ及び第２のカウンタにそれぞれ所定の初期値を設定
し、ＦＩＦＯメモリのデータ蓄積量がHigh Water Mark
の値よりも多くなったときにバッファ回路へデータを送
信する回路に該データの送信を停止させ、オーバーフロ
ーの発生を検出する度に第１のカウンタのカウント値を
１デクリメントし、ＦＩＦＯメモリのデータ蓄積量がLo
w Water Markの値よりも少なくなったときにバッファ回
路の出力データを受信する回路に該データの読み出しを
停止させ、アンダーフローの発生を検出する度に第２の
カウンタのカウント値を１インクリメントする。
ことが可能なバッファ回路及びその制御方法を提供す
る。 【解決手段】 High Water Markの値とカウント値が一
致する第１のカウンタと、Low Water Markの値とカウン
ト値が一致する第２のカウンタとを備え、第１のカウン
タ及び第２のカウンタにそれぞれ所定の初期値を設定
し、ＦＩＦＯメモリのデータ蓄積量がHigh Water Mark
の値よりも多くなったときにバッファ回路へデータを送
信する回路に該データの送信を停止させ、オーバーフロ
ーの発生を検出する度に第１のカウンタのカウント値を
１デクリメントし、ＦＩＦＯメモリのデータ蓄積量がLo
w Water Markの値よりも少なくなったときにバッファ回
路の出力データを受信する回路に該データの読み出しを
停止させ、アンダーフローの発生を検出する度に第２の
カウンタのカウント値を１インクリメントする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＨＤＬＣ（High-l
evel-Data Link Control）フレームやＩＰ（Internet P
rotocol）パケット等を中継するルータ等が備えるバッ
ファ回路に関し、特にオーバーフローやアンダーフロー
を防止するためにウォーターマークが使用されるバッフ
ァ回路及びその制御方法に関する。
evel-Data Link Control）フレームやＩＰ（Internet P
rotocol）パケット等を中継するルータ等が備えるバッ
ファ回路に関し、特にオーバーフローやアンダーフロー
を防止するためにウォーターマークが使用されるバッフ
ァ回路及びその制御方法に関する。
【０００２】
【従来の技術】ＨＤＬＣフレームやＩＰパケット等を中
継するルータ等（以下、中継装置と称す）は、通信装置
間のデータ転送速度の差を吸収するためのバッファリン
グ処理を行なうバッファ回路を有している。
継するルータ等（以下、中継装置と称す）は、通信装置
間のデータ転送速度の差を吸収するためのバッファリン
グ処理を行なうバッファ回路を有している。
【０００３】ウォーターマークは、バッファ回路が備え
た、フレームやパケットに内包される可変長データが一
時的に格納される記憶装置であるＦＩＦＯメモリ（Firs
t InFirst Out）に対して設定される所定のしきい値で
あり、オーバーフローを防止するためのウォーターマー
ク（以降、“High Water Mark"と称す）とアンダーフロ
ーを防止するためのウォーターマーク（以降、“Low Wa
ter Mark"と称す）の２種類が用いられる。なお、オー
バーフローはデータの受信途中でＦＩＦＯメモリの空き
容量が無くなってデータが格納できない状態を示し、ア
ンダーフローはデータの送信途中でＦＩＦＯメモリから
読み出すデータが無くなる状態を示す。
た、フレームやパケットに内包される可変長データが一
時的に格納される記憶装置であるＦＩＦＯメモリ（Firs
t InFirst Out）に対して設定される所定のしきい値で
あり、オーバーフローを防止するためのウォーターマー
ク（以降、“High Water Mark"と称す）とアンダーフロ
ーを防止するためのウォーターマーク（以降、“Low Wa
ter Mark"と称す）の２種類が用いられる。なお、オー
バーフローはデータの受信途中でＦＩＦＯメモリの空き
容量が無くなってデータが格納できない状態を示し、ア
ンダーフローはデータの送信途中でＦＩＦＯメモリから
読み出すデータが無くなる状態を示す。
【０００４】High Water Markは、バッファ回路の前段
に配置される、バッファ回路にデータを送信する回路
（以降、“前段回路”と称す）に対して、データの送信
停止を要求するバックプレッシャ信号をassert／de-ass
ertするときのＦＩＦＯメモリのデータ蓄積量が設定さ
れる。
に配置される、バッファ回路にデータを送信する回路
（以降、“前段回路”と称す）に対して、データの送信
停止を要求するバックプレッシャ信号をassert／de-ass
ertするときのＦＩＦＯメモリのデータ蓄積量が設定さ
れる。
【０００５】また、Low Water Markは、バッファ回路の
後段に配置される、バッファ回路から読み出したデータ
を受信する回路（以降、“後段回路”と称す）に対し
て、データの読み出しが可能であることを示すアベイラ
ブル信号をassert／de-assertするときのＦＩＦＯメモ
リのデータ蓄積量が設定される。
後段に配置される、バッファ回路から読み出したデータ
を受信する回路（以降、“後段回路”と称す）に対し
て、データの読み出しが可能であることを示すアベイラ
ブル信号をassert／de-assertするときのＦＩＦＯメモ
リのデータ蓄積量が設定される。
【０００６】これらHigh Water Mark及びLow Water Mar
kを最適な値にそれぞれ設定することで、バッファ回路
に流入するデータのオーバーフローやバッファ回路から
流出するデータのアンダーフローを防止することができ
る。
kを最適な値にそれぞれ設定することで、バッファ回路
に流入するデータのオーバーフローやバッファ回路から
流出するデータのアンダーフローを防止することができ
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記した
ような従来のバッファ回路では、High Water Mark及びL
ow Water Markの値が、ソフトウェアまたはハードウェ
アによる評価試験手段を用いて予め固定値に設定される
構成であった。
ような従来のバッファ回路では、High Water Mark及びL
ow Water Markの値が、ソフトウェアまたはハードウェ
アによる評価試験手段を用いて予め固定値に設定される
構成であった。
【０００８】したがって、High Water Mark及びLow Wat
er Markの値を設定する際には、実際のフィールドで想
定されるトラフィック量のデータをバッファ回路に入力
し、オーバーフローやアンダーフローが発生する度にHi
gh Water MarkまたはLow Water Markの値を少しずつ変
更して性能評価を繰り返す作業を実施していた。そのた
め、ウォーターマークの最適値が得られるまでの工数が
増大するという問題があった。
er Markの値を設定する際には、実際のフィールドで想
定されるトラフィック量のデータをバッファ回路に入力
し、オーバーフローやアンダーフローが発生する度にHi
gh Water MarkまたはLow Water Markの値を少しずつ変
更して性能評価を繰り返す作業を実施していた。そのた
め、ウォーターマークの最適値が得られるまでの工数が
増大するという問題があった。
【０００９】特に、１フレームや１パケット単位のデー
タを処理するのに一定の時間を要する回路（例えば、フ
レームやパケットの転送先を決定する宛先解決回路等）
が中継装置内に存在する場合、ＡＴＭセル等の固定長デ
ータに対する処理とは異なって、可変長データに対する
処理はバーストトラフィックの存在により装置内のトラ
フィック変動が激しいため、ウォーターマークの設定が
難しいという問題がある。
タを処理するのに一定の時間を要する回路（例えば、フ
レームやパケットの転送先を決定する宛先解決回路等）
が中継装置内に存在する場合、ＡＴＭセル等の固定長デ
ータに対する処理とは異なって、可変長データに対する
処理はバーストトラフィックの存在により装置内のトラ
フィック変動が激しいため、ウォーターマークの設定が
難しいという問題がある。
【００１０】また、バッファ回路が中継装置内の種々の
場所で使用され、それら複数のバッファ回路の容量や前
段回路・後段回路の処理内容がそれぞれ異なる場合に
は、個々の処理条件の違いから各々のバッファ回路に最
適なウォーターマークの値を探すのに多大な時間を要す
る問題があった。
場所で使用され、それら複数のバッファ回路の容量や前
段回路・後段回路の処理内容がそれぞれ異なる場合に
は、個々の処理条件の違いから各々のバッファ回路に最
適なウォーターマークの値を探すのに多大な時間を要す
る問題があった。
【００１１】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、ウォー
ターマークを容易に最適値に設定することが可能なバッ
ファ回路及びその制御方法を提供することを目的とす
る。
る問題点を解決するためになされたものであり、ウォー
ターマークを容易に最適値に設定することが可能なバッ
ファ回路及びその制御方法を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明のバッファ回路は、流出入する可変長データが一
時的に格納されるＦＩＦＯメモリを備え、通信装置間の
データ転送速度の差を吸収するためのバッファリング処
理を行なうバッファ回路であって、オーバーフローを防
止するために前記ＦＩＦＯメモリのデータ蓄積量に応じ
て設定されるHigh Water Markの値とカウント値が一致
する第１のカウンタを備え、該カウント値が所定の初期
値に設定されるHigh Water Mark制御部と、アンダーフ
ローを防止するために前記ＦＩＦＯメモリのデータ蓄積
量に応じて設定されるLow Water Markの値とカウント値
が一致する第２のカウンタを備え、該カウント値が前記
第１のカウンタの初期値よりも小さい所定の初期値に設
定されるLow Water Mark制御部と、前記ＦＩＦＯメモリ
のデータ蓄積量が前記High Water Markの値よりも多く
なったときに、バッファ回路へデータを送信する回路に
該データの送信を停止させ、前記オーバーフローの発生
を検出する度に前記第１のカウンタのカウント値を１デ
クリメントし、前記ＦＩＦＯメモリのデータ蓄積量が前
記Low Water Markの値よりも少なくなったときに、バッ
ファ回路から出力されるデータを受信する回路に該デー
タの読み出しを停止させ、前記アンダーフローの発生を
検出する度に前記第２のカウンタのカウント値を１イン
クリメントするバッファ制御部と、を有する構成であ
る。
本発明のバッファ回路は、流出入する可変長データが一
時的に格納されるＦＩＦＯメモリを備え、通信装置間の
データ転送速度の差を吸収するためのバッファリング処
理を行なうバッファ回路であって、オーバーフローを防
止するために前記ＦＩＦＯメモリのデータ蓄積量に応じ
て設定されるHigh Water Markの値とカウント値が一致
する第１のカウンタを備え、該カウント値が所定の初期
値に設定されるHigh Water Mark制御部と、アンダーフ
ローを防止するために前記ＦＩＦＯメモリのデータ蓄積
量に応じて設定されるLow Water Markの値とカウント値
が一致する第２のカウンタを備え、該カウント値が前記
第１のカウンタの初期値よりも小さい所定の初期値に設
定されるLow Water Mark制御部と、前記ＦＩＦＯメモリ
のデータ蓄積量が前記High Water Markの値よりも多く
なったときに、バッファ回路へデータを送信する回路に
該データの送信を停止させ、前記オーバーフローの発生
を検出する度に前記第１のカウンタのカウント値を１デ
クリメントし、前記ＦＩＦＯメモリのデータ蓄積量が前
記Low Water Markの値よりも少なくなったときに、バッ
ファ回路から出力されるデータを受信する回路に該デー
タの読み出しを停止させ、前記アンダーフローの発生を
検出する度に前記第２のカウンタのカウント値を１イン
クリメントするバッファ制御部と、を有する構成であ
る。
【００１３】このとき、前記High Water Markと前記Low
Water Markの値が等しくなったときに、前記バッファ
リング処理の制御不能を表示するための発光素子をさら
に有する構成であってもよく、前記バッファ制御部は、
前記High Water Markと前記Low Water Markの値が等し
くなったときに、前記第１のカウンタ及び前記第２のカ
ウンタのカウント値を各々の初期値に再設定し、前記バ
ッファリング処理を再開してもよい。
Water Markの値が等しくなったときに、前記バッファ
リング処理の制御不能を表示するための発光素子をさら
に有する構成であってもよく、前記バッファ制御部は、
前記High Water Markと前記Low Water Markの値が等し
くなったときに、前記第１のカウンタ及び前記第２のカ
ウンタのカウント値を各々の初期値に再設定し、前記バ
ッファリング処理を再開してもよい。
【００１４】さらに、前記バッファ制御部は、前記High
Water Mark及び前記Low Water Markの値を、外部から
の指示によりそれぞれ固定してもよい。
Water Mark及び前記Low Water Markの値を、外部から
の指示によりそれぞれ固定してもよい。
【００１５】一方、本発明のバッファ回路の制御方法
は、流出入する可変長データが一時的に格納されるＦＩ
ＦＯメモリを備え、通信装置間のデータ転送速度の差を
吸収するためのバッファリング処理を行なうバッファ回
路で用いられる、オーバーフローを防止するために前記
ＦＩＦＯメモリのデータ蓄積量に応じて設定されるHigh
Water Mark、及びアンダーフローを防止するために前記
ＦＩＦＯメモリのデータ蓄積量に応じて設定されるLow
Water Markの値を最適に設定するためのバッファ回路の
制御方法であって、予め前記High Water Markの値とカ
ウント値が一致する第１のカウンタと、前記Low Water
Markの値とカウント値が一致する第２のカウンタとを備
えておき、前記第１のカウンタのカウント値として所定
の初期値を設定し、前記第２のカウンタのカウント値と
して前記第１のカウンタの初期値よりも小さい所定の初
期値を設定し、前記ＦＩＦＯメモリのデータ蓄積量が前
記High Water Markの値よりも多くなったときに、バッ
ファ回路へデータを送信する回路に該データの送信を停
止させ、前記オーバーフローの発生を検出する度に前記
第１のカウンタのカウント値を１デクリメントし、前記
ＦＩＦＯメモリのデータ蓄積量が前記Low Water Markの
値よりも少なくなったときに、バッファ回路から出力さ
れるデータを受信する回路に該データの読み出しを停止
させ、前記アンダーフローの発生を検出する度に前記第
２のカウンタのカウント値を１インクリメントする方法
である。
は、流出入する可変長データが一時的に格納されるＦＩ
ＦＯメモリを備え、通信装置間のデータ転送速度の差を
吸収するためのバッファリング処理を行なうバッファ回
路で用いられる、オーバーフローを防止するために前記
ＦＩＦＯメモリのデータ蓄積量に応じて設定されるHigh
Water Mark、及びアンダーフローを防止するために前記
ＦＩＦＯメモリのデータ蓄積量に応じて設定されるLow
Water Markの値を最適に設定するためのバッファ回路の
制御方法であって、予め前記High Water Markの値とカ
ウント値が一致する第１のカウンタと、前記Low Water
Markの値とカウント値が一致する第２のカウンタとを備
えておき、前記第１のカウンタのカウント値として所定
の初期値を設定し、前記第２のカウンタのカウント値と
して前記第１のカウンタの初期値よりも小さい所定の初
期値を設定し、前記ＦＩＦＯメモリのデータ蓄積量が前
記High Water Markの値よりも多くなったときに、バッ
ファ回路へデータを送信する回路に該データの送信を停
止させ、前記オーバーフローの発生を検出する度に前記
第１のカウンタのカウント値を１デクリメントし、前記
ＦＩＦＯメモリのデータ蓄積量が前記Low Water Markの
値よりも少なくなったときに、バッファ回路から出力さ
れるデータを受信する回路に該データの読み出しを停止
させ、前記アンダーフローの発生を検出する度に前記第
２のカウンタのカウント値を１インクリメントする方法
である。
【００１６】このとき、前記High Water Markと前記Low
Water Markの値が等しくなったときに、前記バッファ
リング処理の制御不能を発光素子を点灯させて外部に通
知してもよく、前記High Water Markと前記Low Water M
arkの値が等しくなったときに、前記第１のカウンタ及
び前記第２のカウンタのカウント値を各々の初期値に再
設定し、前記バッファリング処理を再開してもよい。
Water Markの値が等しくなったときに、前記バッファ
リング処理の制御不能を発光素子を点灯させて外部に通
知してもよく、前記High Water Markと前記Low Water M
arkの値が等しくなったときに、前記第１のカウンタ及
び前記第２のカウンタのカウント値を各々の初期値に再
設定し、前記バッファリング処理を再開してもよい。
【００１７】さらに、前記High Water Mark及び前記Low
Water Markの値を、外部からの指示によりそれぞれ固
定してもよい。
Water Markの値を、外部からの指示によりそれぞれ固
定してもよい。
【００１８】上記のようなバッファ回路及びその制御方
法では、第１のカウンタ及び第２のカウンタにそれぞれ
所定の初期値を設定し、ＦＩＦＯメモリのデータ蓄積量
がHigh Water Markの値よりも多くなったときに、バッ
ファ回路へデータを送信する回路に該データの送信を停
止させ、オーバーフローの発生を検出する度に第１のカ
ウンタのカウント値を１デクリメントし、ＦＩＦＯメモ
リのデータ蓄積量がLow Water Markの値よりも少なくな
ったときに、バッファ回路から出力されるデータを受信
する回路に該データの読み出しを停止させ、アンダーフ
ローの発生を検出する度に第２のカウンタのカウント値
を１インクリメントすることで、フィールドで想定され
るトラフィック量のデータをバッファ回路に入力するだ
けで、High Water Mark及びLow Water Markの値がそれ
ぞれ最適な値に自動的に更新される。
法では、第１のカウンタ及び第２のカウンタにそれぞれ
所定の初期値を設定し、ＦＩＦＯメモリのデータ蓄積量
がHigh Water Markの値よりも多くなったときに、バッ
ファ回路へデータを送信する回路に該データの送信を停
止させ、オーバーフローの発生を検出する度に第１のカ
ウンタのカウント値を１デクリメントし、ＦＩＦＯメモ
リのデータ蓄積量がLow Water Markの値よりも少なくな
ったときに、バッファ回路から出力されるデータを受信
する回路に該データの読み出しを停止させ、アンダーフ
ローの発生を検出する度に第２のカウンタのカウント値
を１インクリメントすることで、フィールドで想定され
るトラフィック量のデータをバッファ回路に入力するだ
けで、High Water Mark及びLow Water Markの値がそれ
ぞれ最適な値に自動的に更新される。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２０】図１は本発明のバッファ回路の一構成例を
示すブロック図であり、図２は図１に示したＦＩＦＯメ
モリのデータ蓄積量に対するバッファ回路のステータス
を示すテーブル図である。
示すブロック図であり、図２は図１に示したＦＩＦＯメ
モリのデータ蓄積量に対するバッファ回路のステータス
を示すテーブル図である。
【００２１】図１に示すように、本発明のバッファ回路
は、受信ポートを介して受信したデータが一時的に格納
されるＦＩＦＯメモリ１と、ＦＩＦＯメモリ１のデータ
蓄積量を監視してバッファ回路全体の動作をコントロー
ルするバッファ制御部２と、High Water Markの値とカ
ウント値が一致する、デクリメントカウンタから成るHi
gh Water Mark制御部３と、Low Water Markの値とカウ
ント値が一致する、インクリメントカウンタから成るLo
w Water Mark制御部４と、バッファリング処理の異常発
生を外部に通知するための発光素子５とを有する構成で
ある。
は、受信ポートを介して受信したデータが一時的に格納
されるＦＩＦＯメモリ１と、ＦＩＦＯメモリ１のデータ
蓄積量を監視してバッファ回路全体の動作をコントロー
ルするバッファ制御部２と、High Water Markの値とカ
ウント値が一致する、デクリメントカウンタから成るHi
gh Water Mark制御部３と、Low Water Markの値とカウ
ント値が一致する、インクリメントカウンタから成るLo
w Water Mark制御部４と、バッファリング処理の異常発
生を外部に通知するための発光素子５とを有する構成で
ある。
【００２２】図２に示すように、High Water Markの値
はＦＩＦＯメモリ１のデータ蓄積量ＨＷＭ（図２の領域
（ａ）と（ｂ）の境界）に設定され、Low Water Markの
値はＦＩＦＯメモリ１のデータ蓄積量ＬＷＭ（図２の領
域（ｂ）と（ｃ）の境界）に設定される。
はＦＩＦＯメモリ１のデータ蓄積量ＨＷＭ（図２の領域
（ａ）と（ｂ）の境界）に設定され、Low Water Markの
値はＦＩＦＯメモリ１のデータ蓄積量ＬＷＭ（図２の領
域（ｂ）と（ｃ）の境界）に設定される。
【００２３】ここで、ＦＩＦＯメモリ１のデータ蓄積量
が（ａ）の範囲にある場合、バッファ制御部２は、受信
したデータを格納するのに必要なＦＩＦＯメモリ１の空
き容量が少ないため、データ受信ステータスを「受信不
可」に設定し前段回路へのバックプレッシャ信号をasse
rtする。一方、送信に必要なデータがＦＩＦＯメモリ１
に十分に蓄積されているため、データ送信ステータスを
「送信可」に設定し後段回路へのアベイラブル信号をas
sertする。
が（ａ）の範囲にある場合、バッファ制御部２は、受信
したデータを格納するのに必要なＦＩＦＯメモリ１の空
き容量が少ないため、データ受信ステータスを「受信不
可」に設定し前段回路へのバックプレッシャ信号をasse
rtする。一方、送信に必要なデータがＦＩＦＯメモリ１
に十分に蓄積されているため、データ送信ステータスを
「送信可」に設定し後段回路へのアベイラブル信号をas
sertする。
【００２４】また、ＦＩＦＯメモリ１のデータ蓄積量が
（ｂ）の範囲にある場合、バッファ制御部２は、受信し
たデータを格納するのに必要なＦＩＦＯメモリ１の空き
容量が十分に有るため、データ受信ステータスを「受信
可」に設定し前段回路へのバックプレッシャ信号をde-a
ssertする。一方、送信に必要なデータがＦＩＦＯメモ
リ１に十分に蓄積されているため、データ送信ステータ
スを「送信可」に設定し後段回路へのアベイラブル信号
をassertする。
（ｂ）の範囲にある場合、バッファ制御部２は、受信し
たデータを格納するのに必要なＦＩＦＯメモリ１の空き
容量が十分に有るため、データ受信ステータスを「受信
可」に設定し前段回路へのバックプレッシャ信号をde-a
ssertする。一方、送信に必要なデータがＦＩＦＯメモ
リ１に十分に蓄積されているため、データ送信ステータ
スを「送信可」に設定し後段回路へのアベイラブル信号
をassertする。
【００２５】さらに、ＦＩＦＯメモリ１のデータ蓄積量
が（ｃ）の範囲にある場合、バッファ制御部２は、受信
したデータを格納するのに必要なＦＩＦＯメモリ１の空
き容量が十分に有るため、データ受信ステータスを「受
信可」に設定し前段回路へのバックプレッシャ信号をde
-assertする。一方、ＦＩＦＯメモリ１に送信に必要な
データが十分蓄積されていないため、データ送信ステー
タスを「送信不可」に設定し後段回路へのアベイラブル
信号をde-assertする。
が（ｃ）の範囲にある場合、バッファ制御部２は、受信
したデータを格納するのに必要なＦＩＦＯメモリ１の空
き容量が十分に有るため、データ受信ステータスを「受
信可」に設定し前段回路へのバックプレッシャ信号をde
-assertする。一方、ＦＩＦＯメモリ１に送信に必要な
データが十分蓄積されていないため、データ送信ステー
タスを「送信不可」に設定し後段回路へのアベイラブル
信号をde-assertする。
【００２６】次に、本発明のバッファ回路によるHigh W
ater Mark及びLow Water Markの設定動作について図３
を用いて説明する。
ater Mark及びLow Water Markの設定動作について図３
を用いて説明する。
【００２７】図３は図１に示したバッファ回路のウォー
ターマークの設定動作を示すフローチャートである。
ターマークの設定動作を示すフローチャートである。
【００２８】図３に示すように、本発明のバッファ回路
には、上記ソフトウェアまたはハードウェアによる評価
試験手段を用いて、予めHigh Water Markとして大きめ
の初期値が設定され、Low Water Markとして小さめの初
期値が設定され、それぞれの初期値がバッファ制御部２
に格納される。バッファ制御部２は、High Water Mark
制御部３のデクリメントカウンタ及びLow Water Mark制
御部４のインクリメントカウンタのカウント値を外部か
ら設定された上記初期値にそれぞれセットする（ステッ
プＳ１）。
には、上記ソフトウェアまたはハードウェアによる評価
試験手段を用いて、予めHigh Water Markとして大きめ
の初期値が設定され、Low Water Markとして小さめの初
期値が設定され、それぞれの初期値がバッファ制御部２
に格納される。バッファ制御部２は、High Water Mark
制御部３のデクリメントカウンタ及びLow Water Mark制
御部４のインクリメントカウンタのカウント値を外部か
ら設定された上記初期値にそれぞれセットする（ステッ
プＳ１）。
【００２９】このような状態でバッファ回路がデータの
送受信動作を開始すると、当初はＦＩＦＯメモリ１のデ
ータ蓄積量がゼロであるため、バッファ制御部２は、前
段回路へのバックプレッシャ信号をde-assertし、後段
回路へのアベイラブル信号をde-assertする。このと
き、バッファ回路のステータスは、データの「受信可」
で、かつ「送信不可」である。
送受信動作を開始すると、当初はＦＩＦＯメモリ１のデ
ータ蓄積量がゼロであるため、バッファ制御部２は、前
段回路へのバックプレッシャ信号をde-assertし、後段
回路へのアベイラブル信号をde-assertする。このと
き、バッファ回路のステータスは、データの「受信可」
で、かつ「送信不可」である。
【００３０】続いて、受信したデータがＦＩＦＯメモリ
１に蓄積され、データ蓄積量がLowWater Markの値を超
えると、バッファ制御部２は後段回路へのアベイラブル
信号をassertする（データ受信処理）。後段回路は、ア
ベイラブル信号のassertを検出するとデータの読み出し
を開始し、バッファ回路から送信ポートを介してデータ
を送信させる（データ送信処理）。このとき、バッファ
回路のステータスは、データの「受信可」で、かつ「送
信可」である。
１に蓄積され、データ蓄積量がLowWater Markの値を超
えると、バッファ制御部２は後段回路へのアベイラブル
信号をassertする（データ受信処理）。後段回路は、ア
ベイラブル信号のassertを検出するとデータの読み出し
を開始し、バッファ回路から送信ポートを介してデータ
を送信させる（データ送信処理）。このとき、バッファ
回路のステータスは、データの「受信可」で、かつ「送
信可」である。
【００３１】以降、バッファ回路はデータ受信処理とデ
ータ送信処理とを引き続き実行する（ステップＳ２、Ｓ
６）。
ータ送信処理とを引き続き実行する（ステップＳ２、Ｓ
６）。
【００３２】例えば、一時的なバーストデータ処理等に
より、バッファ回路のデータ送信帯域よりもバッファ回
路に対するデータ入力帯域が大きくなると、ＦＩＦＯメ
モリ１のデータ蓄積量は、やがてHigh Water Markの値
よりも多くなる。
より、バッファ回路のデータ送信帯域よりもバッファ回
路に対するデータ入力帯域が大きくなると、ＦＩＦＯメ
モリ１のデータ蓄積量は、やがてHigh Water Markの値
よりも多くなる。
【００３３】このとき、バッファ制御部２は前段回路へ
のバックプレッシャ信号をassertする。バックプレッシ
ャ信号のassertを検出した前段回路はデータの送信途中
であっても一時的にデータの送信を停止する。なお、こ
のときのバッファ回路のステータスは、データの「受信
不可」で、かつ「送信可」である。
のバックプレッシャ信号をassertする。バックプレッシ
ャ信号のassertを検出した前段回路はデータの送信途中
であっても一時的にデータの送信を停止する。なお、こ
のときのバッファ回路のステータスは、データの「受信
不可」で、かつ「送信可」である。
【００３４】ここで、バックプレッシャ信号のassert後
から前段回路がデータの送信を停止するまでの間、すな
わちネゴシエーション中に前段回路から送信されてバッ
ファ回路で受信したデータ量が（ＦＩＦＯメモリ１の総
記憶容量 − High Water Mark）の値以下であればオー
バーフローは発生しない。
から前段回路がデータの送信を停止するまでの間、すな
わちネゴシエーション中に前段回路から送信されてバッ
ファ回路で受信したデータ量が（ＦＩＦＯメモリ１の総
記憶容量 − High Water Mark）の値以下であればオー
バーフローは発生しない。
【００３５】バッファ制御部２は、ＦＩＦＯメモリ１の
空き容量が無くなったことを示すFullステータス信号に
よりオーバーフローの発生有無を常に監視し（ステップ
Ｓ３）、オーバーフローの発生を検出した場合は、High
Water Mark制御部３のデクリメントカウンタの値を１
減らして（１デクリメントして）High Water Markの値
を更新する（ステップＳ４）。さらに、更新した値で再
度オーバーフローの発生を検出した場合は、同様にHigh
Water Markの値を１デクリメントして更新処理を繰り
返す。したがって、High Water Markの値はオーバーフ
ローが発生しない最適な値に自動的に更新される。
空き容量が無くなったことを示すFullステータス信号に
よりオーバーフローの発生有無を常に監視し（ステップ
Ｓ３）、オーバーフローの発生を検出した場合は、High
Water Mark制御部３のデクリメントカウンタの値を１
減らして（１デクリメントして）High Water Markの値
を更新する（ステップＳ４）。さらに、更新した値で再
度オーバーフローの発生を検出した場合は、同様にHigh
Water Markの値を１デクリメントして更新処理を繰り
返す。したがって、High Water Markの値はオーバーフ
ローが発生しない最適な値に自動的に更新される。
【００３６】一方、一時的なバーストデータ処理等によ
り、バッファ回路のデータ送信帯域よりもバッファ回路
へのデータ入力帯域が低くなると、ＦＩＦＯメモリ１の
データ蓄積量はやがてLow Water Markよりも少なくな
る。
り、バッファ回路のデータ送信帯域よりもバッファ回路
へのデータ入力帯域が低くなると、ＦＩＦＯメモリ１の
データ蓄積量はやがてLow Water Markよりも少なくな
る。
【００３７】このとき、バッファ制御部２は後段回路へ
のアベイラブル信号をde-assertにする。アベイラブル
信号のde-assertを検出した後段回路はデータの受信途
中であっても一時的にデータの読み出しを停止する。な
お、このときのバッファ回路のステータスは、データの
「受信可」で、かつ「送信不可」である。
のアベイラブル信号をde-assertにする。アベイラブル
信号のde-assertを検出した後段回路はデータの受信途
中であっても一時的にデータの読み出しを停止する。な
お、このときのバッファ回路のステータスは、データの
「受信可」で、かつ「送信不可」である。
【００３８】ここで、アベイラブル信号のde-assert後
から後段回路がデータの読み出しを停止するまでの間、
すなわちネゴシエーション中にバッファ回路から送信さ
れ後段回路で受信するデータ量がLow Water Markの値以
下であればアンダーフローは発生しない。
から後段回路がデータの読み出しを停止するまでの間、
すなわちネゴシエーション中にバッファ回路から送信さ
れ後段回路で受信するデータ量がLow Water Markの値以
下であればアンダーフローは発生しない。
【００３９】バッファ制御部２は、ＦＩＦＯメモリ１に
蓄積されたデータが無くなったことを示すEmptyステー
タス信号によりアンダーフローの発生有無を常に監視し
（ステップＳ７）、アンダーフローの発生を検出した場
合は、Low Water Mark制御部４のインクリメントカウン
タの値を１増やして（１インクリメントして）Low Wate
r Markの値を更新する（ステップＳ８）。さらに、更新
した値で再度アンダーフローの発生を検出した場合は、
同様にLow Water Markの値を１インクリメントして更新
処理を繰り返す。したがって、Low Water Markの値はア
ンダーフローが発生しない最適な値に自動的に更新され
る。
蓄積されたデータが無くなったことを示すEmptyステー
タス信号によりアンダーフローの発生有無を常に監視し
（ステップＳ７）、アンダーフローの発生を検出した場
合は、Low Water Mark制御部４のインクリメントカウン
タの値を１増やして（１インクリメントして）Low Wate
r Markの値を更新する（ステップＳ８）。さらに、更新
した値で再度アンダーフローの発生を検出した場合は、
同様にLow Water Markの値を１インクリメントして更新
処理を繰り返す。したがって、Low Water Markの値はア
ンダーフローが発生しない最適な値に自動的に更新され
る。
【００４０】バッファ制御部２は、High Water Markま
たはLow Water Markの値が更新されると、それらの更新
値を比較し、High Water Markの値とLow Water Markの
値が等しいか否かを判定する（ステップＳ５、Ｓ９）。
たはLow Water Markの値が更新されると、それらの更新
値を比較し、High Water Markの値とLow Water Markの
値が等しいか否かを判定する（ステップＳ５、Ｓ９）。
【００４１】High Water Markの値とLow Water Markの
値が等しい場合、バッファ回路のステータスは「受信不
可」で、かつ「送信不可」となる。このような状態は、
中継装置の故障あるいは中継装置で処理能力以上のデー
タを受信した場合に起こり得る。この場合、バッファ制
御部２は、ＬＥＤ等から成る発光素子５を点灯させてバ
ッファリング処理の制御不能（異常発生）を外部に通知
する（ステップＳ１０）。さらに、バッファリング処理
を一旦停止して、High Water Mark及びLow Water Mark
の値をそれぞれ上記初期値に戻し、High Water Mark制
御部３のデクリメントカウンタ及びLow Water Mark制御
部４のインクリメントカウンタの値を上記初期値に再設
定した後、バッファリング処理を再開する。このような
処理を行なうことで、異常発生を外部に通知しつつ、バ
ッファリング処理が引き続き実行されるため、バッファ
回路を有する中継装置の動作を停止させることがない。
値が等しい場合、バッファ回路のステータスは「受信不
可」で、かつ「送信不可」となる。このような状態は、
中継装置の故障あるいは中継装置で処理能力以上のデー
タを受信した場合に起こり得る。この場合、バッファ制
御部２は、ＬＥＤ等から成る発光素子５を点灯させてバ
ッファリング処理の制御不能（異常発生）を外部に通知
する（ステップＳ１０）。さらに、バッファリング処理
を一旦停止して、High Water Mark及びLow Water Mark
の値をそれぞれ上記初期値に戻し、High Water Mark制
御部３のデクリメントカウンタ及びLow Water Mark制御
部４のインクリメントカウンタの値を上記初期値に再設
定した後、バッファリング処理を再開する。このような
処理を行なうことで、異常発生を外部に通知しつつ、バ
ッファリング処理が引き続き実行されるため、バッファ
回路を有する中継装置の動作を停止させることがない。
【００４２】したがって、本発明のバッファ回路によれ
ば、予めバッファ制御部２に大きめのHigh Water Mark
の初期値と小さめのLow Water Markの初期値とを設定
し、フィールドで想定されるトラフィック量のデータを
バッファ回路に入力するだけで、最適なウォーターマー
クに自動的に更新されるため、ウォーターマークを設定
するための性能試験の工程や時間を大幅に短縮すること
ができる。
ば、予めバッファ制御部２に大きめのHigh Water Mark
の初期値と小さめのLow Water Markの初期値とを設定
し、フィールドで想定されるトラフィック量のデータを
バッファ回路に入力するだけで、最適なウォーターマー
クに自動的に更新されるため、ウォーターマークを設定
するための性能試験の工程や時間を大幅に短縮すること
ができる。
【００４３】なお、バッファ制御部２には、外部からの
指示にしたがって更新後のウォーターマークの値を固定
できる機能を持たせてもよい。その場合、十分な性能評
価によって得られた最適なウォーターマークの設定値を
実際のフィールドにおける予期しないトラフィックに反
応させないようにすることができるため、バッファリン
グ処理における異常発生通知が不必要に発せられること
を防止できる。
指示にしたがって更新後のウォーターマークの値を固定
できる機能を持たせてもよい。その場合、十分な性能評
価によって得られた最適なウォーターマークの設定値を
実際のフィールドにおける予期しないトラフィックに反
応させないようにすることができるため、バッファリン
グ処理における異常発生通知が不必要に発せられること
を防止できる。
【００４４】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４５】第１のカウンタ及び第２のカウンタにそれ
ぞれ所定の初期値を設定し、ＦＩＦＯメモリのデータ蓄
積量がHigh Water Markの値よりも多くなったときに、
バッファ回路へデータを送信する回路に該データの送信
を停止させ、オーバーフローの発生を検出する度に第１
のカウンタのカウント値を１デクリメントし、ＦＩＦＯ
メモリのデータ蓄積量がLow Water Markの値よりも少な
くなったときに、バッファ回路から出力されるデータを
受信する回路に該データの読み出しを停止させ、アンダ
ーフローの発生を検出する度に第２のカウンタのカウン
ト値を１インクリメントすることで、フィールドで想定
されるトラフィック量のデータをバッファ回路に入力す
るだけで、High Water Mark及びLow Water Markの値が
それぞれ最適な値に自動的に更新されるため、ウォータ
ーマークを設定するための性能試験の工程や時間が大幅
に短縮される。
ぞれ所定の初期値を設定し、ＦＩＦＯメモリのデータ蓄
積量がHigh Water Markの値よりも多くなったときに、
バッファ回路へデータを送信する回路に該データの送信
を停止させ、オーバーフローの発生を検出する度に第１
のカウンタのカウント値を１デクリメントし、ＦＩＦＯ
メモリのデータ蓄積量がLow Water Markの値よりも少な
くなったときに、バッファ回路から出力されるデータを
受信する回路に該データの読み出しを停止させ、アンダ
ーフローの発生を検出する度に第２のカウンタのカウン
ト値を１インクリメントすることで、フィールドで想定
されるトラフィック量のデータをバッファ回路に入力す
るだけで、High Water Mark及びLow Water Markの値が
それぞれ最適な値に自動的に更新されるため、ウォータ
ーマークを設定するための性能試験の工程や時間が大幅
に短縮される。
【００４６】また、High Water Mark及びLow Water Mar
kの値を外部からの指示によりそれぞれ固定すること
で、十分な性能評価によって得られた最適なウォーター
マークの設定値を、実際のフィールドで発生する予期し
ないトラフィックに反応させないようにすることができ
る。この場合、バッファリング処理の異常発生通知が不
必要に発せられることを防止できる。
kの値を外部からの指示によりそれぞれ固定すること
で、十分な性能評価によって得られた最適なウォーター
マークの設定値を、実際のフィールドで発生する予期し
ないトラフィックに反応させないようにすることができ
る。この場合、バッファリング処理の異常発生通知が不
必要に発せられることを防止できる。
【図１】本発明のバッファ回路の一構成例を示すブロッ
ク図である。
ク図である。
【図２】図１に示したＦＩＦＯメモリのデータ蓄積量に
対するバッファ回路のステータスを示すテーブル図であ
る。
対するバッファ回路のステータスを示すテーブル図であ
る。
【図３】図１に示したバッファ回路のウォーターマーク
の設定動作を示すフローチャートである。
の設定動作を示すフローチャートである。
１ ＦＩＦＯメモリ
２ バッファ制御部
３ High Water Mark制御部
４ Low Water Mark制御部
５ 発光素子
Claims (8)
- 【請求項１】 流出入する可変長データが一時的に格納
されるＦＩＦＯメモリを備え、通信装置間のデータ転送
速度の差を吸収するためのバッファリング処理を行なう
バッファ回路であって、 オーバーフローを防止するために前記ＦＩＦＯメモリの
データ蓄積量に応じて設定されるHigh Water Markの値
とカウント値が一致する第１のカウンタを備え、該カウ
ント値が所定の初期値に設定されるHigh Water Mark制
御部と、 アンダーフローを防止するために前記ＦＩＦＯメモリの
データ蓄積量に応じて設定されるLow Water Markの値と
カウント値が一致する第２のカウンタを備え、該カウン
ト値が前記第１のカウンタの初期値よりも小さい所定の
初期値に設定されるLow Water Mark制御部と、 前記ＦＩＦＯメモリのデータ蓄積量が前記High Water M
arkの値よりも多くなったときに、バッファ回路へデー
タを送信する回路に該データの送信を停止させ、前記オ
ーバーフローの発生を検出する度に前記第１のカウンタ
のカウント値を１デクリメントし、前記ＦＩＦＯメモリ
のデータ蓄積量が前記Low Water Markの値よりも少なく
なったときに、バッファ回路から出力されるデータを受
信する回路に該データの読み出しを停止させ、前記アン
ダーフローの発生を検出する度に前記第２のカウンタの
カウント値を１インクリメントするバッファ制御部と、
を有するバッファ回路。 - 【請求項２】 前記High Water Markと前記Low Water M
arkの値が等しくなったときに、前記バッファリング処
理の制御不能を表示するための発光素子をさらに有する
請求項１記載のバッファ回路。 - 【請求項３】 前記バッファ制御部は、 前記High Water Markと前記Low Water Markの値が等し
くなったときに、前記第１のカウンタ及び前記第２のカ
ウンタのカウント値を各々の初期値に再設定し、前記バ
ッファリング処理を再開する請求項２記載のバッファ回
路。 - 【請求項４】 前記バッファ制御部は、 前記High Water Mark及び前記Low Water Markの値を、
外部からの指示によりそれぞれ固定する請求項１乃至３
のいずれか１項記載のバッファ回路。 - 【請求項５】 流出入する可変長データが一時的に格納
されるＦＩＦＯメモリを備え、通信装置間のデータ転送
速度の差を吸収するためのバッファリング処理を行なう
バッファ回路で用いられる、 オーバーフローを防止するために前記ＦＩＦＯメモリの
データ蓄積量に応じて設定されるHigh Water Mark、及
びアンダーフローを防止するために前記ＦＩＦＯメモリ
のデータ蓄積量に応じて設定されるLow Water Markの値
を最適に設定するためのバッファ回路の制御方法であっ
て、 予め前記High Water Markの値とカウント値が一致する
第１のカウンタと、前記Low Water Markの値とカウント
値が一致する第２のカウンタとを備えておき、 前記第１のカウンタのカウント値として所定の初期値を
設定し、前記第２のカウンタのカウント値として前記第
１のカウンタの初期値よりも小さい所定の初期値を設定
し、 前記ＦＩＦＯメモリのデータ蓄積量が前記High Water M
arkの値よりも多くなったときに、バッファ回路へデー
タを送信する回路に該データの送信を停止させ、 前記オーバーフローの発生を検出する度に前記第１のカ
ウンタのカウント値を１デクリメントし、 前記ＦＩＦＯメモリのデータ蓄積量が前記Low Water Ma
rkの値よりも少なくなったときに、バッファ回路から出
力されるデータを受信する回路に該データの読み出しを
停止させ、 前記アンダーフローの発生を検出する度に前記第２のカ
ウンタのカウント値を１インクリメントするバッファ回
路の制御方法。 - 【請求項６】 前記High Water Markと前記Low Water M
arkの値が等しくなったときに、前記バッファリング処
理の制御不能を発光素子を点灯させて外部に通知する請
求項５記載のバッファ回路の制御方法。 - 【請求項７】 前記High Water Markと前記Low Water M
arkの値が等しくなったときに、前記第１のカウンタ及
び前記第２のカウンタのカウント値を各々の初期値に再
設定し、前記バッファリング処理を再開する請求項６記
載のバッファ回路の制御方法。 - 【請求項８】 前記High Water Mark及び前記Low Water
Markの値を、外部からの指示によりそれぞれ固定する
請求項５乃至７のいずれか１項記載のバッファ回路の制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341902A JP2003143238A (ja) | 2001-11-07 | 2001-11-07 | バッファ回路及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341902A JP2003143238A (ja) | 2001-11-07 | 2001-11-07 | バッファ回路及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003143238A true JP2003143238A (ja) | 2003-05-16 |
Family
ID=19155850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001341902A Pending JP2003143238A (ja) | 2001-11-07 | 2001-11-07 | バッファ回路及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003143238A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007508746A (ja) * | 2003-10-10 | 2007-04-05 | トムソン ライセンシング | ネットワークにおけるトラフィック分離に基づいた帯域幅予約機構 |
| CN100337443C (zh) * | 2003-07-02 | 2007-09-12 | 华为技术有限公司 | 一种先入先出存储器及快速产生存储标志的方法 |
| JP2008293198A (ja) * | 2007-05-23 | 2008-12-04 | Nippon Telegr & Teleph Corp <Ntt> | データ転送制御プログラム、データ転送制御方法、データ配信装置および記録媒体 |
-
2001
- 2001-11-07 JP JP2001341902A patent/JP2003143238A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100337443C (zh) * | 2003-07-02 | 2007-09-12 | 华为技术有限公司 | 一种先入先出存储器及快速产生存储标志的方法 |
| JP2007508746A (ja) * | 2003-10-10 | 2007-04-05 | トムソン ライセンシング | ネットワークにおけるトラフィック分離に基づいた帯域幅予約機構 |
| JP4721286B2 (ja) * | 2003-10-10 | 2011-07-13 | トムソン ライセンシング | ネットワークにおけるトラフィック分離に基づいた帯域幅予約機構 |
| JP2008293198A (ja) * | 2007-05-23 | 2008-12-04 | Nippon Telegr & Teleph Corp <Ntt> | データ転送制御プログラム、データ転送制御方法、データ配信装置および記録媒体 |
| JP4695116B2 (ja) * | 2007-05-23 | 2011-06-08 | 日本電信電話株式会社 | 制御プログラム、制御方法、データ配信装置および記録媒体 |
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