JP2003141092A

JP2003141092A - サーバ装置

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Publication number: JP2003141092A
Application number: JP2001341431A
Authority: JP
Inventors: Takehiro Niitsu; 岳洋新津; Masao Funada; 雅夫舟田; Takeshi Kamimura; 健上村; Hidenori Yamada; 秀則山田; Junji Okada; 純二岡田; Shinya Kyozuka; 信也経塚; Kazuhiro Sakasai; 一宏逆井; Tsutomu Hamada; 勉浜田; Shinobu Koseki; 忍小関; Tadashi Takanashi; 紀高梨
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2001-11-07
Filing date: 2001-11-07
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】複数のプロセッサを光学的に接続したサーバ装
置を提供する。【解決手段】各ノード＃１〜＃７において、バスＩＦ
部２００は、ＣＰＵ２０２、キャッシュメモリ２０４ま
たはメモリ２０６から出力されるパラレル形式のデータ
をシリアル形式のデータに変換し、さらに、電気的なデ
ータを光学的な信号に変換し、光バス２のシリアル信号
バス３０を介して他のノードに対して転送する。また、
各ノード＃１〜＃７において、バスＩＦ部２００は、他
のノードから光バス２のシリアル信号バス３０を介して
転送されてきた光学的な信号をシリアル形式のデータに
変換し、さらに、パラレル形式のデータに変換して、Ｃ
ＰＵ２０２、キャッシュメモリ２０４またはメモリ２０
６に対して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ・メモリな
どをそれぞれ有するデータ処理ノード間で光学的にデー
タを転送し、データ処理を行うサーバ装置に関する。

【０００２】

【従来の技術】近年、プロセッサの性能が著しく向上し
ている。しかしながら、メモリおよびバスの性能向上
は、プロセッサの性能向上に必ずしも追いついていな
い。また、例えば、「並列コンピュータ（天野秀晴著，
１９９６年，昭晃堂）」（文献１）は、並列に結合した
複数のマイクロプロセッサ（ＣＰＵ）の間でメモリを共
有させ、ＣＰＵ間でデータを転送しつつデータ処理を行
う並列コンピュータを開示する。

【０００３】ＣＰＵ・メモリ間の接続は、クロスバスイ
ッチなどを用いて行われる。しかしながら、ＣＰＵ・メ
モリを載せた多数の基板の間を接続するバックパネルの
配線の数は非常に多くなってしまうので、バックパネル
が非常に厚く、巨大化し、並列コンピュータの実装が困
難になってしまう。

【０００４】このような観点から、並列コンピュータの
基板間を光学的に接続する提案がなされている。例え
ば、「特開平９−１５２５７１号公報」（文献２）は、
基板間を光学的に接続する構成を開示する。しかしなが
ら、文献２に開示された構成は、導光路の中にくさび形
の反射面を設けて光学信号をスイッチングするので、光
学信号の損失が大きく、ファンアウトを多く取ることが
できない。

【０００５】また、「特開２０００−２６８００６」お
よび「特開２０００−２６８００７」（文献２，３）
は、複数のプロセッサの間を光学的に結合した構成を開
示する。しかしながら、文献２，３は、複数のプロセッ
サ間を光学的に結合した構成のサーバ装置への応用を開
示していない。

【０００６】

【発明が解決しようとする課題】本発明は、上述した従
来技術の問題点に鑑みてなされたものであり、複数のプ
ロセッサを光学的に接続したサーバ装置を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明にかかるサーバ装置は、それぞれＣＰＵを１
つ以上有する複数のデータ処理ノードと、それぞれメモ
リを有する１つ以上のメモリノードと、前記データ処理
ノードおよび前記メモリノードの間で、光学的にデータ
を転送する光学バスとを有する。

【０００８】好適には、前記複数のデータ処理ノード
は、複数のＣＰＵを有する１つ以上の第１のデータ処理
ノード、１つ以上のＣＰＵとキャッシュメモリとを有す
る１つ以上の第２のデータ処理ノード、および、１つ以
上のＣＰＵとメモリとを有する１つ以上の第３のデータ
処理ノード、またはこれらの任意の組み合わせを含む。

【０００９】好適には、前記１つ以上のメモリノード
は、メモリを有する１つ以上の第１のメモリノード、お
よび、キャッシュメモリとメモリとを有する１つ以上の
第２のメモリノード、またはこれらのいずれかを含む。

【００１０】好適には、前記光学バスは、それぞれ前記
データ処理ノードおよび前記メモリノードの間で、シリ
アルなデータを光学的に転送する１つ以上のシリアル信
号バスを含む。

【００１１】好適には、前記光学バスは、それぞれ前記
データ処理ノードおよび前記メモリノードの間で、シリ
アルなデータを光学的に転送する複数のシリアル信号バ
スを含み、前記データ処理ノードおよび前記メモリノー
ドそれぞれは、それぞれ前記シリアル信号バスの任意の
いずれかに対してデータを送信する１つ以上のデータ送
信手段、および、それぞれ前記シリアル信号バスの任意
のいずれかからのデータを受信する１つ以上のデータ受
信手段、またはこれらのいずれかを有する。

【００１２】

【発明の実施の形態】以下、本発明の実施形態を説明す
る。図１は、本発明にかかるサーバ装置１の構成を例示
する図である。図２は、図１に示したサーバ装置１の構
成部分間の接続を示す図である。なお、以下の各図にお
いては、実質的に同一の構成部分には、同一の符号が付
されている。図１および図２に示すように、サーバ装置
１は、フレーム信号発生基板１０、キャッシュ付きメモ
リ基板２０−１，２０−２、メモリ基板２２、ＣＰＵ基
板２４、キャッシュメモリ付きＣＰＵ基板２６およびメ
モリ付きＣＰＵ基板２８−１，２８−２が、光バス２を
介して相互に接続された構成を採る。また、光バス２
は、１つ以上のシリアル信号バス３０−１〜３０−Ｊ
（Ｊ≧１）およびフレーム信号用バス３２を含む。サー
バ装置１は、これらの構成部分により、キャッシュ付き
メモリ基板２０−１，２０−１、メモリ基板２２、ＣＰ
Ｕ基板２４、キャッシュメモリ付きＣＰＵ基板２６およ
びメモリ付きＣＰＵ基板２８−１，２８−２の間で相互
にデータを転送し、情報処理を行う。

【００１３】なお、以下、複数ある構成部分、例えばキ
ャッシュ付きメモリ基板２０−１，２０−２のいずれか
を特定せずに示す場合には、単にキャッシュ付きメモリ
基板２０などとも記す。以下、図１，図２に示す光バス
２に接続されるフレーム信号発生基板１０以外の構成部
分、キャッシュ付きメモリ基板２０−１〜メモリ付きＣ
ＰＵ基板２８−２を、単にノード＃１〜＃７とも記す。

【００１４】［フレーム信号発生基板１０］図３は、図
１，図２に示したフレーム信号発生基板１０の構成を示
す図である。図３に示すように、フレーム信号発生基板
１０は、クロック発生回路１００、分周回路１０２、送
信回路６２８および電気・光（ＥＯ）変換回路６３０か
ら構成される。フレーム信号発生基板１０において、ク
ロック発生回路１００は、各ノード＃１〜＃７におい
て、データ転送のタイミングを規定するクロック信号Ｃ
ＬＫを生成し、フレーム信号発生基板１０２に対して出
力する。分周回路１０２は、ロック発生回路１００が生
成したクロック信号ＣＬＫを分周し、各ノード＃１〜＃
７において、クロック信号ＣＬＫの再生、および、デー
タのパラレル／シリアル変換およびシリアル／パラレル
変換に用いられるフレーム信号ＦＲを生成し、送信回路
６２８に対して出力する。

【００１５】送信回路６２８は、分周回路１０２が生成
したフレーム信号ＦＲを、電流信号Ｉに変換し、ＥＯ変
換回路６３０に対して出力する。

【００１６】ＥＯ変換回路６３０は、送信回路６２８か
ら入力されるフレーム信号ＦＲの電流信号Ｉを、光学的
なフレーム信号ＦＲに変換し、シリアル信号バス３のフ
レーム信号用バス３２を介して各ノード＃１〜＃７に対
して出力する。

【００１７】［キャッシュ付きメモリ基板２０］図４
は、図１，図２に示したキャッシュ付きメモリ基板２０
−１〜メモリ付きＣＰＵ基板２８−２（ノード＃１〜＃
７）それぞれに含まれるバスインターフェース部（バス
ＩＦ部）２００の構成を示す図である。なお、以下、図
示を簡略化し、説明を明確化するために、特記無き限
り、各図において、光バス２が４つのシリアル信号バス
３０（Ｊ＝４）を含む場合を具体例として示す。図１，
図２に示すキャッシュ付きメモリ基板２０は、バスイン
ターフェース部２００、キャッシュメモリ２０４および
メモリ２０６などから構成される。

【００１８】［バスＩＦ部２００］図４に示すように、
バスＩＦ部２００は、クロック信号再生部５、光バス２
のシリアル信号バス３０−１〜３０−４それぞれに対応
して設けられるバスＩＦ回路６−１〜６−４（＃１〜＃
４）から構成される。クロック信号再生部５は、光・電
気変換回路（ＯＥ変換回路）６００、受信回路６０２お
よびてい倍回路５００から構成される。

【００１９】バスＩＦ回路６ー１〜６−４それぞれは、
受信部６０および送信部６２から構成される。受信部６
０は、ＯＥ変換回路６００、受信回路６０２およびシリ
アル／パラレル変換回路（Ｓ／Ｐ変換回路）６０４から
構成される。バスＩＦ回路６２は、パラレル／シリアル
変換回路（Ｐ／Ｓ変換回路６２６、送信回路６２８およ
びＥＯ変換回路６３０から構成される。

【００２０】［クロック信号再生部５］クロック信号再
生部５において、ＯＥ変換回路６００は、フレーム信号
発生基板１０（図１，図２）からフレーム信号用バス３
２を介して入力される光学的なフレーム信号ＦＲを、電
流信号に変換し、受信回路６０２に対して出力する。

【００２１】受信回路６０２は、ＯＥ変換回路６００か
ら入力される電流信号をフレーム信号ＦＲに変換し、バ
スＩＦ回路６のＳ／Ｐ変換回路６０４、Ｐ／Ｓ変換回路
６２６およびてい倍回路５００に対して出力する。

【００２２】てい倍回路５００は、ＰＬＬ回路などから
構成され、受信回路６０２から入力されたフレーム信号
ＦＲをてい倍してクロック信号ＣＬＫを再生し、Ｓ／Ｐ
変換回路６０４およびＰ／Ｓ変換回路６２６に対して出
力する。

【００２３】［受信部６０］バスＩＦ回路６の受信部６
０において、ＯＥ変換回路６００は、他のノードから、
シリアル信号バス３０を介して入力される光学的な信号
を電流信号Ｉに変換し、受信回路６０２に対して出力す
る。

【００２４】受信回路６０２は、ＯＥ変換回路６００か
ら入力された電流信号Ｉを電圧信号Ｖに変換し、サーバ
装置１におけるデータ処理に用いられるシリアル形式の
データとして、Ｓ／Ｐ変換回路６０４に対して出力す
る。

【００２５】Ｓ／Ｐ変換回路６０４は、クロック信号再
生部５から入力されるクロック信号ＣＬＫおよびフレー
ム信号ＦＲを用いて、シリアル形式のデータをＭビット
パラレル形式（Ｍは整数）のデータに変換し、キャッシ
ュメモリ２０４（他の種類のノードにおいては、ＣＰＵ
２０２またはメモリ２０６）に対して出力する。

【００２６】［送信部６２］バスＩＦ回路６の送信部６
２において、Ｐ／Ｓ変換回路６２６は、クロック信号再
生部５から入力されるクロック信号ＣＬＫおよびフレー
ム信号ＦＲを用いて、サーバ装置１におけるデータ処理
に用いられるＭビットパラレル形式のデータをシリアル
形式のデータに変換し、電圧信号Ｖとして送信回路６２
８に対して出力する。

【００２７】送信回路６２８は、Ｐ／Ｓ変換回路６２６
から入力される電圧信号Ｖを電流信号Ｉに変換し、ＥＯ
変換回路６３０に対して出力する。

【００２８】ＥＯ変換回路６３０は、送信回路６２８か
ら入力される電流信号Ｉを、光学的な信号に変換し、シ
リアル信号バス３０を介して、他のノードに対して出力
する。

【００２９】［メモリ基板２２］メモリ基板２２は、バ
スインターフェース部２００およびメモリ２０６などか
ら構成される。

【００３０】［ＣＰＵ基板２４］ＣＰＵ基板２４は、バ
スインターフェース部２００および１つ以上のＣＰＵ２
０２−１，２０２−２などから構成される。

【００３１】［キャッシュメモリ付きＣＰＵ基板２６］
キャッシュメモリ付きＣＰＵ基板２６は、バスインター
フェース部２００、キャッシュメモリ２０４およびＣＰ
Ｕ２０２から構成される。

【００３２】［メモリ付きＣＰＵ基板２８］メモリ付き
ＣＰＵ基板２８は、バスインターフェース部２００、Ｃ
ＰＵ２０２およびメモリ２０６から構成される。

【００３３】［各ノードの入出力］図５は、図１，図２
に示したサーバ装置１において、ノード＃１〜＃７の全
てが、シリアル信号バス３０−１〜３０−４の全てに対
してＯＥ変換回路６００およびＥＯ変換回路６３０を備
えている場合の信号の入出力を示す図である。図５に示
すように、キャッシュ付きメモリ基板２０−１〜メモリ
付きＣＰＵ基板２８−２（ノード＃１〜＃７）の全て
が、シリアル信号バス３０−１〜３０−４の全てに対し
てＯＥ変換回路６００およびＥＯ変換回路６３０を備え
るている場合には、各ノード＃１〜＃７それぞれは、シ
リアル信号バス３０−１〜３０−４それぞれに対してデ
ータを光学的な信号として送信可能であり、また、シリ
アル信号バス３０−１〜３０−４それぞれから、データ
を光学的な信号として受信することができる。

【００３４】［光バス２］図６は、図１，図２に示した
光バス２の上面図である。図７は、図１，図２に示した
光バス２の側面図である。図８は、図１，図２に示した
光バス２の斜視図である。図９は、図６〜図８などに示
したフレーム信号用バス３２の斜視図である。図１０
は、図６〜図８などに示したフレーム信号用バス３２の
側面図である。なお、図１などにはサーバ装置１が７つ
のノード＃１〜＃７を含む場合を示したが、図示の簡略
化のために、図６〜図８においては、サーバ装置１が４
つのノード＃１〜＃４のみを含む場合を示す。

【００３５】図６，図７に示すように、光バス２は、光
配線基板３４に、シリアル信号バス３０−１〜３０−４
とフレーム信号用バス３２とが埋め込まれた構成をと
る。キャッシュ付きメモリ基板２０〜ＣＰＵ基板２４
（ノード＃１〜＃４）は、それぞれのＯＥ変換回路６０
０およびＥＯ変換回路６３０が、シリアル信号バス３０
−１〜３０−４およびフレーム信号用バス３２の反射面
３０２−１〜３０２−４（図８〜図１０を参照して後述
する）との間で光学信号を入出力可能となるような位置
に配設される。キャッシュ付きメモリ基板２０〜ＣＰＵ
基板２４（ノード＃１〜＃４）は、光配線基板３４の電
気回路３６から電源の供給を受け、さらに、必要に応じ
て電気回路３６との間で電気的な信号を入出力する。

【００３６】［シリアル信号バス３０］シリアル信号バ
ス３０は、例えば、図８に示す形状に形成されたシート
状のポリメチルメタクリレート（ＰＭＭＡ）であって、
その一端には反射面３００が設けられている。シリアル
信号バス３０には、さらに、キャッシュ付きメモリ基板
２０〜ＣＰＵ基板２４（ノード＃１〜＃４）のＯＥ変換
回路６００およびＥＯ変換回路６３０；図４）と対向す
る位置に、これらの基板からの光学信号を反射面３００
に導き、反対に、反射面３００により反射された光学信
号を反射して、これらの基板に導く反射部３０２−１〜
３０２−４が設けられている。シリアル信号バス３０
は、キャッシュ付きメモリ基板２０〜ＣＰＵ基板２４
（ノード＃１〜＃４）それぞれのバスＩＦ部６から入力
された光学信号を他のノードに対して伝送し、反対に、
他のノードから伝送されてきた光学信号をバスＩＦ部６
に導く。

【００３７】［フレーム信号用バス３２］フレーム信号
用バス３２は、例えば、図９，図１０に示すように、シ
リアル信号バス３０と同様な形状（図８）に形成された
シート状のポリメチルメタクリレートであって、フレー
ム信号発生回路１０（図１〜図３）の基板から入力され
るフレーム信号を反射する傾斜した反射面３０４が設け
られている。フレーム信号用バス３２には、さらに、シ
リアル信号バス３０と同様に、ノード＃ｊの基板の光学
信号入力部（ＥＯ変換回路６３０；図４）と対向する位
置に、フレーム信号発生回路１０の基板からの光学的な
フレーム信号ＦＲを反射して、これらの基板のクロック
再生回路５に導く反射部３０２−１〜３０２−４が設け
られている。フレーム信号用バス３２は、フレーム信号
発生回路１０から入力された光学的なフレーム信号ＦＲ
を、シリアル信号バス３０−１〜３０−４のクロック再
生回路５に対して伝送する。

【００３８】［サーバ装置１の動作］以下、サーバ装置
１の全体的な動作を説明する。サーバ装置１のフレーム
信号発生回路１０（図１〜図３）は、フレーム信号ＦＲ
を生成し、光バス２（図１など）のフレーム信号用バス
３２を介して、キャッシュ付きメモリ基板２０〜メモリ
付きＣＰＵ基板２８−２（ノード＃１〜＃７）のクロッ
ク再生回路５（図４）に対して供給する。各ノードのク
ロック再生回路５は、供給されたフレーム信号ＦＲから
クロック信号ＣＬＫを再生し、フレーム信号ＦＲととも
に、各ノードの構成部分に対して供給する。

【００３９】キャッシュ付きメモリ基板２０〜メモリ付
きＣＰＵ基板２８（ノード＃１〜＃７）それぞれにおい
て、バスＩＦ回路６の送信部６２（図４）は、ＣＰＵ２
０２、キャッシュメモリ２０４またはメモリ２０６から
出力されるパラレル形式のデータをシリアル形式のデー
タに変換し、さらに、電気的なデータを光学的な信号に
変換し、シリアル信号バス３０（図１，図２，図６〜図
８）を介して他のノードに対して転送する。

【００４０】また、キャッシュ付きメモリ基板２０〜メ
モリ付きＣＰＵ基板２８（ノード＃１〜＃７）それぞれ
において、バスＩＦ回路６の受信部６０（図４）は、他
のノードからシリアル信号バス３０（図１，図２，図６
〜図８）を介して転送されてきた光学的な信号をシリア
ル形式のデータに変換し、さらに、パラレル形式のデー
タに変換して、ＣＰＵ２０２、キャッシュメモリ２０４
またはメモリ２０６に対して出力する。

【００４１】［効果］以上説明したように、サーバ装置
１においては、それぞれＣＰＵまたはメモリが搭載され
た回路基板が、光学的な信号を介して相互に接続され、
並列的にデータ処理を行うことができる。また、サーバ
装置１においては、回路基板が相互に光学的な信号によ
り接続されるので、光配線基板３４上の配線が簡単です
み、光配線基板３４を小さくすることができる。例え
ば、８つのノードの基板をバックパネルを介して６ビッ
ト並列に電気的にクロスコネクト接続する場合には、信
号線だけで３３６本の配線が必要となるが、シリアル信
号バス３０を介して接続すれば、シリアル信号バス３０
の数は６本ですむ。

【００４２】また、サーバ装置１のシリアル信号バス３
０において、光学信号の損失は非常に小さいので、各基
板のファンアウトを大きくすることができ、多くの基板
を光配線基板３４に配設して、ＣＰＵなどの並列度を上
げることができるので、サーバ装置１の処理速度を大き
く向上させることができる。また、サーバ装置１におい
ては、各ノードが光学的信号を介して相互に接続される
ので、各ノードの基板を光配線基板３４に対して抜き差
ししてもノイズが発生せず、基板の活線挿抜が可能であ
り、メンテナンスの際に、サーバ装置１の電源を切った
り入れたりしなくてすむ。

【００４３】［変形例］図１１は、キャッシュ付きメモ
リ基板２０〜メモリ付きＣＰＵ基板２８−２（ノード＃
１〜＃７；図１，図２）それぞれが、データの送信と受
信とで、シリアル信号バス３０を分けて用いる場合を例
示する図である。図１２は、キャッシュ付きメモリ基板
２０〜メモリ付きＣＰＵ基板２８−２（ノード＃１〜＃
７；図１，図２）それぞれが、データの送信と受信とで
任意のシリアル信号バス３０を用いる場合を例示する図
である。

【００４４】図１１に示すように、例えば、キャッシュ
付きメモリ基板２０において、シリアル信号バス３０−
１，３０−３（図１，図２）に対応するバスＩＦ回路６
−１，６−３のみに受信部６０（ＯＥ変換回路６００）
を設けて、シリアル信号バス３０−１，３０−２からは
データの受信のみを行い、シリアル信号バス３０−２，
３０−４（図１，図２）に対応するバスＩＦ回路６−
２，６−４のみに受信部６０（ＥＯ変換回路６３０）を
設けて、シリアル信号バス３０−１，３０−２に対して
はデータの送信のみを行うように構成することも可能で
ある。

【００４５】また、図１２に示すように、キャッシュ付
きメモリ基板２０〜メモリ付きＣＰＵ基板２８−２（ノ
ード＃１〜＃７）の全てがシリアル信号バス３０−１に
対するデータの送信および受信を行い、シリアル信号バ
ス３０−２に対してはキャッシュ付きメモリ基板２０−
１、メモリ基板２２、キャッシュメモリ付きＣＰＵ基板
２６およびメモリ付きＣＰＵ基板２８−２（ノード＃
１，＃３，＃５，＃７）がデータの送信のみを行い、そ
の他のノード＃２，＃４，＃６が、シリアル信号バス３
０−２からのデータの受信のみを行うといったように、
サーバ装置１の構成に応じて、各ノードが、任意のシリ
アル信号バス３０に対してデータを送信し、あるいは、
任意のシリアル信号バスからデータを受信するように構
成してもよい。このように、サーバ装置１においては、
各基板の機能に合わせて、自由に接続関係を変更するこ
とができる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
複数のプロセッサを光学的に接続してサーバ装置を構成
することができる。

【図面の簡単な説明】

【図１】本発明にかかるサーバ装置の構成を例示する図
である。

【図２】図１に示したサーバ装置の構成部分間の接続を
示す図である。

【図３】図１，図２に示したフレーム信号発生基板の構
成を示す図である。

【図４】図１，図２に示したキャッシュ付きメモリ基板
〜メモリ付きＣＰＵ基板（ノード＃１〜＃７）それぞれ
に含まれるバスインターフェース部（バスＩＦ部）の構
成を示す図である。

【図５】図１，図２に示したサーバ装置において、ノー
ド＃１〜＃７の全てが、シリアル信号バスの全てに対し
てＯＥ変換回路およびＥＯ変換回路を備えている場合の
信号の入出力を示す図である。

【図６】図１，図２に示した光バスの上面図である。

【図７】図１，図２に示した光バスの側面図である。

【図８】図１，図２に示した光バスの斜視図である。

【図９】図６〜図８などに示したフレーム信号用バスの
斜視図である。

【図１０】図６〜図８などに示したフレーム信号用バス
の側面図である。

【図１１】キャッシュ付きメモリ基板〜メモリ付きＣＰ
Ｕ基板（ノード＃１〜＃７；図１，図２）それぞれが、
データの送信と受信とで、シリアル信号バスを分けて用
いる場合を例示する図である。

【図１２】キャッシュ付きメモリ基板〜メモリ付きＣＰ
Ｕ基板（ノード＃１〜＃７；図１，図２）それぞれが、
データの送信と受信とで任意のシリアル信号バスを用い
る場合を例示する図である。

【符号の説明】

１・・・サーバ装置２０−１，２０−２・・・キャッシュ付きメモリ基板
（ノード＃１，＃２）２２・・・メモリ基板（ノード＃３）２４・・・ＣＰＵ基板（ノード＃４）２６・・・キャッシュメモリ付きＣＰＵ基板（ノード＃
５）２８−１，２８−２・・・メモリ付きＣＰＵ基板２８
（ノード＃６，＃７）２００・・・・バスＩＦ部５・・・てい倍回路５００・・・てい倍回路６−１〜６−４・・・バスＩＦ回路６０・・・受信部６００・・・ＯＥ変換回路６０２・・・受信回路６０４・・・Ｓ／Ｐ変換回路６２・・・送信部６２６・・・Ｐ／Ｓ変換回路６２８・・・送信回路６３０・・・ＥＯ変換回路２０２・・・ＣＰＵ２０４・・・キャッシュメモリ２０６・・・メモリ２・・・光バス３０−１〜３０−Ｊ，３０・・・シリアル信号バス３２・・・フレーム信号用バス３４・・・光配線基板３６・・・電気回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 13/16 ５１０Ｇ０６Ｆ 13/16 ５１０Ａ (72)発明者上村健神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者山田秀則神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者岡田純二神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者経塚信也神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者逆井一宏神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者浜田勉神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者小関忍神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者高梨紀神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者三浦昌明神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者馬場智夫神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者久田将司神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者小林健一神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内 (72)発明者遠島昭神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内Ｆターム(参考） 5B005 KK02 MM01 5B045 BB07 BB12 BB28 BB29 GG01 5B060 MB00

Claims

【特許請求の範囲】

【請求項１】それぞれＣＰＵを１つ以上有する複数のデ
ータ処理ノードと、それぞれメモリを有する１つ以上のメモリノードと、前記データ処理ノードおよび前記メモリノードの間で、
光学的にデータを転送する光学バスとを有するサーバ装
置。
【請求項２】前記複数のデータ処理ノードは、複数のＣ
ＰＵを有する１つ以上の第１のデータ処理ノード、１つ
以上のＣＰＵとキャッシュメモリとを有する１つ以上の
第２のデータ処理ノード、および、１つ以上のＣＰＵと
メモリとを有する１つ以上の第３のデータ処理ノード、
またはこれらの任意の組み合わせを含む請求項１に記載
のサーバ装置。
【請求項３】前記１つ以上のメモリノードは、メモリを
有する１つ以上の第１のメモリノード、および、キャッ
シュメモリとメモリとを有する１つ以上の第２のメモリ
ノード、またはこれらのいずれかを含む請求項１または
２に記載のサーバ装置。
【請求項４】前記光学バスは、それぞれ前記データ処理
ノードおよび前記メモリノードの間で、シリアルなデー
タを光学的に転送する１つ以上のシリアル信号バスを含
む請求項１〜３のいずれかに記載のサーバ装置。
【請求項５】前記光学バスは、それぞれ前記データ処理
ノードおよび前記メモリノードの間で、シリアルなデー
タを光学的に転送する複数のシリアル信号バスを含み、前記データ処理ノードおよび前記メモリノードそれぞれ
は、それぞれ前記シリアル信号バスの任意のいずれかに対し
てデータを送信する１つ以上のデータ送信手段、およ
び、それぞれ前記シリアル信号バスの任意のいずれかからの
データを受信する１つ以上のデータ受信手段、またはこれらのいずれかを有する請求項１〜３のいずれ
かに記載のサーバ装置。