JP2003133382A - Method for analyzing semiconductor fault, and semiconductor manufacturing method - Google Patents
Method for analyzing semiconductor fault, and semiconductor manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体故障解析方
法及び半導体製造方法に係り、特に、バイポーラトラン
ジスタを有する半導体集積回路の故障解析に適用して好
適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor failure analysis method and a semiconductor manufacturing method, and is particularly suitable for application to failure analysis of a semiconductor integrated circuit having a bipolar transistor.
【０００２】[0002]
【従来の技術】半導体集積回路の分野では、ＬＳＩ(Lar
ge Scale Integration)の大規模化、微細化、多層化が
進み、解析による設計プロセス又は製造プロセスへのフ
ィードバックのスピードアップの必要性から故障解析技
術が年々進歩している。特に、故障箇所の特定技術に関
しては、ＥＢ(Electoron Beam)テスタや発熱発光解析装
置等のＬＳＩテスタとのリンクと解析治具共通化による
多角解析環境の構築とＣＡＤ（Computer Aided Design)
技術等を利用した操作の自動化、容易化について様々な
検討がなされ、これに伴って数多くの提案もなさてい
る。2. Description of the Related Art In the field of semiconductor integrated circuits, LSI (Lar
The failure analysis technology is advancing year by year due to the need to speed up feedback to the design process or the manufacturing process by analysis, due to the increasing scale, miniaturization, and multilayering of ge Scale Integration). In particular, regarding the technology to identify the failure location, a polygon analysis environment is constructed and CAD (Computer Aided Design) is established by linking with an LSI tester such as an EB (Electoron Beam) tester or a heat generation / emission analysis device and using a common analysis jig.
Various studies have been made on automation and facilitation of operations using technology, and many proposals have been made accordingly.
【０００３】半導体集積回路における故障箇所の特定手
法の一つに、エミッション顕微鏡（以下、ＥＭＳとも記
す）を用いた手法がある。この手法は、半導体集積回路
を故障症状が再現するように電気的に駆動させるととも
に、この駆動に際して、故障に起因した異常電流によっ
て半導体素子から発生する光を高感度のＣＣＤ(Charge
Coupled Device）又は光電子倍増管を内蔵したカメラで
検出するものである。半導体素子での発光は、主に半導
体素子内の電子−ホール再結合に起因するものである。One of the methods for identifying a failure point in a semiconductor integrated circuit is a method using an emission microscope (hereinafter also referred to as EMS). In this method, a semiconductor integrated circuit is electrically driven so that a failure symptom is reproduced, and at the time of this driving, light generated from a semiconductor element due to an abnormal current caused by the failure is detected by a highly sensitive CCD (Charge).
Coupled Device) or a camera with a built-in photomultiplier tube. Light emission in a semiconductor device is mainly due to electron-hole recombination in the semiconductor device.
【０００４】ＣＭＯＳ(Complementary Metal Oxide Sem
iconductor)トランジスタを有する半導体集積回路（以
下、ＣＭＯＳＬＳＩとも記す）の場合、その回路動作は
ＣＭＯＳトランジスタのスイッチング動作だけを考慮す
ればよく、またトランジスタ動作時に強い発光を伴うた
め、その発光情報を基に回路内を追跡して故障箇所を特
定することは比較的容易である。現在では、故障解析時
における集積回路駆動の自動化、或いはルーティン化を
目的としたＬＳＩテスタとＥＭＳ装置との直接接続の環
境が次第に整いつつあり、数多くの解析事例も報告され
ている。中でも、Ｉｄｄｑ（回路静的状態での電源電
流）異常電流を対象とした発光解析がＣＭＯＳＬＳＩの
故障箇所特定の有力な手法として提案されている（例え
ば、特開２０００−２７５３０６号公報、特開２０００
−２２３５４５号公報、特開２０００−１９２１７号公
報等参照）CMOS (Complementary Metal Oxide Sem)
In the case of a semiconductor integrated circuit having an (iconductor) transistor (hereinafter, also referred to as a CMOS LSI), its circuit operation only needs to consider the switching operation of the CMOS transistor, and strong light emission is accompanied during the transistor operation. It is relatively easy to trace the inside of the circuit to identify the failure point. At present, the environment for direct connection between an LSI tester and an EMS device for the purpose of automating the integrated circuit drive at the time of failure analysis or making it into a routine is gradually being prepared, and many analysis cases have been reported. Among them, light emission analysis targeting Iddq (power supply current in a circuit static state) abnormal current has been proposed as a powerful method for identifying a failure location of a CMOS LSI (for example, Japanese Patent Laid-Open Nos. 2000-275306 and 2000).
(See JP-A-223545, JP-A-2000-19217, etc.)
【０００５】一方、ＣＭＯＳＬＳＩ以外のデバイス、例
えばバイポーラトランジスタを有するミックスシグナル
(Mixed Signal)集積回路（以下、ＭＳＩＣとも記す）で
は、回路内部で様々な電位波形が伝搬していて回路動作
が複雑であること、通常のリニア領域で回路内のバイポ
ーラトランジスタ素子が動作しているときに全く発光を
伴わないこと、回路動作の検証に絶対電位の測定が必要
である場合が多いことなどの理由から、上記ＣＭＯＳＬ
ＳＩのようにＥＭＳを用いたトランジスタの異常発光の
有無のみで回路動作を推定していくことが極めて困難な
状況となっている。そのため、ＭＳＩＣ等の半導体集積
回路における故障箇所の絞り込み及び特定の手法として
は、プローブ針を用いた回路内部配線への針立てによる
電気的測定が主体となっている。On the other hand, a device other than CMOS LSI, for example, a mixed signal having a bipolar transistor
(Mixed Signal) In an integrated circuit (hereinafter, also referred to as MSIC), various potential waveforms are propagated inside the circuit and the circuit operation is complicated, and a bipolar transistor element in the circuit operates in a normal linear region. The CMOSL described above is used because it does not emit light at all and the measurement of the absolute potential is often required to verify the circuit operation.
As in SI, it is extremely difficult to estimate the circuit operation only by the presence / absence of abnormal light emission of a transistor using EMS. Therefore, as a method of narrowing down and specifying a failure point in a semiconductor integrated circuit such as an MSIC, an electrical measurement is mainly performed by using a probe needle to raise a needle to a circuit internal wiring.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、針立て
による電気的測定によって故障解析を行う場合は、故障
箇所の絞り込み及び特定操作が回路設計者に依存して熟
練を要するうえ、半導体集積回路内を全て針立てで追跡
していくことになる。そのため、バイポーラトランジス
タを有する半導体集積回路の場合は、故障解析に要する
時間が非常に長くなってしまうという不具合があった。However, when performing failure analysis by electrical measurement using a needle stand, it is necessary for the circuit designer to be skilled in narrowing down the failure location and performing a specific operation. All will be tracked with a needle stand. Therefore, in the case of a semiconductor integrated circuit having a bipolar transistor, there is a problem that the time required for failure analysis becomes extremely long.
【０００７】本発明は、上記課題を解決するためになさ
れたもので、その主たる目的は、バイポーラトランジス
タを有する半導体集積回路の故障解析に要する時間を極
力短縮することにある。The present invention has been made to solve the above problems, and its main purpose is to shorten the time required for failure analysis of a semiconductor integrated circuit having a bipolar transistor as much as possible.
【０００８】[0008]
【課題を解決するための手段】本発明に係る第１の半導
体故障解析方法は、バイポーラトランジスタを有する半
導体集積回路を故障症状が再現する条件で駆動し、この
駆動状態の下で半導体集積回路内の発光状態をエミッシ
ョン顕微鏡により検出する第１のステップと、この第１
のステップで検出した発光状態と正常品による発光状態
との違いから故障症状による異常発光部を抽出する第２
のステップと、この第２のステップで抽出した異常発光
部を含む回路ブロックにおいて、当該回路ブロックに存
在する各々のバイポーラトランジスタ素子をその発光形
態に応じて場合分けする第３のステップと、この第３の
ステップで場合分けした各々のバイポーラトランジスタ
素子の発光形態を基に回路ブロック内の電気的動作状態
を推定することにより故障箇所を絞り込む第４のステッ
プと、この第４のステップで絞り込んだ故障箇所を対象
に電気的測定を行うことにより故障箇所を特定する第５
のステップとを有するものである。According to a first semiconductor failure analysis method of the present invention, a semiconductor integrated circuit having a bipolar transistor is driven under the condition that a failure symptom is reproduced, and under this driving condition, the semiconductor integrated circuit The first step of detecting the emission state of light by an emission microscope, and the first step
The abnormal light emission part due to the failure symptom is extracted based on the difference between the light emission state detected in the step and the light emission state of the normal product.
In the circuit block including the abnormal light emission portion extracted in the second step, and a third step in which each bipolar transistor element existing in the circuit block is classified according to its light emission form, The fourth step of narrowing down the failure point by estimating the electrical operating state in the circuit block based on the light emission form of each bipolar transistor element classified in the case of step 3, and the failure narrowed down in this fourth step The fifth place to identify the failure point by performing electrical measurement on the point
And the steps of.
【０００９】この第１の半導体故障解析方法において
は、エミッション顕微鏡により検出した半導体集積回路
の発光状態と正常品による発光状態との違いから異常発
光部を抽出し、この異常発光部を含む回路ブロック内
で、各々のバイポーラトランジスタを発光形態に応じて
場合分けし、その発光形態を基に回路ブロック内の電気
的動作状態を推定することにより故障箇所を絞り込むた
め、従来のように針立てによる電気的測定に大きく依存
することなく、絞り込んだ故障箇所を対象とした必要最
小限の電気的測定だけで故障箇所を特定することが可能
となる。さらに、この第１の半導体故障解析方法を用い
た半導体製造方法として、故障箇所を特定した後にその
故障原因を推定し、この推定した故障原因に応じて半導
体集積回路の製造プロセス条件を変更することにより、
故障解析による製造プロセスへのフィードバックを高速
化することが可能となる。In this first semiconductor failure analysis method, an abnormal light emitting portion is extracted from the difference between the light emitting state of a semiconductor integrated circuit detected by an emission microscope and the light emitting state of a normal product, and a circuit block including this abnormal light emitting portion. Each bipolar transistor is divided into cases according to the light emission form, and the failure location is narrowed down by estimating the electrical operating state in the circuit block based on the light emission form. It is possible to specify the failure point only by the minimum necessary electrical measurement targeting the narrowed down failure point without largely depending on the dynamic measurement. Further, as a semiconductor manufacturing method using the first semiconductor failure analysis method, a failure location is specified, the failure cause is estimated, and the manufacturing process condition of the semiconductor integrated circuit is changed according to the estimated failure cause. Due to
It is possible to speed up feedback to the manufacturing process by failure analysis.
【００１０】本発明に係る第２の半導体故障解析方法
は、バイポーラトランジスタを有する半導体集積回路内
のＩＩＬ回路への入力信号を固定した状態で半導体集積
回路を故障症状が再現する条件で駆動し、この駆動状態
の下で論理的に静止状態となったＩＩＬ回路内のロジッ
クゲート素子の発光状態をエミッション顕微鏡により検
出する第１のステップと、この第１のステップで検出し
た発光状態と正常品による発光状態との違いからＩＩＬ
回路内で故障症状による異常発光部を抽出する第２のス
テップと、この第２のステップで抽出した異常発光部を
基にＩＩＬ回路内のロジック動作状態を推定することに
より当該ＩＩＬ回路内で故障箇所を絞り込む第３のステ
ップと、この第３のステップで絞り込んだ故障箇所を対
象に電気的測定を行うことにより故障箇所を特定する第
４のステップとを有するものである。According to a second semiconductor failure analysis method of the present invention, the semiconductor integrated circuit is driven under the condition that the failure symptom is reproduced with the input signal to the IIL circuit in the semiconductor integrated circuit having the bipolar transistor fixed. The first step of detecting the light emission state of the logic gate element in the IIL circuit which has become a logically stationary state under this driving state by the emission microscope, and the light emission state detected in this first step and the normal product IIL due to the difference in light emission state
A second step of extracting an abnormal light emitting portion due to a failure symptom in the circuit, and a failure in the IIL circuit by estimating a logic operation state in the IIL circuit based on the abnormal light emitting portion extracted in the second step It has a third step of narrowing down the locations, and a fourth step of identifying the failure location by performing electrical measurement on the failure location narrowed down in the third step.
【００１１】この第２の半導体故障解析方法において
は、ＩＩＬ回路を対象とした故障解析に際して、ＩＩＬ
回路への入力信号を固定した状態でエミッション顕微鏡
により検出したＩＩＬ回路内のロジックゲート素子の発
光状態と正常品による発光状態との違いから異常発光部
を抽出し、この異常発光部を基にＩＩＬ回路内のロジッ
ク動作状態を推定することにより故障箇所を絞り込むた
め、従来のように針立てによる電気的測定に大きく依存
することなく、絞り込んだ故障箇所を対象とした必要最
小限の電気的測定だけで故障箇所を特定することが可能
となる。さらに、この第２の半導体故障解析方法を用い
た半導体製造方法として、故障箇所を特定した後にその
故障原因を推定し、この推定した故障原因に応じて半導
体集積回路の製造プロセス条件を変更することにより、
故障解析による製造プロセスへのフィードバックを高速
化することが可能となる。In this second semiconductor failure analysis method, the IIL circuit is used for failure analysis.
The abnormal light emission part is extracted from the difference between the light emission state of the logic gate element in the IIL circuit detected by the emission microscope with the input signal to the circuit fixed and the light emission state of the normal product, and the IIL is extracted based on this abnormal light emission part. Since the failure point is narrowed down by estimating the logic operation state in the circuit, only the minimum necessary electrical measurement for the narrowed down failure point is performed without relying heavily on the electrical measurement with the needle holder as in the past. It is possible to identify the location of failure. Further, as a semiconductor manufacturing method using the second semiconductor failure analysis method, a failure location is specified, then the failure cause is estimated, and the manufacturing process condition of the semiconductor integrated circuit is changed according to the estimated failure cause. Due to
It is possible to speed up feedback to the manufacturing process by failure analysis.
【００１２】本発明に係る第３の半導体故障解析方法
は、バイポーラトランジスタを含む半導体集積回路を、
バイポーラトランジスタが大電流動作に至る手前のバイ
アス状態となる条件で駆動し、この駆動状態の下で半導
体集積回路内の発光状態をエミッション顕微鏡により検
出する第１のステップと、この第１のステップで検出し
た発光状態から異常発光を呈するバイポーラトランジス
タ素子を抽出し、かつ当該抽出したバイポーラトランジ
スタ素子を故障箇所に特定する第２のステップとを有す
るものである。A third semiconductor failure analysis method according to the present invention provides a semiconductor integrated circuit including a bipolar transistor,
The first step in which the bipolar transistor is driven under a condition in which it is in a bias state before reaching the large current operation, and the light emission state in the semiconductor integrated circuit is detected by the emission microscope under this drive state, and the first step The second step of extracting a bipolar transistor element exhibiting abnormal light emission from the detected light emitting state and specifying the extracted bipolar transistor element as a failure location.
【００１３】この第３の半導体故障解析方法において
は、バイポーラトランジスタが大電流動作に至る手前の
バイアス状態となる条件で半導体集積回路を駆動するこ
とにより、コレクタ−エミッタ間がショートしているバ
イポーラトランジスタ素子だけが異常発光するため、上
記バイアス状態で駆動したときの半導体集積回路内の発
光状態をエミッション顕微鏡により検出し、その発光状
態から異常発光を呈するバイポーラトランジスタ素子を
抽出することにより、コレクタ−エミッタ間のショート
に起因した故障箇所（故障トランジスタ）を容易にかつ
短時間で特定することが可能となる。さらに、この第３
の半導体故障解析方法を用いた半導体製造方法として、
故障箇所を特定した後にその故障原因を推定し、この推
定した故障原因に応じて半導体集積回路の製造プロセス
条件を変更することにより、故障解析による製造プロセ
スへのフィードバックを高速化することが可能となる。In the third semiconductor failure analysis method, the bipolar transistor in which the collector and the emitter are short-circuited is driven by driving the semiconductor integrated circuit under the condition that the bipolar transistor is in the bias state before the large current operation. Since only the element emits abnormal light, the light emitting state in the semiconductor integrated circuit when driven in the above bias state is detected by an emission microscope, and the bipolar transistor element exhibiting abnormal light emission is extracted from the light emitting state. It is possible to easily and quickly identify a failure location (failed transistor) due to a short circuit between them. Furthermore, this third
As a semiconductor manufacturing method using the semiconductor failure analysis method of
It is possible to speed up feedback to the manufacturing process by failure analysis by specifying the failure location, estimating the failure cause, and changing the manufacturing process conditions of the semiconductor integrated circuit according to the estimated failure cause. Become.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１５】図１は本発明で用いられるＥＭＳ装置の全
体的な構成例を示す概略図である。図示したＥＭＳ装置
においては、被測定デバイスとなるＭＳＩＣ１がＬＳＩ
テストボード２に実装される。ＬＳＩテストボード２
は、水平２軸方向に移動可能なＸＹステージ、或いは水
平２軸方向と垂直方向に移動可能なＸＹＺステージを有
するボード支持ステージ３によって支持されている。FIG. 1 is a schematic diagram showing an example of the overall configuration of an EMS device used in the present invention. In the illustrated EMS device, the MSIC 1 that is the device under test is an LSI.
It is mounted on the test board 2. LSI test board 2
Are supported by a board support stage 3 having an XY stage movable in two horizontal axis directions or an XYZ stage movable in two vertical axis directions.
【００１６】一方、ＬＳＩテストボード２の上方には、
当該ＬＳＩテストボード２に実装されるＭＳＩＣ１と対
向する状態でＥＭＳ本体４が配置されている。ＥＭＳ本
体４は、光学顕微鏡と高感度の光検出器とを一体に備え
て構成されている。ＥＭＳ本体４の上端部には撮像用の
ＣＣＤカメラ５が取り付けられている。なお、図１では
示していないが、ＬＳＩテストボード２の近傍に、針立
てによる電気的特性測定を行うためのマニュアルプロー
バを設けることも可能である。On the other hand, above the LSI test board 2,
The EMS body 4 is arranged so as to face the MSIC 1 mounted on the LSI test board 2. The EMS body 4 is configured to integrally include an optical microscope and a photodetector with high sensitivity. A CCD camera 5 for imaging is attached to the upper end of the EMS body 4. Although not shown in FIG. 1, it is possible to provide a manual prober near the LSI test board 2 for measuring electrical characteristics by a needle stand.
【００１７】上述したＬＳＩテストボード２、ボード支
持ステージ３、ＥＭＳ本体４及びＣＣＤカメラ５は、暗
箱６の内部に組み入れられている。暗箱６は外部からの
不要な光（照明光など）の入射を遮断するものである。
暗箱６の側壁部には外部端子７が設けられている。この
外部端子７は、各種の測定用機器（例えば、オシロスコ
ープ、直流電源など）及び入力信号発生器などをＬＳＩ
テストボード２に電気的に接続するためのものである。
また、ＣＣＤカメラ５によって撮像された画像は、例え
ばパーソナルコンピュータからなる制御装置８に取り込
まれ、この制御装置８で必要な画像処理が施されてディ
スプレイ装置９に表示される構成となっている。The LSI test board 2, the board support stage 3, the EMS body 4 and the CCD camera 5 described above are incorporated in a dark box 6. The dark box 6 blocks the entry of unnecessary light (illumination light or the like) from the outside.
External terminals 7 are provided on the side wall of the dark box 6. The external terminal 7 is an LSI for various measuring devices (for example, an oscilloscope, a DC power source, etc.) and an input signal generator.
It is for electrically connecting to the test board 2.
Further, the image captured by the CCD camera 5 is taken in by a control device 8 composed of, for example, a personal computer, subjected to necessary image processing by the control device 8 and displayed on a display device 9.
【００１８】次に、本発明の第１実施形態に係る半導体
故障解析方法の具体例について、図２のフローチャート
を用いて説明する。先ず、ＭＳＩＣ１をＬＳＩテストボ
ード２に実装した後、外部端子７を通してＬＳＩテスト
ボード２に各種の測定用機器及び入力信号発生器より信
号及び電源を供給してＭＳＩＣ１を駆動させる。このと
き、被測定デバイスとなるＭＳＩＣ１には、電気的動作
試験で故障症状が現れたもの（故障品）が使用される。
そして、ＬＳＩテストボード２上では、上記故障症状が
再現する条件でＭＳＩＣ１を駆動させる（ステップＳ
１）。Next, a specific example of the semiconductor failure analysis method according to the first embodiment of the present invention will be described with reference to the flowchart of FIG. First, after mounting the MSIC 1 on the LSI test board 2, the MSIC 1 is driven by supplying signals and power from the various measuring instruments and the input signal generator to the LSI test board 2 through the external terminals 7. At this time, the MSIC 1 which is the device to be measured is one in which a failure symptom appears in the electrical operation test (failed product).
Then, on the LSI test board 2, the MSIC 1 is driven under the condition that the failure symptom is reproduced (step S
1).
【００１９】次に、上記駆動状態の下で、ＭＳＩＣ１の
内部回路を予め設定されたブロック単位でＥＭＳ本体４
により順に拡大観察するとともに、当該ＥＭＳ本体４の
光検出部で各回路ブロック内の発光状態を検出しつつ、
その拡大画像をＣＣＤカメラ５で撮像する（ステップＳ
２）。次いで、ＣＣＤカメラ５により撮像した各回路ブ
ロックの拡大画像における発光状態と、予め正常品から
得られた発光状態とを比較する（ステップＳ３）。ここ
で記述する正常品とは、電気的動作試験で正常に動作す
ることが確認されたＭＳＩＣをいう。また、被測定デバ
イスとなるＭＳＩＣ１の発光状態と正常品（電気的に正
常に動作するＭＳＩＣ）から得られた発光状態との比較
は、それぞれ同一の回路ブロック（観察領域）を対象に
同一の条件でＭＳＩＣを駆動した際に撮像した拡大画像
（発光状態の観察画像）を相互に照らし合わせることで
行う。これにより、双方の発光状態の比較から、正常品
と異なる発光部位（即ち、正常品で発光している箇所が
被測定デバイスでは発光していない箇所、又は、正常品
で発光していない箇所が被測定デバイスでは発光してい
る箇所）を異常発光部として抽出する。Next, under the above driving condition, the internal circuit of the MSIC 1 is divided into preset blocks and the EMS body 4
While sequentially magnifying and observing, while detecting the light emission state in each circuit block by the light detection unit of the EMS body 4,
The enlarged image is captured by the CCD camera 5 (step S
2). Next, the light emission state in the enlarged image of each circuit block captured by the CCD camera 5 is compared with the light emission state obtained from a normal product in advance (step S3). The normal product described here refers to an MSIC that has been confirmed to operate normally in an electrical operation test. In addition, the light emission state of the MSIC 1 as the device to be measured and the light emission state obtained from a normal product (MSIC that operates electrically normally) are compared under the same conditions for the same circuit block (observation region). In this case, the magnified images (observation images in the light emitting state) captured when the MSIC is driven are compared with each other. As a result, from the comparison of the light emitting states of both, a light emitting part different from the normal product (that is, a part emitting light in the normal product does not emit light in the device under test, or a part not emitting light in the normal product) is detected. In the device under test, a portion emitting light) is extracted as an abnormal light emitting portion.
【００２０】続いて、異常発光部を含む回路ブロックの
中で、その異常発光部がバイポーラトランジスタ素子領
域に存在するものであるか否かを判断する（ステップＳ
４）。このとき、異常発光部がバイポーラトランジスタ
素子領域以外に存在した場合（例えば、配線間での短絡
によって異常発光していた場合）は、その異常発光部そ
のものが故障箇所であるとみなし、そこを対象に針立て
による内部配線の電気的測定を行って故障箇所を特定す
る（ステップＳ５，Ｓ６）。Then, in the circuit block including the abnormal light emitting portion, it is judged whether or not the abnormal light emitting portion exists in the bipolar transistor element region (step S).
4). At this time, if the abnormal light emitting portion exists in a region other than the bipolar transistor element region (for example, if abnormal light emission occurs due to a short circuit between wirings), the abnormal light emitting portion itself is considered to be a failure point, and the target is targeted. Then, electrical measurement of the internal wiring is performed by the needle stand to identify the faulty part (steps S5 and S6).
【００２１】これに対して、異常発光部がバイポーラト
ランジスタ素子領域に存在した場合は、故障箇所に起因
した電気的異常（電位の変化）に影響されて回路ブロッ
ク内のバイポーラトランジスタ素子が異常動作したもの
とみなし、異常発光部を含む回路ブロックにおいて、こ
の回路ブロックに存在する各々のバイポーラトランジス
タをその発光形態に応じて場合分けする（ステップＳ
７）。On the other hand, when the abnormal light emitting portion is present in the bipolar transistor element region, the bipolar transistor element in the circuit block abnormally operates due to the electrical abnormality (change in potential) caused by the failure location. In the circuit block including the abnormal light emitting portion, each bipolar transistor existing in this circuit block is classified according to its light emitting mode (step S).
7).
【００２２】ここで、バイポーラトランジスタ素子内の
ＰＮ接合のキャリア移動に伴う発光について、順方向動
作の場合は注入キャリアの再結合によって発光する。こ
のときの発光スペクトルは、Ｓｉ（シリコン）のバンド
ギャップエネルギーに相当する波長領域に集中する。ま
た、逆方向動作の場合（接合の降伏）は接合部の電界集
中によって生じるキャリアの衝突電離によって発光す
る。このときの発光スペクトルは、Ｓｉバンドギャップ
エネルギーに相当する波長領域を中心に短波長領域から
長波長領域にわたって幅広く分布する。こうした点は、
文献[Kolzer et al.Quantitative Emission Microscop
y,J.Appl.Phys.71(11),R23-41(1992)]に示されている。Here, regarding the light emission due to the carrier movement of the PN junction in the bipolar transistor element, the light is emitted by the recombination of the injected carriers in the case of the forward operation. The emission spectrum at this time is concentrated in the wavelength region corresponding to the band gap energy of Si (silicon). Further, in the case of reverse operation (breakdown of the junction), light is emitted by collisional ionization of carriers caused by concentration of electric field at the junction. The emission spectrum at this time is widely distributed from the short wavelength region to the long wavelength region centering on the wavelength region corresponding to the Si band gap energy. These points are
Reference [Kolzer et al. Quantitative Emission Microscop
y, J. Appl. Phys. 71 (11), R23-41 (1992)].
【００２３】接合の逆方向動作については、半導体集積
回路内のバイポーラトランジスタ素子の電源電圧に対す
る耐圧マージンが十分確保されているため、実際の回路
動作では発光として検出されることはないものの、順方
向動作を発光観察の対象として考えると、バイポーラト
ランジスタ素子の場合はエミッタからベースに注入され
るキャリアの一部がベース領域内で再結合することによ
り発光が生じると考えられる。しかしながら、キャリア
の再結合によって生じるベース電流は極めて小さいた
め、回路内でのバイポーラトランジスタ素子の通常動
作、即ちトランジスタ静特性のリニア領域での動作では
殆ど発光が見られない。Regarding the reverse operation of the junction, since a sufficient withstand voltage margin with respect to the power supply voltage of the bipolar transistor element in the semiconductor integrated circuit is secured, it is not detected as light emission in the actual circuit operation, but it is in the forward direction. Considering the operation as an object of light emission observation, it is considered that in the case of a bipolar transistor element, light emission is caused by recombination of some carriers injected from the emitter to the base in the base region. However, since the base current generated by the recombination of carriers is extremely small, almost no light emission is observed in the normal operation of the bipolar transistor element in the circuit, that is, the operation in the linear region of the static characteristics of the transistor.
【００２４】ただし、バイポーラトランジスタの動作状
態として主に２つの特別な動作状態の時に強い発光が現
れることから、本第１実施形態ではこの点に着目して故
障箇所の絞り込みを行うこととした。バイポーラトラン
ジスタで発光が現れる２つの動作状態のうち、一つはバ
イポーラトランジスタの飽和動作であり、もう一つはバ
イポーラトランジスタの大電流動作時である。However, since strong light emission appears mainly in two special operating states of the bipolar transistor, the first embodiment has focused on this point and narrowed down the failure portion. Of the two operating states in which light emission appears in the bipolar transistor, one is the saturation operation of the bipolar transistor and the other is the high current operation of the bipolar transistor.
【００２５】バイポーラトランジスタの飽和動作時に
は、エミッタ−コレクタ間の電位差が殆どない状態とな
っている。この場合、エミッタ−ベース間及びコレクタ
−ベース間の２つの対向するＰＮ接合が順方向動作した
状態になっているため、ベース領域内での再結合キャリ
ア濃度が増大することによって発光が生じる。そのた
め、トランジスタの飽和動作時には、図３に示すよう
に、トランジスタ素子のアイソレーション境界１０内に
配置されたコレクタ電極１１、ベース電極１２及びエミ
ッタ電極１３のうち、ベース電極１２とエミッタ電極１
３を含むベース領域全体に発光領域１４が広がったかた
ちの発光形態（以下、第１の発光形態と記す）となる。During the saturation operation of the bipolar transistor, there is almost no potential difference between the emitter and collector. In this case, since the two opposing PN junctions between the emitter-base and between the collector-base are in the forward direction, the recombination carrier concentration in the base region is increased to cause light emission. Therefore, during the saturation operation of the transistor, as shown in FIG. 3, of the collector electrode 11, the base electrode 12, and the emitter electrode 13 arranged in the isolation boundary 10 of the transistor element, the base electrode 12 and the emitter electrode 1 are included.
The light emission form is such that the light emission region 14 spreads over the entire base region including 3 (hereinafter referred to as the first light emission form).
【００２６】これに対して、バイポーラトランジスタの
大電流動作時には、ベースに注入される電流が極めて大
きくなっているか、ベース−エミッタ間の電位差が拡大
した状態になっている。したがって、エミッタからベー
スにキャリアが高濃度に注入されることから、ベースは
電荷の平衡状態を保つために高濃度ドープされた状態と
なり、結果として導電率変調が起こる。この場合もベー
ス領域内での再結合キャリア濃度が増大することになる
が、その際の発光形態は上記飽和動作時と異なる形態と
なる。即ち、バイポーラトランジスタの大電流動作時に
は、電流集中が起こるエミッタ接合近傍でキャリア再結
合頻度が顕著に増加することから、図４に示すように、
トランジスタ素子のアイソレーション境界１０内に配置
されたコレクタ電極１１、ベース電極１２及びエミッタ
電極１３のうち、エミッタ電極１３の周辺部に発光領域
１４が集中したかたちの発光形態（以下、第２の発光形
態）となる。On the other hand, when the bipolar transistor operates at a large current, the current injected into the base is extremely large or the potential difference between the base and the emitter is enlarged. Therefore, since carriers are heavily injected from the emitter to the base, the base is in a heavily doped state for maintaining charge equilibrium, resulting in conductivity modulation. In this case as well, the concentration of recombination carriers in the base region increases, but the emission form at that time is different from that during the saturation operation. That is, when the bipolar transistor operates at a large current, the frequency of carrier recombination remarkably increases in the vicinity of the emitter junction at which current concentration occurs. Therefore, as shown in FIG.
Of the collector electrode 11, the base electrode 12, and the emitter electrode 13 arranged in the isolation boundary 10 of the transistor element, the light emitting region 14 is concentrated around the emitter electrode 13 (hereinafter referred to as the second light emission). Form).
【００２７】以上のことから上記ステップＳ７において
は、異常発光部を含む回路ブロック内に存在する各々の
バイポーラトランジスタ素子の発光形態が第１の発光形
態であるか第２の発光形態であるかを判別し、その発光
形態に応じて各々のトランジスタ素子の電気的動作状態
（飽和動作，大電流動作）を推定する。即ち、第１の発
光形態で発光したバイポーラトランジスタ素子について
はその電気的動作状態が飽和動作であると推定し、第２
の発光形態で発光したバイポーラトランジスタ素子につ
いてはその電気的動作状態が大電流動作であると推定す
る。From the above, in step S7, it is determined whether each bipolar transistor element existing in the circuit block including the abnormal light emitting portion has the first light emitting form or the second light emitting form. Then, the electrical operation state (saturation operation, large current operation) of each transistor element is estimated according to the light emission form. That is, it is estimated that the electrical operation state of the bipolar transistor element that emits light in the first light emission mode is saturation operation, and
It is presumed that the bipolar transistor element that emits light in the light-emitting mode is in a large current operation state.
【００２８】このように異常発光部を含む回路ブロック
内で各々のバイポーラトランジスタ素子の電気的動作状
態（飽和動作，大電流動作）を発光形態に応じて場合分
けしたら、それを基に回路ブロック内の電気的動作状
態、特に、異常発光が認められたトランジスタ素子周辺
の電気的動作状態をパターンレイアウト図及び回路図を
用いて推定することにより、前述のように異常発光部を
含む回路ブロックの中で故障原因となり得る箇所（故障
箇所の候補）を数素子以内に絞り込む（ステップＳ
８）。故障箇所の絞り込みは、実際に発光したバイポー
ラトランジスタ素子がそのような電気的動作状態（飽和
動作、大電流動作）に至った原因について仮説を立て、
その仮説を基にパターンレイアウト図や回路図を用いて
検証した回路動作が実際の回路動作と一致するかどうか
の整合性を確認することにより行う。As described above, when the electric operation states (saturation operation, large current operation) of each bipolar transistor element in the circuit block including the abnormal light emitting portion are classified according to the light emission mode, the circuit block is formed based on the cases. Of the circuit block including the abnormal light emitting portion as described above, by estimating the electrical operation state of the transistor element in which abnormal light emission is observed, in particular, using the pattern layout diagram and the circuit diagram. In step S, narrow down the points that can cause failure (candidates of failure points) to within several elements (step S
8). The narrowing down of the failure location makes a hypothesis about the cause of the fact that the actually emitted bipolar transistor element has reached such an electrical operation state (saturation operation, large current operation),
This is performed by confirming the consistency of whether the circuit operation verified by using the pattern layout diagram or the circuit diagram matches the actual circuit operation based on the hypothesis.
【００２９】こうして故障箇所を絞り込んだら、この絞
り込みによって故障原因が内包されると想定した部分を
対象に針立てによる電気的測定を行い、その測定結果に
基づいて故障箇所を特定する（ステップＳ９，Ｓ１
０）。After narrowing down the failure portion in this way, electrical measurement is performed by the needle tip on the portion where the cause of the failure is assumed to be included by this narrowing down, and the failure portion is specified based on the measurement result (step S9, S1
0).
【００３０】具体的な事例として、特定端子の出力異常
が認められたＭＳＩＣの故障解析に本第１実施形態の方
法を適用した場合について説明する。先ず、上述のよう
にＭＳＩＣを故障症状が再現する条件で駆動してＥＭＳ
装置により発光状態を検出し、この検出した発光状態と
正常品での発光状態との比較から異常発光部を抽出す
る。次いで、異常発光部がトランジスタ素子領域に存在
するかどうかを確認する。この事例で使用したＭＳＩＣ
ではトランジスタ素子領域に異常発光部が存在すること
が確認されたため、その異常発光部を含む回路ブロック
内に存在する各々のバイポーラトランジスタ素子を発光
形態に応じて場合分けしてみた。As a concrete example, a case where the method of the first embodiment is applied to the failure analysis of the MSIC in which the output abnormality of the specific terminal is recognized will be described. First, the EMS is driven by driving the MSIC under the condition that the failure symptom is reproduced as described above.
The light emitting state is detected by the device, and the abnormal light emitting portion is extracted from the comparison between the detected light emitting state and the light emitting state of a normal product. Then, it is confirmed whether or not the abnormal light emitting portion exists in the transistor element region. MSIC used in this case
Since it was confirmed that an abnormal light emitting portion was present in the transistor element region, each bipolar transistor element existing in the circuit block including the abnormal light emitting portion was divided into cases according to the light emitting form.
【００３１】図５は異常発光部を含む回路ブロック内の
回路図である。図５においては、実際に発光したトラン
ジスタ素子Ｔｒ１〜Ｔｒ６をそれぞれ○印で示すことに
より、発光しなかったトランジスタ素子Ｔｒ７と区別し
ている。発光したトランジスタ素子Ｔｒ１〜Ｔｒ６のう
ち、トランジスタ素子Ｔｒ１，Ｔｒ２，Ｔｒ３の発光形
態はそれぞれ第１の発光形態（図３参照）であったた
め、各々のトランジスタ素子Ｔｒ１，Ｔｒ２，Ｔｒ３の
電気的動作状態は飽和動作であると推定した。また、ト
ランジスタ素子Ｔｒ４，Ｔｒ５の発光形態はそれぞれ第
２の発光形態（図４参照）であったため、各々のトラン
ジスタ素子Ｔｒ４，Ｔｒ５の電気的動作状態は大電流動
作であると推定した。FIG. 5 is a circuit diagram in the circuit block including the abnormal light emitting portion. In FIG. 5, the transistor elements Tr1 to Tr6 that actually emit light are indicated by a circle to distinguish them from the transistor element Tr7 that does not emit light. Of the transistor elements Tr1 to Tr6 that have emitted light, the transistor elements Tr1, Tr2, Tr3 have the first light emission mode (see FIG. 3). Therefore, the electrical operation state of each transistor element Tr1, Tr2, Tr3 Was estimated to be saturated operation. In addition, since the light emission modes of the transistor elements Tr4 and Tr5 were the second light emission modes (see FIG. 4), it was estimated that the electrical operation state of each of the transistor elements Tr4 and Tr5 was a large current operation.
【００３２】続いて、発光形態に応じて判別した各々の
トランジスタ素子についてその電気的動作状態（飽和動
作、大電流動作）がどのような原因によって引き起こさ
れたかを、回路図及びパターンレイアウト図を用いて検
証したところ、上記図５に示す回路ブロックでは、トラ
ンジスタ素子Ｔｒ７が動作せず、かつ、トランジスタＴ
ｒ７のベース電位が正常動作時に比較して上昇している
と仮説を立てた場合に、実際の回路動作と整合すること
が確認された。即ち、トランジスタ素子Ｔｒ７のベース
電位の上昇に従ってトランジスタ素子Ｔｒ４，Ｔｒ５の
ベース電位が上昇すると、これに追従して各々のトラン
ジスタ素子Ｔｒ４，Ｔｒ５のエミッタ電位も上昇する。
これにより、抵抗Ｒ１，Ｒ２の各両端の電位差が拡大す
るため、そこに流れる電流が増加するとともに、各々の
トランジスタ素子Ｔｒ４，Ｔｒ５でコレクタ−エミッタ
間の電位差が縮小する。その結果、各々のトランジスタ
素子Ｔｒ４，Ｔｒ５が飽和動作に至って発光する。Next, by using a circuit diagram and a pattern layout diagram, the cause of the electrical operation state (saturation operation, large current operation) of each transistor element determined according to the light emission form is described. As a result, the transistor element Tr7 does not operate in the circuit block shown in FIG.
It was confirmed that when it was hypothesized that the base potential of r7 was higher than that in the normal operation, it was consistent with the actual circuit operation. That is, when the base potential of the transistor elements Tr4, Tr5 rises as the base potential of the transistor element Tr7 rises, the emitter potential of each of the transistor elements Tr4, Tr5 also rises accordingly.
As a result, the potential difference between both ends of the resistors R1 and R2 is increased, so that the current flowing therethrough is increased and the potential difference between the collector and the emitter is reduced in each of the transistor elements Tr4 and Tr5. As a result, the respective transistor elements Tr4, Tr5 reach saturation operation and emit light.
【００３３】一方、トランジスタ素子Ｔｒ１，Ｔｒ２に
おいては、上述したトランジスタ素子Ｔｒ４，Ｔｒ５で
の電位変化によってそれぞれ電流量が増加し、ベース−
エミッタ間の電位差が拡大する。その結果、各々のトラ
ンジスタ素子Ｔｒ１，Ｔｒ２は大電流動作に至って発光
する。また、トランジスタ素子Ｔｒ３においては、トラ
ンジスタ素子Ｔｒ７が動作していないとした場合に、本
来であればトランジスタ素子Ｔｒ７に流れるべき電流が
トランジスタ素子Ｔｒ３のベースに流れ込むため、ベー
ス−エミッタ間の電位差が拡大する。その結果、トラン
ジスタ素子Ｔｒ３も大電流動作に至って発光する。ま
た、トランジスタ素子Ｔｒ６はダイオードであって、こ
れは上記ベース電位の上昇によって抵抗Ｒ３の両端の電
位差が拡大し、これによって電流量が増大することによ
り発光する。On the other hand, in the transistor elements Tr1 and Tr2, the amount of current increases due to the potential changes in the transistor elements Tr4 and Tr5 described above, and the base-
The potential difference between the emitters expands. As a result, each of the transistor elements Tr1 and Tr2 reaches a large current operation and emits light. Further, in the transistor element Tr3, if the transistor element Tr7 is not operating, the current that should otherwise flow to the transistor element Tr7 flows into the base of the transistor element Tr3, so that the potential difference between the base and the emitter increases. To do. As a result, the transistor element Tr3 also reaches a large current operation and emits light. The transistor element Tr6 is a diode, which emits light when the base potential rises to increase the potential difference across the resistor R3, thereby increasing the current amount.
【００３４】したがって、図５に示す回路ブロックでは
トランジスタ素子Ｔｒ７に故障原因が内包されていると
想定し、このトランジスタ素子Ｔｒ７を対象に針立てに
よる電気的測定を行い、その測定結果から故障箇所を特
定した。即ち、トランジスタ素子Ｔｒ７の配線上のパッ
シベーション膜をレーザ照射によって除去し、これによ
って露出させたトランジスタ素子Ｔｒ７の各電極に針立
てをして、ＩＣ駆動状態での各電極電位とＩＣ非駆動状
態での電流−電圧特性を測定したみた。そうしたとこ
ろ、トランジスタ素子Ｔｒ７のエミッタ電極−ベース電
極が短絡（ショート）していることが確認された。ま
た、その故障箇所を構造的に検証するためにトランジス
タ素子Ｔｒ７の露出表面を走査型電子顕微鏡（Scanning
Electron Microscopy；ＳＥＭ）で観察したところ、図
６に示すように、エミッタ電極１５とベース電極１６と
の間にこれらをつなぐブリッジ状（ひげ状）のパターン
異常部１７が存在することが確認された。Therefore, in the circuit block shown in FIG. 5, it is assumed that the cause of failure is included in the transistor element Tr7, and the transistor element Tr7 is subjected to electrical measurement with a needle tip. Specified. That is, the passivation film on the wiring of the transistor element Tr7 is removed by laser irradiation, and each electrode of the transistor element Tr7 exposed by the laser irradiation is needle-stitched so that each electrode potential in the IC driving state and the IC non-driving state are changed. I tried to measure the current-voltage characteristics of. As a result, it was confirmed that the emitter electrode-base electrode of the transistor element Tr7 was short-circuited. In addition, in order to structurally verify the failure location, the exposed surface of the transistor element Tr7 is scanned with a scanning electron microscope (Scanning Electron Microscope).
Electron Microscopy (SEM) observation revealed that there was a bridge-shaped (whisker-shaped) pattern abnormal portion 17 connecting the emitter electrode 15 and the base electrode 16 between them, as shown in FIG. .
【００３５】以上説明したように、本発明の第１実施形
態に係る半導体故障解析方法によれば、バイポーラトラ
ンジスタを有するＭＳＩＣ１等の半導体集積回路を故障
解析の対象とした場合でも、ＥＭＳで検出した半導体集
積回路内の発光状態から故障箇所を絞り込み、その絞り
込んだ故障箇所を対象に針立てによる電気的測定を行っ
て故障箇所を特定するため、故障解析に要する時間を大
幅に短縮することができる。また、故障箇所を絞り込む
にあたって、針立てによる電気的測定が不要となるた
め、絞り込み操作における回路設計者への依存度も小さ
くなる。As described above, according to the semiconductor failure analysis method of the first embodiment of the present invention, even when a semiconductor integrated circuit such as MSIC1 having a bipolar transistor is targeted for failure analysis, it is detected by EMS. The failure point is narrowed down from the light emission state in the semiconductor integrated circuit, and the failure point is specified by performing electrical measurement with the needle tip on the narrowed down failure point, so the time required for failure analysis can be greatly shortened. . Further, when narrowing down a failure location, electrical measurement by a needle stand is not required, and therefore the degree of dependence on the circuit designer in the narrowing down operation is reduced.
【００３６】また、上記第１実施形態に係る半導体故障
解析方法を用いた半導体製造方法として、上述のように
針立てによる電気的測定によって故障箇所を特定した後
に、故障箇所の故障原因を推定し、この推定した故障原
因に応じてＭＳＩＣの製造プロセス条件を変更すること
により、故障解析による製造プロセスへのフィードバッ
クを高速化して、故障発生の防止に迅速に対応すること
が可能となる。Further, as a semiconductor manufacturing method using the semiconductor failure analysis method according to the first embodiment, after the failure location is specified by the electrical measurement by the needle tip as described above, the failure cause of the failure location is estimated. By changing the manufacturing process conditions of the MSIC according to the estimated cause of failure, it is possible to speed up feedback to the manufacturing process by the failure analysis, and to promptly prevent occurrence of failure.
【００３７】続いて、本発明の第２実施形態に係る半導
体故障解析方法について説明する。先ず、本第２実施形
態においては、ＭＳＩＣに組み込まれるＩＩＬ(Integra
tedInjection Logig)回路を対象に故障解析を行うもの
とする。ＩＩＬ回路はWired-NANDゲートで構成されるバ
イポーラ飽和型論理回路であるが、その論理を決める電
気的動作はバイポーラトランジスタの飽和動作に基づい
ている。そのため、ＩＩＬ回路の場合はこれに入力され
る信号を固定することにより、ＩＩＬ回路内の全てのロ
ジックゲート素子が入力信号に応じて論理的に静止した
状態となる。このとき、トランジスタが飽和動作したロ
ジックゲート素子部分では発光が生じ、この発光状態が
論理的静止状態において継続的に維持される。したがっ
て、ＩＩＬ回路の場合は回路内での全てのロジック動作
状態を、バイポーラトランジスタの飽和動作に基づくロ
ジックゲート素子の発光状態によって確認することがで
きる。本第２実施形態においては、こうしたＩＩＬ回路
の特長に着目し、図７に示すような手順で故障解析を行
うこととした。Next, a semiconductor failure analysis method according to the second embodiment of the present invention will be described. First, in the second embodiment, the IIL (Integrator) incorporated in the MSIC is used.
tedInjection Logig) The failure analysis shall be performed for the circuit. The IIL circuit is a bipolar saturation type logic circuit composed of Wired-NAND gates, and the electrical operation that determines the logic is based on the saturation operation of the bipolar transistor. Therefore, in the case of the IIL circuit, by fixing the signal input to this, all the logic gate elements in the IIL circuit are in a logically stationary state according to the input signal. At this time, light emission occurs in the logic gate element portion in which the transistor is saturated, and this light emission state is continuously maintained in the logical quiescent state. Therefore, in the case of the IIL circuit, all the logic operation states in the circuit can be confirmed by the light emission state of the logic gate element based on the saturation operation of the bipolar transistor. In the second embodiment, focusing on such a feature of the IIL circuit, the failure analysis is performed in the procedure as shown in FIG.
【００３８】先ず、上記第１実施形態と同様にＭＳＩＣ
１をＬＳＩテストボード２に実装した後、ＩＩＬ回路へ
の入力信号を固定した状態でＭＳＩＣ１を故障症状が再
現する条件で駆動し（ステップＳ１１）、この駆動状態
の下で論理的に静止状態となったＩＩＬ回路内の発光状
態をＥＭＳ本体４で観察することにより、ＩＩＬ回路内
でのロジックゲート素子の飽和動作による発光状態をＥ
ＭＳ本体４の光検出器により検出する（ステップＳ１
２）。次いで、実際に検出した発光状態と予め正常品か
ら得られた発光状態とを比較する（ステップＳ１３）。
即ち、ＩＩＬ回路内のロジックゲート素子の発光状態を
逐次観察しつつ、正常品での発光状態と相違する箇所
（発光状態が反転している箇所）を見つけ、これをＭＳ
ＩＣ１の故障症状による異常発光部として抽出する。First, as in the first embodiment, the MSIC is used.
After mounting 1 on the LSI test board 2, the MSIC 1 is driven under the condition that the failure symptom is reproduced with the input signal to the IIL circuit fixed (step S11). By observing the light emission state in the IIL circuit which has become negative, the light emission state due to the saturation operation of the logic gate element in the IIL circuit is determined by E
It is detected by the photodetector of the MS body 4 (step S1
2). Then, the actually detected light emission state is compared with the light emission state obtained from a normal product in advance (step S13).
That is, while sequentially observing the light emitting state of the logic gate element in the IIL circuit, find a portion (a portion where the light emitting state is reversed) different from the light emitting state of the normal product,
It is extracted as an abnormal light emission part due to a failure symptom of IC1.
【００３９】ＩＩＬ回路の場合は、異常発光が認められ
る箇所がバイポーラトランジスタ素子領域であって、そ
の発光形態がバイポーラトランジスタの飽和動作に基づ
くことが事前に分かっているため、正常品との比較で異
常発光部が抽出されたら、その時点で故障箇所の絞り込
みを行う（ステップＳ１４）。ここでの絞り込みは、前
述のように抽出した異常発光部を基にＩＩＬ回路内のロ
ジック動作状態（オン状態、オフ状態）を推定すること
により、ＩＩＬ回路内で故障原因となり得る箇所（故障
箇所の候補）を想定することで行う。次いで、絞り込ん
だ故障箇所を対象にして針立てによる電気的測定を行
い、その測定結果から故障箇所を特定する（ステップＳ
１５，Ｓ１６）。In the case of the IIL circuit, it is known in advance that the abnormal light emission is in the bipolar transistor element region and the light emission form is based on the saturation operation of the bipolar transistor. When the abnormal light emitting portion is extracted, the failure location is narrowed down at that time (step S14). The narrowing down here is to estimate a logic operation state (ON state, OFF state) in the IIL circuit based on the abnormal light emitting portion extracted as described above, and thereby a point that may cause a failure in the IIL circuit (a failure point). The candidate) is assumed. Next, electrical measurement is performed with the needle stand on the narrowed down failure point, and the failure point is specified from the measurement result (step S
15, S16).
【００４０】具体的な事例として、ＤＡ(Digital-Analo
g)コンバータ回路ブロックでの動作異常により機能不良
となったＭＳＩＣの故障解析に本第２実施形態の方法を
適用した場合について説明する。この場合、ＤＡコンバ
ータ回路とそのコントロールレジスタ回路は共にＩＩＬ
で構成されている。As a concrete example, DA (Digital-Analo
g) A case will be described in which the method of the second embodiment is applied to failure analysis of an MSIC that has malfunctioned due to an abnormal operation in the converter circuit block. In this case, both the DA converter circuit and its control register circuit are IIL.
It is composed of.
【００４１】先ず、被測定デバイスとなるＭＳＩＣを、
その故障症状が再現する条件でＤＡコンバータ回路のコ
ントロールレジスタへの入力信号を固定して駆動し、こ
の駆動状態の下でＩＩＬ回路内のロジックゲート素子内
に現れる飽和動作由来の発光状態をＥＭＳにより検出す
るとともに、その検出した発光状態を正常品での発光状
態と比較する。その際、コントロールレジスタ出力部か
らＤＡコンバータの入力ゲート素子までの配線経路に着
目したところ、レジスタ出力が分配される特定の配線ラ
インに接続する各々の入力ゲートの発光状態が正常品で
の発光状態と比較して反転している（即ち、異常発光し
ている）ことが判明した。即ち、図８に示すように、コ
ントロールレジスタ出力ゲートにつながる特定の配線ラ
イン上のｎ番目（図例ではｎ＝３２）のＤＡコンバータ
入力ゲートにおいて、正常品では入力ゲートの発光が有
り（ゲート電位がＬｏｗ）となっているのに対し、被測
定デバイスのＭＳＩＣ（故障品）では入力ゲートの発光
が無し（ゲート電位がＨｉｇｈ）となっていることが判
明した。First, the MSIC to be the device to be measured is
Under the condition that the failure symptom is reproduced, the input signal to the control register of the DA converter circuit is fixed and driven, and under this driving condition, the luminescence state due to the saturation operation that appears in the logic gate element in the IIL circuit is detected by EMS. While detecting, the detected light emission state is compared with the light emission state of a normal product. At that time, focusing on the wiring path from the control register output section to the input gate element of the DA converter, the light emitting state of each input gate connected to a specific wiring line to which the register output is distributed is the light emitting state of a normal product. It was found that the light was inverted (i.e., abnormal light was emitted) as compared with. That is, as shown in FIG. 8, in the n-th (n = 32 in the illustrated example) DA converter input gate on a specific wiring line connected to the control register output gate, a normal product emits light (gate potential). Is low), whereas the MSIC (failed product) of the device under test has no light emission from the input gate (gate potential is high).
【００４２】そこで、故障箇所を絞り込むために、コン
トロールレジスタの出力ゲートの発光状態を調べたとこ
ろ、正常品での発光状態と相違無いことが確認された。
このことから、上記特定の配線ライン上に入力ゲート電
位を常にＨｉｇｈにしている要因、つまりＤＡコンバー
タ回路の故障原因を内包する箇所が存在すると想定し、
その配線ラインを故障箇所に絞り込んで針立てによる電
気的測定を行った。この電気的測定に際して、主に特定
の配線ラインとグランド配線ラインとの間のリーク又は
ショートの有無を確認する検証を行ったところ、配線ラ
インに接続する入力ゲート電極とこれに隣接するグラン
ド（ＧＮＤ）配線とがショートしていることが判明し、
その部分を故障箇所と特定するに至った。実際、ショー
トしている部分を光学顕微鏡で拡大して観察したとこ
ろ、上記入力ゲート電極とグランド配線との間にショー
トの原因となったダストが介在していることが確認され
た。Therefore, when the light emission state of the output gate of the control register was examined in order to narrow down the failure portion, it was confirmed that it was not different from the light emission state of a normal product.
From this, it is assumed that there is a portion on the specific wiring line that includes the factor that keeps the input gate potential always High, that is, the cause of the DA converter circuit failure.
The wiring line was narrowed down to the location of failure and electrical measurement was performed using a needle stand. At the time of this electrical measurement, verification was performed mainly to confirm the presence or absence of a leak or short circuit between a specific wiring line and a ground wiring line. As a result, an input gate electrode connected to the wiring line and a ground (GND) adjacent to the input gate electrode were connected. ) It turns out that there is a short circuit with the wiring,
We came to identify that part as the failure point. In fact, when the short-circuited portion was enlarged and observed with an optical microscope, it was confirmed that the dust causing the short-circuit was present between the input gate electrode and the ground wiring.
【００４３】以上説明したように、本発明の第２実施形
態に係る半導体故障解析方法によれば、バイポーラトラ
ンジスタを有するＭＳＩＣ１等の半導体集積回路に組み
込まれれるＩＩＬ回路を故障解析の対象とした場合に、
ＥＭＳで検出したＩＩＬ回路内の発光状態から故障箇所
を絞り込み、その絞り込んだ故障箇所を対象に針立てに
よる電気的測定を行って故障箇所を特定するため、故障
解析に要する時間を大幅に短縮することができる。ま
た、故障箇所を絞り込むにあたって、針立てによる電気
的測定が不要となるため、絞り込み操作における回路設
計者への依存度も小さくなる。さらに、ＩＩＬ回路を故
障解析の対象とした際には、上記第１実施形態の故障解
析フロー（図２）における異常発光部の領域判定（ステ
ップＳ４）と発光形態に応じた場合分け（ステップＳ
７）が不要となるため、故障箇所特定までの処理を簡素
化することができる。As described above, according to the semiconductor failure analysis method of the second embodiment of the present invention, when the IIL circuit incorporated in the semiconductor integrated circuit such as MSIC1 having the bipolar transistor is the object of failure analysis. To
The failure point is narrowed down from the light emission state in the IIL circuit detected by EMS, and the failure point is specified by performing electrical measurement with the needle tip on the narrowed down failure point, so the time required for failure analysis is greatly reduced. be able to. Further, when narrowing down a failure location, electrical measurement by a needle stand is not required, and therefore the degree of dependence on the circuit designer in the narrowing down operation is reduced. Further, when the IIL circuit is targeted for failure analysis, the area determination of the abnormal light emitting portion (step S4) in the failure analysis flow of the first embodiment (FIG. 2) and the case classification according to the light emission mode (step S).
Since 7) is unnecessary, the process up to the failure location identification can be simplified.
【００４４】また、上記第２実施形態に係る半導体故障
解析方法を用いた半導体製造方法として、上述のように
針立てによる電気的測定によって故障箇所を特定した後
に、故障箇所の故障原因を推定し、この推定した故障原
因に応じてＭＳＩＣの製造プロセス条件を変更すること
により、故障解析による製造プロセスへのフィードバッ
クを高速化して、故障発生の防止に迅速に対応すること
が可能となる。Further, as a semiconductor manufacturing method using the semiconductor failure analysis method according to the second embodiment, after the failure location is specified by the electrical measurement by the needle tip as described above, the failure cause of the failure location is estimated. By changing the manufacturing process conditions of the MSIC according to the estimated cause of failure, it is possible to speed up feedback to the manufacturing process by the failure analysis, and to promptly prevent occurrence of failure.
【００４５】続いて、本発明の第３実施形態に係る半導
体故障解析方法とこれを用いた半導体製造方法について
説明する。先ず、ＭＳＩＣ等の半導体集積回路に用いら
れるバイポーラトランジスタでは、コレクタとエミッタ
間でのショート（以下、ＣＥショートとも記す）が問題
視され、これを引き起こす不良モードとしてパイプと呼
ばれる不良モードが存在する。この不良モード（パイ
プ）は、基板にもともと存在する結晶欠陥や、ＬＯＣＯ
Ｓ(local oxidation of silicon)エッジに発生する転移
に沿って不純物が拡散し、これがベース領域を突き抜け
て異常拡散することにより、ＣＥショートを引き起こす
現象である。ベース層は高機能化に伴って一段と薄くな
る傾向にあるため、パイプはますます注意すべき不良モ
ードとなっている。Next, a semiconductor failure analysis method according to the third embodiment of the present invention and a semiconductor manufacturing method using the method will be described. First, in a bipolar transistor used in a semiconductor integrated circuit such as an MSIC, a short circuit between a collector and an emitter (hereinafter also referred to as a CE short circuit) is regarded as a problem, and a defective mode called a pipe exists as a defective mode that causes this. This defective mode (pipe) is caused by a crystal defect originally existing in the substrate or a LOCO.
This is a phenomenon in which impurities are diffused along the transition generated at the S (local oxidation of silicon) edge, which penetrates the base region and is abnormally diffused, thereby causing a CE short. As the base layer tends to become thinner with increasing functionality, pipes are becoming an increasingly defective failure mode that needs attention.
【００４６】一般にＥＭＳで観察されるトランジスタの
発光には、ＰＮ接合順方向動作時のキャリア再結合によ
る発光、ＰＮ接合逆方向動作時のリーク／ブレイクダウ
ン電流による発光、ピンホール，マイクロクラック，ダ
スト等によるマイクロプラズマ発光、ホットキャリア発
光、プロセス誘起欠陥によって生成する結合中心での発
光などがある。Generally, light emission of a transistor observed by EMS includes light emission due to carrier recombination during forward operation of a PN junction, light emission due to leak / breakdown current during reverse operation of a PN junction, pinholes, microcracks, and dust. Micro plasma emission due to the like, hot carrier emission, light emission at a bond center generated by a process-induced defect, and the like.
【００４７】特に、バイポーラトランジスタの場合は、
前述したとおり飽和動作による発光と大電流動作による
発光がある。このうち、大電流動作時の発光は、パイポ
ーラトランジスタが大電流動作する場合（コレクタ電流
値１００μＡ以上の場合）に現れる。図９に大電流動作
時におけるバイポーラトランジスタのデバイスモデルを
示す。この図９においては、エミッタがＮ形、ベースが
Ｐ形、コレクタがＮ形のバイポーラトランジスタをモデ
ルとし、ベース領域への多量のキャリア注入による高濃
度化と高密度電流によるカーク効果によって実質ベース
幅が増加し、これに伴うキャリア（ホール−電子）再結
合の頻度増加によって発光が生じる現象を示している。Particularly, in the case of a bipolar transistor,
As described above, there are light emission due to the saturation operation and light emission due to the large current operation. Of these, light emission during high current operation appears when the bipolar transistor operates at high current (when collector current value is 100 μA or more). FIG. 9 shows a device model of a bipolar transistor at the time of high current operation. In FIG. 9, a bipolar transistor having an N-type emitter, a P-type base, and an N-type collector is used as a model, and a substantial base width is obtained by increasing the concentration by injecting a large amount of carriers into the base region and the Kirk effect by a high-density current. Is increased, and accompanying this, the frequency of carrier (hole-electron) recombination is increased, and light emission is caused.
【００４８】ここで、コレクタ−エミッタ間にパイプが
存在しているバイポーラトランジスタの場合は、パイプ
によるＣＥショートに起因して、大電流動作に至る手前
で発光が現れる。さらに詳述すると、図１０に示すよう
にコレクタ電流Ｉｃ，ベース電流Ｉｂとベース・エミッ
タ接合電圧Ｖｂｅとの関係（電流−電圧特性）を表すガ
ンメルプロットにおいて、ベース・エミッタ接合電圧Ｖ
ｂｅによるバイアス状態の範囲を、コレクタ電流Ｉｃと
ベース電流Ｉｂの比で表される電流利得（ｈFE＝Ic／I
b）が最大値となるバイアスポイントＰ１からトランジ
スタが大電流動作に移行するバイアスポイントＰ２まで
の範囲、即ちバイポーラトランジスタが大電流動作に至
る手前のバイアス状態としたときに、コレクタ−エミッ
タ間でパイプが発生しているバイポーラトランジスタ素
子だけが発光する。こうした点に着目して、本第３実施
形態においては、バイポーラトランジスタを有する半導
体集積回路を故障解析の対象として、特に、エミッタ−
コレクタ間でのパイプ起因の故障トランジスタを特定す
るとともに、この特定した故障トランジスタの故障要因
を推定して半導体集積回路の製造プロセスに反映するも
のである。Here, in the case of a bipolar transistor in which a pipe exists between the collector and the emitter, light emission appears before a large current operation due to a CE short circuit due to the pipe. More specifically, as shown in FIG. 10, in the Gummel plot showing the relationship (current-voltage characteristic) between the collector current Ic, the base current Ib, and the base-emitter junction voltage Vbe, the base-emitter junction voltage V
The range of the bias state due to be is represented by the current gain (hFE = Ic / I) represented by the ratio of the collector current Ic and the base current Ib.
In the range from the bias point P1 at which b) becomes the maximum value to the bias point P2 at which the transistor shifts to the large current operation, that is, when the bipolar transistor is in the bias state before reaching the large current operation, the pipe is connected between the collector and the emitter. Only the bipolar transistor element in which is generated emits light. Focusing on such a point, in the third embodiment, a semiconductor integrated circuit having a bipolar transistor is targeted for failure analysis, and in particular, an emitter-
The failure transistor due to the pipe between the collectors is specified, and the failure factor of the specified failure transistor is estimated and reflected in the manufacturing process of the semiconductor integrated circuit.
【００４９】先ず、ウエハ製造プロセス内でのトランジ
スタのリークチェックのためにＮＰＮトランジスタが並
列に接続されたＴＥＧ(Test Element Group；評価テス
トパターン)において、コレクタ−エミッタ間のリーク
が発生した場合、そのリークしているバイポーラトラン
ジスタを特定するために、ウエハ状態でＴＥＧから引き
出されている電極パッドに針立てを行って、前述したよ
うにバイポーラトランジスタが大電流動作に至る手前の
バイアス状態で駆動する。これにより、コレクタ−エミ
ッタ間でパイプが発生しているバイポーラトランジスタ
素子だけが発光するため、この発光したバイポーラトラ
ンジスタ素子をＥＭＳでの観察によって検出することに
より、当該発光したバイポーラトランジスタ素子を故障
トランジスタ（故障箇所）として特定する。例えば、図
１１に示すようにエミッタ（Ｅ）、ベース（Ｂ）、コレ
クタ（Ｃ）の各電極を共通化した複数のバイポーラトラ
ンジスタ素子Ｔｒ１１〜Ｔｒ１５を含む回路構成におい
て、図中○印で示す２つのバイポーラトランジスタ素子
Ｔｒ１２，Ｔｒ１５が異常発光したとすると、これらの
バイポーラトランジスタ素子Ｔｒ１２，Ｔｒ１５を故障
箇所として特定する。First, in a TEG (Test Element Group; evaluation test pattern) in which NPN transistors are connected in parallel for leak check of transistors in a wafer manufacturing process, when leak between collector and emitter occurs, In order to specify the leaking bipolar transistor, the electrode pad pulled out from the TEG in the wafer state is needle-stitched, and as described above, the bipolar transistor is driven in the bias state before the large current operation. As a result, only the bipolar transistor element in which the pipe is generated between the collector and the emitter emits light. Therefore, by detecting the emitted bipolar transistor element by observing with EMS, the emitted bipolar transistor element is detected as a defective transistor ( (Fault location). For example, in the circuit configuration including a plurality of bipolar transistor elements Tr11 to Tr15 in which the electrodes of the emitter (E), the base (B), and the collector (C) are shared as shown in FIG. If the two bipolar transistor elements Tr12 and Tr15 emit light abnormally, these bipolar transistor elements Tr12 and Tr15 are specified as failure points.
【００５０】次に、先ほど特定した故障トランジスタに
ついてその故障要因を究明するために構造解析を行う。
実際にウエハ状態のサンプルを使って、層間膜や配線を
全て除去し、シリコンの選択エッチングを行った後、上
記バイアス状態で発光したバイポーラトランジスタ素子
の構造解析を、走査型電子顕微鏡による表面観察及び透
過型電子顕微鏡（Transmission Electron Microscopy；
ＴＥＭ）による断面観察によって行ってみた。そうした
ところ、表面観察ではエミッタ領域内とＬＯＣＯＳ−エ
ピタキシャル層境界の特定部にプロセス誘起欠陥に由来
するエッチピットが確認され、断面観察ではＬＯＣＯＳ
湾曲部端面からエミッタ領域にかけて転移ループの形成
が確認された。以上の構造解析結果から、ＬＯＣＯＳ分
離膜の形成時に発生した欠陥が製造プロセスでの熱処理
中に移動し、欠陥の端面がエミッタ領域に捕らえられて
転移ループとなり、この転移ループの形成がコレクタ−
エミッタ間のリークを引き起こす原因になったものと推
定された。Next, structural analysis is carried out for the faulty transistor specified above in order to investigate its fault factor.
After actually removing all the interlayer films and wirings using the sample in the wafer state and performing the selective etching of silicon, the structural analysis of the bipolar transistor element which emitted light under the above-mentioned bias state was performed by observing the surface with a scanning electron microscope and Transmission Electron Microscopy;
The cross section was observed by TEM). As a result, surface observing confirmed etch pits due to process-induced defects in the emitter region and in a specific portion of the LOCOS-epitaxial layer boundary.
The formation of a transition loop was confirmed from the end face of the curved portion to the emitter region. From the above structural analysis results, the defects generated at the time of forming the LOCOS isolation film move during the heat treatment in the manufacturing process, the end faces of the defects are caught in the emitter region and become a dislocation loop, and this dislocation loop is formed by the collector-
It was presumed that it was the cause of the leakage between the emitters.
【００５１】こうした故障原因は、図１２に示すよう
に、ＬＯＣＯＳ酸化膜（ＳｉＯ2）エッジのコーナ部に
歪みが残存し、またエミッタ（Ｅ）直下にも歪みが残存
している場合に、エミッタ熱処理時に生じる熱ストレス
がそれら２つの歪みに捕獲されてハーフループＨＬを形
成したものと考えられる。即ち、ＬＯＣＯＳエッジのコ
ーナ部での歪みとエミッタ直下の歪みが、共に限界値を
超えた場合に転移ループが形成される。The cause of such a failure is that, as shown in FIG. 12, when the strain remains at the corner of the edge of the LOCOS oxide film (SiO 2 ) and the strain also remains just below the emitter (E), It is considered that the thermal stress generated during the heat treatment is captured by these two strains to form the half loop HL. That is, when both the strain at the corner of the LOCOS edge and the strain directly under the emitter exceed the limit values, a transition loop is formed.
【００５２】このように故障原因を推定したら、この故
障原因による故障症状を改善するための改善策を立て
る。例えば、ＬＯＣＯＳエッジのコーナ部の歪みに関し
ては、図１３（Ａ）に示すようにＬＯＣＯＳのエッジが
一般的な長方形をなしていると、特にそのコーナ部分
（直角部分）に応力が集中しやすくなるため、ループ形
成の大きな要因になると考えられる。そこで、改善策の
一つとして、図１３（Ｂ），（Ｃ）に示すように、ＬＯ
ＣＯＳのエッジのコーナ部を面取り状又は円弧状（Ｒ形
状）に変えるよう、半導体集積回路の製造プロセス条件
（パターンレイアウト）を変更する。これにより、ＬＯ
ＣＯＳエッジのコーナ部における応力集中が緩和される
ため、転移ループの形成を抑制することが可能となる。Once the cause of failure is estimated in this way, improvement measures are taken to improve the failure symptoms caused by this cause of failure. For example, regarding the distortion of the corner portion of the LOCOS edge, when the edge of the LOCOS has a general rectangular shape as shown in FIG. 13A, stress is likely to be concentrated particularly on the corner portion (right angle portion). Therefore, it is considered to be a major factor in loop formation. Therefore, as one of the improvement measures, as shown in FIGS.
The manufacturing process conditions (pattern layout) of the semiconductor integrated circuit are changed so that the corner portion of the COS edge is changed to a chamfered shape or an arc shape (R shape). This makes the LO
Since the stress concentration at the corner portion of the COS edge is relaxed, the formation of transition loops can be suppressed.
【００５３】また、エミッタ直下の歪みに関しては、そ
の改善策の一つとして、エミッタ・ベース形成時の熱処
理を強化するよう、半導体集積回路の製造プロセス条件
を変更する。具体的には、エミッタ・ベース形成時の熱
処理工程において、エミッタ直下に歪みが発生しないよ
うに熱処理を十分に行うべく、熱処理時間を変更する。
これにより、エミッタ直下の歪みを小さくして転移ルー
プの形成を抑制することが可能となる。さらに、ベース
形成時の熱処理についてプロファイルの変動を防止する
ために、ベース形成後においてＲＴＡ（Rapid Thermal
Anealing：短時間アニール)による熱処理を加えるよ
う、製造プロセス条件を変更することにより、エミッタ
直下の歪みによる転移ループの形成をより効果的に抑制
することが可能となる。このような製造プロセス条件の
変更によって転移ループの形成を抑制することにより、
プロセス誘起欠陥のリーク不良を防止して半導体集積回
路の歩留まりを向上させることができる。As for the distortion just under the emitter, as one of the measures for improving it, the manufacturing process conditions of the semiconductor integrated circuit are changed so as to enhance the heat treatment at the time of forming the emitter / base. Specifically, in the heat treatment step when forming the emitter / base, the heat treatment time is changed so that the heat treatment is sufficiently performed so that strain does not occur immediately below the emitter.
This makes it possible to reduce the strain immediately below the emitter and suppress the formation of transition loops. Furthermore, in order to prevent the profile from changing during the heat treatment during base formation, RTA (Rapid Thermal
It is possible to more effectively suppress the formation of dislocation loops due to strain directly under the emitter by changing the manufacturing process conditions such that heat treatment by Anealing (short-time annealing) is applied. By suppressing the formation of transition loops by changing the manufacturing process conditions,
It is possible to prevent leak defects due to process-induced defects and improve the yield of semiconductor integrated circuits.
【００５４】以上述べたように、本発明の第３実施形態
に係る半導体故障解析方法によれば、バイポーラトラン
ジスタを有する半導体集積回路を故障解析の対象とした
場合でも、バイポーラトランジスタにおけるコレクタ−
エミッタ間のショートやこれを引き起こすパイプ起因の
故障トランジスタを容易にかつ短時間で特定することが
できる。As described above, according to the semiconductor failure analysis method of the third embodiment of the present invention, even when a semiconductor integrated circuit having a bipolar transistor is the target of failure analysis, the collector of the bipolar transistor is
It is possible to easily identify a short circuit between the emitters and a faulty transistor caused by the pipe that causes the short circuit in a short time.
【００５５】また、本発明の第３実施形態に係る半導体
製造方法によれば、上述した半導体故障解析方法に従っ
て特定した故障箇所の故障原因を推定し、この推定した
故障原因に応じて半導体集積回路の製造プロセス条件を
変更することにより、故障解析による製造プロセスへの
フィードバックを高速化して、故障発生の防止に迅速に
対応することが可能となる。Further, according to the semiconductor manufacturing method of the third embodiment of the present invention, the failure cause of the failure location identified by the above-described semiconductor failure analysis method is estimated, and the semiconductor integrated circuit is determined according to the estimated failure cause. By changing the manufacturing process conditions of (1), it is possible to speed up feedback to the manufacturing process by failure analysis and quickly respond to the prevention of failure occurrence.
【００５６】なお、上記第３実施形態においては、アイ
ソレーション（素子分離）領域の構造がＬＯＣＯＳ構造
を持つものを例示したが、本発明はこれに限らず、トレ
ンチ(TRENCH)構造をもつもの、或いは縦型ＮＰＮ、縦型
ＰＮＰなど、コレクタ−エミッタ間でパイプを引き起こ
す恐れのあるバイポーラトランジスタを有する半導体集
積回路を対象とした半導体故障解析方法及び半導体製造
方法に広く適用可能である。In the third embodiment, the structure of the isolation (element isolation) region has the LOCOS structure, but the present invention is not limited to this, and has the trench (TRENCH) structure. Alternatively, it can be widely applied to a semiconductor failure analysis method and a semiconductor manufacturing method for a semiconductor integrated circuit having a bipolar transistor that may cause a pipe between a collector and an emitter, such as a vertical NPN and a vertical PNP.
【００５７】[0057]
【発明の効果】本発明に係る第１の半導体故障解析方法
によれば、エミッション顕微鏡で検出した半導体集積回
路内の発光状態から故障箇所を絞り込み、その絞り込ん
だ故障箇所を対象に針立てによる電気的測定を行って故
障箇所を特定するため、従来のように針立てによる電気
的測定を主体に故障箇所の絞り込み及び特定を行う場合
に比較して、故障解析に要する時間を大幅に短縮するこ
とができる。さらに、この第１の半導体故障解析方法を
用いた半導体製造方法によれば、故障解析による製造プ
ロセスへのフィードバックを高速化して、故障発生の防
止に迅速に対応することができる。According to the first semiconductor failure analysis method of the present invention, the failure point is narrowed down based on the light emission state in the semiconductor integrated circuit detected by the emission microscope, and the narrowed down failure point is subjected to the electricity by the needle stand. In order to identify the failure point by performing dynamic measurement, the time required for failure analysis can be significantly shortened compared to the conventional method of narrowing down and specifying the failure point mainly by electrical measurement using a needle stand. You can Further, according to the semiconductor manufacturing method using the first semiconductor failure analysis method, the feedback to the manufacturing process by the failure analysis can be speeded up, and the occurrence of failure can be quickly prevented.
【００５８】本発明に係る第２の半導体故障解析方法に
よれば、エミッション顕微鏡で検出したＩＩＬ回路内の
発光状態から故障箇所を絞り込み、その絞り込んだ故障
箇所を対象に針立てによる電気的測定を行って故障箇所
を特定するため、従来のように針立てによる電気的測定
を主体に故障箇所の絞り込み及び特定を行う場合に比較
して、故障解析に要する時間を大幅に短縮することがで
きる。さらに、この第２の半導体故障解析方法を用いた
半導体製造方法によれば、故障解析による製造プロセス
へのフィードバックを高速化して、故障発生の防止に迅
速に対応することができる。According to the second semiconductor failure analysis method of the present invention, the failure location is narrowed down based on the light emission state in the IIL circuit detected by the emission microscope, and the narrowed down failure location is subjected to electrical measurement by a needle stand. Since the failure point is specified by performing the operation, the time required for failure analysis can be significantly shortened as compared with the conventional case where the failure point is narrowed down and specified mainly by electrical measurement using a needle stand. Further, according to the semiconductor manufacturing method using the second semiconductor failure analysis method, it is possible to speed up feedback to the manufacturing process by the failure analysis and quickly respond to the prevention of failure occurrence.
【００５９】本発明に係る第３の半導体故障解析方法に
よれば、エミッション顕微鏡で検出した半導体集積回路
内の発光状態から異常発光を呈するバイポーラトランジ
スタ素子を抽出し、これを故障箇所として特定するた
め、従来のように針立てによる電気的測定を主体に故障
箇所の絞り込み及び特定を行う場合に比較して、故障解
析に要する時間を大幅に短縮することができる。さら
に、この第３の半導体故障解析方法を用いた半導体製造
方法によれば、故障解析による製造プロセスへのフィー
ドバックを高速化して、故障発生の防止に迅速に対応す
ることができる。According to the third semiconductor failure analysis method of the present invention, the bipolar transistor element exhibiting abnormal light emission is extracted from the light emission state in the semiconductor integrated circuit detected by the emission microscope, and this is identified as the failure point. The time required for failure analysis can be significantly reduced as compared with the conventional case where the failure location is narrowed down and specified mainly by electrical measurement using a needle stand. Furthermore, according to the semiconductor manufacturing method using the third semiconductor failure analysis method, it is possible to speed up feedback to the manufacturing process by the failure analysis and quickly respond to the prevention of failure.
【図１】本発明で用いられるＥＭＳ装置の全体的な構成
例を示す概略図である。FIG. 1 is a schematic diagram showing an example of the overall configuration of an EMS device used in the present invention.
【図２】本発明の第１実施形態に係る半導体故障解析方
法を示すフローチャートである。FIG. 2 is a flowchart showing a semiconductor failure analysis method according to the first embodiment of the present invention.
【図３】バイポーラトランジスタの飽和動作時の発光形
態を示す模式図である。FIG. 3 is a schematic diagram showing a light emission form of a bipolar transistor during a saturation operation.
【図４】バイポーラトランジスタの大電流動作時の発光
形態を示す模式図である。FIG. 4 is a schematic diagram showing a light emitting form of a bipolar transistor during a large current operation.
【図５】異常発光部を含む回路ブロック内の回路図であ
る。FIG. 5 is a circuit diagram in a circuit block including an abnormal light emitting unit.
【図６】故障原因となったトランジスタ素子の要部拡大
図である。FIG. 6 is an enlarged view of a main part of a transistor element that causes a failure.
【図７】本発明の第２実施形態に係る半導体故障解析方
法を示すフローチャートである。FIG. 7 is a flowchart showing a semiconductor failure analysis method according to a second embodiment of the present invention.
【図８】ＩＩＬ回路でのゲート発光状態の一例を示す模
式図である。FIG. 8 is a schematic diagram showing an example of a gate emission state in an IIL circuit.
【図９】バイポーラトランジスタの大電流動作時のデバ
イスモデルを示す図である。FIG. 9 is a diagram showing a device model of a bipolar transistor at the time of high current operation.
【図１０】バイポーラトランジスタの電流−電圧特性を
示すガンメルプロット図である。FIG. 10 is a Gummel plot diagram showing current-voltage characteristics of a bipolar transistor.
【図１１】ＴＥＧを利用したバイポーラトランジスタの
異常発光例を示す回路図である。FIG. 11 is a circuit diagram showing an example of abnormal light emission of a bipolar transistor using TEG.
【図１２】転移ループの発生モデルを示す断面図であ
る。FIG. 12 is a cross-sectional view showing a generation model of a transition loop.
【図１３】転移ループ防止のためのレイアウト変更例を
説明する図である。FIG. 13 is a diagram illustrating a layout change example for preventing a transition loop.
１…ＭＳＩＣ（ミックスシグナル集積回路）、２…ＬＳ
Ｉテストボード、４…ＥＭＳ（エミッション顕微鏡）本
体、５…ＣＣＤカメラ、６…暗箱、８…制御装置、９…
ディスプレイ装置、１０…アイソレーション境界、１１
…コレクタ電極、１２，１６…ベース電極、１３，１５
…エミッタ電極、１４…発光領域1 ... MSIC (Mixed Signal Integrated Circuit), 2 ... LS
I test board, 4 ... EMS (emission microscope) body, 5 ... CCD camera, 6 ... dark box, 8 ... control device, 9 ...
Display device, 10 ... Isolation boundary, 11
... Collector electrodes, 12, 16 ... Base electrodes, 13,15
... Emitter electrode, 14 ... Light emitting region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/08 １０１Ｂ ５Ｆ０３８ 21/8222 29/72 Ｚ ５Ｆ０８２ 21/8226 27/04 Ｔ 27/04 27/082 29/73 (72)発明者 菊地 孝幸 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2G003 AA10 AB18 AG03 AH04 AH10 2G014 AA01 AA03 AB59 AC10 AC11 2G132 AA00 AD15 AF11 AL09 AL12 4M106 AA01 AB06 CA16 DH04 DH50 DJ38 5F003 AP01 AP04 AZ09 BA97 BJ01 BJ08 BN03 BP41 5F038 DF01 DF03 DT11 DT12 EZ20 5F082 AA04 AA17 AA38 BA04 BA35 BC03 EA45 FA01 FA08 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 21/822 H01L 27/08 101B 5F038 21/8222 29/72 Z 5F082 21/8226 27/04 T 27 / 04 27/082 29/73 (72) Inventor Takayuki Kikuchi 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo F-term (reference) within Sony Corporation 2G003 AA10 AB18 AG03 AH04 AH10 2G014 AA01 AA03 AB59 AC10 AC11 2G132 AA00 AD15 AF11 AL09 AL12 4M106 AA01 AB06 CA16 DH04 DH50 DJ38 5F003 AP01 AP04 AZ09 BA97 BJ01 BJ08 BN03 BP41 5F038 DF01 DF03 DT11 DT12 EZ20 5F082 AA04 AA17 AA38 BA04 BA35 BC03 EA45 FA01 FA08
Claims (6)
集積回路を故障症状が再現する条件で駆動し、この駆動
状態の下で前記半導体集積回路内の発光状態をエミッシ
ョン顕微鏡により検出する第１のステップと、 前記第１のステップで検出した発光状態と正常品による
発光状態との違いから前記故障症状による異常発光部を
抽出する第２のステップと、 前記第２のステップで抽出した前記異常発光部を含む回
路ブロックにおいて、当該回路ブロックに存在する各々
のバイポーラトランジスタ素子をその発光形態に応じて
場合分けする第３のステップと、 前記第３のステップで場合分けした前記各々のバイポー
ラトランジスタ素子の発光形態を基に前記回路ブロック
内の電気的動作状態を推定することにより故障箇所を絞
り込む第４のステップと、 前記第４のステップで絞り込んだ故障箇所を対象に電気
的測定を行うことにより故障箇所を特定する第５のステ
ップとを有することを特徴とする半導体故障解析方法。1. A first step in which a semiconductor integrated circuit having a bipolar transistor is driven under a condition in which a failure symptom is reproduced, and the emission state in the semiconductor integrated circuit is detected by an emission microscope under this driving state, A second step of extracting an abnormal light emitting part due to the failure symptom based on a difference between the light emitting state detected in the first step and a light emitting state of a normal product; and a circuit including the abnormal light emitting part extracted in the second step. In the block, a third step of classifying each bipolar transistor element existing in the circuit block according to its light emission mode, and a light emitting mode of each bipolar transistor element classified in the third step In the fourth step, the failure location is narrowed down by estimating the electrical operating state in the circuit block. And a fifth step of identifying a failure location by performing electrical measurement on the failure location narrowed down in the fourth step.
集積回路を故障症状が再現する条件で駆動し、この駆動
状態の下で前記半導体集積回路内の発光状態をエミッシ
ョン顕微鏡により検出する第１のステップと、 前記第１のステップで検出した発光状態と正常品による
発光状態との違いから前記故障症状による異常発光部を
抽出する第２のステップと、 前記第２のステップで抽出した前記異常発光部を含む回
路ブロックにおいて、当該回路ブロックに存在する各々
のバイポーラトランジスタ素子をその発光形態に応じて
場合分けする第３のステップと、 前記第３のステップで場合分けした前記各々のバイポー
ラトランジスタ素子の発光形態を基に前記回路ブロック
内の電気的動作状態を推定することにより故障箇所を絞
り込む第４のステップと、 前記第４のステップで絞り込んだ故障箇所を対象に電気
的測定を行うことにより故障箇所を特定する第５のステ
ップと、 前記第５のステップで特定した故障箇所の故障原因を推
定し、この推定した故障原因に応じて前記半導体集積回
路の製造プロセス条件を変更する第６のステップとを有
することを特徴とする半導体製造方法。2. A first step of driving a semiconductor integrated circuit having a bipolar transistor under a condition that a failure symptom is reproduced, and detecting a light emitting state in the semiconductor integrated circuit by an emission microscope under this driving state, A second step of extracting an abnormal light emitting part due to the failure symptom based on a difference between the light emitting state detected in the first step and a light emitting state of a normal product; and a circuit including the abnormal light emitting part extracted in the second step. In the block, a third step of classifying each bipolar transistor element existing in the circuit block according to its light emission mode, and a light emitting mode of each bipolar transistor element classified in the third step In the fourth step, the failure location is narrowed down by estimating the electrical operating state in the circuit block. And a fifth step of identifying a failure location by performing electrical measurement on the failure location narrowed down in the fourth step, and estimating a failure cause of the failure location identified in the fifth step. And a sixth step of changing the manufacturing process condition of the semiconductor integrated circuit according to the estimated cause of failure.
集積回路内のＩＩＬ回路への入力信号を固定した状態で
前記半導体集積回路を故障症状が再現する条件で駆動
し、この駆動状態の下で論理的に静止状態となった前記
ＩＩＬ回路内のロジックゲート素子の発光状態をエミッ
ション顕微鏡により検出する第１のステップと、 前記第１のステップで検出した発光状態と正常品による
発光状態との違いから前記ＩＩＬ回路内で前記故障症状
による異常発光部を抽出する第２のステップと、 前記第２のステップで抽出した前記異常発光部を基に前
記ＩＩＬ回路内のロジック動作状態を推定することによ
り当該ＩＩＬ回路内で故障箇所を絞り込む第３のステッ
プと、 前記第３のステップで絞り込んだ故障箇所を対象に電気
的測定を行うことにより故障箇所を特定する第４のステ
ップとを有することを特徴とする半導体故障解析方法。3. A semiconductor integrated circuit having a bipolar transistor is driven under a condition in which an input signal to an IIL circuit is fixed and a failure symptom is reproduced, and the semiconductor integrated circuit is logically stopped under this driving condition. The first step of detecting the light emitting state of the logic gate element in the IIL circuit which has become the state by the emission microscope, and the difference between the light emitting state detected in the first step and the light emitting state of the normal product, the IIL circuit A second step of extracting an abnormal light emitting part due to the failure symptom in the inside of the IIL circuit by estimating a logic operation state in the IIL circuit based on the abnormal light emitting part extracted in the second step. The third step of narrowing down the failure point with and the electrical measurement of the failure point narrowed down in the third step 4. A semiconductor failure analysis method, comprising: a fourth step of identifying a failure point.
集積回路内のＩＩＬ回路への入力信号を固定した状態で
前記半導体集積回路を故障症状が再現する条件で駆動
し、この駆動状態の下で論理的に静止状態となった前記
ＩＩＬ回路内のロジックゲート素子の発光状態をエミッ
ション顕微鏡により検出する第１のステップと、 前記第１のステップで検出した発光状態と正常品による
発光状態との違いから前記ＩＩＬ回路内で前記故障症状
による異常発光部を抽出する第２のステップと、 前記第２のステップで抽出した前記異常発光部を基に前
記ＩＩＬ回路内のロジック動作状態を推定することによ
り当該ＩＩＬ回路内で故障箇所を絞り込む第３のステッ
プと、 前記第３のステップで絞り込んだ故障箇所を対象に電気
的測定を行うことにより故障箇所を特定する第４のステ
ップと、 前記第４のステップで特定した故障箇所の故障原因を推
定し、この推定した故障原因に応じて前記半導体集積回
路の製造プロセス条件を変更する第５のステップとを有
することを特徴とする半導体製造方法。4. A semiconductor integrated circuit having a bipolar transistor is driven under the condition that a failure symptom is reproduced in a state where the input signal to the IIL circuit is fixed, and is logically stopped under this driving state. The first step of detecting the light emitting state of the logic gate element in the IIL circuit which has become the state by the emission microscope, and the difference between the light emitting state detected in the first step and the light emitting state of the normal product, the IIL circuit A second step of extracting an abnormal light emitting part due to the failure symptom in the inside of the IIL circuit by estimating a logic operation state in the IIL circuit based on the abnormal light emitting part extracted in the second step. The third step of narrowing down the failure point with and the electrical measurement of the failure point narrowed down in the third step A fourth step of identifying a failure point and a fifth step of estimating a failure cause of the failure point identified in the fourth step and changing manufacturing process conditions of the semiconductor integrated circuit according to the estimated failure cause. And a step of manufacturing a semiconductor.
積回路を、前記バイポーラトランジスタが大電流動作に
至る手前のバイアス状態となる条件で駆動し、この駆動
状態の下で前記半導体集積回路内の発光状態をエミッシ
ョン顕微鏡により検出する第１のステップと、 前記第１のステップで検出した発光状態から異常発光を
呈するバイポーラトランジスタ素子を抽出し、かつ当該
抽出したバイポーラトランジスタ素子を故障箇所に特定
する第２のステップとを有することを特徴とする半導体
故障解析方法。5. A semiconductor integrated circuit including a bipolar transistor is driven under the condition that the bipolar transistor is in a biased state before the large current operation, and the light emitting state in the semiconductor integrated circuit is emitted under this driven state. A first step of detecting with a microscope; a second step of extracting a bipolar transistor element exhibiting abnormal light emission from the light emission state detected in the first step, and specifying the extracted bipolar transistor element as a failure location; A semiconductor failure analysis method comprising:
集積回路を、前記バイポーラトランジスタが大電流動作
に至る手前のバイアス状態となる条件で駆動し、この駆
動状態の下で前記半導体集積回路内の発光状態をエミッ
ション顕微鏡により検出する第１のステップと、 前記第１のステップで検出した発光状態から異常発光を
呈するバイポーラトランジスタ素子を抽出し、この抽出
したバイポーラトランジスタ素子を故障箇所に特定する
第２のステップと、 前記第２のステップで特定した故障箇所の故障原因を推
定し、この推定した故障原因に応じて前記半導体集積回
路の製造プロセス条件を変更する第３のステップとを有
することを特徴とする半導体製造方法。6. A semiconductor integrated circuit having a bipolar transistor is driven under the condition that the bipolar transistor is in a biased state before the large current operation, and the light emitting state in the semiconductor integrated circuit is emitted under this driven state. A first step of detecting with a microscope, a second step of extracting a bipolar transistor element exhibiting abnormal light emission from the light emission state detected in the first step, and specifying the extracted bipolar transistor element as a failure location, A third step of estimating a failure cause of the failure location identified in the second step and changing manufacturing process conditions of the semiconductor integrated circuit according to the estimated failure cause. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001324623A JP2003133382A (en) | 2001-10-23 | 2001-10-23 | Method for analyzing semiconductor fault, and semiconductor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001324623A JP2003133382A (en) | 2001-10-23 | 2001-10-23 | Method for analyzing semiconductor fault, and semiconductor manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133382A true JP2003133382A (en) | 2003-05-09 |
Family
ID=19141319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001324623A Pending JP2003133382A (en) | 2001-10-23 | 2001-10-23 | Method for analyzing semiconductor fault, and semiconductor manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133382A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006059615A1 (en) * | 2004-11-30 | 2008-06-05 | 国立大学法人 奈良先端科学技術大学院大学 | Solar cell evaluation method, evaluation apparatus and use thereof |
| KR100885182B1 (en) * | 2006-12-20 | 2009-02-23 | 삼성전자주식회사 | Emission detecting analysis system and method of detecting emission on an object |
| JP2015023091A (en) * | 2013-07-17 | 2015-02-02 | 信越半導体株式会社 | Evaluation method for semiconductor element, and evaluation device for semiconductor element |
| US9448277B2 (en) | 2012-06-22 | 2016-09-20 | International Business Machines Corporation | Integrated time dependent dielectric breakdown reliability testing |
-
2001
- 2001-10-23 JP JP2001324623A patent/JP2003133382A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006059615A1 (en) * | 2004-11-30 | 2008-06-05 | 国立大学法人 奈良先端科学技術大学院大学 | Solar cell evaluation method, evaluation apparatus and use thereof |
| KR100885182B1 (en) * | 2006-12-20 | 2009-02-23 | 삼성전자주식회사 | Emission detecting analysis system and method of detecting emission on an object |
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| US9557369B2 (en) | 2012-06-22 | 2017-01-31 | International Business Machines Corporation | Integrated time dependent dielectric breakdown reliability testing |
| US9874601B2 (en) | 2012-06-22 | 2018-01-23 | International Business Machines Corporation | Integrated time dependent dielectric breakdown reliability testing |
| US9939486B2 (en) | 2012-06-22 | 2018-04-10 | International Business Machines Corporation | Integrated time dependent dielectric breakdown reliability testing |
| JP2015023091A (en) * | 2013-07-17 | 2015-02-02 | 信越半導体株式会社 | Evaluation method for semiconductor element, and evaluation device for semiconductor element |
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