JP2003131590A - Planar display device and manufacturing method therefor - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、マトリクス状に配
設された表示素子を有する平面表示装置およびその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat display device having display elements arranged in a matrix and a manufacturing method thereof.
【0002】[0002]
【従来の技術】一般に、平面表示装置の代表的なものと
してたとえば液晶表示装置があり、この液晶表示装置
は、高密度かつ大容量でありながら高機能、高精細な表
示が要求されている。そして、大面積で高品質な画像が
得られるため、マトリクス状に配置される表示素子の各
々に対応して能動型のスイッチング素子が配置され、こ
のスイッチング素子で表示素子を制御するアクティブマ
トリクス型が主流である。また、このアクティブマトリ
クス型の特徴の1つに、スイッチング素子を介して供給
される駆動電圧を所定期間保持する記憶保持動作があ
り、各表示素子に対応して記憶保持用の補助容量を有し
ている。このように、高品質な画像を得るために補助容
量が利用されており、特に、製造工程を簡略化するため
に、誘電体層を半導体層と金属電極とにより挟んだMO
S(Metal Oxide Semiconductor)構造の補助容量が多
く利用されている。2. Description of the Related Art Generally, a typical flat display device is, for example, a liquid crystal display device, and this liquid crystal display device is required to have high function and high definition display while having high density and large capacity. Since a high-quality image can be obtained in a large area, an active switching element is arranged corresponding to each of the display elements arranged in a matrix, and an active matrix type in which the display element is controlled by this switching element is used. Mainstream. Further, one of the characteristics of the active matrix type is a memory holding operation for holding a drive voltage supplied via a switching element for a predetermined period, and has an auxiliary capacity for memory holding corresponding to each display element. ing. As described above, the auxiliary capacitance is used to obtain a high-quality image, and in particular, in order to simplify the manufacturing process, the MO layer in which the dielectric layer is sandwiched between the semiconductor layer and the metal electrode is used.
The auxiliary capacitance of the S (Metal Oxide Semiconductor) structure is often used.
【0003】また、従来のMOS構造の補助容量の半導
体層には不純物イオンを注入しなかったり、または、不
純物イオンを低濃度しか注入していない。そして、この
ように不純物イオンが注入されていなかったり、不純物
イオンが低濃度の半導体層は、金属電極に印加する電圧
Vcsが半導体層に印加する電圧Vsigよりも十分高い場
合には、補助容量は十分な容量を形成するが、金属電極
に印加する電圧Vcsを半導体層に印加する電圧Vsigよ
り低くすると、補助容量はほとんど容量を形成せず、図
24に示すように、金属電極に印加する電圧Vcs−半導
体層に印加する電圧Vsigの電圧依存を有する。また、
十分な補助容量を得るためには、金属電極に印加する電
圧Vcs−半導体層に印加する電圧Vsigを6V以上にす
る必要がある。Further, impurity ions are not implanted into the semiconductor layer of the auxiliary capacitance of the conventional MOS structure, or impurity ions are implanted only at a low concentration. When the impurity ions are not implanted or the semiconductor layer having a low impurity ion concentration is used, if the voltage V cs applied to the metal electrode is sufficiently higher than the voltage V sig applied to the semiconductor layer, the auxiliary Although the capacitance forms a sufficient capacitance, when the voltage V cs applied to the metal electrode is lower than the voltage V sig applied to the semiconductor layer, the auxiliary capacitance hardly forms a capacitance, and as shown in FIG. The voltage V cs applied to the semiconductor layer has a voltage dependence of the voltage V sig applied to the semiconductor layer. Also,
In order to obtain a sufficient auxiliary capacitance, the voltage V cs applied to the metal electrode-the voltage V sig applied to the semiconductor layer needs to be 6 V or more.
【0004】したがって、たとえば半導体層に印加する
電圧Vsigの駆動電圧範囲を1Vないし9Vとした場
合、金属電極に印加する電圧Vcsを15Vにする必要が
あり、このとき金属電極に印加する電圧Vcs−半導体層
に印加する電圧Vsigは6Vないし14Vという高い電
圧範囲で駆動することになる。Therefore, for example, when the driving voltage range of the voltage V sig applied to the semiconductor layer is 1 V to 9 V, the voltage V cs applied to the metal electrode needs to be 15 V, and the voltage applied to the metal electrode at this time. V cs −The voltage V sig applied to the semiconductor layer is driven in a high voltage range of 6 V to 14 V.
【0005】そして、このように高い印加電圧では半導
体層と金属電極とに挟まれた誘電体層の劣化の原因とな
り、半導体層と金属電極との間でリーク電流の増加や短
絡などが発生するおそれがあり、初期状態での点欠陥数
が多いなどの品質の低下または駆動中に点欠陥数が増加
するなどの信頼性の低下を引き起こすおそれがある。With such a high applied voltage, the dielectric layer sandwiched between the semiconductor layer and the metal electrode is deteriorated, and an increase in leak current or a short circuit occurs between the semiconductor layer and the metal electrode. There is a possibility that the number of point defects in the initial state may deteriorate, or the quality may decrease, or the number of point defects may increase during driving, which may reduce reliability.
【0006】一方、補助容量を十分な容量が得られるよ
うにするには、補助容量の半導体層に高濃度の不純物イ
オンを注入する必要がある。この高濃度の不純物イオン
の注入工程として、たとえば半導体層を形成し、この半
導体層上にゲート酸化膜を形成し、このゲート酸化膜上
にレジストをパターニングし、この状態で半導体層に不
純物イオンを注入し、そしてレジストを剥離する方法が
知られている。On the other hand, in order to obtain a sufficient storage capacity, it is necessary to implant high-concentration impurity ions into the semiconductor layer of the storage capacity. In this high-concentration impurity ion implantation step, for example, a semiconductor layer is formed, a gate oxide film is formed on this semiconductor layer, a resist is patterned on this gate oxide film, and impurity ions are implanted in the semiconductor layer in this state. Methods of implanting and stripping the resist are known.
【0007】ところが、このような方法では、ゲート酸
化膜を介して半導体層に不純物イオンを注入するため、
ゲート酸化膜に損傷を与えたり、ゲート酸化膜での不純
物イオンの不所望な損失があり、多くのドーズ量が必要
になり、生産性上好ましくない。However, in such a method, since impurity ions are implanted into the semiconductor layer through the gate oxide film,
There is damage to the gate oxide film and undesired loss of impurity ions in the gate oxide film, which requires a large dose amount, which is not preferable in terms of productivity.
【0008】そこで、ゲート絶縁膜の形成前に、不純物
イオンを注入するベアドープが考えられるが、高濃度に
不純物イオンが注入された半導体層をCVD(Chemical
Vapor Deposition)装置などに挿入して、半導体層上
にゲート絶縁膜を形成すると、不純物イオンが拡散され
CVD装置内が汚染されてしまい、品質が低下してしま
う。Therefore, bare doping in which impurity ions are implanted before the formation of the gate insulating film can be considered, but a semiconductor layer in which impurity ions are implanted at a high concentration is subjected to CVD (Chemical).
When the gate insulating film is formed on the semiconductor layer by being inserted into a vapor deposition device or the like, impurity ions are diffused and the inside of the CVD device is contaminated, and the quality is deteriorated.
【0009】[0009]
【発明が解決しようとする課題】上述の方法により製造
すると、品質が低下するとともに生産性が好ましくない
問題を有している。When manufactured by the above-mentioned method, there are problems that the quality is deteriorated and the productivity is unfavorable.
【0010】本発明は、上記問題点に鑑みなされたもの
で、生産性を低下することなく品質を向上した平面表示
装置およびその製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a flat panel display device having improved quality without lowering productivity and a manufacturing method thereof.
【0011】[0011]
【課題を解決するための手段】本発明は、基板と、この
基板上にマトリクス状に配置された複数の表示素子と、
これら複数の表示素子に接続された複数の薄膜トランジ
スタと、前記表示素子に電気的に接続された補助容量半
導体層と、この補助容量半導体層上に形成された誘電体
層と、この誘電体層上に形成された金属電極とを備え、
前記補助容量半導体層、前記誘電体層および前記金属電
極により補助容量を構成する平面表示装置において、前
記薄膜トランジスタは、チャネル領域と、このチャネル
領域を挟み不純物イオンがそれぞれ注入されたソース領
域およびドレイン領域とを有する半導体層を備え、前記
補助容量半導体層には前記薄膜トランジスタの前記ソー
ス領域およびドレイン領域と略等しい濃度の不純物イオ
ンが同一工程で注入され、前記誘電体層は、真性な状態
であるもので、補助容量半導体層には薄膜トランジスタ
のソース領域およびドレイン領域と略等しい濃度の不純
物イオンが注入されているため必要以上に電圧を高くす
ることなく適切な補助容量を形成できるとともに、補助
容量の誘電体層は真性な状態であるため特性が低下する
おそれもない。According to the present invention, a substrate and a plurality of display elements arranged in a matrix on the substrate are provided.
A plurality of thin film transistors connected to the plurality of display elements, an auxiliary capacitance semiconductor layer electrically connected to the display element, a dielectric layer formed on the auxiliary capacitance semiconductor layer, and a dielectric layer on the dielectric layer. And a metal electrode formed on
In a flat display device in which an auxiliary capacitance is formed by the auxiliary capacitance semiconductor layer, the dielectric layer, and the metal electrode, the thin film transistor includes a channel region, and a source region and a drain region into which impurity ions are implanted with the channel region interposed therebetween. A semiconductor layer having an impurity concentration of substantially the same concentration as the source region and the drain region of the thin film transistor are implanted into the auxiliary capacitance semiconductor layer in the same step, and the dielectric layer is in an intrinsic state. Since the auxiliary capacitance semiconductor layer is doped with impurity ions having a concentration approximately equal to that of the source region and the drain region of the thin film transistor, an appropriate auxiliary capacitance can be formed without increasing the voltage more than necessary and the auxiliary capacitance dielectric Since the body layer is in an intrinsic state, there is no fear that the characteristics will deteriorate.
【0012】また、基板と、この基板上にマトリクス状
に配置された複数の表示素子と、前記基板上に形成され
た半導体層、この半導体層上に形成された誘電体層のゲ
ート絶縁膜およびこの誘電体層上に形成された金属電極
のゲート電極で形成され前記複数の表示素子に接続され
た複数の薄膜トランジスタとを備えた平面表示装置にお
いて、前記薄膜トランジスタのソース領域およびドレイ
ン領域に注入される不純物イオンの濃度は、1×1020
atoms/cm3以上で、前記誘電体層は、半導体層
上に積層して形成され、半導体側の層は真性な状態で、
金属電極側の層は1×1020atoms/cm3以上の
炭素を含むもので、誘電体層の内、金属電極側の層は1
×1020atoms/cm3以上の炭素を含ませ、半導
体側の層は真性な状態なため特性を低下するおそれもな
い。A substrate, a plurality of display elements arranged in a matrix on the substrate, a semiconductor layer formed on the substrate, a gate insulating film of a dielectric layer formed on the semiconductor layer, and In a flat display device including a plurality of thin film transistors formed of gate electrodes of metal electrodes formed on the dielectric layer and connected to the plurality of display elements, a source region and a drain region of the thin film transistor are implanted. The concentration of impurity ions is 1 × 10 20
at atoms / cm 3 or more, the dielectric layer is formed by stacking on the semiconductor layer, and the layer on the semiconductor side is in an intrinsic state,
The metal electrode side layer contains carbon of 1 × 10 20 atoms / cm 3 or more, and the metal electrode side layer of the dielectric layer is 1
Since carbon of not less than × 10 20 atoms / cm 3 is contained and the layer on the semiconductor side is in an intrinsic state, there is no fear of deteriorating the characteristics.
【0013】さらに、本発明は、基板上に形成された薄
膜トランジスタと、前記薄膜トランジスタに接続された
表示素子と、前記表示素子に電気的に接続された補助容
量半導体層と、前記補助容量半導体層上に形成された誘
電体層と、前記誘電体層上に形成された金属電極とを有
し、前記補助容量半導体層、前記誘電体層、および前記
金属電極により補助容量を構成する平面表示装置の製造
方法において、前記基板上に、前記薄膜トランジスタの
半導体層と、前記補助容量半導体層とを同時に形成する
工程と、前記薄膜トランジスタのチャネル領域となる部
分を覆い、前記薄膜トランジスタのソース領域、ドレイ
ン領域、および前記補助容量半導体層の全面を露出する
形状のレジストマスクを前記半導体層上に形成する工程
と、前記レジストマスクを介して、前記薄膜トランジス
タのソース領域、ドレイン領域、および前記補助容量半
導体層の全面に不純物イオンを注入する工程と、前記レ
ジストマスクを除去する工程と、前記薄膜トランジスタ
の半導体層および前記補助容量半導体層を覆うように前
記誘電体層を形成する工程と、前記誘電体層上に、金属
層を成膜し、この金属層をパターニングして、前記薄膜
トランジスタのゲート電極、および補助容量半導体層に
対向する金属電極を形成する工程とを具備するもので、
補助容量半導体層に不純物イオンが注入されているため
必要以上に電圧を高くすることなく適切な補助容量を形
成できるとともに、誘電体層に不純物イオンが注入され
ず特性が低下するおそれもない。Furthermore, the present invention provides a thin film transistor formed on a substrate, a display element connected to the thin film transistor, an auxiliary capacitance semiconductor layer electrically connected to the display element, and the auxiliary capacitance semiconductor layer. Of a flat display device having a dielectric layer formed on the dielectric layer and a metal electrode formed on the dielectric layer, the storage capacitor comprising the storage capacitor semiconductor layer, the dielectric layer, and the metal electrode. In the manufacturing method, on the substrate, a step of simultaneously forming the semiconductor layer of the thin film transistor and the auxiliary capacitance semiconductor layer, covering a portion which will be a channel region of the thin film transistor, a source region of the thin film transistor, a drain region, and Forming a resist mask having a shape exposing the entire surface of the auxiliary capacitance semiconductor layer on the semiconductor layer; Through a mask, implanting impurity ions into the source region, the drain region of the thin film transistor, and the entire surface of the auxiliary capacitance semiconductor layer, removing the resist mask, and the semiconductor layer of the thin film transistor and the auxiliary capacitance semiconductor. Forming the dielectric layer so as to cover the layer, forming a metal layer on the dielectric layer, and patterning the metal layer to face the gate electrode of the thin film transistor and the auxiliary capacitance semiconductor layer. And a step of forming a metal electrode,
Since the impurity ions are implanted into the auxiliary capacitance semiconductor layer, an appropriate auxiliary capacitance can be formed without increasing the voltage more than necessary, and there is no fear that impurity ions are implanted into the dielectric layer and the characteristics deteriorate.
【0014】またさらに、本発明は、基板上にマトリク
ス状に配置された複数の表示素子と、前記基板上に形成
された半導体層、この半導体層上に形成された誘電体層
のゲート絶縁膜およびこの誘電体層上に形成された金属
電極のゲート電極で形成され前記複数の表示素子に接続
された複数の薄膜トランジスタとを備えた平面表示装置
の製造方法において、前記基板上に、前記薄膜トランジ
スタの半導体層を形成する工程と、前記薄膜トランジス
タのチャネル領域となる部分を覆い、前記薄膜トランジ
スタのソース領域およびドレイン領域の全面を露出する
形状のレジストマスクを前記半導体層上に形成する工程
と、前記レジストマスクを介して、前記薄膜トランジス
タのソース領域およびドレイン領域に不純物イオンを注
入する工程と、前記レジストマスクを除去する工程と、
前記薄膜トランジスタの半導体層の表面を酸化させて酸
化膜を形成する工程と、この酸化膜を覆うように前記誘
電体層を形成する工程と、前記誘電体層上に、金属層を
成膜し、この金属層をパターニングして、前記薄膜トラ
ンジスタのゲート電極を形成する工程とを具備するもの
で、半導体層に不純物イオンが注入されているため必要
以上に電圧を高くすることなく薄膜トランジスタは適切
な電圧で動作できるとともに、誘電体層に不純物イオン
が注入されず特性が低下するおそれもないとともに、半
導体層の表面を酸化させた後に誘電体層を形成すること
により、半導体層の不純物イオンが拡散せず、汚染を防
止し、生産性が向上する。Still further, according to the present invention, a plurality of display elements arranged in a matrix on a substrate, a semiconductor layer formed on the substrate, and a gate insulating film of a dielectric layer formed on the semiconductor layer. And a method for manufacturing a flat display device comprising a plurality of thin film transistors formed of a gate electrode of a metal electrode formed on the dielectric layer and connected to the plurality of display elements, wherein the thin film transistor of the thin film transistor is formed on the substrate. Forming a semiconductor layer, forming a resist mask on the semiconductor layer, the resist mask having a shape that covers the channel region of the thin film transistor and exposes the entire source and drain regions of the thin film transistor; Via the step of implanting impurity ions into the source region and the drain region of the thin film transistor via Removing the resist mask,
Oxidizing the surface of the semiconductor layer of the thin film transistor to form an oxide film, forming the dielectric layer so as to cover the oxide film, and forming a metal layer on the dielectric layer, This metal layer is patterned to form a gate electrode of the thin film transistor, and the thin film transistor is operated at an appropriate voltage without raising the voltage more than necessary because impurity ions are implanted in the semiconductor layer. In addition to being able to operate, there is no possibility that impurity ions will be injected into the dielectric layer and the characteristics will not deteriorate.By forming the dielectric layer after oxidizing the surface of the semiconductor layer, the impurity ions in the semiconductor layer do not diffuse. Prevent pollution and improve productivity.
【0015】[0015]
【発明の実施の形態】以下、本発明の平面表示装置の一
実施の形態のアクティブマトリクス型の液晶表示装置を
図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An active matrix type liquid crystal display device according to an embodiment of the present invention will be described below with reference to the drawings.
【0016】図1に示すように、液晶表示装置11は、平
面矩形状の画素部12を有し、この画素部12の隣り合う2
辺の周囲の額縁部に画素部12を駆動する駆動回路部14が
形成されている。As shown in FIG. 1, a liquid crystal display device 11 has a pixel portion 12 having a rectangular shape in plan view.
A drive circuit unit 14 for driving the pixel unit 12 is formed in the frame portion around the side.
【0017】そして、この液晶表示装置11は、マトリク
スアレイ基板15に対向基板16が対向して設けられ、これ
らマトリクスアレイ基板15および対向基板16間に光変調
層として液晶層17が挟持されて形成されている。In the liquid crystal display device 11, a counter substrate 16 is provided so as to face the matrix array substrate 15, and a liquid crystal layer 17 is sandwiched between the matrix array substrate 15 and the counter substrate 16 as a light modulation layer. Has been done.
【0018】まず、マトリクスアレイ基板15は、透明な
ガラスなどの絶縁性基板21上に膜厚50nmのアンダー
コート層22が形成され、このアンダーコート層22上に、
スイッチング素子としてのたとえばN型薄膜トランジス
タで構成される画素用薄膜トランジスタ(Thin Film Tr
ansistor)23、補助容量24、P型駆動回路用薄膜トラン
ジスタ25およびN型駆動回路用薄膜トランジスタ26が形
成されている。First, in the matrix array substrate 15, an undercoat layer 22 having a film thickness of 50 nm is formed on an insulating substrate 21 such as transparent glass, and on the undercoat layer 22,
A thin film transistor for a pixel (Thin Film Tr
an anistor) 23, an auxiliary capacitor 24, a P-type drive circuit thin film transistor 25, and an N-type drive circuit thin film transistor 26 are formed.
【0019】そして、画素用薄膜トランジスタ23は、ア
ンダーコート層22上に活性層となる膜厚50nmの多結
晶シリコンの半導体層31が形成され、この半導体層31
は、ゲート電極30に対応する位置に形成され所定濃度よ
り低い濃度の不純物を含むかもしくは不純物を含まな
い、たとえば不純物濃度が検出限界以下の真性な状態で
あるチャネル領域32と、所定濃度の不純物を含むソース
領域33、ドレイン領域34と、チャネル領域32およびソー
ス領域33間に配置されるLDD(Lightly Doped Drai
n)領域35、および、チャネル領域32およびドレイン領
域34間に配置されるLDD領域36とをそれぞれ備えてい
る。In the pixel thin film transistor 23, a semiconductor layer 31 of polycrystalline silicon having a film thickness of 50 nm to be an active layer is formed on the undercoat layer 22, and the semiconductor layer 31 is formed.
Is a channel region 32 which is formed at a position corresponding to the gate electrode 30 and which contains an impurity having a concentration lower than a predetermined concentration or does not contain an impurity, for example, the channel region 32 in an intrinsic state in which the impurity concentration is below the detection limit, and an impurity having a predetermined concentration LDD (Lightly Doped Drai) disposed between the source region 33 and the drain region 34 including the channel region 32 and the source region 33.
n) a region 35 and an LDD region 36 arranged between the channel region 32 and the drain region 34, respectively.
【0020】また、補助容量24の一電極としては、高濃
度、たとえば画素用薄膜トランジスタ23のソース・ドレ
イン領域33,34に含まれる不純物とほぼ同等の濃度の不
純物を全体に含む多結晶シリコンの補助容量半導体層37
が形成されている。Further, as one electrode of the auxiliary capacitor 24, an auxiliary of polycrystalline silicon containing a high concentration of impurities, for example, an impurity having a concentration substantially equal to that of the impurities contained in the source / drain regions 33 and 34 of the pixel thin film transistor 23 is used. Capacitive semiconductor layer 37
Are formed.
【0021】さらに、P型駆動回路用薄膜トランジスタ
25は、アンダーコート層22上に活性層となる膜厚50n
mの半導体層41が形成され、この半導体層41は、ゲート
電極40に対応する位置に形成され所定濃度より低い濃度
の不純物を含むかもしくは不純物を含まない、たとえば
不純物濃度が検出限界以下の真性な状態であるチャネル
領域42と、所定濃度の不純物を含むドレイン領域43、お
よび、ソース領域44とをそれぞれ備えている。Further, a thin film transistor for a P-type drive circuit
25 is a film thickness of 50 n which becomes an active layer on the undercoat layer 22.
m semiconductor layer 41 is formed, and the semiconductor layer 41 is formed at a position corresponding to the gate electrode 40 and contains an impurity having a concentration lower than a predetermined concentration or does not contain an impurity, for example, an intrinsic concentration having an impurity concentration equal to or lower than a detection limit. A channel region 42 in such a state, a drain region 43 containing a predetermined concentration of impurities, and a source region 44 are provided.
【0022】さらに、N型駆動回路用薄膜トランジスタ
26は、アンダーコート層22上に半導体層45が形成され、
この半導体層45は、ゲート電極52に対応する位置に形成
され所定濃度より低い濃度の不純物を含むかもしくは真
性な状態であるチャネル領域46と、所定濃度の不純物を
含むドレイン領域47、ソース領域48、チャネル領域46お
よびドレイン領域47間に配置されるLDD領域49、およ
び、チャネル領域46およびソース領域48間に配置される
LDD領域50とをそれぞれ備えている。Further, a thin film transistor for N-type drive circuit
26, the semiconductor layer 45 is formed on the undercoat layer 22,
The semiconductor layer 45 includes a channel region 46 formed at a position corresponding to the gate electrode 52 and having an impurity concentration lower than a predetermined concentration or being in an intrinsic state, and a drain region 47 and a source region 48 containing an impurity having a predetermined concentration. An LDD region 49 arranged between the channel region 46 and the drain region 47, and an LDD region 50 arranged between the channel region 46 and the source region 48.
【0023】また、画素用薄膜トランジスタ23の半導体
層31、補助容量24の補助容量半導体層37、P型駆動回路
用薄膜トランジスタ25の活性層となる膜厚50nmの半
導体層41およびN型駆動回路用薄膜トランジスタ26の半
導体層45上には、補助容量24の誘電体としても機能する
TEOS(TetraEthyl OrthoSilicate)である誘電体層
の酸化シリコン(SiOx)のゲート絶縁膜51が形成さ
れている。このゲート絶縁膜51は、不純物を低濃度含む
領域と、真性な状態である領域とを有する。このうち、
真性な状態である領域は、たとえばゲート電極30,40,
52に対応するチャネル領域32,42,46および金属電極54
に対応する領域である。Further, the semiconductor layer 31 of the pixel thin film transistor 23, the auxiliary capacitance semiconductor layer 37 of the auxiliary capacitance 24, the semiconductor layer 41 having a film thickness of 50 nm which becomes the active layer of the P-type drive circuit thin film transistor 25, and the N-type drive circuit thin film transistor. On the semiconductor layer 45 of 26, a gate insulating film 51 of silicon oxide (SiO x ) which is a dielectric layer of TEOS (TetraEthyl OrthoSilicate) which also functions as a dielectric of the auxiliary capacitance 24 is formed. The gate insulating film 51 has a region containing a low concentration of impurities and a region in an intrinsic state. this house,
The region in the intrinsic state is, for example, the gate electrodes 30, 40,
Channel regions 32, 42, 46 and metal electrode 54 corresponding to 52
Is an area corresponding to.
【0024】さらに、ゲート絶縁膜51を介した画素用薄
膜トランジスタ23の半導体層31のチャネル領域32上には
膜厚300nmのモリブデンタングステン(MoW)合
金のゲート電極30が形成されている。また、このゲート
電極30は、図示しない走査線の長手方向に直交する方向
に突出して形成され、この走査線は複数本平行に設けら
れている。Further, on the channel region 32 of the semiconductor layer 31 of the pixel thin film transistor 23 via the gate insulating film 51, a gate electrode 30 of molybdenum tungsten (MoW) alloy having a film thickness of 300 nm is formed. The gate electrode 30 is formed so as to project in a direction orthogonal to the longitudinal direction of the scanning line (not shown), and the scanning lines are provided in parallel.
【0025】また、ゲート絶縁膜51を介した補助容量半
導体層37上には膜厚300nmのモリブデンタングステ
ン合金の金属電極54が形成され、この金属電極54は、図
示しない走査線と平行な長手状である。A metal electrode 54 of molybdenum-tungsten alloy having a film thickness of 300 nm is formed on the auxiliary capacitance semiconductor layer 37 via the gate insulating film 51. The metal electrode 54 has a longitudinal shape parallel to a scanning line (not shown). Is.
【0026】さらに、ゲート絶縁膜51を介したP型駆動
回路用薄膜トランジスタ25の半導体層41のチャネル領域
42上には膜厚300nmのモリブデンタングステン合金
のゲート電極40が形成されており、ゲート絶縁膜51を介
したN型駆動回路用薄膜トランジスタ26の半導体層45の
チャネル領域46上には膜厚300nmのモリブデンタン
グステン合金のゲート電極52が形成されている。Further, the channel region of the semiconductor layer 41 of the P-type drive circuit thin film transistor 25 via the gate insulating film 51.
A molybdenum-tungsten alloy gate electrode 40 having a film thickness of 300 nm is formed on 42, and a 300 nm film thickness is formed on the channel region 46 of the semiconductor layer 45 of the N-type drive circuit thin film transistor 26 via the gate insulating film 51. A gate electrode 52 of molybdenum-tungsten alloy is formed.
【0027】また、画素用薄膜トランジスタ23のゲート
電極30、補助容量半導体層37の金属電極54、P型駆動回
路用薄膜トランジスタ25のゲート電極40およびN型駆動
回路用薄膜トランジスタ26のゲート電極52上には、膜厚
600nmの酸化シリコンの層間絶縁膜57が形成されて
いる。Further, on the gate electrode 30 of the pixel thin film transistor 23, the metal electrode 54 of the auxiliary capacitance semiconductor layer 37, the gate electrode 40 of the P-type driving circuit thin film transistor 25 and the gate electrode 52 of the N-type driving circuit thin film transistor 26. An interlayer insulating film 57 of silicon oxide having a film thickness of 600 nm is formed.
【0028】さらに、層間絶縁膜57およびゲート絶縁膜
51を貫通し、画素用薄膜トランジスタ23のソース領域33
に達するコンタクトホール61、画素用薄膜トランジスタ
23のドレイン領域34に達するコンタクトホール62、補助
容量24の補助容量半導体層37に達するコンタクトホール
63、P型駆動回路用薄膜トランジスタ25のドレイン領域
43に達するコンタクトホール64、P型駆動回路用薄膜ト
ランジスタ25のソース領域44に達するコンタクトホール
65、N型駆動回路用薄膜トランジスタ26のドレイン領域
47に達するコンタクトホール66、および、N型駆動回路
用薄膜トランジスタ26のソース領域48に達するコンタク
トホール67がそれぞれ穿設されている。Further, the interlayer insulating film 57 and the gate insulating film
The source region 33 of the pixel thin film transistor 23 is penetrated through 51.
Reaching contact hole 61, thin film transistor for pixel
A contact hole 62 reaching the drain region 34 of 23 and a contact hole reaching the auxiliary capacitance semiconductor layer 37 of the auxiliary capacitance 24.
63, drain region of thin film transistor 25 for P-type drive circuit
A contact hole 64 reaching 43 and a contact hole reaching the source region 44 of the P-type drive circuit thin film transistor 25.
65, drain region of thin film transistor 26 for N-type drive circuit
A contact hole 66 that reaches 47 and a contact hole 67 that reaches the source region 48 of the N-type drive circuit thin film transistor 26 are formed.
【0029】そして、コンタクトホール66には画素用薄
膜トランジスタ23のソース領域33に接触するソース電極
71が設けられ、このソース電極71には図示しない信号線
が一体に設けられ、この信号線は走査線および金属電極
54と直交する方向に複数本設けられている。したがっ
て、信号線および走査線のそれぞれの交点に画素用薄膜
トランジスタ23が配置されている。The contact hole 66 has a source electrode in contact with the source region 33 of the pixel thin film transistor 23.
71 is provided, and a signal line (not shown) is integrally provided with the source electrode 71. The signal line is a scanning line and a metal electrode.
Multiple pieces are provided in a direction orthogonal to 54. Therefore, the pixel thin film transistors 23 are arranged at the respective intersections of the signal lines and the scanning lines.
【0030】また、コンタクトホール62およびコンタク
トホール63には画素用薄膜トランジスタ23のドレイン領
域34および補助容量24の補助容量半導体層37を互いに接
続することも兼ねたドレイン電極73が設けられ、コンタ
クトホール64にはP型駆動回路用薄膜トランジスタ25の
ドレイン領域43に接続するドレイン電極74、コンタクト
ホール65およびコンタクトホール66にはP型駆動回路用
薄膜トランジスタ25のソース領域44に接続するとともに
N型駆動回路用薄膜トランジスタ26のドレイン領域47に
接続する共通電極75、および、コンタクトホール67には
N型駆動回路用薄膜トランジスタ26のソース領域48に接
続する共通電極75が設けられている。なお、これらソー
ス電極71、ドレイン電極73、ドレイン電極74、共通電極
75およびソース電極77は、膜厚600nmでアルミニウ
ム(Al)などの単体または積層膜あるいは合金膜で形
成されている。Further, the contact hole 62 and the contact hole 63 are provided with a drain electrode 73 which also serves to connect the drain region 34 of the pixel thin film transistor 23 and the auxiliary capacitance semiconductor layer 37 of the auxiliary capacitance 24 to each other, and the contact hole 64. Is connected to the drain electrode 74 connected to the drain region 43 of the P-type drive circuit thin film transistor 25, the contact hole 65 and the contact hole 66 are connected to the source region 44 of the P-type drive circuit thin film transistor 25, and is connected to the N-type drive circuit thin film transistor. A common electrode 75 connected to the drain region 47 of 26 and a common electrode 75 connected to the source region 48 of the N-type drive circuit thin film transistor 26 are provided in the contact hole 67. In addition, these source electrode 71, drain electrode 73, drain electrode 74, common electrode
The 75 and the source electrode 77 are formed of a simple substance such as aluminum (Al) or a laminated film or an alloy film with a film thickness of 600 nm.
【0031】さらに、これらソース電極71、ドレイン電
極73、ドレイン電極74、共通電極75およびソース電極77
上には、窒化シリコン(SiNx)の保護絶縁膜78が形
成され、この保護絶縁膜78には画素用薄膜トランジスタ
23のドレイン電極73を露出するコンタクトホール79が形
成されている。Further, the source electrode 71, the drain electrode 73, the drain electrode 74, the common electrode 75 and the source electrode 77.
A protective insulating film 78 made of silicon nitride (SiN x ) is formed on the protective insulating film 78.
A contact hole 79 exposing the drain electrode 73 of 23 is formed.
【0032】また、保護絶縁膜78上には顔料が分散され
た赤、緑または青の3色の着色層がストライプ状に形成
された有機絶縁膜の膜厚2μmのカラーフィルタ層80が
形成され、このカラーフィルタ層80にも画素用薄膜トラ
ンジスタ23のドレイン電極73を露出するコンタクトホー
ル81が形成されている。On the protective insulating film 78, a color filter layer 80 having a film thickness of 2 μm, which is an organic insulating film in which pigmented red, green or blue colored layers of three colors are formed in stripes, is formed. A contact hole 81 exposing the drain electrode 73 of the pixel thin film transistor 23 is also formed in the color filter layer 80.
【0033】さらに、このカラーフィルタ層80上には、
表示素子を構成する表示用電極としての膜厚1μmのI
TO(Indium tin Oxide)の画素電極82が形成され、こ
の画素電極82は画素用薄膜トランジスタ23のドレイン電
極73に電気的に接続されている。Further, on the color filter layer 80,
I having a film thickness of 1 μm as a display electrode constituting a display element
A pixel electrode 82 of TO (Indium tin Oxide) is formed, and this pixel electrode 82 is electrically connected to the drain electrode 73 of the pixel thin film transistor 23.
【0034】また、画素電極82を含むカラーフィルタ層
80上には、低温キュア型のポリイミドを印刷塗布してラ
ビング処理された配向膜83が形成されている。Further, a color filter layer including the pixel electrode 82
An alignment film 83 that has been rubbed by printing and applying low temperature cure type polyimide is formed on the surface 80.
【0035】一方、対向基板16は、透明なガラスなどの
絶縁性基板91上に膜厚100nmのITOの対向電極93
が形成され、この対向電極93上にはラビング処理された
配向膜94が形成されている。On the other hand, the counter substrate 16 comprises an ITO counter electrode 93 having a thickness of 100 nm on an insulating substrate 91 such as transparent glass.
And a rubbing-treated alignment film 94 is formed on the counter electrode 93.
【0036】そして、マトリクスアレイ基板15および対
向基板16間には液晶層17が封止されて挟持され、マトリ
クスアレイ基板15および対向基板16のそれぞれの反対面
には偏光板96,97が貼着されている。A liquid crystal layer 17 is sealed and sandwiched between the matrix array substrate 15 and the counter substrate 16, and polarizing plates 96 and 97 are attached to the opposite surfaces of the matrix array substrate 15 and the counter substrate 16, respectively. Has been done.
【0037】次に、液晶表示装置11の製造方法について
説明する。Next, a method of manufacturing the liquid crystal display device 11 will be described.
【0038】まず、図2に示すように、絶縁性基板21上
にプラズマCVD(Plasma Chemical Vapor Depositio
n)法により、酸化シリコン膜のアンダーコート層22お
よび画素用薄膜トランジスタ23の半導体層31、補助容量
24の補助容量半導体層37、P型駆動回路用薄膜トランジ
スタ25の半導体層41およびN型駆動回路用薄膜トランジ
スタ26の半導体層45となる非晶質シリコン薄膜101を5
0nm程度の膜厚で成膜する。First, as shown in FIG. 2, plasma CVD (Plasma Chemical Vapor Depositio) is performed on the insulating substrate 21.
n) method, the undercoat layer 22 of a silicon oxide film, the semiconductor layer 31 of the pixel thin film transistor 23, the auxiliary capacitance
The amorphous silicon thin film 101 to be the auxiliary capacitance semiconductor layer 37 of 24, the semiconductor layer 41 of the P-type drive circuit thin film transistor 25, and the semiconductor layer 45 of the N-type drive circuit thin film transistor 26 is
The film is formed with a film thickness of about 0 nm.
【0039】ここで、図3に示すように、この非晶質シ
リコン薄膜101にイオンドーピング法により、加速電圧
を10keV、ドーズ量を4×1011atoms/cm
2として、B2H6/H2をソースガスとしてボロン(B)
などのP型不純物イオンを低濃度で注入してもよい。Here, as shown in FIG. 3, this amorphous silicon thin film 101 was subjected to an ion doping method at an acceleration voltage of 10 keV and a dose of 4 × 10 11 atoms / cm 3.
2 , B 2 H 6 / H 2 as source gas, boron (B)
P-type impurity ions such as may be implanted at a low concentration.
【0040】次に、ELA(エキシマレーザアニール)
法により非晶質シリコン薄膜101を多結晶化して多結晶
シリコン膜とし、この多結晶シリコン膜にレジストを塗
布し、図4に示すように、このレジストをフォトリソグ
ラフィ工程により島状のレジストマスク102にエッチン
グ加工し、このレジストマスク102をマスクとして画素
用薄膜トランジスタ23の半導体層31、補助容量24の補助
容量半導体層37、P型駆動回路用薄膜トランジスタ25の
半導体層41およびN型駆動回路用薄膜トランジスタ26の
半導体層45を形成する。Next, ELA (excimer laser annealing)
Method is used to polycrystallize the amorphous silicon thin film 101 into a polycrystalline silicon film, a resist is applied to the polycrystalline silicon film, and as shown in FIG. 4, the resist is formed into an island-shaped resist mask 102 by a photolithography process. Etching is performed on the semiconductor layer 31 of the pixel thin film transistor 23, the auxiliary capacitance semiconductor layer 37 of the auxiliary capacitance 24, the semiconductor layer 41 of the P-type drive circuit thin film transistor 25, and the N-type drive circuit thin film transistor 26 by using the resist mask 102 as a mask. The semiconductor layer 45 of is formed.
【0041】その後、図5に示すように、このレジスト
マスク102を剥離し、さらにレジストを塗布し、フォト
リソグラフィ工程により所望形状にパターニングしたレ
ジストマスク103をマスクとし、補助容量24の補助容量
半導体層37、画素用薄膜トランジスタ23の半導体層31の
ソース領域33およびドレイン領域34、N型駆動回路用薄
膜トランジスタ26の半導体層45のドレイン領域47および
ソース領域48に、加速電圧10keV、2×1014at
oms/cm2のドーズ量でPH3/H2をソースガスと
してリン(P)などのN型不純物イオンを高濃度で注入
する。Thereafter, as shown in FIG. 5, the resist mask 102 is peeled off, a resist is further applied, and the resist mask 103 patterned into a desired shape by a photolithography process is used as a mask, and the auxiliary capacitor semiconductor layer of the auxiliary capacitor 24 is used. 37, a source region 33 and a drain region 34 of the semiconductor layer 31 of the pixel thin film transistor 23, and a drain region 47 and a source region 48 of the semiconductor layer 45 of the N-type drive circuit thin film transistor 26, an acceleration voltage of 10 keV, 2 × 10 14 at
N 3 -type impurity ions such as phosphorus (P) are implanted at a high concentration using PH 3 / H 2 as a source gas at a dose amount of oms / cm 2 .
【0042】この不純物イオンを注入した後、図6に示
すように、レジストマスク103の変質層を含む表面層を
ドライエッチング装置を用いてドライアッシングにより
除去する。なお、ドライアッシングは、フルアッシング
に対して25%〜50%の時間で処理するのが望まし
い。25%より少ないとレジストマスク103の表面の変
質層を除去できず、50%より長くすると部分的に半導
体層31,41,45が晒される領域が発生し、画素用薄膜ト
ランジスタ23、P型駆動回路用薄膜トランジスタ25およ
びN型駆動回路用薄膜トランジスタ26の特性劣化が発生
する。After implanting the impurity ions, as shown in FIG. 6, the surface layer including the altered layer of the resist mask 103 is removed by dry ashing using a dry etching apparatus. The dry ashing is preferably performed for 25% to 50% of the time for the full ashing. If it is less than 25%, the deteriorated layer on the surface of the resist mask 103 cannot be removed, and if it is more than 50%, a region where the semiconductor layers 31, 41, 45 are partially exposed is generated, and the pixel thin film transistor 23 and the P-type drive circuit. The characteristics of the thin film transistor 25 and the N-type driving circuit thin film transistor 26 deteriorate.
【0043】ドライアッシングにより表面層を除去した
後、図7に示すように、レジスト剥離液(たとえば長瀬
産業製N321、東京応化製TOK104など)により
レジストマスク103をウェットエッチングにより除去す
る。After removing the surface layer by dry ashing, as shown in FIG. 7, the resist mask 103 is removed by wet etching with a resist stripping solution (eg, N321 manufactured by Nagase & Co., TOK104 manufactured by Tokyo Ohka Kogyo).
【0044】そして、図8に示すように、常圧(AP)
CVD法またはプラズマCVD法によりこれら画素用薄
膜トランジスタ23の半導体層31、補助容量24の補助容量
半導体層37、P型駆動回路用薄膜トランジスタ25の半導
体層41およびN型駆動回路用薄膜トランジスタ26の半導
体層45を含むアンダーコート層22上の全面に酸化シリコ
ンの補助容量24の誘電体層としても機能するゲート絶縁
膜51を80nm〜140nmの膜厚で成膜する。Then, as shown in FIG. 8, normal pressure (AP)
The semiconductor layer 31 of the pixel thin film transistor 23, the auxiliary capacitance semiconductor layer 37 of the auxiliary capacitance 24, the semiconductor layer 41 of the P-type drive circuit thin film transistor 25, and the semiconductor layer 45 of the N-type drive circuit thin film transistor 26 are formed by the CVD method or the plasma CVD method. A gate insulating film 51, which also functions as a dielectric layer of the auxiliary capacitor 24 of silicon oxide, is formed on the entire surface of the undercoat layer 22 including the film with a thickness of 80 nm to 140 nm.
【0045】次に、図9に示すように、ゲート絶縁膜51
上の全面にスパッタ法によりモリブデンタングステン合
金膜104を300nm程度の膜厚で被着する。Next, as shown in FIG. 9, the gate insulating film 51 is formed.
A molybdenum-tungsten alloy film 104 having a film thickness of about 300 nm is deposited on the entire upper surface by a sputtering method.
【0046】そして、図10に示すように、モリブデン
タングステン合金膜104をフォトリソグラフィ工程によ
り所定の形状にパターニングし、P型駆動回路用薄膜ト
ランジスタ25のゲート電極40を形成する。そして、この
ゲート電極40をマスクとして、加速電圧50keV〜7
0keV、ドーズ量2×1015atoms/cm2でB2
H6/H2をソースガスとしてボロンなどのP型不純物イ
オンを高濃度で注入し、P型駆動回路用薄膜トランジス
タ25のドレイン領域43およびソース領域44を形成する。Then, as shown in FIG. 10, the molybdenum-tungsten alloy film 104 is patterned into a predetermined shape by a photolithography process to form the gate electrode 40 of the P-type drive circuit thin film transistor 25. Then, using this gate electrode 40 as a mask, an acceleration voltage of 50 keV to 7
0keV, B 2 at a dose of 2 × 10 15 atoms / cm 2
P-type impurity ions such as boron are implanted at a high concentration using H 6 / H 2 as a source gas to form the drain region 43 and the source region 44 of the P-type drive circuit thin film transistor 25.
【0047】さらに、図11に示すように、モリブデン
タングステン合金膜104を所定の形状にパターニング
し、画素用薄膜トランジスタ23のゲート電極30、N型駆
動回路用薄膜トランジスタ26のゲート電極52および補助
容量24の金属電極54を形成する。なお、この際に補助容
量24の金属電極54は補助容量半導体層37を十分に覆い補
助容量半導体層37の長手方向の側縁は平面視で金属電極
54の長手方向側縁より内側に位置するようにパターニン
グする。Further, as shown in FIG. 11, the molybdenum-tungsten alloy film 104 is patterned into a predetermined shape to form the gate electrode 30 of the pixel thin film transistor 23, the gate electrode 52 of the N-type drive circuit thin film transistor 26 and the auxiliary capacitor 24. The metal electrode 54 is formed. At this time, the metal electrode 54 of the auxiliary capacitance 24 sufficiently covers the auxiliary capacitance semiconductor layer 37, and the side edge in the longitudinal direction of the auxiliary capacitance semiconductor layer 37 is a metal electrode in plan view.
Patterning is performed so as to be positioned inside the longitudinal side edge of 54.
【0048】この後、LDD形成工程では、画素用薄膜
トランジスタ23のゲート電極30およびN型駆動回路用薄
膜トランジスタ26のゲート電極52をマスクとして、加速
電圧50keV〜70keV、5×1013atoms/
cm2のドーズ量でPH3/H 2によりリンなどのN型不
純物イオンを低濃度で注入し、画素用薄膜トランジスタ
23のLDD領域35,36およびN型駆動回路用薄膜トラン
ジスタ26のLDD領域49,50を形成する。この後、50
0℃〜600℃程度で、1時間のアニール処理して、注
入した不純物を活性化させる。After that, in the LDD forming step, a pixel thin film is formed.
Gate electrode 30 of transistor 23 and thin for N-type drive circuit
Acceleration using the gate electrode 52 of the film transistor 26 as a mask
Voltage 50 keV to 70 keV, 5 × 1013atoms /
cm2PH at the dose amount of3/ H 2Due to N-type
A thin film transistor for pixels, which is implanted with pure ions at a low concentration
23 LDD regions 35, 36 and thin film transistor for N-type drive circuit
The LDD regions 49, 50 of the transistor 26 are formed. After this, 50
Anneal for 1 hour at 0 ℃ to 600 ℃,
Activate the entered impurities.
【0049】次に、図12に示すように、層間絶縁膜成
膜工程では、これら画素用薄膜トランジスタ23のゲート
電極30、補助容量24の金属電極54、P型駆動回路用薄膜
トランジスタ25のゲート電極40およびN型駆動回路用薄
膜トランジスタ26のゲート電極52を含むゲート絶縁膜51
上に、プラズマCVD法を用いて全面に膜厚600nm
の酸化シリコンの層間絶縁膜57を被着する。Next, as shown in FIG. 12, in the interlayer insulating film forming step, the gate electrode 30 of the pixel thin film transistor 23, the metal electrode 54 of the auxiliary capacitance 24, the gate electrode 40 of the P-type drive circuit thin film transistor 25 are formed. And a gate insulating film 51 including the gate electrode 52 of the N-type drive circuit thin film transistor 26.
A film thickness of 600 nm is formed on the entire surface by using the plasma CVD method.
The silicon oxide interlayer insulating film 57 is deposited.
【0050】続いて、図13に示すように、コンタクト
ホール形成工程では、層間絶縁膜57およびゲート絶縁膜
51にフォトエッチング法により、画素用薄膜トランジス
タ23のソース領域33に達するコンタクトホール61、画素
用薄膜トランジスタ23のドレイン領域34に達するコンタ
クトホール62、補助容量24の補助容量半導体層37に達す
るコンタクトホール63、P型駆動回路用薄膜トランジス
タ25のドレイン領域43に達するコンタクトホール64、P
型駆動回路用薄膜トランジスタ25のソース領域44に達す
るコンタクトホール65、N型駆動回路用薄膜トランジス
タ26のドレイン領域47に達するコンタクトホール66、お
よび、N型駆動回路用薄膜トランジスタ26のソース領域
48に達するコンタクトホール67を形成する。Subsequently, as shown in FIG. 13, in the contact hole forming step, the interlayer insulating film 57 and the gate insulating film are formed.
A contact hole 61 reaching the source region 33 of the pixel thin film transistor 23, a contact hole 62 reaching the drain region 34 of the pixel thin film transistor 23, a contact hole 63 reaching the auxiliary capacitance semiconductor layer 37 of the auxiliary capacitance 24, by photoetching at 51. Contact holes 64 reaching the drain region 43 of the P-type drive circuit thin film transistor 25, P
Contact hole 65 reaching the source region 44 of the N-type driving circuit thin film transistor 25, contact hole 66 reaching the drain region 47 of the N-type driving circuit thin film transistor 26, and the source region of the N-type driving circuit thin film transistor 26
A contact hole 67 reaching 48 is formed.
【0051】次に、図14に示すように、層間絶縁膜57
上およびコンタクトホール61,62,63,64,65,66,67
内にアルミニウムなどの単体または積層膜あるいは合金
膜105を500nm程度被着する。Next, as shown in FIG. 14, the interlayer insulating film 57 is formed.
Top and contact holes 61, 62, 63, 64, 65, 66, 67
A single or laminated film of aluminum or the like, or an alloy film 105 is deposited therein to a thickness of about 500 nm.
【0052】そして、図15に示すように、フォトエッ
チング法によりこの合金膜105を所定の形状にパターニ
ングし、画素用薄膜トランジスタ23のソース電極71、ソ
ース電極71に一体の信号線およびドレイン電極73、P型
駆動回路用薄膜トランジスタ25のドレイン電極74および
共通電極75、N型駆動回路用薄膜トランジスタ26の共通
電極75およびソース電極77を形成する。Then, as shown in FIG. 15, the alloy film 105 is patterned into a predetermined shape by a photoetching method, and the source electrode 71 of the pixel thin film transistor 23, the signal line and the drain electrode 73 integrated with the source electrode 71, The drain electrode 74 and the common electrode 75 of the P-type drive circuit thin film transistor 25, and the common electrode 75 and the source electrode 77 of the N-type drive circuit thin film transistor 26 are formed.
【0053】さらに、図16に示すように、画素用薄膜
トランジスタ23のソース電極71、ソース電極71に一体の
信号線およびドレイン電極73、P型駆動回路用薄膜トラ
ンジスタ25のドレイン電極74および共通電極75、N型駆
動回路用薄膜トランジスタ26の共通電極75およびソース
電極77を含む層間絶縁膜57上にプラズマCVD法により
窒化シリコンの保護絶縁膜78を成膜する。Further, as shown in FIG. 16, the source electrode 71 of the pixel thin film transistor 23, the signal line and drain electrode 73 integrated with the source electrode 71, the drain electrode 74 and the common electrode 75 of the P-type drive circuit thin film transistor 25, A protective insulating film 78 of silicon nitride is formed by plasma CVD on the interlayer insulating film 57 including the common electrode 75 and the source electrode 77 of the N-type drive circuit thin film transistor 26.
【0054】そして、図17に示すように、この保護絶
縁膜78にフォトエッチング法により画素用薄膜トランジ
スタ23のドレイン電極73を露出するコンタクトホール79
を形成する。Then, as shown in FIG. 17, a contact hole 79 for exposing the drain electrode 73 of the pixel thin film transistor 23 is formed in the protective insulating film 78 by photoetching.
To form.
【0055】次に、図18に示すように、顔料が分散さ
れた赤、緑および青の3色の着色層の透明有機絶縁膜を
全面にストライプ状で2μmの膜厚で塗布してカラーフ
ィルタ層80を形成する。Next, as shown in FIG. 18, a transparent organic insulating film of three color layers of red, green and blue in which pigments are dispersed is applied to the entire surface in a stripe shape with a thickness of 2 μm to form a color filter. Form layer 80.
【0056】また、図19に示すように、このカラーフ
ィルタ層80に、画素用薄膜トランジスタ23のドレイン電
極73を露出するコンタクトホール81を形成する。Further, as shown in FIG. 19, a contact hole 81 exposing the drain electrode 73 of the pixel thin film transistor 23 is formed in the color filter layer 80.
【0057】そして、図20に示すように、ITOをス
パッタ法により膜厚100nm程度で成膜し、フォトエ
ッチング法により所定の形状にパターニングして、画素
電極82を形成する。Then, as shown in FIG. 20, ITO is formed into a film having a thickness of about 100 nm by a sputtering method and patterned into a predetermined shape by a photo etching method to form a pixel electrode 82.
【0058】最後に、画素電極82を含む保護絶縁膜78上
に低温キュア型のポリイミドを印刷塗布し、ラビング処
理して配向膜83を形成し、マトリクスアレイ基板15が形
成される。Finally, low temperature cure type polyimide is printed and applied on the protective insulating film 78 including the pixel electrodes 82, and the alignment film 83 is formed by rubbing treatment to form the matrix array substrate 15.
【0059】一方、対向基板16は、絶縁性基板91上にI
TOをスパッタ法により膜厚100nm程度に成膜し、
対向電極93を形成する。On the other hand, the counter substrate 16 is formed on the insulating substrate 91 by I
TO is deposited to a film thickness of about 100 nm by the sputtering method,
The counter electrode 93 is formed.
【0060】また、この対向電極93上にポリイミドを印
刷塗布し、ラビング処理して配向膜94を形成し、対向基
板16が形成される。On the counter electrode 93, polyimide is applied by printing, and a rubbing treatment is performed to form an alignment film 94, whereby the counter substrate 16 is formed.
【0061】このように形成したマトリクスアレイ基板
15と対向基板16を間隙を介して対向させてセル化し、こ
れらマトリクスアレイ基板15と対向基板16の間隙に液晶
を注入し封止して液晶層17を形成する。Matrix array substrate formed in this way
The liquid crystal layer 17 is formed by injecting liquid crystal into the gap between the matrix array substrate 15 and the counter substrate 16 and sealing them by making 15 and the counter substrate 16 face each other through a gap to form a cell.
【0062】そして、マトリクスアレイ基板15および対
向基板16の外表面に偏光板96,97を貼り付けることによ
り、液晶表示装置11が形成される。Then, by attaching the polarizing plates 96 and 97 to the outer surfaces of the matrix array substrate 15 and the counter substrate 16, the liquid crystal display device 11 is formed.
【0063】上記実施の形態によれば、補助容量24の補
助容量半導体層37の不純物の濃度が1020atoms/
cm3以上であるため、電圧依存を小さくして補助容量
半導体層37と金属電極54との間の電位を低くすることが
でき、低消費電力で表示品位の良好な平面表示装置を実
現できる。また、駆動電圧が高いことにより発生するリ
ーク電流を抑え、点欠陥の発生率を抑制できる。さら
に、ゲート絶縁膜51の薄膜トランジスタのチャネルに対
応する部分に不純物が存在しない、つまり真性な状態に
あるため、画素用薄膜トランジスタ23、P型駆動回路用
薄膜トランジスタ25およびN型駆動回路用薄膜トランジ
スタ26の特性劣化を発生させることがない。According to the above embodiment, the impurity concentration of the auxiliary capacitance semiconductor layer 37 of the auxiliary capacitance 24 is 10 20 atoms / min.
Since it is cm 3 or more, the voltage dependence can be reduced to lower the potential between the auxiliary capacitance semiconductor layer 37 and the metal electrode 54, and a flat display device with low power consumption and good display quality can be realized. Further, it is possible to suppress the leak current generated due to the high driving voltage and suppress the occurrence rate of point defects. Further, since there is no impurity in the portion of the gate insulating film 51 corresponding to the channel of the thin film transistor, that is, in the intrinsic state, the characteristics of the pixel thin film transistor 23, the P-type drive circuit thin film transistor 25, and the N-type drive circuit thin film transistor 26 are characteristic. No deterioration will occur.
【0064】また、ゲート絶縁膜51の成膜前に補助容量
半導体層37に不純物イオンを注入するベアドープである
ため、図21(a)に示すように、補助容量24では不純
物は補助容量半導体層37のみに存在し、誘電体層には不
純物が存在しない。なお、従来例のようにした場合に
は、図21(b)に示すように、誘電体層にピークを有
するように不純物が存在する。Further, since the impurity is ion-implanted into the auxiliary capacitance semiconductor layer 37 before the gate insulating film 51 is formed, the impurity is added to the auxiliary capacitance semiconductor layer 37 in the auxiliary capacitance 24 as shown in FIG. 21A. It exists only in 37, and there are no impurities in the dielectric layer. In the case of the conventional example, as shown in FIG. 21B, the impurities are present so as to have a peak in the dielectric layer.
【0065】さらに、ゲート絶縁膜51の形成前に不純物
イオンを注入するため、ゲート絶縁膜51の形成後に不純
物イオンを注入する場合と比し、ドーズ量を1/10程
度とすることが可能となりプロセス時間を短縮化しなが
ら補助容量半導体層37への不純物の高濃度注入が可能と
なる。また、不純物イオン注入時のゲート絶縁膜51の損
傷を防止できる。Further, since the impurity ions are implanted before the gate insulating film 51 is formed, the dose amount can be reduced to about 1/10 of the case where the impurity ions are implanted after the gate insulating film 51 is formed. It is possible to inject a high concentration of impurities into the auxiliary capacitance semiconductor layer 37 while shortening the process time. In addition, damage to the gate insulating film 51 at the time of implanting impurity ions can be prevented.
【0066】また、レジストマスク103を全てアッシン
グで除去してしまうと、半導体層31,41,45がアッシン
グ装置内で晒されて、半導体層31,41,45のチャネル領
域32,42,46がプラズマに晒される欠陥、いわゆる電荷
が生じたり、高濃度の不純物を含んだレジストマスク10
3をアッシングしたことによる装置内の不純物の汚染に
より表面に不純物が付着して、電界効果移動度が減少し
たり、閾値電圧負方向にシフトしたり、S値が増大して
しまうが、レジストマスク103を全てはアッシングしな
いことにより、このような弊害を防止できる。If the resist mask 103 is completely removed by ashing, the semiconductor layers 31, 41, 45 are exposed in the ashing device, and the channel regions 32, 42, 46 of the semiconductor layers 31, 41, 45 are exposed. A resist mask 10 that contains defects that are exposed to plasma, so-called electric charges, and that contains high-concentration impurities
Impurities in the device due to ashing of 3 cause impurities to adhere to the surface, reducing field-effect mobility, shifting in the negative direction of the threshold voltage, and increasing the S value. Such an adverse effect can be prevented by not ashing all 103.
【0067】次に、他の実施の形態について、図22お
よび図23を参照して説明する。Next, another embodiment will be described with reference to FIGS. 22 and 23.
【0068】この図22に示す液晶表示装置11は、基本
的には図1ないし図20に示す上述の液晶表示装置11と
同様であるが、半導体層31,41,45の表面に誘電体層を
形成する酸化膜の下側のゲート絶縁膜111,112,113が
形成され、補助容量半導体層37の表面に酸化膜114を形
成したものである。そして、下側のゲート絶縁膜111,1
12,113が半導体層31,41,45側でゲート絶縁膜51がゲ
ート電極30,40,52側である上側になり、下側のゲート
絶縁膜111,112,113とゲート絶縁膜51とが2層に積層
された状態となる。また、いずれのゲート絶縁膜51,11
1,112,113も不純物イオンは含まれておらず、たとえ
ば検出限界以下で、ゲート絶縁膜111,112,113は炭素
(C)も含まれておらず、同様にたとえば検出限界以下
で、ゲート絶縁膜51は炭素(C)が1〜2×1020at
oms/cm3以上、たとえば1×1020atoms/
cm3含まれている。The liquid crystal display device 11 shown in FIG. 22 is basically the same as the above-mentioned liquid crystal display device 11 shown in FIGS. 1 to 20, except that the dielectric layers are formed on the surfaces of the semiconductor layers 31, 41 and 45. The gate insulating films 111, 112, and 113 are formed below the oxide film forming the oxide film, and the oxide film 114 is formed on the surface of the auxiliary capacitance semiconductor layer 37. Then, the lower gate insulating film 111, 1
12, 113 are the semiconductor layers 31, 41, 45 side and the gate insulating film 51 is the upper side which is the gate electrodes 30, 40, 52 side, and the lower gate insulating films 111, 112, 113 and the gate insulating film 51 are It is in a state of being laminated in two layers. In addition, any of the gate insulating films 51, 11
1, 112, 113 do not contain impurity ions, for example, below the detection limit, and the gate insulating films 111, 112, 113 do not contain carbon (C), and similarly, for example, below the detection limit, the gate The insulating film 51 contains carbon (C) of 1 to 2 × 10 20 at
oms / cm 3 or more, for example, 1 × 10 20 atoms /
cm 3 is included.
【0069】次に、この図22に示す液晶表示装置の製
造方法について説明する。この図22に示す液晶表示装
置の製造方法は、基本的には図1ないし図20に示す上
述の液晶表示装置11と同様であるが、図7に示す工程の
次に、図23に示すように、レジストマスク103をウェ
ットエッチングした後に、半導体層31,41,45の表面を
オゾン洗浄して、半導体層31,41,45の表面に酸化膜の
ゲート絶縁膜111,112,113を形成するものである。そ
して、その後同様に図8ないし図20の工程で処理し、
図22に示す液晶表示装置11を形成する。Next, a method of manufacturing the liquid crystal display device shown in FIG. 22 will be described. The method of manufacturing the liquid crystal display device shown in FIG. 22 is basically the same as that of the above-described liquid crystal display device 11 shown in FIGS. 1 to 20, but after the step shown in FIG. After the resist mask 103 is wet-etched, the surfaces of the semiconductor layers 31, 41, 45 are washed with ozone to form oxide gate insulating films 111, 112, 113 on the surfaces of the semiconductor layers 31, 41, 45. It is a thing. Then, after that, similarly, the steps of FIGS.
The liquid crystal display device 11 shown in FIG. 22 is formed.
【0070】そして、この図22に示す液晶表示装置11
も、基本的には上述の液晶表示装置11と同様の作用、効
果を奏するが、さらに、半導体層31,41,45の表面に酸
化膜のゲート絶縁膜111,112,113および補助容量半導
体層37の表面に酸化膜114を形成することにより、これ
らゲート絶縁膜111,112,113および酸化膜114がそれぞ
れキャッピング層としての役目をするため、以降の工程
でたとえばゲート絶縁膜51の形成の際にCVDなどの装
置で処理などをしても、半導体層31,41,45から不純物
イオンが装置内に拡散することがなく、工程汚染などが
生ぜず、より生産性が向上する。The liquid crystal display device 11 shown in FIG.
Also has basically the same actions and effects as those of the liquid crystal display device 11 described above, but further includes gate insulating films 111, 112, 113 of oxide films and auxiliary capacitance semiconductor layers on the surfaces of the semiconductor layers 31, 41, 45. By forming the oxide film 114 on the surface of 37, these gate insulating films 111, 112, 113 and the oxide film 114 serve as capping layers, respectively. Therefore, for example, when the gate insulating film 51 is formed in the subsequent steps. Even if it is processed by a device such as CVD, the impurity ions do not diffuse from the semiconductor layers 31, 41, 45 into the device, so that process contamination does not occur and the productivity is further improved.
【0071】上述の実施の形態では一例として液晶表示
装置を用いて説明したが、これに限定されず、対向する
電極間に光変調層として発光層を備えた表示素子を、マ
トリクス状に配置したたとえば有機EL表示装置などの
自己発光型表示装置にも適用できる。In the above-described embodiments, the liquid crystal display device is used as an example for description, but the present invention is not limited to this, and the display elements having the light emitting layer as the light modulation layer between the opposing electrodes are arranged in a matrix. For example, it can be applied to a self-luminous display device such as an organic EL display device.
【0072】[0072]
【発明の効果】本発明によれば、生産性を低下させるこ
となく、特性などの品質を向上できる。According to the present invention, quality such as characteristics can be improved without lowering productivity.
【図1】本発明の一実施の形態の液晶表示装置を示す断
面図である。FIG. 1 is a cross-sectional view showing a liquid crystal display device according to an embodiment of the present invention.
【図2】同上液晶表示装置のマトリクスアレイ基板の一
製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing one manufacturing process of a matrix array substrate of the above liquid crystal display device.
【図3】同上液晶表示装置のマトリクスアレイ基板の図
2の次の製造工程を示す断面図である。3 is a cross-sectional view showing the next manufacturing step of FIG. 2 of the matrix array substrate of the liquid crystal display device.
【図4】同上液晶表示装置のマトリクスアレイ基板の図
3の次の製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing the next manufacturing step of FIG. 3 for the matrix array substrate of the above liquid crystal display device.
【図5】同上液晶表示装置のマトリクスアレイ基板の図
4の次の製造工程を示す断面図である。FIG. 5 is a cross-sectional view showing the next manufacturing step of FIG. 4 of the matrix array substrate of the liquid crystal display device.
【図6】同上液晶表示装置のマトリクスアレイ基板の図
5の次の製造工程を示す断面図である。6 is a cross-sectional view showing the next manufacturing step of FIG. 5 of the matrix array substrate of the liquid crystal display device.
【図7】同上液晶表示装置のマトリクスアレイ基板の図
6の次の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the next manufacturing step of FIG. 6 for the matrix array substrate of the liquid crystal display device.
【図8】同上液晶表示装置のマトリクスアレイ基板の図
7の次の製造工程を示す断面図である。8 is a cross-sectional view showing the next manufacturing step of FIG. 7 for the matrix array substrate of the liquid crystal display device.
【図9】同上液晶表示装置のマトリクスアレイ基板の図
8の次の製造工程を示す断面図である。9 is a cross-sectional view showing the next manufacturing step of FIG. 8 for the matrix array substrate of the same liquid crystal display device.
【図10】同上液晶表示装置のマトリクスアレイ基板の
図9の次の製造工程を示す断面図である。10 is a cross-sectional view showing the next manufacturing step of FIG. 9 of the matrix array substrate of the liquid crystal display device.
【図11】同上液晶表示装置のマトリクスアレイ基板の
図10の次の製造工程を示す断面図である。FIG. 11 is a cross-sectional view showing the next manufacturing step of FIG. 10 for the matrix array substrate of the liquid crystal display device.
【図12】同上液晶表示装置のマトリクスアレイ基板の
図11の次の製造工程を示す断面図である。FIG. 12 is a cross-sectional view showing the next manufacturing step of FIG. 11 for the matrix array substrate of the liquid crystal display device.
【図13】同上液晶表示装置のマトリクスアレイ基板の
図12の次の製造工程を示す断面図である。FIG. 13 is a cross-sectional view showing the next manufacturing step of FIG. 12 for the matrix array substrate of the liquid crystal display device.
【図14】同上液晶表示装置のマトリクスアレイ基板の
図13の次の製造工程を示す断面図である。14 is a cross-sectional view showing the next manufacturing step of FIG. 13 of the matrix array substrate of the liquid crystal display device.
【図15】同上液晶表示装置のマトリクスアレイ基板の
図14の次の製造工程を示す断面図である。15 is a cross-sectional view showing the next manufacturing step of FIG. 14 for the matrix array substrate of the liquid crystal display device.
【図16】同上液晶表示装置のマトリクスアレイ基板の
図15の次の製造工程を示す断面図である。16 is a cross-sectional view showing the next manufacturing step of FIG. 15 for the matrix array substrate of the same liquid crystal display device.
【図17】同上液晶表示装置のマトリクスアレイ基板の
図16の次の製造工程を示す断面図である。FIG. 17 is a cross-sectional view showing the next manufacturing step of FIG. 16 of the matrix array substrate of the liquid crystal display device.
【図18】同上液晶表示装置のマトリクスアレイ基板の
図17の次の製造工程を示す断面図である。FIG. 18 is a cross-sectional view showing the next manufacturing step of FIG. 17 for the matrix array substrate of the liquid crystal display device.
【図19】同上液晶表示装置のマトリクスアレイ基板の
図18の次の製造工程を示す断面図である。FIG. 19 is a cross-sectional view showing the next manufacturing step of FIG. 18 for the matrix array substrate of the liquid crystal display device.
【図20】同上液晶表示装置のマトリクスアレイ基板の
図19の次の製造工程を示す断面図である。FIG. 20 is a cross-sectional view showing the next manufacturing step of FIG. 19 for a matrix array substrate of the same liquid crystal display device.
【図21】同上液晶表示装置の補助容量の不純物濃度を
示すグラフである。(a)実施の形態の補助容量(b)
従来例FIG. 21 is a graph showing the impurity concentration of the storage capacitor of the above liquid crystal display device. (A) Auxiliary capacity of the embodiment (b)
Conventional example
【図22】同上他の一実施の形態の液晶表示装置を示す
断面図である。FIG. 22 is a sectional view showing a liquid crystal display device of another embodiment of the above.
【図23】同上液晶表示装置のマトリクスアレイ基板の
図7および図8の間の製造工程を示す断面図である。FIG. 23 is a cross-sectional view showing the manufacturing process between the matrix array substrate of the liquid crystal display device and the process shown in FIGS.
【図24】MOSとMIMのC−V特性を示すグラフで
ある。FIG. 24 is a graph showing CV characteristics of MOS and MIM.
21 絶縁性基板 23 画素用薄膜トランジスタ 24 補助容量 30 ゲート電極 31 半導体層 32 チャネル領域 33 ソース領域 34 ドレイン領域 37 補助容量半導体層 51,111,112,113 誘電体層であるゲート絶縁膜 54 金属電極 82 表示素子を構成する画素電極 102,103 レジストマスク 114 酸化膜 21 Insulating substrate Thin film transistor for 23 pixels 24 auxiliary capacity 30 gate electrode 31 Semiconductor layer 32-channel area 33 Source area 34 drain region 37 Storage capacitor semiconductor layer 51,111,112,113 Gate insulating film that is a dielectric layer 54 Metal electrode 82 Pixel electrodes that make up display elements 102, 103 resist mask 114 oxide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 617U Fターム(参考) 2H092 JA23 JA49 JB68 KA07 MA06 5C094 AA42 AA43 BA03 BA43 CA19 EA04 EA07 5F110 AA09 AA26 BB02 BB04 CC02 DD02 DD13 EE06 EE44 FF02 FF07 FF09 FF22 FF29 FF30 GG02 GG13 GG25 GG32 GG34 GG35 GG45 GG51 HJ01 HJ04 HJ13 HJ23 HL03 HL06 HL11 HL22 HM15 NN03 NN04 NN23 NN24 NN35 NN72 NN73 PP03 QQ10 QQ11 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/78 617U F term (reference) 2H092 JA23 JA49 JB68 KA07 MA06 5C094 AA42 AA43 BA03 BA43 CA19 EA04 EA07 5F110 AA09 AA26 BB02 BB04 CC02 DD02 DD13 EE06 EE44 FF02 FF07 FF09 FF22 FF29 FF30 GG02 GG13 GG25 GG32.
Claims (8)
置された複数の表示素子と、これら複数の表示素子に接
続された複数の薄膜トランジスタと、前記表示素子に電
気的に接続された補助容量半導体層と、この補助容量半
導体層上に形成された誘電体層と、この誘電体層上に形
成された金属電極とを備え、前記補助容量半導体層、前
記誘電体層および前記金属電極により補助容量を構成す
る平面表示装置において、 前記薄膜トランジスタは、チャネル領域と、このチャネ
ル領域を挟み不純物イオンがそれぞれ注入されたソース
領域およびドレイン領域とを有する半導体層を備え、前
記補助容量半導体層には前記薄膜トランジスタの前記ソ
ース領域およびドレイン領域と略等しい濃度の不純物イ
オンが同一工程で注入され、 前記誘電体層は、真性な状態であることを特徴とする平
面表示装置。1. A substrate, a plurality of display elements arranged in a matrix on the substrate, a plurality of thin film transistors connected to the plurality of display elements, and an auxiliary capacitor electrically connected to the display element. A semiconductor layer; a dielectric layer formed on the auxiliary capacitance semiconductor layer; and a metal electrode formed on the dielectric layer. The auxiliary capacitance semiconductor layer, the dielectric layer, and the metal electrode assist the semiconductor layer. In the flat-panel display device forming a capacitor, the thin film transistor includes a channel region, and a semiconductor layer having a source region and a drain region into which impurity ions are respectively sandwiched sandwiching the channel region, and the auxiliary capacitance semiconductor layer is provided with the semiconductor layer. Impurity ions of approximately the same concentration as the source region and the drain region of the thin film transistor are implanted in the same step, and the dielectric layer is Flat display device which is a sex condition.
レイン領域、および補助容量半導体層に注入される不純
物イオンの濃度は、1×1020atoms/cm3以上
であることを特徴とする請求項1記載の平面表示装置。2. The plane according to claim 1, wherein the concentration of impurity ions implanted into the source region and the drain region of the thin film transistor and the auxiliary capacitance semiconductor layer is 1 × 10 20 atoms / cm 3 or more. Display device.
され、半導体側の層は真性な状態で、金属電極側の層は
1×1020atoms/cm3以上のカーボンを含むこ
とを特徴とする請求項1または2記載の平面表示装置。3. The dielectric layer is formed by laminating on a semiconductor layer, the layer on the semiconductor side is in an intrinsic state, and the layer on the metal electrode side contains carbon of 1 × 10 20 atoms / cm 3 or more. The flat panel display device according to claim 1 or 2.
置された複数の表示素子と、前記基板上に形成された半
導体層、この半導体層上に形成された誘電体層のゲート
絶縁膜およびこの誘電体層上に形成された金属電極のゲ
ート電極で形成され前記複数の表示素子に接続された複
数の薄膜トランジスタとを備えた平面表示装置におい
て、 前記薄膜トランジスタのソース領域およびドレイン領域
に注入される不純物イオンの濃度は、1×1020ato
ms/cm3以上で、 前記誘電体層は、半導体層上に積層して形成され、半導
体側の層は真性な状態で、金属電極側の層は1×1020
atoms/cm3以上の炭素を含むことを特徴とする
平面表示装置。4. A substrate, a plurality of display elements arranged in a matrix on the substrate, a semiconductor layer formed on the substrate, a gate insulating film of a dielectric layer formed on the semiconductor layer, and In a flat display device including a plurality of thin film transistors formed of a gate electrode of a metal electrode formed on the dielectric layer and connected to the plurality of display elements, a source region and a drain region of the thin film transistor are implanted. The concentration of impurity ions is 1 × 10 20 ato
ms / cm 3 or more, the dielectric layer is formed by stacking on the semiconductor layer, the semiconductor side layer is in an intrinsic state, and the metal electrode side layer is 1 × 10 20
A flat display device characterized by containing carbon of atoms / cm 3 or more.
と、前記薄膜トランジスタに接続された表示素子と、前
記表示素子に電気的に接続された補助容量半導体層と、
前記補助容量半導体層上に形成された誘電体層と、前記
誘電体層上に形成された金属電極とを有し、前記補助容
量半導体層、前記誘電体層、および前記金属電極により
補助容量を構成する平面表示装置の製造方法において、 前記基板上に、前記薄膜トランジスタの半導体層と、前
記補助容量半導体層とを同時に形成する工程と、 前記薄膜トランジスタのチャネル領域となる部分を覆
い、前記薄膜トランジスタのソース領域、ドレイン領
域、および前記補助容量半導体層の全面を露出する形状
のレジストマスクを前記半導体層上に形成する工程と、 前記レジストマスクを介して、前記薄膜トランジスタの
ソース領域、ドレイン領域、および前記補助容量半導体
層の全面に不純物イオンを注入する工程と、前記レジス
トマスクを除去する工程と、 前記薄膜トランジスタの半導体層および前記補助容量半
導体層を覆うように前記誘電体層を形成する工程と、 前記誘電体層上に、金属層を成膜し、この金属層をパタ
ーニングして、前記薄膜トランジスタのゲート電極、お
よび補助容量半導体層に対向する金属電極を形成する工
程とを具備することを特徴とする平面表示装置の製造方
法。5. A thin film transistor formed on a substrate, a display element connected to the thin film transistor, and an auxiliary capacitance semiconductor layer electrically connected to the display element,
A dielectric layer formed on the auxiliary capacitance semiconductor layer and a metal electrode formed on the dielectric layer. An auxiliary capacitance is formed by the auxiliary capacitance semiconductor layer, the dielectric layer, and the metal electrode. In the method of manufacturing a flat panel display device, the step of simultaneously forming a semiconductor layer of the thin film transistor and the auxiliary capacitance semiconductor layer on the substrate, covering a portion that will be a channel region of the thin film transistor, and a source of the thin film transistor. A region, a drain region, and a resist mask having a shape that exposes the entire surface of the auxiliary capacitance semiconductor layer on the semiconductor layer; A step of implanting impurity ions on the entire surface of the capacitive semiconductor layer, and a step of removing the resist mask A step of forming the dielectric layer so as to cover the semiconductor layer of the thin film transistor and the auxiliary capacitance semiconductor layer; and forming a metal layer on the dielectric layer and patterning the metal layer to form a thin film of the thin film transistor. A step of forming a metal electrode facing the gate electrode and the auxiliary capacitance semiconductor layer, and a method of manufacturing a flat panel display device.
い状態までドライアッシングする工程と、 残りの前記レジストマスクをウェットエッチングにより
除去する工程とを含むことを特徴とする請求項5記載の
平面表示装置の製造方法。6. The step of removing the resist mask includes the steps of dry ashing the resist mask until the auxiliary capacitance semiconductor layer is not exposed, and removing the remaining resist mask by wet etching. The method for manufacturing a flat panel display device according to claim 5, wherein
化させて酸化膜を形成する工程を含むことを特徴とする
請求項5または6記載の平面表示装置の製造方法。7. The method for manufacturing a flat panel display device according to claim 5, further comprising the step of oxidizing the surface of the semiconductor layer of the thin film transistor to form an oxide film.
の表示素子と、前記基板上に形成された半導体層、この
半導体層上に形成された誘電体層のゲート絶縁膜および
この誘電体層上に形成された金属電極のゲート電極で形
成され前記複数の表示素子に接続された複数の薄膜トラ
ンジスタとを備えた平面表示装置の製造方法において、 前記基板上に、前記薄膜トランジスタの半導体層を形成
する工程と、 前記薄膜トランジスタのチャネル領域となる部分を覆
い、前記薄膜トランジスタのソース領域およびドレイン
領域の全面を露出する形状のレジストマスクを前記半導
体層上に形成する工程と、 前記レジストマスクを介して、前記薄膜トランジスタの
ソース領域およびドレイン領域に不純物イオンを注入す
る工程と、 前記レジストマスクを除去する工程と、 前記薄膜トランジスタの半導体層の表面を酸化させて酸
化膜を形成する工程と、 この酸化膜を覆うように前記誘電体層を形成する工程
と、 前記誘電体層上に、金属層を成膜し、この金属層をパタ
ーニングして、前記薄膜トランジスタのゲート電極を形
成する工程とを具備することを特徴とする平面表示装置
の製造方法。8. A plurality of display elements arranged in a matrix on a substrate, a semiconductor layer formed on the substrate, a gate insulating film of a dielectric layer formed on the semiconductor layer, and the dielectric layer. A method of manufacturing a flat display device, comprising: a plurality of thin film transistors formed of a gate electrode of a metal electrode formed above and connected to the plurality of display elements, wherein a semiconductor layer of the thin film transistor is formed on the substrate. A step of forming a resist mask on the semiconductor layer, the resist mask having a shape that covers a portion of the thin film transistor that becomes a channel region and exposes the entire surface of the source region and the drain region of the thin film transistor; and via the resist mask, Implanting impurity ions into the source region and the drain region of the thin film transistor, and using the resist mask A step of removing, a step of oxidizing the surface of the semiconductor layer of the thin film transistor to form an oxide film, a step of forming the dielectric layer so as to cover the oxide film, and a metal layer on the dielectric layer. And forming a gate electrode of the thin film transistor by patterning the metal layer to form a gate electrode of the thin film transistor.
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