JP2003114266A - Input circuit monitoring transducer - Google Patents
Input circuit monitoring transducerInfo
- Publication number
- JP2003114266A JP2003114266A JP2001306231A JP2001306231A JP2003114266A JP 2003114266 A JP2003114266 A JP 2003114266A JP 2001306231 A JP2001306231 A JP 2001306231A JP 2001306231 A JP2001306231 A JP 2001306231A JP 2003114266 A JP2003114266 A JP 2003114266A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital
- test signal
- test
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は入力回路監視型トラ
ンスデューサに関し、とくに電力系統の計測データを遠
隔監視所、指令所等へ伝送する遠隔管理制御装置に使用
する入力回路監視型トランスデューサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input circuit monitoring type transducer, and more particularly to an input circuit monitoring type transducer used in a remote management control device for transmitting measurement data of an electric power system to a remote monitoring station, a command station or the like.
【0002】[0002]
【従来の技術】図5は、従来の電力系統の遠隔監視制御
装置の計測回路用トランスデューサの一例を示す。同図
のトランスデューサは、電力系統の電気量のアナログ計
測信号を入力端子1から取り込み、取り込んだ入力信号
をアナログフィルタ34経由でA/Dコンバータ(以下、
A/D変換器ということがある。)35へ導いてディジタ
ル信号に変換し、ディジタル変換後の信号をディジタル
フィルタ36経由で入力信号演算部37ヘ入力し、演算部37
で監視制御に必要な計測データを算出し、算出結果を出
力部38から遠隔監視所等へ伝送するものである。2. Description of the Related Art FIG. 5 shows an example of a measuring circuit transducer of a conventional remote monitoring and controlling apparatus for a power system. The transducer shown in the figure captures an analog measurement signal of the electric quantity of the power system from the input terminal 1, and the captured input signal is passed through an analog filter 34 to an A / D converter (hereinafter,
Sometimes referred to as an A / D converter. ) 35 to convert it to a digital signal, and the signal after digital conversion is input to the input signal calculator 37 via the digital filter 36, and the calculator 37
Calculates the measurement data necessary for monitoring and control, and transmits the calculation result from the output unit 38 to a remote monitoring station or the like.
【0003】トランスデューサの信頼性を維持するため
には回路異常の点検が必要であり、とくにソフトウェア
処理であるディジタルフィルタ36や演算部37に比しアナ
ログフィルタ34及びA/D変換器35を含むアナログ入力
回路の特性劣化・不良の点検が重要である。図5では、
入力端子1とA/D変換器35との間に入力/試験信号切
替装置30を設け、点検操作時に試験信号スイッチ32を導
通させて試験信号の交流電圧をアナログフィルタ34に印
加する。アナログフィルタ34、A/D変換器35、ディジ
タルフィルタ36及び入力信号演算部37で処理した試験信
号を入力回路異常判定部39へ入力し、異常判定部39にお
いて処理後の試験信号が正常であるか否か判定すること
により点検を行なう。点検操作以外(通常操作)の時
は、信号切替装置30の試験信号スイッチ32を遮断し、入
力信号スイッチ31を導通させる。In order to maintain the reliability of the transducer, it is necessary to inspect a circuit abnormality, and in particular, an analog filter 34 and an analog / digital converter 35 are included as compared with the digital filter 36 and the arithmetic unit 37 which are software processing. It is important to check the characteristics of input circuits for deterioration and defects. In FIG.
An input / test signal switching device 30 is provided between the input terminal 1 and the A / D converter 35, and the test signal switch 32 is made conductive during the inspection operation to apply the AC voltage of the test signal to the analog filter 34. The test signal processed by the analog filter 34, the A / D converter 35, the digital filter 36, and the input signal calculation unit 37 is input to the input circuit abnormality determination unit 39, and the abnormality determination unit 39 outputs a normal test signal. Check by judging whether or not. At times other than the inspection operation (normal operation), the test signal switch 32 of the signal switching device 30 is cut off and the input signal switch 31 is made conductive.
【0004】しかし、切替装置30による点検方法は、入
力回路の点検時に当該入力回路による通常操作を中断し
なければならず、計測の中断を避けるためには予備入力
回路への切り替え等を必要とするので手間と労力を要す
る問題点がある。また、通常操作時に発生する特性劣化
等が発見し難く、定期点検時まで計測データに誤差を含
んだまま運用され続けるおそれもある。However, in the inspection method using the switching device 30, the normal operation by the input circuit must be interrupted when the input circuit is inspected, and in order to avoid the interruption of measurement, it is necessary to switch to the standby input circuit. Therefore, there is a problem that it takes time and labor. Further, it is difficult to find characteristic deterioration or the like that occurs during normal operation, and there is a risk that the measurement data may continue to be used with errors even during regular inspection.
【0005】この問題を解決するため、本発明者はアナ
ログ入力回路を連続的に監視するアナログ入力回路監視
装置を開発し、特許第2950818号公報に開示した。図4
を参照するに、同公報の監視装置は、入力端子1とアナ
ログフィルタ4との間にアナログ入力信号の周波数のN
倍(Nは自然数)とは異なる試験周波数ftのアナログ試
験信号を前記入力信号に連続的に重畳する試験信号重畳
部3を設け、試験信号重畳後の入力信号(以下、アナロ
グ重畳信号という。)をA/D変換器5へ入力してディ
ジタル変換し、ディジタル変換後の重畳信号(以下、デ
ィジタル重畳信号という。)を試験信号分離部9へ入力
してディジタル重畳信号から試験信号成分を分離し、分
離後の試験信号を入力回路異常判定部18へ入力してアナ
ログ入力回路の異常を連続的に監視するものである。同
図の符号6は、ディジタル重畳信号から入力信号成分を
分離するディジタルフィルタを示す。In order to solve this problem, the present inventor has developed an analog input circuit monitor for continuously monitoring an analog input circuit, and disclosed it in Japanese Patent No. 2950818. Figure 4
In the monitoring device of the publication, the frequency of the analog input signal is N between the input terminal 1 and the analog filter 4.
A test signal superimposing unit 3 that continuously superimposes an analog test signal having a test frequency f t different from a multiple (N is a natural number) on the input signal is provided, and the input signal after the test signal is superposed (hereinafter referred to as an analog superposed signal). ) Is input to the A / D converter 5 to be digitally converted, and the superposed signal after digital conversion (hereinafter referred to as a digital superposed signal) is input to the test signal separation unit 9 to separate the test signal component from the digital superposed signal. Then, the separated test signal is input to the input circuit abnormality determination section 18 to continuously monitor the abnormality of the analog input circuit. Reference numeral 6 in the figure indicates a digital filter for separating the input signal component from the digital superimposed signal.
【0006】図4の監視装置によれば、入力回路による
通常操作と当該入力回路の点検操作とを同時に且つ連続
的に行なうことができるので、回路異常の早期発見によ
る信頼性向上が図れる。また、入力信号の周波数のN倍
とは異なる周波数の試験信号を重畳することにより、入
力信号が基本波のN次高調波を含む場合でもN次高調波
が誤って入力回路の異常として検出されるおそれがな
く、高精度の入力回路監視が可能となる。According to the monitoring apparatus of FIG. 4, the normal operation by the input circuit and the inspection operation of the input circuit can be performed simultaneously and continuously, so that reliability can be improved by early detection of a circuit abnormality. Further, by superimposing a test signal having a frequency different from N times the frequency of the input signal, the Nth harmonic is erroneously detected as an abnormality of the input circuit even when the input signal includes the Nth harmonic of the fundamental wave. It is possible to monitor the input circuit with high accuracy without any fear of occurrence.
【0007】図4の実施例では、試験信号分離部9に、
ディジタル重畳信号と試験周波数ftのディジタル正弦波
信号とを掛け合わせる第一乗算器191、ディジタル重畳
信号と試験周波数ftのディジタル余弦波信号とを掛け合
わせる第二乗算器192、及び第一乗算器191と第二乗算器
192とに接続した試験信号の実効値演算器23を設けてい
る。下記式(1)で表されるディジタル重畳信号から試験
信号の成分を抽出するため、第二乗算器192により(1)式
とディジタル余弦波cos(ωtt)とを掛け合わせて(2)式を
得、この場合ローパスフィルタであるディジタルフィル
タ222により(2)式中の下線付き項以外の項を除去するこ
とにより、試験信号の実数部Rを(3)式として得る。ま
た、第一乗算器191により(1)式とディジタル正弦波sin
(ωtt)を掛け合わせて(4)式を得、この場合ローパスフ
ィルタであるディジタルフィルタ221により(4)式中の下
線付き項以外の項を除去することにより、試験信号の虚
数部Iを(5)式として得る。実効値演算器23において、
(3)式の実数部R及び(5)式の虚数部Iを(6)式の複素演
算式へ代入することにより、試験信号成分の実効値を求
めることができる。In the embodiment shown in FIG. 4, the test signal separating section 9
The first multiplier 19 1 multiplies the digital sine wave signal of the digital superimposed signal and the test frequency f t, the second multiplier 19 2 which multiplies the digital cosine wave signal of the digital superimposed signal and the test frequency f t, and the One multiplier 19 1 and second multiplier
19 2 and connected to the test signal is provided an effective value computing unit 23. To extract the component of the digital superimposed signal from the test signal represented by the following formula (1), while the second multiplier 19 2 by (1) and the digital cosine wave cos (omega t t) and multiplying the (2 ) Is obtained, and in this case, the real part R of the test signal is obtained as the equation (3) by removing the terms other than the underlined terms in the equation (2) by the digital filter 22 2 which is a low-pass filter. In addition, the first multiplier 19 1 allows the equation (1) and the digital sine wave sin
(ωt t ) is multiplied to obtain Eq. (4). In this case, the imaginary part of the test signal is removed by removing the terms other than the underlined terms in Eq. (4) by the digital filter 22 1 which is a low-pass filter. I is obtained as the equation (5). In the RMS calculator 23,
By substituting the real part R of the equation (3) and the imaginary part I of the equation (5) into the complex arithmetic expression of the equation (6), the effective value of the test signal component can be obtained.
【0008】他方、アナログ試験信号をA/D変換器5
へ直接入力し、実効値演算器27で変換後のディジタル試
験信号の実効値を求める。図4の入力回路異常判定部18
は、演算器23及び27による実効値を比較することによ
り、アナログ入力回路が正常であるか否かを連続的に監
視している。On the other hand, the analog test signal is converted into an A / D converter 5
Directly input to and the effective value calculator 27 calculates the effective value of the converted digital test signal. Input circuit abnormality determination unit 18 in FIG.
Continuously monitors whether or not the analog input circuit is normal by comparing the effective values by the arithmetic units 23 and 27.
【0009】なお、(1)から(6)式において、V1、……、
VNは入力信号の基本波及びN次高調波の振幅、Vtは試験
信号の振幅、θ1、……、θNは入力信号の基本波及びN
次高調波の初期位相、θtは試験信号の初期位相、ω'は
入力信号の基本波の角周波数(ω'=2πf'、f'は基本
波周波数。)、ωtは試験信号の角周波数(ωt=2π
f t、ftは試験周波数。)を示す。In the equations (1) to (6), V1, ……,
VNIs the amplitude of the fundamental wave and the Nth harmonic of the input signal, VtIs an exam
Signal amplitude, θ1, ……, θNIs the fundamental wave of the input signal and N
Initial phase of the second harmonic, θtIs the initial phase of the test signal and ω'is
Angular frequency of the fundamental wave of the input signal (ω '= 2πf', f'is the basic
Wave frequency. ), ΩtIs the angular frequency of the test signal (ωt= 2π
f t, FtIs the test frequency. ) Is shown.
【0010】[0010]
【数1】 V(t)=V1cos(ω't+θ1)+……+VNcos(Nω't+θN)+Vtcos(ωtt+θt)……(1) cos(ωtt)・V(t) =cos(ωtt){V1cos(ω't+θ1)+……+VNcos(Nω't+θN)+Vtcos(ωtt+θt)} =V1/2[cos{(ω'−ωt)t+θ1}+cos{(ω'+ωt)t+θ1}]+…… +VN/2[cos{(Nω'−ωt)t+θN}+cos{(Nω'+ωt)t+θN}] +Vt/2[cos{(ωt−ωt)t+θt}+cos{(ωt+ωt)t+θt}] ……………………(2) 実数部R=(Vt /2)cosθt……………………………………………………………(3) sin(ωtt)・V(t) =sin(ωtt){ V1cos(ω't+θ1)+……+VNcos(Nω't+θN)+Vtcos(ωtt+θt) } =V1/2[sin{(ω'+ωt)t+θ1}−sin{(ω'−ωt)t+θ1}]+…… +VN/2[sin{(Nω'−ωt)t+θN}+sin{(Nω'+ωt)t+θN}] +Vt/2[sin{(ωt−ωt)t+θt}+sin{(ωt+ωt)t+θt}] ……………………(4) 虚数部I=(Vt/2)sinθt ……………………………………………………………(5) 実効値V/√2=√{(R2+I2)×2}………………………………………………(6)## EQU1 ## V (t) = V 1 cos (ω't + θ 1 ) + …… + V N cos (Nω't + θ N ) + V t cos (ω t t + θ t ) …… (1) cos (ω t t) · V (t) = cos ( ω t t) {V 1 cos (ω't + θ 1) + ...... + V N cos (Nω't + θ N) + V t cos (ω t t + θ t)} = V 1/2 [ cos {(ω'−ω t ) t + θ 1 } + cos {(ω ′ + ω t ) t + θ 1 }] + …… + V N / 2 [cos {(Nω'−ω t ) t + θ N } + cos {(Nω '+ ω t ) t + θ N }] + V t / 2 [cos {(ω t −ω t ) t + θ t } + cos {(ω t + ω t ) t + θ t }] …………………… (2) Real part R = (V t / 2) cos θ t ………………………………………………………… (3) sin (ω t t) ・ V (t) = sin (ω t t) {V 1 cos ( ω't + θ 1) + ...... + V N cos (Nω't + θ N) + V t cos (ω t t + θ t)} = V 1/2 [sin {(ω '+ ω t) t + θ 1 } −sin {(ω′−ω t ) t + θ 1 }] + …… + V N / 2 [sin {(Nω′−ω t ) t + θ N } + sin {(Nω ′ + ω t ) t + θ N }] + V t / 2 [sin {(ω t -ω t) t + θ t} + sin {(ω t + ω t) t + θ t}] ........................ (4) the imaginary part I = (V t / 2) sinθ t ............ ...................................................... (5) rms V / √2 = √ {(R 2 + I 2) × 2} ................................. ………………… (6)
【0011】[0011]
【発明が解決しようとする課題】図4の監視装置では、
試験信号源として、分離器9(又は入力信号演算部7)
の試験周波数記憶部24に記憶した試験周波数ftに基づき
ディジタル矩形波信号を発生する矩形波信号発生部25、
及びディジタル矩形波信号を入力してアナログ試験信号
を出力する正弦波波形整形回路26を設けている。In the monitoring device of FIG. 4,
Separator 9 (or input signal calculator 7) as a test signal source
A rectangular wave signal generation unit 25 that generates a digital rectangular wave signal based on the test frequency f t stored in the test frequency storage unit 24 of
And a sine wave shaping circuit 26 for inputting a digital rectangular wave signal and outputting an analog test signal.
【0012】しかし図4の監視装置は、試験信号源がA
/D変換器5から独立しており、A/D変換器5のサン
プリング動作のタイミングが試験信号の時計と一致しな
い場合があるので、上述した実効値の演算結果に誤差が
生じ得る問題点がある。例えば、上記(2)式のディジタ
ル余弦波cos(ωtt)の角周波数ωtは試験周波数記憶部24
に記憶した試験周波数ftのみで決まるのに対し、A/D
変換器5からのディジタル重畳信号V(t)における試験信
号の角周波数ωtはA/D変換器5のサンプリング制御
信号(以下、サンプリング信号ということがある。)に
よって決まるので、理論的には(2)式の中の下線付き項
における(ωt―ωt)は零となるべきであるが、サンプ
リング動作のタイミングと試験信号の時計とが一致しな
い場合は零とならず誤差が発生し、監視精度の低下の原
因となっている。However, in the monitoring device of FIG. 4, the test signal source is A
Since it is independent of the / D converter 5 and the timing of the sampling operation of the A / D converter 5 may not coincide with the clock of the test signal, there is a problem that an error may occur in the above-mentioned effective value calculation result. is there. For example, the angular frequency ω t of the digital cosine wave cos (ω t t) of the equation (2) is calculated by the test frequency storage unit 24
It is determined only by the test frequency f t stored in
Since the angular frequency ω t of the test signal in the digital superimposed signal V (t) from the converter 5 is determined by the sampling control signal of the A / D converter 5 (hereinafter sometimes referred to as a sampling signal), theoretically (Ω t −ω t ) in the underlined term in Eq. (2) should be zero, but if the timing of the sampling operation and the clock of the test signal do not match, they do not become zero and an error occurs. , Which causes a drop in monitoring accuracy.
【0013】また、試験信号周波数がサンプリング信号
周波数の整数倍(例えばM倍)である場合は、図4の実
効値演算器27において、試験信号1周期分のディジタル
値、即ち連続したM個のディジタル値の2乗平均の平方
根を算出することによりディジタル試験信号の実効値を
求めることができる。しかし、A/D変換器5のサンプ
リング信号の時計と試験信号の時計とが一致しない場合
は、連続したM個のディジタル値に基づく実効値演算結
果に誤差が発生し、やはり監視精度の低下の原因とな
る。When the test signal frequency is an integral multiple (for example, M times) of the sampling signal frequency, the effective value calculator 27 of FIG. The effective value of the digital test signal can be obtained by calculating the square root of the root mean square of the digital value. However, when the clock of the sampling signal of the A / D converter 5 and the clock of the test signal do not match, an error occurs in the effective value calculation result based on the continuous M digital values, which also deteriorates the monitoring accuracy. Cause.
【0014】そこで本発明の目的は、入力回路を高精度
で監視できる入力回路監視型トランスデューサを提供す
るにある。Therefore, an object of the present invention is to provide an input circuit monitoring type transducer capable of monitoring the input circuit with high accuracy.
【0015】[0015]
【課題を解決するための手段】図1の実施例を参照する
に、本発明の入力回路監視型トランスデューサは、所定
周波数のアナログ入力信号をA/D変換器5によりディ
ジタル信号に変換する入力回路2を有するCPUクロッ
ク10付きトランスデューサにおいて、CPUクロック10
の信号の分周により前記所定周波数とは異なる試験周波
数のディジタル試験信号を生成する試験信号発生部11、
ディジタル試験信号をアナログ試験信号に変換する正弦
波波形整形回路12、アナログ試験信号をアナログ入力信
号に連続的に重畳する試験信号重畳部3、CPUクロッ
ク10の信号の分周により試験周波数の2倍以上の周波数
のA/D変換器5用サンプリング信号を生成するサンプ
リング信号発生部13、前記重畳部3の出力の入力回路2
による変換後のディジタル重畳信号中の試験信号の実効
値を求める第一実効値演算部14、アナログ試験信号のA
/D変換器5による変換後のディジタル試験信号の実効
値を求める第二実効値演算部17、及び第一及び第二実効
値演算部14、17の出力の比較により入力回路2の異常を
判定する判定部18を備えてなるものである。With reference to the embodiment of FIG. 1, an input circuit monitoring type transducer of the present invention is an input circuit for converting an analog input signal of a predetermined frequency into a digital signal by an A / D converter 5. In a transducer with a CPU clock 10 having two CPU clocks 10
A test signal generator 11 for generating a digital test signal having a test frequency different from the predetermined frequency by dividing the signal of
A sine wave shaping circuit 12 for converting a digital test signal into an analog test signal, a test signal superimposing section 3 for continuously superimposing an analog test signal on an analog input signal, and twice the test frequency by dividing the CPU clock 10 signal. A sampling signal generator 13 for generating a sampling signal for the A / D converter 5 having the above frequency, and an input circuit 2 for the output of the superposing unit 3.
First effective value calculation unit 14 for obtaining the effective value of the test signal in the digital superposed signal after conversion by the analog test signal A
The abnormality of the input circuit 2 is determined by comparing the outputs of the second effective value calculation unit 17, which calculates the effective value of the digital test signal after conversion by the / D converter 5, and the first and second effective value calculation units 14 and 17. The determination unit 18 is provided.
【0016】好ましくは、サンプリング信号発生部13に
より試験周波数のM倍周波数(Mは2以上の自然数)の
サンプリング信号を生成し、第二実効値演算部17により
ディジタル試験信号の連続したM個の二乗平均から当該
試験信号の実効値を算出する。更に好ましくは、試験信
号発生部11により、アナログ入力信号の所定周波数のN
倍(Nは自然数)とは異なる試験周波数のディジタル信
号を生成する。Preferably, the sampling signal generating unit 13 generates a sampling signal of M times the test frequency (M is a natural number of 2 or more), and the second effective value calculating unit 17 generates M continuous digital test signals. The effective value of the test signal is calculated from the root mean square. More preferably, the test signal generating section 11 causes N of a predetermined frequency of the analog input signal.
A digital signal having a test frequency different from double (N is a natural number) is generated.
【0017】[0017]
【発明の実施の形態】図1は、本発明の入力回路監視型
トランスデューサ40の一実施例を示す。図示例では、ア
ナログフィルタ4とA/D変換器5とにより構成された
入力回路2を示す。但し、入力回路2はA/D変換器5
を有するものであれば足り、入力回路2の構成及び入力
信号数は図示例に限定されない。例えば、入力回路2に
マルチプレクサ等を設けることができる。1 shows an embodiment of an input circuit monitoring type transducer 40 of the present invention. In the illustrated example, the input circuit 2 including the analog filter 4 and the A / D converter 5 is shown. However, the input circuit 2 is the A / D converter 5
The configuration and the number of input signals of the input circuit 2 are not limited to the illustrated example. For example, the input circuit 2 may be provided with a multiplexer or the like.
【0018】本発明は、A/D変換器5のサンプリング
信号の時計及びディジタル試験信号の時計の両者を、ト
ランスデューサのCPUクロック10の分周により生成す
る。ディジタル試験信号発生部11がCPUクロック10の
信号の分周によりアナログ入力信号の所定周波数とは異
なる試験周波数のディジタル試験信号を生成し、サンプ
リング信号発生部13がCPUクロック10の信号の分周に
より試験周波数の2倍以上の周波数のサンプリング信号
を生成する。According to the present invention, both the clock of the sampling signal of the A / D converter 5 and the clock of the digital test signal are generated by dividing the CPU clock 10 of the transducer. The digital test signal generator 11 generates a digital test signal having a test frequency different from the predetermined frequency of the analog input signal by dividing the signal of the CPU clock 10, and the sampling signal generator 13 divides the signal of the CPU clock 10 by A sampling signal having a frequency that is at least twice the test frequency is generated.
【0019】試験信号発生部11で生成したディジタル試
験信号を正弦波波形整形回路12へ送り、ディジタル試験
信号をアナログ試験信号に変換する。変換後のアナログ
試験信号を入力端子1と入力回路2との間、図1では入
力端子1とアナログフィルタ4との間に設けた試験信号
重畳部3へ送り、所定周波数のアナログ入力信号にアナ
ログ試験信号を連続的に重畳する。試験信号が重畳され
たアナログ重畳信号を入力回路2へ入力し、例えばロー
パスフィルタであるアナログフィルタ4で処理したの
ち、A/D変換器5でディジタル信号に変換する。The digital test signal generated by the test signal generator 11 is sent to the sine wave waveform shaping circuit 12 to convert the digital test signal into an analog test signal. The converted analog test signal is sent to the test signal superposition unit 3 provided between the input terminal 1 and the input circuit 2 and between the input terminal 1 and the analog filter 4 in FIG. The test signal is continuously superimposed. The analog superimposed signal on which the test signal is superimposed is input to the input circuit 2, processed by the analog filter 4 which is, for example, a low-pass filter, and then converted into a digital signal by the A / D converter 5.
【0020】試験信号の周波数は、入力信号との分離を
容易にするため、入力信号の周波数から極力離して選択
する。好ましくは、試験信号の周波数をアナログ入力信
号の所定周波数のN倍(Nは自然数)とは異なる周波数
とする。入力信号が基本波のN次高調波を含む場合で
も、試験信号を基本波の周波数のN倍とは異なる周波数
とすることにより、入力信号と試験信号との分離を不可
能とするような相互干渉を避け、N次高調波が誤って入
力回路の異常として検出されるおそれがないので、入力
回路の高精度な監視が可能となる。The frequency of the test signal is selected as far as possible from the frequency of the input signal in order to facilitate separation from the input signal. Preferably, the frequency of the test signal is different from N times (N is a natural number) the predetermined frequency of the analog input signal. Even if the input signal contains the Nth harmonic of the fundamental wave, by setting the test signal to a frequency different from N times the frequency of the fundamental wave, it is impossible to separate the input signal and the test signal from each other. Since interference is avoided and there is no possibility that the Nth harmonic is erroneously detected as an abnormality in the input circuit, it is possible to monitor the input circuit with high accuracy.
【0021】例えばアナログ入力信号を電力系統の電圧
量、電流量等の計測信号とし、CPUクロックを18.432
MHzとした場合は、基本波周波数50Hzのときは試験信号
の周波数を320Hz(=18.432×106/57600)とし、基本
波周波数60Hzのときは試験信号の周波数を384Hz(=18.
432×106/48000)とすることができる。なお、入力信
号が基本波の1/N次(Nは2以上の自然数)の分数調
波をも含む可能性のある場合は、試験信号の周波数f
tを、入力信号の基本波周波数の1/N倍とも異なるも
のとすることができる。For example, the analog input signal is used as a measurement signal of the voltage amount, current amount, etc. of the power system, and the CPU clock is 18.432.
If it is a MHz, when the fundamental frequency 50Hz and a frequency of the test signal 320Hz (= 18.432 × 10 6/ 57600), the frequency of the test signal when the fundamental frequency 60Hz 384Hz (= 18.
432 × can be 10 6/48000). If the input signal may also include subharmonics of the 1 / Nth order (N is a natural number of 2 or more) of the fundamental wave, the frequency f of the test signal
t can be different from 1 / N times the fundamental frequency of the input signal.
【0022】他方、サンプリング信号発生部13で生成し
たサンプリング信号を入力回路2のA/D変換器5へ入
力する。サンプリング信号の周波数をアナログ重畳信号
の周波数、即ち入力信号及び試験信号の周波数の2倍以
上とすることにより、標本化定理(sampling theory)
に基づき、変換後のディジタル重畳信号からアナログ重
畳信号の波形を再生することができる。好ましくは、後
述する実効値演算の容易化を図るため、サンプリング信
号の周波数を試験周波数のM倍(Mは2以上の自然数。
以下、同じ。)とする。例えば、前述したようにCPU
クロックを18.432MHzとした場合は、試験信号の周波数3
20Hzに対してサンプリング信号の周波数を4,800Hz(=1
8.432×106/3840=320×15)とし、試験信号の周波数3
84Hzに対してサンプリング信号の周波数を5,760Hz(=1
8.432×106/3200=384×15)とすることができる。On the other hand, the sampling signal generated by the sampling signal generator 13 is input to the A / D converter 5 of the input circuit 2. By setting the frequency of the sampling signal to be at least twice the frequency of the analog superimposed signal, that is, the frequency of the input signal and the test signal, the sampling theory
Based on the above, the waveform of the analog superimposed signal can be reproduced from the converted digital superimposed signal. Preferably, the frequency of the sampling signal is M times the test frequency (M is a natural number of 2 or more) in order to facilitate the calculation of an effective value described later.
same as below. ). For example, as described above, the CPU
If the clock is 18.432MHz, the test signal frequency is 3
The sampling signal frequency is 4800 Hz (= 1 for 20 Hz)
And 8.432 × 10 6/3840 = 320 × 15), the frequency of the test signal 3
The sampling signal frequency is 5,760 Hz (= 1 for 84 Hz)
It can be 8.432 × 10 6/3200 = 384 × 15).
【0023】ディジタル重畳信号を入力信号分離部6へ
入力し、入力信号分離部6においてディジタル重畳信号
から入力信号成分を分離する。入力信号分離部6の一例
は、ディジタル重畳信号のうち試験周波数成分の通過を
阻止し且つそれ以外の成分を減衰させずに通過させる帯
域消去フィルタ又はローパスフィルタ等のディジタルフ
ィルタである。分離部6で入力信号成分のみを抽出する
ことにより、試験信号による影響を避けつつ、入力信号
演算部7において入力信号に対する演算処理が可能とな
る。演算部7の演算結果は、図4及び5の場合と同様
に、出力部8から遠隔監視所等へ伝送することができ
る。The digital superimposed signal is input to the input signal separating unit 6, and the input signal separating unit 6 separates the input signal component from the digital superimposed signal. An example of the input signal separation unit 6 is a digital filter such as a band-elimination filter or a low-pass filter that blocks the test frequency component of the digital superimposed signal and passes the other components without attenuating. By extracting only the input signal component in the separating unit 6, the input signal calculating unit 7 can perform the arithmetic processing on the input signal while avoiding the influence of the test signal. The calculation result of the calculation unit 7 can be transmitted from the output unit 8 to a remote monitoring station or the like, as in the case of FIGS.
【0024】また、ディジタル重畳信号を第一実効値演
算部14へ入力し、第一実効値演算部14においてディジタ
ル重畳信号中の試験信号の実効値を算出する。図示例の
演算部14は、ディジタル重畳信号から試験信号成分を分
離する試験信号分離部15と、分離後の試験信号の実効値
を算出する演算部16とを有する。試験信号分離部15の一
例は、ディジタル重畳信号のうち試験周波数成分を減衰
させずに通過させ且つそれ以外の成分の通過を阻止する
ディジタル帯域フィルタである。また、サンプリング信
号の周波数を試験周波数のM倍とした場合は、演算部16
において連続したM個の二乗平均から試験信号の実効値
を算出することができる。但し、演算部16における実効
値算出方法はこの例に限定されない。算出した実効値は
入力回路異常判定部18へ入力する。Further, the digital superimposed signal is input to the first effective value calculating unit 14, and the first effective value calculating unit 14 calculates the effective value of the test signal in the digital superimposed signal. The calculation unit 14 in the illustrated example includes a test signal separation unit 15 that separates the test signal component from the digital superimposed signal, and a calculation unit 16 that calculates the effective value of the separated test signal. An example of the test signal separation unit 15 is a digital bandpass filter that passes the test frequency component of the digital superimposed signal without attenuating it and blocks the other components. When the frequency of the sampling signal is M times the test frequency, the calculation unit 16
The effective value of the test signal can be calculated from the M root mean squares that are consecutive. However, the method of calculating the effective value in the calculation unit 16 is not limited to this example. The calculated effective value is input to the input circuit abnormality determination unit 18.
【0025】更に、正弦波波形整形回路12の出力するア
ナログ試験信号をA/D変換器5へ直接入力し、直接入
力の試験信号のA/D変換器5によるディジタル試験信
号の実効値を第二実効値演算部17において算出する。サ
ンプリング信号の周波数を試験周波数のM倍とした場合
は、演算部17において連続したM個の二乗平均からディ
ジタル試験信号の実効値を算出できる。但し、演算部17
における実効値算出方法もこの方法に限定されない。第
二実効値演算部17で算出した実行値も異常判定部18に入
力する。Furthermore, the analog test signal output from the sine wave waveform shaping circuit 12 is directly input to the A / D converter 5, and the effective value of the digital test signal by the A / D converter 5 of the directly input test signal is determined by (2) Calculated by the effective value calculation unit 17. When the frequency of the sampling signal is M times the test frequency, the effective value of the digital test signal can be calculated by the arithmetic unit 17 from the M mean squares that are consecutive. However, the calculation unit 17
The method of calculating the effective value in is also not limited to this method. The execution value calculated by the second effective value calculation unit 17 is also input to the abnormality determination unit 18.
【0026】異常判定部18において、第一及び第二実効
値演算部14、17の演算結果を比較することにより、入力
回路2の異常を判定する。入力回路2で変換した試験信
号と単にディジタル変換した試験信号との比較による異
常判定方法によれば、入力信号が何らかの理由で不安定
となる場合でも回路異常として誤判定するおそれがな
く、回路異常判定の高精度化が図れる。異常判定部18で
異常を検出した時は、異常判定信号を例えば遠隔監視所
等へ伝送することができる。In the abnormality judging section 18, the abnormality of the input circuit 2 is judged by comparing the calculation results of the first and second effective value calculating sections 14 and 17. According to the abnormality determination method by comparing the test signal converted by the input circuit 2 with the test signal simply digitally converted, even if the input signal becomes unstable for some reason, there is no possibility of erroneous determination as a circuit abnormality, and the circuit abnormality Higher accuracy of judgment can be achieved. When the abnormality determination unit 18 detects an abnormality, the abnormality determination signal can be transmitted to, for example, a remote monitoring station.
【0027】なお図1のA/D変換器5は、例えばアナ
ログ重畳信号とアナログ試験信号とを含む2以上のアナ
ログ信号を、同一のサンプリング周波数、同一の量子化
ビット数により並列的にディジタル変換する2以上の処
理経路を有するものである。またはA/D変換器5を、
アナログ信号を入力する2以上のサンプルホールド回
路、各サンプルホールド回路の出力信号を入力して何れ
かを選択的に出力するマルチプレクサ、マルチプレクサ
の出力信号を量子化する量子化器、及び量子化器の出力
信号を符号列に変換する符号器を有するものとしてもよ
い。The A / D converter 5 shown in FIG. 1 digitally converts two or more analog signals including, for example, an analog superimposed signal and an analog test signal, in parallel at the same sampling frequency and the same number of quantization bits. It has two or more processing routes. Or A / D converter 5,
Two or more sample and hold circuits for inputting analog signals, a multiplexer for inputting output signals of each sample and hold circuit, and selectively outputting any one of them, a quantizer for quantizing the output signal of the multiplexer, and a quantizer You may have an encoder which converts an output signal into a code sequence.
【0028】本発明によれば、A/D変換器5のサンプ
リング信号の時計及びディジタル試験信号の時計を完全
に一致させることができるので、両時計の不一致に起因
する誤差の発生を避けることができる。また、サンプリ
ング信号の周波数を精確に試験周波数のM倍とすること
により、実効値演算部14、17において連続したM個の二
乗平均から常に理想的な試験信号の実効値を算出するこ
とができるため、入力回路監視の更なる高精度化を図る
ことができる。更に本発明では、CPUのクロックを生
成する回路に環境変化や部品劣化に伴う精度劣化が発生
した場合でも、影響を受けずに精確な入力回路の連続監
視を継続することができる。According to the present invention, the clock of the sampling signal of the A / D converter 5 and the clock of the digital test signal can be perfectly matched, so that the occurrence of an error due to the mismatch of both clocks can be avoided. it can. Further, by accurately setting the frequency of the sampling signal to M times the test frequency, it is possible to always calculate the ideal effective value of the test signal from the root mean square of M consecutive values in the effective value calculation units 14 and 17. Therefore, the accuracy of the input circuit monitoring can be further improved. Further, according to the present invention, even if the accuracy of the circuit for generating the clock of the CPU is deteriorated due to the environmental change or the deterioration of the parts, the continuous monitoring of the accurate input circuit can be continued without being affected.
【0029】こうして本発明の目的である「入力回路を
高精度で監視できる入力回路監視型トランスデューサ」
の提供を達成することができる。Thus, the "input circuit monitoring type transducer capable of monitoring the input circuit with high accuracy" which is the object of the present invention.
Can be achieved.
【0030】[0030]
【実施例】図2は、第一実効値演算部14に、図4に示し
たディジタル重畳信号とディジタル正弦波sin(ωtt)信
号との第一乗算器191、ディジタル重畳信号とディジタ
ル余弦波cos(ωtt)信号との第二乗算器192、及び第一乗
算器191と第二乗算器192とに接続した実効値演算器23を
設けた実施例を示す。本発明では、A/D変換器5のサ
ンプリン動作のタイミングを試験信号の時計と一致さ
せ、ディジタル重畳信号V(t)中の試験信号の角周波数ω
tとディジタル正弦波及び余弦波の角周波数ωtとを常に
一致させることができるので、演算器23において上述し
た(2)〜(5)式により試験信号の精確な実効値を求めるこ
とが可能である。FIG. 2 shows a first effective value calculation unit 14 for the first multiplier 19 1 for the digital superimposed signal and the digital sine wave sin (ω t t) signal shown in FIG. shows an embodiment in which a second multiplier 19 2, and the first multiplier 19 1 and the effective value computing unit 23 connected to the second multiplier 19 2 of the cosine wave cos (ω t t) signal. In the present invention, the timing of the sampling operation of the A / D converter 5 is matched with the clock of the test signal, and the angular frequency ω of the test signal in the digital superposition signal V (t) is
Since t and the angular frequency ω t of the digital sine wave and cosine wave can always be made to coincide with each other, it is possible to obtain an accurate effective value of the test signal by the arithmetic unit 23 using the above equations (2) to (5). Is.
【0031】図3は、複数のアナログ信号をそれぞれデ
ィジタル信号に変換する複数の入力回路21〜26を設けた
本発明の入力回路監視型トランスデューサの実施例を示
す。同実施例のトランスデューサは、複数の入力回路21
〜26に対応して試験信号重畳部31〜36と第一実効値演算
部141〜146との複数対を設けている。また同図のA/D
変換器5は、複数の重畳部31〜36の出力をサンプリング
信号発生部13のサンプリング信号に応じてサンプリング
する複数のサンプルホールド回路281〜286と、各サンプ
ルホールド回路281〜286の出力をA/D変換器5へ選択
的に入力する入力選択部(図示せず)と、入力選択部の
選択に連動してA/D変換器5による変換後のディジタ
ル重畳信号を重畳部31〜36に対応する第一実効値演算部
141〜146へ出力する出力選択部(図示せず)とを有して
いる。入力選択部の一例は、制御信号に応じて複数の入
力信号から1つを選択して出力するマルチプレクサであ
り、出力選択部の一例は制御信号に応じて複数の出力か
ら1つを選択して入力信号を出すデマルチプレクサであ
る。[0031] Figure 3 shows an embodiment of an input circuit monitoring transducer of the present invention having a plurality of input circuits 2 1 to 2 6 for converting a plurality of analog signals into digital signals. The transducer of the embodiment has a plurality of input circuits 2 1
Corresponding to 2 to 26 , a plurality of pairs of test signal superimposing sections 3 1 to 3 6 and first effective value calculating sections 14 1 to 14 6 are provided. A / D in the figure
Converter 5, a plurality of sample-and-hold circuits 28 1 to 28 6 for sampling according to the output of a plurality of superposed portions 3 1 to 3 6 to the sampling signal of the sampling signal generator 13, the sample-and-hold circuits 28 1 to 28 An input selection unit (not shown) for selectively inputting the output of 6 to the A / D converter 5 and a digital superposition signal after conversion by the A / D converter 5 are superposed in conjunction with the selection of the input selection unit. 1st RMS value calculation part corresponding to parts 3 1 to 3 6
It has 14 output selector for outputting to 1-14 6 (not shown). An example of the input selection unit is a multiplexer that selects and outputs one from a plurality of input signals according to a control signal, and an example of the output selection unit selects one from a plurality of outputs according to the control signal. A demultiplexer that outputs an input signal.
【0032】従来のトランスデューサは計測項目に応じ
て1台/1計測のアナログ型が殆どであり、計測対象の
アナログ入力信号が多くなるに従ってトランスデューサ
を収納する計測架の面積が大きくなり、コスト高の一因
となっていた。図3の実施例によれば、複数のアナログ
入力信号を単独のトランスデューサで処理・伝送するこ
とができるので、収容面積の大幅な縮小が可能となる。
また、複数の入力回路21〜26の特性劣化等をそれぞれ連
続的に監視できるので、特性劣化等を早期に発見し、誤
差が生じたままでの運用を避けることができる。Most of the conventional transducers are an analog type of one unit / one measurement according to the measurement item, and as the number of analog input signals to be measured increases, the area of the measurement rack for accommodating the transducer increases and the cost increases. It was a factor. According to the embodiment shown in FIG. 3, since a plurality of analog input signals can be processed and transmitted by a single transducer, the accommodation area can be greatly reduced.
Further, since a plurality of input circuits 2 1 to 2 6 property degradation or the like can respectively continuously monitored to discover characteristics deterioration at an early stage, it is possible to avoid the operation while the error has occurred.
【0033】また、図3のトランスデューサのアナログ
入力信号に電気系統の電圧量及び電力量、例えば3相4
線式の各相電圧V1、V2、V3及び各相電流I1、I2、I3を含
め、例えばディジタルフィルタである入力信号分離部6
(図1参照)により各ディジタル重畳信号から入力信号
成分を分離し、演算処理部7において分離後の電圧量及
び電力量のディジタル入力信号に基づき電力系統の遠隔
監視に必要な各種の計測データ、例えば有効電力、無効
電力、電圧、電流等の各種電気量を算出することができ
るので、いわば最小の入力電気量から複数の計測データ
を求めるマルチトランスデューサが実現できる。この場
合、必要に応じて計測データの種類を増加又は選択する
ことも可能であり、トランスデューサの効率的利用を図
ることができる。計測データは、出力部8から遠隔の監
視所等へディジタル伝送することが可能であり、受信側
でのA/D変換処理の省略により計測精度を維持するこ
とができる。Further, the analog input signal of the transducer shown in FIG.
The input signal separation unit 6 which is, for example, a digital filter including the linear phase voltages V1, V2, V3 and the phase currents I1, I2, I3
The input signal component is separated from each digital superposed signal by (see FIG. 1), and various measurement data necessary for remote monitoring of the power system based on the digital input signal of the voltage amount and the power amount after separation in the arithmetic processing unit 7, For example, various electric quantities such as active power, reactive power, voltage, and current can be calculated, so that a so-called multi-transducer that obtains a plurality of measurement data from the minimum input electric quantity can be realized. In this case, it is possible to increase or select the types of measurement data as needed, and it is possible to efficiently use the transducer. The measurement data can be digitally transmitted from the output unit 8 to a remote monitoring station or the like, and the measurement accuracy can be maintained by omitting the A / D conversion process on the receiving side.
【0034】[0034]
【発明の効果】以上詳細に説明したように、本発明の入
力回路監視型トランスデューサは、CPUクロック信号
の分周により前記所定周波数とは異なる試験周波数を生
成し、試験周波数のアナログ試験信号をアナログ入力信
号に連続的に重畳してトランスデューサのA/D変換器
付きのアナログ入力回路へ入力し、A/D変換器用サン
プリング信号をCPUクロック信号の分周により試験周
波数の2倍以上の周波数で生成し、前記サンプリング信
号で変換後のディジタル重畳信号中の試験信号の実効値
に基づき入力回路の異常を判定するので、次の顕著な効
果を奏する。As described in detail above, the input circuit monitoring type transducer of the present invention generates a test frequency different from the predetermined frequency by dividing the CPU clock signal and converts the analog test signal of the test frequency into an analog signal. It is continuously superimposed on the input signal and input to the analog input circuit with the A / D converter of the transducer, and the sampling signal for the A / D converter is generated at a frequency more than twice the test frequency by dividing the CPU clock signal. However, since the abnormality of the input circuit is determined based on the effective value of the test signal in the digital superposed signal converted by the sampling signal, the following remarkable effects are obtained.
【0035】(イ)トランスデューサの入力回路の性能
劣化等を連続的に且つ高精度で監視できるので、トラン
スデューサの信頼性向上に寄与できる。
(ロ)A/D変換器のサンプリング信号の時計及びディ
ジタル試験信号の時計を完全に一致させるので、両時計
の不一致に起因する実効値の演算誤差の発生を避け、入
力回路監視の高精度化を実現できる。
(ハ)サンプリング信号の周波数を精確に試験周波数の
M倍とすることができるので、簡単な演算処理による精
確な試験信号実効値の算出が可能である。
(ニ)CPUクロックの回路に環境変化や部品劣化に伴
う精度劣化が発生した場合でも、影響を受けずに精確な
入力回路監視を継続することができる。(B) Since the deterioration of the performance of the input circuit of the transducer can be monitored continuously and with high accuracy, the reliability of the transducer can be improved. (B) Since the clock of the sampling signal of the A / D converter and the clock of the digital test signal are made to completely coincide with each other, the occurrence of a calculation error of the effective value due to the disagreement of both clocks is avoided, and the accuracy of the input circuit monitoring is improved. Can be realized. (C) Since the frequency of the sampling signal can be exactly M times the test frequency, it is possible to accurately calculate the effective value of the test signal by a simple calculation process. (D) Even if the accuracy of the CPU clock circuit deteriorates due to environmental changes or component deterioration, accurate input circuit monitoring can be continued without being affected.
【0036】(ホ)試験信号の周波数を入力信号の所定
周波数のN倍(Nは自然数)とは異なるものとすること
により、入力信号がN次高調波を含む場合でも、そのN
次高調波の影響を避けつつ入力回路の高精度な連続監視
を行なうことができる。
(ヘ)複数の入力回路を設けて各入力回路を連続的に監
視できるので、従来の1台/1計測型のトランスデュー
サに比し、収容面積の大幅な縮小が可能である。
(ト)電力系統の各相の電圧量及び電流量を入力信号に
含め、ディジタル演算処理で必要な各種計測データを算
出することにより、いわば最小の入力信号から多数の計
測データを求めるマルチトランスデューサが実現でき
る。
(チ)入力信号と試験信号との切替作業が不要となるの
で、アナログ入力回路の点検操作の手間と労力が著しく
削減できる。
(リ)入力信号と試験信号との切替装置が不要であり、
可動部のない入力回路監視装置とすることができる。(E) By making the frequency of the test signal different from N times the predetermined frequency of the input signal (N is a natural number), even if the input signal includes the Nth harmonic,
It is possible to perform high-precision continuous monitoring of the input circuit while avoiding the influence of the second harmonic. (F) Since a plurality of input circuits are provided and each input circuit can be continuously monitored, the accommodation area can be significantly reduced as compared with the conventional single / measuring type transducer. (G) A multi-transducer that obtains a large number of measurement data from a minimum input signal by including the voltage amount and current amount of each phase of the power system in the input signal and calculating various measurement data necessary for digital arithmetic processing. realizable. (H) Since the work of switching between the input signal and the test signal is not necessary, the labor and labor for the inspection operation of the analog input circuit can be significantly reduced. (I) No need for switching device between input signal and test signal,
The input circuit monitoring device may have no moving parts.
【図1】は、本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図2】は、本発明の他の実施例のブロック図である。FIG. 2 is a block diagram of another embodiment of the present invention.
【図3】は、本発明の更に他の実施例のブロック図であ
る。FIG. 3 is a block diagram of still another embodiment of the present invention.
【図4】は、従来のアナログ入力回路監視装置の一例の
ブロック図である。FIG. 4 is a block diagram of an example of a conventional analog input circuit monitoring device.
【図5】は、従来の切替式のアナログ入力回路監視装置
のブロック図である。FIG. 5 is a block diagram of a conventional switching type analog input circuit monitoring device.
1…入力端子 2…入力回路
3…試験信号重畳回路 4…アナログフィルタ
5…A/D変換器 6…入力信号分離部
7…入力信号演算部 8…出力部
9…試験信号分離部 10…CPUクロック
11…試験信号発生部 12…正弦波整形回路
13…サンプリング信号発生部
14…第一実効値演算部 15…試験信号分離部
16…実効値演算部 17…第二実効値演算部
18…入力回路異常判定部 19…乗算器
20…余弦波発生器 21…正弦波発生器
22…ディジタルフィルタ 23…実効値演算器
24…試験周波数記憶部
25…ディジタル矩形波信号発生部
26…正弦波波形整形回路 27…実効値演算器
28…サンプリングホールド回路
30…入力/試験信号切替装置
31…入力信号スイッチ 32…試験信号スイッチ
33…試験信号源 34…アナログフィルタ
35…A/D変換器 36…ディジタルフィルタ
37…入力信号演算部 38…出力部
39…入力回路異常判定部 40…入力回路監視型トラン
スデューサDESCRIPTION OF SYMBOLS 1 ... Input terminal 2 ... Input circuit 3 ... Test signal superposition circuit 4 ... Analog filter 5 ... A / D converter 6 ... Input signal separation part 7 ... Input signal calculation part 8 ... Output part 9 ... Test signal separation part 10 ... CPU Clock 11 ... Test signal generator 12 ... Sine wave shaping circuit 13 ... Sampling signal generator 14 ... First effective value calculator 15 ... Test signal separator 16 ... Effective value calculator 17 ... Second effective value calculator 18 ... Input Circuit abnormality determination unit 19 ... Multiplier 20 ... Cosine wave generator 21 ... Sine wave generator 22 ... Digital filter 23 ... Effective value calculator 24 ... Test frequency storage unit 25 ... Digital rectangular wave signal generation unit 26 ... Sine wave waveform shaping Circuit 27 ... Effective value calculator 28 ... Sampling hold circuit 30 ... Input / test signal switching device 31 ... Input signal switch 32 ... Test signal switch 33 ... Test signal source 34 ... Analog filter 35 ... A / D converter 36 ... Digital filter 37 ... Input signal calculator 38 Output unit 39 ... input circuit abnormality determining unit 40 ... input circuit monitoring transducer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H02H 3/05 H02H 3/05 L H03M 1/10 C H03M 1/10 G01R 31/28 C (72)発明者 石川 浩 埼玉県和光市白子二丁目9番20号 大倉電 気株式会社内 Fターム(参考) 2F073 AA01 AA19 AB02 AB07 BC01 CC01 CD22 EE01 FG04 GG01 2G036 AA24 BA34 CA06 2G132 AA11 AB01 AD01 AE06 AE14 AG08 AL11 5G042 FF02 FF25 FF26 GG02 GG08 5J022 AA01 CA07 CA10 CC03 CD06 CE01 CF08 CF10 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H02H 3/05 H02H 3/05 L H03M 1/10 C H03M 1/10 G01R 31/28 C (72) Invention Hiroshi Ishikawa 2-9-20 Shirako, Wako-shi, Saitama O-term Denki Co., Ltd. F-term (reference) 2F073 AA01 AA19 AB02 AB07 BC01 CC01 CD22 EE01 FG04 GG01 2G036 AA24 BA34 CA06 2G132 AA11 AB01 AD01 AE06 AE14 AG08 AL11 5A02 FF25 FF26 GG02 GG08 5J022 AA01 CA07 CA10 CC03 CD06 CE01 CF08 CF10
Claims (7)
換器によりディジタル信号に変換する入力回路を有する
CPUクロック付きトランスデューサにおいて、前記C
PUクロック信号の分周により前記所定周波数とは異な
る試験周波数のディジタル試験信号を生成する試験信号
発生部、前記ディジタル試験信号をアナログ試験信号に
変換する正弦波波形整形回路、前記アナログ試験信号を
前記アナログ入力信号に連続的に重畳する試験信号重畳
部、前記CPUクロック信号の分周により前記試験周波
数の2倍以上の周波数の前記A/D変換器用サンプリン
グ信号を生成するサンプリング信号発生部、前記重畳部
の出力の前記入力回路による変換後のディジタル重畳信
号中の試験信号の実効値を求める第一実効値演算部、前
記アナログ試験信号の前記A/D変換器による変換後の
ディジタル試験信号の実効値を求める第二実効値演算
部、及び前記第一及び第二実効値演算部の出力の比較に
より前記入力回路の異常を判定する判定部を備えてなる
入力回路監視型トランスデューサ。1. A transducer with a CPU clock having an input circuit for converting an analog input signal of a predetermined frequency into a digital signal by an A / D converter, wherein the C
A test signal generator for generating a digital test signal having a test frequency different from the predetermined frequency by dividing the PU clock signal, a sine wave waveform shaping circuit for converting the digital test signal into an analog test signal, and the analog test signal A test signal superimposing section that continuously superimposes on an analog input signal, a sampling signal generating section that generates a sampling signal for the A / D converter having a frequency that is at least twice the test frequency by dividing the CPU clock signal, and the superimposing section. A first effective value calculation unit for obtaining an effective value of a test signal in the digital superposed signal after the conversion of the output of the section by the input circuit, an effective of the digital test signal after conversion of the analog test signal by the A / D converter. A second effective value calculation unit for obtaining a value, and a comparison of the outputs of the first and second effective value calculation units Input circuit monitoring transducer consisting includes a determination unit for determining normal.
記サンプリング信号発生部により前記試験周波数のM倍
周波数(Mは2以上の自然数)のサンプリング信号を生
成し、前記第二実効値演算部により前記ディジタル試験
信号の連続したM個の二乗平均から当該試験信号の実効
値を算出してなる入力回路監視型トランスデューサ。2. The transducer according to claim 1, wherein the sampling signal generating section generates a sampling signal of M times the test frequency (M is a natural number of 2 or more), and the second effective value calculating section outputs the digital signal. An input circuit monitoring type transducer that calculates the effective value of the test signal from the root mean square of M consecutive test signals.
記第一実効値演算部に、前記ディジタル重畳信号から試
験信号成分を分離する試験信号分離部と、分離後の試験
信号の連続したM個の二乗平均から当該分離後の試験信
号の実効値を算出する演算部とを設けてなる入力回路監
視型トランスデューサ。3. The transducer according to claim 2, wherein the first effective value calculating section includes a test signal separating section for separating a test signal component from the digital superimposed signal, and M consecutive squares of the separated test signal. An input circuit monitoring type transducer comprising an arithmetic unit for calculating an effective value of the test signal after separation from an average.
て、前記第一実効値演算部に、前記ディジタル重畳信号
と前記ディジタル試験信号の正弦(sin)成分との積を
求める第一乗算部、前記ディジタル重畳信号と前記ディ
ジタル試験信号の余弦(cos)成分との積を求める第二
乗算部、及び前記第一及び第二乗算器の出力から前記デ
ィジタル重畳信号中の試験信号の実効値を求める演算部
を設けてなる入力回路監視型トランスデューサ。4. The transducer according to claim 1 or 2, wherein the first effective value computing unit obtains a product of the digital superimposed signal and a sine component of the digital test signal, and the digital multiplying unit. A second multiplication unit that obtains a product of a superimposed signal and a cosine (cos) component of the digital test signal, and an arithmetic unit that obtains an effective value of the test signal in the digital superimposed signal from outputs of the first and second multipliers. Input circuit monitoring type transducer.
サにおいて、前記試験信号発生部により、前記所定周波
数のN倍(Nは自然数)とは異なる試験周波数のディジ
タル信号を生成してなる入力回路監視型トランスデュー
サ。5. The input circuit according to claim 1, wherein the test signal generator generates a digital signal having a test frequency different from N times the predetermined frequency (N is a natural number). Supervised transducer.
サにおいて、複数の前記アナログ信号をそれぞれディジ
タル信号に変換する複数の入力回路、及び前記複数の入
力回路に対応して設けた前記試験信号重畳部と第一実効
値演算部との複数対を設け、前記A/D変換器に、前記
複数の重畳部の出力を前記サンプリング信号に応じてサ
ンプリングする複数のサンプルホールド回路と、各サン
プルホールド回路の出力を前記A/D変換器へ選択的に
入力する入力選択部と、前記入力選択部の選択に連動し
て前記A/D変換器による変換後のディジタル重畳信号
を前記重畳部に対応する第一実効値演算部へ出力する出
力選択部とを設けてなる入力回路監視型トランスデュー
サ。6. The transducer according to claim 1, wherein a plurality of input circuits for converting the plurality of analog signals into digital signals, respectively, and the test signal superposition provided corresponding to the plurality of input circuits. And a plurality of sample hold circuits for sampling the outputs of the plurality of superimposing sections in accordance with the sampling signals in the A / D converter, and a plurality of sample and hold circuits. And an input selection unit for selectively inputting the output of the above into the A / D converter, and a digital superimposition signal converted by the A / D converter in association with the selection of the input selection unit, corresponding to the superposition unit. An input circuit monitoring type transducer provided with an output selection section for outputting to a first effective value calculation section.
記入力信号に電気系統の電圧量及び電力量のアナログ計
測信号を含め、前記ディジタル重畳信号から入力信号成
分を分離するディジタルフィルタと、分離後の電圧量及
び電力量のディジタル入力信号に基づき電力系統の遠隔
監視用計測データを算出する演算処理部と、算出した計
測データを遠隔監視所へ伝送する出力部とを設けてなる
入力回路監視型トランスデューサ。7. The transducer according to claim 6, wherein the input signal includes an analog measurement signal of a voltage amount and a power amount of an electric system and separates an input signal component from the digital superimposed signal, and a voltage after the separation. An input circuit monitoring type transducer provided with an arithmetic processing unit for calculating measurement data for remote monitoring of a power system based on a digital input signal of the amount of electricity and electric power, and an output unit for transmitting the calculated measurement data to a remote monitoring place.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001306231A JP3495726B2 (en) | 2001-10-02 | 2001-10-02 | Input circuit monitoring transducer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001306231A JP3495726B2 (en) | 2001-10-02 | 2001-10-02 | Input circuit monitoring transducer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003114266A true JP2003114266A (en) | 2003-04-18 |
JP3495726B2 JP3495726B2 (en) | 2004-02-09 |
Family
ID=19125902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001306231A Expired - Lifetime JP3495726B2 (en) | 2001-10-02 | 2001-10-02 | Input circuit monitoring transducer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3495726B2 (en) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005274314A (en) * | 2004-03-24 | 2005-10-06 | Chugoku Electric Power Co Inc:The | Oscilloscope testing method, oscilloscope test system, program, and recording medium |
DE102005030276A1 (en) * | 2005-06-21 | 2006-12-28 | Pilz Gmbh & Co. Kg | Safety switching device for e.g. safe shutdown of consumer unit in automated installation has analog signal combiner, which is designed to superimpose analog test signal on analog input signal to form analog combination signal |
WO2012008449A1 (en) * | 2010-07-14 | 2012-01-19 | 矢崎総業株式会社 | Battery pack voltage detection device |
CN103713270A (en) * | 2013-10-31 | 2014-04-09 | 江苏绿扬电子仪器集团有限公司 | Test device for logic analyzer forward channel |
CN105203979A (en) * | 2015-09-08 | 2015-12-30 | 江苏绿扬电子仪器集团有限公司 | Electrostatic direction finding system |
JP2019152632A (en) * | 2018-03-06 | 2019-09-12 | 中部精機株式会社 | Voltage detector with constant diagnostic function |
EP3637059A1 (en) * | 2018-10-12 | 2020-04-15 | Wago Verwaltungsgesellschaft mbH | Safety circuit and method for testing a safety circuit in an automation system |
WO2022185665A1 (en) * | 2021-03-03 | 2022-09-09 | オムロン株式会社 | Analog input unit and control method for analog input unit |
-
2001
- 2001-10-02 JP JP2001306231A patent/JP3495726B2/en not_active Expired - Lifetime
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005274314A (en) * | 2004-03-24 | 2005-10-06 | Chugoku Electric Power Co Inc:The | Oscilloscope testing method, oscilloscope test system, program, and recording medium |
JP4522119B2 (en) * | 2004-03-24 | 2010-08-11 | 中国電力株式会社 | Oscilloscope test method |
DE102005030276A1 (en) * | 2005-06-21 | 2006-12-28 | Pilz Gmbh & Co. Kg | Safety switching device for e.g. safe shutdown of consumer unit in automated installation has analog signal combiner, which is designed to superimpose analog test signal on analog input signal to form analog combination signal |
US7593205B2 (en) | 2005-06-21 | 2009-09-22 | Pilz Gmbh & Co. Kg | Safety switching apparatus and method for safe disconnection of a load |
CN103003705A (en) * | 2010-07-14 | 2013-03-27 | 矢崎总业株式会社 | Battery pack voltage detection device |
JP2012021868A (en) * | 2010-07-14 | 2012-02-02 | Yazaki Corp | Voltage detector for battery pack |
WO2012008449A1 (en) * | 2010-07-14 | 2012-01-19 | 矢崎総業株式会社 | Battery pack voltage detection device |
CN103003705B (en) * | 2010-07-14 | 2015-04-08 | 矢崎总业株式会社 | Battery pack voltage detection device |
CN103713270A (en) * | 2013-10-31 | 2014-04-09 | 江苏绿扬电子仪器集团有限公司 | Test device for logic analyzer forward channel |
CN105203979A (en) * | 2015-09-08 | 2015-12-30 | 江苏绿扬电子仪器集团有限公司 | Electrostatic direction finding system |
JP2019152632A (en) * | 2018-03-06 | 2019-09-12 | 中部精機株式会社 | Voltage detector with constant diagnostic function |
EP3637059A1 (en) * | 2018-10-12 | 2020-04-15 | Wago Verwaltungsgesellschaft mbH | Safety circuit and method for testing a safety circuit in an automation system |
CN111044085A (en) * | 2018-10-12 | 2020-04-21 | Wago管理有限责任公司 | Safety circuit and method for testing a safety circuit in an automation device |
US11353506B2 (en) | 2018-10-12 | 2022-06-07 | Wago Verwaltungsgesellschaft Mit Beschraenkter Haftung | Safety circuit and method for testing a safety circuit in an automation system |
WO2022185665A1 (en) * | 2021-03-03 | 2022-09-09 | オムロン株式会社 | Analog input unit and control method for analog input unit |
Also Published As
Publication number | Publication date |
---|---|
JP3495726B2 (en) | 2004-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4727514B2 (en) | Electricity meter | |
JP3495726B2 (en) | Input circuit monitoring transducer | |
US20080288191A1 (en) | Method for Production of a Data Record and a Field Device, as Well as a System for Recording the Electrical Power Quality of a Power Supply System | |
JP6105236B2 (en) | Merging unit | |
MXPA05009638A (en) | Wiring error detector. | |
JP4707161B2 (en) | AC power measuring apparatus and program | |
JP2950818B1 (en) | Analog input circuit monitoring device | |
JP2011160497A (en) | Digital protection control unit and method of detecting abnormality thereof | |
JPH0379932B2 (en) | ||
JP7009025B2 (en) | Voltage measuring device, voltage measuring method | |
WO2019111454A1 (en) | Digital protection control device | |
JPS6024474A (en) | Method and device for inspecting trouble of underwater antenna | |
JP6778515B2 (en) | Impedance measuring device and impedance measuring method | |
JP3414921B2 (en) | Protective relay | |
JPS61170222A (en) | Inspection circuit for input section in digital protective relay | |
KR20050078950A (en) | A true impedance value measuring method, immunized from mixed noise | |
JP7435527B2 (en) | battery measurement system | |
JPH1094157A (en) | Digital protective relay | |
JPH01286721A (en) | Input circuit for digital protection relay, method of inspecting same circuit and digital protective relay with same circuit | |
JP2022034824A (en) | Digital protection control device and monitoring method for digital protection control device | |
RU2145420C1 (en) | System testing insulation of high-voltage bushings | |
SU1413562A1 (en) | Method and apparatus for measuring the distance to shorting point in power transmission line | |
JPS6188716A (en) | Inspection monitor system of digital protective relay | |
JP5351744B2 (en) | Digital protection control device and health monitoring method | |
JPH0379933B2 (en) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
R150 | Certificate of patent or registration of utility model |
Ref document number: 3495726 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |