JP2003100761A - Method for manufacturing epitaxial wafer and the same - Google Patents
Method for manufacturing epitaxial wafer and the sameInfo
- Publication number
- JP2003100761A JP2003100761A JP2001291148A JP2001291148A JP2003100761A JP 2003100761 A JP2003100761 A JP 2003100761A JP 2001291148 A JP2001291148 A JP 2001291148A JP 2001291148 A JP2001291148 A JP 2001291148A JP 2003100761 A JP2003100761 A JP 2003100761A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial wafer
- silicon substrate
- epitaxial
- manufacturing
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シリコン基板上に
エピタキシャル層を形成したエピタキシャルウェーハの
製造方法及びエピタキシャルウェーハに関する。TECHNICAL FIELD The present invention relates to a method for manufacturing an epitaxial wafer in which an epitaxial layer is formed on a silicon substrate, and an epitaxial wafer.
【０００２】[0002]
【従来の技術】ＣＺ（チョクラルスキー）法で引上成長
されたシリコン単結晶を加工して作製されたシリコンウ
ェーハは、酸素不純物を多く含んでおり、この酸素不純
物は転位や欠陥等を生じさせる酸素析出物(BMD:Bulk Mi
cro Defect)となる。この酸素析出物がデバイスが形成
される表面にある場合、リーク電流増大や酸化膜耐圧低
下等の原因になって半導体デバイスの特性に大きな影響
を及ぼす。2. Description of the Related Art A silicon wafer produced by processing a silicon single crystal pulled up by the CZ (Czochralski) method contains a large amount of oxygen impurities, and the oxygen impurities cause dislocations, defects and the like. Oxygen precipitates (BMD: Bulk Mi
cro Defect). When these oxygen precipitates are present on the surface where the device is formed, they cause an increase in leak current, a decrease in oxide film withstand voltage, and the like, which greatly affects the characteristics of the semiconductor device.
【０００３】このため、従来、シリコンウェーハ表面に
対し、１２５０℃以上の高温で短時間の急速加熱・急冷
の熱処理（ＲＴＡ）を所定の雰囲気ガス中で施し、内部
に過剰空孔(Vacancy)を埋設するとともに、この後の熱
処理で表面において空孔を外方拡散させることによりＤ
Ｚ(Denuded Zone)層（無欠陥層）を均一に形成する方法
が用いられている（例えば、国際公開公報 ＷＯ 98/386
75に記載の技術）。そして、上記ＤＺ層形成後に、上記
温度より低温で熱処理を施すことで、内部の欠陥層とし
て酸素析出核を形成・安定化してゲッタリング効果を有
するＢＭＤ層を形成する工程が採用されている。Therefore, conventionally, a heat treatment (RTA) of rapid heating / quenching at a high temperature of 1250 ° C. or higher for a short time is performed on a surface of a silicon wafer in a predetermined atmosphere gas to form an excess vacancy inside. By burying and by diffusing the voids outward on the surface in the subsequent heat treatment, D
A method of uniformly forming a Z (Denuded Zone) layer (defect-free layer) is used (for example, International Publication WO 98/386).
Technology described in 75). Then, after forming the DZ layer, a step of forming a BMD layer having a gettering effect by forming and stabilizing oxygen precipitation nuclei as an internal defect layer by performing heat treatment at a temperature lower than the above temperature is adopted.
【０００４】また、近年、シリコン基板の表面にシリコ
ン単結晶のエピタキシャル層をエピタキシャル成長した
エピタキシャルウェーハが用いられている。例えば、ウ
ェーハ表面の完全性を上げるために、抵抗が０．０３Ω
・ｃｍ以上である高抵抗のｐ -型シリコン基板上に所望
の抵抗としたｐ型のエピタキシャル層をデバイス作製層
として成長したエピタキシャルウェーハ（以下、ｐ／ｐ
-ウェーハと略す）等が知られている。In recent years, the surface of a silicon substrate has been
Epitaxial growth of a single crystal epitaxial layer
Epitaxial wafers are used. For example, u
The resistance is 0.03Ω to improve the surface integrity of the wafer.
・ High resistance p of more than cm -Desired on type silicon substrate
P-type epitaxial layer used as the device resistance is the device fabrication layer
Epitaxial wafer (hereinafter, p / p
-Wafer) and the like are known.
【０００５】このようなエピタキシャルウェーハでは、
エピタキシャル成長前に水素雰囲気中の熱処理により表
面の酸化膜を除去する高温処理を行うと共にエピタキシ
ャルプロセス中も通常は水素雰囲気であるため、空孔欠
陥を消滅させる格子間シリコンの注入が生じ、酸素析出
核がシリコン基板表面から消滅し、ＢＭＤが形成され難
い傾向があった。特にｐ／ｐ-ウェーハの場合、ドーパ
ントのＢ（ボロン）濃度が低いｐ-基板にエピタキシャ
ル成長するため、酸素析出核が消滅しやすい傾向があ
り、ＩＧ（Intrinsic Gettering)特性を確保するのが困
難であった。このため、従来、ｐ／ｐ-ウェーハ等のエ
ピタキシャルウェーハのＢＭＤ密度を高くするために、
窒素をドーピングしたシリコン基板を用いることが広く
行われている。In such an epitaxial wafer,
Before the epitaxial growth, a high-temperature treatment is performed to remove the oxide film on the surface by heat treatment in a hydrogen atmosphere, and since the hydrogen atmosphere is also normally used during the epitaxial process, interstitial silicon is injected to eliminate the vacancy defects, resulting in oxygen precipitation nuclei. Tend to disappear from the surface of the silicon substrate, making it difficult to form BMD. Particularly in the case of p / p - wafers, oxygen precipitation nuclei tend to disappear easily because epitaxial growth occurs on a p - substrate with a low B (boron) concentration of dopant, and it is difficult to secure IG (Intrinsic Gettering) characteristics. there were. Therefore, conventionally, in order to increase the BMD density of epitaxial wafers such as p / p − wafers,
It is widely used to use a silicon substrate doped with nitrogen.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、以下のような課題が残されている。すな
わち、従来の窒素ドープ結晶のシリコン基板を用いたエ
ピタキシャルウェーハでは、ある程度ＢＭＤ密度が改善
させるが十分ではない。However, the above-mentioned conventional techniques have the following problems. That is, in the conventional epitaxial wafer using the nitrogen-doped crystal silicon substrate, the BMD density is improved to some extent, but it is not sufficient.
【０００７】本発明は、前述の課題に鑑みてなされたも
ので、エピタキシャルウェーハでも高い近接ゲッタリン
グ効果を有するエピタキシャルウェーハの製造方法及び
エピタキシャルウェーハを提供することを目的とする。The present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing an epitaxial wafer having a high proximity gettering effect even in an epitaxial wafer, and an epitaxial wafer.
【０００８】[0008]
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
のエピタキシャルウェーハの製造方法は、シリコン基板
の表面にシリコン単結晶のエピタキシャル層をエピタキ
シャル成長したエピタキシャルウェーハの製造方法であ
って、前記エピタキシャル成長前に、窒化ガスを含む雰
囲気ガス中で前記シリコン基板を熱処理して内部に新た
に空孔を形成する空孔形成工程と、該空孔形成工程後に
空孔形成工程の熱処理よりも低い温度で前記シリコン基
板を熱処理して前記空孔を酸素析出核として安定化する
析出核安定工程とを有することを特徴とする。The present invention has the following features to attain the object mentioned above. That is, the method for producing an epitaxial wafer of the present invention is a method for producing an epitaxial wafer in which an epitaxial layer of a silicon single crystal is epitaxially grown on the surface of a silicon substrate, and before the epitaxial growth, the silicon in an atmosphere gas containing a nitriding gas is A hole forming step of heat treating the substrate to newly form holes therein, and a heat treatment of the silicon substrate after the hole forming step at a temperature lower than the heat treatment of the hole forming step to deposit oxygen in the holes. And a precipitation nucleus stabilizing step of stabilizing as a nucleus.
【０００９】このエピタキシャルウェーハの製造方法で
は、エピタキシャル成長前に、窒化ガスを含む雰囲気ガ
ス中でシリコン基板を熱処理して内部に新たに空孔を形
成する空孔形成工程と、該空孔形成工程後に空孔形成工
程の熱処理よりも低い温度でシリコン基板を熱処理して
空孔を酸素析出核として安定化する析出核安定工程とを
行うので、水素雰囲気のエピタキシャル成長を行っても
酸素析出核が安定化されているため、この消滅を防ぐこ
とができる。In this method for manufacturing an epitaxial wafer, before the epitaxial growth, a hole forming step of heat-treating a silicon substrate in an atmosphere gas containing a nitriding gas to form new holes therein, and after the hole forming step Since the precipitation nuclei stabilization process is performed in which the silicon substrate is heat-treated at a temperature lower than the heat treatment in the vacancy formation process to stabilize the vacancies as oxygen precipitation nuclei, the oxygen precipitation nuclei are stabilized even when epitaxial growth is performed in a hydrogen atmosphere. Therefore, this disappearance can be prevented.
【００１０】また、本発明のエピタキシャルウェーハの
製造方法は、前記シリコン基板及び前記エピタキシャル
層はｐ型であると共に、シリコン基板は、０．０３Ω・
ｃｍ以上の抵抗であるときに好適である。すなわち、こ
のエピタキシャルウェーハの製造方法では、シリコン基
板及びエピタキシャル層がｐ型であると共に、シリコン
基板が０．０３Ω・ｃｍ以上の抵抗であるので、ＩＧ特
性の不十分ないわゆるｐ／ｐ-ウェーハでも、上記空孔
形成工程及び析出核安定工程によりＩＧ特性の改善を効
果的に図ることができる。Further, in the method for manufacturing an epitaxial wafer of the present invention, the silicon substrate and the epitaxial layer are p-type, and the silicon substrate is 0.03Ω ·.
It is suitable when the resistance is cm or more. That is, in this epitaxial wafer manufacturing method, since the silicon substrate and the epitaxial layer are p-type and the silicon substrate has a resistance of 0.03 Ω · cm or more, even a so-called p / p − wafer having insufficient IG characteristics can be obtained. The IG characteristics can be effectively improved by the hole forming step and the precipitation nucleus stabilizing step.
【００１１】また、本発明のエピタキシャルウェーハの
製造方法は、前記シリコン基板に窒素を添加しておくこ
とが好ましい。すなわち、このエピタキシャルウェーハ
の製造方法では、シリコン基板に窒素を添加しておくの
で、通常のシリコン基板よりも高いＢＭＤ密度が得られ
る窒素ドープ基板により、より優れたＩＧ特性を有する
エピタキシャルウェーハを得ることができる。Further, in the method for manufacturing an epitaxial wafer according to the present invention, it is preferable that nitrogen is added to the silicon substrate. That is, in this method for manufacturing an epitaxial wafer, nitrogen is added to the silicon substrate in advance, so that a nitrogen-doped substrate that can obtain a higher BMD density than an ordinary silicon substrate can obtain an epitaxial wafer having more excellent IG characteristics. You can
【００１２】本発明のエピタキシャルウェーハは、熱処
理により内部に新たに空孔が形成されたエピタキシャル
ウェーハであって、上記本発明のエピタキシャルウェー
ハの製造方法により作製されたことを特徴とする。この
エピタキシャルウェーハでは、上記本発明のエピタキシ
ャルウェーハの製造方法により作製されているので、そ
の後の熱処理により表面に十分なＤＺ層と表面近傍の内
部に適度に高いＢＭＤ密度とを有した高品質なエピタキ
シャルウェーハが得られる。The epitaxial wafer of the present invention is an epitaxial wafer having holes newly formed therein by heat treatment, and is characterized by being manufactured by the method for manufacturing an epitaxial wafer of the present invention. Since this epitaxial wafer is manufactured by the method for manufacturing an epitaxial wafer according to the present invention, a high-quality epitaxial wafer having a sufficient DZ layer on the surface and an appropriately high BMD density inside the surface by the subsequent heat treatment. A wafer is obtained.
【００１３】[0013]
【発明の実施の形態】以下、本発明に係るエピタキシャ
ルウェーハの製造方法及びエピタキシャルウェーハの一
実施形態を、図１及び図２を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a method for manufacturing an epitaxial wafer and an epitaxial wafer according to the present invention will be described below with reference to FIGS.
【００１４】図１は、本発明のエピタキシャルウェーハ
Ｗの断面構造を製造工程順に示すものであり、このエピ
タキシャルウェーハＷの構造をその製造プロセスと合わ
せて説明すると、まず、図１の（ａ）に示すように、シ
リコン基板ＳＵＢを、熱処理炉により、ＲＴＡ(Rapid T
hermal Annealing)処理して内部に新たに空孔Ｖを形成
する（空孔形成工程）。なお、上記シリコン基板ＳＵＢ
は、ＣＺ法により引上成長されたインゴットから切り出
され鏡面研磨されたポリッシュドウェーハであり、抵抗
が８〜１２Ω・ｃｍのものである。FIG. 1 shows a sectional structure of an epitaxial wafer W of the present invention in the order of manufacturing steps. The structure of this epitaxial wafer W will be described together with its manufacturing process. First, FIG. As shown, the silicon substrate SUB is subjected to RTA (Rapid T
Hermal annealing is performed to form new holes V inside (hole forming step). In addition, the silicon substrate SUB
Is a polished wafer that is cut from an ingot pulled up by the CZ method and mirror-polished, and has a resistance of 8 to 12 Ω · cm.
【００１５】図２は、シリコン基板ＳＵＢの熱処理を実
施するための枚葉式の熱処理炉を示すものである。該熱
処理炉は、図２に示すように、シリコン基板ＳＵＢを載
置可能な円環状のサセプタ１と、該サセプタ１を内部に
収納した反応室２とを備えている。なお、反応室２の外
部には、エピタキシャルウェーハＷを加熱するランプ
（図示略）が配置されている。FIG. 2 shows a single-wafer type heat treatment furnace for heat treatment of the silicon substrate SUB. As shown in FIG. 2, the heat treatment furnace includes an annular susceptor 1 on which a silicon substrate SUB can be placed, and a reaction chamber 2 in which the susceptor 1 is housed. A lamp (not shown) for heating the epitaxial wafer W is arranged outside the reaction chamber 2.
【００１６】サセプタ１は、シリコンカーバイト等で形
成されており、内側に段部１ａが設けられ、該段部１ａ
上にシリコン基板ＳＵＢの周縁部を載置するようになっ
ている。反応室２には、シリコン基板ＳＵＢの表面に雰
囲気ガスＧを供給する供給口２ａ及び供給された雰囲気
ガスＧを排出する排出口２ｂが設けられている。また、
供給口２ａは、雰囲気ガスＧの供給源（図示略）に接続
されている。The susceptor 1 is made of silicon carbide or the like and has a step portion 1a provided inside thereof.
The peripheral portion of the silicon substrate SUB is placed on top. The reaction chamber 2 is provided with a supply port 2a for supplying the atmospheric gas G to the surface of the silicon substrate SUB and an exhaust port 2b for discharging the supplied atmospheric gas G. Also,
The supply port 2a is connected to a supply source (not shown) of the atmospheric gas G.
【００１７】雰囲気ガスＧは、窒化ガス、特にＮ2（窒
素）が分解可能な温度よりも低い分解温度の窒化ガス、
例えば、ＮＨ3、ＮＯ、Ｎ2Ｏ、Ｎ2Ｏ2、ヒドラジン、ジ
メチルヒドラジン等やこれらの混合ガス又はこれらの窒
化ガスとＡｒ（アルゴン）、Ｎ2、Ｏ2（酸素）、Ｈ
2（水素）等との混合ガスが用いられる。なお、本実施
形態では、ＮＨ3を主とした雰囲気ガスＧを用いてい
る。The atmosphere gas G is a nitriding gas, particularly a nitriding gas having a decomposition temperature lower than the temperature at which N 2 (nitrogen) can be decomposed,
For example, NH 3 , NO, N 2 O, N 2 O 2 , hydrazine, dimethylhydrazine, a mixed gas thereof or a nitriding gas thereof and Ar (argon), N 2 , O 2 (oxygen), H
A mixed gas with 2 (hydrogen) or the like is used. In this embodiment, the atmosphere gas G mainly containing NH 3 is used.
【００１８】この熱処理炉によりシリコン基板ＳＵＢに
急加熱及び急冷却の熱処理を施すには、サセプタ１にシ
リコン基板ＳＵＢを載置した後、供給口２ａから上記雰
囲気ガスＧをシリコン基板ＳＵＢの表面に供給した状態
で、９００℃から１２００℃までの範囲の熱処理温度か
つ１ｓｅｃから６０ｓｅｃまでの範囲の熱処理時間で、
短時間の急速加熱・急冷（例えば、５０℃／秒の昇温又
は降温、望ましくは３０℃／ｓｅｃ）のＲＴＡ処理を行
う。なお、本実施形態では、スリップの発生抑制に好適
な条件、９００℃から１１８０℃までの熱処理温度かつ
３０ｓｅｃ以下の熱処理時間でＲＴＡ処理を行う。この
熱処理温度及び熱処理時間の範囲であれば、図１の
（ｂ）に示すように、内部に十分な空孔Ｖを注入でき
る。In order to subject the silicon substrate SUB to the heat treatment of rapid heating and rapid cooling in this heat treatment furnace, after placing the silicon substrate SUB on the susceptor 1, the atmosphere gas G is supplied to the surface of the silicon substrate SUB from the supply port 2a. As supplied, at a heat treatment temperature in the range of 900 ° C. to 1200 ° C. and a heat treatment time in the range of 1 sec to 60 sec,
Rapid RTA treatment of rapid heating / quenching (for example, temperature rising / falling of 50 ° C./sec, preferably 30 ° C./sec) is performed. In the present embodiment, the RTA treatment is performed under conditions suitable for suppressing the occurrence of slip, a heat treatment temperature of 900 ° C. to 1180 ° C. and a heat treatment time of 30 sec or less. Within this heat treatment temperature and heat treatment time range, as shown in FIG. 1B, sufficient holes V can be injected inside.
【００１９】次に、上記ＲＴＡ処理後に該ＲＴＡ処理よ
り低い温度で、図１の（ｃ）に示すように、空孔Ｖを安
定した酸素析出核Ｖ１とするための熱処理を施す（析出
核安定工程）。すなわち、例えば、８００℃４時間の熱
処理をＮ2ガス等の雰囲気ガス中で行うことにより、内
部の空孔Ｖが酸素析出核Ｖ１として安定化する。Next, after the RTA treatment, a heat treatment is performed at a temperature lower than that of the RTA treatment as shown in FIG. 1 (c) so that the pores V become stable oxygen precipitation nuclei V1 (precipitation nuclei stabilization). Process). That is, for example, by performing heat treatment at 800 ° C. for 4 hours in an atmosphere gas such as N 2 gas, the internal voids V are stabilized as oxygen precipitation nuclei V1.
【００２０】次に、上記熱処理炉から取り出し、エピタ
キシャル成長炉内に上記処理したシリコン基板ＳＵＢを
セットし、図１の（ｄ）に示すように、抵抗が０．０３
Ω・ｃｍ以上のｐ型シリコン単結晶であるエピタキシャ
ル層ＥＰを膜厚数μｍエピタキシャル成長して、エピタ
キシャルウェーハＷを作製する。このとき、内部の酸素
析出核Ｖ１は、上記熱処理により安定化されているの
で、エピタキシャルプロセス前及びプロセス中において
水素雰囲気で高温処理が施されても、酸素析出核Ｖ１の
消滅を防ぐことができる。すなわち、このように作製さ
れたエピタキシャルウェーハＷは、ＩＧ特性に優れたＣ
ＭＯＳ・ＩＣ等に好適なｐ／ｐ-ウェーハとなる。Next, the silicon substrate SUB thus processed is taken out from the heat treatment furnace and set in the epitaxial growth furnace. As shown in FIG.
An epitaxial wafer W is manufactured by epitaxially growing an epitaxial layer EP, which is a p-type silicon single crystal of Ω · cm or more, in a film thickness of several μm. At this time, since the internal oxygen precipitation nuclei V1 are stabilized by the heat treatment, the oxygen precipitation nuclei V1 can be prevented from disappearing even if a high temperature treatment is performed in a hydrogen atmosphere before and during the epitaxial process. . That is, the epitaxial wafer W manufactured in this manner has a C excellent in IG characteristics.
A p / p - wafer suitable for MOS / IC and the like.
【００２１】このように本実施形態では、エピタキシャ
ル成長前に、窒化ガスを含む雰囲気ガスＧ中でシリコン
基板ＳＵＢをＲＴＡ処理して内部に新たに空孔Ｖを形成
し、さらに空孔形成のＲＴＡ処理よりも低い温度でシリ
コン基板ＳＵＢを熱処理して空孔Ｖを酸素析出核Ｖ１と
して安定化するので、水素雰囲気のエピタキシャル成長
を行っても酸素析出核Ｖ１が安定化されているため、こ
の消滅を防ぐことができる。特に、ＩＧ特性の不十分な
いわゆるｐ／ｐ-ウェーハでも、上記エピタキシャル成
長前の析出核安定化によりＩＧ特性の改善を効果的に図
ることができる。As described above, in the present embodiment, before the epitaxial growth, the silicon substrate SUB is RTA-processed in the atmosphere gas G containing the nitriding gas to newly form the holes V therein, and further the RTA-process for forming the holes is performed. Since the silicon substrate SUB is heat-treated at a temperature lower than that to stabilize the vacancies V as oxygen precipitation nuclei V1, the oxygen precipitation nuclei V1 are stabilized even if epitaxial growth in a hydrogen atmosphere is carried out, and therefore their disappearance is prevented. be able to. In particular, even with a so-called p / p - wafer having insufficient IG characteristics, it is possible to effectively improve the IG characteristics by stabilizing the precipitation nuclei before the epitaxial growth.
【００２２】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。上
記実施形態では、通常のシリコン基板を用いたが、シリ
コン基板に窒素を添加しておいても構わない。この場
合、通常のシリコン基板よりも高いＢＭＤ密度が得られ
る窒素ドープ基板により、より優れたＩＧ特性を有する
エピタキシャルウェーハを得ることができる。また、上
記実施形態では、ｐ／ｐ-ウェーハのエピタキシャルウ
ェーハに上記ＲＴＡ処理を施したが、エピタキシャル層
よりもｐ型の不純物濃度が高いシリコン基板を用いたい
わゆるｐ／ｐ+ウェーハに上記ＲＴＡ処理を施して構わ
ない。The technical scope of the present invention is not limited to the above-mentioned embodiment, and various modifications can be made without departing from the spirit of the present invention. In the above embodiment, a normal silicon substrate was used, but nitrogen may be added to the silicon substrate. In this case, an epitaxial wafer having more excellent IG characteristics can be obtained by using a nitrogen-doped substrate that can obtain a higher BMD density than a normal silicon substrate. Further, in the above-described embodiment, the RTA treatment is applied to the epitaxial wafer of the p / p − wafer, but the RTA treatment is applied to a so-called p / p + wafer using a silicon substrate having a p-type impurity concentration higher than that of the epitaxial layer. You can give it.
【００２３】[0023]
【実施例】次に、本発明に係る実施例により具体的に説
明する。上記実施形態に基づいて実際にエピタキシャル
ウェーハを作製し、８００℃４時間と１０００℃１６時
間との酸素析出熱処理を施してそのエピタキシャル成長
前後のＢＭＤ密度について測定した。なお、比較のた
め、エピタキシャル成長前にＲＴＡ処理（１１５０℃）
のみを行い、酸素析出核安定のためのアニール処理を施
さないでエピタキシャル成長を行ったエピタキシャルウ
ェーハも作製して同様にＢＭＤ密度を測定した。EXAMPLES Next, specific examples will be described according to the present invention. An epitaxial wafer was actually manufactured based on the above embodiment, and oxygen precipitation heat treatment was performed at 800 ° C. for 4 hours and 1000 ° C. for 16 hours, and the BMD density before and after the epitaxial growth was measured. For comparison, RTA treatment (1150 ° C) before epitaxial growth
BMD density was measured in the same manner as above. An epitaxial wafer was also prepared by performing only the above, without performing annealing treatment for stabilizing oxygen precipitation nuclei.
【００２４】この結果、エピタキシャル成長前にアニー
ル処理を行わないエピタキシャルウェーハでは、エピタ
キシャル成長前にＢＭＤ密度が３００×１０4／ｃｍ2程
度であったものが、エピタキシャル成長後にはＢＭＤ密
度がゼロとなりＢＭＤが消滅してしまった。これに対
し、エピタキシャル成長前にＲＴＡ処理（１１５０℃）
及びアニール処理（８００℃４時間Ｎ2雰囲気）を行っ
たエピタキシャルウェーハは、エピタキシャル成長前に
ＢＭＤ密度が５００×１０4／ｃｍ2程度であり、エピタ
キシャル成長後でもＢＭＤ密度が３００×１０4／ｃｍ2
程度となり、半分以上のＢＭＤを残存させることができ
た。As a result, in the epitaxial wafer which was not annealed before the epitaxial growth, the BMD density was about 300 × 10 4 / cm 2 before the epitaxial growth, but after the epitaxial growth, the BMD density became zero and the BMD disappeared. I got it. On the other hand, RTA treatment (1150 ° C) before epitaxial growth
The BMD density of the epitaxial wafer subjected to the annealing treatment (at 800 ° C. for 4 hours in N 2 atmosphere) was about 500 × 10 4 / cm 2 before the epitaxial growth, and the BMD density after the epitaxial growth was 300 × 10 4 / cm 2.
However, it was possible to leave more than half of the BMD.
【００２５】[0025]
【発明の効果】本発明によれば、以下の効果を奏する。
本発明のエピタキシャルウェーハの製造方法及びエピタ
キシャルウェーハによれば、エピタキシャル成長前に、
窒化ガスを含む雰囲気ガス中でシリコン基板を熱処理し
て内部に新たに空孔を形成する空孔形成工程と、該空孔
形成工程後に空孔形成工程の熱処理よりも低い温度でシ
リコン基板を熱処理して空孔を酸素析出核として安定化
する析出核安定工程とを行うので、水素雰囲気のエピタ
キシャル成長を行っても酸素析出核が安定化されている
ため、この消滅を防ぐことができ、内部に優れたゲッタ
リング効果を有するＢＭＤ層を有した高品質なエピタキ
シャルウェーハを得ることができる。The present invention has the following effects.
According to the method for manufacturing an epitaxial wafer and the epitaxial wafer of the present invention, before epitaxial growth,
A hole forming step of heat-treating a silicon substrate in an atmosphere gas containing a nitriding gas to newly form holes therein, and a heat treatment of the silicon substrate after the hole forming step at a temperature lower than that of the hole forming step. Since the precipitation nuclei stabilization step of stabilizing the vacancies as oxygen precipitation nuclei is performed, the oxygen precipitation nuclei are stabilized even when the epitaxial growth is performed in a hydrogen atmosphere. A high-quality epitaxial wafer having a BMD layer having an excellent gettering effect can be obtained.
【図１】 本発明に係るエピタキシャルウェーハの製造
方法及びエピタキシャルウェーハの一実施形態における
エピタキシャルウェーハを製造工程順に示す拡大断面図
である。FIG. 1 is an enlarged cross-sectional view showing an epitaxial wafer in one embodiment of a method for manufacturing an epitaxial wafer and an epitaxial wafer according to the present invention in the order of manufacturing steps.
【図２】 本発明に係るエピタキシャルウェーハの製造
方法及びエピタキシャルウェーハの一実施形態における
熱処理炉を示す概略的な全体断面図である。FIG. 2 is a schematic overall cross-sectional view showing a heat treatment furnace in one embodiment of the method for manufacturing an epitaxial wafer and the epitaxial wafer according to the present invention.
１ サセプタ ２ 反応室 ＥＰ エピタキシャル層 Ｇ 雰囲気ガス ＳＵＢ シリコン基板 Ｖ 空孔 Ｖ１ 酸素析出核 Ｗ エピタキシャルウェーハ 1 susceptor 2 reaction chamber EP epitaxial layer G atmosphere gas SUB Silicon substrate V hole V1 Oxygen precipitation nuclei W epitaxial wafer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山岡 智則 東京都千代田区大手町一丁目５番１号 三 菱マテリアルシリコン株式会社内 Ｆターム(参考） 5F045 AB02 AF03 BB12 HA06 HA16 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Tomonori Yamaoka 3-5-1, Otemachi, Chiyoda-ku, Tokyo Ryo Material Silicon Co., Ltd. F term (reference) 5F045 AB02 AF03 BB12 HA06 HA16
Claims (4)
エピタキシャル層をエピタキシャル成長したエピタキシ
ャルウェーハの製造方法であって、 前記エピタキシャル成長前に、窒化ガスを含む雰囲気ガ
ス中で前記シリコン基板を熱処理して内部に新たに空孔
を形成する空孔形成工程と、 該空孔形成工程後に空孔形成工程の熱処理よりも低い温
度で前記シリコン基板を熱処理して前記空孔を酸素析出
核として安定化する析出核安定工程とを有することを特
徴とするエピタキシャルウェーハの製造方法。1. A method of manufacturing an epitaxial wafer in which an epitaxial layer of a silicon single crystal is epitaxially grown on the surface of a silicon substrate, wherein the silicon substrate is heat treated in an atmosphere gas containing a nitriding gas before the epitaxial growth. A vacancy forming step of newly forming vacancy, and a precipitation nucleus for stabilizing the vacancy as an oxygen precipitation nucleus by heat-treating the silicon substrate at a temperature lower than the heat treatment of the vacancy forming step after the vacancy forming step. A method for manufacturing an epitaxial wafer, comprising: a stabilizing step.
ハの製造方法において、 前記シリコン基板及び前記エピタキシャル層はｐ型であ
ると共に、シリコン基板は、０．０３Ω・ｃｍ以上の抵
抗であることを特徴とするエピタキシャルウェーハの製
造方法。2. The method for manufacturing an epitaxial wafer according to claim 1, wherein the silicon substrate and the epitaxial layer are p-type, and the silicon substrate has a resistance of 0.03 Ω · cm or more. Method for manufacturing epitaxial wafer.
ウェーハの製造方法において、 前記シリコン基板に窒素を添加しておくことを特徴とす
るエピタキシャルウェーハの製造方法。3. The method for manufacturing an epitaxial wafer according to claim 1, wherein nitrogen is added to the silicon substrate.
れたエピタキシャルウェーハであって、 請求項１から３のいずれかに記載のエピタキシャルウェ
ーハの製造方法により作製されたことを特徴とするエピ
タキシャルウェーハ。4. An epitaxial wafer having holes newly formed therein by heat treatment, which is produced by the method for producing an epitaxial wafer according to claim 1. Description: .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291148A JP4345253B2 (en) | 2001-09-25 | 2001-09-25 | Epitaxial wafer manufacturing method and epitaxial wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001291148A JP4345253B2 (en) | 2001-09-25 | 2001-09-25 | Epitaxial wafer manufacturing method and epitaxial wafer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100761A true JP2003100761A (en) | 2003-04-04 |
| JP4345253B2 JP4345253B2 (en) | 2009-10-14 |
Family
ID=19113342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001291148A Expired - Fee Related JP4345253B2 (en) | 2001-09-25 | 2001-09-25 | Epitaxial wafer manufacturing method and epitaxial wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4345253B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114211A (en) * | 2008-11-05 | 2010-05-20 | Shin Etsu Handotai Co Ltd | Method of manufacturing epitaxial silicon wafer |
| JP2011029578A (en) * | 2009-03-27 | 2011-02-10 | Covalent Materials Corp | Heat treating method for silicon wafer, and silicon wafer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04213816A (en) * | 1990-12-05 | 1992-08-04 | Toshiba Corp | Manufacture of semiconductor device |
| JP2000031150A (en) * | 1998-07-07 | 2000-01-28 | Shin Etsu Handotai Co Ltd | Heat processing method of silicon substrate and the substrate, and epitaxial wafer using the substrate |
| JP2000044389A (en) * | 1998-05-22 | 2000-02-15 | Shin Etsu Handotai Co Ltd | Production of epitaxial silicon single crystal wafer and epitaxial silicon single crystal wafer |
| JP2001509319A (en) * | 1997-02-26 | 2001-07-10 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | An ideal oxygen-precipitated silicon wafer and an oxygen outdiffusion-free method therefor |
-
2001
- 2001-09-25 JP JP2001291148A patent/JP4345253B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04213816A (en) * | 1990-12-05 | 1992-08-04 | Toshiba Corp | Manufacture of semiconductor device |
| JP2001509319A (en) * | 1997-02-26 | 2001-07-10 | エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド | An ideal oxygen-precipitated silicon wafer and an oxygen outdiffusion-free method therefor |
| JP2000044389A (en) * | 1998-05-22 | 2000-02-15 | Shin Etsu Handotai Co Ltd | Production of epitaxial silicon single crystal wafer and epitaxial silicon single crystal wafer |
| JP2000031150A (en) * | 1998-07-07 | 2000-01-28 | Shin Etsu Handotai Co Ltd | Heat processing method of silicon substrate and the substrate, and epitaxial wafer using the substrate |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114211A (en) * | 2008-11-05 | 2010-05-20 | Shin Etsu Handotai Co Ltd | Method of manufacturing epitaxial silicon wafer |
| JP2011029578A (en) * | 2009-03-27 | 2011-02-10 | Covalent Materials Corp | Heat treating method for silicon wafer, and silicon wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4345253B2 (en) | 2009-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7670965B2 (en) | Production method for silicon wafers and silicon wafer | |
| US8642449B2 (en) | Silicon wafer | |
| JP3381816B2 (en) | Semiconductor substrate manufacturing method | |
| JP5062217B2 (en) | Manufacturing method of semiconductor wafer | |
| WO2010131412A1 (en) | Silicon wafer and method for producing the same | |
| JP3791446B2 (en) | Epitaxial wafer manufacturing method and epitaxial wafer | |
| KR100625822B1 (en) | Silicon wafer and process for producing it | |
| WO2010050120A1 (en) | Silicon wafer manufacturing method | |
| JP3778146B2 (en) | Silicon wafer manufacturing method and silicon wafer | |
| JP4345253B2 (en) | Epitaxial wafer manufacturing method and epitaxial wafer | |
| JP5045710B2 (en) | Silicon wafer manufacturing method | |
| JP3578396B2 (en) | Semiconductor disk having crystal lattice defects and method of manufacturing the same | |
| JP2009224810A (en) | Method of manufacturing silicon wafer, and silicon wafer | |
| JP3690256B2 (en) | Silicon wafer heat treatment method and silicon wafer | |
| JP4978396B2 (en) | Epitaxial wafer manufacturing method | |
| JP2003007711A (en) | Silicon wafer | |
| JP2010114211A (en) | Method of manufacturing epitaxial silicon wafer | |
| JP2003077924A (en) | Method for manufacturing semiconductor wafer and semiconductor wafer | |
| JP2009177194A (en) | Method of manufacturing silicon wafer, and silicon wafer | |
| JP2002043241A (en) | Silicon wafer and method of heat treating the same | |
| JP2003257984A (en) | Silicon wafer and its manufacturing method | |
| KR20030033187A (en) | Method of fabricating an epitexial wafer for semiconductor | |
| JP2003100762A (en) | Method for manufacturing silicon wafer and the same | |
| JP2004172391A (en) | Silicon wafer and method for manufacturing the same | |
| Larrabee | Microdefect introduction to enhance VLSI wafer processing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20050408 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090423 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090601 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090623 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090706 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4345253 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |