JP2003086711A5 - - Google Patents

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ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、
前記第１のビット線と第１のノードとの間に接続された第１のＰチャネルＭＯＳトランジスタ、
前記第２のビット線と第２のノードとの間に接続された第２のＰチャネルＭＯＳトランジスタ、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のＰチャネルＭＯＳトランジスタのゲートに接地電位を与えて前記第１および第２のＰチャネルＭＯＳトランジスタを導通させるステップ、
前記ワード線に電源電位よりも高い昇圧電位を与えて前記メモリセルのＮチャネルＭＯＳトランジスタを導通させるステップ、
外部から与えられた書込データ信号に従って、前記第１および第２のノードのうちのいずれか一方のノードを前記電源電位にするとともに他方のノードを前記接地電位にするステップ、および
前記第１および第２のＰチャネルＭＯＳトランジスタのゲートに前記接地電位よりも低い負電位を与えるとともに、前記ワード線に前記電源電位を与えるステップを実行する、半導体記憶装置。A semiconductor memory device formed on a semiconductor substrate together with a logic circuit including a MOS transistor ,
A memory cell having a MOS transistor and a capacitor connected in series, and storing a data signal,
The MOS transistor includes a gate insulating film formed on the surface of the semiconductor substrate, a gate electrode formed on the surface of the gate insulating film, and impurity diffusion formed on the surface of the semiconductor substrate on both sides of the gate electrode. Area and
The capacitor includes an impurity diffusion region formed on the surface of the semiconductor substrate, an insulating film formed on the surface of the impurity diffusion region, and a flat plate electrode formed on the surface of the insulating film and receiving a reference potential. ,
Wherein a gate electrode of the MOS transistor in the logic circuit and the gate electrode of the MOS transistor of the memory cell and the plate electrode of said capacitor is formed by the same interconnection layer,
The MOS transistor of the memory cell is an N channel MOS transistor,
The semiconductor memory device
A word line connected to the gate of the N-channel MOS transistor;
First and second bit lines, any one of which is connected to the source of the N-channel MOS transistor;
A first P-channel MOS transistor connected between the first bit line and a first node;
A second P-channel MOS transistor connected between the second bit line and a second node; and
A writing circuit for writing a data signal to the memory cell;
The writing circuit includes:
Applying a ground potential to the gates of the first and second P-channel MOS transistors to make the first and second P-channel MOS transistors conductive;
Applying a boosted potential higher than a power supply potential to the word line to make the N-channel MOS transistor of the memory cell conductive;
According to an externally applied write data signal, setting one of the first and second nodes to the power supply potential and the other node to the ground potential; and
Wherein together provide a lower negative potential than the ground potential to the gates of the first and second P-channel MOS transistor, to run the step of providing the power supply potential to the word line, the semiconductor memory device. 前記第１および第２のＰチャネルＭＯＳトランジスタの各々のしきい値電圧の絶対値は、前記昇圧電位と前記電源電位の差の電圧に略等しくなるように設定されている、請求項１に記載の半導体記憶装置。The absolute values of the first and second of each of the threshold voltage of the P-channel MOS transistor is set to be substantially equal to the voltage of the difference of the power supply potential and the boosted potential, according to claim 1 Semiconductor memory device. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１または請求項２に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
Two word lines are provided,
The gates of the N-channel MOS transistors of the two memory cells are respectively connected to two word lines,
The source of N-channel MOS transistors of the two memory cells are connected to each of the first and second bit lines, the semiconductor memory device according to claim 1 or claim 2. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１または請求項２に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
The gates of the N-channel MOS transistors of the two memory cells are both connected to the word line,
The source of N-channel MOS transistors of the two memory cells are connected to each of the first and second bit lines, the semiconductor memory device according to claim 1 or claim 2. ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、
前記第１のビット線と第１のノードとの間に接続された第１のＮチャネルＭＯＳトランジスタ、
前記第２のビット線と第２のノードとの間に接続された第２のＮチャネルＭＯＳトランジスタ、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のＮチャネルＭＯＳトランジスタのゲートに電源電位を与えて前記第１および第２のＮチャネルＭＯＳトランジスタを導通させるステップ、
前記ワード線に接地電位よりも低い負電位を与えて前記メモリセルのＰチャネルＭＯＳトランジスタを導通させるステップ、
外部から与えられた書込データ信号に従って、前記第１および第２のノードのうちのいずれか一方のノードを前記電源電位にするとともに他方のノードを前記接地電位にするステップ、および
前記第１および第２のＮチャネルＭＯＳトランジスタのゲートに前記電源電位よりも高い昇圧電位を与えるとともに、前記ワード線に前記接地電位を与えるステップを実行する、半導体記憶装置。 A semiconductor memory device formed on a semiconductor substrate together with a logic circuit including a MOS transistor,
A memory cell having a MOS transistor and a capacitor connected in series, and storing a data signal,
The MOS transistor includes a gate insulating film formed on the surface of the semiconductor substrate, a gate electrode formed on the surface of the gate insulating film, and impurity diffusion formed on the surface of the semiconductor substrate on both sides of the gate electrode. Area and
The capacitor includes an impurity diffusion region formed on the surface of the semiconductor substrate, an insulating film formed on the surface of the impurity diffusion region, and a flat plate electrode formed on the surface of the insulating film and receiving a reference potential. ,
The gate electrode of the MOS transistor of the logic circuit, the gate electrode of the MOS transistor of the memory cell, and the plate electrode of the capacitor are formed in the same wiring layer,
The MOS transistor of the memory cell is a P-channel MOS transistor,
The semiconductor memory device
A word line connected to the gate of the P-channel MOS transistor;
First and second bit lines, any one of which is connected to the source of the P-channel MOS transistor;
A first N-channel MOS transistor connected between the first bit line and a first node;
A second N-channel MOS transistor connected between the second bit line and a second node; and a write circuit for writing a data signal to the memory cell;
The writing circuit includes:
Applying a power supply potential to the gates of the first and second N-channel MOS transistors to make the first and second N-channel MOS transistors conductive;
Applying a negative potential lower than a ground potential to the word line to make the P-channel MOS transistor of the memory cell conductive;
According to an externally applied write data signal, the step of setting one of the first and second nodes to the power supply potential and the other node to the ground potential; and together provide a high boosted potential than the power supply potential to the gate of the second N-channel MOS transistor, performing the step of providing said ground potential to said word line, semiconductors memory device. 前記第１および第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、前記接地電位と前記負電位の差の電圧に略等しくなるように設定されている、請求項５に記載の半導体記憶装置。6. The semiconductor memory device according to claim 5 , wherein threshold voltages of said first and second N-channel MOS transistors are set to be substantially equal to a difference voltage between said ground potential and said negative potential. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項５または請求項６に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
Two word lines are provided,
The gates of the P channel MOS transistors of the two memory cells are connected to two word lines, respectively.
The source of the P-channel MOS transistors of the two memory cells are connected to each of the first and second bit lines, the semiconductor memory device according to claim 5 or claim 6. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項５または請求項６に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
The gates of the P-channel MOS transistors of the two memory cells are both connected to the word line,
The source of the P-channel MOS transistors of the two memory cells are connected to each of the first and second bit lines, the semiconductor memory device according to claim 5 or claim 6. ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成 された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＮチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記ワード線に電源電位よりも高い昇圧電位を与えて前記メモリセルのＮチャネルＭＯＳトランジスタを導通させるステップ、
前記第１および第２のビット線に前記電源電位を与えるステップ、
前記ワード線に前記電源電位を与えるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を前記電源電位にするとともに他方のビット線を接地電位にするステップを実行する、半導体記憶装置。 A semiconductor memory device formed on a semiconductor substrate together with a logic circuit including a MOS transistor ,
A memory cell having a MOS transistor and a capacitor connected in series, and storing a data signal,
The MOS transistor includes a gate insulating film formed on the surface of the semiconductor substrate, a gate electrode formed on the surface of the gate insulating film, and impurity diffusion formed on the surface of the semiconductor substrate on both sides of the gate electrode. Area and
The capacitor includes an impurity diffusion region formed on the surface of the semiconductor substrate, an insulating film formed on the surface of the impurity diffusion region, and a flat plate electrode formed on the surface of the insulating film and receiving a reference potential. ,
The gate electrode of the MOS transistor of the logic circuit, the gate electrode of the MOS transistor of the memory cell, and the plate electrode of the capacitor are formed in the same wiring layer,
The MOS transistor of the memory cell is an N channel MOS transistor,
The semiconductor memory device
A word line connected to the gate of the N-channel MOS transistor;
Any one of them includes first and second bit lines connected to the source of the N-channel MOS transistor, and a write circuit for writing a data signal to the memory cell,
The writing circuit includes:
Applying a boosted potential higher than a power supply potential to the word line to make the N-channel MOS transistor of the memory cell conductive;
Applying the power supply potential to the first and second bit lines;
In accordance with the step of applying the power supply potential to the word line and the externally applied write data signal, one of the first and second bit lines is set to the power supply potential and the other performing the step of the ground potential of the bit line, semi-conductor memory device. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項９に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
Two word lines are provided,
The gates of the N-channel MOS transistors of the two memory cells are respectively connected to two word lines,
The semiconductor memory device according to claim 9 , wherein sources of N-channel MOS transistors of two memory cells are connected to the first and second bit lines, respectively. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＮチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＮチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項９に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
The gates of the N-channel MOS transistors of the two memory cells are both connected to the word line,
The semiconductor memory device according to claim 9 , wherein sources of N-channel MOS transistors of two memory cells are connected to the first and second bit lines, respectively. ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルのＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、前記ＰチャネルＭＯＳトランジスタのゲートに接続されたワード線、
それらのうちのいずれか一方が前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記メモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記ワード線に接地電位よりも低い負電位を与えて前記メモリセルのＰチャネルＭＯＳトランジスタを導通させるステップ、
前記第１および第２のビット線に前記接地電位を与えるステップ、
前記ワード線に前記接地電位を与えるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を電源電位にするとともに他方のビット線を前記接地電位にするステップを実行する、半導体記憶装置。 A semiconductor memory device formed on a semiconductor substrate together with a logic circuit including a MOS transistor,
A memory cell having a MOS transistor and a capacitor connected in series, and storing a data signal,
The MOS transistor includes a gate insulating film formed on the surface of the semiconductor substrate, a gate electrode formed on the surface of the gate insulating film, and impurity diffusion formed on the surface of the semiconductor substrate on both sides of the gate electrode. Area and
The capacitor includes an impurity diffusion region formed on the surface of the semiconductor substrate, an insulating film formed on the surface of the impurity diffusion region, and a flat plate electrode formed on the surface of the insulating film and receiving a reference potential. ,
The gate electrode of the MOS transistor of the logic circuit, the gate electrode of the MOS transistor of the memory cell, and the plate electrode of the capacitor are formed in the same wiring layer,
The MOS transistor of the memory cell is a P-channel MOS transistor,
The semiconductor memory device
A word line connected to the gate of the P-channel MOS transistor;
Any one of them includes first and second bit lines connected to the source of the P-channel MOS transistor, and a write circuit for writing a data signal to the memory cell,
The writing circuit includes:
Applying a negative potential lower than a ground potential to the word line to make the P-channel MOS transistor of the memory cell conductive;
Applying the ground potential to the first and second bit lines;
Applying the ground potential to the word line, and setting one of the first and second bit lines to the power supply potential and the other bit in accordance with an externally applied write data signal performing the step of a line to the ground potential, semiconductors memory device. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
前記ワード線は２本設けられ、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、それぞれ２本のワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１２に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
Two word lines are provided,
The gates of the P channel MOS transistors of the two memory cells are connected to two word lines, respectively.
The source of the P-channel MOS transistors of the two memory cells are connected to each of the first and second bit lines, the semiconductor memory device according to claim 1 2. 前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのＰチャネルＭＯＳトランジスタのゲートは、ともに前記ワード線に接続され、
２つのメモリセルのＰチャネルＭＯＳトランジスタのソースは、それぞれ前記第１および第２のビット線に接続されている、請求項１２に記載の半導体記憶装置。Two memory cells are provided to store one data signal in two memory cells;
The gates of the P-channel MOS transistors of the two memory cells are both connected to the word line,
The source of the P-channel MOS transistors of the two memory cells are connected to each of the first and second bit lines, the semiconductor memory device according to claim 1 2. ＭＯＳトランジスタを含むロジック回路とともに半導体基板上に形成された半導体記憶装置であって、
直列接続されたＭＯＳトランジスタおよびキャパシタを有し、データ信号を記憶するためのメモリセルを備え、
前記ＭＯＳトランジスタは、前記半導体基板の表面に形成されたゲート絶縁膜と、該ゲート絶縁膜の表面に形成されたゲート電極と、該ゲート電極の両側において前記半導体基板の表面に形成された不純物拡散領域とを含み、
前記キャパシタは、前記半導体基板の表面に形成された不純物拡散領域と、該不純物拡散領域の表面に形成された絶縁膜と、該絶縁膜の表面に形成され、基準電位を受ける平板電極とを含み、
前記ロジック回路のＭＯＳトランジスタのゲート電極と前記メモリセルのＭＯＳトランジスタのゲート電極と前記キャパシタの平板電極とは、同一配線層で形成され、
前記メモリセルは２つ設けられて２つのメモリセルで１つのデータ信号を記憶し、
２つのメモリセルのうちの一方のメモリセルのＭＯＳトランジスタはＮチャネルＭＯＳトランジスタであり、他方のメモリセルのＭＯＳトランジスタはＰチャネルＭＯＳトランジスタであり、
前記半導体記憶装置は、
さらに、それぞれ前記ＮチャネルＭＯＳトランジスタのゲートおよび前記ＰチャネルＭＯＳトランジスタのゲートに接続された第１および第２のワード線、
それらのうちのいずれか一方が前記ＮチャネルＭＯＳトランジスタのソースおよび前記ＰチャネルＭＯＳトランジスタのソースに接続された第１および第２のビット線、および
前記２つのメモリセルにデータ信号を書込むための書込回路を備え、
前記書込回路は、
前記第１および第２のワード線にそれぞれ電源電位および接地電位を与えて前記ＮチャネルＭＯＳトランジスタおよび前記ＰチャネルＭＯＳトランジスタを導通させるステップ、および
外部から与えられた書込データ信号に従って、前記第１および第２のビット線のうちのいずれか一方のビット線を前記電源電位にするとともに他方のビット線を前記接地電位にするステップを実行する、半導体記憶装置。 A semiconductor memory device formed on a semiconductor substrate together with a logic circuit including a MOS transistor,
A memory cell having a MOS transistor and a capacitor connected in series, and storing a data signal,
The MOS transistor includes a gate insulating film formed on the surface of the semiconductor substrate, a gate electrode formed on the surface of the gate insulating film, and impurity diffusion formed on the surface of the semiconductor substrate on both sides of the gate electrode. Area and
The capacitor includes an impurity diffusion region formed on the surface of the semiconductor substrate, an insulating film formed on the surface of the impurity diffusion region, and a flat plate electrode formed on the surface of the insulating film and receiving a reference potential. ,
The gate electrode of the MOS transistor of the logic circuit, the gate electrode of the MOS transistor of the memory cell, and the plate electrode of the capacitor are formed in the same wiring layer,
Two memory cells are provided to store one data signal in two memory cells;
The MOS transistor of one of the two memory cells is an N channel MOS transistor, the MOS transistor of the other memory cell is a P channel MOS transistor,
The semiconductor memory device
Further, first and second word lines connected to the gate of the N channel MOS transistor and the gate of the P channel MOS transistor, respectively.
One of them is used to write data signals to the first and second bit lines connected to the source of the N-channel MOS transistor and the source of the P-channel MOS transistor, and to the two memory cells. A writing circuit,
The writing circuit includes:
The first and second word lines are respectively supplied with a power supply potential and a ground potential to make the N-channel MOS transistor and the P-channel MOS transistor conductive, and according to the externally applied write data signal And a step of setting one of the second bit lines to the power supply potential and the other bit line to the ground potential.
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