JP2003085973A - Synchronous semiconductor memory - Google Patents
Synchronous semiconductor memoryInfo
- Publication number
- JP2003085973A JP2003085973A JP2001279468A JP2001279468A JP2003085973A JP 2003085973 A JP2003085973 A JP 2003085973A JP 2001279468 A JP2001279468 A JP 2001279468A JP 2001279468 A JP2001279468 A JP 2001279468A JP 2003085973 A JP2003085973 A JP 2003085973A
- Authority
- JP
- Japan
- Prior art keywords
- internal clock
- clock
- clk
- internal
- int
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、同期型半導体記憶
装置に関し、より特定的には、外部から周期的に与えら
れるクロック信号に同期して外部信号の取込みを行なう
同期型半導体記憶装置の入力バッファ回路の回路構成に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous semiconductor memory device, and more specifically, to an input of a synchronous semiconductor memory device which takes in an external signal in synchronization with a clock signal which is periodically given from the outside. The present invention relates to a circuit configuration of a buffer circuit.
【0002】[0002]
【従来の技術】主記憶として用いられているダイナミッ
クランダムアクセスメモリ(以下、DRAMと称す)は
高速化されてきているものの、その動作速度は、依然マ
イクロプロセッサ(MPU)の動作速度に追随すること
ができない。このため、DRAMのアクセスタイムおよ
びサイクルタイムがボトルネックとなり、システム全体
の性能が低下するおそれがある。そこで、近年では、高
速MPUのための主記憶として相補クロック信号に同期
して動作するダブルデータレートSDRAM(以下、D
DR−SDRAMと称す)が提案されている。2. Description of the Related Art Although a dynamic random access memory (hereinafter referred to as DRAM) used as a main memory has been speeded up, its operating speed still follows the operating speed of a microprocessor (MPU). I can't. Therefore, the access time and cycle time of the DRAM become a bottleneck, and the performance of the entire system may deteriorate. Therefore, in recent years, as a main memory for a high-speed MPU, a double data rate SDRAM (hereinafter, referred to as D
A DR-SDRAM) has been proposed.
【0003】DDR−SDRAMにおいては、高速でア
クセスするために、相補の外部クロック信号ext.C
LKおよびext./CLKに同期して、連続ビットに
高速アクセスする仕様が一般的である。In the DDR-SDRAM, complementary external clock signals ext. C
LK and ext. A general specification is to access continuous bits at high speed in synchronization with / CLK.
【0004】図11は、一般的なDDR−SDRAMに
おける連続アクセス動作を示すタイミング図である。FIG. 11 is a timing chart showing a continuous access operation in a general DDR-SDRAM.
【0005】図11には、一例として、各データ端子に
おいて、連続して4ビットのデータを書込みまたは読出
す動作が示される。連続して読出されるデータのビット
数はバースト長と呼ばれ、DDR−SDRAMでは、モ
ードレジスタによってバースト長が調整されている。As an example, FIG. 11 shows an operation of continuously writing or reading 4-bit data at each data terminal. The number of bits of data that is continuously read is called the burst length, and in the DDR-SDRAM, the burst length is adjusted by the mode register.
【0006】DDR−SDRAMにおいては、外部から
の外部クロック信号ext.CLKの立上がりエッジに
同期して外部からの制御信号であるロウアドレスストロ
ーブ信号/RASおよびコラムアドレスストローブ信号
/CASならびにアドレス信号ADDが取込まれる。In the DDR-SDRAM, an external clock signal ext. Externally supplied row address strobe signal / RAS and column address strobe signal / CAS and address signal ADD are taken in synchronization with the rising edge of CLK.
【0007】アドレス信号ADDは、行アドレス信号と
列アドレス信号とが時分割的に多重化されて与えられ
る。The address signal ADD is provided by time-divisionally multiplexing a row address signal and a column address signal.
【0008】ロウアドレスストローブ信号/RASが、
外部クロック信号ext.CLKの立上がりエッジにお
いて活性化状態である「L」レベルであれば、そのとき
のアドレス信号ADDが行アドレス信号Xaとして取込
まれる。The row address strobe signal / RAS is
External clock signal ext. If it is at the "L" level which is in the activated state at the rising edge of CLK, the address signal ADD at that time is taken in as the row address signal Xa.
【0009】次いで、コラムアドレスストローブ信号/
CASが、外部クロック信号ext.CLKの立上がり
エッジにおいて活性化状態である「L」レベルであれ
ば、そのときのアドレス信号ADDが列アドレス信号Y
bとして取込まれる。この取込まれた行アドレス信号X
aおよび列アドレス信号Ybに従ってDDR−SDRA
M内において行および列の選択動作が実行される。Next, the column address strobe signal /
The CAS outputs the external clock signal ext. If it is at the "L" level which is in the activated state at the rising edge of CLK, the address signal ADD at that time is the column address signal Y.
Incorporated as b. This fetched row address signal X
a and the column address signal Yb, DDR-SDRA
Row and column selection operations are performed in M.
【0010】メモリセルからの読出は、外部クロック信
号ext.CLKの立上がりエッジにおいてコラムアド
レスストローブ信号/CASが「L」レベルであり、か
つライトイネーブル/WEが「H」レベルであるときに
実行される。ロウアドレスストローブ信号/RASが、
「L」レベルに立下がってから所定のクロック期間(図
11においては3.5クロックサイクル)が経過した
後、4ビットのデータがデータ伝送を高速可能にするた
めのデータストローブ信号DQS,/DQSと同期して
出力される。When reading from the memory cell, the external clock signal ext. This is executed when column address strobe signal / CAS is at "L" level and write enable / WE is at "H" level at the rising edge of CLK. The row address strobe signal / RAS is
After a predetermined clock period (3.5 clock cycles in FIG. 11) has passed after falling to the "L" level, data strobe signals DQS and / DQS for enabling 4-bit data to be transmitted at high speed. Is output in synchronization with.
【0011】メモリセルへの書込は、外部クロック信号
ext.CLKの立上がりエッジにおいてコラムアドレ
スストローブ信号/CASおよびライトイネーブル/W
Eが「L」レベルであれば実行される。書込動作時にお
いても、行アドレス信号Xcの取込は、データ読出時と
同様である。Writing to the memory cell is performed by using the external clock signal ext. Column address strobe signal / CAS and write enable / W at the rising edge of CLK
If E is "L" level, it is executed. In the write operation, the row address signal Xc is taken in as in the data read.
【0012】次に、外部クロック信号ext.CLKの
立上がりエッジにおいてコラムアドレスストローブ信号
/CASおよびライトイネーブル/WEがともに活性化
状態である「L」レベルであれば、列アドレス信号Yd
が取込まれるとともに、そのときに与えられていたデー
タd0が最初の書込データとして取込まれる。さらに、
データストローブ信号DQS,/DQSに同期して順次
入力データd1〜d3が取込まれ、順次メモリセルにこ
の入力データが書込まれる。Next, the external clock signal ext. At the rising edge of CLK, if column address strobe signal / CAS and write enable / WE are both at the active "L" level, column address signal Yd
Is taken in, and the data d0 given at that time is taken in as the first write data. further,
Input data d1 to d3 are sequentially taken in in synchronization with the data strobe signals DQS and / DQS, and the input data are sequentially written to the memory cells.
【0013】このような高速でデータを転送する同期型
半導体記憶装置では、動作の高速化のため、外部クロッ
ク信号の立上がりエッジと立下がりエッジとの両方のタ
イミングにおいてデータを出力するため、半導体記憶装
置の内部でデジタルDLL(Delay Locked Loop)を適
用したクロックパルス発生回路(以下、単にDLL回路
とも称する)を用いて、外部クロック信号と同期した内
部クロックパルスを発生させる技術が知られている。か
かる内部クロックパルスを生成する事によりデータスト
ローブ信号DQS,/DQSと同期した高速なデータ転
送が可能となる。In such a synchronous semiconductor memory device which transfers data at a high speed, data is output at both the rising edge and the falling edge of the external clock signal in order to speed up the operation. There is known a technique of generating an internal clock pulse synchronized with an external clock signal by using a clock pulse generation circuit (hereinafter also simply referred to as a DLL circuit) to which a digital DLL (Delay Locked Loop) is applied inside the device. By generating such an internal clock pulse, high-speed data transfer in synchronization with the data strobe signals DQS and / DQS becomes possible.
【0014】図12は、クロックバッファ100および
内部クロックパルスを生成するDLL回路110を示す
図である。FIG. 12 is a diagram showing a clock buffer 100 and a DLL circuit 110 for generating an internal clock pulse.
【0015】クロックバッファ100は、外部クロック
信号ext.CLKの入力を受けて内部クロック信号i
nt.CLKを生成する回路であり、外部電源電圧ex
t.VCCの供給を受けて動作する。すなわち内部クロ
ック信号int.CLKの振幅は外部電源電圧ext.
VCCレベルとなる。Clock buffer 100 receives external clock signal ext. Internal clock signal i in response to CLK input
nt. CLK is a circuit that generates external power supply voltage ex
t. It operates by receiving the supply of VCC. That is, internal clock signal int. The amplitude of CLK is the external power supply voltage ext.
It becomes the VCC level.
【0016】DLL回路110は、クロックバッファ1
00からの内部クロック信号int.CLKの位相を遅
らせることによって、外部クロック信号ext.CLK
と同期した内部クロックパルスCLKPを生成する。The DLL circuit 110 includes the clock buffer 1
00 from the internal clock signal int. By delaying the phase of the external clock signal ext.CLK. CLK
And an internal clock pulse CLKP synchronized with.
【0017】図13は、DLL回路110の内部回路の
一部を示す図である。図13を参照して、DLL回路1
10は、遅延段を構成する直列に接続された2N個
(N:自然数)のインバータI(0)〜I(2N−1)
と、セレクタ130とを含む。FIG. 13 is a diagram showing a part of the internal circuit of DLL circuit 110. Referring to FIG. 13, DLL circuit 1
Reference numeral 10 denotes 2N (N: natural number) inverters I (0) to I (2N-1) connected in series that form a delay stage.
And a selector 130.
【0018】インバータI(0)〜I(2N−1)の2
個ずつは、各々が同一の遅延量を有するN個の遅延段を
構成する。初段のインバータI(0)は、クロックバッ
ファ100からの内部クロック信号int.CLKを受
ける。2 of the inverters I (0) to I (2N-1)
Each of them constitutes N delay stages, each having the same amount of delay. The first-stage inverter I (0) receives internal clock signal int. Receive CLK.
【0019】セレクタ130は、N個の遅延段のそれぞ
れの出力を受けて、いずれか1つの遅延段の出力を選択
的に、内部クロックパルスint.CLKPとして出力
する。すなわち、セレクタ130は、遅延段で付加され
る遅延量を制御する。例えば、遅延段で付加される遅延
量を外部クロック信号ext.CLKの周期のK倍
(K:自然数)に制御することによって、セレクタ13
0から出力される内部クロックパルスint.CLKP
を内部クロック信号int.CLKと、すなわち外部ク
ロック信号ext.CLKと同期させることができる。Selector 130 receives the output of each of the N delay stages and selectively outputs the output of any one of the delay stages to internal clock pulse int. Output as CLKP. That is, the selector 130 controls the delay amount added in the delay stage. For example, the amount of delay added in the delay stage can be calculated using the external clock signal ext. By controlling K times the CLK cycle (K: natural number), the selector 13
0 output from the internal clock pulse int. CLKP
Internal clock signal int. CLK, that is, the external clock signal ext. It can be synchronized with CLK.
【0020】DLL回路110内において、上述したよ
うな位相同期ループを安定的に形成するためには、各遅
延段の遅延量の変動を抑制する必要がある。このため、
各インバータの動作遅延時間を一定にするために、DL
L回路110は、外部電源電圧ext.VCCを直接供
給されて動作するのではなく、レギュレータ等によって
安定化された動作電源電圧VCCを受けて動作する構成
とされるのが一般的である。なお、動作電源電圧VCC
および外部電源電圧ext.VCCは、通常時において
同一レベルに設定されるものとする。In order to stably form the above-described phase locked loop in the DLL circuit 110, it is necessary to suppress the variation in the delay amount of each delay stage. For this reason,
In order to keep the operation delay time of each inverter constant, DL
L circuit 110 receives external power supply voltage ext. It is generally configured to operate by receiving an operating power supply voltage VCC stabilized by a regulator or the like, rather than being directly supplied with VCC to operate. The operating power supply voltage VCC
And the external power supply voltage ext. The VCC is set to the same level in normal times.
【0021】[0021]
【発明が解決しようとする課題】ここで、外部電源電圧
ext.VCCに電圧変動が生じた場合について考え
る。The external power supply voltage ext. Consider a case where voltage fluctuation occurs in VCC.
【0022】図14は、電源電圧の変動がDLL回路1
10の初段インバータI(0)の動作に与える影響を説
明するための動作波形図である。FIG. 14 shows that the fluctuation of the power supply voltage is caused by the DLL circuit 1.
FIG. 11 is an operation waveform diagram for explaining the influence on the operation of the first stage inverter I (0) of No. 10.
【0023】図14(a)には、DLL回路110の初
段インバータI(0)の動作電源電圧がクロックバッフ
ァ100と同様に、外部電源電圧ext.VCCである
場合の動作が示される。この場合には、インバータI
(0)の閾値電圧は、ext.VCC/2である。した
がって、外部電源電圧ext.VCCの変動に伴ってD
LL回路の入力信号(int.CLK)の振幅が変動し
ても、インバータI(0)の閾値電圧も同様に変動する
ので、外部電源電圧ext.VCCの変動に起因して生
じる位相揺らぎ(ジッタ)ΔT0は、比較的小さい。In FIG. 14A, the operating power supply voltage of the first-stage inverter I (0) of the DLL circuit 110 is the same as that of the clock buffer 100. The operation is shown when it is VCC. In this case, the inverter I
The threshold voltage of (0) is ext. It is VCC / 2. Therefore, external power supply voltage ext. D due to fluctuation of VCC
Even if the amplitude of the input signal (int.CLK) of the LL circuit fluctuates, the threshold voltage of the inverter I (0) also fluctuates, and therefore the external power supply voltage ext.CLK. The phase fluctuation (jitter) ΔT0 caused by the fluctuation of VCC is relatively small.
【0024】しかしながら、上述したように、DLL回
路110の動作電源電圧には、外部電源電圧ext.V
CCが直接適用されず、より安定的な別の動作電源電圧
VCCが適用される。図14(b)に示されるように、
この場合には、インバータI(0)の閾値電圧は、VC
C/2である。すなわち、外部電源電圧ext.VCC
の変動に伴って、DLL回路110の入力信号(in
t.CLK)の振幅が変動しても、インバータI(0)
の閾値電圧は、変化しない。However, as described above, the operating power supply voltage of DLL circuit 110 is set to the external power supply voltage ext. V
CC is not directly applied, but another more stable operating power supply voltage VCC is applied. As shown in FIG. 14 (b),
In this case, the threshold voltage of the inverter I (0) is VC
It is C / 2. That is, external power supply voltage ext. VCC
Of the input signal of the DLL circuit 110 (in
t. Even if the amplitude of (CLK) changes, the inverter I (0)
The threshold voltage of does not change.
【0025】この結果、外部電源電圧ext.VCCの
変動に起因して生じる位相揺らぎ(ジッタ)ΔT1は、
大きくなる。このように、位相揺らぎが大きくなると,
内部クロックパルスint.CLKPと外部クロック信
号ext.CLKとを正確に同期させることが困難とな
るので、データ転送マージンの低下を招いてしまうおそ
れがある。As a result, the external power supply voltage ext. The phase fluctuation (jitter) ΔT1 caused by the fluctuation of VCC is
growing. Thus, when the phase fluctuation becomes large,
Internal clock pulse int. CLKP and the external clock signal ext. Since it becomes difficult to accurately synchronize with CLK, the data transfer margin may be reduced.
【0026】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は,外部
電源電圧ext.VCCの変動に起因する内部クロック
パルスCLKPの位相揺らぎの発生を抑制して、データ
転送を高速にする同期型半導体記憶装置の構成を提供す
ることである。The present invention has been made to solve such a problem, and an object of the present invention is to provide an external power supply voltage ext. An object of the present invention is to provide a structure of a synchronous semiconductor memory device which suppresses the occurrence of phase fluctuations of the internal clock pulse CLKP due to the fluctuation of VCC and speeds up data transfer.
【0027】[0027]
【課題を解決するための手段】本発明の同期型半導体記
憶装置は、第1の電圧の供給を受けて動作し、外部クロ
ックの入力を受けて第1の内部クロックを出力する第1
のクロックバッファと、第2の電圧の供給を受けて動作
し、第1の内部クロックを受けて第2の内部クロックを
出力する第2のクロックバッファと、第2の電圧の供給
を受けて動作し、第2の内部クロックに基いて、外部ク
ロックと同期した内部クロックパルスを生成するための
位相調整回路とを備える。A synchronous semiconductor memory device of the present invention operates by receiving a first voltage and outputs a first internal clock by receiving an external clock input.
And a second clock buffer that operates by receiving the supply of the second voltage, receives the first internal clock and outputs the second internal clock, and operates by receiving the supply of the second voltage. And a phase adjustment circuit for generating an internal clock pulse synchronized with the external clock based on the second internal clock.
【0028】好ましくは、第1の電圧の供給を受けて動
作し、外部クロックの入力を受けて第1の内部クロック
の反転信号である反転内部クロックを出力する第3のク
ロックバッファをさらに備え、第2のクロックバッファ
は、第1の内部クロックおよび反転内部クロックの比較
に応じて第2の内部クロックを出力する差動増幅器を含
む。Preferably, the system further comprises a third clock buffer which operates by receiving the supply of the first voltage and which receives an input of the external clock and outputs an inverted internal clock which is an inverted signal of the first internal clock. The second clock buffer includes a differential amplifier that outputs the second internal clock in response to the comparison of the first internal clock and the inverted internal clock.
【0029】好ましくは、第2のクロックバッファは、
第1の内部クロックの反転信号を第2の内部クロックと
して出力するインバータを含む。Preferably, the second clock buffer is
It includes an inverter that outputs an inverted signal of the first internal clock as the second internal clock.
【0030】特に、内部回路と、第1の電圧の供給を受
けて動作し、第1の内部クロックを受けて第3の内部ク
ロックを内部回路に出力する第3のクロックバッファと
をさらに備える。In particular, it further comprises an internal circuit and a third clock buffer which operates by receiving the supply of the first voltage and which receives the first internal clock and outputs the third internal clock to the internal circuit.
【0031】好ましくは、外部クロックを第1のクロッ
クバッファに伝達するための第1の信号線と、第2の内
部クロックを位相調整回路に伝達するための第2の信号
線とをさらに備え、第2の信号線は、第1の信号線より
も配線距離が短い。Preferably, a first signal line for transmitting the external clock to the first clock buffer and a second signal line for transmitting the second internal clock to the phase adjusting circuit are further provided. The wiring distance of the second signal line is shorter than that of the first signal line.
【0032】好ましくは、第1の電圧を受けて、第2の
電圧を安定的に供給するためのレギュレータをさらに備
える。Preferably, it further comprises a regulator for receiving the first voltage and stably supplying the second voltage.
【0033】好ましくは、第2の電圧は、第1の電圧と
異なる外部電源電圧である。本発明の同期型半導体記憶
装置は、第1の電圧の供給を受けて動作し、外部クロッ
クの入力を受けて第1の内部クロックを出力する第1の
クロックバッファと、第1の内部クロックの入力を受け
て動作する内部回路と、第2の電圧の供給を受けて動作
し、外部クロックの入力を受けて第2の内部クロックを
出力する第2のクロックバッファと、第2の電圧の供給
を受けて動作し、第2の内部クロックに基いて、外部ク
ロックと同期した内部クロックパルスを生成するための
位相調整回路とを備える。Preferably, the second voltage is an external power supply voltage different from the first voltage. The synchronous semiconductor memory device of the present invention operates by receiving the supply of the first voltage, receives the input of the external clock, and outputs the first internal clock, and the first internal clock. An internal circuit that operates by receiving an input, a second clock buffer that operates by receiving a supply of a second voltage, and that receives an input of an external clock, and outputs a second internal clock, and a supply of a second voltage And a phase adjustment circuit for generating an internal clock pulse synchronized with the external clock based on the second internal clock.
【0034】好ましくは、第1の電圧を受けて、第2の
電圧を安定的に供給するためのレギュレータをさらに備
える。Preferably, it further comprises a regulator for receiving the first voltage and stably supplying the second voltage.
【0035】好ましくは、第2の電圧は、第1の電圧と
異なる外部電源電圧である。好ましくは、外部クロック
を第2のクロックバッファに伝達する第1の信号線と、
第2の内部クロックを位相調整回路に伝達する第2の信
号線とをさらに備え、第2の信号線は、第1の信号線よ
りも配線距離が短い。Preferably, the second voltage is an external power supply voltage different from the first voltage. Preferably, a first signal line for transmitting an external clock to the second clock buffer,
A second signal line for transmitting the second internal clock to the phase adjustment circuit is further provided, and the second signal line has a shorter wiring distance than the first signal line.
【0036】[0036]
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts will be denoted by the same reference symbols and description thereof will not be repeated.
【0037】(実施の形態1)図1は、本発明の同期型
半導体記憶装置DDR−SDRAM1000の全体構成
を示す図である。(First Embodiment) FIG. 1 is a diagram showing an overall structure of a synchronous semiconductor memory device DDR-SDRAM 1000 of the present invention.
【0038】DDR−SDRAM1000は、外部電源
電圧ext.VCCの供給を受ける電源端子1と、外部
との間でデータ信号DQを授受するデータ入出力端子2
と、相補のデータストローブ信号DQSおよび/DQS
の入力を受けるデータストローブ端子3と、アドレス信
号ADDの入力を受けるアドレス端子4と、相補の外部
クロック信号ext.CLKおよびext./CLKの
入力を受けるクロック入力端子5と、制御信号であるロ
ウアドレスストローブ信号/RAS,コラムアドレスス
トローブ信号/CASおよびライトイネーブル/WEの
入力を受ける制御信号端子6とを備える。DDR-SDRAM 1000 has external power supply voltage ext. A power supply terminal 1 receiving a supply of VCC and a data input / output terminal 2 transmitting / receiving a data signal DQ to / from the outside.
And complementary data strobe signals DQS and / DQS
Data strobe terminal 3, an address signal ADD input address terminal 4, and a complementary external clock signal ext. CLK and ext. A clock input terminal 5 receiving an input of / CLK, and a control signal terminal 6 receiving a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable / WE which are control signals.
【0039】同期型半導体記憶装置1000は、さら
に、同期型半導体記憶装置全体の動作を制御するコント
ロール回路12と、アドレス端子4からアドレス信号A
DDの入力を受けてコントロール回路12に対して、内
部アドレスを出力するアドレスバッファ7と、制御信号
端子6から制御信号の入力を受けてコントロール回路1
2に内部制御信号を出力するコントロールバッファ8と
を備える。Synchronous semiconductor memory device 1000 further includes control circuit 12 for controlling the operation of the entire synchronous semiconductor memory device, and address signal A from address terminal 4.
An address buffer 7 which receives an input of DD and outputs an internal address to a control circuit 12 and a control circuit 1 which receives a control signal from a control signal terminal 6
2 and a control buffer 8 for outputting an internal control signal.
【0040】同期型半導体記憶装置1000は、さらに
電源端子1から外部電源電圧ext.VCCの入力を受
けて電圧変動の少ない安定的な内部電源電圧int.V
CCを生成するレギュレータ20を備える。Synchronous semiconductor memory device 1000 further includes external power supply voltage ext. A stable internal power supply voltage int. V
A regulator 20 for generating CC is provided.
【0041】同期型半導体記憶装置1000は、さら
に、クロック入力端子5から外部クロック信号ext.
CLKおよびext./CLKの入力を受けて内部クロ
ック信号int.CLKおよびint./CLKを生成
し、タイミング調整のために内部回路群であるアドレス
バッファ7、コントロールバッファ8およびコントロー
ル回路12に出力するクロック入力バッファ13と、内
部クロック信号int.CLKおよびint./CLK
の入力を受けてデータ入出力タイミングを規定するため
の内部クロックパルスint.CLKPおよびint.
/CLKPを生成するDLL回路11とを備える。Synchronous semiconductor memory device 1000 further includes external clock signal ext.
CLK and ext. / CLK in response to input of internal clock signal int. CLK and int. / CLK and the clock input buffer 13 for outputting to the address buffer 7, the control buffer 8 and the control circuit 12 which are internal circuit groups for timing adjustment, and the internal clock signal int. CLK and int. / CLK
Of the internal clock pulse int. CLKP and int.
DLL circuit 11 for generating / CLKP.
【0042】同期型半導体記憶装置1000は、さらに
行および列状に配置された複数のメモリセルを有するメ
モリアレイ10と、データの入出力を行なうデータ入出
力バッファ9とを備える。データ入出力バッファ9は、
コントロール回路12からの制御信号、データストロー
ブ信号DQSおよび内部クロックパルスint.CLK
Pおよびint./CLKPの入力を受けてデータ信号
DQの入出力を制御する。すなわち、データ入力時に
は、データ入出力バッファ9は、データ入出力端子2に
入力されたデータ信号DQをデータストローブ信号DQ
Sおよび/DQSに応答して1ビットずつの書込データ
として取り込む。取り込まれた書込データは、メモリア
レイに対して書込まれる。一方、データ読出時には、メ
モリアレイ10から読出された複数ビットの読出データ
は、データ入出力バッファ9によって、内部クロックパ
ルスint.CLKPおよびint./CLKPに応答
して1ビットずつデータ信号DQとして、データ入出力
端子2から出力される。また、データ入出力バッファ9
は、内部クロックパルスint.CLKPおよびin
t./CLKPに基いたデータストローブ信号DQSお
よび/DQSをデータストローブ端子3から出力する。Synchronous semiconductor memory device 1000 further includes a memory array 10 having a plurality of memory cells arranged in rows and columns, and a data input / output buffer 9 for inputting / outputting data. The data input / output buffer 9 is
The control signal from the control circuit 12, the data strobe signal DQS and the internal clock pulse int. CLK
P and int. It receives the input of / CLKP and controls the input / output of data signal DQ. That is, at the time of data input, the data input / output buffer 9 converts the data signal DQ input to the data input / output terminal 2 into the data strobe signal DQ.
In response to S and / DQS, it is fetched as write data bit by bit. The fetched write data is written to the memory array. On the other hand, at the time of data reading, the read / write data of a plurality of bits read from memory array 10 is applied to internal clock pulse int. CLKP and int. In response to / CLKP, the data signal DQ is output bit by bit from the data input / output terminal 2. In addition, the data input / output buffer 9
Internal clock pulse int. CLKP and in
t. Data strobe signals DQS and / DQS based on / CLKP are output from data strobe terminal 3.
【0043】図2は、図1のクロック入力バッファ13
に含まれる内部クロック信号int.CLKおよびin
t./CLKを生成するクロックバッファ200と内部
クロックパルスint.CLKPおよびint./CL
KPを生成するDLL回路11との構成を示す図であ
る。FIG. 2 shows the clock input buffer 13 of FIG.
Internal clock signal int. CLK and in
t. / CLK and the internal clock pulse int. CLKP and int. / CL
It is a figure which shows the structure with the DLL circuit 11 which produces | generates KP.
【0044】クロックバッファ200は、差動アンプ1
0a,10b,10♯aおよび10#bを含む。The clock buffer 200 is the differential amplifier 1
0a, 10b, 10 # a and 10 # b.
【0045】図3は、差動アンプ10aの回路構成を示
す図である。差動アンプ10aは、PチャネルMOSト
ランジスタPT1およびPT2と、NチャネルMOSト
ランジスタNT1およびNT2と、インバータIV0と
を有する。FIG. 3 is a diagram showing a circuit configuration of the differential amplifier 10a. Differential amplifier 10a has P channel MOS transistors PT1 and PT2, N channel MOS transistors NT1 and NT2, and an inverter IV0.
【0046】PチャネルMOSトランジスタPT1およ
びNチャネルMOSトランジスタNT1は、ノードN1
を介して、電源供給ノードN0およびノードN2の間に
直列に接続される。ノードN2は、接地電圧GNDと接
続される。PチャネルMOSトランジスタPT2および
NチャネルMOSトランジスタNT2は、ノードN3を
介して、電源供給ノードN0およびノードN2との間に
直列に接続されている。P-channel MOS transistor PT1 and N-channel MOS transistor NT1 are connected to node N1.
Is connected in series between the power supply node N0 and the node N2. Node N2 is connected to ground voltage GND. P-channel MOS transistor PT2 and N-channel MOS transistor NT2 are connected in series between power supply node N0 and node N2 via node N3.
【0047】PチャネルMOSトランジスタPT1およ
びPT2の各々のゲートは、ノードN1と接続されてい
る。NチャネルMOSトランジスタNT1およびNT2
は、入力ノードN4およびN5とそれぞれ接続されてい
る。インバータIV0は、差動アンプ10aの最終段に
配置され、ノードN3の電圧レベルを反転して内部クロ
ック信号int.CLK♯を出力する。差動アンプ10
aは、電源供給ノードN0に外部電源電圧ext.VC
Cの供給を受けて動作する。また、入力ノードN4およ
びノードN5に外部クロック信号ext./CLKおよ
びext.CLKの入力をそれぞれ受ける。The gates of P channel MOS transistors PT1 and PT2 are connected to node N1. N-channel MOS transistors NT1 and NT2
Are connected to input nodes N4 and N5, respectively. Inverter IV0 is arranged at the final stage of differential amplifier 10a and inverts the voltage level of node N3 to invert internal clock signal int. Output CLK #. Differential amplifier 10
a is the external power supply voltage ext. VC
It operates by receiving the supply of C. Further, external clock signal ext. / CLK and ext. Receives CLK input respectively.
【0048】差動アンプ10aは、入力ノードN5に入
力される外部クロック信号ext.CLKと、入力ノー
ドN4に入力される外部クロック信号ext./CLK
との比較に応じて動作する。具体的には、差動アンプ1
0aは、外部クロック信号ext.CLKよりも外部ク
ロック信号ext./CLKの電圧レベルが高い期間に
おいては、内部クロック信号int.CLK♯を「L」
レベルに設定する。一方、外部クロック信号ext.C
LKの電圧レベルよりも外部クロック信号ext./C
LKの電圧レベルが低い期間においては、内部クロック
信号int.CLK♯は、「H」レベルに設定される。Differential amplifier 10a receives external clock signal ext. CLK and the external clock signal ext.CLK input to the input node N4. / CLK
Works according to the comparison with. Specifically, the differential amplifier 1
0a is the external clock signal ext. External clock signal ext.CLK rather than CLK. In the period when the voltage level of / CLK is high, internal clock signal int. CLK # is "L"
Set to level. On the other hand, the external clock signal ext. C
The external clock signal ext. / C
While the voltage level of LK is low, internal clock signal int. CLK # is set to "H" level.
【0049】図4は、DLL回路11の回路構成を示す
図である。DLL回路11は、インバータI(0)〜I
(2N−1)と、セレクタ130と、位相比較器140
とを含む。FIG. 4 is a diagram showing a circuit configuration of the DLL circuit 11. The DLL circuit 11 includes inverters I (0) to I (0) -I.
(2N-1), selector 130, and phase comparator 140
Including and
【0050】インバータI(0)〜I(2N−1)の2
個ずつは、各々が同一の遅延量を有するN個の遅延段を
構成する。初段のインバータI(0)は、クロックバッ
ファ200からの内部クロック信号int.CLKを受
ける。セレクタ130は、N個の遅延段のそれぞれの出
力を受けて、いずれか1つの遅延段の出力を選択的に、
内部クロックパルスint.CLKPとして出力する。2 of the inverters I (0) to I (2N-1)
Each of them constitutes N delay stages, each having the same amount of delay. The first-stage inverter I (0) receives internal clock signal int. Receive CLK. The selector 130 receives the output of each of the N delay stages and selectively outputs the output of any one of the delay stages.
Internal clock pulse int. Output as CLKP.
【0051】位相比較器140は、セレクタ130から
出力された内部クロックパルスint.CLKPと、入
力ノードNINに入力された内部クロック信号int.
CLKとの位相比較結果に基いて選択信号SLを生成す
る。例えば、内部クロックパルスint.CLKPが内
部クロック信号int.CLKの位相より早い場合は、
選択信号SLに応じて、通過する遅延段の個数を増加さ
せることにより位相が調整される。一方、内部クロック
パルスint.CLKPが内部クロック信号int.C
LKの位相より遅い場合は、選択信号SLに応じて、通
過する遅延段の個数を減少させることにより位相が調整
される。The phase comparator 140 outputs the internal clock pulse int.CLK output from the selector 130. CLKP and the internal clock signal int.CLK input to the input node NIN.
The selection signal SL is generated based on the result of phase comparison with CLK. For example, the internal clock pulse int. CLKP is the internal clock signal int. If it is earlier than the phase of CLK,
The phase is adjusted by increasing the number of passing delay stages according to the selection signal SL. On the other hand, the internal clock pulse int. CLKP is the internal clock signal int. C
If it is later than the phase of LK, the phase is adjusted by decreasing the number of delay stages passing through according to the selection signal SL.
【0052】また、インバータI(0)〜I(2N−
1)は、電源供給ノードNVから電源供給を受けて動作
する。電源供給ノードNVには、レギュレータ20が生
成した内部電源電圧int.VCCが供給される。Further, the inverters I (0) to I (2N-
1) operates by receiving power supply from the power supply node NV. The power supply node NV has an internal power supply voltage int. VCC is supplied.
【0053】なお、図示しないが、内部クロック信号i
nt.CLKを受けて内部クロックパルスint.CL
KPを生成する上述した構成と同様に内部クロック信号
int./CLKを受けて内部クロックパルスint.
/CLKPを生成するDLLループがDLL回路11に
含まれる。Although not shown, the internal clock signal i
nt. CLK to receive the internal clock pulse int. CL
The internal clock signal int. / CLK to receive the internal clock pulse int.
The DLL circuit 11 includes a DLL loop that generates / CLKP.
【0054】従来は、差動アンプ10aによって生成さ
れた内部クロック信号int.CLKをDLL回路11
にそのまま入力していた。このため、外部電源電圧ex
t.VCCの変動に伴って位相揺らぎがDLL回路11
内で発生していた。Conventionally, the internal clock signal int.CLK generated by the differential amplifier 10a. CLK to DLL circuit 11
I was just typing in. Therefore, the external power supply voltage ex
t. The DLL circuit 11 has a phase fluctuation associated with the fluctuation of VCC.
Had occurred within.
【0055】そこで、本発明の実施の形態1では、外部
電源電圧ext.VCCの電圧変動が生じた場合であっ
ても、DLL回路11に入力される内部クロック信号i
nt.CLKが影響を受けない構成とすることを目的と
する。Therefore, in the first embodiment of the present invention, external power supply voltage ext. Even when the voltage fluctuation of VCC occurs, the internal clock signal i input to the DLL circuit 11
nt. It is intended to have a configuration in which CLK is not affected.
【0056】再び図2を参照して、本発明の実施の形態
1に従うクロックバッファ200の回路構成について説
明する。Referring again to FIG. 2, the circuit configuration of clock buffer 200 according to the first embodiment of the present invention will be described.
【0057】クロックバッファ200における差動アン
プ10aおよび10bは、外部電源電圧ext.VCC
の供給を受けて動作し、内部クロック信号int.CL
K#および内部クロック信号int./CLK#をそれ
ぞれ生成する。差動アンプ10♯aおよび10#bは、
内部電源電圧int.VCCの供給を受けて動作し、内
部クロック信号int.CLKおよびint./CLK
をそれぞれ生成して、DLL回路11に出力する。Differential amplifiers 10a and 10b in clock buffer 200 receive external power supply voltage ext. VCC
Of the internal clock signal int. CL
K # and internal clock signal int. / CLK # is generated respectively. The differential amplifiers 10 # a and 10 # b are
Internal power supply voltage int. It operates by receiving the supply of VCC, and the internal clock signal int. CLK and int. / CLK
Are generated and output to the DLL circuit 11.
【0058】差動アンプ10bは、図3に示した差動ア
ンプ10aの構成と比較して、入力ノードN4およびN
5に外部クロック信号ext.CLKおよびext./
CLKをそれぞれ受けて内部クロック信号int./C
LK♯を生成する点が異なる。Differential amplifier 10b has the same structure as differential amplifier 10a shown in FIG.
5 to the external clock signal ext. CLK and ext. /
CLK respectively to receive the internal clock signal int. / C
The difference is that LK # is generated.
【0059】差動アンプ10#aは、図3に示した差動
アンプ10aの構成と比較して、電源供給ノードN0に
内部電源電圧int.VCCが供給される点と、入力ノ
ードN4およびN5に外部クロック信号int.CLK
#およびint./CLK#がそれぞれ入力される点と
が異なる。内部クロック信号int.CLKの振幅は、
内部電源電圧int.VCCレベルとなる。Differential amplifier 10 # a has the same structure as differential amplifier 10a shown in FIG. 3 except that internal power supply voltage int. VCC and the external clock signal int.NV at input nodes N4 and N5. CLK
# And int. The difference is that / CLK # is input respectively. Internal clock signal int. The amplitude of CLK is
Internal power supply voltage int. It becomes the VCC level.
【0060】差動アンプ10#bは、図3に示した差動
アンプ10aの構成と比較して、電源供給ノードN0に
内部電源電圧int.VCCが供給される点と、入力ノ
ードN4およびN5に外部クロック信号int./CL
K#およびint.CLK#がそれぞれ入力される点と
が異なる。内部クロック信号int./CLKの振幅
は、内部電源電圧int.VCCレベルとなる。Differential amplifier 10 # b has the same structure as differential amplifier 10a shown in FIG. VCC and the external clock signal int.NV at input nodes N4 and N5. / CL
K # and int. The difference is that CLK # is input respectively. Internal clock signal int. / CLK has an internal power supply voltage int. It becomes the VCC level.
【0061】差動アンプ10#aおよび10#bの各々
が共通の外部電源電圧ext.VCCの供給を受けて動
作する構成とすることにより、図14(a)で説明した
ように、外部電源電圧ext.VCCの変動に起因して
発生する内部クロックint.CLKおよびint./
CLKの振幅変動によって、DLL回路11内部で生じ
る位相揺らぎの発生を抑制できる。Differential amplifiers 10 # a and 10 # b each have a common external power supply voltage ext. With the configuration in which the operation is performed by receiving the supply of the VCC, as described in FIG. 14A, the external power supply voltage ext. Internal clock int. CLK and int. /
It is possible to suppress the occurrence of phase fluctuation occurring inside the DLL circuit 11 due to the amplitude fluctuation of CLK.
【0062】特に、レギュレータ20によって生成され
てDLL回路11に供給される内部電源電圧int.V
CCの安定度は高いので、内部クロック信号int.V
CCおよびint./CLKの振幅変動は抑制される。
この点からも、DLL回路11内部で生じる位相揺らぎ
の発生は、強力に阻止される。Particularly, the internal power supply voltage int.CLK generated by the regulator 20 and supplied to the DLL circuit 11 is generated. V
Since the stability of CC is high, the internal clock signal int. V
CC and int. Amplitude fluctuation of / CLK is suppressed.
From this point as well, the occurrence of the phase fluctuation generated inside the DLL circuit 11 is strongly prevented.
【0063】さらに、内部クロック信号int.CLK
およびint./CLKの生成に悪影響を及ぼさない構
成とすることができる。Further, internal clock signal int. CLK
And int. It is possible to adopt a configuration in which the generation of / CLK is not adversely affected.
【0064】図5は、外部電源電圧ext.VCCに電
圧変動が生じた場合における差動アンプ10#aの動作
を説明するための動作波形図である。FIG. 5 shows the external power supply voltage ext. FIG. 7 is an operation waveform diagram for explaining an operation of differential amplifier 10 # a when a voltage fluctuation occurs in VCC.
【0065】図5を参照して、外部電源電圧ext.V
CC電圧が安定している通常時における内部クロック信
号int.CLK♯およびint./CLK♯は、実線
で示される。通常時において、差動アンプ10#aおよ
び10#bは、内部クロック信号int.CLK♯およ
びint./CLK♯が交差するタイミングを検知し
て、内部クロック信号int.CLKおよびint./
CLKを生成する。Referring to FIG. 5, external power supply voltage ext. V
Internal clock signal int. CLK # and int. / CLK # is shown by a solid line. In normal time, differential amplifiers 10 # a and 10 # b receive internal clock signal int. CLK # and int. / CLK # is detected, the internal clock signal int. CLK and int. /
Generate CLK.
【0066】この状態から、外部電源電圧ext.VC
Cの変動によって、内部クロック信号int.CLK#
およびint./CLK#は、点線で示されるように振
幅が変化する。しかし、このような場合でも、互いに相
補の内部クロック信号int.CLK#およびint.
/CLK#が交差するタイミングの変化は小さい。した
がって、差動アンプ10#aおよび10#bを用いるこ
とによって、外部電源電圧ext.VCCが変動して
も、内部クロック信号int.CLKおよびint./
CLKに生じる位相揺らぎを抑制するとともに内部クロ
ックパルスint.CLKPの位相揺らぎを抑制する事
ができる。From this state, the external power supply voltage ext. VC
Due to the fluctuation of C, the internal clock signal int. CLK #
And int. The amplitude of / CLK # changes as indicated by the dotted line. However, even in such a case, the internal clock signals int. CLK # and int.
The change in the timing at which / CLK # crosses is small. Therefore, by using differential amplifiers 10 # a and 10 # b, external power supply voltage ext. Even if the VCC changes, the internal clock signal int. CLK and int. /
CLK and the internal clock pulse int.CLK. It is possible to suppress the phase fluctuation of CLKP.
【0067】なお、内部クロック信号int./CLK
についても内部クロック信号int.CLKと同様であ
る。Internal clock signal int. / CLK
Regarding the internal clock signal int. It is similar to CLK.
【0068】本発明の実施の形態1の構成により、外部
電源電圧ext.VCCの変動に起因する内部クロック
パルスint.CLKPおよびint./CLKPの位
相揺らぎの発生を抑制して、データ転送を高速にするこ
とができる。According to the configuration of the first embodiment of the present invention, external power supply voltage ext. Internal clock pulse int. CLKP and int. It is possible to suppress the occurrence of the phase fluctuation of / CLKP and speed up the data transfer.
【0069】(実施の形態2)本発明の実施の形態1で
は、差動アンプ10#aおよび10#bを付加すること
により、DLL回路11に出力する内部クロック信号i
nt.CLKおよびint./CLKの振幅を制御する
構成を示した。(Second Embodiment) In the first embodiment of the present invention, by adding differential amplifiers 10 # a and 10 # b, the internal clock signal i output to the DLL circuit 11 is output.
nt. CLK and int. A configuration for controlling the amplitude of / CLK has been shown.
【0070】本発明の実施の形態2では、より簡易な回
路構成のもとで、DLL回路11に対して出力される内
部クロック信号int.CLKに位相揺らぎが生じる事
を抑制する。In the second embodiment of the present invention, the internal clock signal int.CLK output to DLL circuit 11 is output under a simpler circuit configuration. It suppresses the occurrence of phase fluctuation in CLK.
【0071】なお、以下の実施の形態については、図示
を省略するが内部クロックパルスint./CLKPに
ついても、内部クロックパルスint.CLKPと同様
の構成が配置されるものとする。In the following embodiments, although not shown, the internal clock pulse int. / CLKP, the internal clock pulse int. It is assumed that the same configuration as CLKP is arranged.
【0072】図6は、本発明の実施の形態2に従うクロ
ックバッファ210の回路構成を示す図である。FIG. 6 shows a circuit structure of clock buffer 210 according to the second embodiment of the present invention.
【0073】すでに説明したように、DLL回路11に
おいては、高速サイクル動作のトリガとなる内部クロッ
クパルスint.CLKPを生成するために精度の高い
位相調整が必要とされる。そのため、安定的な電源電圧
を供給するレギュレータ20によって内部電源電圧in
t.VCCがDLL回路11の電源供給ノードNVに入
力され、内部クロック信号int.CLKが入力され
る。As described above, in DLL circuit 11, internal clock pulse int. Precise phase adjustment is required to generate CLKP. Therefore, the internal power supply voltage in
t. VCC is input to the power supply node NV of DLL circuit 11, and internal clock signal int. CLK is input.
【0074】本発明の実施の形態2では、クロックバッ
ファ210において、DLL回路11に出力する内部ク
ロック信号int.CLKと内部回路30に出力する内
部クロック信号int.CLK♯とを生成することを目
的とする。In the second embodiment of the present invention, in clock buffer 210, internal clock signal int.CLK output to DLL circuit 11 is output. CLK and the internal clock signal int.CLK output to the internal circuit 30. It is intended to generate CLK # and.
【0075】ここで、内部回路30は、DLL回路11
および内部クロックパルスint.CLKPで動作する
回路を除くものとする。Here, the internal circuit 30 is the DLL circuit 11
And internal clock pulse int. Circuits that operate on CLKP are excluded.
【0076】クロックバッファ210は、差動アンプ1
0aと、インバータIV1とを含む。インバータIV1
は、差動アンプ10aのノードN3と接続された入力ノ
ードを有する。インバータIV1は、ノードN3からの
入力信号を受けてレギュレータ20によって生成された
内部電源電圧int.VCCの供給を受けて動作し、D
LL回路11に出力する内部クロック信号int.CL
Kを生成する。The clock buffer 210 is the differential amplifier 1
0a and inverter IV1. Inverter IV1
Has an input node connected to the node N3 of the differential amplifier 10a. Inverter IV1 receives the input signal from node N3 and receives internal power supply voltage int. It operates by receiving the supply of VCC, and D
Internal clock signal int. CL
Generate K.
【0077】また、最終段のインバータIV0は、外部
電源電圧ext.VCCの供給を受けて動作して内部回
路30に内部クロック信号int.CLK♯を出力す
る。Further, the final stage inverter IV0 has external power supply voltage ext. The internal circuit 30 operates by receiving the supply of the VCC, and the internal clock signal int. Output CLK #.
【0078】すなわち、内部クロック信号int.CL
Kを生成するインバータIV1および内部クロックパル
スint.CLKPを生成するDLL回路11が供給を
受ける電圧は、同一の電源電圧とする。That is, internal clock signal int. CL
Inverter IV1 and internal clock pulse int. The voltages supplied to the DLL circuit 11 that generates CLKP are the same power supply voltage.
【0079】かかる構成により、外部電源電圧ext.
VCCの電圧変動が生じた場合においても、DLL回路
11の入力信号であるint.CLKの振幅は、DLL
回路11の動作電圧と共通であるためDLL回路11内
において位相揺らぎの発生を阻止することができる。With this configuration, the external power supply voltage ext.
Even when the voltage fluctuation of VCC occurs, the int. CLK amplitude is DLL
Since it is common to the operating voltage of the circuit 11, it is possible to prevent the occurrence of phase fluctuation in the DLL circuit 11.
【0080】本発明の実施の形態2の構成においても、
外部電源電圧ext.VCCの変動に起因する内部クロ
ックパルスint.CLKPおよびint./CLKP
の位相揺らぎの発生を抑制して、データ転送を高速にす
ることができる。Also in the configuration of the second embodiment of the present invention,
External power supply voltage ext. Internal clock pulse int. CLKP and int. / CLKP
It is possible to speed up data transfer by suppressing the occurrence of phase fluctuations in the.
【0081】また、本発明の実施の形態1で示したクロ
ックバッファ200の構成よりも、簡易にDLL回路1
1に出力する内部クロック信号int.CLKを生成す
る回路を構成することができる。DLL circuit 1 is simpler than the configuration of clock buffer 200 shown in the first embodiment of the present invention.
Internal clock signal int. A circuit that generates CLK can be configured.
【0082】また、クロックバッファ210は、内部回
路30に出力する内部クロック信号int.CLK#を
生成するクロックバッファと共通にすることができ部品
点数を削減することができる。Clock buffer 210 outputs internal clock signal int.CLK to internal circuit 30. It can be shared with the clock buffer that generates CLK #, and the number of components can be reduced.
【0083】(実施の形態2の変形例)図7は、本発明
の実施の形態2の変形例に従うクロックバッファ220
の構成を示す図である。(Modification of Second Embodiment) FIG. 7 shows a clock buffer 220 according to a modification of the second embodiment of the present invention.
It is a figure which shows the structure of.
【0084】本発明の実施の形態2の変形例に従う構成
においては、DLL回路11に出力する内部クロック信
号int.CLKと、内部回路30に出力する内部クロ
ック信号int.CLK♯を独立に生成する。In the structure according to the modification of the second embodiment of the present invention, internal clock signal int. CLK and the internal clock signal int.CLK output to the internal circuit 30. Generate CLK # independently.
【0085】図7を参照して、クロックバッファ220
は、差動アンプ10#cおよび10aを含む。Referring to FIG. 7, clock buffer 220
Includes differential amplifiers 10 # c and 10a.
【0086】差動アンプ10♯cは、図3の差動アンプ
10aと比較して、電源供給ノードN0に内部電源電圧
int.VCCが供給される点と、入力ノードN4およ
びN5に外部クロック信号ext./CLKおよびex
t.CLKをそれぞれ受けて内部クロック信号int.
CLKを生成する点が異なる。Differential amplifier 10 # c has internal power supply voltage int. VCC and the external clock signal ext. / CLK and ex
t. CLK respectively to receive the internal clock signal int.
The difference is that CLK is generated.
【0087】差動アンプ10#cは、内部電源電圧in
t.VCCの供給を受けて動作し、内部クロック信号i
nt.CLKをDLL回路11に出力する。差動アンプ
10aは、外部電源電圧ext.VCCの供給を受けて
動作し、内部クロック信号int.CLK♯を内部回路
30に出力する。The differential amplifier 10 # c has an internal power supply voltage in
t. It operates by receiving the supply of VCC, and the internal clock signal i
nt. CLK is output to the DLL circuit 11. The differential amplifier 10a includes an external power supply voltage ext. It operates by receiving the supply of VCC, and the internal clock signal int. CLK # is output to internal circuit 30.
【0088】本構成においても実施の形態2と同様の効
果を得ることができる。
(実施の形態3)図8は、本発明の実施の形態3に従う
クロックバッファ230の回路構成を示す図である。Also in this structure, the same effect as in the second embodiment can be obtained. (Third Embodiment) FIG. 8 shows a circuit configuration of a clock buffer 230 according to the third embodiment of the present invention.
【0089】図8を参照して、クロックバッファ230
は差動アンプ10aおよびインバータIV1を含む。イ
ンバータIV1は、差動アンプ10aのノードN3と接
続された入力ノードを有し、端子DPから外部電源電圧
ext.DVCCの供給を受けて動作し、内部クロック
信号int.CLKを生成する。Referring to FIG. 8, clock buffer 230
Includes a differential amplifier 10a and an inverter IV1. Inverter IV1 has an input node connected to node N3 of differential amplifier 10a, and receives external power supply voltage ext. It operates by receiving the supply of DVCC, and the internal clock signal int. Generate CLK.
【0090】ここで、外部電源電圧ext.DVCC
は、外部電源電圧ext.VCCと異なる電圧レベルで
ある。Here, the external power supply voltage ext. DVCC
Is the external power supply voltage ext. This is a voltage level different from VCC.
【0091】例えば、端子DPをDLL用の外部電源電
圧ext.DVCCを供給する専用の端子とすることも
可能である。For example, the terminal DP is connected to the external power supply voltage ext. It is also possible to use a dedicated terminal for supplying DVCC.
【0092】本発明の実施の形態3は、実施の形態2と
比較して、インバータIV1およびDLL回路11に供
給される電源電圧が内部電源電圧int.VCCから外
部電源電圧ext.DVCCに置換した点が異なる。The third embodiment of the present invention is different from the second embodiment in that the power supply voltage supplied to inverter IV1 and DLL circuit 11 is equal to internal power supply voltage int. From the external power supply voltage ext. The difference is that it is replaced with DVCC.
【0093】本発明の実施の形態3の構成においても、
外部電源電圧ext.VCCの変動に起因する内部クロ
ックパルスint.CLKPおよびint./CLKP
の位相揺らぎの発生を抑制して、データ転送を高速にす
ることができる。Also in the configuration of the third embodiment of the present invention,
External power supply voltage ext. Internal clock pulse int. CLKP and int. / CLKP
It is possible to speed up data transfer by suppressing the occurrence of phase fluctuations in the.
【0094】また、かかる構成とすればDDR−SDR
AM1000内にレギュレータ20を設ける必要がな
く、部品点数を削減することができる。With such a configuration, DDR-SDR
It is not necessary to provide the regulator 20 in the AM 1000, and the number of parts can be reduced.
【0095】(実施の形態3の変形例)図9は、本発明
の実施の形態3の変形例に従うクロックバッファ240
の回路構成を示す図である。(Modification of Third Embodiment) FIG. 9 shows a clock buffer 240 according to a modification of the third embodiment of the present invention.
3 is a diagram showing a circuit configuration of FIG.
【0096】本発明の実施の形態3の変形例は、DLL
回路11に出力する内部クロック信号int.CLK
と、内部回路30に出力する内部クロック信号int.
CLK♯を独立に生成することを目的としている。A modification of the third embodiment of the present invention is a DLL.
The internal clock signal int. CLK
And the internal clock signal int.
The purpose is to independently generate CLK #.
【0097】クロックバッファ240は、差動アンプ1
0♯dと差動アンプ10aとを含む。The clock buffer 240 is the differential amplifier 1
0 # d and differential amplifier 10a are included.
【0098】差動アンプ10#dは、外部電源電圧ex
t.DVCCの供給を受けて動作し、外部クロック信号
ext./CLKおよびext.CLKの比較に応じて
内部クロック信号int.CLKを生成する。差動アン
プ10aは、外部電源電圧ext.VCCの供給を受け
て動作し、外部クロック信号ext./CLKおよびe
xt.CLKの比較に応じて内部クロック信号int.
CLK♯を生成するものである。The differential amplifier 10 # d has the external power supply voltage ex.
t. The external clock signal ext. / CLK and ext. CLK according to the comparison of the internal clock signal int.CLK. Generate CLK. The differential amplifier 10a includes an external power supply voltage ext. The external clock signal ext. / CLK and e
xt. CLK according to the comparison of the internal clock signal int.CLK.
CLK # is generated.
【0099】差動アンプ10♯dは、図3に示す差動ア
ンプ10aと比較して、電源供給ノードN0に外部電源
電圧ext.DVCCを受ける点と、入力ノードN4お
よびN5にext./CLKおよびext.CLKをそ
れぞれ受けて内部クロック信号int.CLKを生成す
る点が異なる。Differential amplifier 10 # d is different from differential amplifier 10a shown in FIG. 3 in that power supply node N0 has external power supply voltage ext. At the point receiving DVCC and at the input nodes N4 and N5. / CLK and ext. CLK respectively to receive the internal clock signal int. The difference is that CLK is generated.
【0100】本構成においても、実施の形態3と同様の
効果を得ることができる。
(実施の形態4)上記実施の形態1〜3においては、D
LL回路11に出力する内部クロック信号int.CL
Kを生成するクロックバッファの構成について説明して
きたが、内部クロック信号int.CLKは電圧変動の
みならず配線距離によってノイズの影響を大きく受け
る。配線距離が長ければ配線の抵抗値と寄生容量が大き
くなるため、信号波形の立上がりおよび立下がりが鈍っ
てしまうからである。Also in this structure, the same effect as that of the third embodiment can be obtained. (Fourth Embodiment) In the first to third embodiments, D
Internal clock signal int. CL
Although the configuration of the clock buffer for generating K has been described, the internal clock signal int. CLK is greatly affected by noise not only by voltage fluctuation but also by wiring distance. This is because if the wiring distance is long, the resistance value and the parasitic capacitance of the wiring become large, so that the rising and falling of the signal waveform becomes dull.
【0101】本発明の実施の形態4では、DLL回路1
1に入力する内部クロック信号int.CLKが受ける
ノイズの影響を減少させることを目的とする。In the fourth embodiment of the present invention, the DLL circuit 1
Internal clock signal int. The purpose is to reduce the influence of noise on CLK.
【0102】図10は、実施の形態3の変形例で説明し
た差動アンプ10aおよび10#dの配置を示す図であ
る。FIG. 10 shows an arrangement of differential amplifiers 10a and 10 # d described in the modification of the third embodiment.
【0103】差動アンプ10aは、パッドPAD0から
外部クロックext.CLKおよびext./CLKの
入力を受けて内部回路30に内部クロック信号int.
CLK#を出力する。差動アンプ10#dは、パッドP
AD1から外部クロックext.CLKおよびext.
/CLKの入力を受けてDLL回路11に内部クロック
信号int.CLKを出力する。The differential amplifier 10a operates from the pad PAD0 to the external clock ext. CLK and ext. / CLK, the internal circuit 30 receives the internal clock signal int.
Output CLK #. The differential amplifier 10 # d has a pad P
AD1 to external clock ext. CLK and ext.
/ CLK, the DLL circuit 11 receives the internal clock signal int. Output CLK.
【0104】一般的に配線距離が長い方が配線抵抗およ
び寄生容量の影響を大きく受けるので、DLL回路11
および内部回路30に伝達される内部クロック信号の信
号線の配線距離は、差動アンプ10#dの方が差動アン
プ10aよりも短くなるように設定する。Generally, the longer the wiring distance is, the greater the influence of the wiring resistance and the parasitic capacitance is. Therefore, the DLL circuit 11
The wiring distance of the signal line of the internal clock signal transmitted to the internal circuit 30 is set so that the differential amplifier 10 # d is shorter than the differential amplifier 10a.
【0105】例えば、パッドPAD1から差動アンプ1
0#dの配線距離をL0とし、差動アンプ10#dから
DLL回路11の配線距離をL1とすると、L0>L1
と設計する。これにより、DLL回路11に入力される
内部クロック信号int.CLKのノイズを減少させる
ことができる。For example, from the pad PAD1 to the differential amplifier 1
When the wiring distance of 0 # d is L0 and the wiring distance of the differential amplifier 10 # d to the DLL circuit 11 is L1, L0> L1
And design. As a result, the internal clock signal int. CLK noise can be reduced.
【0106】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description but by the claims, and is intended to include meanings equivalent to the claims and all modifications within the scope.
【0107】[0107]
【発明の効果】請求項1、2および7記載の同期型半導
体記憶装置によれば、第2の内部クロックを出力する第
2のクロックバッファおよび内部クロックパルスの位相
を調整する位相調整回路を同一の第2の電圧で駆動する
ことにより、第1の電圧において電圧変動が生じた場合
でも位相調整回路において位相揺らぎの発生を阻止する
ことができる。According to the synchronous semiconductor memory device of the present invention, the second clock buffer for outputting the second internal clock and the phase adjusting circuit for adjusting the phase of the internal clock pulse are the same. By driving with the second voltage of, it is possible to prevent the generation of the phase fluctuation in the phase adjustment circuit even when the voltage changes in the first voltage.
【0108】請求項3記載の同期型半導体記憶装置によ
れば、第2の内部クロックを生成する第2のクロックバ
ッファをインバータで構成することにより簡易に第2の
クロックバッファを構成することができる。According to the synchronous semiconductor memory device of the third aspect, the second clock buffer can be easily constructed by forming the second clock buffer for generating the second internal clock by an inverter. .
【0109】請求項4記載の同期型半導体記憶装置によ
れば、第1のクロックバッファを共通に用いて内部回路
に出力する第3の内部クロックを生成する事により内部
回路用のクロックバッファに用いる部品点数を削減する
ことができる。According to another aspect of the synchronous semiconductor memory device of the present invention, the first clock buffer is commonly used to generate the third internal clock, which is used for the internal circuit clock buffer. The number of parts can be reduced.
【0110】請求項5および9記載の同期型半導体記憶
装置によれば、第2の信号線を第1の信号線よりも短く
することにより、第2の信号線が伝達する第2の内部ク
ロックのノイズを軽減する事ができる。According to the synchronous semiconductor memory device of the present invention, by making the second signal line shorter than the first signal line, the second internal clock transmitted by the second signal line is transmitted. The noise of can be reduced.
【0111】請求項6記載の同期型半導体記憶装置によ
れば、内部回路用の第1のクロックバッファと、位相調
整回路用の第2のクロックバッファを別々に設け、第2
のクロックバッファを第2の電圧で駆動することによ
り、第1の電圧において電圧変動が生じた場合でも位相
調整回路において位相揺らぎの発生を阻止することがで
きる。According to the sixth aspect of the synchronous semiconductor memory device, the first clock buffer for the internal circuit and the second clock buffer for the phase adjusting circuit are separately provided, and the second clock buffer is provided.
By driving the clock buffer of No. 2 with the second voltage, it is possible to prevent the phase fluctuation from occurring in the phase adjustment circuit even when the voltage changes at the first voltage.
【0112】請求項8記載の同期型半導体記憶装置によ
れば、第2の電圧を第1の電圧と異なる外部電源電圧と
することによりレギュレータを設ける必要がなく回路の
部品点数を削減することができる。According to the synchronous semiconductor memory device of the present invention, by setting the second voltage to an external power supply voltage different from the first voltage, it is not necessary to provide a regulator and the number of circuit components can be reduced. it can.
【図1】 本発明の同期型半導体記憶装置DDR−SD
RAM1000の全体構成を示す図である。FIG. 1 shows a synchronous semiconductor memory device DDR-SD according to the present invention.
It is a figure which shows the whole structure of RAM1000.
【図2】 DLL回路11およびクロックバッファ20
0の構成を示す図である。FIG. 2 shows a DLL circuit 11 and a clock buffer 20.
It is a figure which shows the structure of 0.
【図3】 差動アンプ10aの回路構成を示す図であ
る。FIG. 3 is a diagram showing a circuit configuration of a differential amplifier 10a.
【図4】 DLL回路11の回路構成を示す図である。FIG. 4 is a diagram showing a circuit configuration of a DLL circuit 11.
【図5】 外部電源電圧ext.VCCに電圧変動が生
じた場合における差動アンプ10#aの動作を説明する
ための動作波形図である。FIG. 5 shows an external power supply voltage ext. FIG. 7 is an operation waveform diagram for explaining an operation of differential amplifier 10 # a when a voltage fluctuation occurs in VCC.
【図6】 本発明の実施の形態2に従うクロックバッフ
ァ210の回路構成を示す図である。FIG. 6 is a diagram showing a circuit configuration of a clock buffer 210 according to the second embodiment of the present invention.
【図7】 本発明の実施の形態2の変形例に従うクロッ
クバッファ220の構成を示す図である。FIG. 7 is a diagram showing a structure of a clock buffer 220 according to a modification of the second embodiment of the present invention.
【図8】 本発明の実施の形態3に従うクロックバッフ
ァ230の回路構成を示す図である。FIG. 8 is a diagram showing a circuit configuration of a clock buffer 230 according to the third embodiment of the invention.
【図9】 本発明の実施の形態3の変形例に従うクロッ
クバッファ240の回路構成を示す図である。FIG. 9 is a diagram showing a circuit configuration of a clock buffer 240 according to a modification of the third embodiment of the invention.
【図10】 実施の形態3の変形例で説明した差動アン
プ10aおよび10#dの配置を示す図である。FIG. 10 is a diagram showing an arrangement of differential amplifiers 10a and 10 # d described in the modification of the third embodiment.
【図11】 一般的なDDR−SDRAMにおける連続
アクセス動作を示すタイミング図である。FIG. 11 is a timing diagram showing a continuous access operation in a general DDR-SDRAM.
【図12】 内部でクロック信号を発生するクロックバ
ッファ100と、DLL回路110とを示す図である。FIG. 12 is a diagram showing a clock buffer 100 which internally generates a clock signal, and a DLL circuit 110.
【図13】 DLL回路110の内部回路の一部を示す
図である。FIG. 13 is a diagram showing a part of an internal circuit of DLL circuit 110.
【図14】 インバータI(0)の電圧変動による動作
波形を示す図である。FIG. 14 is a diagram showing an operation waveform due to a voltage change of the inverter I (0).
1000 DDR−SDRAM、10a,10b,10
#a,10#b,10#c,10#d 差動アンプ、1
1 DLL回路、20 レギュレータ、30内部回路。1000 DDR-SDRAM, 10a, 10b, 10
#A, 10 # b, 10 # c, 10 # d differential amplifier, 1
1 DLL circuit, 20 regulator, 30 internal circuit.
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H03L 7/081 H03L 7/08 J // H03K 5/00 G06F 1/04 330A H03K 5/00 V Fターム(参考) 5B079 CC02 CC04 CC14 DD06 DD13 DD20 5J055 AX39 BX17 CX24 DX22 EX07 EY21 EZ07 EZ08 EZ10 EZ12 EZ29 EZ50 EZ51 FX18 GX01 GX02 GX05 5J106 AA04 CC21 CC59 DD09 DD26 KK25 5M024 AA44 AA49 BB03 BB34 DD32 DD33 DD41 DD83 FF01 GG02 JJ02 JJ03 JJ32 JJ34 JJ38 PP01 PP02 PP03 PP07 PP10Front page continuation (51) Int.Cl. 7 Identification code FI theme code (reference) H03L 7/081 H03L 7/08 J // H03K 5/00 G06F 1/04 330A H03K 5/00 V F term (reference) 5B079 CC02 CC04 CC14 DD06 DD13 DD20 5J055 AX39 BX17 CX24 DX22 EX07 EY21 EZ07 EZ08 EZ10 EZ12 EZ29 EZ50 EZ51 FX18 GX01 GX02 GX05 5J106 AA04 CC21 CC59 DD09JJ02 BB34 DD34DD02 BB34 DD34DD02BB33 A41 DD34BB33 PP03 PP07 PP10
Claims (9)
クロックの入力を受けて第1の内部クロックを出力する
第1のクロックバッファと、 第2の電圧の供給を受けて動作し、前記第1の内部クロ
ックを受けて第2の内部クロックを出力する第2のクロ
ックバッファと、 前記第2の電圧の供給を受けて動作し、前記第2の内部
クロックに基いて、前記外部クロックと同期した内部ク
ロックパルスを生成するための位相調整回路とを備え
る、同期型半導体記憶装置。1. A first clock buffer which operates by being supplied with a first voltage and which receives an external clock and outputs a first internal clock, and which operates by being supplied with a second voltage. A second clock buffer that receives the first internal clock and outputs a second internal clock; and a second clock buffer that operates by receiving the supply of the second voltage and that operates based on the second internal clock. A synchronous semiconductor memory device comprising: a phase adjustment circuit for generating an internal clock pulse synchronized with a clock.
前記外部クロックの入力を受けて第1の内部クロックの
反転信号である反転内部クロックを出力する第3のクロ
ックバッファをさらに備え、 前記第2のクロックバッファは、前記第1の内部クロッ
クおよび前記反転内部クロックの比較に応じて前記第2
の内部クロックを出力する差動増幅器を含む、請求項1
記載の同期型半導体記憶装置。2. It operates by receiving the supply of the first voltage,
It further comprises a third clock buffer which receives an input of the external clock and outputs an inverted internal clock which is an inverted signal of the first internal clock, wherein the second clock buffer includes the first internal clock and the inverted clock. The second according to the comparison of the internal clock
1. A differential amplifier for outputting the internal clock of claim 1,
The synchronous semiconductor memory device described.
内部クロックの反転信号を前記第2の内部クロックとし
て出力するインバータを含む、請求項1記載の同期型半
導体記憶装置。3. The synchronous semiconductor memory device according to claim 1, wherein said second clock buffer includes an inverter which outputs an inverted signal of a first internal clock as said second internal clock.
クロックを受けて前記第3の内部クロックを前記内部回
路に出力する第3のクロックバッファとをさらに備え
る、請求項3記載の同期型半導体記憶装置。4. An internal circuit, and a third clock buffer that operates by receiving the supply of the first voltage and receives the first internal clock and outputs the third internal clock to the internal circuit. 4. The synchronous semiconductor memory device according to claim 3, further comprising:
バッファに伝達するための第1の信号線と、 前記第2の内部クロックを前記位相調整回路に伝達する
ための第2の信号線とをさらに備え、 前記第2の信号線は、前記第1の信号線よりも配線距離
が短い、請求項1記載の同期型半導体記憶装置。5. A first signal line for transmitting the external clock to the first clock buffer, and a second signal line for transmitting the second internal clock to the phase adjusting circuit. The synchronous semiconductor memory device according to claim 1, further comprising: the second signal line having a shorter wiring distance than the first signal line.
クロックの入力を受けて第1の内部クロックを出力する
第1のクロックバッファと、 前記第1の内部クロックの入力を受けて動作する内部回
路と、 第2の電圧の供給を受けて動作し、前記外部クロックの
入力を受けて第2の内部クロックを出力する第2のクロ
ックバッファと、 前記第2の電圧の供給を受けて動作し、前記第2の内部
クロックに基いて、前記外部クロックと同期した内部ク
ロックパルスを生成するための位相調整回路とを備え
る、同期型半導体記憶装置。6. A first clock buffer which operates by being supplied with a first voltage and which receives an input of an external clock and outputs a first internal clock, and which receives an input of the first internal clock. An internal circuit that operates, a second clock buffer that operates by receiving a supply of a second voltage, receives the input of the external clock, and outputs a second internal clock, and receives a supply of the second voltage. And a phase adjusting circuit for generating an internal clock pulse synchronized with the external clock based on the second internal clock.
圧を安定的に供給するためのレギュレータをさらに備え
る、請求項1または請求項6記載の同期型半導体記憶装
置。7. The synchronous semiconductor memory device according to claim 1, further comprising a regulator for receiving the first voltage and stably supplying the second voltage.
なる電源電圧である、請求項1または請求項6記載の同
期型半導体記憶装置。8. The synchronous semiconductor memory device according to claim 1, wherein the second voltage is a power supply voltage different from the first voltage.
バッファに伝達する第1の信号線と、 前記第2の内部クロックを前記位相調整回路に伝達する
第2の信号線とをさらに備え、 前記第2の信号線は、前記第1の信号線よりも配線距離
が短い、請求項6記載の同期型半導体記憶装置。9. A signal line for transmitting the external clock to the second clock buffer, and a second signal line for transmitting the second internal clock to the phase adjustment circuit. 7. The synchronous semiconductor memory device according to claim 6, wherein the second signal line has a wiring distance shorter than that of the first signal line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001279468A JP4846144B2 (en) | 2001-09-14 | 2001-09-14 | Synchronous semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001279468A JP4846144B2 (en) | 2001-09-14 | 2001-09-14 | Synchronous semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003085973A true JP2003085973A (en) | 2003-03-20 |
JP4846144B2 JP4846144B2 (en) | 2011-12-28 |
Family
ID=19103656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001279468A Expired - Fee Related JP4846144B2 (en) | 2001-09-14 | 2001-09-14 | Synchronous semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4846144B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010518547A (en) * | 2007-02-16 | 2010-05-27 | モスエイド テクノロジーズ インコーポレイテッド | Determination of clock mode of memory system |
CN1612482B (en) * | 2003-10-30 | 2010-11-24 | 海力士半导体有限公司 | Delay locked loop and clock generation method thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000124797A (en) * | 1998-10-20 | 2000-04-28 | Fujitsu Ltd | Integrated circuit device with built-in dll circuit |
JP2001007287A (en) * | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | Semiconductor device |
JP2001006368A (en) * | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | Semiconductor device |
-
2001
- 2001-09-14 JP JP2001279468A patent/JP4846144B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000124797A (en) * | 1998-10-20 | 2000-04-28 | Fujitsu Ltd | Integrated circuit device with built-in dll circuit |
JP2001007287A (en) * | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | Semiconductor device |
JP2001006368A (en) * | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | Semiconductor device |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1612482B (en) * | 2003-10-30 | 2010-11-24 | 海力士半导体有限公司 | Delay locked loop and clock generation method thereof |
JP2010518547A (en) * | 2007-02-16 | 2010-05-27 | モスエイド テクノロジーズ インコーポレイテッド | Determination of clock mode of memory system |
US8432767B2 (en) | 2007-02-16 | 2013-04-30 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
US8644108B2 (en) | 2007-02-16 | 2014-02-04 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
US11347396B2 (en) | 2007-02-16 | 2022-05-31 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
US11669248B2 (en) | 2007-02-16 | 2023-06-06 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
US11880569B2 (en) | 2007-02-16 | 2024-01-23 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
Also Published As
Publication number | Publication date |
---|---|
JP4846144B2 (en) | 2011-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5642524B2 (en) | Semiconductor device | |
USRE43539E1 (en) | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit | |
US6188637B1 (en) | Semiconductor memory device allowing reduction in power consumption during standby | |
US6222406B1 (en) | Semiconductor integrated circuit device, semiconductor memory system and clock synchronous circuit | |
JP3888603B2 (en) | Clock generation circuit, control method, and semiconductor memory device | |
KR101605463B1 (en) | Delay locked loop circuit having delay line nonsensitive PVT variation | |
US8134877B2 (en) | Semiconductor device having delay control circuit | |
US6351166B2 (en) | Semiconductor device with stable and appropriate data output timing | |
US6687169B2 (en) | Semiconductor memory device for providing address access time and data access time at a high speed | |
US7411839B2 (en) | Data input circuit of semiconductor memory device and data input method thereof | |
KR100702766B1 (en) | Internal voltage generator for generating stable internal voltage for delay locked loop, internal clock generator with the same, and method for generating the stable internal voltage for delay locked loop | |
US20050105363A1 (en) | Semiconductor memory device having column address path therein for reducing power consumption | |
JPH10199239A (en) | Semiconductor memory device system and semiconductor memory device | |
US20020064082A1 (en) | Semiconductor integrated circuit having circuit for correcting data output timing | |
US20220011809A1 (en) | Powering clock tree circuitry using internal voltages | |
US6707758B2 (en) | Semiconductor memory device including clock generation circuit | |
JP2003272380A (en) | Semiconductor device | |
US20010030903A1 (en) | Clock generating circuit ensuring a wide lock-allowing frequency range and allowing reduction in layout area as well as a semiconductor device provided with the same | |
US6784709B2 (en) | Clock generator to control a pules width according to input voltage level in semiconductor memory device | |
US6318707B1 (en) | Semiconductor integrated circuit device | |
JPH1079663A (en) | Internal clock generating circuit and signal generating circuit | |
JP2002076879A (en) | Semiconductor device | |
JP2004104681A (en) | Input buffer circuit | |
JP4846144B2 (en) | Synchronous semiconductor memory device | |
JP2005038546A (en) | Semiconductor memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080527 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110119 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111004 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111012 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |