JP2003078139A - Semiconductor device for electric power - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は大電力を制御するた
めの電力用半導体装置に関し、特に埋め込み絶縁ゲート
構造を有する電力用半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device for controlling high power, and more particularly to a power semiconductor device having a buried insulated gate structure.
【０００２】[0002]
【従来の技術】電力制御用の半導体装置として、埋め込
み絶縁ゲート構造を有する装置、例えば、ＩＧＢＴ（In
sulated Gate Bipolar Transistor ）が知られている。
図２４は埋め込み絶縁ゲート構造を有する従来の半導体
装置（ＩＧＢＴ）を示す断面図である。図２５は図２４
図示の半導体装置の製造に用いる半導体基板９２を示す
平面図である。半導体基板９２は、｛１００｝面からな
る主面と、＜１１０＞方向に沿って形成されたオリエン
テーションフラット９３とを有する。2. Description of the Related Art As a semiconductor device for power control, a device having a buried insulated gate structure, for example, an IGBT (In
Sulated Gate Bipolar Transistor) is known.
FIG. 24 is a sectional view showing a conventional semiconductor device (IGBT) having a buried insulated gate structure. FIG. 25 is FIG.
It is a top view which shows the semiconductor substrate 92 used for manufacture of the illustrated semiconductor device. The semiconductor substrate 92 has a main surface composed of a {100} plane and an orientation flat 93 formed along the <110> direction.
【０００３】図２４において、高抵抗のｎ型ベース層８
１の表面内にはｐ型ベース層８３が形成される。ｐ型ベ
ース層８３及びｎ型ベース層８１内には、ｐ型ベース層
８３を貫通し、ｎ型ベース層８１の途中の深さまで達す
るトレンチ９７が形成される。トレンチ９７の支配的な
側壁面は｛１１０｝面からなる。何故なら、半導体基板
９２に形成されるトレンチのパターンは、オリエンテー
ションフラット９３に対して平行または垂直に形成され
るからである。In FIG. 24, a high resistance n-type base layer 8 is formed.
A p-type base layer 83 is formed in the surface of 1. In the p-type base layer 83 and the n-type base layer 81, a trench 97 is formed that penetrates the p-type base layer 83 and reaches a depth in the middle of the n-type base layer 81. The dominant sidewall surface of the trench 97 is the {110} plane. This is because the trench pattern formed in the semiconductor substrate 92 is formed parallel or perpendicular to the orientation flat 93.
【０００４】トレンチ９７内にはゲート絶縁膜８６を介
してゲート電極８５が埋め込み形成される。ｐ型ベース
層８３の表面内にはトレンチ９７の上部に接するように
低抵抗のｎ型エミッタ層８４が形成される。A gate electrode 85 is buried in the trench 97 via a gate insulating film 86. A low resistance n-type emitter layer 84 is formed in the surface of the p-type base layer 83 so as to contact the upper portion of the trench 97.
【０００５】ｐ型ベース層８３及びｎ型エミッタ層８４
の両方にコンタクトするようにカソード電極８７が配設
される。カソード電極８７はゲート電極８５から絶縁さ
れる。一方、ｎ型ベース層８１の裏面上には低抵抗のｐ
型エミッタ層８２が形成される。ｐ型エミッタ層８２上
にはアノード電極８８が配設される。A p-type base layer 83 and an n-type emitter layer 84
Cathode electrode 87 is arranged so as to contact both of them. The cathode electrode 87 is insulated from the gate electrode 85. On the other hand, on the back surface of the n-type base layer 81, p having a low resistance
The type emitter layer 82 is formed. An anode electrode 88 is provided on the p-type emitter layer 82.
【０００６】このように構成された半導体装置の動作
は、以下の通りである。The operation of the semiconductor device configured as described above is as follows.
【０００７】即ち、ターンオン時には、ゲート電極８５
にカソードに対して正の電圧（正バイアス電圧）を印加
する。この正バイアス電圧により、トレンチ９７の周囲
のｐ型ベース層８３にｎ型チャネルが形成され、ｎ型エ
ミッタ層８４とｎ型ベース層８１とが短絡する。また、
この正バイアス電圧により、ｎ型ベース層８１内では、
トレンチ９７の周囲に電子が蓄積された蓄積層（図示せ
ず）が形成される。That is, at the time of turn-on, the gate electrode 85
A positive voltage (positive bias voltage) is applied to the cathode. Due to this positive bias voltage, an n-type channel is formed in the p-type base layer 83 around the trench 97, and the n-type emitter layer 84 and the n-type base layer 81 are short-circuited. Also,
Due to this positive bias voltage, in the n-type base layer 81,
A storage layer (not shown) in which electrons are stored is formed around the trench 97.
【０００８】これにより、上記ｎ型チャネルを介して電
子電流Ｊe がｎ型ベース層８１に流れ、この電子電流Ｊ
e に応じた量の正孔がｐ型エミッタ層８２からｎ型ベー
ス層８１に注入される。この結果、ｎ型ベース層８１に
キャリアが蓄積され、ｎ型ベース層８１は導電変調を起
し、ｎ型ベース層８１の抵抗が低下する。このようにし
て、アノード・カソード間に電流が流れる。As a result, the electron current Je flows through the n-type base layer 81 through the n-type channel, and the electron current J
A number of holes corresponding to e are injected from the p-type emitter layer 82 into the n-type base layer 81. As a result, carriers are accumulated in the n-type base layer 81, conductivity modulation occurs in the n-type base layer 81, and the resistance of the n-type base layer 81 decreases. In this way, a current flows between the anode and the cathode.
【０００９】一方、ターンオフ時には、ゲート電極８５
にカソードに対してゼロまたは負の電圧（負バイアス電
圧）を印加する。これにより、上記ｎ型チャネルが消滅
し、ｎ型エミッタ層８４からｎ型ベース層８１へ電子が
注入されなくなる。この結果、ｎ型ベース層８１は導電
変調を起こさなくなり、やがて半導体装置は非導通状態
になる。On the other hand, when turned off, the gate electrode 85
A zero voltage or a negative voltage (negative bias voltage) is applied to the cathode. As a result, the n-type channel disappears, and no electrons are injected from the n-type emitter layer 84 to the n-type base layer 81. As a result, the n-type base layer 81 does not cause conductivity modulation, and the semiconductor device eventually becomes non-conductive.
【００１０】しかしながら、この種の半導体装置には以
下のような問題がある。即ち、電子電流Ｊe の一部であ
る電子電流Ｊacc は上記蓄積層を通るものの、その大部
分Ｊb は蓄積層から離れて流れる。この場合、蓄積層か
ら離れた電子は、ｎ型ベース層８１から供給される正孔
と、トレンチ間領域９０内で再結合し、消滅する。この
ように、電子がトレンチ９７直下の領域８９に至る前
に、電子と正孔との再結合により消滅すると、領域８９
中に蓄積されるキャリアの量は少ないものとなり、導通
損失が大きくなる。However, this type of semiconductor device has the following problems. That is, although the electron current Jacc, which is a part of the electron current Je, passes through the storage layer, most of the electron current Jb flows away from the storage layer. In this case, the electrons separated from the storage layer are recombined with the holes supplied from the n-type base layer 81 in the inter-trench region 90 and disappear. Thus, when the electrons disappear by recombination of electrons and holes before reaching the region 89 directly below the trench 97, the region 89
The amount of carriers accumulated inside is small and conduction loss is large.
【００１１】[0011]
【発明が解決しようとする課題】上述の如く、従来の埋
め込み絶縁ゲート構造を有する電力用半導体装置にあっ
ては、トレンチ直下のｎ型ベース層中に蓄積されるキャ
リアの量が少なく、導通損失が大きくなる。As described above, in the conventional power semiconductor device having the buried insulated gate structure, the amount of carriers accumulated in the n-type base layer immediately below the trench is small and the conduction loss is low. Grows larger.
【００１２】従って、本発明は、従来よりも導通損失が
小さい、埋め込み絶縁ゲート構造を有する電力用半導体
装置を提供することを目的とする。Therefore, it is an object of the present invention to provide a power semiconductor device having a buried insulated gate structure which has a smaller conduction loss than the conventional one.
【００１３】[0013]
【課題を解決するための手段】本発明のある視点は、電
力用半導体装置において、第１導電型エミッタ層と、前
記第１導電型エミッタ層上に形成され、装置のオン状態
において導電変調を起こす第２導電型ベース層と、前記
第２導電型ベース層の表面内に形成された第１導電型ベ
ース層と、前記第１導電型ベース層を貫通し且つ前記第
２導電型ベース層の途中の深さまで到達し、複数の電流
通路を規定するように形成された複数のトレンチと、各
電流通路に対面するようにトレンチ内にゲート絶縁膜を
介して埋め込み形成されたゲート電極と、各電流通路内
で且つ前記第１導電型ベース層の表面内に形成された第
２導電型エミッタ層と、前記第２導電型エミッタ層及び
前記第１導電型ベース層に接続された第１主電極と、前
記第１導電型エミッタ層に接続された第２主電極と、を
具備し、前記ゲート電極に対面する前記電流通路の側面
が実質的に｛１００｝面からなり、装置のオン状態にお
いて、前記電流通路の前記側面内で且つ前記第２導電型
ベース層内に第２導電型キャリアの蓄積層が形成され、
前記蓄積層を通して、前記トレンチより下の前記第２導
電型ベース層内の領域へ前記第２導電型キャリアが注入
されることを特徴とする。According to another aspect of the present invention, in a power semiconductor device, a first conductivity type emitter layer is formed, and a conductivity modulation is performed on the first conductivity type emitter layer when the device is on. A second conductive type base layer, a first conductive type base layer formed in a surface of the second conductive type base layer, a second conductive type base layer penetrating the first conductive type base layer and A plurality of trenches that reach the depth of the way and define a plurality of current paths, a gate electrode that is embedded in the trench via a gate insulating film so as to face each current path, and A second conductivity type emitter layer formed in the current path and in the surface of the first conductivity type base layer, and a first main electrode connected to the second conductivity type emitter layer and the first conductivity type base layer. And the first conductivity type EMI A second main electrode connected to the gate layer, the side surface of the current path facing the gate electrode is substantially a {100} surface, and the side surface of the current path is in the ON state of the device. And a storage layer of a second conductivity type carrier is formed inside the second conductivity type base layer,
The second conductivity type carriers are injected into the region in the second conductivity type base layer below the trench through the storage layer.
【００１４】本発明者等の研究によれば、図２４図示の
従来の埋め込み絶縁ゲート構造を有する電力用半導体素
子において、電子電流の大部分が蓄積層から離れて流れ
る原因はトレンチにあることが分かった。According to the research conducted by the present inventors, in the conventional power semiconductor device having the buried insulated gate structure shown in FIG. 24, the cause of most of the electron current flowing away from the storage layer is the trench. Do you get it.
【００１５】即ち、従来のトレンチの側壁面は｛１１
０｝面からなり、この場合には蓄積層の抵抗が高くな
る。この結果、電子は高抵抗の蓄積層ではなく、トレン
チ間領域内の低抵抗の他の部分を移動し、電子と正孔と
の再結合により消滅する。このため、トレンチ直下のｎ
型ベース層中に蓄積されるキャリアの量が少なくなり、
導通損失が大きくなる。That is, the sidewall surface of the conventional trench is {11
0} plane, in which case the resistance of the storage layer is high. As a result, the electrons move not in the high-resistance storage layer but in other portions of the low-resistance region in the inter-trench region, and disappear due to recombination of electrons and holes. Therefore, n just below the trench
The amount of carriers accumulated in the mold base layer is reduced,
The conduction loss increases.
【００１６】これに対して、トレンチの側壁面が｛１０
０｝面からなる場合は、蓄積層の抵抗は十分に低くな
り、ほとんどの電子は蓄積層を移動する。即ち、この知
見に基づいた本発明によれば、トレンチの側壁面に沿っ
て形成される蓄積層の抵抗は十分に低くなる。このた
め、第１主電極側（カソード側）のトレンチ直下の第２
導電型ベース層中に蓄積されるキャリアの量が増大し、
従来よりも導通損失が低減される。On the other hand, the sidewall surface of the trench is {10
In the case of the 0 plane, the resistance of the storage layer is sufficiently low and most of the electrons move in the storage layer. That is, according to the present invention based on this knowledge, the resistance of the storage layer formed along the sidewall surface of the trench is sufficiently low. Therefore, the second main electrode side (cathode side) immediately below the second trench
The amount of carriers accumulated in the conductivity type base layer increases,
The conduction loss is reduced as compared with the conventional case.
【００１７】[0017]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。なお、以下の実施の形態では
第１導電型をｐ型、第２導電型をｎ型とする。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, the first conductivity type is p-type and the second conductivity type is n-type.
【００１８】図１は本発明の実施の形態に係る電力用半
導体装置の要部を示す断面図である。また、図２は図１
図示の電力用半導体装置の製造に用いる半導体基板１４
を示す平面図である。半導体基板１４は、｛１００｝面
からなる主面と、＜１００＞方向に沿って形成されたオ
リエンテーションフラット１５とを有する。FIG. 1 is a sectional view showing a main part of a power semiconductor device according to an embodiment of the present invention. 2 is shown in FIG.
Semiconductor substrate 14 used for manufacturing the illustrated power semiconductor device
FIG. The semiconductor substrate 14 has a main surface composed of {100} planes and an orientation flat 15 formed along the <100> direction.
【００１９】図１において、高抵抗のｎ型ベース層１の
裏面に低抵抗のｐ型エミッタ層２が形成される。ｎ型ベ
ース層１の表面内にはｐ型ベース層３が形成される。ｎ
型ベース層１の不純物濃度は、２×１０14ｃｍ-3以下で
あることが好ましい。In FIG. 1, a low resistance p-type emitter layer 2 is formed on the back surface of a high resistance n-type base layer 1. A p-type base layer 3 is formed in the surface of the n-type base layer 1. n
The impurity concentration of the mold base layer 1 is preferably 2 × 10 14 cm −3 or less.
【００２０】ｐ型ベース層３及びｎ型ベース層１内に
は、ｐ型ベース層３を貫通し、ｎ型ベース層１の途中ま
で達する深さの複数のトレンチ１７が形成される。従っ
て、トレンチ１７の間に、半導体からなるトレンチ間領
域１０、即ち電流通路が規定される。トレンチ１７内に
はゲート絶縁膜６を介してゲート電極５が埋め込み形成
される。In the p-type base layer 3 and the n-type base layer 1, a plurality of trenches 17 penetrating the p-type base layer 3 and reaching the middle of the n-type base layer 1 are formed. Therefore, the inter-trench region 10 made of semiconductor, that is, the current path is defined between the trenches 17. The gate electrode 5 is formed in the trench 17 via the gate insulating film 6.
【００２１】トレンチ１７の表面形状（平面形状）は長
方形で、その短辺は長辺に対して十分に小さい。同長辺
はオリエンテーションフラット１５に対して平行または
直角となるように形成される。従って、同長辺に対応す
るトレンチ１７及びトレンチ間領域１０の界面は｛１０
０｝面に沿って広がる。なお、トレンチ１７の表面形状
（平面形状）は長方形に限定されるものではない。要は
ゲート電極５に対面するトレンチ間領域１０の側面にお
いて、｛１００｝面が占める割合が十分に高くなるよう
にすればよい。The surface shape (planar shape) of the trench 17 is rectangular, and its short side is sufficiently smaller than its long side. The same long side is formed so as to be parallel or perpendicular to the orientation flat 15. Therefore, the interface between the trench 17 and the inter-trench region 10 corresponding to the same long side is {10
Spread along the 0} plane. The surface shape (planar shape) of the trench 17 is not limited to the rectangular shape. The point is that the ratio of the {100} plane to the side surface of the inter-trench region 10 facing the gate electrode 5 should be sufficiently high.
【００２２】ｐ型ベース層３の表面内にはトレンチ１７
の上部に接する低抵抗のｎ型エミッタ層４が形成され
る。ｐ型ベース層３及びｎ型エミッタ層４の両方にコン
タクトするようにカソード電極７が配設される。カソー
ド電極７はゲート電極５から絶縁される。一方、ｐ型エ
ミッタ層２にコンタクトするようにアノード電極８が配
設される。A trench 17 is formed in the surface of the p-type base layer 3.
A low resistance n-type emitter layer 4 is formed in contact with the upper part of the. A cathode electrode 7 is arranged so as to contact both the p-type base layer 3 and the n-type emitter layer 4. The cathode electrode 7 is insulated from the gate electrode 5. On the other hand, the anode electrode 8 is arranged so as to contact the p-type emitter layer 2.
【００２３】このように構成された電力用半導体装置の
動作は、以下の通りである。The operation of the power semiconductor device configured as described above is as follows.
【００２４】即ち、ターンオン時には、アノードが正と
なるように、アノード・カソード間に電圧（順バイアス
電圧）を印加した状態で、ゲート電極５にカソードに対
して正の電圧（正バイアス電圧）を印加する。この正バ
イアス電圧により、トレンチ１７の周囲のｐ型ベース層
３にｎ型チャネル２１が形成され、ｎ型エミッタ層４と
ｎ型ベース層１とが短絡する。また、この正バイアス電
圧により、ｎ型ベース層１内では、トレンチ１７の周囲
に電子が蓄積された蓄積層２２が形成される。That is, at turn-on, a positive voltage (positive bias voltage) with respect to the cathode is applied to the gate electrode 5 with a voltage (forward bias voltage) applied between the anode and the cathode so that the anode becomes positive. Apply. Due to this positive bias voltage, the n-type channel 21 is formed in the p-type base layer 3 around the trench 17, and the n-type emitter layer 4 and the n-type base layer 1 are short-circuited. Further, due to this positive bias voltage, in the n-type base layer 1, the accumulation layer 22 in which electrons are accumulated is formed around the trench 17.
【００２５】これにより、ｎ型チャネル２１を介して電
子電流Ｊe がｎ型ベース層１に流れ、この電子電流Ｊe
に応じた量の正孔がｐ型エミッタ層２からｎ型ベース層
１に注入される。この結果、ｎ型ベース層１にキャリア
が蓄積され、ｎ型ベース層１は導電変調を起し、ｎ型ベ
ース層１の抵抗が低下する。このようにして、アノード
・カソード間に電流が流れる。As a result, an electron current Je flows through the n-type channel 21 into the n-type base layer 1, and this electron current Je
The amount of positive holes is injected from the p-type emitter layer 2 into the n-type base layer 1. As a result, carriers are accumulated in the n-type base layer 1, conductivity modulation occurs in the n-type base layer 1, and the resistance of the n-type base layer 1 decreases. In this way, a current flows between the anode and the cathode.
【００２６】ここで、図１図示の半導体装置において
は、ゲート電極５に対面するトレンチ間領域１０の側面
において｛１００｝面が支配的であるため、トレンチ間
領域９０の側面において｛１１０｝面が支配的な従来の
装置に比べて、蓄積層２２の抵抗が十分に小さくなり、
具体的には約３分の２に低減される。このため、蓄積層
２２から離れて流れる電子電流Ｊb が十分に低減され
る。In the semiconductor device shown in FIG. 1, since the {100} plane is dominant on the side surface of the inter-trench region 10 facing the gate electrode 5, the {110} plane is present on the side surface of the inter-trench region 90. , The resistance of the storage layer 22 is sufficiently small,
Specifically, it is reduced to about two thirds. Therefore, the electron current Jb flowing away from the storage layer 22 is sufficiently reduced.
【００２７】即ち、図１図示の半導体装置においては、
蓄積層２２内を移動する電子の割合が、従来の装置に比
べて増加するため、電子は、正孔との再結合により消滅
することなく、効率的にトレンチ１７直下の領域９に到
達する。このため、領域９中に蓄積されるキャリアの量
は従来の装置に比べて大きなものとなり、導通損失が小
さくなる。That is, in the semiconductor device shown in FIG.
Since the ratio of the electrons moving in the storage layer 22 is increased as compared with the conventional device, the electrons efficiently reach the region 9 directly below the trench 17 without disappearing due to recombination with holes. Therefore, the amount of carriers accumulated in the region 9 is larger than that in the conventional device, and the conduction loss is small.
【００２８】実験の結果、図１図示の半導体装置の導通
状態におけるアノード・カソード間の電圧は、トレンチ
間領域の側面において｛１１０｝面が支配的な従来の装
置に比べて、約１０％低くなることを確認した。また、
電子線を照射してターンオフ時間を調整した場合、図１
図示の半導体装置のアノード・カソード間の電圧は、同
従来の装置に比べて、約１５％低くなることを確認し
た。As a result of the experiment, the voltage between the anode and the cathode in the conductive state of the semiconductor device shown in FIG. 1 is about 10% lower than that of the conventional device in which the {110} plane is dominant on the side surface of the inter-trench region. I confirmed. Also,
When the turn-off time is adjusted by irradiating the electron beam,
It was confirmed that the voltage between the anode and the cathode of the semiconductor device shown in the figure was about 15% lower than that of the conventional device.
【００２９】図１図示の半導体装置のターンオフ時に
は、ゲート電極５にカソードに対してゼロまたは負の電
圧（負バイアス電圧）を印加する。これにより、上記ｎ
型チャネルが消滅し、ｎ型エミッタ層４からｎ型ベース
層１へ電子が注入されなくなる。この結果、ｎ型ベース
層１は導電変調を起こさなくなり、やがて半導体装置は
非導通状態になる。When the semiconductor device shown in FIG. 1 is turned off, zero or a negative voltage (negative bias voltage) is applied to the gate electrode 5 with respect to the cathode. As a result, the above n
The type channel disappears, and electrons are no longer injected from the n-type emitter layer 4 to the n-type base layer 1. As a result, the n-type base layer 1 does not undergo conductivity modulation, and the semiconductor device eventually becomes non-conductive.
【００３０】なお、図１図示の半導体装置はＩＧＢＴモ
ードで動作するが、構造上のパラメータを下記の通りに
設定することにより、同じ構造でＩＥＧＴ（Injection-
Enhanced Gate Transistor）モードで動作させることも
できる。The semiconductor device shown in FIG. 1 operates in the IGBT mode, but the IEGT (Injection-Injection-
It can also be operated in Enhanced Gate Transistor mode.
【００３１】即ち、トレンチ１７のｎ型ベース層１中の
部分の深さをＤとし、隣り合うトレンチ１７の間の距離
（電流通路の幅）を２Ｗs とし、隣り合うｐ型ベース層
３の間の距離（隣り合う電流通路の間の距離）を２Ｗt
とした場合に、Ｘ＝（Ｗt ＋Ｄ）／Ｗs なる式で定義さ
れるＸがＸ≧５を満足するように設定する。That is, the depth of the portion of the trench 17 in the n-type base layer 1 is D, the distance between adjacent trenches 17 (width of current passage) is 2 Ws, and the distance between adjacent p-type base layers 3 is 3. 2Wt (distance between adjacent current paths)
Then, X defined by the equation X = (Wt + D) / Ws is set so as to satisfy X ≧ 5.
【００３２】図３は本発明の別の実施の形態に係る電力
用半導体装置の要部を示す断面図である。なお、以下の
図において、図１と同一部分には同一符号を付して詳細
な説明を省略する。FIG. 3 is a sectional view showing a main part of a power semiconductor device according to another embodiment of the present invention. In the following drawings, the same parts as those in FIG. 1 are designated by the same reference numerals and detailed description thereof will be omitted.
【００３３】この実施の形態の半導体装置が図１図示の
半導体装置と異なる点は、ｎ型ベース層１の一部が低抵
抗のｎ型アノードショート層１６を介してアノード電極
８に接続していることにある。即ち、この実施の形態の
半導体装置はアノードショート構造を採用している。The semiconductor device of this embodiment differs from the semiconductor device shown in FIG. 1 in that a part of the n-type base layer 1 is connected to the anode electrode 8 through an n-type anode short layer 16 having a low resistance. To be there. That is, the semiconductor device of this embodiment employs the anode short structure.
【００３４】図３図示の半導体装置によれば、ｎ型ベー
ス層１中のアノード側の電子がｎ型アノードショート層
１６を介してアノード電極８に排出される。このため、
ｎ型ベース層１中のアノード側のキャリアの蓄積量が減
り、ターンオフ時間が短縮される。According to the semiconductor device shown in FIG. 3, electrons on the anode side in the n-type base layer 1 are discharged to the anode electrode 8 through the n-type anode short layer 16. For this reason,
The amount of accumulated carriers on the anode side in the n-type base layer 1 is reduced, and the turn-off time is shortened.
【００３５】なお、図４に示すように、低抵抗のｎ型ア
ノードショート層１６をｐ型エミッタ層２を越えてｎ型
ベース層１内まで存在するようにしてもよい。ｐ型エミ
ッタ層２とｎ型ベース層１との間にｎ型アノードショー
ト層１６を形成することにより、ｎ型アノードショート
層１６内で電子と正孔とが再結合し、電子・正孔対が消
滅する割合が増加する。このため、ｐ型エミッタ層２か
らｎ型ベース層１への正孔の注入を抑え、ｎ型ベース層
１中のアノード側のキャリアの蓄積量をより低減するこ
とができる。As shown in FIG. 4, the low resistance n-type anode short layer 16 may be present beyond the p-type emitter layer 2 and into the n-type base layer 1. By forming the n-type anode short layer 16 between the p-type emitter layer 2 and the n-type base layer 1, electrons and holes are recombined in the n-type anode short layer 16 and an electron-hole pair is formed. The rate of disappearance increases. Therefore, injection of holes from the p-type emitter layer 2 to the n-type base layer 1 can be suppressed, and the amount of carriers accumulated on the anode side in the n-type base layer 1 can be further reduced.
【００３６】図４の構造は、例えば、ｎ型ベース層１の
裏面内にｎ型アノードショート層１６を拡散形成した
後、ｎ型アノードショート層１６の表面内に選択的にｐ
型エミッタ層２を拡散形成することにより得られる。In the structure shown in FIG. 4, for example, after the n-type anode short layer 16 is diffused and formed in the back surface of the n-type base layer 1, p is selectively formed in the surface of the n-type anode short layer 16.
It is obtained by diffusing the mold emitter layer 2.
【００３７】図５は本発明の更に別の実施の形態に係る
電力用半導体装置の要部を示す断面図である。FIG. 5 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【００３８】この実施の形態の半導体装置が図１図示の
半導体装置と異なる点は、ｎ型ベース層１のアノード側
に低キャリアライフタイム層１１を挿設したことにあ
る。The semiconductor device of this embodiment differs from the semiconductor device shown in FIG. 1 in that a low carrier lifetime layer 11 is inserted on the anode side of the n-type base layer 1.
【００３９】図５図示の半導体装置によれば、低キャリ
アライフタイム層１１により、ｎ型ベース層１中のアノ
ード側のキャリアの蓄積量が減り、図３及び図４図示の
半導体装置と同様、ターンオフ時間が短縮される。According to the semiconductor device shown in FIG. 5, the low carrier lifetime layer 11 reduces the amount of accumulated carriers on the anode side in the n-type base layer 1, and like the semiconductor devices shown in FIGS. 3 and 4, Turn-off time is reduced.
【００４０】低キャリアライフタイム層１１は、例え
ば、図６に示すように、アノード側からプロトンＨ+ の
正イオンを照射することにより得られる。また、図６で
は装置構造が完成した後、プロトンＨ+ を照射している
が、装置構造が完成する前にプロトンＨ+ を照射して低
キャリアライフタイム層１１を形成してもよい。The low carrier lifetime layer 11 is obtained, for example, by irradiating positive ions of proton H + from the anode side as shown in FIG. Further, in FIG. 6, although the proton H + is irradiated after the device structure is completed, the low carrier lifetime layer 11 may be formed by irradiating the proton H + before the device structure is completed.
【００４１】図７は本発明の更に別の実施の形態に係る
電力用半導体装置の要部を示す断面図である。FIG. 7 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【００４２】この実施の形態の電力用半導体装置が図１
図示の半導体装置と異なる点は、カソード電極７が全て
のトレンチ間領域１０にコンタクトせず、一部のトレン
チ間領域１０に周期的にコンタクトすることにある。よ
り具体的には、カソード電極７とコンタクトし、電流通
路として機能するトレンチ間領域１０ａと、絶縁層２５
で覆われ、電流通路として機能しないダミートレンチ間
領域１０ｂとが交互に配設される。トレンチ間領域１０
ａ、１０ｂ内には選択的にｎ型エミッタ層４が形成され
る。従って、カソード電極７はｐ型ベース層３及びｎ型
エミッタ層４の両方にコンタクトする。The power semiconductor device of this embodiment is shown in FIG.
The difference from the illustrated semiconductor device is that the cathode electrode 7 does not contact all the inter-trench regions 10 but periodically contacts a part of the inter-trench regions 10. More specifically, the inter-trench region 10a that contacts the cathode electrode 7 and functions as a current path, and the insulating layer 25.
And the dummy inter-trench regions 10b which do not function as current paths are alternately arranged. Inter-trench region 10
The n-type emitter layer 4 is selectively formed in a and 10b. Therefore, the cathode electrode 7 contacts both the p-type base layer 3 and the n-type emitter layer 4.
【００４３】図７図示の半導体装置によれば、カソード
電極７とコンタクトしないダミートレンチ間領域１０ｂ
には電流が流れないため、ダミートレンチ間領域１０ｂ
が実質的にトレンチの一部として機能する。この結果、
ｐ型ベース層３の実効的な面積が小さくなり、ｎ型ベー
ス１のカソード側に蓄積された正孔がカソード電極７に
排出される際の抵抗が大きくなる。これにより、ｎ型ベ
ース層１のカソード側のキャリアの蓄積層が増加し、導
通損失が更に低減される。According to the semiconductor device shown in FIG. 7, the dummy inter-trench region 10b which does not contact the cathode electrode 7 is formed.
Current does not flow into the dummy trench region 10b.
Substantially function as part of the trench. As a result,
The effective area of the p-type base layer 3 is reduced, and the resistance when the holes accumulated on the cathode side of the n-type base 1 are discharged to the cathode electrode 7 is increased. As a result, the carrier accumulation layer on the cathode side of the n-type base layer 1 is increased, and the conduction loss is further reduced.
【００４４】また、ＩＥＧＴモードで動作させるには、
トレンチ１７のうちｎ型ベース層１中の部分の深さをＤ
とし、トレンチ間領域１０ａの｛１００｝側面の間の距
離（電流通路の幅）を２Ｗs とし、隣り合うトレンチ間
領域１０ａの間の距離（隣り合う電流通路の間の距離）
を２Ｗt とした場合に、Ｘ＝（Ｗt ＋Ｄ）／Ｗs なる式
で定義されるＸがＸ≧５を満足するように設定する。To operate in the IEGT mode,
The depth of the portion of the trench 17 in the n-type base layer 1 is D
And the distance between the {100} side surfaces of the inter-trench region 10a (width of the current passage) is 2 Ws, and the distance between adjacent inter-trench regions 10a (distance between adjacent current passages).
Is set to 2 Wt, X defined by the equation X = (Wt + D) / Ws is set so as to satisfy X ≧ 5.
【００４５】なお、ｎ型エミッタ層４は、ｐ型ベース層
３内で隣り合うトレンチ１７間を横断する複数の領域か
らなるものであってもよい。また、図８に示すように、
ｎ型エミッタ層４を、ダミートレンチ間領域１０ｂに形
成せず、トレンチ間領域１０ａにのみ形成しても同様の
効果が得られる。The n-type emitter layer 4 may be composed of a plurality of regions which cross between the adjacent trenches 17 in the p-type base layer 3. Also, as shown in FIG.
Even if the n-type emitter layer 4 is not formed in the dummy inter-trench region 10b but is formed only in the inter-trench region 10a, the same effect can be obtained.
【００４６】図９は本発明の更に別の実施の形態に係る
電力用半導体装置の要部を示す断面図である。FIG. 9 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【００４７】この実施の形態の電力用半導体装置が図１
図示の半導体装置と異なる点は、ｎ型ベース層１とｐ型
エミッタ層２との間に低抵抗のｎ型バッファ層１９を配
設したことにある。The power semiconductor device of this embodiment is shown in FIG.
The difference from the illustrated semiconductor device is that a low-resistance n-type buffer layer 19 is provided between the n-type base layer 1 and the p-type emitter layer 2.
【００４８】図１０は本発明の更に別の実施の形態に係
る電力用半導体装置の要部を示す断面図である。FIG. 10 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【００４９】この実施の形態の電力用半導体装置が図５
図示の半導体装置と異なる点は、低キャリアライフタイ
ム層１１とｐ型エミッタ層２との間に低抵抗のｎ型バッ
ファ層１９を配設したことにある。The power semiconductor device of this embodiment is shown in FIG.
The difference from the illustrated semiconductor device is that a low resistance n-type buffer layer 19 is provided between the low carrier lifetime layer 11 and the p-type emitter layer 2.
【００５０】図１１は本発明の更に別の実施の形態に係
る電力用半導体装置（電力用ダイオード）の要部を示す
断面図である。FIG. 11 is a sectional view showing a main part of a power semiconductor device (power diode) according to still another embodiment of the present invention.
【００５１】図１１において、高抵抗のｎ型ベース層１
の裏面には低抵抗のｐ型エミッタ層２が形成される。ｎ
型ベース層１内にはその途中の深さまで達する複数のト
レンチ１７が形成される。従って、トレンチ１７の間
に、半導体からなるトレンチ間領域１０、即ち電流通路
が規定される。ｎ型ベース層１の不純物濃度は、２×１
０14ｃｍ-3以下であることが好ましい。In FIG. 11, a high resistance n-type base layer 1 is formed.
A low resistance p-type emitter layer 2 is formed on the back surface of the. n
A plurality of trenches 17 are formed in the mold base layer 1 so as to reach a depth in the middle thereof. Therefore, the inter-trench region 10 made of semiconductor, that is, the current path is defined between the trenches 17. The impurity concentration of the n-type base layer 1 is 2 × 1
It is preferably 0 14 cm -3 or less.
【００５２】ｎ型ベース層１の表内面には、トレンチ１
７に接して低抵抗のｎ型エミッタ層４が形成される。ト
レンチ１７内にはゲート絶縁膜６を介してゲート電極５
が埋め込み形成される。ｎ型エミッタ層４にコンタクト
し、且つゲート電極５と絶縁が保たれるようにカソード
電極７が配設される。ｐ型エミッタ層２にコンタクトす
るようにアノード電極８が配設される。A trench 1 is formed on the inner surface of the n-type base layer 1.
A low resistance n-type emitter layer 4 is formed in contact with 7. The gate electrode 5 is formed in the trench 17 via the gate insulating film 6.
Are embedded and formed. A cathode electrode 7 is provided so as to contact the n-type emitter layer 4 and be insulated from the gate electrode 5. An anode electrode 8 is arranged so as to contact the p-type emitter layer 2.
【００５３】図１１図示の電力用半導体装置も、図１乃
至図１０図示の電力用半導体装置と同様に、図２図示の
半導体基板を使用して形成される。トレンチ１７の表面
形状（平面形状）は長方形で、その短辺は長辺に対して
十分に小さい。同長辺はオリエンテーションフラット１
５に対して平行または直角となるように形成される。従
って、同長辺に対応するトレンチ１７及びトレンチ間領
域１０の界面は｛１００｝面に沿って広がる。なお、ト
レンチ１７の表面形状（平面形状）は長方形に限定され
るものではない。要はゲート電極５に対面するトレンチ
間領域１０の側面において、｛１００｝面が占める割合
が十分に高くなるようにすればよい。The power semiconductor device shown in FIG. 11 is also formed by using the semiconductor substrate shown in FIG. 2 similarly to the power semiconductor device shown in FIGS. The surface shape (planar shape) of the trench 17 is rectangular, and its short side is sufficiently smaller than its long side. Orientation flat 1 on the same long side
It is formed so as to be parallel to or perpendicular to 5. Therefore, the interface between the trench 17 and the inter-trench region 10 corresponding to the same long side extends along the {100} plane. The surface shape (planar shape) of the trench 17 is not limited to the rectangular shape. The point is that the ratio of the {100} plane to the side surface of the inter-trench region 10 facing the gate electrode 5 should be sufficiently high.
【００５４】このように構成された電力用半導体装置の
動作は、以下の通りである。The operation of the power semiconductor device configured as described above is as follows.
【００５５】即ち、ターンオン時には、アノードが正と
なるように、アノード・カソード間に電圧（順バイアス
電圧）を印加する。ここで、ゲート電極５がカソードと
等電位の時には、ｐ型エミッタ層２及びｎ型エミッタ層
４から夫々正孔及び電子がｎ型ベース層１に注入され
る。これにより、ｎ型ベース層１内にキャリアが蓄積さ
れてｎ型ベース層１の抵抗が低下し、半導体装置は導通
状態となる。That is, at turn-on, a voltage (forward bias voltage) is applied between the anode and the cathode so that the anode becomes positive. Here, when the gate electrode 5 has the same potential as the cathode, holes and electrons are injected into the n-type base layer 1 from the p-type emitter layer 2 and the n-type emitter layer 4, respectively. As a result, carriers are accumulated in the n-type base layer 1 and the resistance of the n-type base layer 1 is reduced, and the semiconductor device becomes conductive.
【００５６】また、ゲート電極５に正バイアス電圧が印
加されると、トレンチ１７の周囲に電子が蓄積された蓄
積層２２が形成される。これにより、ｎ型エミッタ層４
からｎ型ベース層１への電子注入は実質的に蓄積層２２
を通じて行なわれるようになる。一方、ｎ型ベース層１
内に蓄積された正孔は、トレンチ１７間の狭い領域を通
じてカソードへ排出される。このため、正孔の排出抵抗
が大きくなり、ｎ型ベース層１内のトレンチ１７直下の
領域中にキャリアが蓄積される。従って、本半導体装置
の導通損失がより低くなる。When a positive bias voltage is applied to the gate electrode 5, a storage layer 22 in which electrons are stored is formed around the trench 17. Thereby, the n-type emitter layer 4
Electron injection from the n-type base layer 1 into the storage layer 22
Will be conducted through. On the other hand, the n-type base layer 1
The holes accumulated therein are discharged to the cathode through the narrow region between the trenches 17. Therefore, the hole discharge resistance is increased, and carriers are accumulated in the region directly below the trench 17 in the n-type base layer 1. Therefore, the conduction loss of the present semiconductor device becomes lower.
【００５７】図１１図示の半導体装置のターンオフ時に
は、アノード・カソード間にゼロまたは逆バイアス電圧
を印加する。これにより、ｐ型エミッタ層２及びｎ型エ
ミッタ層４からｎ型ベース層１へ夫々正孔及び電子が注
入されなくなる。この結果、ｎ型ベース層１は導電変調
を起こさなくなり、やがて半導体装置は非導通状態にな
る。When the semiconductor device shown in FIG. 11 is turned off, zero or reverse bias voltage is applied between the anode and the cathode. This prevents holes and electrons from being injected into the n-type base layer 1 from the p-type emitter layer 2 and the n-type emitter layer 4, respectively. As a result, the n-type base layer 1 does not undergo conductivity modulation, and the semiconductor device eventually becomes non-conductive.
【００５８】また、アノード・カソード間に順バイアス
電圧を印加したままでも、ゲート電極５にカソードに対
して負の電圧（負バイアス電圧）を印加することによ
り、本半導体装置をターンオフすることができる。この
場合、トレンチ１７の側壁面からｎ型ベース層１へ伸び
る空乏層が互いに接触して、ｎ型エミッタ層４からの電
子の注入をピンチオフすることにより、本半導体装置が
非導通状態になる。Even when the forward bias voltage is applied between the anode and the cathode, the present semiconductor device can be turned off by applying a negative voltage (negative bias voltage) to the gate electrode 5 with respect to the cathode. . In this case, the depletion layers extending from the sidewall surface of the trench 17 to the n-type base layer 1 are in contact with each other, and the injection of electrons from the n-type emitter layer 4 is pinched off, whereby the semiconductor device becomes non-conductive.
【００５９】なお、図１１図示の半導体装置の変更例と
して、埋め込み構造のゲート電極５をカソード側ではな
く、アノード側に配設することができる。また、カソー
ド側及びアノード側の両方にゲート電極５を設けてもよ
い。この場合、アノード電極８に対してゲート電極５に
負バイアス電圧を印加することによって、同様な効果が
得られる。As a modification of the semiconductor device shown in FIG. 11, the gate electrode 5 having a buried structure can be provided not on the cathode side but on the anode side. Further, the gate electrode 5 may be provided on both the cathode side and the anode side. In this case, the same effect can be obtained by applying a negative bias voltage to the gate electrode 5 with respect to the anode electrode 8.
【００６０】また、図１２に示すように、ｎ型エミッタ
層４内にカソード電極７及びｎ型ベース層１に接するよ
うに、低抵抗のｐ型ショート層１８を形成してもよい。
なお、ｐ型ショート層１８は、ｎ型エミッタ層４内で隣
り合うトレンチ１７間を横断する複数の領域からなるも
のであってもよい。As shown in FIG. 12, a low resistance p-type short layer 18 may be formed in the n-type emitter layer 4 so as to be in contact with the cathode electrode 7 and the n-type base layer 1.
The p-type short layer 18 may be composed of a plurality of regions that cross between the adjacent trenches 17 in the n-type emitter layer 4.
【００６１】また、ｎ型ベース層１とｐ型エミッタ層２
との間に低抵抗のｎ型バッファ層１９（図９参照）を配
設してもよい。Further, the n-type base layer 1 and the p-type emitter layer 2
A low-resistance n-type buffer layer 19 (see FIG. 9) may be disposed between and.
【００６２】図１３は本発明の更に別の実施の形態に係
る電力用半導体装置の要部を示す平面図である。図１
４、図１５、図１６及び図１７は、図１３中の夫々XIV
−XIV線、XV−XV線、XVI −XVI 線及びXVII−XVII線に
沿った断面図である。FIG. 13 is a plan view showing a main part of a power semiconductor device according to still another embodiment of the present invention. Figure 1
4, FIG. 15, FIG. 16 and FIG. 17 are respectively XIV in FIG.
FIG. 7 is a cross-sectional view taken along line -XIV, XV-XV line, XVI-XVI line and XVII-XVII line.
【００６３】高抵抗のｎ型ベース層３１の裏面に低抵抗
のｎ型バッファ層３２を介して低抵抗のｐ型エミッタ層
３３が形成される。ｎ型ベース層３１の表面内にはｐ型
ベース層３４が拡散形成される。ｎ型ベース層３１の不
純物濃度は、２×１０14ｃｍ -3以下であることが好まし
い。A low resistance is formed on the back surface of the high resistance n-type base layer 31.
P-type emitter layer having low resistance through the n-type buffer layer 32 of
33 is formed. p-type in the surface of the n-type base layer 31
The base layer 34 is formed by diffusion. of the n-type base layer 31
Pure substance concentration is 2 × 1014cm -3Preferably less than
Yes.
【００６４】ｐ型ベース層３４及びｎ型ベース層３１内
には、ｐ型ベース層３４を貫通し、ｎ型ベース層３１の
途中まで達する深さの複数のトレンチ３５が形成され
る。トレンチ３５はストライプ状で微小な間隔をおいて
平行に配置される。従って、トレンチ３５の間に、半導
体からなるトレンチ間領域４５、即ち電流通路が規定さ
れる。トレンチ３５内にはゲート絶縁膜３６を介してゲ
ート電極３７が埋め込み形成される。In the p-type base layer 34 and the n-type base layer 31, a plurality of trenches 35 penetrating the p-type base layer 34 and reaching the middle of the n-type base layer 31 are formed. The trenches 35 are stripe-shaped and are arranged in parallel with each other at a minute interval. Therefore, an inter-trench region 45 made of a semiconductor, that is, a current path is defined between the trenches 35. A gate electrode 37 is embedded in the trench 35 via a gate insulating film 36.
【００６５】トレンチ３５の表面形状（平面形状）は長
方形で、その短辺は長辺に対して十分に小さい。同長辺
はオリエンテーションフラット１５（図２参照）に対し
て平行または直角となるように形成される。従って、同
長辺に対応するトレンチ３５及びトレンチ間領域４５の
界面は｛１００｝面に沿って広がる。なお、トレンチ３
５の表面形状（平面形状）は長方形に限定されるもので
はない。要はゲート電極３７に対面するトレンチ間領域
４５の側面において、｛１００｝面が占める割合が十分
に高くなるようにすればよい。The surface shape (planar shape) of the trench 35 is rectangular, and its short side is sufficiently smaller than its long side. The same long side is formed so as to be parallel or perpendicular to the orientation flat 15 (see FIG. 2). Therefore, the interface between the trench 35 and the inter-trench region 45 corresponding to the same long side extends along the {100} plane. In addition, trench 3
The surface shape (planar shape) of 5 is not limited to a rectangle. The point is that the ratio of the {100} plane to the side surface of the inter-trench region 45 facing the gate electrode 37 should be sufficiently high.
【００６６】ｐ型ベース層３４の表面内には低抵抗のｎ
型エミッタ層３８が拡散形成される。また、ｎ型ベース
層３１内には、トレンチ３５と同じ深さに低抵抗のｐ型
リング層３９が、１グループ（例えば５００〜２０００
本の）のトレンチ３５を包囲するように形成される。ｐ
型リング層３９の、トレンチ３５の長辺に対して直角な
領域上には、厚い絶縁膜４０を介してゲート引出し電極
４１が配設される。ゲート引出し電極４１は、トレンチ
３５の端部でゲート電極３７とコンタクトする。In the surface of the p-type base layer 34, n of low resistance is formed.
The type emitter layer 38 is formed by diffusion. In the n-type base layer 31, a group of low-resistance p-type ring layers 39 having the same depth as the trench 35 (e.g., 500 to 2000) is formed.
It is formed so as to surround the (book) trench 35. p
A gate lead electrode 41 is provided on a region of the mold ring layer 39 that is perpendicular to the long side of the trench 35 with a thick insulating film 40 interposed therebetween. The gate extraction electrode 41 contacts the gate electrode 37 at the end of the trench 35.
【００６７】ｐ型ベース層３４及びｎ型エミッタ層３８
の両方にコンタクトするようにカソード電極４２が配設
される。ゲート電極３７とカソード電極４２とは厚い絶
縁膜４６により絶縁される。また、ゲート引出し電極４
１にコンタクトするように、電極４１上に低抵抗化電極
４３が配設される。低抵抗化電極４３は、Ａｌ等の金属
の薄膜からなる。カソード電極４２と低抵抗化電極４３
とは、異なる領域に配置され、互いに絶縁される。ま
た、ｐ型エミッタ層３３にコンタクトするようにアノー
ド電極４４が配設される。P-type base layer 34 and n-type emitter layer 38
Cathode electrode 42 is arranged so as to contact both of them. The gate electrode 37 and the cathode electrode 42 are insulated by the thick insulating film 46. In addition, the gate extraction electrode 4
A low resistance electrode 43 is disposed on the electrode 41 so as to contact the electrode 1. The low resistance electrode 43 is made of a thin film of a metal such as Al. Cathode electrode 42 and low resistance electrode 43
And are arranged in different regions and insulated from each other. An anode electrode 44 is arranged so as to contact the p-type emitter layer 33.
【００６８】ｐ型リング層３９は、本半導体装置がオフ
状態において、アノード・カソード間に印加される電圧
により空乏化しないように、十分高いキャリア濃度を有
する。具体的には、ｐ型リング層３９は、１×１０17ｃ
ｍ-3以上の平均キャリア濃度を有することが望ましい。The p-type ring layer 39 has a sufficiently high carrier concentration so as not to be depleted by the voltage applied between the anode and the cathode when the present semiconductor device is in the off state. Specifically, the p-type ring layer 39 is 1 × 10 17 c
It is desirable to have an average carrier concentration of m -3 or more.
【００６９】なお、図１３乃至図１７図示の半導体装置
において、ｎ型エミッタ層３８は、トレンチ間領域４５
内において、ｐ型ベース層３４の表面内全体に形成され
るが、図１図示の半導体装置のように、トレンチ３５の
長辺に沿って且つこれに接するように部分的に形成して
もよい。この場合、ｐ型ベース層３４は、ｎ型エミッタ
層３８間でカソード電極４２とコンタクトする。In the semiconductor device shown in FIGS. 13 to 17, the n-type emitter layer 38 is formed in the inter-trench region 45.
In the inside, it is formed in the entire surface of the p-type base layer 34, but as in the semiconductor device shown in FIG. 1, it may be partially formed along the long side of the trench 35 so as to be in contact therewith. . In this case, the p-type base layer 34 contacts the cathode electrode 42 between the n-type emitter layers 38.
【００７０】図１３乃至図１７図示の半導体装置のオフ
状態、即ちカソード電極４２が接地され、ゲート電極３
７にしきい値電圧以下の電圧が印加された状態におい
て、アノード電極４４に所定の正電圧が印加されると、
ｎ型ベース層３１内のトレンチ３５近傍の電位分布は図
１４中に破線で示すようになる。図１４図示の如く、ｐ
型リング層３９を形成することにより、トレンチ３５の
底部のコーナーにおいても、等電位線は直線的となり、
電界集中が緩和される。これにより本半導体装置の耐圧
の劣化を防ぐことができる。The semiconductor device shown in FIGS. 13 to 17 is in the off state, that is, the cathode electrode 42 is grounded and the gate electrode 3
When a predetermined positive voltage is applied to the anode electrode 44 in a state where a voltage equal to or lower than the threshold voltage is applied to 7,
The potential distribution near the trench 35 in the n-type base layer 31 is as shown by the broken line in FIG. As shown in FIG. 14, p
By forming the mold ring layer 39, the equipotential lines become linear even at the corners of the bottom of the trench 35,
Electric field concentration is relieved. This makes it possible to prevent the breakdown voltage of the semiconductor device from deteriorating.
【００７１】図１８は本発明の更に別の実施の形態に係
る電力用半導体装置の要部を示す平面図である。図１９
及び図２０は、図１８中の夫々XIX −XIX 線及びXX−XX
線に沿った断面図である。また、図１８中のXV−XV線及
びXVI −XVI 線に沿った断面は、夫々図１５及び図１６
図示の断面と実質的に同一となる。なお、以下の図にお
いて、図１３乃至図１７と同一部分には同一符号を付し
て詳細な説明を省略する。FIG. 18 is a plan view showing a main part of a power semiconductor device according to still another embodiment of the present invention. FIG. 19
20 and 20 are XIX-XIX line and XX-XX in FIG. 18, respectively.
It is sectional drawing which followed the line. In addition, cross sections taken along the line XV-XV and the line XVI-XVI in FIG. 18 are shown in FIGS. 15 and 16, respectively.
It is substantially the same as the cross section shown. In the following drawings, the same parts as those in FIGS. 13 to 17 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００７２】この実施の形態の電力用半導体装置が図１
３乃至図１７図示の半導体装置と異なる点は、カソード
電極４２が全てのトレンチ間領域４５にコンタクトせ
ず、一部のトレンチ間領域４５に周期的にコンタクトす
ることにある。より具体的には、カソード電極４２にコ
ンタクトし、電流通路として機能するトレンチ間領域４
５ａと、絶縁層４６で覆われ、電流通路として機能しな
いダミートレンチ間領域４５ｂとが交互に配設される。The power semiconductor device of this embodiment is shown in FIG.
3 to 17 is different from the semiconductor device shown in FIGS. 3 to 17 in that the cathode electrode 42 does not contact all the inter-trench regions 45 but periodically contacts a part of the inter-trench regions 45. More specifically, the inter-trench region 4 that contacts the cathode electrode 42 and functions as a current path.
5a and regions 45b between dummy trenches which are covered with the insulating layer 46 and do not function as current paths are alternately arranged.
【００７３】図１８乃至図２０図示の半導体装置によれ
ば、カソード電極４２とコンタクトしないダミートレン
チ間領域４５ｂには電流が流れないため、ダミートレン
チ間領域４５ｂが実質的にトレンチの一部として機能す
る。この結果、ｐ型ベース層４３の実効的な面積が小さ
くなり、ｎ型ベース３１のカソード側に蓄積された正孔
がカソード電極４２に排出される際の抵抗が大きくな
る。これにより、ｎ型ベース層３１のカソード側のキャ
リアの蓄積層が増加し、導通損失が更に低減される。According to the semiconductor device shown in FIGS. 18 to 20, since no current flows in the dummy inter-trench region 45b which is not in contact with the cathode electrode 42, the dummy inter-trench region 45b substantially functions as a part of the trench. To do. As a result, the effective area of the p-type base layer 43 is reduced, and the resistance when the holes accumulated on the cathode side of the n-type base 31 are discharged to the cathode electrode 42 is increased. As a result, the carrier accumulation layer on the cathode side of the n-type base layer 31 increases, and the conduction loss is further reduced.
【００７４】図２１は本発明の更に別の実施の形態に係
る電力用半導体装置の要部を示す平面図である。図２２
は、図２１中のXXII−XXII線に沿った断面図である。FIG. 21 is a plan view showing a main part of a power semiconductor device according to still another embodiment of the present invention. FIG. 22
FIG. 22 is a sectional view taken along line XXII-XXII in FIG. 21.
【００７５】この実施の形態の電力用半導体装置が図１
３乃至図１７図示の半導体装置と異なる点は、ｐ型リン
グ層３９を拡散形成した後にトレンチ３５を形成したこ
とにある。このため、ｐ型不純物が横方向に拡散し、ト
レンチ３５を形成する領域までｐ型リング層３９が広が
る。The power semiconductor device of this embodiment is shown in FIG.
3 to 17 is different from the semiconductor device shown in FIGS. 3 to 17 in that the trench 35 is formed after the p-type ring layer 39 is diffused and formed. Therefore, the p-type impurity diffuses laterally, and the p-type ring layer 39 spreads to the region where the trench 35 is formed.
【００７６】このような構造の場合、ラッチアップ耐量
（ラッチアップ開始電流）を上げるため、ｐ型リング層
３９のパターンエッジから横方向拡散距離よりも長い距
離Ｌ１だけ離れていないトレンチ間領域４５内には、ｎ
型エミッタ層３８を形成しないようにする。In the case of such a structure, in order to increase the latch-up withstand amount (latch-up start current), in the inter-trench region 45 not separated from the pattern edge of the p-type ring layer 39 by a distance L1 longer than the lateral diffusion distance. Has n
The type emitter layer 38 is not formed.
【００７７】また、ｐ型不純物の横方向拡散を予め考慮
し、図２３図示の如く、ｐ型リング層３９のパターンエ
ッジを、トレンチ３５の幅よりも小さい距離Ｌ２だけト
レンチ３５の側面より外側に配置してもよい。In consideration of the lateral diffusion of p-type impurities, the pattern edge of the p-type ring layer 39 is located outside the side surface of the trench 35 by a distance L2 smaller than the width of the trench 35, as shown in FIG. You may arrange.
【００７８】図２２及び２３図示の半導体装置のオフ状
態において、アノード電極４４に所定の正電圧が印加さ
れた際の、ｎ型ベース層３１内のトレンチ３５近傍の電
位分布は夫々図２２及び図２３中に破線で示すようにな
る。22 and 23 show potential distributions in the vicinity of the trench 35 in the n-type base layer 31 when a predetermined positive voltage is applied to the anode electrode 44 in the off state of the semiconductor device shown in FIGS. 22 and 23, respectively. 23 is indicated by a broken line.
【００７９】[0079]
【発明の効果】本発明に係る電力用半導体装置によれ
ば、トレンチ内に配設されたゲート電極に対面する電流
通路の側面の支配的な面方位を｛１００｝面とすること
により、オン状態におけるトレンチ直下のベース層中に
蓄積されるキャリアの量を増大させ、従来よりも導通損
失を低減させることができる。According to the power semiconductor device of the present invention, the dominant side surface orientation of the side surface of the current path facing the gate electrode disposed in the trench is the {100} plane. In this state, the amount of carriers accumulated in the base layer directly below the trench can be increased, and the conduction loss can be reduced as compared with the conventional case.
【図１】本発明の実施の形態に係る電力用半導体装置の
要部を示す断面図。FIG. 1 is a sectional view showing a main part of a power semiconductor device according to an embodiment of the present invention.
【図２】図１図示の電力用半導体装置の製造に用いる半
導体基板を示す平面図。FIG. 2 is a plan view showing a semiconductor substrate used for manufacturing the power semiconductor device shown in FIG.
【図３】本発明の別の実施の形態に係る電力用半導体装
置の要部を示す断面図。FIG. 3 is a sectional view showing a main part of a power semiconductor device according to another embodiment of the present invention.
【図４】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。FIG. 4 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図５】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。FIG. 5 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図６】図５図示の電力用半導体装置の低キャリアライ
フタイム層の形成方法を説明するための図。6 is a diagram for explaining a method of forming a low carrier lifetime layer of the power semiconductor device shown in FIG.
【図７】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。FIG. 7 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図８】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。FIG. 8 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図９】本発明の更に別の実施の形態に係る電力用半導
体装置の要部を示す断面図。FIG. 9 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図１０】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す断面図。FIG. 10 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図１１】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す断面図。FIG. 11 is a sectional view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図１２】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す断面図。図５の電力用半導体装置
の変形例を示す断面図FIG. 12 is a sectional view showing an essential part of a power semiconductor device according to still another embodiment of the present invention. Sectional drawing which shows the modification of the power semiconductor device of FIG.
【図１３】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。FIG. 13 is a plan view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図１４】図１３中のXIV −XIV 線に沿った断面図。14 is a sectional view taken along line XIV-XIV in FIG.
【図１５】図１３中のXV−XV線に沿った断面図。FIG. 15 is a sectional view taken along line XV-XV in FIG.
【図１６】図１３中のXVI −XVI 線に沿った断面図。16 is a sectional view taken along line XVI-XVI in FIG.
【図１７】図１３中のXVII−XVII線に沿った断面図。FIG. 17 is a sectional view taken along line XVII-XVII in FIG.
【図１８】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。FIG. 18 is a plan view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図１９】図１８中のXIX −XIX 線に沿った断面図。FIG. 19 is a sectional view taken along line XIX-XIX in FIG.
【図２０】図１８中のXX−XX線に沿った断面図。20 is a cross-sectional view taken along the line XX-XX in FIG.
【図２１】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す平面図。FIG. 21 is a plan view showing a main part of a power semiconductor device according to still another embodiment of the present invention.
【図２２】図２１中のXXII−XXII線に沿った断面図。22 is a sectional view taken along line XXII-XXII in FIG. 21.
【図２３】本発明の更に別の実施の形態に係る電力用半
導体装置の要部を示す断面図。FIG. 23 is a sectional view showing an essential part of a power semiconductor device according to still another embodiment of the present invention.
【図２４】従来の電力用半導体装置の要部を示す断面
図。FIG. 24 is a cross-sectional view showing a main part of a conventional power semiconductor device.
【図２５】図２４図示の電力用半導体装置の製造に用い
る半導体基板を示す平面図。25 is a plan view showing a semiconductor substrate used for manufacturing the power semiconductor device shown in FIG. 24. FIG.
１、３１…ｎ型ベース層（第２導電型ベース層） ２、３３…ｐ型エミッタ層（第１導電型エミッタ層） ３、３４…ｐ型ベース層（第１導電型ベース層） ４、３８…ｎ型エミッタ層（第２導電型エミッタ層） ５、３７…ゲート電極 ６、３６…ゲート絶縁膜 ７、４２…カソード電極（第１の主電極） ８、４４…アノード電極（第２の主電極） １０、４５…トレンチ間領域 １１…低キャリアライフタイム層 １６…ｎ型アノードショート層 １７、３５…トレンチ 1, 31 ... N-type base layer (second conductivity type base layer) 2, 33 ... P-type emitter layer (first conductivity type emitter layer) 3, 34 ... P-type base layer (first conductivity type base layer) 4, 38 ... N-type emitter layer (second conductivity type emitter layer) 5, 37 ... Gate electrode 6, 36 ... Gate insulating film 7, 42 ... Cathode electrode (first main electrode) 8, 44 ... Anode electrode (second main electrode) 10, 45 ... Region between trenches 11 ... Low carrier lifetime 16 ... n-type anode short layer 17, 35 ... Trench
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６５５Ｆ (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/78 H01L 29/78 655F (72) Inventor Akio Nakagawa 1 Komukai Toshiba-cho, Kawasaki-shi, Kanagawa Prefecture Address Stock Company Toshiba Research and Development Center (72) Inventor Hiromichi Ohashi 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki City, Kanagawa Stock Company Toshiba Research and Development Center
Claims (8)
態において導電変調を起こす第２導電型ベース層と、 前記第２導電型ベース層の表面内に形成された第１導電
型ベース層と、 前記第１導電型ベース層を貫通し且つ前記第２導電型ベ
ース層の途中の深さまで到達し、複数の電流通路を規定
するように形成された複数のトレンチと、 各電流通路に対面するようにトレンチ内にゲート絶縁膜
を介して埋め込み形成されたゲート電極と、 各電流通路内で且つ前記第１導電型ベース層の表面内に
形成された第２導電型エミッタ層と、 前記第２導電型エミッタ層及び前記第１導電型ベース層
に接続された第１主電極と、 前記第１導電型エミッタ層に接続された第２主電極と、
を具備し、前記ゲート電極に対面する前記電流通路の側
面が実質的に｛１００｝面からなり、装置のオン状態に
おいて、前記電流通路の前記側面内で且つ前記第２導電
型ベース層内に第２導電型キャリアの蓄積層が形成さ
れ、前記蓄積層を通して、前記トレンチより下の前記第
２導電型ベース層内の領域へ前記第２導電型キャリアが
注入されることを特徴とする電力用半導体装置。1. A first-conductivity-type emitter layer, a second-conductivity-type base layer formed on the first-conductivity-type emitter layer and causing conductivity modulation when the device is in an on-state, and the second-conductivity-type base layer. A first conductive type base layer formed in the surface, and a first conductive type base layer that penetrates the first conductive type base layer and reaches a midway depth of the second conductive type base layer to define a plurality of current paths. A plurality of formed trenches, a gate electrode embedded in the trench via a gate insulating film so as to face each current path, and formed in each current path and on the surface of the first conductivity type base layer. Second conductive type emitter layer, a first main electrode connected to the second conductive type emitter layer and the first conductive type base layer, and a second main electrode connected to the first conductive type emitter layer When,
And a side surface of the current path facing the gate electrode is substantially a {100} plane, and in the ON state of the device, in the side surface of the current path and in the second conductivity type base layer. A storage layer of second conductivity type carriers is formed, and the second conductivity type carriers are injected through the storage layer into a region in the second conductivity type base layer below the trench. Semiconductor device.
型ベース層との間に配設された第２導電型バッファ層を
更に具備することを特徴とする請求項１に記載の電力用
半導体装置。2. The power according to claim 1, further comprising a second conductive type buffer layer disposed between the first conductive type emitter layer and the second conductive type base layer. Semiconductor device.
キャリアライフタイム層を更に具備することを特徴とす
る請求項１または２に記載の電力用半導体装置。3. The power semiconductor device according to claim 1, further comprising a low carrier lifetime layer formed in the second conductive type base layer.
記トレンチ部分間に位置し且つ表面を絶縁膜により被覆
されたダミートレンチ間領域とからなることを特徴とす
る請求項１乃至３のいずれかに記載の電力用半導体装
置。4. Each of the trenches comprises a plurality of trench portions and a dummy inter-trench region located between the trench portions and having a surface covered with an insulating film. The semiconductor device for electric power as described in 1.
前記トレンチと実質的に同じ深さを有するように前記第
２導電型ベース層の表面内に形成された第１導電型リン
グ層を更に具備することを特徴とする請求項１乃至４の
いずれかに記載の電力用半導体装置。5. A first conductivity type ring layer formed in the surface of the second conductivity type base layer so as to surround the trench and the current path and to have a depth substantially the same as the trench. The power semiconductor device according to claim 1, further comprising:
電型リング層上に絶縁膜を介して配設されたゲート引出
し電極と、前記引出し電極上に配設された金属薄膜から
なる低抵抗化電極と、を更に具備することを特徴とする
請求項５に記載の電力用半導体装置。6. A low resistance composed of a gate lead electrode connected to the gate electrode and provided on the first conductivity type ring layer via an insulating film, and a metal thin film provided on the lead electrode. The power semiconductor device according to claim 5, further comprising: a charge conversion electrode.
型エミッタ層に並設された第２導電型ショート層を介し
て前記第２主電極と電気的に接続されることを特徴とす
る請求項１乃至６のいずれかに記載の電力用半導体装
置。7. The second conductive type base layer is electrically connected to the second main electrode via a second conductive type short layer provided in parallel with the first conductive type emitter layer. The power semiconductor device according to any one of claims 1 to 6.
×１０14ｃｍ-3以下であることを特徴とする請求項１乃
至７のいずれかに記載の電力用半導体装置。8. The impurity concentration of the second conductive type base layer is 2
The power semiconductor device according to any one of claims 1 to 7, wherein the power semiconductor device has a density of not more than × 10 14 cm -3 .
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Cited By (4)
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| CN102194862A (en) * | 2010-03-09 | 2011-09-21 | 株式会社东芝 | Semiconductor device |
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-
2002
- 2002-08-21 JP JP2002240859A patent/JP3840158B2/en not_active Expired - Lifetime
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