JP2003078066A - High frequency package module - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は，マイクロ波，ミリ
波等の高周波帯に於いて動作する高周波半導体回路チッ
プを誘電体基板に搭載した高周波パッケージモジュール
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high frequency package module in which a high frequency semiconductor circuit chip operating in a high frequency band such as a microwave and a millimeter wave is mounted on a dielectric substrate.
【０００２】[0002]
【従来の技術】半導体回路チップをセラミック等の誘電
体基板上に実装する手段として、半導体回路チップに形
成した複数のメタルバンプを、誘電体基板上のメタルパ
ターンに直接接合させるフリップチップ（ｆｌｉｐ ｃ
ｈｉｐ）実装が知られている。通常の半導体回路チップ
の動作周波数は、数１００ＭＨｚ程度以下であるから、
誘電体基板は、機械的強度を充分確保できる厚さとする
ことができる。2. Description of the Related Art As a means for mounting a semiconductor circuit chip on a dielectric substrate such as ceramics, a flip chip (flip c) for directly bonding a plurality of metal bumps formed on the semiconductor circuit chip to a metal pattern on the dielectric substrate.
hip) implementations are known. Since the operating frequency of a normal semiconductor circuit chip is about several hundred MHz or less,
The dielectric substrate can have a thickness that ensures sufficient mechanical strength.
【０００３】しかし、動作周波数を数ＧＨｚ以上とした
ＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）も知られて
おり、このような動作周波数の高い半導体回路チップの
場合、誘電体基板の厚さが厚いと、高次伝送モードが発
生して、所望の周波数帯の信号を有効に処理して出力す
ることができなくなる。特に、ミリ波帯となると、この
ような問題が顕著となる。そこで、一般的には、誘電体
基板の厚さを薄くすることにより対処することになる。However, an MMIC (Microwave Monolithic) having an operating frequency of several GHz or more is used.
Integrated Circuit is also known, and in the case of such a semiconductor circuit chip with a high operating frequency, if the dielectric substrate is thick, a higher-order transmission mode occurs and a signal in a desired frequency band is effectively activated. It becomes impossible to process and output. In particular, such a problem becomes remarkable in the millimeter wave band. Therefore, generally, it is dealt with by reducing the thickness of the dielectric substrate.
【０００４】図１０は従来のフリップチップ実装の説明
図であり、同図の（Ａ）は、概略の断面図を示し、２０
１は半導体回路チップ、２０２はメタルパンプ、２０３
は誘電体基板、２０４，２０５はメタルパターン、２０
６はポンディングツールヘッド、２０７はポンディング
台、２０８は隙間、２０９は加圧方向を示す矢印であ
る。FIG. 10 is an explanatory view of conventional flip-chip mounting. FIG. 10A shows a schematic cross-sectional view.
1 is a semiconductor circuit chip, 202 is a metal pump, 203
Is a dielectric substrate, 204 and 205 are metal patterns, 20
6 is a ponding tool head, 207 is a ponding stand, 208 is a gap, and 209 is an arrow indicating the pressing direction.
【０００５】メタルパターン２０４，２０５を形成した
セラミック等の誘電体基板２０３を、加熱手段を含むポ
ンディング台２０７に載せ、メタルバンプ２０２を形成
した半導体回路チップ２０１を、真空吸着，加熱，加圧
の機能を有するポンディングツールヘッド２０６により
吸着して、誘電体基板２０３上に位置決めして載せ、矢
印２０９方向に加圧，加熱する。それにより、誘電体基
板２０３上のメタルパターン２０４と、半導体回路チッ
プ２０１のメタルバンプ２０２とを接合させ、フリップ
チップ実装することができる。そして、図示を省略した
キャップを誘電体基板２０３に固着して、半導体回路チ
ップ２０１を保護する。A dielectric substrate 203 such as ceramic having metal patterns 204 and 205 formed thereon is placed on a bonding table 207 including heating means, and a semiconductor circuit chip 201 having metal bumps 202 formed thereon is vacuum-sucked, heated, and pressed. It is adsorbed by the ponding tool head 206 having the above function, positioned and placed on the dielectric substrate 203, and pressed and heated in the direction of arrow 209. As a result, the metal pattern 204 on the dielectric substrate 203 and the metal bump 202 of the semiconductor circuit chip 201 can be bonded to each other for flip-chip mounting. Then, a cap (not shown) is fixed to the dielectric substrate 203 to protect the semiconductor circuit chip 201.
【０００６】このようなフリップチップ実装した誘電体
基板２０３のメタルパターン２０５を形成した面には、
図１０の（Ｂ）に概略構成を示す入出力ライン２１１，
２１２（高周波信号の入力ライン及び出力ラインを示
し、以下「入出力ライン」と称す）が形成されており、
半導体回路チップ２０１と、誘電体基板２０３のスルー
ホールを介して接続されるものである。この入出力ライ
ン２１１，２１２は、隙間２０８を介して先端が対向す
る状態で配置されたマイクロストリップライン構造を有
するものであり、この入出力ライン２１１，２１２の周
辺及び図示を省略しているバイアス端子等の周辺に、メ
タルパターン２０５が形成されている状態となる。On the surface of the flip-chip-mounted dielectric substrate 203 on which the metal pattern 205 is formed,
An input / output line 211, whose schematic configuration is shown in FIG.
212 (indicating an input line and an output line of a high-frequency signal, which will be hereinafter referred to as an “input / output line”) is formed,
It is connected to the semiconductor circuit chip 201 through a through hole in the dielectric substrate 203. The input / output lines 211 and 212 have a microstrip line structure arranged so that their tips are opposed to each other with a gap 208 therebetween. The periphery of the input / output lines 211 and 212 and a bias not shown in the drawing. The metal pattern 205 is formed around the terminals and the like.
【０００７】この誘電体基板２０３に形成した入出力ラ
イン２１１，２１２について、幅をを０．２ｍｍ、入出
力ライン２１１，２１２間の間隔を５ｍｍとして電磁界
シミュレーションを行ったところ、アイソレーション特
性については図１０の（Ｃ）、反射特性については図１
０の（Ｄ）に示す結果が得られた。なお、横軸は中心周
波数に対して正規化した周波数を示し、縦軸のアイソレ
ーション及び反射はそれぞれ正規化して示すものであ
る。Regarding the input / output lines 211 and 212 formed on the dielectric substrate 203, an electromagnetic field simulation was carried out with a width of 0.2 mm and an interval between the input / output lines 211 and 212 of 5 mm. Is (C) in FIG. 10, and FIG.
The result shown in (D) of 0 was obtained. The horizontal axis shows the frequency normalized with respect to the center frequency, and the vertical axis shows the isolation and the reflection normalized.
【０００８】しかし、前述のように、動作周波数がマイ
クロ波帯やミリ波帯の半導体回路チップ２０１を誘電体
基板２０３に実装する場合に、その誘電体基板２０３の
厚さを前述のように薄くする必要がある。又誘電体基板
２０３に形成したメタルパターン２０５の厚さも数μｍ
〜数１０μｍ程度であるが、図１０の（Ａ）に示すよう
に、ボンディング台２０７と誘電体基板２０３との間に
メタルパターン２０５の厚さに対応した隙間２０８が生
じる。セラミック等の誘電体基板２０３は、圧縮応力に
対して比較的強固であるが、曲げ応力に対しては弱いも
のである。従って、矢印２０９方向に加圧した時に、隙
間２０８に於いて誘電体基板２０３に曲げ応力が加わる
ことになり、それによってクラックが発生する問題があ
る。However, as described above, when the semiconductor circuit chip 201 whose operating frequency is in the microwave band or millimeter wave band is mounted on the dielectric substrate 203, the thickness of the dielectric substrate 203 is thin as described above. There is a need to. Further, the thickness of the metal pattern 205 formed on the dielectric substrate 203 is several μm.
Although it is about several tens of μm, a gap 208 corresponding to the thickness of the metal pattern 205 is formed between the bonding table 207 and the dielectric substrate 203, as shown in FIG. The dielectric substrate 203 such as ceramic is relatively strong against compressive stress but weak against bending stress. Therefore, when pressure is applied in the direction of the arrow 209, bending stress is applied to the dielectric substrate 203 in the gap 208, which causes a problem of cracking.
【０００９】そこで、この隙間２０８が発生しないよう
に、誘電体基板にバックメタルパターンを設けることが
考えられる。このバックメタルパターンを設けた場合に
ついて図１１を参照して説明する。同図に於いて、図１
０と同一符号は同一部分を示し、２１３はバックメタル
パターンである。このバックメタルパターン２１３は、
図１１の（Ａ）の概略断面図に示すように、誘電体基板
２０３に形成したメタルパターン２０５と同一の厚さの
ものである。従って、フリップチップ実装時に、ポンデ
ィングツールヘッド２０６によって半導体回路チップ２
０１を介して誘電体基板２０３を矢印２０９方向に加圧
した時に、ポンディング台２０７と誘電体基板２０３と
の間の隙間には、バックメタルパターン２１３が存在す
ることにより、誘電体基板２０３には圧縮応力のみで曲
げ応力は加わらなくなる。それにより、フリップチップ
実装時の誘電体基板２０３にクラックが発生する問題を
回避することができる。Therefore, it is conceivable to provide a back metal pattern on the dielectric substrate so that the gap 208 does not occur. A case where this back metal pattern is provided will be described with reference to FIG. In FIG.
The same reference numeral as 0 indicates the same portion, and 213 is a back metal pattern. This back metal pattern 213 is
As shown in the schematic cross-sectional view of FIG. 11A, it has the same thickness as the metal pattern 205 formed on the dielectric substrate 203. Therefore, during flip chip mounting, the semiconductor circuit chip 2 is moved by the bonding tool head 206.
When the dielectric substrate 203 is pressed in the direction of the arrow 209 via 01, the back metal pattern 213 exists in the gap between the bonding base 207 and the dielectric substrate 203. Is only a compressive stress and no bending stress is applied. Thereby, it is possible to avoid the problem that cracks occur in the dielectric substrate 203 during flip-chip mounting.
【００１０】[0010]
【発明が解決しようとする課題】半導体回路チップを実
装する誘電体基板の厚さを薄くした時に、フリップチッ
プ実装過程の加圧力で誘電体基板にクラックが発生する
第１の問題は、図１１の（Ａ）に示すように、誘電体基
板２０３にバックメタルパターン２１３を形成すること
により解決できる。しかし、このバックメタルパターン
２１３は、図１１の（Ｂ）に示すように、入出力ライン
２１１，２１２との間に存在するものとなり、図１０の
（Ｂ）に示す入出力ライン２１１，２１２の場合と同様
に、電磁界シミュレーションを行ったところ、図１１の
（Ｃ），（Ｄ）に示す結果が得られた。それぞれの横軸
と縦軸とは、図１０の（Ｃ），（Ｄ）と同様であり、正
規化した周波数に対するアイソレーション特性と反射特
性とを示す。When the thickness of the dielectric substrate on which the semiconductor circuit chip is mounted is reduced, cracks are generated in the dielectric substrate due to the pressure applied during the flip chip mounting process. This can be solved by forming a back metal pattern 213 on the dielectric substrate 203, as shown in FIG. However, the back metal pattern 213 exists between the input / output lines 211 and 212 as shown in FIG. 11B, and the input / output lines 211 and 212 shown in FIG. When the electromagnetic field simulation was performed in the same manner as in the case, the results shown in FIGS. 11C and 11D were obtained. The horizontal axis and the vertical axis are the same as those in (C) and (D) of FIG. 10, and show the isolation characteristic and the reflection characteristic with respect to the normalized frequency.
【００１１】この場合のシミュレーションのパターン
は、入出力ライン２１１，２１２のライン幅を０．２ｍ
ｍ、入出力ライン２１１，２１２間の間隔を５ｍｍ、バ
ックメタルパターンの長さを３ｍｍとした場合であり、
図１０の（Ｃ），（Ｄ）と、図１１の（Ｃ），（Ｄ）と
を比較すると明らかなように、周波数が高い領域に於い
て共振の発生を示す複数のピーク点が含まれている。こ
の場合の共振の周波数は、バックメタルパターン２１３
の大きさにより影響を受けるものとなる。このような共
振周波数が、半導体回路チップ２０１による回路のゲイ
ンを有する周波数帯内に含まれると、最悪の場合、異常
発振が生じる第２の問題がある。The simulation pattern in this case is such that the line width of the input / output lines 211 and 212 is 0.2 m.
m, the distance between the input / output lines 211 and 212 is 5 mm, and the length of the back metal pattern is 3 mm.
As is clear from comparison between (C) and (D) of FIG. 10 and (C) and (D) of FIG. 11, a plurality of peak points indicating the occurrence of resonance in a high frequency region are included. ing. In this case, the resonance frequency is the back metal pattern 213.
Will be affected by the size of. When such a resonance frequency is included in the frequency band having the gain of the circuit by the semiconductor circuit chip 201, there is a second problem that abnormal oscillation occurs in the worst case.
【００１２】又第３の問題として、半導体回路チップ２
０１の発生熱の放散の問題がある。即ち、フリップチッ
プ実装した半導体回路チップ２０１の発生熱を有効に放
散させる必要がある。この場合、誘電体基板２０３の熱
伝導率は低いものであるから、この誘電体基板２０３を
介して放熱を図ることは困難てある。そこで、半導体回
路チップ２０１の裏面（メタルバンプ２０２を形成した
面と反対側の面）に、熱伝導率が或る程度大きい合成樹
脂を介してヒートシンクを接着することが考えられる。
しかし、その合成樹脂が半導体回路チップ２０１のトラ
ンジスタ等に侵入すると、高周波帯、特にミリ波帯に於
いては特性劣化が著しくなる。又半導体回路チップ２０
１の裏面にメタルを付けて放熱を図ることも考えられる
が、半導体回路チップ２０１の裏面メタルと表面のメタ
ルパターンとの間でパラレルプレートモードが発生し
て、高周波特性を著しく劣化させることになる。As a third problem, the semiconductor circuit chip 2
There is a problem of heat dissipation of 01. That is, it is necessary to effectively dissipate the heat generated by the flip-chip mounted semiconductor circuit chip 201. In this case, since the dielectric substrate 203 has a low thermal conductivity, it is difficult to radiate heat through the dielectric substrate 203. Therefore, it is conceivable to attach a heat sink to the back surface of the semiconductor circuit chip 201 (the surface opposite to the surface on which the metal bumps 202 are formed) via a synthetic resin having a certain degree of thermal conductivity.
However, if the synthetic resin penetrates into the transistor or the like of the semiconductor circuit chip 201, the characteristics will be significantly deteriorated in the high frequency band, particularly in the millimeter wave band. In addition, the semiconductor circuit chip 20
Although it is conceivable to attach a metal to the back surface of No. 1 to radiate heat, a parallel plate mode occurs between the back surface metal of the semiconductor circuit chip 201 and the metal pattern on the front surface, and the high frequency characteristics are significantly deteriorated. .
【００１３】本発明は、前述の第１，第２，第３の問題
を、比較的簡単な構成によって、それぞれ解決すること
を目的とする。An object of the present invention is to solve the above-mentioned first, second and third problems with a relatively simple structure.
【００１４】[0014]
【課題を解決するための手段】本発明の高周波パッケー
ジモジュールは、図１を参照して説明すると、半導体回
路チップ１を誘電体基板３上にフリップチップ実装した
高周波パッケージモジュールであって、誘電体基板３の
半導体回路チップ１を実装する面と反対側の面で且つ該
半導体回路チップ１と対向する領域に、該半導体回路チ
ップ１の動作周波数の波長の１／２以下の大きさの複数
のランドパターン８を形成した構成を有するものであ
る。A high frequency package module of the present invention will be described with reference to FIG. 1. The high frequency package module is a high frequency package module in which a semiconductor circuit chip 1 is flip-chip mounted on a dielectric substrate 3. On the surface of the substrate 3 opposite to the surface on which the semiconductor circuit chip 1 is mounted and facing the semiconductor circuit chip 1, a plurality of substrates each having a size of ½ or less of the wavelength of the operating frequency of the semiconductor circuit chip 1 are provided. The land pattern 8 is formed.
【００１５】又誘電体基板の半導体回路チップと対向す
る領域に、半導体回路チップの動作周波数の波長の１／
４以下の間隔で、金属を充填したスルーホールを形成し
た構成とすることができる。又誘電体基板の半導体回路
チップを実装する面と反対側の面に、ヒートシンクを取
付ける為のランドパターン又はメタルパターンを形成
し、且つ半導体回路チップと対向する領域に、半導体回
路チップの動作周波数の波長の１／４以下の間隔で且つ
ランドパターン又はメタルパターンと接続した金属充填
のスルーホールを形成した構成とすることができる。又
フリップチップ実装した半導体回路チップ上のメタルパ
ターンと、誘電体基板上のメタルパターンとの間を接続
する複数のメタルピラーを、半導体回路チップの動作周
波数の波長の１／４以下の間隔で設けることができる。Further, in a region of the dielectric substrate facing the semiconductor circuit chip, 1 / one of the wavelength of the operating frequency of the semiconductor circuit chip is provided.
It is possible to adopt a configuration in which through holes filled with metal are formed at intervals of 4 or less. Further, a land pattern or a metal pattern for mounting a heat sink is formed on the surface of the dielectric substrate opposite to the surface on which the semiconductor circuit chip is mounted, and the operating frequency of the semiconductor circuit chip is set in a region facing the semiconductor circuit chip. A configuration in which metal-filled through holes connected to the land pattern or the metal pattern are formed at intervals of ¼ or less of the wavelength can be adopted. Further, a plurality of metal pillars for connecting between the metal pattern on the flip-chip mounted semiconductor circuit chip and the metal pattern on the dielectric substrate are provided at intervals of ¼ or less of the wavelength of the operating frequency of the semiconductor circuit chip. be able to.
【００１６】又半導体回路チップを誘電体基板上にフリ
ップチップ実装し、この誘電体基板の半導体回路チップ
の実装面と反対側の面にヒートシンクを取付けた高周波
パッケージモジュールであって、誘電体基板は、一方の
面に、半導体回路チップの回路ラインとメタルバンプで
接続する接続ライン及び半導体回路チップのメタルパタ
ーンとの間を複数のメタルピラーで接続するメタルパタ
ーンを形成し、他方の面に、接続ラインとスルーホール
を介して接続した入出力ライン及びメタルパターンを形
成し、且つ少なくとも半導体回路チップと対向する領域
の一方と他方との面のメタルパターン間を、半導体回路
チップの動作周波数の波長の１／４以下の間隔で接続し
た金属充填の複数のスルーホールを形成した構成を有
し、ヒートシンクは、半導体回路チップと対向して誘電
体基板に取付ける取付部と、この取付部の大きさより大
きいフィン部と、誘電体基板上の入出力ラインの上方を
覆うように形成した凹部とからなる構成を有するもので
ある。A high frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, and a heat sink is attached to the surface of the dielectric substrate opposite to the mounting surface of the semiconductor circuit chip, wherein the dielectric substrate is , Forming a metal pattern for connecting the circuit line of the semiconductor circuit chip and the metal pattern of the semiconductor circuit chip by a plurality of metal pillars on one surface, and connecting it to the other surface I / O lines and metal patterns connected to the lines through the through holes are formed, and at least between the metal patterns on the one side and the other side of the area facing the semiconductor circuit chip, the wavelength of the operating frequency of the semiconductor circuit chip The heat sink has a structure in which a plurality of metal-filled through holes connected at intervals of ¼ or less are formed. It has a structure including a mounting portion facing the semiconductor circuit chip and mounted on the dielectric substrate, a fin portion larger than the size of the mounting portion, and a recess formed so as to cover above the input / output line on the dielectric substrate. It is a thing.
【００１７】[0017]
【発明の実施の形態】図１は本発明の第１の実施の形態
の説明図であり、（Ａ）はフリップチップ実装時の概略
断面図、（Ｂ）は電磁界シミュレーションのパターン、
（Ｃ）及び（Ｄ）はシミュレーション結果のアイソレー
ション特性と反射特性とを示す。同図の（Ａ），（Ｂ）
に於いて、１は半導体回路チップ、２はメタルバンプ、
３は誘電体基板、４，５はメタルパターン、６はポンデ
ィングツールヘッド、７はボンディング台、８はランド
パターン、９は加圧方向を示す矢印、１１，１２は入出
力ラインを示す。1 is an explanatory view of a first embodiment of the present invention, (A) is a schematic sectional view at the time of flip chip mounting, (B) is an electromagnetic field simulation pattern,
(C) and (D) show the isolation characteristic and the reflection characteristic of the simulation result. (A), (B) of the same figure
, 1 is a semiconductor circuit chip, 2 is a metal bump,
3 is a dielectric substrate, 4 and 5 are metal patterns, 6 is a bonding tool head, 7 is a bonding table, 8 is a land pattern, 9 is an arrow indicating the pressing direction, and 11 and 12 are input / output lines.
【００１８】誘電体基板３に、メタルパターン５と同一
の厚さのランドパターン８を形成する。この誘電体基板
３を、加熱手段を含むポンディング台７に載せ、メタル
バンプ２を形成した半導体回路チップ１を、真空吸着，
加熱，加圧の機能を有するポンディングツールヘッド６
により吸着して、誘電体基板３上に位置決めして載せ、
矢印９方向に加圧，加熱する。それにより、誘電体基板
３上のメタルパターン４と、半導体回路チップ１のメタ
ルバンプ２とを接合させ、フリップチップ実装する。A land pattern 8 having the same thickness as the metal pattern 5 is formed on the dielectric substrate 3. This dielectric substrate 3 is placed on a bonding table 7 including heating means, and the semiconductor circuit chip 1 having the metal bumps 2 formed thereon is vacuum-adsorbed.
Ponding tool head 6 having heating and pressurizing functions
And then position and place it on the dielectric substrate 3,
Pressurize and heat in the direction of arrow 9. As a result, the metal pattern 4 on the dielectric substrate 3 and the metal bump 2 of the semiconductor circuit chip 1 are bonded and flip-chip mounted.
【００１９】このフリップチップ実装時の矢印９方向の
加圧に対して、誘電体基板３は、ポンディング台７との
間の隙間に、ランドパターン８を形成しているから、誘
電体基板３に曲げ応力が加わらなくなる。従って、誘電
体基板３にクラックが発生する第１の問題を解決するこ
とができる。そして、ランドパターン８は、動作周波数
の波長をλとすると、λ／２より小さい大きさとする。In response to the pressure applied in the direction of the arrow 9 during the flip chip mounting, the dielectric substrate 3 has the land pattern 8 formed in the gap between the dielectric substrate 3 and the bonding base 7. Bending stress is no longer applied to. Therefore, the first problem that cracks occur in the dielectric substrate 3 can be solved. The land pattern 8 has a size smaller than λ / 2, where λ is the wavelength of the operating frequency.
【００２０】図１の（Ｂ）は誘電体基板３に形成した入
出力ライン１１，１２と、その間に形成した複数のラン
ドパターン８とを示し、この（Ｂ）に示すパターンを基
に電磁界シミュレーションを行った結果のアイソレーシ
ョン特性と反射特性とを、正規化した周波数を横軸とし
て図１の（Ｃ），（Ｄ）に示す。即ち、図１３の
（Ｃ），（Ｄ）と比較すれば明らかなように、共振が発
生していないことが判る。従って、第２の問題点を解決
することができる。FIG. 1B shows input / output lines 11 and 12 formed on the dielectric substrate 3 and a plurality of land patterns 8 formed therebetween, and an electromagnetic field based on the pattern shown in FIG. 1B. The isolation characteristics and the reflection characteristics resulting from the simulation are shown in FIGS. 1C and 1D with the normalized frequency as the horizontal axis. That is, as is clear from comparison with (C) and (D) in FIG. 13, it can be seen that resonance does not occur. Therefore, the second problem can be solved.
【００２１】この場合のランドパターン８は、円形，多
角形，十字形等の任意の形状とすることが可能である。
又裏面がグランドとなる円形パターンの最小共振周波数
ｆは、誘電体基板３は薄く、この基板の垂直方向の電磁
界は変化しないモードだけを考えて、マックスウェルの
方程式から、
ｆ＝１．８４１／〔２πａ（με）1/2 〕
と表すことができる。なお、πは円周率、ａは円形パタ
ーンの半径、μは誘電体基板の透磁率、εは誘電体基板
の誘電率を示す。又長方形パターンとした場合の共振周
波数は、ｂを長方形の長辺の長さ、ｃを短辺の長さ、
ｍ，ｎを０を含む整数とすると、
ｆ＝〔（ｍπ／ｂ）2 ＋（ｎπ／ｃ）2 〕1/2 ／〔２π
（με）1/2 〕
と表すことができる。In this case, the land pattern 8 can have any shape such as a circle, a polygon, and a cross.
Further, the minimum resonance frequency f of the circular pattern having the back surface as the ground is thin in the dielectric substrate 3, and considering only the mode in which the electromagnetic field in the vertical direction of this substrate does not change, f = 1.841 from Maxwell's equation. It can be expressed as / [2πa (με) 1/2 ]. It should be noted that π is the circular constant, a is the radius of the circular pattern, μ is the magnetic permeability of the dielectric substrate, and ε is the dielectric constant of the dielectric substrate. The resonance frequency in the case of a rectangular pattern is as follows: b is the length of the long side of the rectangle, c is the length of the short side,
When m and n are integers including 0, f = [(mπ / b) 2 + (nπ / c) 2 ] 1/2 / [2π
(Με) 1/2 ].
【００２２】図２は本発明の第１の実施の形態の誘電体
基板の説明図であり、図１に示す誘電体基板３の半導体
回路チップ１を実装する表面を（Ｂ）、その裏面を
（Ａ）に示し、８はランドパターン、１１，１２はマイ
クロストリップライン構造の入出力ライン、１３は半導
体回路チップに対するアース端子，制御端子，バイアス
端子等の端子ライン、１４，１５はスルーホール、１
６，１７は半導体回路チップ１のメタルバンプ２を接合
するコプレーナ構造の接続ライン、１８は半導体回路チ
ップ１の実装領域、１９はキャップ装着領域、２０はグ
ランドメタル領域を示す。この実装領域１８とキャップ
装着領域１９とグランドメタル領域２０とは連続的なメ
タル層を蒸着やパターニング等の既に知られている手段
により形成することができる。FIG. 2 is an explanatory view of the dielectric substrate according to the first embodiment of the present invention. The surface of the dielectric substrate 3 shown in FIG. 1 on which the semiconductor circuit chip 1 is mounted is (B) and the back surface thereof is As shown in (A), 8 is a land pattern, 11 and 12 are input / output lines of a microstrip line structure, 13 is a terminal line for a semiconductor circuit chip such as a ground terminal, a control terminal, a bias terminal, and 14 and 15 are through holes. 1
Reference numerals 6 and 17 denote connection lines having a coplanar structure for joining the metal bumps 2 of the semiconductor circuit chip 1, 18 denotes a mounting region of the semiconductor circuit chip 1, 19 denotes a cap mounting region, and 20 denotes a ground metal region. The mounting region 18, the cap mounting region 19, and the ground metal region 20 can be formed by forming a continuous metal layer by a known method such as vapor deposition or patterning.
【００２３】又誘電体基板の両面の入出力ライン１１，
１２と、接続ライン１６，１７とをスルーホール１４，
１５を介して接続する。同様に、端子ライン１３につい
ても、スルーホールを介して、半導体回路チップの実装
面の接続ラインと接続する。そして、マイクロストリッ
プライン構造の入出力ライン１１，１２間の半導体回路
チップの実装面に対する裏面の領域に、前述の円形のラ
ンドパターン８を９個形成した場合を示し、このランド
パターン８は、λ／２より小さい大きさとするものであ
る。それにより、入出力ライン１１，１２間のランドパ
ターン８を介した共振が発生しないので、半導体回路チ
ップ実装時の誘電体基板のクラック発生を防止すると共
に、入出力ライン１１，１２間のアイソレーション特性
の劣化を防止することができる。即ち、前述の第１の問
題と、第２の問題とを解決することができる。Input / output lines 11 on both sides of the dielectric substrate,
12 and connecting lines 16 and 17 through holes 14,
Connect via 15. Similarly, the terminal line 13 is also connected to the connection line on the mounting surface of the semiconductor circuit chip via the through hole. Then, a case is shown in which nine circular land patterns 8 described above are formed in a region on the back surface with respect to the mounting surface of the semiconductor circuit chip between the input / output lines 11 and 12 of the microstrip line structure. The size is smaller than / 2. As a result, resonance does not occur via the land pattern 8 between the input / output lines 11 and 12, so that cracking of the dielectric substrate at the time of mounting a semiconductor circuit chip can be prevented and the isolation between the input / output lines 11 and 12 can be prevented. It is possible to prevent deterioration of characteristics. That is, it is possible to solve the first problem and the second problem described above.
【００２４】図３は本発明の第２の実施の形態の説明図
であり、図１と同一符号は同一部分を示し、１０は誘電
体基板３に形成したスルーホールであり、金属を充填し
たものである。このスルーホール１０は、動作周波数の
波長λに対してλ／４より狭く配置し、誘電体基板３の
上面のメタルパターン４と下面のメタルパターン５との
間を接続する。なお、半導体回路チップ１を実装する面
に対する下面のメタルパターン５は、図１１に示すバッ
クメタルパターン２１３と同一のパターンとすることも
可能である。FIG. 3 is an explanatory view of the second embodiment of the present invention, in which the same reference numerals as those in FIG. 1 designate the same parts, and 10 is a through hole formed in the dielectric substrate 3, which is filled with metal. It is a thing. The through hole 10 is arranged narrower than λ / 4 with respect to the wavelength λ of the operating frequency, and connects the metal pattern 4 on the upper surface of the dielectric substrate 3 and the metal pattern 5 on the lower surface. The metal pattern 5 on the lower surface with respect to the surface on which the semiconductor circuit chip 1 is mounted may be the same pattern as the back metal pattern 213 shown in FIG.
【００２５】図１の（Ａ）について説明した場合と同様
に、誘電体基板３を、加熱手段を含むポンディング台７
に載せ、メタルバンプ２を形成した半導体回路チップ１
を、真空吸着，加熱，加圧の機能を有するポンディング
ツールヘッド６により吸着して、誘電体基板３上に位置
決めして載せ、矢印９方向に加圧，加熱する。それによ
り、誘電体基板３上のメタルパターン４と、半導体回路
チップ１のメタルバンプ２とを接合させ、フリップチッ
プ実装する。その時、メタルパターン５又はバックメタ
ルパターンに相当するメタルパターンを形成して、ボン
ディング台７と誘電体基板３との間に隙間が生じない状
態とする。それにより、誘電体基板３に対するクラック
発生を防止することができる。As in the case described with reference to FIG. 1A, the dielectric substrate 3 is attached to the bonding table 7 including heating means.
Semiconductor circuit chip 1 on which the metal bumps 2 are formed
Is adsorbed by the bonding tool head 6 having the functions of vacuum adsorption, heating and pressurization, positioned and placed on the dielectric substrate 3, and pressed and heated in the direction of arrow 9. As a result, the metal pattern 4 on the dielectric substrate 3 and the metal bump 2 of the semiconductor circuit chip 1 are bonded and flip-chip mounted. At that time, a metal pattern corresponding to the metal pattern 5 or the back metal pattern is formed so that no gap is formed between the bonding table 7 and the dielectric substrate 3. Thereby, it is possible to prevent the dielectric substrate 3 from being cracked.
【００２６】又金属を充填したスルーホール１０を介し
て半導体回路チップ１に発生した熱を誘電体基板３のメ
タルパターン５側に伝導し、このメタルパターン５を介
して放散することができる。即ち、メタルパターン５に
ヒートシンクを設けて、半導体回路チップ１の発生熱を
放散することが可能となる。従って、前述の第１，第２
及び第３の問題を解決することができる。又スルーホー
ル１０により、入出力ライン１１，１２間に生じる不要
な共振を防止することができる。この場合、λ／４より
狭い間隔で複数のスルーホール１０を設けるもので、そ
れにより、入出力ライン１１，１２間に、波長λの動作
周波数に対する帯域阻止フィルタを形成した構成に相当
することになる。Further, the heat generated in the semiconductor circuit chip 1 can be conducted to the metal pattern 5 side of the dielectric substrate 3 through the through hole 10 filled with metal, and can be dissipated through this metal pattern 5. That is, by providing a heat sink on the metal pattern 5, it becomes possible to dissipate the heat generated by the semiconductor circuit chip 1. Therefore, the above-mentioned first and second
And the third problem can be solved. Further, the through hole 10 can prevent unnecessary resonance occurring between the input / output lines 11 and 12. In this case, a plurality of through holes 10 are provided at intervals narrower than λ / 4, which corresponds to a configuration in which a band stop filter for the operating frequency of the wavelength λ is formed between the input / output lines 11 and 12. Become.
【００２７】又このスルーホール１０を含めて電磁界シ
ミュレーションを行う為に、図３の（Ｂ）に示すパター
ンを用いた、なお、入出力ライン１１，１２間の四角
は、バックメタルパターンに相当するパターンであっ
て、このパターンにスルーホール１０が接続されている
状態を示す。このシミュレーションの結果のアイソレー
ション特性を図３の（Ｃ）に、反射特性を図３の（Ｄ）
にそれぞれ示す。なお、横軸及び縦軸については、図１
の（Ｃ），（Ｄ）と同様である。この第２の実施の形態
に於いても、図３の（Ｃ），（Ｄ）に示すように、入出
力ライン１１，１２間の於ける共振は発生しないことが
判る。In order to perform an electromagnetic field simulation including the through hole 10, the pattern shown in FIG. 3B is used. The square between the input / output lines 11 and 12 corresponds to the back metal pattern. The pattern shows that the through hole 10 is connected to this pattern. The isolation characteristic as a result of this simulation is shown in FIG. 3C, and the reflection characteristic is shown in FIG. 3D.
Are shown respectively. The horizontal axis and the vertical axis are shown in FIG.
Is the same as (C) and (D). In the second embodiment as well, as shown in FIGS. 3C and 3D, it is understood that resonance does not occur between the input / output lines 11 and 12.
【００２８】図４は本発明の第３の実施の形態の説明図
であり、図１及び図２と同一符号は同一部分を示し、
（Ａ）はフリップチップ実装時の概略断面図、（Ｂ）は
半導体回路チップ１の実装面と反対側の面にヒートシン
クを取り付けた状態を示すものであり、２１はランドパ
ターン、２２，２３はスルーホール、２４はヒートシン
クを示す。又（Ｂ）の一点鎖線枠は、反対側の面に半導
体回路チップ１が実装されていることを示している。FIG. 4 is an explanatory view of the third embodiment of the present invention, in which the same reference numerals as those in FIGS. 1 and 2 indicate the same parts,
(A) is a schematic cross-sectional view during flip chip mounting, (B) shows a state in which a heat sink is attached to the surface opposite to the mounting surface of the semiconductor circuit chip 1, 21 is a land pattern, 22 and 23 are Through holes and 24 are heat sinks. In addition, the one-dot chain line frame in (B) indicates that the semiconductor circuit chip 1 is mounted on the opposite surface.
【００２９】この実施の形態は、図１と図３とに示す実
施の形態を組み合わせた構成に相当するもので、誘電体
基板３の少なくとも半導体回路チップ１の実装面と反対
側にランドパターン２１を形成し、このランドパターン
２１とメタルパターン４との間を、金属を充填したスル
ーホール２２により接続する。この場合、動作周波数の
波長λに対して、ランドパターン２１の大きさはλ／２
より小さくし、且つスルーホール２２の間隔はλ／４よ
り狭くする。This embodiment corresponds to a configuration obtained by combining the embodiments shown in FIGS. 1 and 3, and the land pattern 21 is provided on at least the side opposite to the mounting surface of the semiconductor circuit chip 1 on the dielectric substrate 3. And the land pattern 21 and the metal pattern 4 are connected by a through hole 22 filled with metal. In this case, the size of the land pattern 21 is λ / 2 with respect to the wavelength λ of the operating frequency.
Further, the distance between the through holes 22 is made smaller than λ / 4.
【００３０】又図４の（Ａ）は、図１の（Ａ）又は図３
の（Ａ）対応したフリップチップ実装時の概略断面図で
あって、誘電体基板３を、加熱手段を含むポンディング
台７に載せ、メタルバンプ２を形成した半導体回路チッ
プ１を、真空吸着，加熱，加圧の機能を有するポンディ
ングツールヘッド６により吸着して、誘電体基板３上に
位置決めして載せ、矢印９方向に加圧，加熱して、誘電
体基板３上のメタルパターン４と、半導体回路チップ１
のメタルバンプ２とを接合させ、フリップチップ実装す
る。Further, FIG. 4 (A) is shown in FIG. 1 (A) or FIG.
(A) is a schematic cross-sectional view at the time of flip-chip mounting corresponding to (A), in which the dielectric substrate 3 is placed on a bonding table 7 including heating means, and the semiconductor circuit chip 1 having the metal bumps 2 formed thereon is vacuum-adsorbed. It is adsorbed by a ponding tool head 6 having a heating and pressurizing function, positioned and placed on the dielectric substrate 3, and pressed and heated in the direction of arrow 9 to form a metal pattern 4 on the dielectric substrate 3. , Semiconductor circuit chip 1
And the metal bumps 2 are joined and flip-chip mounted.
【００３１】このフリップチップ実装時に、誘電体基板
３は、ポンディング台７との間にランドパターン２１が
存在するから、曲げ応力が加わることがなく、クラック
発生を防止し、又ランドパターン２１及びスルーホール
２２により、入出力ライン１１，１２間の不要な共振の
発生を防止し、且つスルーホール２２を介して半導体回
路チップ１の発生熱をランドパターン２１に伝導し、こ
のランドパターン２１に接合したヒートシンク２４を介
して放散することができる。従って、半導体回路チップ
１に直接的或いは合成樹脂を介してヒートシンクを設け
る場合に比較して、半導体回路チップ１の特性に与える
影響が全くなくして、放熱特性を向上することができ
る。At the time of this flip-chip mounting, since the land pattern 21 exists between the dielectric substrate 3 and the bonding base 7, bending stress is not applied, cracking is prevented, and the land pattern 21 and The through hole 22 prevents the generation of unnecessary resonance between the input / output lines 11 and 12, and also conducts the heat generated by the semiconductor circuit chip 1 to the land pattern 21 through the through hole 22 to bond to the land pattern 21. Can be dissipated via the heat sink 24. Therefore, as compared with the case where the heat sink is provided on the semiconductor circuit chip 1 directly or via the synthetic resin, the heat radiation characteristics can be improved without any influence on the characteristics of the semiconductor circuit chip 1.
【００３２】又半導体回路チップ１の実装面以外のメタ
ルパターン４，５間に、スルーホール２２と同様なスル
ーホール２３を形成する。このスルーホール２３も、λ
／４より狭い間隔で形成する。従って、誘電体基板３の
両面にメタルパターン４，５を形成した場合でも、入出
力ライン１１，１２間の直接的な結合を阻止することが
できる。Further, through holes 23 similar to the through holes 22 are formed between the metal patterns 4 and 5 other than the mounting surface of the semiconductor circuit chip 1. This through hole 23 is also λ
Formed at intervals narrower than / 4. Therefore, even when the metal patterns 4 and 5 are formed on both surfaces of the dielectric substrate 3, direct coupling between the input / output lines 11 and 12 can be prevented.
【００３３】図５は本発明の第４の実施の形態の説明図
であり、（Ａ）は概略断面図、（Ｂ）はメタルキャップ
を除いた平面図を示し、図３に示す実施の形態を利用し
た場合に相当し、図３及び図４と同一符号は同一部分を
示す。又２ａ，２ｂはメタルバンプ、３１はヒートシン
ク、３２はメタルキャップを示す。5A and 5B are explanatory views of a fourth embodiment of the present invention. FIG. 5A is a schematic sectional view, FIG. 5B is a plan view without a metal cap, and the embodiment shown in FIG. The same reference numerals as those in FIG. 3 and FIG. 4 indicate the same parts. Further, 2a and 2b are metal bumps, 31 is a heat sink, and 32 is a metal cap.
【００３４】誘電体基板３は、一方の面に、入出力ライ
ン１１，１２と、複数の端子ラインと、メタルパターン
５とを形成し、他方の面に、入出力ライン１１，１２と
接続する為の接続ライン１６，１７と、複数の端子ライ
ンに接続する為の接続ラインとを形成し、スルーホール
１４，１５により入出力ライン１１，１２と接続ライン
１６，１７との間を接続し、且つメタルパターン４，５
間を、金属を充填したスルーホール１０により接続す
る。このスルーホール１０は、前述のように、動作周波
数の波長をλとするとλ／４より狭い間隔で設ける。従
って、入出力ライン１１，１２は反対側の面のメタルパ
ターン４により、マイクロストリップライン構造とな
り、接続ライン１６，１７は、同一面のメタルパターン
４によりコプレーナライン構造となる。The dielectric substrate 3 is formed with the input / output lines 11 and 12, a plurality of terminal lines, and the metal pattern 5 on one surface, and is connected to the input / output lines 11 and 12 on the other surface. Connection lines 16 and 17 for connecting to a plurality of terminal lines and connecting lines for connecting the input / output lines 11 and 12 and the connection lines 16 and 17 are connected by through holes 14 and 15. And metal patterns 4, 5
The spaces are connected by through holes 10 filled with metal. As described above, the through holes 10 are provided at intervals narrower than λ / 4 where λ is the wavelength of the operating frequency. Therefore, the input / output lines 11 and 12 have a microstrip line structure by the metal pattern 4 on the opposite surface, and the connection lines 16 and 17 have a coplanar line structure by the metal pattern 4 on the same surface.
【００３５】又半導体回路チップ１は、トランジスタ回
路等の入出力回路端子と接続したメタルバンプ２ａ，２
ｂと、トランジスタ回路のバイアス端子等やアース端子
と接続或いは無接続のメタルバンプ２とを有し、フリッ
プチップ実装することにより、図示のように、接続ライ
ン１６，１７とメタルバンプ２ａ，２ｂとを接合し、他
のメタルパンプ２とメタルパターン４及びバイアス端子
等の接続ラインと接合する。The semiconductor circuit chip 1 has metal bumps 2a, 2 connected to input / output circuit terminals such as transistor circuits.
b and the metal bump 2 connected or not connected to the bias terminal of the transistor circuit or the ground terminal, and by flip-chip mounting, the connection lines 16 and 17 and the metal bumps 2a and 2b are connected as shown in the drawing. And the other metal pump 2 and the metal pattern 4 and the connection line such as the bias terminal.
【００３６】従って、フリップチップ実装時に於ける加
圧によっても、誘電体基板３は、半導体回路チップ１の
実装面の裏面にメタルパターン５を形成していることに
より、曲げ応力が加わることはなく、従って、クラック
発生の問題を回避できる。又スルーホール１０を形成し
たことにより、入出力ライン１１，１２間の不要な共振
の発生の問題を回避できる。又半導体回路チップ１は、
メタルキャップ３２をメタルパターン４に鑞付け等によ
り接着して、例えば、窒素ガスを封入し、半導体回路チ
ップ１の保護を行って、高周波パッケージモジュールを
構成する。この場合、半導体回路チップ１の発生熱は、
メタルバンプ２とメタルパターン４とスルーホール１０
とメタルパターン５とを介してヒートシンク３１に伝達
されて、ヒートシンク３１の自然空冷或いは強制空冷等
によって放散される。従って、半導体回路チップ１の発
生熱の放散の問題を解決することができる。Therefore, even when pressure is applied during flip-chip mounting, bending stress is not applied to the dielectric substrate 3 because the metal pattern 5 is formed on the back surface of the mounting surface of the semiconductor circuit chip 1. Therefore, the problem of crack occurrence can be avoided. Further, by forming the through hole 10, it is possible to avoid the problem of occurrence of unnecessary resonance between the input / output lines 11 and 12. The semiconductor circuit chip 1 is
The metal cap 32 is adhered to the metal pattern 4 by brazing or the like, for example, nitrogen gas is sealed, the semiconductor circuit chip 1 is protected, and the high frequency package module is configured. In this case, the heat generated by the semiconductor circuit chip 1 is
Metal bump 2, metal pattern 4, and through hole 10
Is transmitted to the heat sink 31 via the metal pattern 5 and the metal pattern 5, and is diffused by natural air cooling or forced air cooling of the heat sink 31. Therefore, the problem of dissipation of heat generated by the semiconductor circuit chip 1 can be solved.
【００３７】図６は本発明の第５の実施の形態の要部斜
視図であり、４０はＳｉやＧａＡｓ等の半導体基板、４
１はドレイン電極、４２はゲート電極、４３はソース電
極を示し、半導体回路チップ上に形成したトランジスタ
の電極パターンの概略斜視図を示す。半導体回路チップ
上では、ドレイン電極４１やゲート電極４２と接続され
る高周波伝送線路は、接地電極となるソース電極４３を
延長したグランドメタルパターンとにより、コプレナー
ラインを構成している。FIG. 6 is a perspective view of an essential part of a fifth embodiment of the present invention, in which 40 is a semiconductor substrate of Si, GaAs or the like, 4
1 is a drain electrode, 42 is a gate electrode, 43 is a source electrode, and is a schematic perspective view of an electrode pattern of a transistor formed on a semiconductor circuit chip. On the semiconductor circuit chip, the high-frequency transmission line connected to the drain electrode 41 and the gate electrode 42 forms a coplanar line with the ground metal pattern obtained by extending the source electrode 43 serving as a ground electrode.
【００３８】この実施の形態は、半導体回路チップ１の
周辺に形成し、フリップチップ実装時の加熱圧着を行う
メタルバンプと同様なメタルピラー４４を、ソース電極
４３の作用を行うグランドメタルパターンに形成したも
のである。この複数のメタルピラー４４は、λ／４以下
の間隔で配置する。それによって、トランジスタの能動
領域で発生した熱は、ソース電極４３からメタルピラー
４４を介して、誘電体基板上のメタルパターンに伝達さ
れ、更に、誘電体基板に形成した例えば金属充填のスル
ーホールを介して、この誘電体基板の裏面に設けたヒー
トシンクから放散することが容易となる。In this embodiment, a metal pillar 44, which is formed around the semiconductor circuit chip 1 and is similar to a metal bump for performing thermocompression bonding during flip chip mounting, is formed in a ground metal pattern that acts as the source electrode 43. It was done. The plurality of metal pillars 44 are arranged at intervals of λ / 4 or less. As a result, the heat generated in the active region of the transistor is transferred from the source electrode 43 to the metal pattern on the dielectric substrate via the metal pillar 44, and further, for example, through a metal-filled through hole formed in the dielectric substrate. Through the heat sink provided on the back surface of the dielectric substrate.
【００３９】この場合、半導体回路チップ上のソース電
極４３を延長したグランドメタルパターンと、誘電体基
板上のメタルパターンとが対向配置された状態となっ
て、パラレルプレートモードが発生することがある。し
かし、メタルピラー４４の間隔を、動作周波数の波長を
λとしてλ／４以下となるように選定することにより、
このパラレルプレートモードの発生を防止し、入出力ラ
イン間のアイソレーション特性の劣化を防止することが
できる。In this case, a parallel plate mode may occur when the ground metal pattern formed by extending the source electrode 43 on the semiconductor circuit chip and the metal pattern on the dielectric substrate are arranged to face each other. However, by selecting the interval of the metal pillars 44 to be λ / 4 or less, where λ is the wavelength of the operating frequency,
It is possible to prevent the occurrence of the parallel plate mode and prevent deterioration of the isolation characteristic between the input and output lines.
【００４０】図７は本発明の第６の実施の形態の説明図
であり、（Ａ）は概略断面図、（Ｂ）はヒートシンクの
説明図である。又前述の各実施の形態に於ける符号と同
一符号は同一部分を示し、５１はヒートシンク、５２は
フィン部、５３は取付部、５４は切欠部、５５は装置基
板、５６は凹部、５７，５８は装置誘電体基板、５９，
６０は接続片を示す。なお、図７の（Ｂ）は、ヒートシ
ンク５１の取付部５３からフィン部５２側をみた構成
を、誘電体基板３のパターンと対応して示すものであ
る。7A and 7B are explanatory views of a sixth embodiment of the present invention. FIG. 7A is a schematic sectional view and FIG. 7B is an explanatory view of a heat sink. Further, the same reference numerals as those in the above-mentioned respective embodiments indicate the same portions, 51 is a heat sink, 52 is a fin portion, 53 is a mounting portion, 54 is a cutout portion, 55 is a device substrate, 56 is a concave portion, 57, 58 is a device dielectric substrate, 59,
Reference numeral 60 indicates a connecting piece. Note that FIG. 7B shows a configuration of the heat sink 51 as viewed from the mounting portion 53 to the fin portion 52 side in association with the pattern of the dielectric substrate 3.
【００４１】誘電体基板３に半導体回路チップ１をフリ
ップチップ実装し、メタルキャップ３２を設けた構成
は、図５に示す構成と同様である。そして、無線装置等
の装置基板５５の凹部５４にメタルキャップ３２を挿入
するように、高周波パッケージモジュールを搭載し、誘
電体基板３上の入出力ライン１１，１２と装置誘電体基
板５７，５８上のラインとを接続片５９，５８により接
続する。The structure in which the semiconductor circuit chip 1 is flip-chip mounted on the dielectric substrate 3 and the metal cap 32 is provided is similar to the structure shown in FIG. Then, the high frequency package module is mounted so that the metal cap 32 is inserted into the recess 54 of the device substrate 55 such as a wireless device, and the input / output lines 11 and 12 on the dielectric substrate 3 and the device dielectric substrates 57 and 58 are mounted. The line is connected by connecting pieces 59 and 58.
【００４２】この実施の形態に於ける誘電体基板３は、
一方の面に、半導体回路チップ１の回路ラインとメタル
バンプで接続する接続ライン１６，１７及び半導体回路
チップ１のメタルパターンとの間を複数のメタルピラー
で接続するメタルパターン４を形成し、他方の面に、接
続ライン１６，１７とスルーホール１４，１５を介して
接続した入出力ライン１１，１２及びメタルパターン５
を形成し、且つ少なくとも半導体回路チップ１と対向す
る領域の一方と他方との面のメタルパターン４，５間
を、半導体回路チップの動作周波数の波長λの１／４以
下の間隔で接続した金属充填の複数のスルーホール１０
を形成した構成を有するものであり、又ヒートシンク５
１は、半導体回路チップ１と対向して誘電体基板３に取
付ける取付部５３と、この取付部５３の大きさより大き
いフィン部５２と、誘電体基板３上の入出力ライン１
１，１２の上方を覆うように形成した切欠部５４とから
なる構成を有するものである。The dielectric substrate 3 in this embodiment is
Formed on one surface is a metal line 4 for connecting a plurality of metal pillars between the connection lines 16 and 17 for connecting the circuit line of the semiconductor circuit chip 1 with metal bumps and the metal pattern of the semiconductor circuit chip 1, and the other. , The input / output lines 11 and 12 and the metal pattern 5 connected to the connection lines 16 and 17 through the through holes 14 and 15.
And a metal pattern 4, 5 on at least one of the areas facing the semiconductor circuit chip 1 and the surface of the other area are connected at intervals of ¼ or less of the wavelength λ of the operating frequency of the semiconductor circuit chip. Filling multiple through holes 10
And the heat sink 5
Reference numeral 1 denotes a mounting portion 53 that is mounted on the dielectric substrate 3 so as to face the semiconductor circuit chip 1, a fin portion 52 that is larger than the mounting portion 53, and an input / output line 1 on the dielectric substrate 3.
1 and 12 and a notch 54 formed so as to cover the upper side.
【００４３】従って、取付部５３の大きさ（横断面面
積）よりフィン部５４の大きさ（横断面面積）を大きく
して放熱特性を改善することができる。図７の（Ｂ）に
於ける一点鎖線枠１ａは、同図の（Ａ）に於ける半導体
回路チップ１の大きさを例示し、一点鎖線枠３ａは、同
図の（Ａ）に於ける誘電体基板３の大きさを例示したも
ので、ヒートシンク５１の取付部５３の大きさを半導体
回路チップ１より小さくした場合を図示しているが、入
出力ライン１１，１２の配置の関係等を考慮して、その
寸法は同一或いは反対の関係に選定することも可能であ
る。Therefore, it is possible to improve the heat dissipation characteristic by making the size of the fin portion 54 (the cross-sectional area) larger than the size of the mounting portion 53 (the cross-sectional area). The dashed-dotted line frame 1a in FIG. 7B illustrates the size of the semiconductor circuit chip 1 in FIG. 7A, and the dashed-dotted line frame 3a in FIG. 7A. The size of the dielectric substrate 3 is shown as an example, and the size of the mounting portion 53 of the heat sink 51 is smaller than that of the semiconductor circuit chip 1. However, the relationship of the arrangement of the input / output lines 11 and 12 is shown. Considering this, the dimensions can be selected to have the same or opposite relationship.
【００４４】又誘電体基板３上の入出力ライン１１，１
２は、前述のように、マイクロストリップライン構造を
有し、且つスルーホール１４，１５により接続ライン１
６，１７と接続されており、この入出力ライン１１，１
２の上方を覆うように切欠部５４を形成したヒートシン
ク５１を取付けるもので、この切欠部５４に於ける導波
管伝送モードについてカットオフ以下となるように、そ
の寸法を選択する。それにより、入出力ライン１１，１
２と接続ライン１６，１７とを接続するスルーホール１
４、１５の不連続点に於ける不要放射成分を遮断するこ
とができる。又スルーホール１０と同様なスルーホール
２３をλ／４より狭い間隔で形成することにより、誘電
体基板３の両面のメタルパターン間の不要伝送モードの
発生を阻止することができ、入出力ライン１１，１２間
のアイソレーションを確保することができる。Input / output lines 11, 1 on the dielectric substrate 3
2 has the microstrip line structure as described above, and the connecting line 1 is formed by the through holes 14 and 15.
6 and 17 are connected to the input / output lines 11 and 1
A heat sink 51 having a notch 54 formed so as to cover the upper part of 2 is attached, and its size is selected so that the waveguide transmission mode in the notch 54 is not more than the cutoff. Thereby, the input / output lines 11 and 1
Through hole 1 connecting 2 to the connection lines 16 and 17
It is possible to block unnecessary radiation components at the discontinuous points of 4 and 15. Further, by forming the through holes 23 similar to the through holes 10 at intervals smaller than λ / 4, it is possible to prevent generation of an unnecessary transmission mode between the metal patterns on both surfaces of the dielectric substrate 3, and thus the input / output line 11 , 12 can be ensured.
【００４５】又ヒートシンク５１を誘電体基板３に取付
けた後、この誘電体基板３を装置基板５５に取付ける場
合、ヒートシンク５１の外形寸法は、誘電体基板３の外
形寸法と同一か又は小さい方が取扱いが容易となるが、
誘電体基板３を装置基板５５に取付けた後に、ヒートシ
ンク５１を取付ける場合は、ヒートシンク５１の外形寸
法には無線装置等の装置内部の制約のみとなり、放熱面
積を充分に大きくすることが容易となる。When the heat sink 51 is attached to the dielectric substrate 3 and then the dielectric substrate 3 is attached to the device substrate 55, the outer dimensions of the heat sink 51 should be the same as or smaller than the outer dimensions of the dielectric substrate 3. It is easy to handle, but
When the heat sink 51 is attached after the dielectric substrate 3 is attached to the device substrate 55, the outer dimensions of the heat sink 51 are limited only inside the device such as a wireless device, and it is easy to sufficiently increase the heat dissipation area. .
【００４６】図８は本発明の第７の実施の形態の説明図
であり、（Ａ）は概略断面図、（Ｂ）は半導体回路チッ
プの概略平面図を示し、この概略平面図のＡ−Ａ’線に
沿った誘電体基板３を含む断面の概略が、図８の（Ａ）
に相当する。又１は半導体回路チップ、３は誘電体基
板、６１は回路ライン、６２，６３はメタルパターン、
６４は入出力ライン、６５はメタルピラー、６６は接続
ライン、６７はスルーホール、６８はトランジスタ部
分、６９はメタルバンプを示す。8A and 8B are explanatory views of a seventh embodiment of the present invention. FIG. 8A is a schematic sectional view, FIG. 8B is a schematic plan view of a semiconductor circuit chip, and FIG. An outline of a cross section including the dielectric substrate 3 along line A ′ is shown in FIG.
Equivalent to. Further, 1 is a semiconductor circuit chip, 3 is a dielectric substrate, 61 is a circuit line, 62 and 63 are metal patterns,
Reference numeral 64 is an input / output line, 65 is a metal pillar, 66 is a connection line, 67 is a through hole, 68 is a transistor portion, and 69 is a metal bump.
【００４７】半導体回路チップ１のトランジスタ部分６
８と接続する回路ライン６１は、メタルパターン６２と
によりコプレーナライン構成を有する。この図８の
（Ｂ）に示す半導体回路チップ１のパターンと、図８の
（Ａ）に示す誘電体基板３上のメタルパターン６３とを
メタルピラー６５を介して対向させて固定した構成とな
る。又誘電体基板３上の半導体回路チップ１を搭載する
面上の図８の（Ｂ）の点線で示す接続ライン６６も、そ
の周辺のメタルパターン６３（図８の（Ｂ）では図示を
省略）とによるコプレーナライン構成を有する。そし
て、この接続ライン６６と回路ライン６１とを、フリッ
プチップ実装時のメタルバンプ６９を用いて接続し、又
誘電体基板３の裏面、即ち、半導体回路チップ１を搭載
する側と反対側の面に形成した入出力ライン６４、即
ち、図８の（Ｂ）の点線で示す入出力ライン６４は、図
８の（Ａ）に示す誘電体基板３の表面のメタルパターン
６３とによるマイクロストリップライン構成を有し、こ
の入出力ライン６４と接続ライン６６との間を、点線で
示すスルーホール６７により接続する。Transistor portion 6 of semiconductor circuit chip 1
The circuit line 61 connected to 8 has a coplanar line structure with the metal pattern 62. The pattern of the semiconductor circuit chip 1 shown in FIG. 8B and the metal pattern 63 on the dielectric substrate 3 shown in FIG. 8A are fixed so as to face each other through the metal pillar 65. . The connection line 66 shown by the dotted line in FIG. 8B on the surface on which the semiconductor circuit chip 1 is mounted on the dielectric substrate 3 also has a metal pattern 63 around it (not shown in FIG. 8B). It has a coplanar line configuration with. Then, the connection line 66 and the circuit line 61 are connected using the metal bump 69 at the time of flip chip mounting, and the back surface of the dielectric substrate 3, that is, the surface opposite to the side on which the semiconductor circuit chip 1 is mounted. The input / output line 64 formed in FIG. 8, that is, the input / output line 64 shown by the dotted line in FIG. 8B is a microstrip line configuration with the metal pattern 63 on the surface of the dielectric substrate 3 shown in FIG. 8A. The input / output line 64 and the connection line 66 are connected by a through hole 67 shown by a dotted line.
【００４８】半導体回路チップ１を誘電体基板３上にフ
リップチップ実装した時に、半導体回路チップ１上のメ
タルパターン６２と、誘電体基板３上のメタルパターン
６３との間にパラレルプレートモードが発生して、入出
力ライン間のアイソレーション特性を劣化させることに
なる。しかし、前述のように、メタルピラー６５を、λ
／４以下の間隔で配置することにより、パラレルプレー
トモードの発生を防止することができる。When the semiconductor circuit chip 1 is flip-chip mounted on the dielectric substrate 3, a parallel plate mode is generated between the metal pattern 62 on the semiconductor circuit chip 1 and the metal pattern 63 on the dielectric substrate 3. As a result, the isolation characteristic between the input and output lines is deteriorated. However, as described above, the metal pillar 65 is
By arranging at intervals of / 4 or less, it is possible to prevent the parallel plate mode from occurring.
【００４９】このメタルピラー６５は、図４に示すメタ
ルピラー４４に相当し、フリップチップ実装時の回路ラ
イン６１と接続ライン６６との間を接続する為のメタル
バンプと同様な構成とすることができる。その場合、半
導体回路チップ１のメタルパターン６２上に、半導体回
路チップ１の回路ライン６１と半導体基板３の接続ライ
ン６６との間を接続する為のメタルバンプと同様な構成
で予め形成することができる。或いは、誘電体基板３の
メタルパターンー６３に、同様にしてメタルピラー６５
を予め形成することもできる。The metal pillar 65 corresponds to the metal pillar 44 shown in FIG. 4, and may have the same structure as a metal bump for connecting the circuit line 61 and the connection line 66 at the time of flip chip mounting. it can. In that case, it may be formed in advance on the metal pattern 62 of the semiconductor circuit chip 1 in the same configuration as a metal bump for connecting between the circuit line 61 of the semiconductor circuit chip 1 and the connection line 66 of the semiconductor substrate 3. it can. Alternatively, a metal pillar 65 is similarly formed on the metal pattern 63 of the dielectric substrate 3.
Can also be formed in advance.
【００５０】そして、フリップチップ実装時に、メタル
パターン６２，６３間にλ／４以下の間隔でメタルピラ
ー６５を配置することになるから、パラレルプレートモ
ードの発生を防止することができる。又複数のメタルピ
ラー６５を介して半導体回路チップ１の発生熱を誘電体
基板３側に伝達し、前述の各実施の形態を適用して、例
えば、誘電体基板に金属を充填したスルーホールを形成
し、更にヒートシンクを設けることにより、半導体回路
チップ１の発生熱を有効に放散させることが可能であ
る。Since the metal pillars 65 are arranged between the metal patterns 62 and 63 at intervals of λ / 4 or less during flip-chip mounting, the parallel plate mode can be prevented from occurring. Further, the heat generated by the semiconductor circuit chip 1 is transferred to the dielectric substrate 3 side through the plurality of metal pillars 65, and the above-described respective embodiments are applied to, for example, a through hole formed by filling the dielectric substrate with metal. It is possible to effectively dissipate the generated heat of the semiconductor circuit chip 1 by forming it and further providing a heat sink.
【００５１】図９は本発明の第８及び第９の実施の形態
の説明図であり、（Ａ）は第８の実施の形態の概略断面
図、（Ｂ）は第９の実施の形態の概略断面図を示し、１
は半導体回路チップ、３は半導体基板、７１，８１はメ
タルパターン、７２，８２はポリイミド等の誘電体層、
７３，８３は回路ライン、７４はスルーホール、７５，
７７，８５はメタルパターン、７６，８６はメタルピラ
ーを示す。9A and 9B are explanatory views of the eighth and ninth embodiments of the present invention. FIG. 9A is a schematic sectional view of the eighth embodiment, and FIG. 9B is a schematic view of the ninth embodiment. 1 shows a schematic cross-sectional view
Is a semiconductor circuit chip, 3 is a semiconductor substrate, 71 and 81 are metal patterns, 72 and 82 are dielectric layers such as polyimide,
73 and 83 are circuit lines, 74 is through holes, 75,
77 and 85 are metal patterns, and 76 and 86 are metal pillars.
【００５２】図９の（Ａ）に於いて、半導体回路チップ
１にトランジスタ等の能動領域を形成し、その能動領域
や電極等を除いた領域にメタルパターン７１を形成し、
誘電体層７２を形成して、その上に回路ライン７３及び
メタルパターン７７を形成し、この回路ライン７３とト
ランジスタ等の能動領域等の電極とスルーホールを介し
て接続して、回路ライン７３と誘電体層７２とメタルパ
ターン７１とにより、マイクロストリップライン構造と
する。又誘電体基板３にメタルパターン７５を形成す
る。なお、メタルパターン７５と同一面上の入出力ライ
ン等は図示を省略している。In FIG. 9A, an active region such as a transistor is formed in the semiconductor circuit chip 1, and a metal pattern 71 is formed in the region excluding the active region and electrodes.
A dielectric layer 72 is formed, a circuit line 73 and a metal pattern 77 are formed on the dielectric layer 72, and the circuit line 73 is connected to an electrode such as an active region of a transistor or the like through a through hole to form a circuit line 73. The dielectric layer 72 and the metal pattern 71 form a microstrip line structure. Further, the metal pattern 75 is formed on the dielectric substrate 3. The input / output lines and the like on the same surface as the metal pattern 75 are not shown.
【００５３】半導体回路チップ１上のメタルパターン７
１と、誘電体層７２上に形成したメタルパターン７７と
の間に、スルーホール７４を形成しない場合、パラレル
プレートモードが発生するが、金属を充填したスルーホ
ール７４をλ／４以下の間隔で誘電体層７２内に形成す
ることにより、このパラレルプレートモードの発生を防
止することができる。そして、全面が誘電体層７２によ
り被覆されているが、メタルパターン７１からスルーホ
ール７４を介してメタルパターン７７に、半導体回路チ
ップ１の発生熱を伝達することができる。Metal pattern 7 on semiconductor circuit chip 1
1 and the metal pattern 77 formed on the dielectric layer 72, if the through hole 74 is not formed, the parallel plate mode occurs, but the metal-filled through holes 74 are formed at intervals of λ / 4 or less. By forming it in the dielectric layer 72, it is possible to prevent the occurrence of this parallel plate mode. Although the entire surface is covered with the dielectric layer 72, the heat generated from the semiconductor circuit chip 1 can be transferred from the metal pattern 71 to the metal pattern 77 via the through holes 74.
【００５４】又誘電体基板３上に半導体回路チップ１を
実装して、例えば、誘電体基板３上の入出力ラインと、
半導体回路チップ１の回路ライン７３とを、メタルバン
プを介して加熱圧着して接続する。その時に、半導体回
路チップ１側のメタルパターン７７と、誘電体基板３側
のメタルパターン７５との間をメタルピラー７６を介し
て接続する。The semiconductor circuit chip 1 is mounted on the dielectric substrate 3, and, for example, input / output lines on the dielectric substrate 3
The circuit line 73 of the semiconductor circuit chip 1 is connected by thermocompression bonding via a metal bump. At that time, the metal pattern 77 on the semiconductor circuit chip 1 side and the metal pattern 75 on the dielectric substrate 3 side are connected via the metal pillar 76.
【００５５】この場合のメタルピラー７６も、前述の実
施の形態と同様に、λ／４以下の間隔で配置する。それ
により、誘電体層７２上のメタルパターン７７と、誘電
体基板３上のメタルパターン７５とによるパラレルプレ
ートモードの発生を防止し、且つ半導体回路チップ１の
発生熱を、複数のメタルピラー７６を介して誘電体基板
３のメタルパターン７５に伝達することができる。従っ
て、前述の各実施の形態と同様に、誘電体基板３にヒー
トシンクを設け、このヒートシンクとメタルパターン７
５との間の熱伝導性を高める金属充電のスルーホールを
形成することができる。The metal pillars 76 in this case are also arranged at intervals of λ / 4 or less, as in the above-described embodiment. Thereby, the parallel plate mode is prevented from being generated by the metal pattern 77 on the dielectric layer 72 and the metal pattern 75 on the dielectric substrate 3, and the heat generated by the semiconductor circuit chip 1 is prevented by the plurality of metal pillars 76. It can be transmitted to the metal pattern 75 of the dielectric substrate 3 via. Therefore, similarly to each of the above-described embodiments, a heat sink is provided on the dielectric substrate 3, and the heat sink and the metal pattern 7 are provided.
It is possible to form a metal-charged through hole that enhances thermal conductivity between the through-holes.
【００５６】又図９の（Ｂ）は、半導体回路チップ１の
回路ライン８３を含めて被覆したポリイミド等の誘電体
層８２の上に、メタルパターン８１を形成して、逆マイ
クロストリップライン構造とした場合を示す。この半導
体回路チップ１を誘電体基板３上にフリップチップ実装
する。即ち、半導体回路チップ１側の回路ライン８３
に、図示を省略している接続ラインとスルーホールを介
して接続し、その接続ラインと、図示を省略している誘
電体基板３上の入出力ラインとを、メタルバンプを介し
て加熱圧着する。In FIG. 9B, a metal pattern 81 is formed on a dielectric layer 82 such as polyimide which covers the circuit line 83 of the semiconductor circuit chip 1 to form a reverse microstrip line structure. The case is shown. The semiconductor circuit chip 1 is flip-chip mounted on the dielectric substrate 3. That is, the circuit line 83 on the semiconductor circuit chip 1 side
Is connected to a connection line (not shown) via a through hole, and the connection line and an input / output line on the dielectric substrate 3 (not shown) are thermocompression bonded via metal bumps. .
【００５７】この場合に、メタルピラー８６が存在しな
いと、誘電体層８２上のメタルパターン８１と誘電体基
板３上のメタルパターン８５との間によるパラレルプレ
ートモードが発生する。しかし、λ／４以下の間隔でメ
タルピラー８６を配置することにより、このパラレルプ
レートモードの発生を防止することができる。又このメ
タルピラー８６を介して半導体回路チップ１の発生熱を
誘電体基板３側に伝達して、放散することができる。In this case, if the metal pillar 86 is not present, a parallel plate mode is generated between the metal pattern 81 on the dielectric layer 82 and the metal pattern 85 on the dielectric substrate 3. However, the parallel plate mode can be prevented from occurring by disposing the metal pillars 86 at intervals of λ / 4 or less. Further, the heat generated by the semiconductor circuit chip 1 can be transmitted to the side of the dielectric substrate 3 and dissipated via the metal pillar 86.
【００５８】（付記１）半導体回路チップを誘電体基板
上にフリップチップ実装した高周波パッケージモジュー
ルに於いて、前記誘電体基板の前記半導体回路チップを
実装する面と反対側の面で且つ該半導体回路チップと対
向する領域に、該半導体回路チップの動作周波数の波長
の１／２以下の大きさの複数のランドパターンを形成し
た構成を有することを特徴とする高周波パッケージモジ
ュール。
（付記２）半導体回路チップを誘電体基板上にフリップ
チップ実装した高周波パッケージモジュールに於いて、
前記誘電体基板の前記半導体回路チップと対向する領域
に、該半導体回路チップの動作周波数の波長の１／４以
下の間隔で、金属を充填したスルーホールを形成した構
成を有することを特徴とする高周波パッケージモジュー
ル。(Supplementary Note 1) In a high-frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, the surface of the dielectric substrate opposite to the surface on which the semiconductor circuit chip is mounted and the semiconductor circuit A high-frequency package module having a structure in which a plurality of land patterns each having a size of ½ or less of a wavelength of an operating frequency of the semiconductor circuit chip are formed in a region facing the chip. (Supplementary Note 2) In a high-frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate,
In the dielectric substrate, in a region facing the semiconductor circuit chip, through holes filled with metal are formed at intervals of ¼ or less of a wavelength of an operating frequency of the semiconductor circuit chip. High frequency package module.
【００５９】（付記３）半導体回路チップを誘電体基板
上にフリップチップ実装した高周波パッケージモジュー
ルに於いて、前記誘電体基板の前記半導体回路チップを
実装する面と反対側の面に、ヒートシンクを取付ける為
のランドパターン又はメタルパターンを形成し、且つ前
記半導体回路チップと対向する領域に、該半導体回路チ
ップの動作周波数の波長の１／４以下の間隔で且つ前記
ランドパターン又はメタルパターンと接続した金属充填
のスルーホールを形成した構成を有することを特徴とす
る高周波パッケージモジュール。
（付記４）半導体回路チップを誘電体基板上にフリップ
チップ実装した高周波パッケージモジュールに於いて、
前記フリップチップ実装した前記半導体回路チップ上の
メタルパターンと前記誘電体基板上のメタルパターンと
の間を接続する複数のメタルピラーを、前記半導体回路
チップの動作周波数の波長の１／４以下の間隔で設けた
構成を有することを特徴とする高周波パッケージモジュ
ール。
（付記５）前記誘電体基板は、前記半導体回路チップを
実装する面に形成した接続ラインと、該面と反対側の面
に形成した入出力ラインとをスルーホールにより接続
し、且つ前記半導体回路チップを保護するメタルキャッ
プを取付けた構成を有することを特徴とする付記１〜４
の何れか１に記載の高周波パッケージモジュール。(Supplementary Note 3) In a high frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, a heat sink is attached to the surface of the dielectric substrate opposite to the surface on which the semiconductor circuit chip is mounted. For forming a land pattern or a metal pattern for use in the semiconductor device, and for connecting to the land pattern or the metal pattern in a region facing the semiconductor circuit chip at intervals of ¼ or less of the wavelength of the operating frequency of the semiconductor circuit chip. A high frequency package module having a structure in which a filled through hole is formed. (Supplementary Note 4) In a high-frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate,
A plurality of metal pillars for connecting between the metal pattern on the semiconductor circuit chip mounted on the flip chip and the metal pattern on the dielectric substrate are arranged at intervals of ¼ or less of the wavelength of the operating frequency of the semiconductor circuit chip. A high-frequency package module having the configuration provided in 1. (Supplementary Note 5) In the dielectric substrate, a connection line formed on a surface on which the semiconductor circuit chip is mounted and an input / output line formed on a surface opposite to the surface are connected by through holes, and the semiconductor circuit is formed. Additional Notes 1 to 4, which has a configuration in which a metal cap for protecting the chip is attached
The high frequency package module according to any one of 1.
【００６０】（付記６）半導体回路チップを誘電体基板
上にフリップチップ実装し、該誘電体基板の前記半導体
回路チップの実装面と反対側の面にヒートシンクを取付
けた高周波パッケージモジュールに於いて、前記誘電体
基板は、一方の面に、前記半導体回路チップの回路ライ
ンとメタルバンプで接続する接続ライン及び前記半導体
回路チップのメタルパターンとの間を複数のメタルピラ
ーで接続するメタルパターンを形成し、他方の面に、前
記接続ラインとスルーホールを介して接続した入出力ラ
イン及びメタルパターンを形成し、且つ少なくとも前記
半導体回路チップと対向する領域の前記一方と他方との
面のメタルパターン間を、前記半導体回路チップの動作
周波数の波長の１／４以下の間隔で接続した金属充填の
複数のスルーホールを形成した構成を有し、前記ヒート
シンクは、前記半導体回路チップと対向して前記誘電体
基板に取付ける取付部と、該取付部の大きさより大きい
フィン部と、前記誘電体基板上の前記入出力ラインの上
方を覆うように形成した凹部とからなる構成を有するこ
とを特徴とする高周波パッケージモジュール。(Supplementary Note 6) In a high-frequency package module, wherein a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, and a heat sink is attached to the surface of the dielectric substrate opposite to the surface on which the semiconductor circuit chip is mounted. On one surface of the dielectric substrate, a metal line connecting a circuit line of the semiconductor circuit chip with a metal bump and a metal line connecting a metal pattern of the semiconductor circuit chip with a metal pattern is formed. , Forming an input / output line and a metal pattern connected to the connection line through a through hole on the other surface, and at least between the metal patterns on the one and the other surfaces of the region facing the semiconductor circuit chip. A plurality of metal-filled through-holes connected at intervals of ¼ or less of the wavelength of the operating frequency of the semiconductor circuit chip The heat sink includes a mounting portion that is mounted on the dielectric substrate so as to face the semiconductor circuit chip, a fin portion that is larger than the mounting portion, and the input / output on the dielectric substrate. A high-frequency package module, comprising: a recess formed so as to cover an upper part of the line.
【００６１】（付記７）半導体回路チップのメタルパタ
ーンと、誘電体基板のメタルパターンとの間を接続する
複数のメタルピラーを、動作周波数の波長の１／４以下
の間隔で設けたことを特徴とする付記１〜６の何れか１
記載の高周波パッケージモジュール。(Supplementary Note 7) A plurality of metal pillars for connecting between the metal pattern of the semiconductor circuit chip and the metal pattern of the dielectric substrate are provided at intervals of ¼ or less of the wavelength of the operating frequency. Any one of Supplementary Notes 1 to 6
The described high frequency package module.
【００６２】[0062]
【発明の効果】以上説明したように、本発明は、セラミ
ック等の誘電体基板３上に半導体回路チップ１をフリッ
プチップ実装する時の誘電体基板３のクラック発生を、
λ／２により小さい大きさのランドパターン８の形成に
より防止すると共に、入出力ライン１１，１２間の不要
な共振の発生を防止することができる。又誘電体基板３
にランドパターン８又はメタルパターン５を設けると共
に、金属を充填したスルーホール１０をλ／４以下の間
隔で複数設けることにより、半導体回路チップ１の発生
熱を誘電体基板３の裏面側に伝達して放熱特性を向上
し、且つ入出力ライン１１，１２間の不要な共振の発生
を防止することができる。更に、ヒートシンクを取付け
て、金属充填のスルーホールを介して半導体回路チップ
１の発生熱を放散することができる。又半導体回路チッ
プ１のメタルパターンと誘電体基板３のメタルパターン
との間にメタルピラーをλ／４以下の間隔で複数設け
て、放熱特性を向上し、且つ入出力ライン１１，１２間
の不要な共振の発生を防止することができる。As described above, according to the present invention, when the semiconductor circuit chip 1 is flip-chip mounted on the dielectric substrate 3 such as ceramic, cracking of the dielectric substrate 3 is prevented.
This can be prevented by forming the land pattern 8 having a smaller size of λ / 2, and at the same time, unnecessary resonance between the input / output lines 11 and 12 can be prevented. Also dielectric substrate 3
By providing the land pattern 8 or the metal pattern 5 on the substrate and providing a plurality of through holes 10 filled with metal at intervals of λ / 4 or less, the heat generated by the semiconductor circuit chip 1 is transferred to the back surface side of the dielectric substrate 3. As a result, heat dissipation characteristics can be improved, and unnecessary resonance between the input / output lines 11 and 12 can be prevented. Furthermore, a heat sink can be attached to dissipate the heat generated by the semiconductor circuit chip 1 through the metal-filled through holes. Further, a plurality of metal pillars are provided between the metal pattern of the semiconductor circuit chip 1 and the metal pattern of the dielectric substrate 3 at intervals of λ / 4 or less to improve heat dissipation characteristics and eliminate the need for the space between the input / output lines 11 and 12. It is possible to prevent the occurrence of various resonances.
【図１】本発明の第１の実施の形態の説明図である。FIG. 1 is an explanatory diagram of a first embodiment of the present invention.
【図２】本発明の第１の実施の形態の誘電体基板の説明
図である。FIG. 2 is an explanatory diagram of a dielectric substrate according to the first embodiment of this invention.
【図３】本発明の第２の実施の形態の説明図である。FIG. 3 is an explanatory diagram of a second embodiment of the present invention.
【図４】本発明の第３の実施の形態の説明図である。FIG. 4 is an explanatory diagram of a third embodiment of the present invention.
【図５】本発明の第４の実施の形態の説明図である。FIG. 5 is an explanatory diagram of a fourth embodiment of the present invention.
【図６】本発明の第５の実施の形態の説明図である。FIG. 6 is an explanatory diagram of a fifth embodiment of the present invention.
【図７】本発明の第６の実施の形態の説明図である。FIG. 7 is an explanatory diagram of a sixth embodiment of the present invention.
【図８】本発明の第７の実施の形態の説明図である。FIG. 8 is an explanatory diagram of a seventh embodiment of the present invention.
【図９】本発明の第８及び第９の実施の形態の説明図で
ある。FIG. 9 is an explanatory diagram of eighth and ninth embodiments of the present invention.
【図１０】従来のフリップチップ実装の説明図である。FIG. 10 is an explanatory diagram of conventional flip chip mounting.
【図１１】従来のバックメタルパターンの説明図であ
る。FIG. 11 is an explanatory diagram of a conventional back metal pattern.
１ 半導体回路チップ ２ メタルバンプ ３ 誘電体基板 ４，５ メタルパターン ６ ボンディングツールヘッド ７ ボンディング台 ８ ランドパターン １１，１２ 入出力ライン 1 Semiconductor circuit chip 2 metal bump 3 Dielectric substrate 4,5 metal pattern 6 Bonding tool head 7 Bonding stand 8 land patterns 11,12 I / O line
Claims (5)
ップチップ実装した高周波パッケージモジュールに於い
て、 前記誘電体基板の前記半導体回路チップを実装する面と
反対側の面で且つ該半導体回路チップと対向する領域
に、該半導体回路チップの動作周波数の波長の１／２以
下の大きさの複数のランドパターンを形成した構成を有
することを特徴とする高周波パッケージモジュール。1. A high-frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, comprising: a surface of the dielectric substrate opposite to a surface on which the semiconductor circuit chip is mounted; A high-frequency package module having a structure in which a plurality of land patterns each having a size of ½ or less of a wavelength of an operating frequency of the semiconductor circuit chip are formed in opposing regions.
ップチップ実装した高周波パッケージモジュールに於い
て、 前記誘電体基板の前記半導体回路チップと対向する領域
に、該半導体回路チップの動作周波数の波長の１／４以
下の間隔で、金属を充填したスルーホールを形成した構
成を有することを特徴とする高周波パッケージモジュー
ル。2. In a high frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, in a region of the dielectric substrate facing the semiconductor circuit chip, a wavelength of an operating frequency of the semiconductor circuit chip is provided. A high frequency package module having a structure in which through holes filled with metal are formed at intervals of ¼ or less.
ップチップ実装した高周波パッケージモジュールに於い
て、 前記誘電体基板の前記半導体回路チップを実装する面と
反対側の面に、ヒートシンクを取付ける為のランドパタ
ーン又はメタルパターンを形成し、且つ前記半導体回路
チップと対向する領域に、該半導体回路チップの動作周
波数の波長の１／４以下の間隔で且つ前記ランドパター
ン又はメタルパターンと接続した金属充填のスルーホー
ルを形成した構成を有することを特徴とする高周波パッ
ケージモジュール。3. A high frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, for mounting a heat sink on the surface of the dielectric substrate opposite to the surface on which the semiconductor circuit chip is mounted. A land-filled or metal-filled metal-filled region is formed in a region facing the semiconductor circuit chip at intervals of ¼ or less of the wavelength of the operating frequency of the semiconductor circuit chip and connected to the land pattern or metal pattern. A high frequency package module having a structure in which a through hole is formed.
ップチップ実装した高周波パッケージモジュールに於い
て、 前記フリップチップ実装した前記半導体回路チップ上の
メタルパターンと前記誘電体基板上のメタルパターンと
の間を接続する複数のメタルピラーを、前記半導体回路
チップの動作周波数の波長の１／４以下の間隔で設けた
構成を有することを特徴とする高周波パッケージモジュ
ール。4. A high frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, wherein between the metal pattern on the semiconductor circuit chip flip-chip mounted and the metal pattern on the dielectric substrate. A high-frequency package module having a structure in which a plurality of metal pillars for connecting to each other are provided at intervals of ¼ or less of a wavelength of an operating frequency of the semiconductor circuit chip.
ップチップ実装し、該誘電体基板の前記半導体回路チッ
プの実装面と反対側の面にヒートシンクを取付けた高周
波パッケージモジュールに於いて、 前記誘電体基板は、一方の面に、前記半導体回路チップ
の回路ラインとメタルバンプで接続する接続ライン及び
前記半導体回路チップのメタルパターンとの間を複数の
メタルピラーで接続するメタルパターンを形成し、他方
の面に、前記接続ラインとスルーホールを介して接続し
た入出力ライン及びメタルパターンを形成し、且つ少な
くとも前記半導体回路チップと対向する領域の前記一方
と他方との面のメタルパターン間を、前記半導体回路チ
ップの動作周波数の波長の１／４以下の間隔で接続した
金属充填の複数のスルーホールを形成した構成を有し、 前記ヒートシンクは、前記半導体回路チップと対向して
前記誘電体基板に取付ける取付部と、該取付部の大きさ
より大きいフィン部と、前記誘電体基板上の前記入出力
ラインの上方を覆うように形成した切欠部とからなる構
成を有することを特徴とする高周波パッケージモジュー
ル。5. A high frequency package module in which a semiconductor circuit chip is flip-chip mounted on a dielectric substrate, and a heat sink is attached to the surface of the dielectric substrate opposite to the surface on which the semiconductor circuit chip is mounted. The body substrate has, on one surface, a metal line connecting a circuit line of the semiconductor circuit chip and a metal line of the semiconductor circuit chip and a metal line connecting the metal line of the semiconductor circuit chip, and the other side. An input / output line and a metal pattern connected to the connection line through a through hole on the surface of, and at least between the metal patterns on the one and the other surfaces of the region facing the semiconductor circuit chip, Forming a plurality of metal-filled through holes connected at intervals of ¼ or less of the wavelength of the operating frequency of the semiconductor circuit chip The heat sink has a mounting portion facing the semiconductor circuit chip and mounted on the dielectric substrate, a fin portion larger than the mounting portion, and the input / output line on the dielectric substrate. A high-frequency package module, comprising: a notch formed so as to cover the upper side.
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| JP2001268330A JP3837699B2 (en) | 2001-09-05 | 2001-09-05 | High frequency package module |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461994C (en) * | 2005-05-25 | 2009-02-11 | 财团法人工业技术研究院 | Thermal gain thin-type electronic mechanism |
| US7855450B2 (en) | 2005-12-12 | 2010-12-21 | Fujitsu Limited | Circuit module |
| JP2014082298A (en) * | 2012-10-16 | 2014-05-08 | Renesas Electronics Corp | Semiconductor device and wiring board |
-
2001
- 2001-09-05 JP JP2001268330A patent/JP3837699B2/en not_active Expired - Lifetime
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| JP2014082298A (en) * | 2012-10-16 | 2014-05-08 | Renesas Electronics Corp | Semiconductor device and wiring board |
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