JP2003078026A - Highly integrated memory circuit by double gate mos transistor structure - Google Patents
Highly integrated memory circuit by double gate mos transistor structureInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、特に詳しくはダブルゲート構造ＭＯＳ型
半導体集積回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a double gate structure MOS type semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】近年、半導体集積回路は、特にＭＯＳ型
集積回路においては、最小寸法０．１３ｕｍが実用化さ
れつつあり、研究段階では０．１ｕｍ以下の段階に有
る。しかし、素子構造はプレーナ型が主流であり、回路
の微細化においては、平面構造の微細化に依存し、トラ
ンジスタの動作も、従来の延長であるため、微細化して
も、低電圧動作とか、リーク電流等は改善されず従来と
変わらない欠点が有った。2. Description of the Related Art In recent years, a semiconductor integrated circuit, particularly a MOS type integrated circuit, is being put to practical use with a minimum dimension of 0.13 μm, and it is in a stage of 0.1 μm or less in a research stage. However, the planar structure is the mainstream of the device structure, and in the miniaturization of the circuit, it depends on the miniaturization of the planar structure, and the operation of the transistor is also an extension of the conventional one. The leak current was not improved and had the same drawback as the conventional one.
【０００３】[0003]
【発明が解決しようとする課題】本発明の目的は、上述
した従来技術の欠点を改良し、立体構造にする事により
高集積、高性能メモリ回路を提供する事。SUMMARY OF THE INVENTION It is an object of the present invention to provide a highly integrated and high performance memory circuit by improving the above-mentioned drawbacks of the prior art and forming a three-dimensional structure.
【０００４】[0004]
【課題を解決するための手段】半導体集積回路の微細化
は、０．１８ｕｍプロセスが量産中であり、一方研究段
階では、０．１ｕｍ以下の研究が盛んになりつつある。
しかし０．１ｕｍ以下の微細化を進めるに当り、従来の
平面構造では、チャンネル長の微細化の限界がアライナ
ーの性能に依存する事、およびゲート膜厚が微先化に比
例して薄くするとトンネル電流によるリーク電流が増加
し、ＭＯＳトランジスタの性能が向上しない問題が明ら
かになってきた。最近、製造装置に依存しないで、チャ
ンネル長を小さく、またショートチャンネル効果に対し
て強い等トランジスタの性能が向上する解決策として、
ダブルゲート構造ＭＯＳトランジスタが提案されてい
る。For miniaturization of a semiconductor integrated circuit, a 0.18 μm process is in mass production, while in the research stage, research of 0.1 μm or less is becoming active.
However, as miniaturization of 0.1 μm or less progresses, in the conventional planar structure, the limit of the miniaturization of the channel length depends on the performance of the aligner, and if the gate film thickness becomes thin in proportion to the fine tip, tunnel It has become clear that the leakage current due to the current increases and the performance of the MOS transistor is not improved. Recently, as a solution to improve the performance of a transistor, such as a short channel length and a strong short-channel effect, without depending on manufacturing equipment,
A double gate structure MOS transistor has been proposed.
【０００５】図１．に凸型構造のダブルゲート構造ＭＯ
Ｓトランジスタの例を示す。この構造では、ゲート長は
突起部の厚さに依存し、その厚さは製造装置や、マスク
の微細加工度に依存せず、エッチング量により決定され
る。特開平９−１６７８３９に、同様な構造で閾値電圧
（Ｖｔｈ）のバラツキを少なくする技術が開示されてい
る。さらに、米国特許ＵＳＰＴ６、２０７、５３０に、
平面構造のダブルゲートトランジスタの製法が開示され
ている。図２．に平面型構造のダブルゲートＭＯＳトラ
ンジスタの例を示す。どちらの構造も、従来のシングル
構造トランジスタに比べて、Ｓファクタが小さい、電流
が大きく取れる、ショートチャンネル効果に対して強い
等の優位性がある。図１．の構造ではソースは共通とな
るが、ドレインは左右独立しているため、２個のシング
ルゲートトランジスタとして動作可能である。FIG. Double-gate MO with convex structure
An example of the S transistor will be shown. In this structure, the gate length depends on the thickness of the protrusion, and the thickness is determined by the etching amount, not by the manufacturing apparatus or the fine processing degree of the mask. Japanese Unexamined Patent Publication No. 9-167839 discloses a technique for reducing the variation in threshold voltage (Vth) with a similar structure. Further, in US Pat. Nos. 6,207,530,
A method of manufacturing a planar double gate transistor is disclosed. Figure 2. An example of a double gate MOS transistor having a planar structure is shown in FIG. Both structures have advantages such as a small S factor, a large current, and a strong short channel effect, as compared with the conventional single structure transistor. Figure 1. In this structure, the source is common, but the drains are independent on the left and right, so that they can operate as two single-gate transistors.
【０００６】しかし、シングルゲートトランジスタは、
ダブルゲートトランジスタ動作に対し、性能，特にショ
ートチャネル効果が大きい欠点が有り、実用性において
問題があった。ダブルゲート構造ＭＯＳトランジスタを
シングルゲートトランジスタとして動作させた場合の特
性について、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）１９９８、１５．２．
１〜１５．２．４（ページ４０７〜４１０）に図・２の
構造においてチャンネル長を変化させた場合の測定値が
示されている。この論文によると、片方のゲート電圧を
グランドに固定したシングルゲート動作の方がダブルゲ
ート動作に比べてチャンネル長が１００ｎｍ以下になっ
てくると、閾値電圧Ｖｔｈのゲート長依存性が大きくな
ってくる。従って、チャンネル長をダブルゲート動作よ
り大きく、すなわち、凸型ダブルゲート構造では、突起
部に対するエッチング量を変えれば良い。この結果、電
流増幅度は劣るが、占有面積は、ダブルゲート動作に対
し半分になるトランジスタが実現できる。具体的な応用
例としては、電池駆動の製品で、高速動作は、必要でな
くても、低電圧ローパワーを要求されるＰＤＡとか、ハ
ンデイターミナルには、最適である。However, the single gate transistor is
There is a drawback that the performance, especially the short channel effect, is large compared to the operation of the double gate transistor, and there is a problem in practical use. Regarding characteristics when a double-gate structure MOS transistor is operated as a single-gate transistor, IEEE Electron Device
e Meeting (IEDM) 1998, 15.2.
1 to 15.2.4 (pages 407 to 410) show measured values when the channel length is changed in the structure of FIG. According to this paper, when the channel length becomes 100 nm or less in the single gate operation in which one gate voltage is fixed to the ground as compared with the double gate operation, the dependence of the threshold voltage Vth on the gate length becomes large. . Therefore, the channel length is longer than that of the double gate operation, that is, in the convex double gate structure, the etching amount with respect to the protrusion may be changed. As a result, it is possible to realize a transistor in which the current amplification factor is inferior, but the occupied area is half that of the double gate operation. As a specific application example, it is a battery-operated product and is most suitable for a PDA or a handy terminal, which requires low voltage and low power even if high speed operation is not required.
【０００７】第１の発明は上記図１ののシングルトラン
ジスタ動作が可能なＰ，Ｎ型のダブルゲート構造を直列
に配置し、ダブルゲート構造のＭＯＳトランジスタを２
個のシングルゲートトランジスタとして動作させ、各々
のＰ型、Ｎ型のシングルゲートトランジスタのゲート、
ドレインを接続し、ＣＭＯＳ回路を構成する事である。
図３−ＡにＣＭＯＳインバータ回路例を示す。 図３−
Ｂに図１のダブルゲート構造のＰ−ＭＯＳとＮ−ＭＯＳ
トランジスタを直列に並べてこの回路を実現した例を示
す。この構成により、従来の平面構造トランジスタ、及
びダブルゲート構造を用いた回路より同一面積上に２倍
のＣＭＯＳインバータ回路が実現できる。この場合シン
グルゲートのインバータ回路だけでなく、ダブルゲート
構造素子を直列、並列に配置する事によりＮＡＮＤ、Ｎ
ＯＲ等の複合ゲートＣＭＯＳ回路も平面構造トランジス
タ回路に比べて小面積で実現できる。In the first invention, the P and N type double gate structures capable of operating the single transistor of FIG. 1 are arranged in series, and two MOS transistors having a double gate structure are arranged.
The gates of the P-type and N-type single-gate transistors are operated as individual single-gate transistors,
The drain is connected to form a CMOS circuit.
An example of a CMOS inverter circuit is shown in FIG. Figure 3-
The double gate structure P-MOS and N-MOS shown in FIG.
An example of realizing this circuit by arranging transistors in series will be shown. With this configuration, it is possible to realize a CMOS inverter circuit that is twice as large as the circuit using the conventional planar structure transistor and the double gate structure on the same area. In this case, not only a single-gate inverter circuit but also a double-gate structure element may be arranged in series or in parallel so that NAND, N
A composite gate CMOS circuit such as an OR can also be realized in a smaller area than a planar structure transistor circuit.
【０００８】第２の発明はダブルゲート構造のＭＯＳト
ランジスタを２個のシングルゲートトランジスタとして
動作させ、６ＭＯＳトランジスタ構成のＳＲＡＭ回路を
構成する事である。現在用いられている６ＭＯＳトラン
ジスタの回路例を図４．に示す。この構成により、従来
のシングルゲートトランジスタを用いた回路より占有面
積が大幅に改善できる。A second invention is to operate a MOS transistor having a double gate structure as two single gate transistors to form an SRAM circuit having a 6MOS transistor structure. A circuit example of the 6MOS transistor currently used is shown in FIG. Shown in. With this configuration, the occupied area can be significantly improved as compared with the circuit using the conventional single gate transistor.
【０００９】前述の論文及びＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２２，Ｎ
ｏ．１，Ｊａｎｕａｒｙ ２００１にダブルゲートトラ
ンジスタ構造において、シングルゲートトランジスタと
して動作させ一方のゲート電極をバックゲート電極とし
た場合に、シリコン本体部分の膜厚とバックゲート電圧
がシングルゲートＭＯＳトランジスタ動作に与える影響
について示されている。図５．にダブルゲート構造のＭ
ＯＳトランジスタにおいて、バックゲート電圧が与える
特性についての例を示す。バックゲート電圧によりＭＯ
Ｓトランジスタの閾値（Ｖｔｈ）が変化する。この変化
の割合いは、ボディと成るシリコン膜厚が薄くなるほど
大きい。[0009] The above-mentioned paper and IEEE Electro
n Device Letters, Vol. 22, N
o. 1, January 2001, in a double gate transistor structure, when the single gate transistor is operated and one gate electrode is used as a back gate electrode, the influence of the film thickness of the silicon body and the back gate voltage on the operation of the single gate MOS transistor It is shown. Figure 5. Double gate structure M
An example of the characteristics given by the back gate voltage in the OS transistor will be described. MO by back gate voltage
The threshold value (Vth) of the S transistor changes. The rate of this change becomes larger as the film thickness of the silicon body becomes thinner.
【００１０】第３の発明は、この閾値電圧のバックゲー
ト電圧依存性を、動作時と待機時に最適な閾値に制御す
る事である。すなわち、トランジスタの入力が変化する
動作時には、Ｖｔｈを０Ｖに近づけてオン電流を大きく
し、待機時には、Ｖｔｈを０Ｖより電源電圧の方へシフ
トして、オフ時のリーク電流を小さくする。従来の平面
構造のＭＯＳトランジスタにおいては、バックバイアス
電圧により閾値を変化させたが、閾値電圧を下げる時に
は、ソースと基板間のバックバイアスが順方向となり、
電流が流れる欠点が有った。しかし、本発明では、絶縁
膜を介して制御する為、閾値電圧を大きくする場合で
も、小さくする場合でも、バイアス電流は絶縁膜のリー
ク電流のみである。図５．の例では、シリコン層の膜厚
を（Ｔ）の時、動作時はバックゲート電圧を（Ａ）待機
時は（Ｂ）に設定すれば、ＶｔｈはそれぞれＶｔｈ
（Ａ），Ｖｔｈ（Ｂ）となる。前述の論文ＩＥＥＥ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏ
ｌ．２２，Ｎｏ．１，Ｊａｎｕａｒｙ ２００１の測定
データ（Ｆｉｇ．３）では、ＭＯＳトランジスタのゲー
トとバックゲートの膜厚が５．６ｎｍ，シリコン層の膜
厚が５０ｎｍにおいて、バックゲート電圧０Ｖ、−１．
２Ｖの時、各々のＶｔｈ＝６．５Ｖ，１２．５Ｖとな
る。 このデータでは基板濃度が１ｘ１０１７ｃｍと高
い為、Ｖｔｈが高いがこの濃度はコントロール可能であ
り、充分に実際の回路で適用できる。A third aspect of the invention is to control the back gate voltage dependence of the threshold voltage to an optimum threshold value during operation and during standby. That is, during the operation in which the input of the transistor changes, Vth is brought close to 0 V to increase the on-current, and during standby, Vth is shifted from 0 V toward the power supply voltage to reduce the leak current at the off time. In the conventional planar structure MOS transistor, the threshold value is changed by the back bias voltage, but when the threshold voltage is lowered, the back bias between the source and the substrate becomes forward,
There was a drawback that current flowed. However, in the present invention, since the control is performed via the insulating film, the bias current is only the leak current of the insulating film regardless of whether the threshold voltage is increased or decreased. Figure 5. In the example, if the thickness of the silicon layer is set to (T), the back gate voltage during operation is set to (A), and the standby time is set to (B), Vth is Vth.
(A) and Vth (B). The above paper IEEE E
electron Device Letters, Vo
l. 22, No. 1, January 2001 measurement data (Fig. 3), the gate and back gate of the MOS transistor have a film thickness of 5.6 nm and the silicon layer has a film thickness of 50 nm.
At 2V, the respective Vths are 6.5V and 12.5V. According to this data, since the substrate concentration is as high as 1 × 10 17 cm, Vth is high, but this concentration can be controlled and can be sufficiently applied in an actual circuit.
【００１１】第４の発明は、このバックゲート効果が大
きい０．１ｕｍ以下に半導体片の膜厚を限定する事であ
る。A fourth aspect of the present invention is to limit the film thickness of the semiconductor piece to 0.1 μm or less where the back gate effect is large.
【００１２】第５の発明は、前述のバックゲート効果を
用いたＤＲＡＭ回路である。前述の、ダブルゲートＭＯ
Ｓトランジスタ構造において、シリコン膜厚を薄くした
場合、片方のゲート電圧（バックゲート電圧）が反対側
のＭＯＳトランジスタの閾値電圧に作用する事を示した
が、この事はバックゲート電圧を、ＭＯＳトランジスタ
により検出できる事を意味している。図６．に第５の発
明であるＤＲＡＭ回路を示す。 図７．にこの回路の動
作を示す。図６．の例では、書き込み、読み出しにおい
て、ワード線とビット線（データ線）各２本、計４本の
信号線が必要であるが、図８．，図９．に示す様に、共
通化、Ｐ−ＭＯＳ、Ｎ−ＭＯＳトランジスタ双方使用す
る事により３本、２本の信号線に削減する事ができる。
この発明により、従来のＤＲＡＭのようなキャパシタは
不要となり、増幅機能を持ち、かつ高密度な一時記憶素
子が実現できる。A fifth invention is a DRAM circuit using the above-mentioned back gate effect. Double gate MO mentioned above
In the S-transistor structure, it was shown that when the silicon film thickness is reduced, one gate voltage (back gate voltage) acts on the threshold voltage of the MOS transistor on the other side. Means that can be detected by. Figure 6. Shows a DRAM circuit of the fifth invention. Figure 7. Shows the operation of this circuit. Figure 6. In the example of FIG. 8, in writing and reading, two signal lines are required for each of the word line and the bit line (data line). , FIG. As shown in (3), it is possible to reduce the number of signal lines to three or two by using common, both P-MOS and N-MOS transistors.
According to the present invention, a capacitor such as a conventional DRAM is not required, and a high-density temporary storage element having an amplifying function can be realized.
【００１３】この技術は、フローティングを用いた不揮
発性メモリをダブルゲート構造で、記憶素子部をフロー
ティングゲートとコントロールゲートを持つ構造、反対
側をシングルゲート構造に構成すれば、フローティング
ゲート電圧を、反対側のシングルゲートトランジスタの
閾値電圧の変化として読み出す事により実現できる。According to this technique, if a nonvolatile memory using a floating structure has a double gate structure and the storage element portion has a structure having a floating gate and a control gate, and the opposite side has a single gate structure, the floating gate voltage will be opposite. This can be realized by reading as a change in the threshold voltage of the single gate transistor on the side.
【００１４】上記の例では、半導体として、シリコンを
例に説明したが、シリコン以外にもガリウム−砒素等の
化合物半導体やシリコンにＧｅを添加したシリコン・ゲ
ルマニュウム化合物、さらには、シリコン単結晶だけで
なく、液晶駆動のための、ポリシリコンで形成された回
路にも応用できるのは言うまでもない。In the above example, the semiconductor has been described by taking silicon as an example. However, in addition to silicon, a compound semiconductor such as gallium-arsenic, a silicon-germanium compound in which Ge is added to silicon, and further, a silicon single crystal alone is used. Needless to say, it can be applied to a circuit made of polysilicon for driving a liquid crystal.
【００１５】[0015]
【発明の効果】シリコン片の両側に絶縁膜とゲート電極
を配置したダブルゲート構造ＭＯＳトランジスタにおい
て、２個のシングルトランジスタとして動作させる事に
より、同一面積で２倍のＣＭＯＳインバータ回路、ＳＲ
ＡＭ回路が実現でき、さらに片方のゲートをバックゲー
ト電極として、動作時と待機時に最適の閾地電圧となる
様制御できる。また、バックゲート電極に電荷を蓄積
し、その電荷による閾値電圧の変化を検出する事によ
り、ＤＲＡＭ回路が実現できる。このメモリ回路は従来
ＤＲＡＭ回路と同等以下の面積で、従来の様なキャパシ
タは不要で、非破壊読み出しで、セルは増幅機能があ
る。EFFECTS OF THE INVENTION In a double-gate structure MOS transistor in which an insulating film and a gate electrode are arranged on both sides of a silicon piece, by operating them as two single transistors, a double CMOS inverter circuit with the same area, SR
An AM circuit can be realized, and further, one of the gates can be used as a back gate electrode to perform control so that the threshold voltage becomes optimal during operation and standby. Further, a DRAM circuit can be realized by accumulating charges in the back gate electrode and detecting a change in threshold voltage due to the charges. This memory circuit has an area equal to or smaller than that of a conventional DRAM circuit, does not require a conventional capacitor, is nondestructive, and has a cell amplifying function.
【００１５】[0015]
【図１】凸型ダブルゲート構造ＭＯＳトランジスタの断
面図である。FIG. 1 is a cross-sectional view of a convex double-gate structure MOS transistor.
【図２】平面型ダブルゲート構造ＭＯＳトランジスタの
断面図である。FIG. 2 is a sectional view of a planar double-gate MOS transistor.
【図３−Ａ】ＣＭＯＳインバータ回路の例である。FIG. 3-A is an example of a CMOS inverter circuit.
【図３−Ｂ】図１の構造で実現した図３−Ａの回路の例
である。FIG. 3-B is an example of the circuit of FIG. 3-A realized by the structure of FIG.
【図４】ＣＭＯＳ ＳＲＡＭ回路の例である。FIG. 4 is an example of a CMOS SRAM circuit.
【図５】ダブルゲート構造シングルＭＯＳトランジスタ
のＶｔｈとボデイ膜厚の関係を示す図である。FIG. 5 is a diagram showing a relationship between Vth and a body film thickness of a double-gate structure single MOS transistor.
【図６】バックゲート構造ＭＯＳトランジスタを使用し
たＤＲＡＭ回路の例を示す図である。FIG. 6 is a diagram showing an example of a DRAM circuit using a back gate structure MOS transistor.
【図７】図６．の回路においてＤＲＡＭ動作を示す信号
の例である。FIG. 7: FIG. 2 is an example of a signal indicating a DRAM operation in the circuit of FIG.
【図８】図６．の回路においてデータ線と書き込み用ビ
ット線を共通にしたＤＲＡＭ回路の例を示す図である。FIG. 8: FIG. 6 is a diagram showing an example of a DRAM circuit in which a data line and a write bit line are shared in the circuit of FIG.
【図９】図８．の回路において書き込み用と読み出し用
ワード線を共通にしたＤＲＡＭ回路の例を示す図であ
る。FIG. 9: FIG. FIG. 6 is a diagram showing an example of a DRAM circuit in which a writing word line and a reading word line are commonly used in the circuit of FIG.
１．半導体片 ２．不純物拡散層（ソース電極） ３．ゲート絶縁層 ４．ゲート電極 ５．不純物拡散層（ドレイン電極） ６．電源端子 ７．グランド端子 1. Semiconductor piece 2. Impurity diffusion layer (source electrode) 3. Gate insulation layer 4. Gate electrode 5. Impurity diffusion layer (drain electrode) 6. Power supply terminal 7. Ground terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 27/11
Claims (5)
成し、両側面に半導体と異なる導電型の拡散層で構成し
たＰ型、Ｎ型のダブルゲート構造ＭＯＳトランジスタを
直列に配置し、シングルゲートトランジスタとしてＰ
型、Ｎ型のチャンネルを構成する該トランジスタを直列
に接続しＣＭＯＳ回路を構成した事を特徴とする半導体
回路。1. A P-type and N-type double-gate MOS transistor having an insulating film and a gate electrode formed on both sides of a semiconductor piece, and a diffusion layer having a conductivity type different from that of the semiconductor is arranged on both sides in series. P as a single gate transistor
Type, N-type channel is formed by connecting the transistors in series to form a CMOS circuit.
インバータ回路を構成し、互いに入力を他方の出力に接
続し、該出力にトランスファＭＯＳトランジスタを接続
したＳＲＡＭ回路。2. The SRAM circuit according to claim 1, wherein two inverter circuits are formed, the inputs are connected to the output of the other, and the transfer MOS transistor is connected to the output.
成し、両側面に半導体と異なる導電型の拡散層で構成さ
れたダブルゲート構造ＭＯＳトランジスタであって、一
方のゲート電圧によって他方のシングルゲートトランジ
スタの閾値電圧を動作時は低く、待機時は高くなる様に
制御する事を特徴とする半導体回路。3. A double-gate structure MOS transistor comprising an insulating film and a gate electrode formed on both sides of a semiconductor piece, and a diffusion layer having a conductivity type different from that of the semiconductor on both sides, wherein one gate voltage causes the other A semiconductor circuit characterized in that the threshold voltage of a single gate transistor is controlled to be low during operation and high during standby.
を特徴とした請求項３の回路4. The circuit according to claim 3, wherein the thickness of the semiconductor piece is 0.1 μm or less.
の電荷による閾値電圧の変化を検出する事によりメモリ
を構成する事を特徴とする請求項３の半導体回路。5. A semiconductor circuit according to claim 3, wherein a memory is constituted by accumulating information charges in the back gate electrode and detecting a change in threshold voltage due to the charges.
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