JP2003067361A - 衝突防止メモリ装置及びそれを用いたアドレス計算とデータルーティング方法 - Google Patents

Abstract

(57)【要約】 【課題】 アクセス時間を減少させるための衝突防止メ
モリ装置を提供する。 【解決手段】 pq個のプロセッシングエレメントを持つ
SIMD処理器 M×N アレイ内のデータでの任意の位置で一
定の間隔を持つ4方向のブロック(pq)形態と8方向の線分
形態であるpq個のデータ要素を同時にアクセスできるよ
うに支援して、メモリ装置アクセス時間を減少させるた
めの衝突防止メモリ装置に関するものであり、従来のメ
モリ装置と比べてデータクセス形態、間隔、データアレ
イの大きさに制限、及びハードウェア費用、速度、復雑
度面で改善された衝突防止メモリ装置及びそれを用いた
アドレス計算及びデータルーティング方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ装置に関し、
より詳細にはpq個のプロセッシングエレメント(Process
ing Element:PE)を持つSIMD処理器におけるM×Nアレイ
内のデータで任意位置から一定間隔を持つ4方向のブロ
ック(pq)形態と8方向の線分形態であるpq個のデータ要
素を同時にアクセスすることができるよう支援すること
でメモリ装置アクセス時間を減少させるための衝突防止
メモリ装置に関する。

【０００２】

【従来の技術】一般的な制御装置で構成された単一命令
多重データ(Single Instruction Multiple Data:SIMD)
処理器、SIMDの命令プログラムが記憶されている共有メ
モリモジュール及び衝突防止メモリ装置が含まれる多く
のプロセッシングエレメントが応用分野で図1のように
メインメモリ装置があるコンピューターに取り付けられ
て使用される。

【０００３】映像処理の演算(M. J. B. Duff、Computin
g structures for image processing、 Academic Pres
s、1983.、J. L. Potter.、 IEEE Computer、vol. 16、
No. 1、pp. 62-67、Jan. 1983.、K. Preston、Jr.、IEE
E Computer、vol. 16.、No. 1、pp. 36-47、Jan. 198
3.、T. J. Fountain、K. N. Matthews、and M. J. B. D
uff、IEEE Trans. PAMI、vol. 10、No. 3、pp. 310-31
9、 May 1988.、H. S. Wallace and M. D. Howard、IEE
E Trans. PAMI、 vol. 11、 No. 3、pp. 227-232、Mar.
1989.、L. A. Schmitt and S. S. Wilson、IEEE Tran
s. PAMI、 vol. 10、No. 3、 pp. 320- 330、May 198
8.、V. Dixit and D. I. Moldovan、IEEE Trans. PAM
I、vol. 9 No. 1、pp. 153-160、 Jan. 1987.、L. Uh
r、Parallel computer vision、Academic press、198
7.、A. Rosenfeld、 Multiresolution image processin
g and analysis、 Springer-Verlag、 1984.、G. Y. Ki
m、Parallel memory architectures for image process
ing and wavelet-based video coding、Ph.D. thesis、
Korea Advanced Institute of Science and Technolog
y、 1999.、 G. A. Baxes、Digital image processin
g、 Prentice-Hall、1984.、H. E. Burdick、 Digital
imaging、McGraw-Hill、1997.)、双方向併合整列(E. Ho
rowitz and S. Sahni、 Data structures in pascal、
Computer Science Press、 1984.)、連続的な二重高速
フーリエル変換(J. W. Cooley、 P. A. W. Lewis、 and
P. D. Welch、 IEEE Trans. Educ.、vol. E-12、 No.
1、pp. 27-34、1969.、D.T. Harper III and D. A. Lin
ebarger、Storage schemes for efficient computation
of a radix 2 FFT in a machine with parallel memor
ies、in Proc. 1988 Int. Conf. Parallel Processin
g、1988.)、再帰的倍加 (Recursive Doubling：RD)(H.
S. Stone、High-performance computer architecture、
Addison Wesley、1993.)、基本的な行列演算(D. J. Kuc
k and R. A. Strokes、IEEE Trans. Comput. vol. C-3
1、 pp.362-376、May 1982.)等の分野に応用される。こ
うような応用分野のため、衝突防止メモリ装置からデー
タのアクセス形態、基準座標、データ間の間隔を持って
データを探し、そのデータをプロセッシングエレメント
に割り当てる命令をSIMDコンピューターの制御装置に送
った後、制御装置によってそれぞれ異なるデータを持っ
て同じ形態の計算を行うようにする。それで、SIMD処理
器の効率性のため、メモリ装置の重要な目的は次のよう
である。

【０００４】1. 多様なサブアレイのアクセス形態と間
隔：メモリ装置は０でない陽数間隔を持っているデータ
に対して多様な形態の同時アクセスを支援しなければな
らない。

【０００５】2. 位置制約のない同時アクセス：同時ア
クセスされるデータの位置は与えられたデータアレイ内
のどこでも可能でなければならない。

【０００６】3. 簡単で迅速なアドレス計算とルーティ
ング回路：アドレス計算とルーティングは簡単迅速にし
なければならない。

【０００７】4. 簡単で迅速なデータのルーティング回
路：データのルーティングは簡単迅速にしなければなら
ない。

【０００８】5. 負荷のないプロセッシングエレメン
ト：アドレス計算とルーティング、及びデータルーティ
ングはプロセッシングエレメントに負荷を与えずに、メ
モリ装置内で行わなければならない。それで、プロセッ
シングエレメントとメモリ装置との間にインターフェー
スでデータレジスターがある。

【０００９】6. 少ない数のメモリモジュール：メモリ
装置のモジュール数はプロセッシングエレメント数と同
じであるとか大きな範囲でできるだけ少なくしなければ
ならない。

【００１０】多重メモリモジュールを持つ貯蔵装置の効
率性増大がメモリ装置の分野で長い間に研究された。そ
のうちで一つが連続的なメモリ装置アクセス要求に対す
るモジュールのメモリ装置アクセス時間を重ねることで
あるが(D. T. Harper III、IEEE Trans. Parallel Dist
rib. Syst.、vol. 2.、pp. 43-51、Jan. 1991.、D. T.
Harper III、IEEE Trans. Comput.、vol. C-41、pp.227
-230、Feb. 1992.)、前記したSIMD処理器には適当では
ない。

【００１１】SIMD処理器のためのメモリ装置の簡単な貯
蔵装置は、メモリ装置をインターリビングさせることで
あり、メモリ装置のメモリモジュール数をmとすると、
アドレスaは(a)mod(m)のメモリモジュールに位置する。
ここでmodはモジュロ演算子である。インターリビング
された記憶システムのメモリモジュール数はSIMD処理器
のプロセッシングエレメント数と同じなので、アドレス
計算とデータのルーティングが簡単に具現されるので、
このような体制が多くのSIMD処理器に含まれた。しか
し、インターリビングされた体制は一定な間隔によって
連関した多様なサブアレイアクセス形態データの同時ア
クセスを支援しないので、メモリモジュールでの衝突に
よって性能が低下する。(W. Oed and O. Lange、IEEE T
rans. Comput.、vol. C-34、 pp. 949-957、 Oct. 198
5.、D. Baily、IEEE Trans. Comput.、vol. C-36、 pp.
293-298、 Mar. 1987.)。

【００１２】他方、インターリビングされたメモリ装置
での平均的な性能を改善する提案があったが、それはSI
MD処理器のために更に有用ではない。それは同じモジュ
ールを要求するメモリ要求の衝突によってSIMD処理器の
全プロセッシングエレメントの計算が全部遅延されるた
めである。

【００１３】貯蔵装置体制の他の一つは多くの人々によ
って研究された非線型分野である。ほとんどの非線型斜
線方式はバッチャー(K. Batcher、 IEEE Trans. Compu
t.、vol. 26、 no. 1、 pp. 174-177、 1977.)によって
初めて考案されたビっト演算XORに基づいている。フラ
イロングによって一般化されたXOR方式はデータアドレ
ス点のマルチプライと行列の変形によって貯蔵位置を計
算する。XOR方式は2の乗数個のメモリモジュールでデー
タのアドレス計算とルーティングが簡単である。しか
し、この方式はデータのサブアレイアクセス形態、デー
タ間の間隔、データの位置が制限的である。

【００１４】メモリ装置の他の一つ体制は線型的な斜線
方式である。

【００１５】行列の (i、j)に位置したデータは(ai+bj)
mod(m)のメモリモジュールに位置する。ここで、aとbは
常数であり、mはメモリモジュール数を示す。線型斜線
方式はブッドニックとクック(P. Budnik and D. J. Kuc
k、 IEEE Trans. Comput.、vol. C-20、 pp.1566-156
9、 Dec. 1971.)によって初めて提案され、この方式の
特性はシャピロ(H. Shapiro、IEEE Trans. Comput.、vo
l. C-27、 no. 5、 pp.421-428、 May 1978.)と、ウィ
ジショーフとバンリーウぇン(H. Wijshoff and J. Van
Leeuwen、 IEEE Trans. Comput.、 vol. C-34、 no.
6、 pp. 501-505、June 1985.、 H. Wijshoff and J. V
an Leeuwen、 IEEE Trans. Comput.、 vol. C-36、 no.
2、 pp. 233-239、 Feb. 1987.)によって研究された。
ブッドニックとクック、シャピロ、ウィジショーフとバ
ンリーウぇンと、ローリ(D. H. Lawrie、 IEEE Trans.
Comput.、 vol. C-24、 no. 12、 pp. 1145-1155、 De
c. 1975.)は、もしデータの数より大きな素数個のメモ
リモジュールがあれば、ブロック、行、列、対角線、逆
対角線アクセス形態のサブアレイ内で衝突なく同時にデ
ータをアクセスすることができるメモリ装置に対して証
明した。線型斜線方式の短所はアドレス計算、アドレス
ルーティング及びデータルーティングでm個のメモリモ
ジュールアドレスが一緒に計算されるとき、複雑で速度
が鈍いということである。そして、時間が多く掛かるモ
ジュール(m)での計算を避けるため、データの数が2の乗
数である場合、メモリモジュール数を同時アクセスされ
るデータ数の2倍にしなければならないということであ
る。

【００１６】表1a及び表1bは線型斜線方式での目標(1)~
(6)を実現するSIMD処理器に対する貯蔵技術、線型有
無、ルーティング方法、サブアレイアクセス形態、間
隔、ハードウェアの具現、同時性、アクセス位置、プロ
セッシングエレメントの負荷、そして従来のメモリ装置
と本発明で提示するメモリ装置のメモリモジュール数な
どを示す。

【００１７】

【表１ａ】

【００１８】

【表１ｂ】 一方、映像処理で全体的なメモリ装置アクセス時間を減
少するためにブロック、列、行、対角線、または逆対角
線型態の多くの映像点を同時にアクセスすることができ
るSIMD処理器(G. Y. Kim、 Parallel memory architect
ures for imageprocessing and wavelet-based video c
oding、Ph.D. thesis、Korea AdvancedInstitute of Sc
ience and Technology、 1999.)が要求される。映像点
の算術演算と論理演算のため、デジタルイメージプロセ
ッシング(G. A. Baxes、 Digital image processing、P
rentice-Hall、1984.)、ブロック、列、行のアクセス形
態の映像点が並列的に演算できるように各プロセッシン
グエレメントに割り当てられなければならない。ウェブ
レット変換(K. R. Castleman、Digital image processi
ng、 Prentice-Hall、1996.、S. Mallat、 IEEE Trans.
PAMI、vol. 11、No. 7、 pp. 674-693、 July 1989.)
では列と行のアクセス形態の映像点をアクセスするメモ
リ装置が必要となる。2ⁿ²×2ⁿ²個のプロセッシングエレ
メントで2^{n 1}×2ⁿ¹大きさの映像の縁辺探索、コンボリュ
ーション、低域フィルター(G. A. Baxes、 Digital ima
ge processing、 Prentice-Hall、 1984.、 H. E. Burd
ick、 Digital imaging、 McGraw-Hill、 1997.、 J.
R. Parker、 Algorithms forImage Processing and Com
puter Vision、 John Wiley & Sons、 1997.、 D. H. B
allard and C. M. Brown、 Computer Vision、 Prentic
e-Hall、 1982.、 J.S. Lim、 Two-dimensional signal
and image processing、 Prentice-Hall、1990.)のよ
うな近接演算を行うため、各プロセッシングエレメント
は一つの3×3ブロックや4×4ブロックが割り当てられな
ければならず、3や4間隔を持つ大きさが2ⁿ²×2ⁿ²である
ブロックのメモリ装置アクセスが必要となる。2ⁿ¹×2ⁿ¹
大きさの映像において2ⁿ²×2ⁿ²個のプロセッシングエレ
メントが8×8DCT(Discrete Cosine Transform)(K. R. R
ao and P. Yip、Discrete Cosine Transform、 Academi
c Press、 1990.)の処理のため、各プロセッシングエレ
メントは8×8ブロックの割当を受けなければならず、8
間隔を持つ2ⁿ²×2ⁿ²ブロックのメモリ装置アクセスが必
要となる。動き推定(J. S. Lim、Two-dimensional sign
al and image processing、 Prentice-Hall、1990.)で
は16×16ブロックの参照映像と16×16ブロックの以前映
像の迅速な比較のために1、2、4の間隔であるブロック
のメモリ装置アクセスが必要となる。2×2、3×3の部分
サンプリング方法を使用する連続的な伝送(W. Y. Kim、
P. T. Balsara、D. T. Harper and J. W. Park、IEEE T
rans. Circuits and Systems for Video Technology、
vol. 5、 No.1、 pp.1-13、Feb. 1995.)ではメモリ装置
アクセス時間を短縮するため、lを整数とする時に間隔
が2^lや3^lであるブロック形態のデータが同時にアクセス
できねばならない。

【００１９】他の例としては圧縮、文字分析、動き分析
などに用いられるガウシアンピラミッド(A. Rosenfel
d、 Multi-resolution image processing and analysi
s、 Springer-Verlag、 1984.、 P. J. Burt、 Comput.
Vision、 Graphics、 Image processing 16、 pp.20-5
1、 1981.、 P. J. Burt、 Comput. Vision、 Graphic
s、 Image processing 21、 pp.368-382、 1983.)や階
層離散相関ウィンドー関数(Hierarchical Discrete Cor
relation Window Function)を速やかに具現することが
できる。Kレベルの再帰的かつ直接的な計算のために全
レベルの全ノード値や、0レベルの全ての2番目ノード値
がSIMD処理器の各プロセッシングエレメントに割り当て
られなければならない。それで、衝突防止メモリ装置は
ガウシアンピラミッドの生成(J. W. Park and D. T. Ha
rper III、 IEEE Symp. Parallel andDistributed Proc
essing、 pp.444-451、 Dec. 1992.、 J. W. Park and
D. T.Harper III、 IEEE Trans. Parallel Distrib. Sy
st.、 vol. 7、 No. 8、 pp.855-860、 Aug. 1996.)に
対して全体的なメモリ装置アクセス時間の減少のため、
任意の位置でl≧0に対して、間隔2^lを持つブロックや行
形態の映像点を同時にアクセスできるように支援する。
一つの列のノード数がプロセッシングエレメント数より
少ないレベルである場合には行形態よりもブロック形態
で映像点を同時にアクセスする方がより良い。また、一
部映像の速やかな90°回転や反射映像のために後に説明
する4方向ブロックアクセス形態の映像点をアクセスす
るメモリ装置が必要となる。45°や5°ずつ(J. W. Par
k、 Efficient image analysis and processing memory
system、 Korean Patent 58542、 1993.、 Efficient
image analysis and processing memory system、 Japa
nese Patent 2884815、 2000.、 J. W. Park、 S. R. M
aeng and J. W. Cho、 Int. J. of High Speed Computi
ng、 vol. 2、 No. 4、 pp.375-385、 Dec. 1990.) 一
部映像の速やかな回転のためにも8方向の線型映像点を
アクセスできるメモリ装置が必要となる。

【００２０】双方向併合整列アルゴリズム、連続的な増
加FFTアルゴリスム、再帰的な増加アルゴリズム、行
列、信号処理等のためにブロック、列、行、対角線、逆
対角線アクセス形態のデータを同時にアクセスできるメ
モリ装置が全体的なメモリ装置アクセス時間を短縮する
ためのSIMD処理器に必要となる。

【００２１】双方向併合整列は長さが1ずつである整列
されたデータファイルn個の入力から始まる。このn個の
データファイルは大きさが2であるn/2個のファイルに併
合される。n/2個のファイルが再び併合され、このよう
な方法で1個のデータファイルとなるまで繰り返され
る。それで、速やかな双方向併合整列アルゴリズムのた
め、2^l(l>0)の間隔の行形態データをアクセスできるメ
モリ装置がSIMD処理器に有用である。

【００２２】SIMD処理器で連続的な増加FFTアルゴリズ
ム(J. W. Cooley、 P. A. W. Lewisand P. D. Welch、
IEEE Trans. Educ.、 vol. E-12、 No.1、 pp. 27-34、
1969.、 D. T. Harper III and D. A. Linebarger、 i
n Proc. 1988 Int. Conf. Parallel Processing、 198
8.)のために2^l(l>0)間隔の行形態のデータをアクセスす
ることができるメモリ装置がメモリ装置アクセス時間の
短縮に有用である。

【００２３】足し算、掛け算、最大、最少、AND、OR、X
OR演算等を行う再帰的な増加アルゴリズム(H. S. Ston
e、 High-performance computer architecture、 Addis
on Wesley、 1993.)のためにはメモリ装置アクセス時間
を短縮するため、2^l(l>0)間隔の行アクセス形態データ
をアクセスできるメモリ装置が有用である。行列での足
し算、掛け算、式(57、58) (これは後に出るのを参照)
はブロック、列、行、対角線、逆対角線型態のデータに
同時にアクセスすれば効果的である。また、SIMD処理器
で信号処理(J. S. Lim、Two-dimensional signal and i
mage processing、 Prentice-Hal、 1990.、 D. H. Joh
nson and D. E. Dudgeon、 Array signalprocessing、
Prentice-Hall、 1993.)をするために多様な行列演算の
速度を高めるためのブロック、列、行、対角線、逆対角
線型態の同時データクセスを支援する衝突のフリ記憶は
全体的なメモリ装置アクセス時間を短縮するのに有用で
ある。

【００２４】pq個のプロセッシングエレメントで構成さ
れたSIMD処理器とm個のメモリモジュールで構成された
メモリ装置において、pq個のデータが同時にそれぞれ異
なるメモリモジュールから要請される。記憶置アクセス
時間の後、pq個の要請が終り、全メモリモジュールもそ
の演算を終えることになるが、このとき要請されたデー
タ内の各データの位置は制限されてはならない。映像処
理、双方向併合整列アルゴリズム、連続増加FFTアルゴ
リズム、再帰的な倍加アルゴリズム、そして行列、信号
処理等において、メモリ装置アクセス時間を短縮し演算
速度を速めるために、大きさが I(＊、＊)であるデータ
で間隔 rを持ってブロック、列、行、対角線、逆対角線
アクセス形態でpq個のデータを同時にアクセスできるメ
モリ装置が必要となる。間隔が陽数や陰数で可能になる
ためには基準座標(i、j)から間隔が陽数rである12種の
アクセス類型(南東側ブロック、南西側ブロック、北西
側ブロック、北東側ブロック、東側ブロック、南東側線
型、南側線型、南西側線型、西側線型、北西側線型、北
側線型、北東側線型)を考慮しなければならない。

【００２５】 SEB(i、j、r) = {I(i+ar、j+br) | 0 ≦ a < p、0 ≦ b < q}、 0 ≦ i ≦ M-rp、0 ≦ j ≦ N-rq （１） SWB(i、j、r) = {I(i+ar、j-br) | 0 ≦ a < p、 0 ≦ b < q}、 0 ≦ i ≦ M-rp、rq ≦ j ≦ N （２） NWB(i、j、r) = {I(i-ar、j-br) | 0 ≦ a < p、 0 ≦ b < q}、 rp ≦ i ≦ M、 rq ≦ j ≦ N （３） NEB(i、j、r) = {I(i-ar、j+br) | 0 ≦ a < p、0 ≦ b < q}、 rp ≦ i ≦ M、 0 ≦ j ≦ N-rq （４） EL(i、j、r) = {I(i、j+ar) | 0 ≦ a < pq}、 0 ≦ i ≦ M、 0 ≦ j ≦ N-rpq （５） SEL(i、j、r) = {I(i+ar、j+ar) | 0 ≦ a < pq} 0 ≦ i ≦ M-rpq、0 ≦ j ≦ N-rpq （６） SL(i、j、r) = {I(i+ar、j) | 0 ≦ a < pq}、 0 ≦ i ≦ M-rpq、0 ≦ j ≦ N （７） SWL(i、j、r) = {I(i+ar、j-ar) | 0 ≦ a < pq}、 0 ≦ i ≦ M-rpq、rpq ≦ j ≦ N （８） WL(i、j、r) = {I(i、j-ar) | 0 ≦ a < pq}、 0 ≦ i ≦ M、rpq ≦ j ≦ N （９） NWL(i、j、r) = {I(i-ar、j-ar) | 0 ≦ a < pq}、 rpq ≦ i ≦ M、 rpq ≦ j ≦ N （１０） NL(i、j、r) = {I(i-ar、j) | 0 ≦ a < pq}、 rpq ≦ i ≦ M、0 ≦ j ≦ N （１１） NEL(i、j、r) = {I(i-ar、j+ar) | 0 ≦ a < pq}、 rpq ≦ i ≦ M、 0 ≦ j ≦ N-rpq （１２） ここで、間隔 rは陽の正数である。

【００２６】基準座標(i、j)で間隔rを持つ12種のアク
セス類型(1)〜(12)は図2aと図2bに示す。図2aは4方向ブ
ロック(SEB、SWB、NWB、NEB)を、図2bは8方向線型(EL、
SEL、SL、SWL、WL、NWL、NL、NEL)を示す。

【００２７】図3ではSIMD処理器がある衝突防止メモリ
装置の一般的な構造をブロックダイアグラム形態で示
す。ここでインターフェースはデータレジスターであ
る。処理すべきデータが貯蔵されると、メモリ装置の構
成要素はSIMD処理器の要請に従って制御装置の制御下に
次のような演算を順次的に行う。

【００２８】(1) t、r、i、jレジスターにはSIMD処理
器によって指定されたアクセス類型、基準座標、アクセ
ス類型(1)~(12)で要求される間隔が入れ込まれ、データ
は行優先順位に変わってデータレジスターに入れ込まれ
る。ここで、k=a・q+b、0≦k<pqである。例えば、南側ブ
ロック(SEB)(14、15、2)で行優先順位に変わった4個の
データはI(14、15)、I(14、17)、I(16、15)、I(16、17)
である。南西側ブロック(SWB)(14、15、3)で行優先順位
に変わった4個のデータはI(14、15)、I(14、12)、I(1
7、15)、I(17、12)であり、北西側線型(NWL)(14、15、
3)の4個のデータはI(11、12)、I(8、9)、I(5、6)、I
(2、3)である。

【００２９】(2) アドレス計算及びアドレスルーティ
ング回路はデータに対するm個のアドレスを計算し、そ
れをm個のメモリモジュールにルーティングする。

【００３０】(3) メモリモジュール選択回路はアクセ
スされるpq個のメモリモジュールを選択する。

【００３１】(4) データルーティング回路はデータレ
ジスター内のデータをm個のメモリモジュールにルーテ
ィングする。

【００３２】(5) 書き信号によってpq個のデータが選
択されたpq個のメモリモジュールに貯蔵される。

【００３３】ここで(2)、(3)、(4)番の演算が並列に行
われる。

【００３４】同様にメモリ装置からデータを取り出す時
にもメモリ装置の構成要素は次のような演算を順次的に
行う。

【００３５】(１) t、r、i、jレジスター値を決定す
る。

【００３６】(２) アドレス計算及びアドレスルーティ
ング回路はデータに対するm個のアドレスを計算し、そ
れをm個のメモリモジュールにアドレスをルーティング
させる。

【００３７】(３) メモリモジュール選択回路はアクセ
スできるpq個のメモリモジュールを選択する。

【００３８】(４) 読み信号によってpq個の選択された
メモリモジュールからpq個のデータを取ってくる。

【００３９】(５) データルーティング回路はm個のメ
モリモジュールからデータレジスターにデータをルーテ
ィングし、行優先順位に変形されたデータを(1)~(12)ア
クセス形態中の一つに配列する。

【００４０】ここで、(2)、(3)番の演算が並列に行われ
る。

【００４１】大きさがM×NであるデータI(＊、＊)をmメ
モリモジュールに分散する時、メモリモジュール割り当
て関数は同時にアクセスされるデータを他のメモリモジ
ュールに位置させなければならない。また、アドレス割
り当て関数は同じメモリモジュールに割り当てられるデ
ータに他のアドレスを割り当てなければならない。

【００４２】

【発明が解決しようとする課題】本発明の目的は簡単で
迅速なアドレス計算回路とルーティング回路を持つ衝突
防止メモリ装置を提供することにある。

【００４３】本発明の他の目的はM×Nアレイ内のデータ
における任意の位置で一定の間隔を持つ4方向のブロッ
ク(pq)形態と8方向の線分形態であるpq個のデータ要素
に同時にアクセスできるよう支援して、メモリ装置のア
クセス時間を短縮することができる衝突防止メモリ装置
を提供することにある。

【００４４】更に、本発明の他の目的は従来のメモリ装
置と比べてデータへのアクセス形態、間隔、データアレ
イの大きさ制限及びハードウェア費用と速度等の面で改
善されたメモリ装置を提供することにある。

【００４５】

【課題を解決するための手段】このような目的を達成す
るための本発明による衝突防止メモリ装置は、(m>pq)個
のメモリモジュールと、データに対するm個のアドレス
を計算しその値を前記m個のメモリモジュールにルーテ
ィングするアドレス計算及びアドレスルーティング回路
と、アクセスされるpq個のメモリモジュールを選択する
メモリモジュール選択回路と、指定されたアクセス類型
と基準座標及びアクセス類型で要求される間隔情報を貯
蔵するデータレジスターと、前記データレジスター内の
データを前記m個のメモリモジュールにルーティングす
るデータルーティング回路を含んでなり、pq個のプロセ
ッシングエレメントを持つ単一命令多重データ処理装置
おけるメモリ装置アクセス時間を減少させるための衝突
防止メモリ装置において、4方向四角形ブロック陽数の
間隔で連関されたデータ要素がデータアレイ内のどの位
置(南東側ブロック、南西側ブロック、北西側ブロッ
ク、北東側ブロック)に置かれていっても8方向の線型
(東側線型、南東側線型、南側線型、南西側線型、西側
線型、北西側線型、北線型、北東側線型)アクセス形態
のpq個データ要素に同時アクセスを支援する。

【００４６】本発明による衝突防止メモリ装置の細部的
な特徴は、前記アドレス計算及びアドレスルーティング
回路が、基準座標、アクセス形態及び間隔情報が提供さ
れる4個の5×1マルチプレクサーと、アドレス間差を予
め整列して貯蔵するための第1及び第2 SRAMと、(i/p)s
値のための第3 SRAMと、前記マルチプレクサー出力値を
前記第1及び第2 SRAMに伝逹する二つの加算器と前記第3
SRAMの出力値が伝逹され加えられる加算器とm個の加算
器とからなるm+3個の加算器と、前記m個の加算器の出力
をデータルーティング回路の回転信号に応じてm個のメ
モリモジュールに伝逹するバレルシフターからなること
にある。

【００４７】

【発明の実施の形態】以下、本発明の衝突防止メモリ装
置の構成と、そのメモリ装置を利用したアドレス計算及
びデータルーティング方法を添付図面により詳細に説明
する。

【００４８】データのメモリモジュール番号を決定する
メモリモジュール割り当て関数は次のとおりである。

【００４９】 (i、j) = (iq+j) % m （１３） メモリモジュール割り当て関数(13)はm=pq+1、2pq、pq
^２に対してはバンブーリスとモリン(D. C. Van Voorhis
and T. H. Morrin、 IEEE Trans. Comput.、vol. C-2
7、pp.113-125、Feb. 1978.)によって、m=pq+1に対して
はパク(J. W. Park、IEEE Trans. Comput.、vol. C-3
5、pp. 669-674、July 1986)と、パクとハーパ(J. W. P
ark and D. T. Harper III、IEEE Symp. Parallel and
Distributed Processing、pp. 444-451、Dec. 1992.、
J. W. Park and D. T. Harper III、IEEE Trans. Paral
lel Distrib. Syst..、vol. 7、No. 8、pp. 855-860、A
ug. 1996.)により提案された。

【００５０】次の理論1は12種のアクセス類型(1)~(12)
に対して前記の関数(13)によるアクセス可能性を示して
いる。

【００５１】理論１：mが pqより大きな素数である時、
メモリモジュール割り当て関数(i、j)は間隔がr(r%m≠
0)である南東側ブロック(SEB)、南西側ブロック(SWB)、
北西側ブロック(NWB)、北東側ブロック(NEB)、東側線型
(EL)、南東側線型(SEL)、南側線型(SL)、南西側線型(S
WL)、西側線型(WL)、北西側線型(NWL)、北側線型 (N
L)、北東側線型(NEL)アクセス形態であるpq個のデータ
はpq個のお互いに異なるメモリモジュール内に位置す
る。

【００５２】メモリモジュール内のデータのアドレスを
決定する割り当て関数は下記の式(14)のとおりである。

【００５３】 (i、j) = (i/p)s + j/q （１４） ここで、「s」はN/qの整数部分と同じ或いはより大きな整
数であり、「/」は整数形の割り算を表す。この関数はバ
ンブーリスとモリン(D. C. Van Voorhis and T. H. Mor
rin、IEEE Trans. Comput.、vol. C-27、pp. 113-125、
Feb. 1978.)、パク(J. W. Park、IEEE Trans. Compu
t.、 vol. C-35、pp. 669-674、July 1986)、パクとハ
ーパ(J. W. Park and D. T. Harper III、IEEE Symp. P
arallel andDistributed Processing、pp. 444-451、De
c. 1992.、J. W. Park and D. T. Harper III、IEEE Tr
ans. Parallel Distrib. Syst.、vol. 7、No. 8、pp. 8
55-860、Aug. 1996.)によって提案された。

【００５４】(1)〜(12)アクセス類型において、メモリ
モジュールの変化とデータのアドレスが変更された行優
先順位に配列できれば、k = a・q+b、0≦k<pqである時、
メモリモジュール割り当て関数(13)とアドレス割り当て
関数(14)は次のように表すことができる。

【００５５】 μ(k) = (μ(0) + μ'(k))%m、 0 ≦ k < pq （１５） ここで、μ(0)は関数(13)の(i、j)によって求められ
る。

【００５６】 α(k) = α(0) + α'(k)、 0 ≦ k < pq （１６） ここで、α(0)は関数(14)の基準アドレスであるα(i、
j)である。

【００５７】メモリモジュール内で処理されるべきデー
タのアドレスが計算されるα(μ)(0≦μ< m)は非常に鈍
く高価である(D. C. Van Voorhis and T. H. Morrin、I
EEETrans. Comput.、vol. C-27、pp. 113-125、Feb. 19
78.、D. H. Lawrie and C.R. Vora、 IEEE Trans. Comp
ut.、vol. C-31、 pp.435-442、 May 1982.)。データの
アドレス計算はアドレスルーティングから分離されたア
ドレス計算により複雑性を低減した。パク(J. W. Par
k、IEEE Trans. Comput.、vol. C-35、pp. 669-674、 J
uly 1986)、パクとハーパ(J. W. Park and D. T. Harpe
r III、IEEE Symp. Parallel and Distributed Process
ing、pp. 444-451、Dec. 1992.、J. W.Park and D. T.
Harper III、IEEE Trans. Parallel Distrib. Syst.、v
ol. 7、No. 8、pp. 855-860、Aug. 1996.)のメモリ装置
でアドレス間差α'(k) (=α(k)-α(0))が優先的に計算
され、そのアドレス間差をα(0)に加えて式(16)のα'
(k)を計算する。

【００５８】最後にアドレスα(k)はメモリモジュール
にルーティングされる。アドレス計算及びアドレスルー
ティング方法の短所はルーティング形態がアクセス形態
と間隔に依存するため、アドレスルーティング回路はア
クセス類型と間隔が増加すると非常に複雑になる。

【００５９】本発明では新しいアドレス計算とルーティ
ング方法がアドレス間差α'(k)に要求されたデータのう
ち、第１番目データのμ(0)のメモリモジュール番号か
らメモリモジュール番号に従って順次的に予め整列され
るよう提案された。それで、基準アドレスにアドレス間
差を加えた後、全体12アクセス類型と間隔μ(0)による
右側回転が必要となる。

【００６０】μ'(k)とα'(k)を求めるためには前記の式
(15-16)が次のように変わる。

【００６１】 μ'(k) = μ((k)-μ(0))%m、 0 ≦ k < pq （１７） α'(k) = α(k)-α(0)、 0 ≦ k < pq （１８） μ'(k) = (λ・ k)%mの場合に、 k = (μ'(k) λ')%m = ((μ(k)-μ(0))λ')%m （１９） ここで、 λ・ λ' = 1%mである。

【００６２】式(18)におけるkの代りに((μ(k)-μ(0))・
λ')%mを用いて、α'(k)を次のようにすることができ
る。

【００６３】 α'(k)=α'(((μ(k)-μ(0)) ・λ')%m) =α(((μ(k)-μ(0)) ・λ')%m) - α(0)、 0 ≦ k < pq （２０） α'(k)(0≦k<pq)はメモリ装置内で用いられたpq個のデ
ータのアドレス間差である。ここで、データは (i、j)
のデータから変形された行の優先に整列される。メモリ
モジュール番号に従ってメモリモジュール「0」からアド
レス間差(20)の整列によりα'(μ)を次のように求める
ことができる。

【００６４】 α'(μ) = α'(((μ- μ(0)) ・λ')%m) = α(((μ- μ(0)) ・λ')%m) - α(0)、 0 ≦ μ < m （２１） α'(μ)(0≦μ<m)はpq個のデータに対するpq個のアドレ
ス間差とm-pq個の仮アドレス間差であり、それは「0」か
らメモリモジュール番号μによって整列された。

【００６５】α'(μ)(0≦μ<m )は基準アドレス (i、j)
のデータのメモリモジュール番号μ(0)(=μ(i、j))に依
存するため、アドレス間差の個数はメモリモジュール数
mに従って増加する。それで、メモリモジュール数mが大
きい時、アクセス類型(1)~(12)のデータのアドレス計算
に対し、α'(μ)(0≦μ< m)の使用は非常に複雑であ
る。式(21)にμの代りに(μ+μ(0))%mを入れると、下記
の式によりメモリモジュールμ(0)からメモリモジュー
ル番号の順次的なアドレス間差を求めることができる。

【００６６】 α'(μ+μ(0)) = α'(μ・λ')%m、 0 ≦ μ < m （２２） 式(22)のアドレス間差、α'(μ・λ')%m (0 ≦ μ< m)は
(i、j)や (i、j)の項目が含まれていないため、データ
の位置に対して影響が少ない。

【００６７】それで、コンパイリング時間にアドレス間
差を計算した後、そのアドレス間差を一つのメモリモジ
ュールに貯蔵することができる。式(22)のアドレス間差
α'(μ+μ(i、j))がα(i、j)に加えられた後、α(μ)を
求めるためにμ(i、j)による右側回転を単一度だけ行
う。

【００６８】12個のアクセス類型(1)~(12)でアドレス間
差は次の式で表わされる。 AD_SEB(i、j、r、a、b) = α(i+ar、j+br) - α(i、j) = s・((i+ar)/p-(i/p)) + (j+br)/q - j/q = s・((i%p+ar)/p) + (j%q+br)/q、 0 ≦ a < p、 0 ≦ b < q （２３） AD_SWB(i、j、r、a、b) = α(i+ar、j-br) - α(i、j) = s・((i+ar)/p-(i/p)) + (j-br)/q - j/q = s・((i%p+ar)/p) + (j%q-br)/q、 0 ≦ a < p、 0 ≦ b < q （２４） AD_NWB(i、j、r、a、b) = α(i-ar、j-br) - α(i、j) = s・((i-ar)/p - (i/p)) + (j-br)/q - j/q = s・((i%p-ar)/p) + (j%q-br)/q、 0 ≦ a < p、 0 ≦ b < q （２５） AD_NEB(i、j、r、a、b) = α(i-ar、j+br) - α(i、j) = s・((i-ar)/p - (i/p)) + (j+br)/q - j/q = s・ ((i%p-ar)/p) + (j%q+br)/q、 0 ≦ a < p、 0 ≦ b < q （２６） AD_EL(i、j、r、a) = α(i、j+ar) - α(i、j) = (j%q+ ar)/q、 0 ≦ a < pq （２７） AD_SEL(i、j、r、a) = α(i+ar、j+ar) - α(i、j) = s・((i%p+ar)/p) + (j%q+ar)/q、 0 ≦ a < pq （２８） AD_SL(i、j、r、a) = α(i+ar、j) - α(i、j) = s・((i%p+ar)/p)、 0 ≦ a < pq （２９） AD_SWL(i、j、r、a) = α(i+ar、j-ar) - α(i、j) = s・((i%p+ar)/p) + (j%q-ar)/q、 0 ≦ a < pq （３０） AD_WL(i、j、r、a) = α(i、j-ar) - α(i、j) = (j%q - ar)/q、 0 ≦ a < pq （３１） AD_NWL(i、j、r、a) = α(i-ar、j-ar) - α(i、j) = s・((i%p-ar)/p) + (j%q-ar)/q、 0 ≦ a < pq （３２） AD_NL(i、j、r、a) = α(i-ar、j) - α(i、j) = s・((i%p-a)/p))、 0 ≦ a < pq （３３） AD_NEL(i、j、r、a) = α(i-ar、j+ar) - α(i、j) = s・((i%p-ar)/p) + (j%q+ar)/q、 0 ≦ a < pq （３４） 前記に示したアドレス間差(23)〜(34)は次の式によって
変形された行優先順位の基準座標(i、j)から整列され
る。

【００６９】 AD_SEB(i、j、r、k) = s・((i%p+(k/q)r)/p) + (j%q+(k%q)r)/q、 0 ≦ k < pq （３５） AD_SWB(i、j、r、k) = s・((i%p+(k/q)r)/p) + (j%q-(k%q)r)/q、 0 ≦ k < pq （３６） AD_NWB(i、j、r、k) = s・((i%p-(k/q)r)/p) + (j%q-(k%q)r)/q、 0 ≦ k < pq （３７） AD_NEB(i、j、r、k) = s・((i%p-(k/q)r)/p) + (j%q+(k%q)r)/q、 0 ≦ k < pq （３８） AD_EL(i、j、r、k) = (j%q + kr)/q、 0 ≦ k < pq （３９） AD_SEL(i、j、r、k) = s・((i%p+kr)/p) + (j%q+kr)/q、 0 ≦ k < pq（４０） AD_SL(i、j、r、k) = s・((i%p+kr)/p))、 0 ≦ k < pq （４１） AD_SWL(i、j、r、k) = s・((i%p+kr)/p) + (j%q-kr)/q、 0 ≦ k < pq（４２） AD_WL(i、j、r、k) = (j%q- kr)/q、 0 ≦ k < pq （４３） AD_NWL(i、j、r、k) = s・((i%p-kr)/p) + (j%q-kr)/q、 0 ≦ k < pq（４４） AD_NL(i、j、r、k) = s・((i%p-kr)/p))、 0 ≦ k < pq （４５） AD_NEL(i、j、r、k) = s・((i%p-kr)/p) + (j%q+kr)/q、 0 ≦ k < pq（４６） アドレス間差が二進項目を持つj%qの影響を受けるの
で、式(35)~(46)のSEB、SWB、NWB、NEB、EL、SEL、SW
L、WL、NWL、NELのアドレス間差は加算器の入力Cのため
にメモリモジュールBに貯蔵された二進値とアドレス間
差の大きさ減少の結果である入力Bのためのメモリモジ
ュールにAに貯蔵された残り値を分離する。

【００７０】SEBのアドレス間差は次の式によって分離
される。

【００７１】 AD_SEB(i、j、r、k) = s・((i%p+(k/q)r)/p)+((k%q)r)/q、 0 ≦ k < pq(アドレス間差のためのメモリモジュールA) + (j%q+(k%q)r)/q - ((k%q)r)/q、 0≦ k < pq(アドレス間差のためのメモリモジュールB) （４７） 他の11個でのアクセス類型のアドレス間差は次のとおり
である。

【００７２】 AD_SWB(i、j、r、k) = s・((i%p+(k/q)r)/p) - ((k-(k/q)q)r)/q、 (アドレス間差のためのメモリモジュールA) + (j%q - (k%q)r)/q + ((k%q)r)/q (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （４８） AD_NWB(i、j、r、k) = s・((i%p-(k/q)r)/p) - ((k-(k/q)q)r)/q、 (アドレス間差のためのメモリモジュールA) + (j%q - (k%q)r)/q + ((k%q)r)/q、 (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （４９） AD_NEB(i、j、r、k) = s・((i%p-(k/q)r)/p) + ((k-(k/q)q)r)/q、 (アドレス間差のためのメモリモジュールA) + (j%q + (k%q)r)/q - ((k%q)r)/q (アドレス間差のてめのメモリモジュールB)、 0 ≦ k < pq （５０） AD_EL(i、j、r、k) = (kr)/q、 (アドレス間差のためのメモリモジュールA) + (j%q + (k%q)r)/q -((k%q)r)/q (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （５１） AD_SEL(i、j、r、k) = s・((i%p+kr)/p) + (kr)/q、 (アドレス間差のためのメモリモジュールA) + (j%q+kr)/q - (kr)/q (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （５２） AD_SL(i、j、r、k) = s・((i%p+kr)/p)) (アドレス間差のためのメモリモジュールA)、 0 ≦ k < pq （５３） AD_SWL(i、j、r、k) = s・ ((i%p+kr)/p) - (kr)/q、 (アドレス間差のためのメモリモジュールA) + (j%q - (k%q)r)/q + ((k%q)r)/q (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （５４） AD_WL(i、j、r、k) = -(kr) / q (アドレス間差のためのメモリモジュールA) + (j%q kr) /q + (kr) / q (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （５５） AD_NWL(i、j、r、k) = s・((i%p-kr)/p) - (kr)/q、 (アドレス間差のためのメモリモジュールA) + (j%q - (k%q)r)/q + ((k%q)r)/q (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （５６） AD_NL(i、j、r、k) = s・((i%p-kr)/p)) (アドレス間差のためのメモリモジュールA)、 0 ≦ k < pq （５７） AD_NEL(i、j、r、k) = s・((i%p-kr)/p) + (kr)/q、 (アドレス間差のためのメモリモジュールA) + (j%q + (k%q)r)/q - ((k%q)r)/q、 (アドレス間差のためのメモリモジュールB)、 0 ≦ k < pq （５８） 前記12種のアドレス間差に対し表2に整理されている。

【００７３】

【表２】 アドレス計算回路(J. W. Park、IEEE Trans. Comput.、
vol. C-35、pp. 669-674、July 1986.、 J. W. Park an
d D. T. Harper III、IEEE Symp. Parallel and Distri
buted Processing、 pp. 444-451、Dec. 1992.、 J. W.
Park and D. T. Harper III、IEEE Trans. Parallel D
istrib. Syst.、vol. 7、No. 8、pp. 855-860、Aug. 19
96.)は記憶アドレスの足し算と式 (47)のブロック、式
(51)の行、式(53)の行のアクセス類型のアドレス間差に
よってpqアドレスを計算する。それで、アドレスルーテ
ィング方法は12アクセス類型である(1)~(12)のアドレス
が限界値p-i%p、または、q-j%qのみならず、陽数間隔の
多様性のためで12種のアクセス形態(1)~(12)と間隔のア
ドレス間差の計算(47)~(58)の具現によってアドレスル
ーティング方法が更に複雑化する。要請されたデータの
メモリモジュール番号が最初のデータのメモリモジュー
ル番号から順次的に予め整理されており、メモリモジュ
ールAとBに貯蔵されていれば、アドレス間差に基準アド
レスα(i、j)を加え、全ての12種のアクセス形態(1)~(1
2)と間隔を1番目データのメモリモジュールと同じ値に
よってm個のアドレスに直ちにルーティングさせて、ア
ドレスルーティング回路はm個のアドレスを簡単に計算
することができる。

【００７４】理論1においてアクセスされるpq個のメモ
リモジュール番号は12種のアクセス形態(1)~(12)とr%m
≠0である間隔が次のように表される。

【００７５】 IN_SEB(i、j、r) = μ(i+ar、j+br) = (μ(i、j) + qar + br)%m、 0 ≦ a < p、 0 ≦ b < q （５９） IN_SWB(i、j、r) = μ(i+ar、j-br) = (μ(i、j) + qar - br)%m、 0 ≦ a < p、 0 ≦ b < q （６０） IN_NWB(i、j、r) = μ(i-ar、j-br) = (μ(i、j) - qar - br)%m、 0 ≦ a < p、 0 ≦ b < q （６１） IN_NEB(i、j、r) = μ(i+ar、j+br) = (μ(i、j) - qar + br)%m、 0 ≦ a < p、 0 ≦ b < q （６２） IN_EL(i、j、r) = μ(i、j+br) = (μ(i、j) + br)%m、 0 ≦ b < pq（６３） IN_SEL(i、j、r) = μ(i+ar、j+ar) = (μ(i、j) + (q+1)ar)%m、 0 ≦ a < pq （６４） IN_SL(i、j、r) = μ(i+ar、j) = (μ(i、j) + qar)%m、 0 ≦ a < pq （６５） IN_SWL(i、j、r) = μ(i+ar、j-ar) = (μ(i、j) + (q-1)ar)%m、 0 ≦ a < pq （６６） IN_WL(i、j、r) = μ(i、j-ar) = (μ(i、j) - br)%m、 0 ≦ a < pq （６７） IN_NWL(i、j、r) = μ(i-ar、j-ar) = (μ(i、j) - (q+1)ar)%m、 0 ≦ a < pq （６８） IN_NL(i、j、r) = μ(i-ar、j) = (μ(i、j) - qar)%m、 0 ≦ a < pq （６９） IN_NEL(i、j、r) = μ(i-ar、j+ar) = (μ(i、j) - (q-1)ar)%m、 0 ≦ a < pq （７０） 前記の式(59)〜(70)の番号は次のことによって基準アド
レス (i、j)から変形された行優先順位に整列される。

【００７６】 μSEB(k) = (μ(0) + q・(k/q)・r + (k%q)・r)%m = (μ(0) + kr)%m、 0 ≦ k < pq （７１） μSWB(k) = (μ(0) + q・(k/q)・r - (k%q)・r)%m = (μ(0) + (q・(k/q) - (k%q)) ・r)%m、 0 ≦ k < pq （７２） μNWB(k) = (μ(0) - q・(k/q)・r - (k%q)・r)%m = (μ(0) - kr)%m、 0 ≦ k < pq （７３） μNEB(k) = (μ(0) - q・(k/q)・r + (k%q)・r)%m = (μ(0) - (q・(k/q) - (k%q)) ・r)%m、 0 ≦ k < pq （７４） μEL(k) = (μ(0) + kr)%m、 0 ≦ k < pq （７５） μSEL(k) = (μ(0) + (q+1)kr)%m、 0 ≦ k < pq （７６） μSL(k) = (μ(0) + qkr)%m、 0 ≦ k < pq （７７） μSWL(k) = (μ(0) + (q-1)kr)%m、 0 ≦ k < pq （７８） μWL(k) = (μ(0) - kr)%m、 0 ≦ k < pq （７９） μNWL(k) = (μ(0) - (q+1)kr)%m、 0 ≦ k < pq （８０） μNL(k) = (μ(0) - qkr)%m、 0 ≦ k < pq （８１） μNEL(k) = (μ(0) - (q-1)kr)%m、 0 ≦ k < pq （８２） ここで μ(0)はμ(i、j)である。

【００７７】南東側ブロック(SEB)のアドレス間差 μ番目モジュールの南東側ブロック(SEB)のアドレス間
差、ASEB(μ)は(17)〜(22)過程によって(47)と(71)から
得られた。

【００７８】 ASEB(μ) = s・((i%p+((((μ-μ(0))r')%m)/q)r)/p) + (((((μ-μ(0))r')%m )%q)r)/q、 0 ≦ μ < m (メモリモジュールA) + (j%q+((((μ-μ(0))r')%m)%q)r)/q - (((((μ-μ(0))r')%m)%q)r)/q、 0 ≦ μ < m (メモリモジュールB) （８３） ここで、 r・r' = 1%mである。式(83)でμの代りに(μ+
μ(0))%mに代置すると、次の式によってμ(0)から上り
順に整列されたメモリモジュールのアドレス間差を求め
ることができる。

【００７９】 ASEB(μ+μ(0)) = s・((i%p+(((μr')%m)/q)r)/p) + ((((μr')%m)%q)r)/q、 0 ≦ μ < m (メモリモジュールA) + (j%q+(((μr')%m)%q)r)/q - ((((μr')%m)%q)r)/q、 0 ≦ μ < m (メモリモジュールB) （８４） ここで、r・r' = 1%mである。

【００８０】南西側ブロック(SWB)のアドレス間差 SWB(i、j、r)の式(72)の番号が式(19)内にないため、SE
B(i、j-(q-1)r、r)の番号とアドレス間差は SWB(i、j、
r)の代りに考慮される。SEB(i、j-(q-1)r、r)のアドレ
ス間差は、 AD_SEB(i、(j-(q-1)r)、r、k) = s・((i%p+(k/q)r)/p) + ((k%q)r)/q、 0 ≦ k < pq (メモリモジュールA) + (j%q-(q-1)r+(k%q)r)/q - ((k%q)r)/q、 0 ≦ k < pq (メモリモジュールB) （８５） SEB(i、j-(q-1)r、k)のメモリモジュールの指数は次の
とおりである。

【００８１】 (μ(0) - (q-1)r + kr)%m、 0 ≦ k < pq （８６） それで、μ番目のモジュールの南東側ブロック(SWB)の
アドレス間差ASWB(μ)は式(85)と(86)から求めることが
できる。

【００８２】 ASWB(μ) = s・((i%p+((((μ - μ(0)+(q-1)r)r')%m)/q)r)/p) + (((((μ - μ(0)+(q-1)r)r′)%m)%q)r)/q、 0 ≦ μ < m (メモリモジュールA) + (j%q-(q-1)r+((((μ-μ(0)+(q-1)r)r')%m)%q)r)/q - (((((μ - μ(0)+(q-1)r)r')%m)%q)r)/q、 0 ≦ μ < m (メモリモジュールB) （８７） ここで、 r・r' = 1%mである。

【００８３】式(87)でμの代りに(μ+ μ(0) + (q-1)r)
%mを用いて、次の式によってμ(0)から上り順に整列さ
れたメモリモジュールのアドレス間差を求めることがで
きる。

【００８４】 ASWB(μ + μ(0)) = s・((i%p+((((μ+ (q-1)r)r')%m)/q)r)/p) + (-(q-1)r + ((((μ+ (q-1)r)r')%m)%q)r)/q、 0 ≦ μ < m (メモリモジュールA) + (j%q-(q-1)r+(((( μ+ (q-1)r)r')%m)%q)r)/q - (-(q-1)r + (((( μ+ (q-1)r)r')%m)%q)r)/q、 0 ≦ μ < m (メモリモジュールB)、 （８８） ここで、 r・r′= 1%mである。

【００８５】μ(0)から上り順に整列されたメモリモジ
ュールお互いに異なる10種のアクセス形態に対するアド
レス間差はSEBやSWBと同じ過程によって求められる。表
3にμ(0)から上り順に整列されたメモリモジュールの12
種のアクセス形態(1)~(12)と間隔であるアドレス間差を
示す。

【００８６】

【表３】 アドレス間差の大きさ 表3に示したSEB、SWB、NWB、NEB、SEL、SWL、NWL及びNE
Lのアドレス間差は、r、i%p及びj%qの影響を受ける。ま
た、SEB、SWB、NEB、NWB、SEL、SWL、NWL、NELのアドレ
ス間差の大きさは間隔の個数を#rで表すとき、メモリモ
ジュールAに8×p×m×#r×log₂(MN/pq)ビットぐらいと
メモリモジュールBに8×q×m×#rビットぐらいである。
東側線型と西側線型のアドレス間差はk、r、及び j%pの
影響を受ける。また、アドレス間差の大きさはメモリモ
ジュールAでは2×q×m×#r×log₂(MN/pq)ビットであ
り、メモリモジュールBでは2×q×m×#rビットである。
南側線型と北側線型のアドレス間差はk、r、i%pに影響
を受け、アドレス間差の大きさはメモリモジュールBに2
×q×m×#r×log₂(MN/(pq))ビットである。南側線型と
北側線型のアドレス間差はj%qの影響を受けないのでメ
モリモジュールBにはアドレス間差がない。それで、提
案されたメモリ装置のアドレス間差の全体大きさは(12
×p×m×log₂(MN/pq)+10×q×m)×#rビットである。提
案された方法及びメモリ装置の短所は12種のアクセス形
態と間隔 (1)~(12)全体に対する表3のアドレス間差を貯
蔵するのに、メモリモジュールAとBの大きさが非常に大
きくなるということである。それで、要求されたアクセ
ス形態と間隔に対するアドレス間差をコンパイリング時
間に計算しメモリモジュールAとBに貯蔵する。

【００８７】本発明によるアドレス計算回路とアドレス
ルーティング回路は次のような演算を順次的に行う。

【００８８】(1) 予め整列されたp×m個のアドレス間
差とq×m個の差がそれぞれアクセス形態とそれぞれの間
隔に対してメモリモジュールAとBに貯蔵される。

【００８９】(2) m個のアドレス間差はアクセス形態、
i%p、j%qの間隔のみならず、μ(0≦μ<m )などの影響を
受けるので、要求されたアクセス形態、i%p、j%q間隔に
よってメモリモジュールAとBから取ってくる。

【００９０】(3) 前記で求められたm個のアドレス間差
は基準アドレスα(i、j)に加えられる。

【００９１】(4) 前記のm個のアドレスは12種のアクセ
ス形態と間隔(1)〜(12)全体に対して、μ(0)によって回
転される。

【００９２】(5) 計算されたm個のアドレスはm個のメ
モリモジュールにルーティングされる。

【００９３】データレジスターからm個のメモリモジュ
ールにデータをルーティングするデータルーティング回
路の役割は適切なメモリモジュールにpq個のデータをル
ーティングすることにある。pq個のデータに対するメモ
リモジュール番号は、式(71)〜(82)でのアドレスと同じ
である。それで、次の数式によってpq個のデータを整列
させた後、そのデータのメモリモジュール番号を持って
メモリモジュール番号0から始まる上り順整列のために
右側回転がμ(i、j)ぐらい行われる。

【００９４】 SEB: D2((kr)%m) ←D1(k)、 0 ≦ k < pq （８９） SWB: D2(((q・(k/q) - k%q)・r)%m) ←D1(k)、 0 ≦ k < pq （９０） NWB: D2((-kr)%m) ← D1(k)、 0 ≦ k < pq （９１） NEB: D2(((-q・(k/q) + k%q)・r)%m) ←D1(k)、 0 ≦ k < pq （９２） EL: D2((kr)%m) ←D1(k)、 0 ≦ k < pq （９３） SEL: D2(((q+1)kr)%m) ←D1(k)、 0 ≦ k < pq （９４） SL: D2((qkr)%m) ←D1(k)、 0 ≦ k < pq （９５） SWL: D2(((q-1)kr)%m) ←D1(k)、 0 ≦ k < pq （９６） WL: D2((-kr)%m) ← D1(k)、 0 ≦ k < pq （９７） NWL: D2((-(q+1)kr)%m) ←D1(k)、 0 ≦ k < pq （９８） NL: D2((-qkr)%m) ←D1(k)、 0 ≦ k < pq （９９） NEL: D2((-(q-1)kr)%m) ←D1(k)、 0 ≦ k < pq （１００） ここで、D1とD2はデータレジスターと臨時レジスターで
ある。ルーティング形態がアクセス形態と間隔の影響を
受けるため、ルーティング形態(89)~(100)を用いるデー
タルーティング回路の制御は複雑である。このようなデ
ータルーティング形態は次に示すことによって制御の複
雑度を減少させることができる。

【００９５】南東側ブロック(SEB) 式 (89)の南東側ブロック(SEB)のデータルーティング形
態に対して、間隔 rのメモリモジュール番号である(kr)
%mは(k・m・l1+ k・r1)%mである。 ここで、r1=r%mでありl
1は陽数である。それで、式(89)にの間隔rの南東側ブロ
ック(SEB)のデータルーティング形態は下記の式からr1
(=r%m)を持つ(m-1)個のお互いに異なるルーティング経
路が選択される。

【００９６】 SEB: D2((kr1)%m) ←D1(k)、 0 ≦ k < pq （１０１） 南西側ブロック(SWB) 式(90)の南西側ブロック(SWB)のデータルーティング形
態に対して、間隔rのメモリモジュール番号である((q・
(k/q)-k%q)・r)%mは(k・m・l2+(q・(k/q)-k%q)・r1)%mであ
る。ここで、r1=r%mでありl2は陽数である。それで、式
(90)の間隔rの南西側ブロック(SWB)のデータルーティン
グ形態は下記の式からr1=r%mを持つ(m-1)個のお互いに
異なるルーティング経路が選択される。

【００９７】 SWB: D2(((q・(k/q) - k%q)・r1)%m) ←D1(k)、 0 ≦ k < pq （１０２） 北西側ブロック(NWB) 式(91)の北西側ブロック(NWB)のデータルーティング形
態に対する間隔rのメモリモジュール番号(-kr)%mは、式
(89)の南東側ブロック(SEB)のデータルーティング形態
(kr)%mの間隔(-r)%mであるメモリモジュール番号と同一
である。それで、式(101)の南東側ブロック(SEB)の(m-
1)個のお互いに異なるルーティング経路に間隔rの代わ
りに(-r)%mを代入することで北西側ブロック(NWB)の経
路を求めることができる。

【００９８】北東側ブロック(NEB) 式(92)の北東側ブロック(NEB)のデータルーティング形
態に対して、間隔rのメモリモジュール番号である((-q・
(k/q)+k%q)・r)%mは、式(90)の南西側ブロック(SWB)のデ
ータルーティング形態で間隔(-r)%mであるメモリモジュ
ール番号の((q・(k/q) - k%q)・r)%mと同一である。それ
で、式(102)の南西側ブロック(SWB)での(m-1)個のお互
いに異なるルーティング経路を用いて、間隔rの代わり
に(-r)%mを代入することで北東側ブロック(NEB)を求め
ることができる。

【００９９】東側線型(EL) 式(93)の東側線型(EL)のデータルーティング形態に対し
て、間隔rのメモリモジュール番号である(kr)%mは、式
(89)の南東側ブロック(SEB)のデータルーティング形態
に対する間隔rのメモリモジュール番号と同一である。
それで、式(101)の南東側ブロック(SEB)での(m-1)個の
お互いに異なるルーティング経路を用いて、間隔rの代
わりにr%mを代入して東側線型(EL)の経路を求めること
ができる。

【０１００】南東側線型(SEL) 式(94)の南東側線型(SEL)のデータルーティング形態に
対して、間隔rのメモリモジュール番号である((q+1)kr)
%mは、式(89)の南東側ブロック(SEB)のデータルーティ
ング形態で間隔((q+1)r)%mのメモリモジュール番号であ
る(kr)%mと同一である。それで、式(101)の南東側ブロ
ック(SEB)での(m-1)個のお互いに異なるルーティング経
路を用いて、間隔rの代わりに((q+ 1)r)%mを代入するこ
とで南東側線型(SEL)の経路を求めることができる。

【０１０１】南側線型(SL) 式(95)の南側線型(SL)のデータルーティング形態に対し
て、間隔rのメモリモジュール番号である(qkr)%mは、式
(89)の南東側ブロック(SEB)のデータ形態で間隔(qr)%m
のメモリモジュール番号である(kr)%mと同一である。そ
れで、式(101)の南東側ブロック(SEB)での(m-1)個のお
互いに異なるルーティング経路を用いて、間隔rの代わ
りに(qr)%mを代入することで南側線型(SL)の経路を求め
ることができる。

【０１０２】南西側線型(SWL) 式(96)の南西側線型(SWL)のデータルーティング形態に
対して、間隔rのメモリモジュール番号である((q-1)kr)
%mは、式(89)の南東側ブロック(SEB)のデータルーティ
ング形態で間隔((q1) r)%mのメモリモジュール番号であ
る((kr)%m)と同一である。それで、式(101)の南東側ブ
ロック(SEB)での(m-1)個のお互いに異なるルーティング
経路を用いて、間隔rの代わりに((q-1)r)%mを代入する
ことで南西側線型(SWL)の経路を求めることができる。

【０１０３】西側線型(WL) 式(97)の西側線型(WL)のデータルーティング形態に対し
て、間隔rのメモリモジュール番号である(-kr)%mは、式
(89)の南東側ブロック(SEB)のデータルーティング形態
でメモリモジュール番号である(kr)%mに間隔(-r)%mを入
れた(k(-r))%m)と同一である。それで、式(101)の南東
側ブロック(SEB)での(m-1)個のお互いに異なるルーティ
ング経路を用いて、間隔rの代わりに(-r)%mを代入する
ことで西側線型(WL)の経路を求めることができる。

【０１０４】北西側線型(NWL) 式(98)の北西側線型(NWL)のデータルーティング形態に
対して、間隔rのメモリモジュール番号である(-(q+1)k
r)%mは、式(89)の南東側ブロック(SEB)のデータルーテ
ィング形態でメモリモジュール番号である(kr)%mに間隔
(-(q+1)r)%mを入れた(k(-(q+1)r))%mと同一である。そ
れで、式(101)の南東側ブロック(SEB)での(m-1)個のお
互いに異なるルーティング経路を用いて、間隔rの代わ
りに(-(q+1)r)%mを代入することで北西側線型(NWL)の経
路を求めることができる。

【０１０５】北線型(NL) 式(99)の北線型(NL)のデータルーティング形態に対し
て、間隔rのメモリモジュール番号である(-qkr)%mは、
式(89)の南東側ブロック(SEB)のデータルーティング形
態でメモリモジュール番号である(kr)%mに間隔(-qr)%m
を入れた(k(-qr))%mと同一である。それで、式(101)の
南東側ブロック(SEB)での(m-1)個のお互いに異なるルー
ティング経路を用いて、間隔rの代わりに(-qr)%mを代入
することで北線型(NL)の経路を求めることができる。

【０１０６】北東側線型(NEL) 式(100)の北東側線型(NEL)のデータルーティング形態に
対して、間隔rのメモリモジュール番号である(-(q1)kr)
%mは、式(89)の南東側ブロック(SEB)のデータルーティ
ング形態でメモリモジュール番号である(kr)%mに間隔(-
(q1)r)%mを入れた(k(-(q1)r))%mと同一である。それ
で、式(101)の南東側ブロック(SEB)での(m-1)個のお互
いに異なるルーティング経路を用いて、間隔rの代わり
に(-(q1)r)%mを代入することで北東側線型(NEL)の経路
を求めることができる。

【０１０７】表4に減少されたルーティング形態が現わ
れている。

【０１０８】

【表４】 12種のアクセス形態に対する全体ルーティング形態は2
(m-1)個である。それで、データルーティング回路では
間隔(1)~(12)である12種のアクセス形態に対して、式(1
01)のSEBと式(102)のSWBの二つに対するルーティング形
態だけが必要となる。

【０１０９】データルーティング回路は図4に示す。

【０１１０】ここで、ROM、1og₂(2(m-1))×2(m-1)検波
器及び3相バッファー選択器を用いて、12種のアクセス
形態と間隔を持つ2(m-1)ブランチのルーティング形態を
作る。12種のアクセス形態と間隔rのためにルーティン
グ形態は、図5a及び図5bに示したようにオメガネットワ
ーク(J. Frailong、W. Jalby、and J. Lenfant、in Pr
oc. Int. Conf. Parallel Processing、1985、pp. 2
76-283.、 C. S. Raghavendra and R. Boppana、 in Pr
oc. Int. Conf. Parallel Processing 、1990、p
p.76-83.、 D. H. Lawrie、 IEEE Trans. Comput .、vo
l. C-24、no. 12、pp. 1145-1155、Dec. 1975.)や、セ
ータ(Theta)ネットワーク(D. Lee、 Scrambled storage
for parallel memory systems、 in Proc. Int. Symp.
on Comp.Architecture、 pp. 232-239、 1988.)経路の
衝突のため具現されることができない。本発明によるデ
ータルーティング回路はクロスバーネットワーク(D. T.
Harper III、IEEE Trans. Comput.、vol. C-43、 pp.6
18-622、 May 1994.、 H.Shapiro、 IEEE Trans. Compu
t .、 vol. C-27、 no. 5、 pp. 421-428、 May 197
8.、 D. H. Lawrie and C. R. Vora、 IEEE Trans. Com
put .、 vol. C-31、pp.435-442、 May 1982.)で単純に
比較されられた。読み演算のためのルーティング形態は
決まっている。

【０１１１】間隔を持つ列、ブロック、行に対するメモ
リモジュール選択回路はバンブーリスとモリン(D. C. V
an Voorhis and T. H. Morrin、IEEE Trans. Comput.、
vol.C-27、pp.113-125、Feb. 1978.)、そして、パク(J.
W. Park、IEEE Trans. Comput .、vol. C-35、pp.669-
674、July 1986)によって提案された。メモリモジュー
ル選択回路は関数(71)〜(82)において出た番号に該当す
るpq個のメモリモジュールを選択する。一般的に(m-pq)
<< pqであるので、使われないメモリモジュールを捜す
メモリモジュール選択回路の具現が易しい。次の理論2
は12種のアクセス形態(1)~(12)に対する(m-pq)個のアク
セスされないメモリモジュール番号を見せる。

【０１１２】理論2 : 12種のアクセス形態に対する(m-p
q)個のアクセスされないメモリモジュール番号は次のよ
うになる。

【０１１３】 SEB(k) = ((0) + kr)%m、 pq ≦ k < m （１０３） SWB(k) = (μ(0) + (q・(k/q) - (k%q))・r)%m、 pq ≦ k < m （１０４） NWB(k) = (μ(0) - kr)%m、 pq ≦ k < m （１０５） NEB(k) = (μ(0) - (q・(k/q) - (k%q))・r)%m、 pq ≦ k < m （１０６） EL(k) = (μ(0) + kr)%m、 pq ≦ k < m （１０７） SEL(k) = (μ(0) + (q+1)kr)%m、 pq ≦ k < m （１０８） SL(k) = (μ(0) + qkr)%m、 pq ≦ k < m （１０９） SWL(k) = (μ(0) + (q-1)kr)%m、 pq ≦ k < m （１１０） WL(k) = (μ(0) - kr)%m、 pq ≦ k < m （１１１） NWL(k) = (μ(0) - (q+1)kr)%m、 pq ≦ k < m （１１２） NL(k) = (μ(0) - qkr)%m、 pq ≦ k < m （１１３） NEL(k) = (μ(0) - (q-1)kr)%m、 pq ≦ k < m （１１４） ここで、μ(0)は(i、j)である。

【０１１４】前記の式(103)〜(114)にある(m-pq)個の番
号が(m-pq)個のデコーダーに与えられると、デコーダー
の該当の反転結果をOR演算したm個の結果はm個のメモリ
モジュールのアクセスを制御する。

【０１１５】特に、m=pq+1に対して、式(103)~(114)内
のkをpqで代置して得たアクセスされないメモリモジュ
ール番号の一つをデコーダーに提供し、m個の反転され
たデコーダーの結果はpq個のアクセスされるメモリモジ
ュールのアクセス信号とアクセスされないメモリモジュ
ールの非アクセス信号で使われる。

【０１１６】アドレス計算、ルーティング及びメモリモ
ジュールの例 図6はp=q=2、M×N=32×32及びm=5である時、メモリモジ
ュール割り当て関数によって割り当てされた各データの
メモリモジュール番号を示す。図7はp=q=2、M×N=32×3
2、及びs=16である時、アドレス割り当て関数によって
割り当てされた各データのアドレスを示す。図8はp=q=
2、M×N=32×32、s=16、及びm=5に対するアドレス計算
回路とアドレスルーティング回路を示す図である。ここ
で使われた12種のアクセス形態と間隔r=1、2、3、4のメ
モリモジュールAとBのアドレス間差は図9に示されてい
る。本発明でのアドレス計算及びアドレスルーティン
グ、及びメモリモジュール選択方法が下記の例でわか
る。

【０１１７】(例１)間隔1である位置(14、15)の南東側
ブロック(SEB)に対して、行優先順位に変更されたI(1
4、15)、I(14、16)、I(15、15)、I(15、16)のメモリモ
ジュール番号μ(k) =(3、4、0、1)を図7から求めること
ができ、アドレスα(k)=(119、120、119、120)を図7か
ら求めてメモリモジュール番号に従ってアドレスを整列
すると、α(μ)=(119、120、×、119、120)となる。こ
こでの×はアクセスされないメモリモジュール番号2を
意味する。本発明によるアドレス計算、アドレスルーテ
ィング及びメモリモジュール選択方法の過程は下記のよ
うである。

【０１１８】i%p = 0、j%q = 1、r = 1に対して次のよ
うにアドレス間差が求められる。

【０１１９】 ASEB(μ+μ(0))%m = (0、0、0、0、16)各加算器の入力B
+(0、1、0、1、0)各加算器の入力C = (0、1、0、1、16) (図9から) 求められたアドレス間差に基準アドレスを適用して下記
のことを得ることができる。

【０１２０】 α(k) =α(0) (=119)+ASEB(μ+μ(0)) = (119、120、119、120、135) このアドレスをμ(0)(=3)によって右側に回転すると次
のように求められる。

【０１２１】α(μ) = (119、120、135、119、120) 式(103)で求められた((i、j)+kr)%m = (3+4)%5 = 2番の
モジュールがアクセスされないモジュールなので、前記
と同じ結果である(119、120、×、119、120)が求められ
る。

【０１２２】他の例は表5a及び表5bに現われている。

【０１２３】

【表５ａ】

【０１２４】

【表５ｂ】 テキストとイメージの速やかで正確な修正とディスプレ
ーに対する多い要請によって高速の高解像度グラフィッ
クディスプレー装置に対する需要が増加している。従来
のグラフィックディスプレー装置は修正とディスプレー
をするために、2次元映像アレイを含むバッファーメモ
リ装置を用いる。グラフィックディスプレー装置はメイ
ンコンピューターの命令に従ってバッファーメモリ装置
の映像点を新しく修正する。バッファーメモリ装置から
映像点を読んでレスタースキャニングの形態によりディ
スプレーに映像点を送る。高速の高解像度グラフィック
ディスプレー装置でバッファーメモリ装置内容の修正時
間を減少するための高速のバッファーメモリ装置が要求
される。一つの記憶チップに含まれるビット数がチップ
技術の発展によって増加している。だから、多くのアク
セス形態による多くの映像点の並列的なアクセスのため
に大容量の単一メモリモジュールに対して、アクセス時
間を減少することより、相対的に容量は少なくとして
も、一つの記憶チップに入れ込まれるメモリモジュール
数を増加することが高速のバッファーメモリ装置のため
に望ましい。それで、バッファーメモリ装置の内容を修
正する時間を減少するための映像アクセス形態による多
くの映像点を並列的にアクセスするバッファーメモリ装
置が必要となる。

【０１２５】以下、グラフィックディスプレー装置のバ
ッファーメモリ装置のために使われるブロック、水平、
垂直、対角線、逆対角線アクセス形態を持つメモリ装置
に対して、調べながら従来のメモリ装置と比べる。

【０１２６】ブロック、水平、垂直、対角線、逆対角線
アクセス形態のためのメモリ装置高速の高解像度グラフ
ィックディスプレー装置のための效率的なバッファーメ
モリ装置を調べる。このメモリ装置は二次元映像におい
てブロック(p×q)、水平(1×pq)、垂直(pq×1)、対角
線、逆対角線アクセス形態のpq個の映像点に対して並列
アクセスを提供する。

【０１２７】ここで、媒介変数pとqは全部2の乗数であ
る。

【０１２８】図10に示すグラフィックディスプレー装置
は一般的にメインコンピューター、ディスプレー処理
器、バッファーメモリ装置(100)、ビデオ生成器及びデ
ィスプレーで構成される。ディスプレー処理器はメイン
コンピューターの命令によってバッファーメモリ装置内
の映像点を新しく修正する。

【０１２９】ビデオ生成器はバッファーメモリ装置から
映像点を読み出してレスタースキャニング形態にディス
プレーに送る。M×N大きさの映像データで映像点に対す
るアクセス時間を減少するため、グラフィックディスプ
レー装置内のM×N映像内でpq個の映像点を並列にアクセ
スするためのバッファーメモリ装置が必要となる。表6
は従来のグラフィックディスプレーにおける表示領域の
多様な大きさを示す。バッファーメモリ装置の大きさは
少なくとも特定なディスプレー装置における表示領域の
大きさと同じでなければならない。

【０１３０】

【表６】 例えば、960(ライン数)×1280(ライン当たりの映像点
数)のディスプレーに対して、M×Nの最小値はそれぞれ9
60と1280である。それで、多くのグラフィック装置のN
値は2の乗数ではない値を用いる。

【０１３１】バッファーメモリ装置(100)は、水平線
型、垂直線型、または一文字に対する書き時間を減少す
るために、水平、垂直、またはブロック形態の映像点を
並列にアクセスしなければならない。追加的に対角線や
逆対角線の映像点に対する並列的なアクセスは45°ずつ
整数倍の線型形態の映像データに書き時間を減少させる
とか、45°ずつ整数倍で回転させるために必要となる。
だから、バッファーメモリ装置(100)における修正速度
の向上のために、バッファーメモリ装置(100)はM×N映
像i(＊、＊)内の基準座標(i、j)で、ブロック(BL)、水
平(HR)、垂直(VR)、対角線(FD)、または逆対角線(BD)ア
クセス形態に対しての次のようなpq個の映像点に対する
並列的なアクセスを提供しなければならない。

【０１３２】 BL(i、j) = {I(i+a、j+b) | 0 ≦ a < p、0 ≦ b < q}、0 ≦ i ≦ M-p、0 ≦ j ≦ N-q （１１５） HR(i、j) = {I(i、j+a) | 0 ≦ a < pq}、0 ≦ i ≦ M-1、0 ≦ j ≦ N-pq （１１６） VR(i、j) = {I(i+a、j) | 0 ≦ a < pq}、0 ≦ i ≦ M-pq、0 ≦ j ≦ N-1 （１１７） FD(i、j) = {I(i+a、j+a) | 0 ≦ a < pq}、0 ≦ i ≦ M-pq、0 ≦ j ≦ N-pq （１１８） BD(i、j) = {I(i+a、j-a) | 0 ≦ a < pq}、0 ≦ i ≦ M-pq、pq - 1 ≦ j ≦ N-1 （１１９） 図11は基準座標(i、j)を持つ前記のアクセス形態を示
す。ここで基準座標は基準映像点I(i、j)の座標を意味
する。映像点を修正しようとする時、図11にあるバッフ
ァーメモリ装置の構成要素はディスプレー処理器の要請
によって制御回路の制御により次の演算を順次的に行
う。

【０１３３】１． レジスターt、i、jはディスプレー
処理器によるデータのアクセス形態(ブロックは1、水平
は2、垂直は3、対角線は4、逆対角線は5である)の選択t
とアクセス形態(1)~(5)によって要求された基準座標
(i、j)が入れ込まれ、データ自体は行優先順位のデータ
レジスターに位置する。

【０１３４】２． アドレス計算とルーティング回路(A
CRC)はm個の映像点のアドレスを計算し、その値をm個の
メモリモジュールにルーティングさせる。

【０１３５】３． メモリモジュール選択回路はアクセ
スされるpq個のメモリモジュールを選択する。

【０１３６】４． データルーティング回路はデータレ
ジスターにあるpq個の映像点をm個のメモリモジュール
にルーティングさせる。

【０１３７】５． 書き信号はpq個の選択されたメモリ
モジュールに映像点を貯蔵する。

【０１３８】ここで、演算2、3、4が並列的に行われ
る。

【０１３９】同様にバッファーメモリ装置から映像点を
読み取る時、バッファーメモリ装置の構成要素は次のよ
うな演算を順次的に行う。

【０１４０】１． t、i、jレジスターに要請された値
を入れ込む。

【０１４１】２． アドレス計算とルーティング回路(A
CRC)がm個の映像点アドレスを計算し、その値はm個のメ
モリモジュールにルーティングさせる。

【０１４２】３． メモリモジュール選択回路はアクセ
スされるpq個のメモリモジュールを選択する。

【０１４３】４． 読み信号によってpq個の選択された
メモリモジュールから映像点を読み取る。

【０１４４】５． データルーティング回路はm個のメ
モリモジュールからpq個の映像点をデータレジスターに
ルーティングし、アクセス形態(1)~(5)の選択によって
行優先順位となっているpq個の映像点を整列する。

【０１４５】ここで演算2と3が並列に行われる。

【０１４６】図12は本発明によるアドレス計算とルーテ
ィング回路を示す。

【０１４７】アドレス計算とルーティング回路はアドレ
ス間差のために2個のSRAM、4個の5×1MUX、(m+3)個の加
算器、(i/p)値のためのSRAM、及びバレルシフターで構
成されている。

【０１４８】ブロック、水平、対角線、逆対角線アクセ
ス形態におけるアドレス間差の1番目間隔はμ(0≦μ<
m)のi%p値によってp個の差の値で示される。水平アクセ
ス形態におけるアドレス間差の1番目間隔はμ(0 ≦μ<
m)のi%p値による変化はない。ブロック、水平、対角
線、逆対角線アクセス形態におけるアドレス間差の2番
目間隔はμ(0≦μ< m)のj%p値によってq個の差が二進数
の値で示される。

【０１４９】垂直アクセス形態におけるアドレス間差の
2番目間隔はμ(0≦μ< m)のj%q値による変化はない。だ
から、アドレス間差のために1番目SRAMはアクセス形態
とi%p値によってアクセスされてm個の加算器にB入力で
提供される。そして、アドレス間差のために2番目SRAM
はアクセス形態とj%q値によってアクセスされてm個の加
算器にC入力で提供される。ここでアドレス間差のため
に1番目と2番目SRAMの大きさはそれぞれ(4p+1)×m×log
₂(MN / pq)ビットと(4q+1)×mビットである。

【０１５０】図12におけるアドレス間差のための1番目S
RAMの選択されたアドレスは、ブロックアクセス形態の0
番目p×m個のアドレス間差のためのt・p+i%p、水平アク
セス形態の1番目1×m個のアドレス間差のためのt・p、そ
して垂直、対角線、逆対角線アクセス形態の2番目、3番
目、4番目p×m個のアドレス間差のための((p-1)の2の補
数)+ t・p+i%p)即ち(t・p+i%p-( p-1 )である。

【０１５１】アドレス間差のために2番目SRAMの選択さ
れたアドレスは、ブロックと水平アクセス形態の0番目
と1番目q×m個のアドレス間差のための(t・q+j%q)、垂直
アクセス形態の2番目である1×m個のアドレス間差のた
めの(t・p)、そして対角線と逆対角線アクセス形態の3番
目と4番目アドレス間差のための(t・q+j%q+((q-1)の2の
補修))即ち(t・q+j%q - (q-1))である。

【０１５２】(t・p+i%p)と(t・q+j%q)の値はpとqが全部2
の乗数である時、掛け算や足し算なしに、それぞれ (t・
p)、(i%p)、(t・q)、(j%q)の連結によって簡単に求める
ことができる。

【０１５３】基準アドレスα(i、j)の計算に必要な一度
の掛け算(i/p)s値のためにSRAMアクセスで代理する。も
し基本アドレス計算での一度の掛け算を除くためにNが2
の乗数ではないのに、sを2の乗数になるよう選択した
ら、M×N=960×1280の映像でアクセスされる部分の60%
であるq (s -(N/qで整数部分と同じ或いはより大きな整
数)) Mが使われないメモリ装置領域で追加された容量で
ある。

【０１５４】本発明によるアドレス計算とルーティング
回路ではsが2の乗数ではない時、SRAMのアクセスで得ら
れた(i/p)s値に基準アドレスのためにj/q値を加える。s
が2の乗数である時は(i/p)sの値にi値の最下位ビットに
log₂(s/p)ぐらいの0を追加して求める。i/pとj/q値の合
計はm個の加算器にA入力で提供される。

【０１５５】以下、アドレス計算及びアドレスルーティ
ングに対して本発明によるハードウェアルゴリズムをハ
ードウェア価格、制御の複雑性、速度などの事項を従来
のメモリ装置(D. C. Van Voorhis and T. H. Morri
n、IEEE Trans. Comput.、vol.C-27、 pp.113-125、 Fe
b. 1978.、 J. W. Park、IEEE Trans. Comput.、vol.C-
35、 pp.669-674、 July 1986.、D. H. Lawrie and C.
R. Vora、 IEEE Trans. Comput .、 vol. C-31、 pp.4
35-442、 May 1982.、J. W. Park and D. T. Harper II
I、IEEE Symp. Parallel and Distributed Processing
、 pp.444-451、 Dec. 1992.、J. W. Park and D. T.
Harper III、IEEE Trans. Parallel Distrib. Syst.、v
ol. 7、No. 8、pp.855-860、Aug. 1996.)と比べる。

【０１５６】この比べではデータ内における任意の位置
にある少なくとも3種のアクセス形態データの並列アク
セスが支援され、アドレス計算及びアドレスルーティン
グ回路のハードウェア具現が考察される。バンブーリス
とモリン(D. C. Van Voorhisand T. H. Morrin、IEEE T
rans. Comput .、 vol. C-27、 pp.113-125、 Feb.197
8.)、ローリとボラ(D. H. Lawrie and C. R. Vora、 IE
EE Trans. Comput .、vol. C-31、pp.435-442、May 198
2.)が提案したメモリ装置では各メモリモジュールμ(0
≦ μ< m)のアドレスα(μ)を直接計算する。アドレス
計算とルーティング回路(D. C. Van Voorhis and T. H.
Morrin、 IEEE Trans. Comput .、 vol. C-27、 pp.11
3-125、 Feb. 1978.、 D. H. Lawrie and C. R. Vora、
IEEETrans. Comput .、 vol. C-31、 pp.435-442、 Ma
y 1982.)ではアドレス計算がアドレスルーティングでの
回転と分離されないので制御が複雑で費用が上昇する。
アドレス計算とルーティング回路(D. H. Lawrie and
C. R. Vora、IEEE Trans. Comput .、vol. C-31、pp.43
5-442、May 1982.)は各メモリモジュールkに対してブロ
ック、水平、垂直アクセス形態それぞれのα(μ)である
(i+((k-(i、j))%m)/q、j+((k-(i、j))/m)%q)、(i、j+(k
-(i、j))/m)、(i+(p((i、j)-k))%m、j)を計算する。

【０１５７】だから表7に示すように1番目行に現われた
ハードウェアの構成要素と演算遅延時間がメモリ装置
(D. C. Van Voorhis and T. H. Morrin、 IEEE Trans.
Comput.、vol. C-27、 pp.113-125、 Feb. 1978.)でm個
のメモリモジュールに対して、α(μ)が可能だったら速
やかに計算されるのに必要となる。

【０１５８】

【表７】 このメモリ装置(D. H. Lawrie and C. R. Vora、IEEE T
rans. Comput .、vol.C-31、 pp.435-442、 May 1982.)
でのBSDに対して、α(μ)の計算とルーティングのた
め、メモリモジュールが17個、プロセッサが16個である
時、表7の2番目行にあるハードウェアの構成要素と演算
遅延時間が必要となる。パク(J. W. Park、 IEEE Tran
s. Comput .、 vol. C-35、 pp.669-674、 July 198
6)、 パクとハーパ(J. W. Park and D. T. Harper II
I、 IEEE Symp. Parallel and Distributed Processing
、 pp.444-451、 Dec. 1992.、J. W. Park and D. T.
Harper III、IEEE Trans. Parallel Distrib. Syst..、
vol. 7、No. 8、pp.855-860、Aug.1996.)によって提案
されたメモリ装置でのアドレス計算はアドレスルーティ
ングと分離される。パクのメモリ装置(J. W. Park、 IE
EE Trans. Comput .、 vol. C-35、 pp.669-674、 July
1986.)のアドレス計算回路(ACC)は、加算器アレイで一
度の足し算時間を要求するa(i、j)、(0、s、またはk、k
=0、...、(p-1))、及び(0、1)の足し算によってブロッ
クアクセス形態と水平アクセス形態のpq個のアドレスを
計算し、2度の足し算時間を要求するα(i、j)、(0また
はs)、及び (ks、k=0、...(q-1))の足し算によって垂直
アクセス形態のpq個のアドレスを計算する。

【０１５９】アドレスルーティング回路(ARC)は、まず
二度のルーティングによって垂直アクセス形態の(iq+j-
1)%(pq+1)や垂直アクセス形態の(iq+j-q)%(pq+1)の数に
よって整列されたアドレスを右側に回転する。

【０１６０】このメモリ装置(J. W. Park、IEEE Trans.
Comput .、vol. C-35、pp.669-674、July 1986)ではm
個メモリモジュールのためのα(μ)を計算するために表
7の3番目行のハードウェア構成要素と演算遅延時間が必
要となる。

【０１６１】他のメモリ装置(J. W. Park and D. T. Ha
rper III、IEEE Symp. Parallel and Distributed Proc
essing 、 pp.444-451、 Dec. 1992.、 J. W. Park and
D.T. Harper III、 IEEE Trans. Parallel Distrib. S
yst ..、 vol. 7、 No. 8、pp.855-860、 Aug. 1996.)
のアドレス計算回路(ACC)は1番目SRAMのアドレス間差と
2番目SRAMのアドレス間差である(i、j)の足し算で一度
の足し算時間内にブロック、水平、または垂直アクセス
形態のpq個アドレスが計算される。pq個の加算器に入力
される入力Bに対するアドレス間差の大きさは3種のアク
セス形態の全部がp×pqである。

【０１６２】M個の加算器の入力Cに対するアドレス計算
回路(ACC)のアドレス間差の大きさは、ブロックアクセ
ス形態のアドレス間で差がi%pだけでなく、j%qに従属す
るからブロックアクセス形態に対してはq×qである。そ
れで、アドレス計算回路の1番目SRAMと2番目SRAMの大き
さは5種のアクセス形態(115)~(119)に対して5p×pqと3q
×qぐらいになる。アドレスルーティング回路は、まず
メモリモジュール番号によってブロック、水平、または
垂直アクセス形態のpq個のアドレスを整列した後、ブロ
ック、水平、または垂直アクセス形態に対して(iq+j)%
(pq+1)ぐらい右側に回転する。だから、このメモリ装置
でα(μ)を計算するため、表7の4番目行のハードウェア
構成要素と演算遅延時間が必要となる。アドレス計算と
ルーティング回路の短所はアクセス形態に従うアドレス
の計算の後、メモリモジュール番号に従って複雑に整列
しなければならないことである。それはアドレス計算回
路で出力されたアドレスがメモリモジュール番号に従っ
て整列されていないからである。それに比べて本発明で
提案されたメモリ装置ではα(μ)を計算するにおいて、
表7の5番目行のハードウェア構成要素と演算遅延時間が
必要となる。その時、出力アドレスはμ(i、j)からメモ
リモジュール番号によって整列されている。前記の回路
(J. W. Park and D. T. Harper III、 IEEE Symp.、Par
allel andDistributed Processing、 pp.444-451、 De
c. 1992.、 J. W. Park and D. T.Harper III、 IEEE T
rans. Parallel Distrib. Syst.、 vol. 7、 No. 8、 p
p.855-860、 Aug. 1996.)と比べると、本発明によるア
ドレス計算及びデータルーティング回路の重要な利点は
速度側面で掛け算器の代わりにSRAMに代置したことと、
マルチプレクサーを除いて制御の簡便化とゲートの数を
減少させ、アドレス間差の大きさを(4p+q)×pq×log₂(M
N / pq) j+3q×qのビットから(4p+1)×m×log₂(MN / p
q)+(4q+1)×mに減少させたことである。

【０１６３】一般的な字の大きさが8×8と同じとか大き
いとする時、グラフィックディスプレーの良い性能のた
めには少なくともp=8、q=8でなければならない。また、
pqの値はMとN間にある最小値の同じとか小さくなければ
ならない。

【０１６４】アドレス計算とルーティング回路のハード
ウェア構成要素と演算遅延時間をM×N×b = 960×1280
×24である時、p = q = 8、m = 7である場合とp = q =
16、m = 257である場合に対して表8で比べる。

【０１６５】

【表８】 前記のメモリ装置(J. W. Park and D. T. Harper III、
IEEE Symp. Paralleland Distributed Processing 、
pp.444-451、 Dec. 1992.、 J. W. Park andD. T. Harp
er III、 IEEE Trans. Parallel Distrib. Syst.、 vo
l. 7、 No. 8、 pp.855-860、 Aug. 1996.)の掛け算器
回路の演算速度を向上のための本発明によるメモリ装置
ではSRAMで代置した。1ビット5×1マルチプレクサー一
つのゲート数が12であり、全体加算器一つのゲート数が
7だと仮定すると、m×log₂(MN/ pq)ビットの5×1マルチ
プレクサーのゲート数が12であり、一つの全体加算器の
ゲート数は全体加算器、即ち、1og₂(4p+1)ビットの加算
器一個+1og₂(4q+1)ビットの加算器一個+1og₂(MN / pq)
ビットの加算器(pq+1)個のゲート数よりずっと多い。

【０１６６】そのような構成要素を持つ従来のメモリ装
置と比べて、本発明によるアドレス計算とルーティング
回路はアドレス計算の後にメモリモジュール番号に従っ
てアドレスを整列するための5×1マルチプレクサーが必
要とならないので制御が簡単で費用が少なくなる。ま
た、(pq + 1)個の加算器には5×1マルチプレクサーの間
に5m×log₂(MN / pq)個の線が連結されているのに、p =
q = 8である時及びp =q = 16である時、全体的な線の
数がそれぞれ5,025個と16,705個なので、(pq+1)個の加
算器から5×1マルチプレクサーまでのルーティング回路
の具現と制御は非常に複雑である。従来のアドレス計算
とルーティング回路にはマルチプレクサーとアドレス間
差のためのSRAMにおける加算器の間に2pq×log₂(MN / p
q)+pq個の線があり、m個のマルチプレッサーとm個のバ
レルシフターとの間にある。また、従来のアドレス計算
とルーティング回路においてm個のバレルシフターで、m
個のメモリモジュールの間の線数はm×log₂(MN/pq)であ
る。しかし、本発明によるアドレス計算とルーティング
回路での全体線の数は4m×log₂(MN/pq)で従来の半分よ
り少ない。

【０１６７】表9はアドレス計算とルーティング回路の
ゲート数を三星電子のASICであるKG76(0.6mゲートアレ
イライブラリ)のゲート数により比べた例である。

【０１６８】

【表９】 演算遅延時間がM×N×b = 960×1280×24であり、pq >
Mである時、媒介変数pとq値双方が32ではない8と32間の
2の乗数である値を持つように設計した表10の演算遅延
時間の仮定下で比べた。

【０１６９】

【表１０】 ゲート数の割合と演算遅延時間の割合は従来のアドレス
計算とルーティング回路のゲート数と演算遅延時間に対
する本発明によるアドレス計算とルーティング回路それ
ぞれの割合である。平均ゲート数の割合と平均演算遅延
時間の割合はそれぞれ1,198と1,295である。 ゲート数
の割合と演算遅延時間の割合を掛けた平均値は1,549で
ある。本発明によるアドレス計算とルーティング回路に
対して標準化されたゲート数はp=q=8に対してゲート数
で分けられ、また、pq/64によって分けられたゲート数
である。そして、演算遅延時間はp = q = 8である時の
演算遅延時間でそれぞれ分けたことである。標準化され
た結果は標準化されたゲート数と演算遅延時間を掛ける
ことで求めることができる。標準化された結果に従って
本発明によるアドレス計算とルーティング回路のための
1番良いpとq値はそれぞれ8と8である。その値が標準化
された結果がM×N×b = 960×1280×24で一番小さい値
であるためである。標準化された結果は要求されたアド
レス計算とルーティング回路に対して一番良いpとq値を
選択するのに使うことができる。表11は要求された|(p
1、q1)|と1番良い|(p2、q2)|を選択して使った構成を示
す。この時、|(p1、q1)|は製作パラメーターがp1とq1で
あるバッファーメモリ装置を示す。

【０１７０】

【表１１】 ここで、|(p1、q1)|と|(p2、q2)|はバッファーメモリ装
置のpとq値をp1とq1、p2とq2で示す。

【０１７１】例えば、 |(32、8)|のアドレス計算とルー
ティング回路が要求されると、4個の|(8、8)|のアドレ
ス計算とルーティング回路が要求されたアドレス計算と
ルーティング回路で組み合わせて使うことができる。も
し|(8、16)|、|(16、8)|、|(16、16)|、|(8、32)|、|(3
2、8)|、|(16、32)|、|(32、16)|のアドレス計算とルー
ティング回路を|(8、8)|のアドレス計算とルーティング
回路を用いて構成すると、1.353の平均演算遅延時間の
割合内の結果で演算遅延時間の割合が1.353に増加され
る。

【０１７２】データルーティング回路は一度のモジュロ
計算と一度の回転演算を行って、メモリモジュール選択
回路は一度のモジュロ計算と一度のデコーディング演算
を行うため、データルーティング回路やメモリモジュー
ル選択回路の演算遅延時間は本発明によるアドレス計算
とルーティング回路の演算遅延時間より短い。だから、
もしm個のメモリモジュールアクセス時間が本発明によ
るアドレス計算とルーティング回路の演算遅延時間より
小さく、アドレス計算とルーティング回路のm個のメモ
リモジュールの間にm個のメモリ装置アドレスレジスタ
ーがあり、データルーティング回路とm個のメモリモジ
ュールの間にm個のメモリ装置バッファーレジスターが
あるとしたら、本発明によるバッファーメモリ装置はア
ドレス計算とルーティング回路の演算遅延時間の割合単
位のパイプライン方式で行うことができる。

【０１７３】また、ディスプレー処理器が本発明による
アドレス計算とルーティング回路の演算遅延時間内のバ
ッファーメモリ装置からpq個の映像点に対して要素演算
を行うと、本発明によるフレームバッファーディスプレ
ー装置の全体的な性能は従来のアドレス計算とルーティ
ング回路を使ったフレームバッファーディスプレー装置
より平均1.353倍増加することができる。だから、本発
明によるアドレス計算とルーティング回路は従来のメモ
リ装置より費用を少なくし、制御の複雑性を減少し、速
やかにする。

【０１７４】以下、少なくともデータアレイ内の任意の
位置にある3種のアクセス類型のデータに対して同時ア
クセスが支援され、アドレス計算回路とアドレスルーテ
ィング回路、データルーティング回路のハードウェア具
現が考慮されている従来のメモリ装置方式と本発明によ
るアドレス計算及びアドレスルーティング、データルー
ティング方式をアクセス類型、間隔、データアレイの大
きさの制限とハードウェアの費用、速度、複雑性に対し
て比べた。

【０１７５】間隔1を持つブロック、列、行、対角線、
逆対角線アクセス形態のための本発明によるアドレス計
算とルーティング回路は、従来のメモリ装置に比べてよ
り低費用、更に単純化された制御複雑度、及びそして速
やかな速度を持つことができる。

【０１７６】pq≦ mdでありmが素数である時に従来のメ
モリ装置(A. Deb、 IEEE Trans. Parallel Distrib. Sy
st.、 Vol. 7、No. 6. pp. 595-604、Jun. 1996.)はm個
のメモリモジュールとpq個のプロセッシングエレメント
で構成されている。ローリとボラ(D. H. Lawrie and C.
R. Vora、IEEE Trans. Comput .、vol. C-31、 pp.435
-442、 May 1982.)は線型pqベクトルV(a、b、c、d)で下
記の線型数式によって形成されたアレイ要素のpq要素集
合を定義した。

【０１７７】V(a、b、c、e) = {A(i、 j): i = ax+b、
j = cx+e}、 0 ≦ x < pq ≦ m ローリとボラ( D. H. Lawrie and C. R. Vora、 IEEE T
rans. Comput .、 vol. C-31、 pp.435-442、 May 198
2.)はα(μ)、即ち番目モジュールのアドレスを求め
た。

【０１７８】α(μ) = ((a+cM) ((-(b+eM+base))d' %m)
+b+eM+base) / pq 、 ここで、(a+cM)・d' = 1%mであり、"base "はデータアレ
イの基準アドレス(i、j)であり、Mはアレイの行の数で
ある。

【０１７９】(a+cM)・d' =1%mからd'はmの倍数である間
隔M、M+1、M-1のどんな場合でも求めることができな
い。なぜなら、aとcの値が下記のように各アクセス形態
に正義されているからである。

【０１８０】行: a = 0でc =陽数間隔 列: c = 0でa =陽数間隔 対角線: a = c =陽数間隔 そして、 逆対角線: a =-c =陽数間隔 だから、このメモリ装置( D. H. Lawrie and C. R. Vor
a、 IEEE Trans. Comput .、 vol. C-31、 pp.435-44
2、 May 1982.)は間隔とデータアレイの大きさとメモリ
モジュール数に制約がある。

【０１８１】一方、従来のメモリ装置と異なって、発明
によるメモリ装置はデータアレイの大きさに対する制約
がない。 ただ、本発明によるメモリ装置の制約は理論
１から間隔がメモリモジュール個数の倍数ではなくにし
なければならないということである。従来のメモリ装置
(J. W. Park、 IEEE Trans. Comput.、 vol. C-35、pp.
669-674、July 1986.、 J. W. Park and D. T. Harper
III、IEEE Symp.Parallel and Distributed Processin
g、pp.444-451、 Dec. 1992.、 J. W. Park and D. T.
Harper III、 IEEE Trans. Parallel Distrib. Syst
..、 vol. 7、 No. 8、 pp.855-860、 Aug. 1996.)に
あったμ(i、j)による右側回転の前に、アドレスを整列
するための一つのマルチプレクサーとマルチプレクシン
グ演算時間が本発明によるアドレス計算回路とアドレス
ルーティング回路ではアドレス間差が予め整列されてい
るから必要ではない。もしマルチプレクサーが12種のア
クセス形態に対してアドレス計算及びアドレスルーティ
ング方法(J. W. Park、IEEE Trans. Comput .、 vol. C
-35、 pp.669-674、 July 1986.、 J. W. Parkand D.
T. Harper III、 IEEE Symp. Parallel and Distribute
d Processing 、pp.444-451、Dec. 1992.、 J. W. Park
and D. T. Harper III、 IEEE Trans.Parallel Distri
b. Syst.、vol. 7、No. 8、pp.855-860、 Aug. 1996.)
に使われと制御が非常に複雑になるはずである。それは
アクセス形態と間隔がアドレスの整列に従属するからで
ある。メモリ装置(D. C. Van Voorhis and T. H. Morri
n、 IEEE Trans. Comput.、 vol. C-27、 pp.113-125、
Feb. 1978.)でのデータルーティング回路はμ(i、j)に
よって制御される多様な右側回転変換器が必要となる。
パク(J. W. Park、 IEEE Trans. Comput .、 vol. C-3
5、 pp.669-674、July 1986)、 パクとハーパ(J. W. Pa
rk and D. T. Harper III、 IEEE Symp. Parallel and
Distributed Processing、 pp.444-451、 Dec. 1992.、
J. W. Park and D. T. Harper III、 IEEE Trans. Par
allel Distrib. Syst.、vol. 7、No. 8、pp.855-860、A
ug. 1996.)によって本発明によるメモリ装置のデータル
ーティングはマルチプレクサーとバレルシフターによっ
て行われる。このメモリ装置では従来メモリ装置のデー
タルーティング回路内の多様な右側回転変換器を複雑で
高くて遅いクロースバーネットワークで代置する。本発
明ではマルチプレクシングと回転を使うデータルーティ
ング方法が提案された。

【０１８２】ここで、12種のアクセス形態に対して陽の
間隔を持つ12種のデータルーティング形態がROMとlog
₂(2(m-1))×2(m-1)デコーダー、3相バッファーを用いた
セレクター、そしてバレルシフターによって具現された
間隔r1(=r%m)である2個のルーティング形態に減少され
る。また、表11によって、本発明によるアドレス計算、
アドレスルーティング、及びデータルーティング回路は
更に多いアクセス類型と間隔を支援する。

【０１８３】よって、アドレス計算、アドレスルーティ
ング及びデータルーティングにおいて、本発明による方
法はアクセス形態、間隔及びデータアレイの大きさに対
する制約とハードウェアの費用、速度及び複雑性の側面
で従来のメモリ装置の方法より良いということが分か
る。

【０１８４】

【発明の効果】以上で説明したように本発明による衝突
のフリのメモリ装置は従来メモリ装置より改善があっ
た。一つのデータアレイ内に任意の位置にある少なくと
も3種のアクセス形態のデータ要素に対する同時アクセ
スが支援される。更に、アクセス形態、間隔およびデー
タアレイ大きさの制約とハードウェア費用、速度、複雑
性の制限内でメモリ装置内のアドレス計算及びアドレス
ルーティング回路、及びデータルーティング回路のハー
ドウェア具現が考慮された。

【０１８５】多様な行列演算と映像処理演算はpq個のプ
ロセッシングエレメントを持つSIMD処理器とm(mは素
数、m>pq)個のメモリモジュールを持つメモリ装置によ
って速度を向上することができる。

【０１８６】SIMD処理器は間隔、データアレイの大き
さ、データ要素の位置に制約がないデータアレイ内の陽
数間隔を持つ多様な形態の四角形ブロックと8方向線型
アクセス形態のpq個のデータ要素がアクセスされるメモ
リ装置が必要となる。

【０１８７】本発明による素数個のメモリモジュールを
持つ衝突防止メモリ装置は4方向四角形ブロック陽数の
間隔に連関されたデータ要素がデータアレイ内のどの位
置に置かれるが(南東側ブロック、南西側ブロック、北
西側ブロック、北東側ブロック)、または8方向の線型
(東側線型、南東側線型、南側線型、南西側線型、西側
線型、北西側線型、北線型、北東側線型)アクセス形態
のpq個データ要素に同時アクセスを支援することができ
る。

【図面の簡単な説明】

【図１】 メインコンピューターと取り付けられた多重
SIMDコンピューターの関係を示す例示図である。

【図２ａ】 方向ブロックのアクセス形態、間隔及び基
準座標の例示図である。

【図２ｂ】 8方向線型のアクセス形態、間隔及び基準
座標の例示図である。

【図３】 衝突防止メモリ装置の一般的な設計の例示図
である。

【図４】 データルーティング回路の詳細な回路図であ
る。

【図５ａ】 8×8逆オメガネットワークのスイッチング
要素の経路衝突の例示図である。

【図５ｂ】 N = 16セータネットワークのスイッチング
要素の経路衝突の例示図である。

【図６】 μ(i、j)=(iq+j)%m、p=q=2とM×N = 32×3
2、m=5に対するメモリモジュール割り当て関数によって
割り当てられたメモリモジュール番号の例示図である。

【図７】 p=q=2、M×N = 32×32及びs=16に対するアド
レス割り当て関数α(i、j)=(i/p)s+j/qによって割り当
てられたアドレスである。

【図８】 p=q=2、M×N = 32×32、s=16及びm=5に対す
るアドレス計算とルーティング回路の例示図である。

【図９】 p=q=2、M×N = 32×32及びs=16に対するメモ
リモジュールAとBの例示図である。

【図１０】 本発明によるメモリ装置を適用したグラフ
ィックディスプレー装置の構成を概略的に示すブロック
図である。

【図１１】 アクセス形態と基準座標の例示図である。

【図１２】 本発明によるアドレス計算とルーティング
回路(ACRC)の詳細な回路図である。

【符号の説明】

１００ バッファーメモリ装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 m(m>pq)個のメモリモジュールと、デー
   タに対するm個のアドレスを計算しその値を前記m個のメ
   モリモジュールにルーティング(routing)するアドレス
   計算及びアドレスルーティング回路と、アクセスされる
   pq個のメモリモジュールを選択するメモリモジュール選
   択回路と、指定されたアクセス類型、基準座標及びアク
   セス類型で要求される間隔情報を貯蔵するデータレジス
   ターと、前記データレジスター内のデータを前記m個の
   メモリモジュールにルーティングするデータルーティン
   グ回路を含んでなり、pq個のプロセッシングエレメント
   を持つ単一命令多重データ(SIMD)処理装置おけるメモリ
   装置アクセス時間を減少させるための衝突防止メモリ装
   置において、 4方向四角形ブロック陽数の間隔で連関されたデータ要
   素がデータアレイ内のどの位置(南東側ブロック、南西
   側ブロック、北西側ブロック、北東側ブロック)に置か
   れていっても、または8方向の線型(東側線型、南東側線
   型、南側線型、南西側線型、西側線型、北西側線型、北
   線型、北東側線型)に置かれていってもアクセス形態のp
   q個データ要素に同時アクセスを支援することを特徴と
   する衝突防止メモリ装置。
2. 【請求項２】 前記アドレス計算及びアドレスルーティ
   ング回路は、 基準座標、アクセス形態及び間隔情報が提供される4個
   の5×1マルチプレクサーと、 アドレス間差を予め整列して貯蔵するための第1及び第2
   SRAMと、 (i/p)s値のための第3 SRAMと、 前記マルチプレクサー出力値を前記第1及び第2 SRAMに
   伝逹する二つの加算器と前記第3 SRAMの出力値が伝逹さ
   れ加えられる加算器とm個の加算器とからなるm+3個の加
   算器と、 前記m個の加算器の出力をデータルーティング回路の回
   転信号に応じてm個のメモリモジュールに伝逹するバレ
   ル(barrel)シフターからなることを特徴とする第1項に
   記載の衝突防止メモリ装置。
3. 【請求項３】 p×m個のアドレス間差とq×m個のアドレ
   ス間差を、それぞれのアクセス形態とそれぞれの間隔に
   対して整列する過程と、 整列されたp×m個のアドレス間差とq×m個のアドレス間
   差を、それぞれのアクセス形態とそれぞれの間隔に対し
   てメモリモジュールAとBに貯蔵する過程と、 要求されたアクセス形態、i%p、j%q間隔によってメモリ
   モジュールAとBでm個のアドレス間差を読み込む過程
   と、 読み込むm個のアドレス間差を基準アドレスα(i、j)に
   加える過程と、 m個のアドレスを12種のアクセス形態と間隔全体に対し
   てμ(0)により回転させる過程と、 回転され計算されたm個のアドレス値をm個のメモリモジ
   ュールにルーティングする過程からなることを特徴とす
   る衝突防止メモリ装置を用いたアドレス計算とデータル
   ーティング方法。