JP2003067010A - ビット演算制御装置及びこれを備えるプログラマブルロジックコントローラ - Google Patents

Abstract

(57)【要約】 【課題】プログラムの変更を保ちながら高速動作が可能
なビット演算制御装置及びこれを備えるプログラマブル
ロジックコントローラ（ＰＬＣ）を提供する。 【解決手段】（ａ）予めラダープログラムをコンパイル
して命令リストに変換し、命令リストを等価なデジタル
回路データに変換し、又は（ｂ）ラダープログラムの構
成部品を回路部品のシンボルとして用いて作成した回路
図のデータをラダー構成部品と等価なデジタル回路でデ
ジタル回路データに展開し、このデジタル回路データを
現場で書き込み可能なプログラマブルロジックデバイス
（ＰＬＤ）１１の構成データに変換して書き込みされた
ＰＬＤ１１と実行時にＰＬＤ１１に入力信号を入力する
手段１７および出力信号を制御対象１５に出力する手段
１８を有するビット演算制御装置１０である。さらに、
このビット演算制御装置１０を備えるＰＬＣである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ラダー・プログラ
ムを実行するプログラマブルロジックコントローラに設
けられるビット演算処理装置およびこれを備えるプログ
ラマブルロジックコントローラに関する。

【０００２】

【従来の技術】従来、シーケンスプログラムを実行する
ことにより各種自動制御機器の自動制御を行うプログラ
マブルロジックコントローラ（ＰＬＣ）では、高速演算
処理を実現するために、シーケンス命令の中のビット演
算を行う専用のビット演算プロセッサ（ＢＰ）と、ビッ
ト演算以外のシーケンス命令（一般命令）を実行するマ
イクロプロセッサ（ＭＰＵ）を内蔵している。

【０００３】自動制御のシステムの設計者は、制御シス
テムの設計が従来のリレーシーケンスから、リレーシー
ケンスを模式化したラダー図と呼ばれるグラフィック型
のプログラム上に目的の動作を記述するソフトウエア的
設計に設計態様が変化している。

【０００４】ラダー図とは、出力に対する信号の組み合
わせをａ接点やｂ接点のシンボルとこれらの直列接続、
並列接続で記述するものである。

【０００５】ラダー図をコンパイルして命令の羅列であ
る命令リスト（ＩＬ）に変換する。

【０００６】命令リストは、通常デバイスと呼ばれるビ
ットデータの論理和や論理積およびそれらの組み合わせ
といった論理演算命令と、数値データの演算や転送とい
った応用演算命令から構成されるが、ラダー図から変換
した場合、論理演算命令のみが含まれる。

【０００７】この命令リストをプログラマブルロジック
デバイス（ＰＬＤ）内にダウンロード等により格納さ
せ、先頭から一命令ずつ解釈し、ビット演算であればＢ
Ｐ（ビット演算プロセッサ）が実行し、一般命令であれ
ばＭＰＵ（マイクロプロセッサ）が実行する。

【０００８】ビット演算プロセッサＢＰは、１や０の状
態を持つ接点情報に対するＡＮＤ、ＯＲ、ＮＯＴのよう
なビット単位の演算に特化されており、ＭＰＵで同様な
演算を実行する場合に比べ高速である。

【０００９】

【発明が解決しようとする課題】ビット演算プロセッサ
（ＢＰ）はプログラム規模が大きくなるにつれ、動作速
度が遅くなり、要求された制御周期内に演算を完了させ
ることが難しくなっている。

【００１０】上記ＢＰを使用した場合においても、ＢＰ
とＭＰＵが命令リストの格納された同一のメモリを参照
しながら実行するためＭＰＵとＢＰが並列実行したとし
ても、メモリアクセスがネックになって期待される性能
の向上は少ない。

【００１１】高水準言語プログラムであるインタープリ
タによるソフト実行では、変更修正が容易という利点は
あるが、プログラムを順番に実行しているため、コンパ
クトに比較すると、プログラム規模が大きくなるにつ
れ、動作速度が遅くなっている。

【００１２】リレー同等の電子的な素子によるハードウ
エア固定ロジックでは、高速動作が可能であるが、設計
後の修正処理・追加が不可能である。

【００１３】本発明は、プログラムの変更を保ちなが
ら、高速動作が可能なビット演算制御装置およびこれを
備えるプログラマブルロジックコントローラを提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】本発明に係るビット演算
制御装置は、上述した課題を解決するために、ラダープ
ログラムを実行するプログラマブルロジックコントロー
ラ（ＰＬＣ）に設けられるビット演算制御装置が、プロ
グラマブルロジックデバイス（ＰＬＤ）を有し、このＰ
ＬＤは、制御演算を実行する前に、（ａ）ラダープログ
ラムをコンパイルして命令リストに変換し、この命令リ
ストを等価なデジタル回路データに変換したり、または
（ｂ）ラダープログラムの構成部品を回路部品のシンボ
ルとして用いて回路図を作成し、この回路図のデータを
ラダー構成部品と等価なデジタル回路を用いてデジタル
回路データに展開し、前記（ａ）または（ｂ）で得られ
たデジタル回路データを現場で書き込みと書き換えが可
能な前記ＰＬＤの構成データに変換し、このデータの書
き込みがなされたＰＬＤで、かつ制御演算の実行時に制
御対象からＰＬＤに入力信号を入力する手段と、前記Ｐ
ＬＤからの出力信号を前記制御対象に出力する手段とを
有するものである。

【００１５】本発明においては、デジタル回路の設計デ
ータをビット演算制御装置に事前に格納しているので、
外部メモリへの参照の必要がなく、従来のようなビット
演算プロセッサ（ＢＰ）とマイクロプロセッサ（ＭＰ
Ｕ）とが命令リストの格納された同一のメモリにアクセ
スする方式に比べ、高速で演算処理することができる。

【００１６】本発明においては、制御の現場で書き込ま
れた内容の変更・追加などが可能であり、ユーザ側のニ
ーズに容易に対応することができる。また、ラダープロ
グラムがＰＬＤ内部で並列的に演算実行されることによ
り、全演算の中で最大遅延となる出力信号の遅れ時間内
に全ビット演算を完了させることが可能となる。

【００１７】また、本発明に係るビット演算制御装置
は、前記入力信号に状態を記憶する入力レジスタと前記
出力信号に状態を記憶する出力レジスタを有するととも
に、（１）演算処理の中間信号に状態を記憶する中間レ
ジスタと、演算処理を分割して行なう複数の演算処理ブ
ロックとを設けて演算処理を実行させ、あるいは（２）
演算処理を分割して行なう複数の演算処理ブロックを設
け、各演算処理ブロックの境界に状態を記憶する境界レ
ジスタを配置し、境界レジスタに取り込むタイミングと
境界レジスタから出力するタイミングとを制御するブロ
ック制御論理部を設けて演算処理を分割して実行させる
ようにしたものである。

【００１８】さらに、本発明に係るビット演算制御装置
は、ＰＬＤの入力部に実入力信号の代わりに任意の模擬
入力信号を入力する手段とＰＬＤの出力部に実出力信号
の代わりに任意の模擬出力信号を出力する手段を設ける
ようにしてもよい。

【００１９】これにより、任意の入力を加えて演算部の
動作の検証を容易に行うことができ、同様に任意の出力
値を出力することで、周辺出力回路の動作検証を容易に
行うことができる。

【００２０】また、本発明に係るビット演算制御装置
は、ＰＬＤの内部にある入力信号に状態を記憶する入力
レジスタと出力信号に状態を記憶する出力レジスタに対
し、外部のマイクロプロセッサから任意の値の設定と読
み出しをする読出し設定手段を有し、またはこの読出し
設定手段に、ＰＬＤ内部の回路状態を一括して読み出す
手段と、ビット演算動作中にこの回路内容を接続された
マイクロプロセッサにより読み出す手段と、読み出され
た回路内容を外部表示装置に転送して表示する手段とを
有するものである。

【００２１】これにより、ビット演算制御装置に対しマ
イクロプロセッサのソフトウエアによる任意のタイミン
グでの演算の開始や、入出力信号の模擬的入出力の実行
と、マイクロプロセッサによる処理との連携処理も可能
となる。また、制御動作に影響を与えずにリアルタイム
にビット演算の詳細にわたって監視することも可能にな
る。

【００２２】さらに、本発明に係るビット演算制御装置
は、ＰＬＤに周期および動作開始エッジのような動作パ
ラメータを設定するハードウエアタイマ手段を組み込む
ようにしたものである。

【００２３】これにより、ディレイ、ワンショット、周
期パルス、不感帯処理といった時間要素を持った演算処
理が可能になる。

【００２４】さらに、本発明に係るビット演算制御装置
は、ＰＬＤに書き込まれた内容を動作中に変更し、ある
いは立ち上げ時、内部初期化時および定常処理時のうち
少なくとも１以上の段階で回路の構成を変えて演算処理
を動作させるようにしてもよい。

【００２５】これにより、時分割で異なる演算処理を動
作させることができ、小規模のＰＬＤであっても大規模
のビット演算が可能になる。また、回路構成をその都度
変えることでＰＬＤの規模を縮小することができる。

【００２６】さらにまた、本発明に係るビット演算制御
装置は、ＰＬＤが、ＰＬＤ内部の書き込みデータの読み
出しが不可能な保護機能を有するようにすることができ
る。

【００２７】これにより、制御処理の内容を第三者から
参照されることを防ぐことができる。

【００２８】一方、本発明に係るビット演算制御装置
は、入力信号に状態を記憶する入力レジスタと出力信号
に状態を記憶する出力レジスタをそれぞれテスト演算用
と実演算用の２種類有し、テスト演算と実演算を交互に
実行させる手段と、テスト演算用の出力レジスタの値を
期待値と比較する手段と、比較により不一致が確認され
た場合処理を停止する手段とを有し、あるいは制御演算
結果の出力信号に状態を記憶する結果出力レジスタを２
個有し、同一の制御演算を２回行い、その結果をそれぞ
れの結果出力レジスタに格納する手段と、２個の結果出
力レジスタの値を比較してこれらの値の一致を確認する
比較手段と、比較により不一致が確認された場合処理を
停止する手段を有するようにしてもよい。

【００２９】これにより、回路の故障やノイズ等による
誤動作を減らし、制御の信頼性を向上させることができ
る。

【００３０】また、本発明に係るビット演算制御装置
は、制御演算結果の出力信号に状態を記憶する結果出力
レジスタを３個以上の奇数個有し、同一の制御演算を結
果出力レジスタの個数回行う手段と、その結果をそれぞ
れの結果出力レジスタに格納する手段と、全ての結果出
力レジスタの出力値から多数決を取る手段とを有し、多
数決の結果を外部に出力し、あるいは入力信号に状態を
記憶する入力レジスタと出力信号に状態を記憶する出力
レジスタとを有し、しかも制御演算部とその制御演算結
果の出力信号に状態を記憶する結果出力レジスタとを一
組として、これを３組以上の奇数個並列に有し、制御演
算を並列に行う手段と、その結果をそれぞれの結果出力
レジスタに格納する手段と、全結果出力レジスタの値か
ら多数決を取る手段とを有し、多数決の結果を外部に出
力するようにすることができる。

【００３１】これにより、ノイズ等により一時的に演算
が異常になっても、あるいは一部の回路が異常になって
も継続して正しい制御ができる。

【００３２】さらに、本発明に係るビット演算制御装置
は、同一のビット演算制御装置内または外部装置に複数
個のＰＬＤを設け、ＰＬＤ間で通信する手段と、演算す
べき入力データ、ＰＬＤの内部状態およびＰＬＤの制御
演算部の構成データのうちの少なくとも１種をやり取り
する手段とを有するとともに、次の（１）〜（３）のう
ちのいずれかあるいは複数個を有することができる。

【００３３】（１）制御のマスターとなるＰＬＤが上記
通信手段により処理の空いているＰＬＤを探して演算す
べき内容を指示する手段 （２）演算すべき入力データを全てのＰＬＤで共有した
メモリ上に格納する手段と、各ＰＬＤが自立的に共有し
たメモリ上から格納された入力データを取り出しビット
演算する手段と、ＰＬＤが内部の診断により故障と判断
し停止する手段 （３）複数個のＰＬＤの制御演算部の構成データを全て
のＰＬＤで共有したメモリ上に格納する手段と、各ＰＬ
Ｄが自立的に共有したメモリ上から格納されたＰＬＤの
制御演算部の構成データを読込みビット演算する手段 このような構成とすることにより、同一制御装置内また
は外部装置に複数個のＰＬＤを持ち、個々に異なる処理
を行いつつ強調動作をすることが可能になる。

【００３４】また、各ＰＬＤが自立的に共有したメモリ
上から格納された入力データやＰＬＤの演算部構成デー
タの取り出しや読込みをすることにより、マスターＰＬ
Ｄが不要となり、一部のＰＬＤが故障しても自動的に他
のＰＬＤに処理が引き継がれる。

【００３５】本発明に係るプログラマブルロジックコン
トローラ（ＰＬＣ）は、前記ビット演算制御装置を備え
たものである。

【００３６】上記ビット演算制御装置を備えることによ
り、高速演算処理が実現でき、また設計後の処理変更に
も容易に対応できる。

【００３７】

【発明の実施の形態】本発明に係るビット演算制御装置
の実施の形態について、添付図面を参照して説明する。

【００３８】本発明に係るビット演算制御装置は、ラダ
ープログラムを実行するプログラマブルロジックコント
ローラ（ＰＬＣ）に設けられるビット演算処理装置であ
り、このビット演算制御装置１０はプログラマブルロジ
ックデバイス（ＰＬＤ）と呼ばれる、制御する現場でも
その都度書き込みと書き換えが可能なユーザ回路を持つ
半導体素子を有する。前記ラダープログラムを実行する
プログラマブルロジックコントローラ（ＰＬＣ）として
は、例えば、ラダープログラムをコンパイルして命令リ
ストに変換し、その命令リストに基づいて、あるいは命
令リストへの変換を介さず、回路図データから直接的に
作成されるデジタル回路データに基づいて、プログラム
可能デバイスとしてのＰＬＤにマッピングし、ビット演
算処理を行なうＰＬＣが挙げられる。

【００３９】ＰＬＤ（プログラマブルロジックデバイ
ス）は、制御演算を実行する以前に、（ａ）ラダー図形
式で設計されたラダー設計データを命令リストデータに
変換し、この命令リストデータを等価な処理をするデジ
タル回路のデータに変換したり、または（ｂ）グラフィ
カルな回路図設計ツールを使用し、ラダープログラムの
構成部品を回路部品のシンボルとして用いて回路図を作
成することで制御システムの設計を行い、この回路図の
データを事前に用意したラダー構成部品と等価なデジタ
ル回路を用いて展開することでデジタル回路のデータを
作成し、前記（ａ）または（ｂ）で得られたデジタル回
路データをさらに現場で書き込みと書き換えが可能なＰ
ＬＤの構成データに変換し、このデータの書き込みが行
なわれる。

【００４０】このように、本発明に係るビット演算制御
装置においては、予めＰＬＤに制御システムの設計デー
タを格納しているので、外部メモリへの参照の必要がな
く、高速で制御システムのシステム設計を演算処理する
ことができる。また、ＰＬＤは、書き込まれた内容の変
更・追加などが可能であるので、演算処理が異なる場
合、書き込まれた回路構成などをその都度変えることに
より制御システムのシステム設計の変更に容易に対応す
ることができる。また、現場などで動作を確認しながら
ラダープログラムを変更し、ＰＬＤの内容を書き換える
ことができるため、柔軟な制御システムの設計変更が可
能である。

【００４１】図１および図２は、本発明に係るビット演
算制御装置に用いられるラダープログラムによる設計フ
ローを示す図である。図１は、ラダー図形式で作成され
たラダー設計データを使った例を示し、図２は、ラダー
プログラムの構成部品をシンボルとして用いて作成され
た回路図データを使った例を示す。

【００４２】まず、図１のビット演算制御装置に係るラ
ダープログラムによる設計フローに基づいて説明する。

【００４３】制御システムの設計者は、制御システムの
システム設計を行なうために、ラダー図形式で設計が可
能なＣＡＤ等の設計ツールを使用してビット演算プログ
ラム用のラダー設計データＡを作成する。

【００４４】続いて、作成されたラダー設計データＡは
論理演算命令と応用演算命令から構成される命令リスト
の変換処理Ｂを行い、ラダー設計データＡと等価な命令
リスト（ＩＬ）データＣに変換する。

【００４５】変換された命令リスト（ＩＬ）データＣ
は、等価回路変換Ｄにより、命令リストと等価なデジタ
ル回路データＥに変換される。

【００４６】ラダー図のラダー設計データから等価に変
換された命令リストはビットデータに対する論理和と論
理積から構成されるため、命令リストの１命令毎に一対
一でデジタル回路に容易に変換できる。デジタル回路デ
ータＥの形式としては、後工程のＰＬＤの配置配線処理
Ｆの入力形式に対応する必要があるが、汎用の形式とし
て、ＥＤＩＦ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ
Ｉｎｔｅｒｃｈａｎｇｅ Ｆｏｒｍａｔ）が一般的であ
る。

【００４７】次に、変換したデジタル回路データＥに情
報入出力用付加回路を組み込む。具体的には、変換した
デジタル回路データＥと予め用意された入出力回路のデ
ータや保持回路のデータＧとを組み合わせ、ＰＬＤ処理
用ツールにてＰＬＤ（プログラマブルロジックデバイ
ス）の配置配線を組み込む配置配線処理Ｆを行い、ＰＬ
Ｄに書き込むデータ（ＰＬＤ書き込みデータ）Ｈを生成
する。このＰＬＤ書き込みデータＨはＰＬＤ用ダウンロ
ードデータである。ＰＬＤの配置配線処理Ｆには、ＰＬ
Ｄの種類に応じた市販されている処理ツールを使用する
ことができる。

【００４８】続いて、ＰＬＤの配置配線処理で生成され
たＰＬＤ書き込みデータＨを、ＰＬＤの種類に応じた書
き込みツールを用いてＰＬＤに書き込み処理Ｉを行う
と、ＰＬＤは書き込まれた回路に従い目的とする制御動
作が行なわれる。

【００４９】図２に示す設計フローでは、制御システム
設計者は、制御システムの回路図の設計ツールＪを使
い、回路部品のデータとしてラダーシンボルデータ（ラ
ダープログラムの構成部品データ）Ｋを用いて、ラダー
図形式で制御システムを設計し、回路図データＬを作成
する。

【００５０】次に、作成されたラダー図形式の回路図デ
ータＬを等価回路変換Ｍにより、ラダー論理対応データ
Ｎを参照して回路図データＬを等価なデジタル回路デー
タＥに変換する。

【００５１】ラダー論理対応データＮには、ラダーシン
ボルデータＫと１対１に対応した、単純なデジタル回路
の組み合わせで記述された回路が格納されている。

【００５２】上記等価回路変換Ｍにより、設計データ全
体がデジタル回路の組み合わせに展開することができ
る。このような設計方式によれば、図１で示すような命
令リスト（ＩＬ）への変換を介さずに、直接的に回路図
データからデジタル回路データＥを作成することができ
る。

【００５３】次に、変換したデジタル回路データＥと、
予め用意した入出力回路データ・保持回路データＧとを
組み合わせて、ＰＬＤ（プログラマブルロジックデバイ
ス）の配置配線処理Ｆを行い、ＰＬＤ書き込みデータＨ
を生成する。

【００５４】配置配線処理Ｆには、ＰＬＤの種類に応じ
た市販されている処理ツールが使用できる。続いて、生
成されたＰＬＤ書き込みデータＨを、ＰＬＤの種類に応
じた書き込みツールを使ってＰＬＤに書き込み処理Ｉを
行うと、ＰＬＤは書き込まれた回路に従い動作するよう
になる。

【００５５】このように、本発明に係るビット演算制御
装置においてはＰＬＤは、図１または図２の設計フロー
に示すように、事前に制御システムの回路が書き込ま
れ、制御演算を実行する時には、このＰＬＤの入力端子
に制御する対象から入力データを加えることによりビッ
ト演算が実行され、このビット演算によるＰＬＤからの
出力を制御対象に出力する。

【００５６】本発明のビット演算制御装置においては、
事前にＰＬＤに制御システムのシステム回路が書き込ま
れ、ラダープログラムがＰＬＤ内部で並列的に演算実行
され、ラダープログラムの中間データはＰＬＤの内部回
路に保持されることにより、外部メモリへの参照が全く
発生しない。そのため、ビット演算制御装置の制御演算
速度は、回路上並列化された演算の中で、最大遅延時間
となる回路の出力信号のみに依存し、この出力信号の遅
れ時間内に全てのビット演算を完了させることができ
る。また、並列化の度合に応じて最大遅延時間を短くで
きるのでより高速処理が可能となる。

【００５７】本発明のビット演算制御装置においては、
制御演算を実行する前に、ＰＬＤ書き込みデータ（現場
でもユーザ回路の書き込みと書き換えが可能なデータ）
ＨをＰＬＤ素子に書き込む手段と、制御演算を実行する
時に入力データをＰＬＤに加える手段と、ＰＬＤからの
出力を制御対象に出力する手段とを有する構成であれば
よい。

【００５８】例えば、ＰＬＤ書き込みデータＨをＰＬＤ
に書き込む手段（制御現場にてＰＬＤ素子に書き込む手
段）をビット演算制御装置内に設けて、それ以外のラダ
ープログラムからＰＬＤ書き込みデータＨへの変換まで
の一連の設計に要する手段を別個に設けることもでき
る。この一連の設計に要する手段あるいはその一部や大
部分をビット演算制御装置内に設けるようにしてもよ
い。制御を行う現場などで動作を確認しながらラダープ
ログラムを変更する場合などを考慮すると、上記一連の
設計に要する手段あるいはその一部や大部分をビット演
算制御装置内に設けることが好ましい。

【００５９】例えば、ＰＬＤ書き込みデータＨをＰＬＤ
に書き込む手段、制御演算を実行する時に入力データを
ＰＬＤに加える手段およびＰＬＤからの出力を制御対象
に出力する手段とともに、制御演算の実行前に、ラダー
プログラムをコンパイルして変換した命令リストを命令
リストと等価なデジタル回路データＨに変換する手段、
デジタル回路データＥをＰＬＤ書き込みデータＨに変換
する手段もビット演算制御装置内に設けるようにしても
よい。

【００６０】また、ＰＬＤ書き込みデータＨをＰＬＤに
書き込む手段、制御演算を実行する時に入力データを該
ＰＬＤに加える手段およびＰＬＤからの出力を制御対象
に出力する手段とともに、制御演算の実行前に、ラダー
プログラムの構成部品を回路部品のシンボルとして用い
て回路図を作成する手段、回路図のデータを事前に用意
したラダー構成部品と等価なデジタル回路を用いてデジ
タル回路データに展開する手段およびデジタル回路デー
タをＰＬＤ書き込みデータＨに変換する手段をビット演
算制御装置内に設けるようにしてもよい。

【００６１】次に、図１または図２に示す設計フローに
基づいて書き込みがなされたＰＬＤを用いるビット演算
制御装置の第１実施例を図３に示す。

【００６２】図３は、本発明のビット演算制御装置の構
成例を示すブロック図である。

【００６３】ビット演算制御装置１０は、演算本体であ
るＰＬＤ（プラズマブルロジックデバイス）あるいはＰ
ＬＤ素子１１と制御された周期毎の演算を実現するため
の演算周期発生部１２から構成される。

【００６４】ＰＬＤ素子１１には、図１または図２に示
された設計フローによるＰＬＤ設計データ（ＰＬＤ書き
込みデータ）Ｈが書き込まれている。ビット演算制御装
置１０は、制御対象１５と接続され、入力信号ａと出力
信号ｂのやりとりが行なわれる。

【００６５】ＰＬＤ素子１１は、ラダー論理等価回路１
６と入力回路１７と出力回路１８とデータ保持回路１９
から構成されている。

【００６６】入力回路１７と出力回路１８とデータ保持
回路１９は、フリップフロップデジタル素子のようなク
ロック信号を使ったデータ保持素子により、それらの回
路動作が実現されている。

【００６７】制御対象１５からの入力信号ａは、演算周
期発生部１２からのタイミング信号ｃにより、入力回路
１７に取り込まれ保持される。外部に出力されない内部
の状況および中間値などはデータ保持回路１９に、演算
周期発生部１２からのタイミング信号Ｃにより取り込ま
れ保持される。

【００６８】ラダー論理等価回路１６は、入力回路１７
の出力信号ｄとデータ保持回路１４の出力信号ｅを入力
として、書き込まれたラダープログラムに等価な論理を
処理し、内部の遅延時間経過後、出力回路１８およびデ
ータ保持回路１９に出力信号ｆ，ｇとしてそれぞれ出力
される。

【００６９】ビット演算制御装置１０の内部の遅延時間
は、書き込まれたラダープログラム等価論理の複雑さに
より左右され、その最大遅延は、ＰＬＤ（素子）１１の
配置配線処理Ｆの段階で予測することができる。最大遅
延は、制御された周期時間から入力回路１７の遅延時間
と出力回路１８のフリップフロップのセットアップ時間
を引いた時間より小さい時間でなければ正しく動作しな
い。

【００７０】出力回路１８では、入力回路１７と同様
に、演算周期発生部１２からのタイミング信号ｃによ
り、ラダー論理等価回路１６の出力ｆが取り込まれ保持
され、また出力信号ｂを制御対象１５に出力する。ＰＬ
Ｄ素子１１に高速ＰＬＤを用いることで、１ｍｓｅｃ以
下の制御周期を得ることができる。ＰＬＤ素子１１は高
性能ＣＰＵに較べ高価である。

【００７１】ビット演算制御装置１０は制御周期発生部
１２からの一つのタイミング信号ｃでデータ保持機構で
あるデータ保持回路１９を動作させているため、出力回
路１８からの出力信号ｂは、入力回路１７への１タイミ
ング前の入力信号ａに基づいた信号となる。

【００７２】ビット演算制御装置１０においては、全演
算の中で最大遅延となる出力信号の遅れ時間内に全ビッ
ト演算を完了させるため、図４および図５に示すよう
に、ラダープログラムがＰＬＤ素子１１の内部で並列的
に実行されることが好ましい。この並列的な実行として
は、演算処理を分割して、一度に複数の処理を実行する
ことができる、パイプライン化と呼ばれるような分割実
行が挙げられる。分割された各演算処理ブロック１６
ａ，１６ｂ，１６ｃは、図５に示すように必ずしも並列
的に設ける必要はなく、図４に示すように各演算処理ブ
ロック１６ａ，１６ｂを直列的に設けることもできる。

【００７３】図４および図５にビット演算制御装置の第
２および第３実施例の機能ブロック図の例をそれぞれ示
す。具体的には、ビット演算制御装置１０において、入
力信号ａに状態を記憶する入力レジスタとしての入力回
路１６と出力信号ｂに状態を記憶する出力レジスタとし
ての出力回路１８とを設けるとともに、（１）図４に示
すように演算処理の中間信号に状態を記憶する中間レジ
スタとしてのデータ保持回路１９と、演算処理を分割し
て複数の演算処理ブロック１６ａ，１６ｂをラダー論理
等価回路１６に設けて演算を実行させることにより、あ
るいは（２）図５に示すように、演算処理を分割して行
なう複数の演算処理ブロック１６ａ，１６ｂ，１６ｃの
ラダー論理等価回路１６に設け、各演算処理ブロック１
６ａ，１６ｂ，１６ｃの境界に状態を記憶する境界レジ
スタ２４ａ，２４ｂ，２４ｃを配置し、境界レジスタ２
４ａ，２４ｂ，２４ｃに取り込むタイミングと境界レジ
スタ２４ａ，２４ｂ，２４ｃから出力するタイミングと
を制御するブロック制御部２６を設けて演算を分割して
実行させることにより行うことができる。

【００７４】図４に示された第２実施例のビット演算制
御装置１０は、中間レジスタ２２を設けて演算処理を分
割実行する例を示すＰＬＤ素子１１内部のブロック図で
ある。

【００７５】図４に示すように、ＰＬＤ素子１１Ａは、
入力信号に状態を記憶する入力レジスタとしての入力回
路１７と、前段の演算処理ブロックであるラダー論理等
価回路１６ａと、演算処理の中間信号に状態を記憶する
中間レジスタとしての中間データ保持回路２２と、後段
の演算処理ブロックであるラダー論理等価回路１６ｂ
と、出力信号に状態を記憶する出力レジスタとしての出
力回路１８から構成されている。

【００７６】中間レジスタ２２の設置に当っては、ＰＬ
Ｄ素子１１Ａの演算本体で遅延時間の大きな信号につい
ての中間信号に付加させるようにすることが好ましい。

【００７７】ラダー論理等価回路１６ａとラダー論理等
価回路１６ｂは、図３に示されたラダー論理等価回路１
６の処理を２分割させた演算処理ブロックを構成してお
り、個々の演算処理ブロック１６ａ，１６ｂで最大の遅
延時間を低減させている。この低減により、演算周期発
生部１２において、制御周期時間を高速化することがで
きる。

【００７８】さらに、中間レジスタとしての中間データ
保持回路２２の数を増やすことで、より多くの段数でラ
ダー論理等価回路１６の分割が可能になる。ラダー論理
等価回路１６の分割段数は、中間レジスタである中間デ
ータ保持回路２２の数プラス１個である。

【００７９】ラダー論理等価回路１６の処理を分割した
場合、入力信号ａから出力信号ｂへの遅延時間は、［演
算周期×（分割段数＋１）］となる。

【００８０】このように、ラダー論理等価回路１６の演
算処理を分割して実行することにより、見かけ上の遅延
時間を減らし、次々に入力信号ａを与えることが可能に
なり、演算のスループットを向上させることができる。

【００８１】図５は、本発明のビット演算制御装置１０
の第３実施例において、例えば、境界レジスタ２４ａ，
２４ｂ，２４ｃを設けて演算処理を並列的に分割実行す
る例を示すＰＬＤ素子１１Ｂ内部のブロック図である。

【００８２】図５に示すように、ＰＬＤ素子１１Ｂは、
入力回路１７と、各演算処理ブロック１６ａ，１６ｂ，
１６ｃの境界に状態を記憶する境界レジスタ２４ａ，２
４ｂ，２４ｃと、演算処理ブロックとしてのラダー論理
等価回路１６ａ，１６ｂ，１６ｃと、出力回路１８と、
境界レジスタ２４ａ，２４ｂ，２４ｃに取り込むタイミ
ングと境界レジスタ２４ａ，２４ｂ，２４ｃから出力す
るタイミングとを制御するタイミング制御部としてのブ
ロック制御論理部２５から構成されている。

【００８３】境界レジスタ２４ａ，２４ｂ，２４ｃは、
入力値ｄと帰還値ｈを、ブロック制御論理部２５からの
境界制御信号ｉ１，ｉ２，ｉ３のタイミングで、境界レ
ジスタ２４ａ，２４ｂ，２４ｃに取り込んだり、ラダー
論理等価回路１６ａ，１６ｂ，１６ｃに伝搬する機能を
持つ。

【００８４】入力回路１２は、図３の説明で述べた演算
周期発生部１２からのタイミング信号ｃにより、入力信
号ａを取り込んで保持し、境界レジスタ２４ａ，２４
ｂ，２４ｃに出力する。出力回路１８も同様に、演算周
期発生部１２からのタイミング信号ｃにより、ラダー論
理等価回路１６ａ，１６ｂ，１６ｃからの出力信号ｆを
取り込んで保持し、出力回路１８から出力信号ｂを制御
対象１５に出力するようになっている。

【００８５】このビット演算制御装置１０で制御システ
ムの設計に当っては、次の設計方法を採用できる。

【００８６】ＰＬＤＢでは、図１で述べたラダー設計デ
ータＡを処理タイミングまたは時系列順にブロックに分
割しデジタル回路データＥを複数生成する。もしくは、
予め処理順番毎に分けて設計した複数のラダー設計デー
タＡからデジタル回路データＥを複数生成する。さら
に、処理の順序を制御するブロック制御論理部２６をラ
ダープログラム等により設計しデジタル回路データＥを
生成する。それらのデジタル回路データＥを合わせて、
ＰＬＤ書き込みデータＨに変換しＰＬＤ書き込み処理Ｉ
を行う。

【００８７】このような制御システムとすることによ
り、ブロック間の動作の関係が明確になり、プログラム
設計が容易になる。

【００８８】また、本発明のビット演算制御装置１０に
おいては、図６の第４実施例で示すように、演算部の動
作検証や周辺出力回路の動作検証を行う手段２６を備え
ることが好ましい。

【００８９】例えば、ビット演算制御装置１０におい
て、ＰＬＤ素子１１Ｃの入力部に信号切換部３０を介し
て実入力信号の代わりに任意の模擬入力信号ｊを入力す
る手段２８とＰＬＤ素子１１Ｃの出力部に実出力信号の
代わりに任意の模擬出力信号ｌを出力する手段２９を有
することにより、上記動作検証を行うことができる。動
作検証手段２６はラダー論理等価回路１６の演算処理を
検証するもので、模擬入力手段２８と模擬出力手段２９
を備えている。

【００９０】図６に示されたビット演算制御装置１０
は、動作検証手段３５を設けた例を示すＰＬＤ素子１１
Ｃ内部のブロック図である。

【００９１】図６に示したように、ＰＬＤ素子１１Ｃ
は、入力回路１７と、入力信号切換部３０と、ラダー論
理等価回路１６と、出力回路１８と、出力信号切換部３
１とから構成される。

【００９２】入力信号切換部３０には、通常の入力信号
ａ以外に模擬入力手段２８から模擬入力信号（模擬入力
値）ｊが加わり、入力模擬選択信号ｋによって切り換え
られる。

【００９３】出力信号切換部３１には、通常の出力信号
ｂと模擬出力手段２９からの模擬出力信号（模擬出力
値）ｌが加わり、出力模擬選択信号ｍによって切り換え
られる。

【００９４】ラダー論理等価回路１６の演算処理動作を
動作検証手段３５で検証する場合、任意の値を模擬入力
値（模擬入力信号）ｌに加えることで、ラダー論理等価
回路１６の制御動作を確認することができる。また、任
意の値を模擬出力値ｍに加えることで、制御対象の動作
を直接指示して確認することができる。

【００９５】このような模擬検証手段２６を設けること
により、ラダー論理等価回路１６の演算部の動作検証を
容易に行うことができ、周辺出力回路１８の動作検証を
容易に行うことができる。

【００９６】また、図７は、本発明のビット演算制御装
置１０にマイクロプロセッサ３３を連携させた第５実施
例を示すＰＬＤ素子１１Ｄ内部のブロック図である。図
７に示されたビット演算制御装置１０は、マイクロプロ
セッサ（ＭＰＵ）３３を用いることで、任意のタイミン
グでの演算の開始と結果の出力を行なったり、動作検証
などの目的で模擬的入出力の実行やマイクロプロセッサ
３３による処理との連携処理なども行うことができる。

【００９７】例えば、図７のビット演算制御装置１０に
おいて、ＰＬＤ素子１１Ｄ内部にある入力信号ｄに状態
を記憶する入力レジスタとしての入力回路１７と出力信
号ｆに状態を記憶する出力レジスタとしての出力回路１
８に対し、外部のマイクロプロセッサ３３から任意の値
の設定と読み出しをする手段３４を有し、またはこの読
出し設定手段３４に加えて、ＰＬＤ素子１１Ｄ内部の回
路状態を一括して読み出す手段と、ビット演算動作中に
この回路内容を接続されたマイクロプロセッサ３３によ
り読み出す手段と、読み出した回路内容を外部表示装置
に転送して表示する手段とを有することにより、上記機
能が実現される。

【００９８】図７に示すように、演算本体であるＰＬＤ
素子１１Ｄとビット演算制御装置１０の全体を制御する
マイクロプロセッサ３３とから構成される。

【００９９】ＰＬＤ素子１１Ｄには、前記設計フローに
よるＰＬＤ設計データ（ＰＬＤ書き込みデータ）Ｈが書
き込まれている。マイクロプロセッサ３３は、入力装置
３５と出力装置３６により、制御対象１５と接続されて
いる。

【０１００】ＰＬＤ素子１１Ｄは、ラダー論理等価回路
１６と、入力レジスタとしての入力回路１７と、出力レ
ジスタとしての出力回路１８と、アドレスデコーダ回路
３７と、バスバッファ３８ａ，３８ｂとから構成されて
いる。

【０１０１】入力回路１７と出力回路１８は、バス信号
ｎとアドレスデコーダ回路３７からの制御信号Ｏ１，Ｏ
２；Ｐ１，Ｐ２により、マイクロプロセッサ３３から任
意の値の設定と読み出しが可能であり、読出し設定手段
３４をアドレスコーダ３７とマイクロプロセッサ３３か
ら構成している。マイクロプロセッサ３３のソフトウエ
アにより任意のタイミングで、入力回路１７に値を設定
してビット演算を開始することができる。

【０１０２】また、他のビット演算の途中であっても、
読出し設定手段３４はマイクロプロセッサ（ＭＰＵ）３
３のソフトウエアにより入力回路１２または出力回路１
８に任意の値を設定して、模擬的に入出力信号を入出力
する機能が実現できる。また、ＰＬＤ素子１１Ｄによる
ビット演算処理とマイクロプロセッサ３３によるソフト
ウエア処理との連携により、数値データの演算や転送と
いった応用演算命令を含んだ実行も可能になる。

【０１０３】このビット演算制御装置１０においては、
ＰＬＤ素子１１Ｄ内部の入力レジスタ１７と出力レジス
タ１８に対し外部のマイクロプロセッサ３３から読出し
設定手段３４で任意の値の設定と読み出しを行なう場
合、演算動作中にＰＬＤ素子１１Ｄ内部の回路状態を読
み出して、読み出された回路状態を外部表示装置に表示
するようにしてもよい。

【０１０４】例えば、読出し設定手段３４はスキャン回
路のようなＰＬＤ素子１１Ｄ内部の回路状態を一括して
読み出す手段と、ビット演算動作中にＰＬＤ素子１１Ｄ
の回路内容を接続されたマイクロプロセッサ３３により
読み出す手段と、読み出したＰＬＤ素子１１Ｄ内部の回
路内容をエンジニアリングツール等の外部表示装置に転
送してリアルタイムに表示する手段とを備える。

【０１０５】ＰＬＤ素子１１Ｄ内部の回路状態を一括し
て読み出す手段は、例えば、設計回路のデータにスキャ
ン回路（図示せず）を付加してＰＬＤ素子１１Ｄに書き
込むことで得られる。図１に示したラダー設計データＡ
を作成する際に、ＰＬＤ素子１１Ｄの内部の回路状態を
一括して読み出す機能を有するスキャン回路も加えて作
成して、ＰＬＤ素子１１Ｄに書き込む。または、スキャ
ン回路を、設計回路のデータとは別個に、ラダープログ
ラム等により設計しデジタル回路データＥを生成して、
スキャンと設計回路のデータのデジタル回路データＥを
合わせて、ＰＬＤ書き込みデータＨに変換しＰＬＤに書
き込み処理Ｌを行うようにしてもよい。

【０１０６】スキャン回路は、マイクロプロセッサ３３
からのバス信号ｎと、アドレスデコーダ回路３７からの
制御信号Ｏ１，Ｏ２；Ｐ１，Ｐ２により、マイクロプロ
セッサ３３から読み出しが可能である。マイクロプロセ
ッサ３３のソフトウエアにより読み出した回路内容をエ
ンジニアリングツール等の表示手段である外部表示装置
に転送してリアルタイムに表示する。

【０１０７】これにより、制御動作に影響を与えずにリ
アルタイムにビット演算の詳細を監視することができ
る。

【０１０８】このビット演算制御装置１０において、Ｐ
ＬＤ素子１１Ｄに周期および動作開始エッジのような動
作パラメータを設定するハードウエアタイマ手段を組み
込むことができる。

【０１０９】このハードウエアタイマ手段は、例えば、
図１に示したデジタル回路データＥの中にハードウエア
タイマを組み込むことで実現される。

【０１１０】これにより、ディレイ、ワンショット、周
期パルスおよび不感帯処理というような時間要素を有す
る演算処理を実現することができる。

【０１１１】また、このビット演算制御装置１０におい
ては、時分割で異なる演算処理にも対応することができ
る。

【０１１２】例えば、ＰＬＤ素子１１Ｄに書き込まれた
内容を動作中に変更することで、時分割で異なる演算処
理を動作させることができる。これにより、小規模のＰ
ＬＤ素子１１Ｄであっても大規模のビット演算が可能に
なる。

【０１１３】また、制御システムの特性により、立ち上
げ時、内部初期化時および定常処理時で演算内容が異な
る場合に、そのうちの少なくとも１以上の段階で回路の
構成を変えて演算処理を動作させることができる。回路
構成をその都度変えることによりＰＬＤ素子１１Ｄの規
模を縮小することができる。

【０１１４】さらに、ビット演算制御装置１０は、図８
の第６実施例に示すように、ＰＬＤ素子１１Ｆに内部書
き込みデータの読み出しが不可能な保護機能を有するＰ
ＬＤ素子１１Ｅを用いてもよい。

【０１１５】このようなＰＬＤ素子１１Ｅを使用するこ
とで、内部の制御論理や動作を見ることができず、制御
処理の内容を第三者から参照されることを防ぐことがで
きる。

【０１１６】このビット演算制御装置１０においては、
ノイズ等による誤動作に対応できる手段を備えているこ
とが好ましい。

【０１１７】例えば、ビット演算制御装置１０におい
て、入力信号ａに状態を記憶する入力レジスタとしての
入力回路１７ａ，１７ｂと出力信号ｂに状態を記憶する
出力レジスタ１８ａ，１８ｂをそれぞれテスト演算用と
実演算用との二種類を有し、テスト演算と実演算を交互
に行う手段１２と、テスト演算用の出力レジスタ１８ａ
の値を期待値と比較する手段４０と、比較により不一致
が確認された場合処理を停止する手段とを有する。ま
た、ビット演算制御装置１０はラダー論理等価回路１６
で演算処理された制御演算結果の出力信号ｆに状態を記
憶する出力レジスタ１８ａ，１８ｂを２個有し、同一の
制御演算を２回行い、その結果をそれぞれの結果出力レ
ジスタに格納する手段と、２個の結果出力レジスタの値
を比較してこれらの値の一致を確認する比較手段と、比
較により不一致が確認された場合処理を停止させる処理
停止手段４１を有することにより誤動作に対応すること
ができる。

【０１１８】図８は、このビット演算制御装置１０にお
いて、テスト演算と実演算を交互に行う手段を設けた第
７実施例を示すＰＬＤ素子１１Ｆ内部のブロック図であ
る。

【０１１９】図８に示すように、ＰＬＤ素子１１Ｅは、
入力信号ａに状態を記憶する実演算用の入力レジスタと
しての入力回路１７ｂと、テスト用の入力レジスタとし
ての入力回路１７ａと、ラダー論理等価回路１６と、出
力信号ｂに状態を記憶する実演算用の出力レジスタとし
ての出力回路１８ｂと、テスト用の出力レジスタとして
の出力回路１８ａと、テスト演算用の出力レジスタの値
を期待値と比較する手段としての比較回路４０から構成
されている。

【０１２０】演算周期発生部１２（図１参照）からの制
御（演算）周期信号ｃにより、入力回路１２ａおよび出
力回路１３ｂと、入力回路１２ｂおよび出力回路１３ｂ
を選択的に動作させて、テスト演算と実演算とを交互に
行わせる。演算周期発生部１２は、テスト演算と実演算
を交互に行なう手段を構成している。

【０１２１】テスト演算用の入力信号ａ１が、演算周期
信号ｃにより、入力回路１７ａに取り込まれて保持さ
れ、ラダー論理等価回路１６に出力されて、演算処理さ
れる。ラダー論理等価回路１６の出力は、演算周期信号
ｃにより、出力回路１８ａに取り込まれて保持され、次
いで、比較回路４０に出力される。比較回路４０では、
出力回路１８ａの出力値が期待値と一致することを確認
し、出力信号ｂ１を出力する。

【０１２２】このテスト演算が終了すると、実演算を実
施する。

【０１２３】実演算では制御対象からの通常の入力信号
ａは、演算周期信号ｃにより、入力回路１７ｂに取り込
まれて保持される。上記入力信号ａは出力信号ｄとなっ
てラダー論理等価回路１６に出力され、演算処理され
る。出力回路１８ｂは、演算周期信号ｃにより、ラダー
論理等価回路１６の出力を取り込んで保持し、出力信号
ｂを制御対象１５（図３参照）に出力するようになって
いる。

【０１２４】このような実演算が終了すると、上記のテ
スト演算を再び実施される。同様にして実演算とテスト
演算とが交互に実施される。そして、比較回路４０で、
出力回路１８ａの出力値が期待値と一致しないことを確
認したとき、ＰＬＤ素子１１Ｆ、ひいてはラダー論理等
価回路１６の回路故障として故障信号ｇを処理停止手段
４１に出力して、処理動作を停止させる。

【０１２５】これにより、ビット演算制御装置１０の回
路の故障等による誤動作を減らし、制御の信頼性を向上
させることができる。

【０１２６】図９は、本発明のビット演算制御装置１０
において、２回の同一制御演算結果値を比較する手段４
４を設けた例を示すＰＬＤ素子１１Ｆ内部のブロック図
である。

【０１２７】図９では、ビット演算制御装置１０のＰＬ
Ｄ素子１１Ｆは、入力回路１７と、ラダー論理等価回路
１６と、制御演算結果の出力信号に状態を記憶する結果
出力レジスタとしての結果保持回路４３ａ，４３ｂと、
２個の結果出力レジスタの値を比較する手段としての比
較回路６４と、比較回路からの結果出力信号に状態を記
憶する出力レジスタとしての出力回路１８と、順序制御
部４５とから構成される。

【０１２８】制御対象１５（図３参照）からの入力信号
ａは、演算周期発生部１２からの演算周期信号ｃによ
り、入力回路１７に取り込まれて保持される。この入力
信号ａは入力回路１７からの出力信号ｄとなって、ラダ
ー論理等価回路１６に出力され、制御演算が行われる。

【０１２９】ラダー論理等価回路１６からの結果出力信
号ｆは、順序制御部４５からの結果読み取り信号ｒ１，
ｒ２により異なるタイミングで、結果保持回路４３ａ，
４３ｂに取り込まれる。結果保持回路４３ａ，４３ｂに
取り込まれた結果値は、正常時は全く同じ値になるが、
電気的なノイズなどにより異なった結果となることもあ
り得る。結果保持回路４３ａ，４３ｂからの出力信号ｓ
１，ｓ２を比較回路４４に入力して相互に比較され、出
力信号ｓ１，ｓ２の値が一致することを確認し、その一
致した出力値を出力回路１８に一旦保持して外部に出力
する。不一致の場合は、ビット演算制御装置１０の回路
の故障として故障信号ｔを処理停止手段４１に出力し
て、処理動作を停止させる。

【０１３０】一方、ＰＬＤ素子１１Ｆの順序制御部４５
は、制御周期信号ｃの期間内に、結果取り込み信号ｒ
１，ｒ２を出力する必要があるが、ラダー論理等価回路
１６の遅延時間以降の制御周期の終わりまでの時間を均
等割した時間毎に出力すると互いの保持信号が独立しノ
イズ除去効果が大きい。

【０１３１】これにより、ノイズ等による誤動作を回避
することができる。

【０１３２】図１０はビット演算制御装置の第８実施例
を示すもので、この実施例ではこのビット演算制御装置
１０が、複数回の同一の制御演算の結果値の多数決を取
る手段４８を設けた例を示すＰＬＤ１１Ｇ内部のブロッ
ク図であり、ビット演算制御装置１０は一時的に演算が
異常になっても継続して制御できるようにしたものであ
る。

【０１３３】図１０に示されたビット演算制御装置１０
は、ラダー論理等価回路１６の制御演算結果の出力信号
ｇに状態を記憶する結果出力レジスタとしての結果保持
回路４７ａ，４７ｂ，４７ｃを３個以上の奇数個有し、
同一の制御演算信号を結果出力レジスタ４７ａ，４７
ｂ，４７ｃにそれぞれ入力させる手段としての順序制御
回路４５と、制御演算結果をそれぞれの結果出力レジス
タに格納する手段４８と、全結果出力レジスタの値から
多数決を取る手段としての多数決回路４９とを有し、多
数決の結果を外部に出力し、あるいは入力信号ａに状態
を記憶する入力レジスタとしての入力回路１７と出力信
号ｂに状態を記憶する出力レジスタとしての出力回路１
８とを有する。

【０１３４】ビット演算制御装置１０は、制御演算を並
列に行って結果値の多数決をとる手段４９を設けた例を
示す。このビット演算制御装置１０はＰＬＤ素子１１Ｇ
の内部に、入力回路１７と、ラダー論理等価回路１６
と、制御演算結果の出力信号ｇ１，ｇ２，ｇ３に状態を
記憶する結果出力レジスタとしての結果保持回路４７
ａ，４７ｂ，４７ｃと、全結果出力レジスタからの出力
値ｖ１，ｖ２，ｖ３から多数決を取る手段としての多数
決回路４８と、ラダー論理等価回路１６からの制御演算
信号ｇを異なるタイミングで入力させる順序制御部４５
とから構成されている。

【０１３５】ラダー論理等価回路１６からの結果出力信
号ｇは、順序制御部４５からの結果取り込み信号ｕ１，
ｕ２，ｕ３により異なるタイミングで、結果保持回路４
７ａ，４７ｂ，４７ｃに取り込まれる。結果保持回路４
７ａ，４７ｂ，４７ｃに取り込まれた結果値は、正常時
はまったく同じ値になるが、電気的ノイズなどにより異
なった結果となることがあり得る。

【０１３６】結果保持回路４７ａ，４７ｂ，４７ｃから
の出力各ｖ１，ｖ２，ｖ３を多数決回路４８により多数
決をとり、その結果を出力回路１８に保持して外部に出
力する。順序制御部４５は、制御周期信号ｃの期間内
に、結果取り込み信号ｕ１，ｕ２，ｕ３を出力する必要
があるが、ラダー論理等価回路１６の遅延時間以降の制
御周期の終わりまでの時間を均等割した時間毎に出力す
ると互いの保持信号が独立しノイズ除去効果が大きい。

【０１３７】このように、演算処理の結果値の多数決を
とることにより、ノイズ等により一時的にＰＬＤ素子１
１Ｈの演算が異常になっても継続して制御が可能にな
る。

【０１３８】図１１は、本発明に係るビット演算制御装
置の第９実施例を示すもので、ＰＬＤ素子１１Ｈ内部の
ブロック図である。この実施例に示されたビット演算制
御装置１０は、制御演算部であるラダー論理等価回路１
６ａ，１６ｂ，１６ｃと、その制御演算結果の出力信号
ｇ１，ｇ２，ｇ３に制御演算部であるラダー論理等投下
回路１６ａ，１６ｂ，１６ｃとその制御演算の結果の出
力状態を記憶する結果出力レジスタ４７ａ，４７ｂ，４
７ｃとを一組として、３組以上の奇数組並列に備えて制
御演算を並列に行う手段５０と、その結果をそれぞれの
結果出力レジスタに格納する手段４５と、全結果出力レ
ジスタ４７ａ，４７ｂ，４７ｃの値から多数決を取る手
段４８とを有し、多数決の結果を外部に出力することに
より、継続した制御を実現するようにしたものである。

【０１３９】図１１に示されたビット演算制御装置１０
には、制御演算を並列に行って結果値の多数決をとる手
段４９を設けた例を示すこのビット演算制御装置１０は
ＰＬＤ素子１１Ｈの内部に、入力回路１７と、ラダー論
理等価回路１６ａ，１６ｂ，１６ｃと、制御演算結果の
出力信号ｇ１，ｇ２，ｇ３に状態を記憶する結果出力レ
ジスタとしての結果保持回路４７ａ，４７ｂ，４７ｃ
と、全結果出力レジスタからの出力値ｖ１，ｖ２，ｖ３
から多数決を取る手段としての多数決回路４８と、結果
保持回路４７ａ，４７ｂ，４７ｃにラダー論理等価回路
１６ａ，１６ｂ，１６ｃからの制御演算信号ｇを異なる
タイミングで入力させる順序制御部４５とから構成され
ている。

【０１４０】ラダー論理等価回路１６ａ，１６ｂ，１６
ｃからの結果出力信号ｇ１，ｇ２，ｇ３は、順序制御部
４５からの結果取り込み信号ｕ１，ｕ２，ｕ３により異
なるタイミングで、結果保持回路４７ａ，４７ｂ，４７
ｃに取り込まれる。

【０１４１】結果保持回路４７ａ，４７ｂ，４７ｃから
の各出力ｖ１，ｖ２，ｖ３を多数決回路４８により多数
決をとり、その結果を出力回路１８に保持して外部に出
力する。順序制御部４５は、制御周期信号ｃの期間内
に、結果取り込み信号ｕ１，ｕ２，ｕ３を出力する必要
があるが、ラダー論理等価回路１６の遅延時間以降の制
御周期の終わりまでの時間を均等割した時間毎に出力す
ると互いの保持信号が独立しノイズ除去効果が大きい。

【０１４２】ラダー論理等価回路１６ａ，１６ｂ，１６
ｃには、それぞれ全く同一のビット演算論理となってい
て、正常時は同一の値を出力するが、ラダー論理等回路
１６ａ，１６ｂ，１６ｃの回路の部分的故障や電気的ノ
イズなどにより異なった結果となることがあり得る。ラ
ダー論理等価回路１６ａ，１６ｂ，１６ｃからの出力ｇ
１，ｇ２，ｇ３は結果保持回路４７ａ，４７ｂ，４７ｃ
に取り込まれ、その出力ｖ１，ｖ２，ｖ３を多数決回路
４８に送ってここで多数決をとり、その結果を出力回路
１８に保持して外部に出力する。

【０１４３】このように、ラダー論理等回路１６ａ，１
６ｂ，１６ｃの演算処理の結果値の多数決をとることに
より、特定の回路故障等により異なった結果になったと
しても出力回路１８からは正常な値ｂが出力され、制御
動作を継続することができる。

【０１４４】なお、本発明に係る本発明のビット演算制
御装置１０においては、同一のビット演算制御装置内ま
たは外部装置に複数個のＰＬＤ（ＰＬＤ素子）を設け
て、個々に異なる処理を行いつつ、データのやり取りを
するなどの強調動作をさせることができる。

【０１４５】例えば、このビット演算制御装置におい
て、同一の制御装置内または外部装置に複数個のＰＬＤ
を設け、ＰＬＤ間で通信する手段と、演算すべき入力デ
ータ、ＰＬＤの内部状態およびＰＬＤの制御演算部の構
成データのうちの少なくとも１種をやり取りする手段を
備える一方、（１）制御マスターとなるＰＬＤ素子が上
記ＰＬＤ間通信手段により処理の空いているＰＬＤを探
して演算すべき内容を指示する手段を有することによ
り、個々に異なる処理を行いつつ協調動作をすることが
可能になる。ＰＬＤ間で通信する手段としては、ＰＬＤ
内部に通信機能を持たせて、ＰＬＤ間に通信回線を有す
るようにしてもよく、無線通信で行ない得るようにして
もよい。

【０１４６】また、（１）の技術手段に代えて、（２）
演算すべき入力データを全てのＰＬＤで共有したメモリ
上に格納する手段と、各ＰＬＤ素子が自立的に共有した
メモリ上から格納された入力データを取り出しビット演
算する手段と、ＰＬＤ素子が内部の診断により故障と判
断し停止する手段を設けるようにしてもよい。このよう
すると、入力データの割り当てをする制御のマスターと
なるＰＬＤが不要となり、一部のＰＬＤが内部の診断に
より故障と判断した場合でも自動的に他のＰＬＤに処理
が引き継がれる。

【０１４７】さらに、（１）の技術手段に代えて、
（３）複数個のＰＬＤの制御演算部の構成データを全て
のＰＬＤで共有したメモリ上に格納する手段と、各ＰＬ
Ｄが自立的に共有したメモリ上から格納されたＰＬＤの
制御演算部の構成データを読込みビット演算する手段を
有するようにしてもよい。ＰＬＤで共有したメモリは記
録媒体であってもよい。また、（１）〜（３）の各技術
手段複数個を組み合わせてもよい。

【０１４８】このような技術手段を組み合せることによ
り、ＰＬＤ演算部構成データの割り当てについても、入
力データと同様にマスターＰＬＤが不要となり、一部の
ＰＬＤが故障しても自動的に他のＰＬＤに処理が引き継
がれる。

【０１４９】上記のように、同一制御装置内または外部
装置の複数個のＰＬＤが個々に異なる処理を行いつつ強
調動作をすることにより、より効率的にまた制御の信頼
性の向上した制御演算処理が可能となる。

【０１５０】本発明のプログラマブルロジックコントロ
ーラ（ＰＬＣ）は、上記ビット演算制御装置を備えるこ
とにより、高速演算処理が実現でき、また設計後の処理
変更への対応も容易にできる。

【０１５１】

【発明の効果】本発明によれば、制御プログラムの変更
が現地で可能な利便性を保ちながら、プログラムの変更
修正が容易で高速演算を可能とするビット演算制御装置
およびプログラマブルロジックコントローラを提供する
ことができる。

【図面の簡単な説明】

【図１】本発明のビット演算制御装置に係る設計フロー
を示す図。

【図２】本発明のビット演算制御装置に係る設計フロー
を示す図。

【図３】本発明のビット演算制御装置実施の形態を示す
構成例のブロック図。

【図４】本発明のビット演算制御装置において、中間レ
ジスタを設けて演算処理を分割実行する例を示すＰＬＤ
内部のブロック図。

【図５】本発明のビット演算制御装置において、境界レ
ジスタを設けて演算処理を分割実行する例を示すＰＬＤ
内部のブロック図。

【図６】本発明のビット演算制御装置において、動作検
証手段を設けた例を示すＰＬＤ内部のブロック図。

【図７】本発明のビット演算制御装置にマイクロプロセ
ッサを連携させた例を示すＰＬＤ内部のブロック図。

【図８】本発明のビット演算制御装置において、テスト
演算と実演算を交互に行う手段を設けた例を示すＰＬＤ
内部のブロック図。

【図９】本発明のビット演算制御装置において、２回の
同一制御演算の結果値を比較する手段を設けた例を示す
ＰＬＤ内部のブロック図。

【図１０】本発明のビット演算制御装置において、複数
回の同一制御演算の結果値の多数決を取る手段を設けた
例を示すＰＬＤ内部のブロック図。

【図１１】本発明のビット演算制御装置において、制御
演算を並列に行って結果値の多数決を取る手段を設けた
例を示すＰＬＤ内部のブロック図。

【符号の説明】

１０ ビット演算制御装置 １１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１
Ｆ，１１Ｇ，１１Ｈ ＰＬＤ素子 １２ 演算周期発生部 １５ 制御対象 １６ ラダー論理等価回路 １６ａ，１６ｂ，１６ｃ ラダー論理等価回路（演算処
理ブロック） １７ 入力回路（入力レジスタ） １８ 出力回路（出力レジスタ） １９ データ保持回路（データ保持機構） ２２ 中間データ保持回路（中間レジスタ） ２４ａ，２４ｂ，２４ｃ 境界レジスタ ２５ ブロック制御論理部（タイミング制御部） ２６ 動作検証手段 ２８ 模擬入力手段 ２９ 模擬出力手段 ３０ 入力信号切換部 ３１ 出力信号切換部 ３３ マイクロプロセッサ ３５ 入力装置 ３６ 出力装置 ３７ アドレスレコーダ回路 ３８ａ，３８ｂ バスバッファ ４０，４４ 比較回路 ４１ 処理停止手段 ４３ａ，４３ｂ，４３ｃ 結果保持回路 ４５ 順序制御部（順序制御回路） ４７ａ，４７ｂ，４７ｃ 結果保持回路（結果出力レジ
スタ） ４８ レジスタ格納手段 ４９ 多数決回路（多数決手段） Ａ ラダー設計データ Ｂ 命令リスト変換処理 Ｃ 命令リスト（ＩＬ）データ Ｄ 等価回路変換 Ｅ デジタル回路データ Ｆ 配置配線処理 Ｇ 入出力回路・保持回路データ Ｈ ＰＬＤ書き込みデータ Ｉ ＰＬＤ書き込み処理 Ｊ 回路図設計ツール Ｋ ラダーシンボルデータ Ｌ 回路図データ Ｍ 等価回路変換 Ｎ ラダー論理対応データ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 紀男 東京都府中市東芝町１番地 株式会社東芝 府中事業所内 (72)発明者 竹内 伸吾 東京都府中市東芝町１番地 株式会社東芝 府中事業所内 Ｆターム(参考） 5H220 BB03 CC03 CC05 CX02 DD04 EE04 EE12 FF07 JJ16

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ラダープログラムを実行するプログラマ
   ブルロジックコントローラ（ＰＬＣ）に設けられるビッ
   ト演算制御装置が、プログラマブルロジックデバイス
   （ＰＬＤ）を有し、このＰＬＤは、制御演算を実行する
   前に、（ａ）ラダープログラムをコンパイルして命令リ
   ストに変換し、この命令リストを等価なデジタル回路デ
   ータに変換したり、または（ｂ）ラダープログラムの構
   成部品を回路部品のシンボルとして用いて回路図を作成
   し、この回路図のデータをラダー構成部品と等価なデジ
   タル回路を用いてデジタル回路データに展開し、前記
   （ａ）または（ｂ）で得られたデジタル回路データを現
   場で書き込みと書き換えが可能な前記ＰＬＤの構成デー
   タに変換し、このデータの書き込みがなされたＰＬＤ
   で、かつ制御演算の実行時に制御対象からＰＬＤに入力
   信号を入力する手段と、前記ＰＬＤからの出力信号を前
   記制御対象に出力する手段とを有することを特徴とする
   ビット演算制御装置。
2. 【請求項２】 前記入力信号に状態を記憶する入力レジ
   スタと前記出力信号に状態を記憶する出力レジスタを有
   するとともに、（１）演算処理の中間信号に状態を記憶
   する中間レジスタと、演算処理を分割して行なう複数の
   演算処理ブロックとを設けて演算処理を実行させ、ある
   いは（２）演算処理を分割して行なう複数の演算処理ブ
   ロックを設け、各演算処理ブロックの境界に状態を記憶
   する境界レジスタを配置し、境界レジスタに取り込むタ
   イミングと境界レジスタから出力するタイミングとを制
   御するブロック制御論理部を設けて演算処理を分割して
   実行させるようにした請求項１に記載のビット演算制御
   装置。
3. 【請求項３】 前記ＰＬＤの入力部に実入力信号の代わ
   りに任意の模擬入力信号を入力する手段と前記ＰＬＤの
   出力部に実出力信号の代わりに任意の模擬出力信号を出
   力する手段を設ける請求項１に記載のビット演算制御装
   置。
4. 【請求項４】 前記ＰＬＤの内部にある入力信号に状態
   を記憶する入力レジスタと出力信号に状態を記憶する出
   力レジスタに対し、外部のマイクロプロセッサから任意
   の値の設定と読み出しをする読出し設定手段を有し、ま
   たはこの読出し設定手段に、ＰＬＤ内部の回路状態を一
   括して読み出す手段と、ビット演算動作中にこの回路内
   容を接続されたマイクロプロセッサにより読み出す手段
   と、読み出された回路内容を外部表示装置に転送して表
   示する手段とを有する請求項１に記載のビット演算制御
   装置。
5. 【請求項５】 前記ＰＬＤに、周期および動作開始エッ
   ジのような動作パラメータを設定するハードウエアタイ
   マ手段が組み込まれている請求項１に記載のビット演算
   制御装置。
6. 【請求項６】 前記ＰＬＤに書き込まれた内容を動作中
   に変更し、あるいは立ち上げ時、内部初期化時および定
   常処理時のうち少なくとも１以上の段階で回路の構成を
   変えて演算処理を動作させる請求項１に記載のビット演
   算制御装置。
7. 【請求項７】 前記ＰＬＤが、ＰＬＤ内部の書き込みデ
   ータの読み出しが不可能な保護機能を有する請求項１に
   記載のビット演算制御装置。
8. 【請求項８】 入力信号に状態を記憶する入力レジスタ
   と出力信号に状態を記憶する出力レジスタをそれぞれテ
   スト演算用と実演算用の２種類有し、テスト演算と実演
   算を交互に実行させる手段と、テスト演算用の出力レジ
   スタの値を期待値と比較する手段と、比較により不一致
   が確認された場合処理を停止する手段とを有し、あるい
   は制御演算結果の出力信号に状態を記憶する結果出力レ
   ジスタを２個有し、同一の制御演算を２回行い、その結
   果をそれぞれの結果出力レジスタに格納する手段と、２
   個の結果出力レジスタの値を比較してこれらの値の一致
   を確認する比較手段と、比較により不一致が確認された
   場合処理を停止する手段を有する請求項１に記載のビッ
   ト演算制御装置。
9. 【請求項９】 制御演算結果の出力信号に状態を記憶す
   る結果出力レジスタを３個以上の奇数個有し、同一の制
   御演算を結果出力レジスタの個数回行う手段と、その結
   果をそれぞれの結果出力レジスタに格納する手段と、全
   ての結果出力レジスタの出力値から多数決を取る手段と
   を有し、多数決の結果を外部に出力し、あるいは入力信
   号に状態を記憶する入力レジスタと出力信号に状態を記
   憶する出力レジスタとを有し、しかも制御演算部とその
   制御演算結果の出力信号に状態を記憶する結果出力レジ
   スタとを一組として、これを３組以上の奇数個並列に有
   し、制御演算を並列に行う手段と、その結果をそれぞれ
   の結果出力レジスタに格納する手段と、全結果出力レジ
   スタの値から多数決を取る手段とを有し、多数決の結果
   を外部に出力する請求項１に記載のビット演算制御装
   置。
10. 【請求項１０】 同一のビット演算制御装置内または外
    部装置に複数個のＰＬＤを設け、ＰＬＤ間で通信する手
    段と、演算すべき入力データ、ＰＬＤの内部状態および
    ＰＬＤの制御演算部の構成データのうちの少なくとも１
    種をやり取りする手段とを有するとともに、次の（１）
    〜（３）のうちのいずれかあるいは複数個を有する請求
    項１に記載のビット演算制御装置。 （１）制御のマスターとなるＰＬＤが上記通信手段によ
    り処理の空いているＰＬＤを探して演算すべき内容を指
    示する手段 （２）演算すべき入力データを全てのＰＬＤで共有した
    メモリ上に格納する手段と、各ＰＬＤが自立的に共有し
    たメモリ上から格納された入力データを取り出しビット
    演算する手段と、ＰＬＤが内部の診断により故障と判断
    し停止する手段 （３）複数個のＰＬＤの制御演算部の構成データを全て
    のＰＬＤで共有したメモリ上に格納する手段と、各ＰＬ
    Ｄが自立的に共有したメモリ上から格納されたＰＬＤの
    制御演算部の構成データを読込みビット演算する手段
11. 【請求項１１】 請求項１〜１０のいずれかに記載のビ
    ット演算制御装置を備えることを特徴とするプログラマ
    ブルロジックコントローラ。