JP2003060614A - Ｏｆｄｍ変復調システムおよびｏｆｄｍ変復調方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が小さく、且つ、高速処理可能なＯ
ＦＤＭ変復調システムおよびＯＦＤＭ変復調方法を提供
することである。 【解決手段】 データの並べ替えを行うリオーダーブロ
ック１１と、データを各信号点にマッピングするマッピ
ングブロック１２と、ＩＦＦＴのバタフライ演算を行う
バタフライ演算ブロック１３と、バタフライ演算結果を
所望の順番に出力するために並べ替えを行うバタフライ
出力並べ替えブロック１４とからなる。リオーダーブロ
ック１１は、次々段のバタフライ演算ブロック１３で演
算可能な順番にデータが入力されるように、データの並
べ替えを行う。１回の並べ替え処理として仕様を設定し
たリオーダーブロックを構成することにより、並べ替え
処理にかかる演算回数を削減でき、処理遅延を抑えるこ
とができる。また、回路規模も小さくすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信機器における
ＯＦＤＭ変復調システムおよびＯＦＤＭ変復調方法に関
する。

【０００２】

【従来の技術】ＯＦＤＭ（Orthogonal Frequency Divis
ion Multiplexing：直交周波数分割多重通信方式）変調
信号を生成する、従来における送信側のＯＦＤＭ変調シ
ステムのブロック図を、図３に示す。

【０００３】従来の送信側のＯＦＤＭ変調システムは、
スクランブルブロック１０１と、ＦＥＣ（forward erro
r correction）符号化ブロック１０２と、インターリー
ブブロック１０３と、マッピングブロック１０４と、正
負の周波数入れ替えブロック１０５と、ＩＦＦＴ（inve
rse fast Fourier transform：逆高速フーリエ変換）ブ
ロック１０６とからなる。

【０００４】スクランブルブロック１０１は、送信する
データをスクランブルする。ＦＥＣ符号化ブロック１０
２は、スクランブルされたデータに対して通信路符号化
を行う。通信路符号化は、例えば、畳み込み符号化、パ
ンクチャド符号化等である。インターリーブブロック１
０３は、符号化されたデータのであるインターリーブ
（交錯あるいは並べ替え処理）を行う。

【０００５】また、マッピングブロック１０４は、デー
タを各信号点にマッピングする。正負の周波数入れ替え
ブロック１０５は、マッピングされたデータを、正の周
波数に割り当てられたデータと負の周波数に割り当てら
れたデータの位置を入れ替える。

【０００６】ＩＦＦＴブロック１０６は、ビット逆転ブ
ロック１０６ａと、バタフライ演算ブロック１０６ｂ
と、バタフライ出力並べ替えブロック１０６ｃとからな
り、ＯＦＤＭ変調、すなわち、逆高速フーリエ変換を行
い、ＯＦＤＭ変調信号を生成する。

【０００７】送信側からのＯＦＤＭ変調信号を復調す
る、従来における受信側のＯＦＤＭ復調システムのブロ
ック図を、図４に示す。受信側の復調システムでは、送
信側の変調システムで行った処理とは逆の処理が行われ
る。

【０００８】従来の受信側のＯＦＤＭ復調システムは、
同期ブロック２０１と、ＦＦＴ（fast Fourier transfo
rm：高速フーリエ変換）ブロック２０２と、正負の周波
数の入れ替えブロック２０３と、等化ブロック２０４
と、デマッピングブロック２０５と、デインターリーブ
ブロック２０６と、ＦＥＣ復号化ブロック２０７と、デ
スクランブルブロック２０８とからなる。

【０００９】同期ブロック２０１は、受信したデータの
同期を確立する。ＦＦＴブロック２０２は、ビット逆転
ブロック２０２ａと、バタフライ演算ブロック２０２ｂ
と、バタフライ出力並べ替えブロック２０２ｃとからな
り、ＯＦＤＭ復調、すなわち、高速フーリエ変換を行
い、ＯＦＤＭ復調信号を生成する。

【００１０】正負の周波数入れ替えブロック２０３は、
ＯＦＤＭ復調後のデータを、正負の周波数に割り当てら
れたデータの位置を入れ替える。等化ブロック２０４
は、伝送路（通信路）の状態に応じて、信号の等化処理
を行う。デマッピングブロック２０５は、デマッピング
を行う。デインターリーブブロック２０６は、変調シス
テムにおけるインターリーブの逆処理を行う。ＦＥＣ復
号化ブロック２０７は、ＦＥＣ符号化に対する復号を行
う。デスクランブルブロック２０８は、復号化されたデ
ータをデスクランブルし、もとのデータに復調する。

【００１１】ここで、高速フーリエ変換のアルゴリズム
を説明する。図５のバタフライ演算ブロック内に示され
ているグラフは、基数２で次元数８の時間間引き型高速
フーリエ変換アルゴリズムのフローグラフである。図５
に示したグラフを構成する図６のような部分は、単位演
算であるバタフライ演算と呼ばれ、Ｘ＝ｘ＋ａｙ，Ｙ＝
ｘ＋ｂｙと計算されることを示している。

【００１２】入力データｘ（０），ｘ（１），ｘ
（２），ｘ（３），ｘ（４），ｘ（５），ｘ（６），ｘ
（７）を、ビット逆転と呼ばれる並べ替え処理によって
ｘ（０），ｘ（４），ｘ（２），ｘ（６），ｘ（１），
ｘ（５），ｘ（３），ｘ（７）と、順番を入れ替える。
その後、バタフライ演算ブロック内に示すようなバタフ
ライ演算を繰り返し、フーリエ変換されたデータＸ
（０），Ｘ（１），Ｘ（２），Ｘ（３），Ｘ（４），Ｘ
（５），Ｘ（６），Ｘ（７）が得られる。

【００１３】但し、図５のバタフライ演算ブロックにお
いて、例えば単一のバタフライ演算ブロックでフーリエ
変換を行った場合、フーリエ変換後のデータＸ（０）〜
Ｘ（７）が得られる順番は、｛Ｘ（０），Ｘ（４）｝，
｛Ｘ（１），Ｘ（５）｝，｛Ｘ（２），Ｘ（６）｝，
｛Ｘ（３），Ｘ（７）｝のようになる。したがって、フ
ーリエ変換後のデータを順序どおりに出力させるため
に、さらなる並べ替え処理（以下では、バタフライ出力
並べ替え処理と呼ぶ）を行う。

【００１４】以上のように、高速フーリエ変換の処理ブ
ロック１０６，２０２は、ビット逆転処理ブロック１０
６ａ，２０２ａと、バタフライ演算処理ブロック１０６
ｂ，２０２ｂと、バタフライ出力並べ替え処理ブロック
１０６ｃ，２０２ｃに分けることができる。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
送信側のＯＦＤＭ変調システムでは、図３のように逆高
速フーリエ変換でＯＦＤＭ変調信号を得るまでの並べ替
え処理として、ＦＥＣ符号化処理と、インターリーブ処
理と、正負の周波数入れ替え処理と、逆高速フーリエ変
換の並べ替え処理（ビット逆転処理、バタフライ出力並
べ替え処理）とを必要とし、各処理ブロックにおいて個
別に行っていた。

【００１６】また、従来の受信側のＯＦＤＭ復調システ
ムでは、図４のようにＯＦＤＭ復調信号を得るまでの並
べ替え処理として、高速フーリエ変換の並べ替え処理
（ビット逆転処理、バタフライ出力並べ替え処理）と、
正負の周波数入れ替え処理と、デインターリーブ処理
と、ＦＥＣ復号化処理とを必要とし、各処理ブロックに
おいて個別に行っていた。

【００１７】したがって、並べ替え処理のためのブロッ
クによる回路規模の増大、および、並べ替え処理による
演算時間および処理遅延時間の増大という問題があっ
た。

【００１８】本発明の目的は、回路規模が小さく、且
つ、高速処理可能なＯＦＤＭ変復調システムおよびＯＦ
ＤＭ変復調方法を提供することである。

【００１９】

【課題を解決するための手段】この発明によるＯＦＤＭ
変復調システムは、送信データを所望の順番に並べ替え
るリオーダーブロックと、前記リオーダーブロックの出
力データを各信号点にマッピングするマッピングブロッ
クと、前記マッピングされたデータに逆高速フーリエ変
換を行うバタフライ演算ブロックと、前記バタフライ演
算ブロックの演算結果を所望の順番に並べ替え、出力す
るバタフライ出力並べ替えブロックとを具備することを
特徴としている。

【００２０】また、この発明によるＯＦＤＭ変復調シス
テムは、受信データの同期を確立する同期ブロックと、
前記受信データをビット逆転により並べ替えを行うビッ
ト逆転ブロックと、前記ビット逆転ブロックの出力デー
タに高速フーリエ変換を行うバタフライ演算ブロック
と、前記受信データの伝送路に応じて、前記バタフライ
演算ブロックの演算結果を等化する等化ブロックと、前
記等化されたデータをデマッピングするデマッピングブ
ロックと、前記デマッピングされたデータを所望の順番
に並べ替え、出力するリオーダーブロックとを具備する
ことを特徴としている。

【００２１】そして、この発明によるＯＦＤＭ変復調方
法は、送信データを所望の順番に並べ替えるステップ
と、前記並べ替えられたデータを各信号点にマッピング
するステップと、前記マッピングされたデータに逆高速
フーリエ変換の演算を行うステップと、前記演算結果を
所望の順番に並べ替え、出力するステップとを具備する
ことを特徴としている。

【００２２】また、この発明によるＯＦＤＭ変復調方法
は、受信データを同期させるステップと、前記受信デー
タをビット逆転により並べ替えるステップと、前記並べ
替えられた受信データに高速フーリエ変換の演算を行う
ステップと、前記受信データの伝送路に応じて、等化す
るステップと、前記受信データをデマッピングするステ
ップと、前記デマッピングされたデータを所望の順番に
並べ替え、出力するステップとを具備することを特徴と
している。

【００２３】

【発明の実施の形態】以下、図面を参照しながら本発明
の一実施の形態について説明する。本発明は、サブキャ
リア変調前（マッピング前）および復調後（デマッピン
グ後）の並べ替え処理を、ＯＦＤＭ変復調方法、すなわ
ち、高速フーリエ変換の並べ替え処理と組み合わせるこ
とにより、データ処理の遅延時間を短縮し、回路規模を
削減している。

【００２４】本実施の形態を説明するために、フーリエ
変換には時間間引き型のものを用い、また、サブキャリ
アの変調方式にはＢＰＳＫ（binary phase shift keyin
g）を用いる。ＢＰＳＫとは、データｘが１のときに１
とし、０のときに−１とする変調方式である。尚、以下
の説明では、ＯＦＤＭ１シンボルの長さは８ビットと
し、ＩＦＦＴ（inverse fast Fourier transform：逆高
速フーリエ変換）およびＦＦＴ（fast Fourier transfo
rm：高速フーリエ変換）の基数は２、次元は８とする。

【００２５】図１は、本発明の一実施の形態におけるＯ
ＦＤＭ変調システムのブロック図である。データの並べ
替えを行うリオーダーブロック１１と、データを各信号
点にマッピングするマッピングブロック１２と、ＩＦＦ
Ｔのバタフライ演算を行うバタフライ演算ブロック１３
と、バタフライ演算結果を所望の順番に出力するために
並べ替えを行うバタフライ出力並べ替えブロック１４と
からなる。

【００２６】リオーダーブロック１１は、ＲＡＭ１１ａ
と、ＲＡＭ・ＲＯＭ制御回路１１ｂと、ＲＯＭ１１ｃと
からなり、次々段のバタフライ演算ブロック１３で演算
可能な順番にデータが入力されるように、データの並べ
替えを行う。ＲＯＭ１１ｃには、バタフライ演算ブロッ
ク１３に入力されるデータの順番を示した仕様が格納さ
れている。

【００２７】バタフライ出力並べ替えブロック１４は、
ＲＡＭ１４ａと、ＲＡＭ・ＲＯＭ制御回路１４ｂと、Ｒ
ＯＭ１４ｃとからなり、所望の順番に出力されるよう
に、データの並べ替えを行う。ＲＯＭ１４ｃには、所望
の出力順番を示した仕様が格納されている。

【００２８】ここで、従来における各ブロックでの仕様
を、例えば次のように設定する。従来におけるＦＥＣ符
号化ブロックでの通信路符号化を、パンクチャド符号化
とする。その仕様は、

【００２９】

【表１】

【００３０】とする。また、従来のインターリーバブロ
ックの仕様は、

【００３１】

【表２】

【００３２】とする。

【００３３】ＦＥＣ符号化ブロックに、データがｘ
（０），ｘ（１），ｘ（２），ｘ（３），ｘ（４），ｘ
（５），ｘ（６），ｘ（７），ｘ（８）の順番で入力さ
れる。パンクチャド符号化後のデータは、ｘ（４）が間
引きされ、ｘ（０），ｘ（１），ｘ（２），ｘ（３），
ｘ（５），ｘ（６），ｘ（７），ｘ（８）の順番で出力
される。

【００３４】続いて、インターリーブブロックに、ＦＥ
Ｃ符号化ブロックの出力データがｘ（０），ｘ（１），
ｘ（２），ｘ（３），ｘ（５），ｘ（６），ｘ（７），
ｘ（８）の順番で入力される。インターリーブ後のデー
タは、ｘ（０），ｘ（２），ｘ（５），ｘ（７），ｘ
（１），ｘ（３），ｘ（６），ｘ（８）の順番で並べ替
えられ、出力される。

【００３５】そして、インターリーブブロックの出力デ
ータｘ（０），ｘ（２），ｘ（５），ｘ（７），ｘ
（１），ｘ（３），ｘ（６），ｘ（８）は、各信号点に
マッピングされる。マッピングされたデータを、ｙ
（０），ｙ（１），ｙ（２），ｙ（３），ｙ（４），ｙ
（５），ｙ（６），ｙ（７）とする。インターリーブ後
のデータをＢＰＳＫで変調（マッピング）しても、デー
タの順番は変わらない。

【００３６】また、従来の正負の周波数入れ替えブロッ
クの仕様を、

【００３７】

【表３】

【００３８】とする。また、ビット逆転ブロックの仕様
は、

【００３９】

【表４】

【００４０】とする。

【００４１】正負の周波数入れ替えブロックに、データ
がｙ（０），ｙ（１），ｙ（２），ｙ（３），ｙ
（４），ｙ（５），ｙ（６），ｙ（７）の順番で入力さ
れる。正負の周波数入れ替え後のデータは、ｙ（４），
ｙ（５），ｙ（６），ｙ（７），ｙ（０），ｙ（１），
ｙ（２），ｙ（３）の順番で出力される。

【００４２】続いて、ビット逆転ブロックに、正負の周
波数入れ替えブロックの出力データがｙ（４），ｙ
（５），ｙ（６），ｙ（７），ｙ（０），ｙ（１），ｙ
（２），ｙ（３）の順番で入力される。ビット逆転後の
データは、ｙ（４），ｙ（０），ｙ（６），ｙ（２），
ｙ（５），ｙ（１），ｙ（７），ｙ（３）の順番で出力
される。

【００４３】これら４回の並べ替え処理を各ブロックで
個別に行うと、処理遅延が大きく、且つ、回路規模が大
きくなってしまう。そこで、本実施の形態では、従来に
おける４回の並べ替え処理を、リオーダーブロックでの
１回の並べ替え処理で適応させる。上記従来における並
べ替えの仕様に合わせると、本実施の形態におけるリオ
ーダーブロック１１の仕様は、

【００４４】

【表５】

【００４５】となる。

【００４６】リオーダーブロック１１に、図示されてい
ないスクランブルブロックでスクランブルされたデータ
がｘ（０），ｘ（１），ｘ（２），ｘ（３），ｘ
（４），ｘ（５），ｘ（６），ｘ（７），ｘ（８）の順
番で入力される。ＲＡＭ１１ａに、入力された順番通り
にデータが書き込まれる。ＲＡＭ・ＲＯＭ制御回路１１
ｂにより、ＲＯＭ１１ｃから仕様が読み出される。そし
て、この仕様に応じて、ＲＡＭ１１ａからデータが読み
出される。リオーダー後のデータは、（ｘ（１），ｘ
（０），ｘ（６），ｘ（５），ｘ（３），ｘ（２），ｘ
（８），ｘ（７））の順番で出力される。

【００４７】リオーダーされたデータは、マッピングブ
ロック１２に入力され、各信号点にマッピングされる。
マッピングされたデータを、例えば、ｚ（０）〜ｚ
（７）とする。インターリーブ後のデータをＢＰＳＫで
変調（マッピング）しても、データの順番は変わらな
い。マッピングされたデータは、ｚ（０）〜ｚ（７）の
順番でバタフライ演算ブロック１３に入力される。バタ
フライ演算ブロック１３で、逆高速フーリエ変換のバタ
フライ演算が行われる。そして、バタフライ演算結果
は、バタフライ出力並べ替えブロック１４で所望の順番
に並べ替えられ、出力される。

【００４８】このように、本実施の形態では、バタフラ
イ演算より前の４回の並べ替え処理をリオーダーブロッ
ク１１での１回の並び替え処理にまとめて、従来と同じ
処理結果を得ている。したがって、本実施の形態では、
従来の並べ替え処理に比べて少ない並べ替え処理で済む
ため、処理遅延を抑えることができる。また、従来では
並べ替え処理を各ブロックで個別に行っていたのに対
し、本実施の形態では、複数の並べ替え処理をリオーダ
ーブロック１１において１回の並べ替え処理で行うの
で、回路規模を小さくすることができる。

【００４９】特に、上記の本実施の形態では、従来サブ
キャリアの変調後に行っていたＩＦＦＴブロックでのビ
ット逆転処理を、本実施の形態におけるリオーダーブロ
ック１１内の処理に含ませている。従来、マッピング処
理より後に行われていたビット逆転処理を、本実施の形
態では、マッピング処理より前のリオーダーブロック１
１で行っている。従来の処理の順番を替えても同様の結
果を得られ、並べ替え処理の減少による処理遅延の抑制
効果、および、回路規模の縮小効果を得ることができ
る。

【００５０】また、従来の４つの並べ替え処理のうち、
連続した２つまたは３つの並べ替え処理をまとめてリオ
ーダーブロックで行ってもよい。この場合、リオーダー
ブロック内に含まれないその他の並べ替え処理を行う従
来のブロックは残る。例えば、インターリーブの処理
と、正負の周波数入れ替え処理と、ビット逆転処理の３
回の並べ替え処理をまとめて、１回の並べ替え処理とし
て仕様を設定したリオーダーブロックで処理を行っても
よい。

【００５１】この場合の変調システムは、ＦＥＣ符号化
ブロックと、リオーダーブロックと、マッピングブロッ
クと、バタフライ演算ブロックと、バタフライ出力並べ
替えブロックとからなる。

【００５２】従来の３回の並べ替え処理を、リオーダー
ブロックで１回の並べ替え処理として仕様を設定するこ
とで、従来と同様の結果を得ることができる。また、３
回分の並べ替え処理をまとめても、処理遅延を抑えるこ
とができ、回路規模を小さくすることができる。

【００５３】その他に、従来の並べ替え処理の、（１）
正負の周波数入れ替え処理とビット逆転の処理、（２）
正負の周波数入れ替え処理とインターリーブ処理、
（３）インターリーブ処理とＦＥＣ符号化処理、（４）
正負の周波数入れ替え処理とインターリーブ処理とＦＥ
Ｃ符号化処理、をまとめて、リオーダーブロックを構成
することも可能である。

【００５４】本実施の形態によれば、従来における並べ
替え処理をまとめることで、並べ替え処理にかかる演算
回数を削減できるので、処理遅延を抑えることができ、
且つ、回路規模も小さくすることができる。

【００５５】図２は、本発明の一実施の形態におけるＯ
ＦＤＭ復調システムのブロック図である。受信データの
同期を確立する同期ブロック２１と、同期が確立された
受信データをビット逆転により並べ替えを行うビット逆
転ブロック２２と、ＦＦＴのバタフライ演算を行うバタ
フライ演算ブロック２３と、受信データの伝送路に応じ
てバタフライ演算ブロックの演算結果のデータを等化す
る等化ブロック２４と、データをデマッピングするデマ
ッピングブロック２５と、データを所望の順番に並べ替
えを行うリオーダーブロック２６とからなる。

【００５６】ビット逆転ブロック２２は、ＲＡＭ２２ａ
と、ＲＡＭ・ＲＯＭ制御回路２２ｂと、ＲＯＭ２２ｃと
からなり、次段のバタフライ演算ブロック２３で演算可
能な順番にデータが入力されるように、データの並べ替
えを行う。ＲＯＭ２２ｃには、バタフライ演算ブロック
２３に入力されるデータの順番を示した仕様が格納され
ている。

【００５７】リオーダーブロック２６は、ＲＡＭ２６ａ
と、ＲＡＭ・ＲＯＭ制御回路２６ｂと、ＲＯＭ２６ｃと
からなり、バタフライ演算ブロック２３の演算結果が所
望の順番で出力されるように、データの並べ替えを行
う。ＲＯＭ２６ｃには、所望の出力順番を示した仕様が
格納されている。

【００５８】ここで、従来における各ブロックでの仕様
を、例えば次のように設定する。従来のバタフライ出力
並べ替えブロックの仕様は、

【００５９】

【表６】

【００６０】とする。また、従来の正負の周波数入れ替
えブロックの仕様は、

【００６１】

【表７】

【００６２】とする。

【００６３】バタフライ演算ブロックに、ビット逆転ブ
ロックでビット逆転されたデータがＸ（０）、Ｘ
（４），Ｘ（２），Ｘ（６），Ｘ（１），Ｘ（５），Ｘ
（３），Ｘ（７）の順番で入力される。バタフライ演算
後のデータは、ｘ（０），ｘ（４），ｘ（１），ｘ
（５），ｘ（２），ｘ（６），ｘ（３），ｘ（７）の順
番で出力される。

【００６４】続いて、バタフライ出力並べ替えブロック
に、バタフライ演算ブロックの出力データがｘ（０），
ｘ（４），ｘ（１），ｘ（５），ｘ（２），ｘ（６），
ｘ（３），ｘ（７）で入力される。バタフライ出力並べ
替え後のデータは、ｘ（０），ｘ（１），ｘ（２），ｘ
（３），ｘ（４），ｘ（５），ｘ（６），ｘ（７）の順
番で出力される。

【００６５】そして、正負の周波数入れ替えブロック
に、バタフライ出力並べ替えブロックの出力データがｘ
（０），ｘ（１），ｘ（２），ｘ（３），ｘ（４），ｘ
（５），ｘ（６），ｘ（７）の順番で入力される。正負
の周波数入れ替え後のデータは、ｘ（４），ｘ（５），
ｘ（６），ｘ（７），ｘ（０），ｘ（１），ｘ（２），
ｘ（３）の順番で出力される。

【００６６】そして、正負の周波数入れ替えブロックの
出力データｘ（４），ｘ（５），ｘ（６），ｘ（７），
ｘ（０），ｘ（１），ｘ（２），ｘ（３）は、各信号点
からデマッピングされる。デマッピングされたデータ
を、ｙ（０），ｙ（１），ｙ（２），ｙ（３），ｙ
（４），ｙ（５），ｙ（６），ｙ（７）とする。正負の
周波数入れ替え後のデータをＢＰＳＫで復調（デマッピ
ング）しても、データの順番は変わらない。

【００６７】また、従来のデインターリーバブロックの
仕様を、

【００６８】

【表８】

【００６９】とする。また、ＦＥＣ復号化ブロックの仕
様は、

【００７０】

【表９】

【００７１】とし、５番目の出力にはＤｕｍｍｙビット
が出力されるものとする。

【００７２】デインターリーブブロックに、デマッピン
グブロックの出力データがｙ（０），ｙ（１），ｙ
（２），ｙ（３），ｙ（４），ｙ（５），ｙ（６），ｙ
（７）の順番で入力される。デインターリーブ後のデー
タは、ｙ（０），ｙ（４），ｙ（１），ｙ（５），ｙ
（２），ｙ（６），ｙ（３）の順番で並べ替えられ、出
力される。

【００７３】そして、ＦＥＣ復号化ブロックに、デイン
ターリーブブロックの出力データが入力され、Ｄｕｍｍ
ｙデータが挿入される。ＦＥＣ復号化後は、ｙ（０），
ｙ（４），ｙ（１），ｙ（５），Ｄｕｍｍｙ，ｙ
（２），ｙ（６），ｙ（３），ｙ（７）の順番で出力さ
れる。

【００７４】これら４回の並べ替え処理を各ブロックで
個別に行うと、処理遅延が大きく、且つ、回路規模が大
きくなってしまう。そこで、本実施の形態では、従来に
おける４回の並べ替え処理を、リオーダーブロック２６
での１回の並べ替え処理で適応させる。上記従来におけ
る並べ替えの仕様に合わせると、本実施の形態における
リオーダーブロック２６の仕様は、

【００７５】

【表１０】

【００７６】となる。

【００７７】受信したデータは、同期ブロック２１で同
期が確立される。そして、ビット逆転ブロック２２に、
同期が確立されたデータがＸ（０）〜Ｘ（７）の順番で
入力される。ＲＡＭ２２ａに、入力された順番通りにデ
ータが書き込まれる。ＲＡＭ・ＲＯＭ制御回路２２ｂに
より、ＲＯＭ２２ｃから仕様が読み出される。そして、
この仕様に応じて、ＲＡＭ２２ａからデータが読み出さ
れる。ビット逆転ブロック２２でデータは、Ｘ（０）、
Ｘ（４），Ｘ（１），Ｘ（５），Ｘ（２），Ｘ（６），
Ｘ（３），Ｘ（７）に並べ替えられ、出力される。ビッ
ト逆転されたデータは、バタフライ演算ブロック２３に
入力され、高速フーリエ変換のバタフライ演算が行われ
る。そして、バタフライ演算結果ｘ（０）〜ｘ（７）
は、伝送路の状態に応じて、等化ブロック２４で等化処
理が行われる。

【００７８】等化処理されたデータは、デマッピングブ
ロック２５に入力される。デマッピングブロック２５で
デマッピングされたデータを、例えば、ｚ（０）〜ｚ
（７）とする。等化処理後のデータをＢＰＳＫで復調
（デマッピング）しても、データの順番は変わらない。

【００７９】デマッピングされたデータが、リオーダー
ブロック２６に、ｚ（０）〜ｚ（７）の順番で入力され
る。ＲＡＭ２６ａに、入力された順番通りにデータが書
き込まれる。ＲＡＭ・ＲＯＭ制御回路２６ｂにより、Ｒ
ＯＭ２６ｃから仕様が読み出される。そして、この仕様
に応じて、ＲＡＭ２６ａからデータが読み出される。リ
オーダー後のデータは、所望の順番で出力される。そし
て、図示されていないデスクランブルブロックでデスク
ランブルされ、復調される。

【００８０】このように、本実施の形態では、バタフラ
イ演算より後の４回の並べ替え処理をリオーダーブロッ
ク２６での１回の並び替え処理にまとめて、従来と同じ
処理結果を得ている。したがって、本実施の形態では、
従来の並べ替え処理に比べて少ない並べ替え処理で済む
ため、処理遅延を抑えることができる。また、従来では
並べ替え処理を各ブロックで個別に行っていたのに対
し、本実施の形態では、複数の並べ替え処理をリオーダ
ーブロック２６において１回の並べ替え処理で行うの
で、回路規模を小さくすることができる。

【００８１】特に、上記の本実施の形態では、従来サブ
キャリアの復調前に行っていたＦＦＴブロックでのバタ
フライ出力並べ替え処理を、本実施の形態におけるリオ
ーダーブロック２６内の処理に含ませている。従来、デ
マッピング処理より前に行われていたバタフライ出力並
べ替え処理を、本実施の形態では、マッピング処理より
後のリオーダーブロック２６で行っている。従来の処理
の順番を替えても同様の結果を得られ、並べ替え処理の
減少による処理遅延の抑制効果、および、回路規模の縮
小効果を得ることができる。

【００８２】また、従来の４つの並べ替え処理のうち、
連続した２つまたは３つの並べ替え処理をまとめてリオ
ーダーブロックで行ってもよい。この場合、リオーダー
ブロック内に含まれないその他の並べ替え処理を行うブ
ロックは残る。例えば、バタフライ出力並べ替え処理
と、正負の周波数入れ替え処理と、デインターリーブ処
理の３つの並べ替え処理をまとめて、１回の並べ替え処
理として仕様を設定したリオーダーブロックで処理を行
ってもよい。

【００８３】この場合のＯＦＤＭ復調システムは、ビッ
ト逆転ブロックと、バタフライ演算ブロックと、等化ブ
ロックと、デマッピングブロックと、リオーダーブロッ
クと、ＦＥＣ復号化ブロックとからなる。

【００８４】従来の３回の並べ替え処理を、リオーダー
ブロックで１回の並べ替え処理として仕様を設定するこ
とで、従来と同様の結果を得ることができる。また、３
回分の並べ替え処理をまとめても、処理遅延を抑えるこ
とができ、回路規模を小さくすることができる。

【００８５】その他に、従来の並べ替え処理の、（１）
バタフライ出力並べ替え処理と正負の周波数入れ替え処
理、（２）正負の周波数入れ替え処理とデインターリー
ブ処理、（３）デインターリーブ処理とＦＥＣ復号化処
理、（４）正負の周波数入れ替え処理とデインターリー
ブ処理とＦＥＣ復号化処理、をまとめて、リオーダーブ
ロックを構成することも可能である。

【００８６】本実施の形態によれば、従来における並べ
替え処理をまとめることで、並べ替え処理にかかる演算
回数を削減できるので、処理遅延を抑えることができ、
且つ、回路規模も小さくすることができる。

【００８７】上記説明では簡単のために、サブキャリア
の変調方式をＢＰＳＫとしたが、これがＱＰＳＫ（quad
rature phase shift keying）、あるいは、ＱＡＭ（qua
drature amplitude modulation）などの他の変調方式で
も、同様な処理結果および効果を得ることができる。

【００８８】また、時間間引き型ＦＦＴのかわりに、周
波数間引き型ＦＦＴを用いても同様な結果および効果を
得ることができる。

【００８９】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【００９０】

【発明の効果】本実施の形態によれば、従来における並
べ替え処理をまとめることで、並べ替え処理にかかる演
算回数を削減できるので、処理遅延を抑えることがで
き、且つ、回路規模も小さくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるＯＦＤＭ変調シ
ステムのブロック図。

【図２】本発明の一実施の形態におけるＯＦＤＭ復調シ
ステムのブロック図。

【図３】従来におけるＯＦＤＭ変調システムのブロック
図。

【図４】従来におけるＯＦＤＭ復調システムのブロック
図。

【図５】従来における高速フーリエ変換ブロックの詳細
なブロック図。

【図６】バタフライ演算の単位演算を示したグラフ。

【符号の説明】

１１，２６…リオーダーブロック １１ａ，２６ａ…ＲＡＭ １１ｂ，２６ｂ…ＲＡＭ・ＲＯＭ制御回路 １１ｃ，２６ｃ…ＲＯＭ １２，１０４…マッピングブロック １３，２２，１０６ｂ，２０２ｂ…バタフライ演算ブロ
ック １４，１０６ｃ，２０２ｃ…バタフライ出力並べ替えブ
ロック ２１，２０１…同期ブロック ２２，１０６ａ，２０２ａ…ビット逆転ブロック ２４，２０４…等化ブロック ２５，２０５…デマッピングブロック １０６…ＩＦＦＴブロック ２０２…ＦＦＴブロック

Claims (11)

【特許請求の範囲】
1. 【請求項１】送信データを所望の順番に並べ替えるリオ
   ーダーブロックと、 前記リオーダーブロックの出力データを各信号点にマッ
   ピングするマッピングブロックと、 前記マッピングされたデータに逆高速フーリエ変換を行
   うバタフライ演算ブロックと、 前記バタフライ演算ブロックの演算結果を所望の順番に
   並べ替え、出力するバタフライ出力並べ替えブロックと
   を具備することを特徴とするＯＦＤＭ変復調システム。
2. 【請求項２】前記リオーダーブロックは、 前記バタフライ演算ブロックでの演算に応じた順番に並
   べ替えることを特徴とする請求項１に記載のＯＦＤＭ変
   復調システム。
3. 【請求項３】受信データの同期を確立する同期ブロック
   と、 前記受信データをビット逆転により並べ替えを行うビッ
   ト逆転ブロックと、 前記ビット逆転ブロックの出力データに高速フーリエ変
   換を行うバタフライ演算ブロックと、 前記受信データの伝送路に応じて、前記バタフライ演算
   ブロックの演算結果を等化する等化ブロックと、 前記等化されたデータをデマッピングするデマッピング
   ブロックと、 前記デマッピングされたデータを所望の順番に並べ替
   え、出力するリオーダーブロックとを具備することを特
   徴とするＯＦＤＭ変復調システム。
4. 【請求項４】前記バタフライ演算ブロックは、 時間間引き型高速フーリエ変換であることを特徴とする
   請求項１または３に記載のＯＦＤＭ変復調システム。
5. 【請求項５】前記バタフライ演算ブロックは、 周波数間引き型高速フーリエ変換であることを特徴とす
   る請求項１または３に記載のＯＦＤＭ変復調システム。
6. 【請求項６】送信データを所望の順番に並べ替えるステ
   ップと、 前記並べ替えられたデータを各信号点にマッピングする
   ステップと、 前記マッピングされたデータに逆高速フーリエ変換の演
   算を行うステップと、 前記演算結果を所望の順番に並べ替え、出力するステッ
   プとを具備することを特徴とするＯＦＤＭ変復調方法。
7. 【請求項７】前記並べ替えステップは、 前記演算ステップでの演算に応じた順番に並べ替えるこ
   とを特徴とする請求項６に記載のＯＦＤＭ変復調方法。
8. 【請求項８】前記逆高速フーリエ変換の演算は、 バタフライ演算であることを特徴とする請求項７に記載
   のＯＦＤＭ変復調方法。
9. 【請求項９】受信データを同期させるステップと、 前記受信データをビット逆転により並べ替えるステップ
   と、 前記並べ替えられた受信データに高速フーリエ変換の演
   算を行うステップと、 前記受信データの伝送路に応じて、等化するステップ
   と、 前記受信データをデマッピングするステップと、 前記デマッピングされたデータを所望の順番に並べ替
   え、出力するステップとを具備することを特徴とするＯ
   ＦＤＭ変復調方法。
10. 【請求項１０】前記出力されたデータは、 復調されたデータであることを特徴とする請求項９に記
    載のＯＦＤＭ変復調方法。
11. 【請求項１１】前記高速フーリエ変換の演算は、 バタフライ演算であることを特徴とする請求項９に記載
    のＯＦＤＭ変復調方法。